JP7041285B2 - Fpgaと通信するホスト、fpgaと通信する方法、および通信システム - Google Patents
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Description
従来のインターフェースソフトウェアの設計において、スケーラビリティが低く、複数種の通信リソースを並行に使用してFPGAインターフェースチップと通信できないという問題を解決するために、FPGAと通信するホストおよびFPGAインターフェースチップが提供される。本発明に係るソフトウェアインターフェースモジュールは、上位レイヤアプリケーションに公開される呼出インターフェースを定義し、リソース管理モジュールは、ホストインターフェースチップcableオブジェクトを管理し、少なくとも二つのcableオブジェクトに同時に並列にアクセスすることを許可し、cableオブジェクトは、呼出インターフェースを共有し、プロトコルパケットモジュールは、FPGAのインターフェースプロトコルおよびcableオブジェクトに対応するチャンネルプロトコルに基づいて、伝送データをカプセル化してデータパケットを取得し、ホストチャンネルインターフェースモジュールは、データパケットをFPGAインターフェースチップと合意されたプリセットデータフォーマットに基づいてパッケージ化し、チャンネルにより送信する。すなわち、本発明のFPGAと通信するホストは、インターフェースソフトウェアを階層化することにより、複数のインターフェースリソースに並行にアクセスすることを図る。また、利用されるソフトウェアインターフェースは、同一であるため、FPGAクラスターリソース管理に適する。また、本発明のFPGAと通信するホストは、移植性が良いため、完全に階層化されて異なるプラットフォームに移植されても、ホストチャンネルインターフェースだけが異なり、操作プロセスを変更する必要がないため、全体的なスケーラビリティと保守性が向上する。また、FPGA通信インターフェースの各操作を完全に抽象化することにより、呼出インターフェースソフトウェアの上位レイヤコードは、チャンネル、受信側ケーブル、インターフェースプロトコルのようなディテールを考慮しなくてよく、特定のFPGAの特定のインターフェースの通信プロセスだけに注目すればよい。
本実施例では、FPGA通信インターフェースの各操作を完全に抽象化することにより、呼出インターフェースソフトウェアの上位レイヤコードは、チャンネル、受信側ケーブル、インターフェースプロトコルのようなディテールを考慮しなくてよく、特定のFPGAの特定のインターフェースの通信プロセスだけに注目すればよい。これにより、ソフトウェア全体のスケーラビリティと保守性が向上する。図1に示すように、本実施例に係るホストは、FPGAと通信する。当該ホストは、コンピュータ、ノートパソコンなどであってもよいが、この限りではない。当該ホストは、ソフトウェアインターフェースモジュール101、リソース管理モジュール102、プロトコルパケットモジュール103、およびホストチャンネルインターフェースモジュール104を含む。
図5に示すように、本実施例により提供されるFPGAインターフェースチップは、FPGA側チャンネルインターフェースモジュールを含む。FPGA側チャンネルインターフェースモジュールは、FPGAと通信するホストから送信されるデータパケットを受信する。そして、FPGAインターフェースチップは、FPGAと通信するホストのホストチャンネルインターフェースモジュール104と合意されたプリセットデータフォーマットに基づいて前記データパケットを解析し、前記データパケットをFPGAに必要な通信信号に変換し、FPGAと直接通信を行う。
本実施例は、FPGAと通信するホストのFPGAとの通信プロセスについて説明する。図7に示すように、S701において、FPGAと通信するホスト側は、プローブインターフェースに基づいてFPAGと通信するcableリソースを特定する。
Claims (20)
- FPGAと通信するホストであって、
伝送データを特定するように上位レイヤアプリケーションに公開される呼出インターフェースを定義するためのソフトウェアインターフェースモジュールと、
前記呼出インターフェースにより前記伝送データを取得し、前記伝送データをプロトコルパケットモジュールに送信するホストインターフェースチップcableオブジェクトを管理し、少なくとも二つのcableオブジェクトに同時に並列にアクセスすることを許可するリソース管理モジュールと、
前記伝送データを受信し、FPGAのインターフェースプロトコルおよび前記cableオブジェクトに対応するチャンネルプロトコルに基づいて、伝送データをカプセル化してデータパケットを取得し、前記データパケットをホストチャンネルインターフェースモジュールに送信する前記プロトコルパケットモジュールと、
前記データパケットを受信し、前記データパケットをFPGAインターフェースチップと合意されたプリセットデータフォーマットに基づいてパッケージ化し、チャンネルにより送信する前記ホストチャンネルインターフェースモジュールと、を含む
ことを特徴とするFPGAと通信するホスト。 - 請求項1に記載のFPGAと通信するホストであって、
前記ホストチャンネルインターフェースモジュールが前記データパケットを送信した後、前記ホストとFPGAインターフェースチップとの接続を遮断するインターフェースリリースモジュールをさらに含む
ことを特徴とするFPGAと通信するホスト。 - 請求項1に記載のFPGAと通信するホストであって、
前記呼出インターフェースは、初期化インターフェース、データ書込インターフェース、データ読取インターフェース、およびリリースインターフェースが含まれFPGAと通信する基本ソフトウェアインターフェースを含む
ことを特徴とするFPGAと通信するホスト。 - 請求項1に記載のFPGAと通信するホストであって、
前記cableオブジェクトは、USBケーブルが接続されるケーブル、イーサネットポートを介して接続される回路基板のケーブル、PCIEを介して接続されるPCIEカードのケーブル、およびプリンタパラレルポートのうちの少なくとも一つを含む
ことを特徴とするFPGAと通信するホスト。 - 請求項4に記載のFPGAと通信するホストであって、
前記cableオブジェクトは、区別されるように唯一のMACアドレスとタイプ標識識別子が割り当てられる
ことを特徴とするFPGAと通信するホスト。 - 請求項5に記載のFPGAと通信するホストであって、
前記cableオブジェクトがUSB ケーブルである場合、前記MACアドレスは、USBのEEPROMに記録されるシリアル番号であり、
前記cableオブジェクトがイーサネットバーチャルケーブルである場合、前記MACアドレスは、イーサネットバーチャルケーブルのIPアドレスまたはFPGAインターフェースチップリアルMACアドレスであり、
前記cableオブジェクトがPCIEボードのケーブルである場合、前記MACアドレスは、PCIEバスのアドレスまたはPCIEバスのインターフェースチップのシリアル番号であり、
前記cableオブジェクトがプリンタパラレルポートである場合、前記MACアドレスは、パラレルポートアドレスである
ことを特徴とするFPGAと通信するホスト。 - 請求項4に記載のFPGAと通信するホストであって、
前記リソース管理モジュールは、アクセスが許可されるcableオブジェクトをスキャンしてリストを作成する
ことを特徴とするFPGAと通信するホスト。 - 請求項7に記載のFPGAと通信するホストであって、
前記呼出インターフェースは、アクセス可能なcableオブジェクトを取得するプローブインターフェースをさらに含み、
前記リソース管理モジュールは、前記上位レイヤアプリケーションが前記FPGAと通信するアクセスcableオブジェクトを特定するように、アクセスcableオブジェクトをスキャンしてリストを作成した後、前記プローブインターフェースを介して前記リストを前記上位レイヤアプリケーションに返信する
ことを特徴とするFPGAと通信するホスト。 - 請求項1から8のいずれか一項に記載のFPGAと通信するホストであって、
前記ホストチャンネルインターフェースモジュールは、前記FPGAインターフェースチップの実装方式に基づいて前記FPGAインターフェースチップと前記プリセットデータフォーマットを合意する
ことを特徴とするFPGAと通信するホスト。 - 請求項9に記載のFPGAと通信するホストであって、
前記FPGAインターフェースチップがFT2232HのUSBインターフェースチップを含む場合、前記プリセットデータフォーマットは、コマンドコードおよびデータ長で構成されるパケットヘッダと、データと、を含む
ことを特徴とするFPGAと通信するホスト。 - 通信システムであって、
請求項1から10のいずれか一項に記載のFPGAと通信するホストと、
前記ホストから送信されるデータパケットを受信し、前記データパケットをFPGAに必要な通信信号に変換してFPGAと直接通信を行うFPGAインターフェースチップと、を備える、
ことを特徴とする通信システム。 - 請求項11に記載の通信システムであって、
前記FPGAインターフェースチップは、イーサネット、USB、LTP、およびワイヤレスネットを含む
ことを特徴とする通信システム。 - 請求項12に記載の通信システムであって、
前記FPGAインターフェースチップがFT2232HのUSBインターフェースチップを含む場合、前記プリセットデータフォーマットは、コマンドコードおよびデータ長で構成されるパケットヘッダと、データと、を含む
ことを特徴とする通信システム。 - 請求項11に記載の通信システムであって、
前記FPGAインターフェースチップは、初期化インターフェースを介して前記FPGAと通信するホストに接続される
ことを特徴とする通信システム。 - 請求項11に記載の通信システムであって、
前記FPGAがサポートするインターフェースプロトコルは、JTAG、I2C、SPI、および並列インターフェースを含む
ことを特徴とする通信システム。 - 請求項11に記載の通信システムであって、
前記FPGAインターフェースチップは、請求項1から9のいずれか一項に記載のFPGAと通信するホストから送信されるデータパケットを受信するチャンネルインターフェースモジュールを含む
ことを特徴とする通信システム。 - FPGAと通信する方法であって、
FPGAと通信するホストのソフトウェアインターフェースモジュールが、伝送データを特定可能に上位レイヤアプリケーションに公開される呼出インターフェースを定義するステップと、
FPGAと通信する前記ホストのリソース管理モジュールが、前記呼出インターフェースにより前記伝送データを取得し、前記伝送データをプロトコルパケットモジュールに送信するホストインターフェースチップcableオブジェクトを管理し、少なくとも二つのcableオブジェクトに同時に並列にアクセスすることを許可するステップと、
前記プロトコルパケットモジュールが、前記伝送データを受信し、FPGAのインターフェースプロトコルおよび前記cableオブジェクトに対応するチャンネルプロトコルに基づいて、伝送データをカプセル化してデータパケットを取得し、前記データパケットを前記FPGAと通信するホストのホストチャンネルインターフェースモジュールに送信するステップと、
前記ホストチャンネルインターフェースモジュールが、前記データパケットを受信し、前記データパケットをFPGAインターフェースチップと合意されたプリセットデータフォーマットに基づいてパッケージ化し、チャンネルを介してFPGAインターフェースチップに送信するステップと、
前記FPGAインターフェースチップが、前記データパケットを受信し、前記データパケットをFPGAに必要な通信信号に変換し、FPGAと直接通信を行うステップと、を含む
ことを特徴とするFPGAと通信する方法。 - 請求項17に記載のFPGAと通信する方法であって、
前記FPGAインターフェースチップが前記データパケットを受信した後、
前記FPGAと通信するホストが、インターフェースをリリースすることにより、前記FPGAインターフェースチップとの接続を遮断するステップをさらに含む
ことを特徴とするFPGAと通信する方法。 - 請求項17または18に記載のFPGAと通信する方法であって、
前記リソース管理モジュールがホストインターフェースチップcableオブジェクトを管理するステップは、
前記リソース管理モジュールは、アクセスが許可されるcableオブジェクトをスキャンしてリストを作成するステップを含む
ことを特徴とするFPGAと通信する方法。 - 請求項19に記載のFPGAと通信する方法であって、
前記呼出インターフェースは、アクセス可能なcableオブジェクトを取得するプローブインターフェースをさらに含み、
前記リソース管理モジュールがホストインターフェースチップcableオブジェクトを管理するステップは、
前記リソース管理モジュールが、前記上位レイヤアプリケーションが前記FPGAと通信するアクセスcableオブジェクトを特定するように、アクセスcableオブジェクトをスキャンしてリストを作成した後、前記プローブインターフェースを介して前記リストを前記上位レイヤアプリケーションに返信するステップをさらに含む
ことを特徴とするFPGAと通信する方法。
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