JP7040339B2 - Optical transceiver - Google Patents
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Description
本発明は、光トランシーバに関する。 The present invention relates to an optical transceiver.
光トランシーバは、入力された電気信号を光信号に変換して送信し、受信した光信号を電気信号に変換して出力する。光トランシーバは、ホスト装置による監視・制御に対応するための通信機能や光トランシーバ内部の複雑化した制御を実現するために、複数の処理部を有することが知られている(例えば特許文献1および2)。 The optical transceiver converts the input electric signal into an optical signal and transmits it, and converts the received optical signal into an electric signal and outputs the signal. An optical transceiver is known to have a plurality of processing units in order to realize a communication function for monitoring and control by a host device and complicated control inside the optical transceiver (for example, Patent Document 1 and Patent Document 1 and). 2).
光トランシーバに複数の処理部を設けることにより、各々の処理部の情報処理の負荷の増大を抑制できる。複数の処理部の分担として、1つの処理部が外部(例えば、ホスト装置)との通信を制御し、他の処理部が内部(例えば、レーザダイオードや受光素子等)の制御することが考えられる。この場合、互いに独立したデータストリームを送受信するためのレーン数(チャネル数)が増加すると他の処理部の負荷が増大する。 By providing a plurality of processing units in the optical transceiver, it is possible to suppress an increase in the information processing load of each processing unit. As a division of a plurality of processing units, it is conceivable that one processing unit controls communication with the outside (for example, a host device) and the other processing unit controls the inside (for example, a laser diode, a light receiving element, etc.). .. In this case, as the number of lanes (number of channels) for transmitting and receiving data streams independent of each other increases, the load on other processing units increases.
本願発明の一実施形態は、複数の処理部を備える光トランシーバの各々の処理部の負荷を低減することを目的とする。 One embodiment of the present invention aims to reduce the load on each processing unit of an optical transceiver including a plurality of processing units.
本願発明の一実施形態は、複数の送信電気信号と、前記複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第1送信レーン、および、前記第1送信レーンと異なる複数の送信電気信号と、前記第1送信レーンと異なる複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第2送信レーンにおいて、それぞれの複数の送信電気信号をそれぞれの複数の送信光信号に変換する送信回路と、複数の受信光信号と、前記複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第1受信レーン、および、前記第1受信レーンと異なる複数の受信光信号と、前記第1受信レーンと異なる複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第2受信レーンにおいて、それぞれの複数の受信光信号をそれぞれの複数の受信電気信号に変換する受信回路と、前記送信回路における前記第1送信レーンに関する制御、前記受信回路における前記第1受信レーンに関する制御、および第1通信バスを介して接続された外部装置との通信の制御を実行する第1処理部と、前記送信回路における前記第2送信レーンに関する制御および前記受信回路における前記第2受信レーンに関する制御を実行し、前記第1通信バスおよび前記第1通信バスとの接続または遮断が可能な第2通信バスを介して接続された前記外部装置との通信の制御を実行する第2処理部と、備える光トランシーバである。 One embodiment of the present invention is different from a first transmission lane including a plurality of transmission electric signals and a plurality of transmission optical signals corresponding to the plurality of transmission electric signals on a one-to-one basis, and the first transmission lane. In the second transmission lane including a plurality of transmission electric signals and a plurality of transmission optical signals corresponding to a plurality of transmission electric signals different from the first transmission lane on a one-to-one basis, each of the plurality of transmission electric signals is transmitted. A first reception lane including a transmission circuit for converting into a plurality of transmission optical signals, a plurality of received optical signals, and a plurality of received electric signals corresponding to the plurality of received optical signals on a one-to-one basis, and the first. A plurality of received lights in the second receiving lane including a plurality of received light signals different from the receiving lane and a plurality of received electric signals corresponding to a plurality of received light signals different from the first receiving lane on a one-to-one basis. It is connected via a receiving circuit that converts a signal into a plurality of received electric signals, a control relating to the first transmitting lane in the transmitting circuit, a control relating to the first receiving lane in the receiving circuit, and a first communication bus. A first processing unit that controls communication with an external device, a control related to the second transmission lane in the transmission circuit, and a control related to the second reception lane in the reception circuit are executed, and the first communication bus and the first communication bus and the control are executed. It is an optical transceiver provided with a second processing unit that controls communication with the external device connected via a second communication bus that can be connected to or disconnected from the first communication bus.
本願発明の一実施形態によれば、複数の処理部を備える光トランシーバの各々の処理部の負荷を低減することができる。 According to one embodiment of the present invention, it is possible to reduce the load on each processing unit of the optical transceiver including a plurality of processing units.
[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。
(1)本願発明の一実施形態は、複数の送信電気信号と、前記複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第1送信レーン、および、前記第1送信レーンと異なる複数の送信電気信号と、前記第1送信レーンと異なる複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第2送信レーンにおいて、それぞれの複数の送信電気信号をそれぞれの複数の送信光信号に変換する送信回路と、複数の受信光信号と、前記複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第1受信レーン、および、前記第1受信レーンと異なる複数の受信光信号と、前記第1受信レーンと異なる複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第2受信レーンにおいて、それぞれの複数の受信光信号をそれぞれの複数の受信電気信号に変換する受信回路と、前記送信回路における前記第1送信レーンに関する制御、前記受信回路における前記第1受信レーンに関する制御、および第1通信バスを介して接続された外部装置との通信の制御を実行する第1処理部と、前記送信回路における前記第2送信レーンに関する制御および前記受信回路における前記第2受信レーンに関する制御を実行し、前記第1通信バスおよび前記第1通信バスとの接続または遮断が可能な第2通信バスを介して接続された前記外部装置との通信の制御を実行する第2処理部と、備える光トランシーバである。これにより、処理部の負荷を低減できる。
(2)前記第1処理部および前記第2処理部は、それぞれ内部メモリを備え、それぞれの内部メモリには、前記送信回路および前記受信回路を制御する機能と前記外部装置との通信を制御する機能とを有する同一のファームウェアが格納されることが好ましい。これにより、ファームウェアの管理が容易となる。
(3)入力された電気信号を処理し前記第1送信レーンの前記複数の送信電気信号および前記第2送信レーンの前記複数の送信電気信号として前記送信回路に出力し、前記第1受信レーンの前記複数の受信電気信号および前記第2受信レーンの前記複数の受信電気信号を処理し出力する信号処理回路を更に備え、前記ファームウェアは、前記信号処理回路を制御する機能を有し、前記第1処理部は、前記信号処理回路を制御する機能が無効化され、前記第2処理部は、前記信号処理回路を制御する機能が有効とされることが好ましい。これにより、処理部の負荷をより低減できる。
(4)電気的スイッチをさらに備え、前記第2通信バスの前記第1通信バスとの接続または切断は前記電気的スイッチにより行われることが好ましい。これにより、第1処理部を介さず第2処理部を調整することができる。
(5)前記第1処理部および前記第2処理部は、シリアル通信バスを介して互いに電気的に接続され、前記シリアル通信バスを使用したシリアル通信によって互いに所定の内部制御に係る情報を同期させることが好ましい。
[Explanation of Embodiments of the present invention]
First, the contents of the embodiments of the present invention will be listed and described.
(1) One embodiment of the present invention includes a first transmission lane including a plurality of transmission electric signals and a plurality of transmission optical signals corresponding to the plurality of transmission electric signals on a one-to-one basis, and the first transmission. A plurality of transmission electric signals in the second transmission lane including a plurality of transmission electric signals different from the lane and a plurality of transmission optical signals corresponding to a plurality of transmission electric signals different from the first transmission lane on a one-to-one basis. A first reception lane including a transmission circuit for converting a plurality of transmission light signals into each of a plurality of transmission light signals, a plurality of reception light signals, and a plurality of reception electric signals corresponding to the plurality of reception light signals on a one-to-one basis. A plurality of each in the second reception lane including a plurality of received optical signals different from the first reception lane and a plurality of received electric signals corresponding to a plurality of received optical signals different from the first reception lane on a one-to-one basis. Via a reception circuit that converts each of the received optical signals into a plurality of received electric signals, control of the first transmission lane in the transmission circuit, control of the first reception lane in the reception circuit, and a first communication bus. The first processing unit that executes communication control with the external device connected to the transmission circuit, controls the second transmission lane in the transmission circuit, and controls the second reception lane in the reception circuit, and the first It is an optical transceiver provided with a second processing unit that controls communication with the external device connected via a communication bus and a second communication bus that can be connected to or disconnected from the first communication bus. As a result, the load on the processing unit can be reduced.
(2) The first processing unit and the second processing unit each include an internal memory, and each internal memory controls a function of controlling the transmission circuit and the reception circuit and communication with the external device. It is preferable that the same firmware having the function is stored. This facilitates firmware management.
(3) The input electric signal is processed and output to the transmission circuit as the plurality of transmission electric signals in the first transmission lane and the plurality of transmission electric signals in the second transmission lane, and is output to the transmission circuit in the first reception lane. Further comprising a signal processing circuit for processing and outputting the plurality of received electric signals and the plurality of received electric signals in the second receiving lane, the firmware has a function of controlling the signal processing circuit, and the first. It is preferable that the processing unit has the function of controlling the signal processing circuit disabled, and the second processing unit has the function of controlling the signal processing circuit enabled. As a result, the load on the processing unit can be further reduced.
(4) It is preferable that an electric switch is further provided, and the connection or disconnection of the second communication bus with the first communication bus is performed by the electric switch. As a result, the second processing unit can be adjusted without going through the first processing unit.
(5) The first processing unit and the second processing unit are electrically connected to each other via a serial communication bus, and synchronize information related to predetermined internal control with each other by serial communication using the serial communication bus. Is preferable.
[本願発明の実施形態の詳細]
本発明の実施形態にかかる光トランシーバの具体例を、以下に図面を参照しつつ説明する。図面の説明において、同一又は相当する要素には同一の符号を付し、重複する説明を省略する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
[Details of Embodiments of the present invention]
Specific examples of the optical transceiver according to the embodiment of the present invention will be described below with reference to the drawings. In the description of the drawings, the same or corresponding elements are designated by the same reference numerals, and duplicate description is omitted. It should be noted that the present invention is not limited to these examples, and is indicated by the scope of claims, and is intended to include all modifications within the meaning and scope equivalent to the scope of claims.
実施例1として、送信および受信それぞれが8つのレーンを有する光トランシーバを説明する。それぞれのレーンは、他のレーンと互いに独立した一つのデータストリームを扱う。例えば、送信側(送信部)の場合、一つのレーンは、制御装置から一つの電気信号を受信し、それを光信号に変換する。例えば、送信部の8つのレーンは、それぞれ互いに波長の異なる光信号を送信する。8つのレーンから出力される8つの光信号は、後述するように一つの波長分割多重(WDM)信号として光ファイバに出力されてもよい。レーン数は8レーン以外でもよく、例えば4レーン、10レーンまたは16レーンでもよい。 As Example 1, an optical transceiver having eight lanes each for transmission and reception will be described. Each lane handles one data stream that is independent of the other lanes. For example, in the case of the transmitting side (transmitting unit), one lane receives one electric signal from the control device and converts it into an optical signal. For example, the eight lanes of the transmission unit transmit optical signals having different wavelengths from each other. The eight optical signals output from the eight lanes may be output to the optical fiber as one wavelength division multiplexing (WDM) signal as described later. The number of lanes may be other than 8 lanes, and may be, for example, 4 lanes, 10 lanes or 16 lanes.
[ブロック図の説明]
図1および図2は、実施例1に係る光トランシーバの構成を示すブロック図である。図1は、レーンの構成を主眼にしたブロック図であり、図2は、制御装置による監視・制御のための通信と内部の制御に係る制御信号の通信を主眼にしたブロック図である。図1では、信号処理回路20を信号処理回路20aおよび20bに分割して図示している。
[Explanation of block diagram]
1 and 2 are block diagrams showing the configuration of the optical transceiver according to the first embodiment. FIG. 1 is a block diagram focusing on the configuration of lanes, and FIG. 2 is a block diagram focusing on communication for monitoring and control by a control device and communication of control signals related to internal control. In FIG. 1, the
図1および図2に示すように、実施例1に係る光トランシーバ100は、処理部10(第1処理部)、処理部12(第2処理部)、メモリ14、SW(スイッチ)16、信号処理回路(PHY)20a、20b、光送信回路21および光受信回路22を備えている。図2では、光送信回路21は、送信回路21aおよび21bに分割して図示され、光受信回路22は、受信回路22aおよび22bに分割して図示されている。処理部10および12は、CPU(Central Processing Unit)またはマイクロコンピュータ等のプロセッシングユニットであり、光送信回路21、光受信回路22、信号処理回路20aおよび20bを制御する。処理部10および12は内部メモリ50aおよび50bを備える。内部メモリ50aおよび50bは、揮発性メモリ(例えばRAM(Random Access Memory))と不揮発性メモリ(例えばフラッシュROM(Read Only Memory))を含んでいる。処理部10および12は、内部メモリ50aおよび50bの不揮発性メモリにファームウェアを実装(格納)する。
As shown in FIGS. 1 and 2, the
メモリ14は、EEPROM(Electrically Erasable Programmable Read-Only Memory)等の不揮発性メモリであり、例えば信号処理回路20や光送信回路21および光受信回路22等の初期設定や制御を行うためのデータを記憶することができる。SW16は、処理部12が制御装置30と通信するための通信バスを電気的に接続および遮断する。SW16は、例えば制御信号に応じて所定の端子間の電気的な接続及び遮断を行うアナログスイッチである。
The
信号処理回路20aは、例えばCDR(Clock Data Recovery)回路であり、制御装置30から伝送された8つのレーン31aおよび31bの電気信号を処理する。電気信号の処理としては、例えば波形整形およびタイミング再生である。光送信回路21は、信号処理回路20aが処理した8つのレーン31aおよび31bの電気信号を互いに異なる波長を有する8つの光信号に変換し、例えば光合波器(不図示)によってそれら8つの光信号を1つの波長分割多重(WDM:Wavelength Division Multiplexing)信号に波長多重し光ファイバ(不図示)等の光導波路に出力する。
The
光送信回路21は、4つのレーン31a(第1送信レーン)を扱う送信回路21aと、4つのレーン31b(第2送信レーン)を扱う送信回路21bと、を備える。送信回路21aは、例えば4つのレーン31aに対応するLDD(Laser Diode Driver)23aとTOSA(Transmitter Optical Subassembly)24aとを備えている。送信回路21bは、例えば4つのレーン31bに対応するLDD23bとTOSA24bを備えている。
The
LDD23aおよび23bは、信号処理回路20aが処理した電気信号を増幅してTOSA24aおよび24bを駆動するための駆動信号を生成する。TOSA24aおよび24bは、それぞれLDD23aおよび23bから入力された駆動信号によって対応するレーンの光信号を変調し、変調された光信号を多重化して光ファイバ等の光導波路(不図示)に出力する。光信号は波長分割多重信号(WDM信号)となる。
The
光受信回路22は、光ファイバ等の光導波路から光信号(波長多重分割信号)を8レーン32aおよび32bの電気信号に変換し信号処理回路20bに出力する。信号処理回路20bは、例えばCDRであり、信号処理回路20bが出力した8つのレーン32aおよび32bの電気信号を処理し、制御装置30に出力する。
The
光受信回路22は、4つのレーン32a(第1受信レーン)を扱う受信回路22aと4つのレーン32b(第2受信レーン)を扱う受信回路22bとを備える。受信回路22aは、例えば4つのレーン32aに対応するTIA(Transimpedance Amplifier)25aとROSA(Receiver Optical Subassembly)26aとを備えている。なお、TIA25aは、ROSA26aのパッケージ内に内蔵されていてもよい。受信回路22bは、4つのレーン32bに対応するTIA25bとROSA26bを備えている。なお、TIA25bは、ROSA26bのパッケージ内に内蔵されていてもよい。
The
ROSA26aおよび26bは、光導波路を伝送した光信号(波長多重分割信号)を例えば光分波器(不図示)を用いて互いに波長の異なる8個の光信号に分離する。分離されて生成された8個の光信号は、8レーン32aおよび32bの電流信号に変換される。TIA25aおよび25bは、ROSAが変換した電流信号(光電流)を電圧信号に変換する。
ROSA26a and 26b separate an optical signal (wavelength multiplex division signal) transmitted through an optical waveguide into eight optical signals having different wavelengths from each other by using, for example, an optical duplexer (not shown). The eight separated optical signals generated are converted into current signals of eight
制御装置30(ホスト装置)と処理部10および12とは、通信バスを介し電気的に接続されている。通信バスは例えば、MDIO(Management Data Input/Output)方式またはI2C(Inter-integrated Circuit)方式等のシリアル通信バスである。SW16が通信バスを遮断すると、処理部12は制御装置30から遮断される。処理部12が制御装置30から遮断されているとき、処理部10が制御装置30と通信バスを介して通信を行い、処理部12は制御装置30と通信を行わない。
The control device 30 (host device) and the
処理部10は、送信回路21a内のLDD23aおよびTOSA24aをDAC/ADC27aを介し制御し、受信回路22a内のTIA25aおよびROSA26aをDAC/ADC28aを介し制御する。処理部12は、送信回路21b内のLDD23bおよびTOSA24bをDAC/ADC27bを介し制御し、受信回路22b内のTIA25bおよびROSA26bをDAC/ADC28bを介し制御する。処理部10とDAC/ADC27aおよび28aとは、例えばSPI(Serial Peripheral Interface)方式のシリアル通信バスにより接続されている。処理部12とDAC/ADC27bおよび28bとは、例えばI2CまたはSPI方式のシリアル通信バスにより接続されている。
The
なお、送信回路21aがシリアル通信バスのインターフェースを備えているときは、処理部10はシリアル通信バスを介して送信回路21aと通信してもよい。受信回路22aがシリアル通信バスのインターフェースを備えているときは、処理部10はシリアル通信バスを介して受信回路22aと通信してもよい。また、送信回路21bがシリアル通信バスのインターフェースを備えているときは、処理部12はシリアル通信バスを介して送信回路21bと通信してもよい。受信回路22bがシリアル通信バスのインターフェースを備えているときは、処理部12はシリアル通信バスを介して受信回路22bと通信してもよい。
When the
DAC/ADC27a、27b、28aおよび28bは、各々DAC(Digital Analog Convertor)および/またはADC(Analog Digital Convertor)を有している。DACは、処理部10および12が出力したデジタル信号をアナログ信号に変換しLDD、TOSA、TIAおよびROSAに出力する。ADCは、LDD、TOSA、TIAおよびROSAが出力したアナログ信号をデジタル信号に変換し処理部10および12に出力する。DAC/ADC27a、27b、28aおよび28bから出力されるアナログ信号は、送信回路21aおよび21bまたは受信回路22aおよび22bに係る電源回路(例えば降圧回路や昇圧回路など)や温度調節回路の制御に使用されてもよい。また、それらの電源回路や温度調節回路からのアナログ信号(例えばモニタ信号)がDAC/ADC27a、27b、28aおよび28bに入力されてもよい。
The DAC /
処理部10と12との間は例えばSPI、I2CまたはUART(Universal Asynchronous Receiver/Transmitter)等のシリアル通信バスを介し電気的に接続される。処理部10と12とが例えば同一のLSI(Large Scale Integrated Circuit)であって互いにSPIまたはI2Cを介し接続される場合、処理部10と12との同じピン同士を接続し、処理部10および12の一方をマスタ(master)とし、他方をスレーブ(slave)とする。ただし、これは一例であって、本願発明はそのような特定の構成によって限定されない。処理部10と12とがUARTを介し接続される場合、双方向通信できるようにクロス接続される。処理部10および12とメモリ14および信号処理回路20とは例えばSPIまたはI2C等の通信バスを介し電気的に接続される。
The
[処理部の機能の説明]
図3は、実施例1における処理部のファームウェアの構成を示す図である。図3において、プログラム10aは、処理部10によって実行されるファームウェアであり、プログラム12aは、処理部12によって実行されるファームウェアである。プログラム10aおよび12aは、それぞれ個別の処理を行う複数のモジュールを含んでいる。プログラム10aおよび12aの構成において使用されているモジュールを実線で示し、使用されていないモジュールを破線で示す。
[Explanation of processing unit functions]
FIG. 3 is a diagram showing the configuration of the firmware of the processing unit in the first embodiment. In FIG. 3, the
図3に示すように、プログラム10aおよび12aには、各々TOSA制御モジュール41aおよび41b、LDD制御モジュール42aおよび42b、ROSA制御モジュール43aおよび43b、TIA制御モジュール44aおよび44b、信号処理制御モジュール45aおよび45b、トランシーバ制御モジュール46aおよび46b、監視制御1モジュール47aおよび47b、監視制御2モジュール48aおよび48b、通信制御モジュール49aおよび49bが含まれている。例えばプログラム10aおよび12aは同じモジュールを有する。したがって、処理部10および12には光トランシーバ内部の制御に関して同じファームウェア(プログラム)が実装されてもよい。処理部10および12に同一のプログラムを使用することで当該プログラムの開発工数を低減でき、プログラムの更新等の管理を容易にすることができる。
As shown in FIG. 3, the
処理部10では、信号処理制御モジュール45aおよびトランシーバ制御モジュール46aは使用されず、他のモジュールは使用されている。処理部12では、監視制御2モジュール48bおよび通信制御モジュール49bは使用されず、他のモジュールは使用されている。各モジュールの使用および不使用(すなわち有効および無効)は、例えば各処理部10および12の内部メモリ内のフラグに設定されている。
In the
[シーケンスの説明]
図4は、実施例1における処理部の処理を示すシーケンス図である。図3および図4を参照し、処理部10および12の動作を説明する。処理部10および12は信号処理回路20a、20b、光送信回路21および光受信回路22の初期状態を設定する(ステップS10aおよびS10b)。例えば、処理部10は、信号処理回路20a、送信回路21a、および受信回路22aの初期状態を設定する。また、処理部12は、信号処理回路20b、送信回路21b、および受信回路22bの初期状態を設定する。
[Description of sequence]
FIG. 4 is a sequence diagram showing the processing of the processing unit in the first embodiment. The operations of the
ステップS10aおよびS10bにおいて、処理部10および12では、TOSA制御モジュール41aおよび41bはそれぞれTOSA24aおよび24bを初期状態に設定する。LDD制御モジュール42aおよび42bはそれぞれLDD23aおよび23bを初期状態に設定する。ROSA制御モジュール43aおよび43bはそれぞれROSA26aおよび26bを初期状態に設定する。TIA制御モジュール44aおよび44bはそれぞれTIA25aおよび25bを初期状態に設定する。
In steps S10a and S10b, in the
ステップS10aおよびS10bにおいて、処理部12の信号処理制御モジュール45bは信号処理回路20を初期状態に設定する。例えば処理部12は、メモリ14に予め格納された信号処理回路20の初期設定や制御を行うためのデータ(設定情報)を信号処理回路20に転送する。なお、信号処理回路20がメモリ14から直接それらのデータを主体的にまたは自動的に読み出す場合はこの処理は不要である。処理部10内の信号処理制御モジュール45aは使用されず、処理部10は信号処理回路20の初期設定を行わない。例えば、信号処理制御モジュール45aと信号処理制御モジュール45bが同一とした場合、処理部12が信号処理回路20を初期状態に設定して処理部10が信号処理回路20を初期状態に設定しないことで、処理部12の信号処理回路20との通信と処理部10の信号処理回路20との通信とが衝突したり、重複するのを回避することができる。
In steps S10a and S10b, the signal
処理部10および12は、それぞれ送信回路21aおよび21bを制御する(ステップS12aおよびS12b)。
The
ステップS12aにおいて、TOSA制御モジュール41aおよびLDD制御モジュール42aは、それぞれTOSA24aおよびLDD23aを制御する。例えば、TOSA制御モジュール41aおよびLDD制御モジュール42aは、LD(レーザダイオード)電流値、および光信号の光出力レベルを検出する。LD電流値は、例えばTOSA24a内のレーザダイオードのバイアス電流の大きさを検出した値である。光出力レベルは、例えばTOSA24aから出力されるレーンごとの光信号の強度を検出した値である。例えば、LDD制御モジュール42aは、TOSA24aから取得した光出力レベルのモニタ信号を、換算式を用い光出力レベルの値に換算する。換算式は、例えば処理部10の内部メモリ内に格納されている。
In step S12a, the
例えば、TOSA制御モジュール41aは、LD温度を制御する。LD温度制御は、LD温度が所望の値になるように、例えばペルチェ素子等のLDの温度を調節する素子を制御する。TOSA制御モジュール41aは、LUT(ルックアップテーブル)を用い制御を行ってもよいし、PID制御等のフィードバック制御法を用い各制御を行ってもよい。LUTおよびフィードバック制御のためのパラメータは、例えば処理部10および12の内部メモリ内に格納されている。例えば、LDD制御モジュール42aは、LDバイアス、変調電流を制御する。LDバイアス制御は、LDバイアス電流値が所望の値になるように制御する。変調電流制御は、LDを変調する変調電流が所望の値になるように制御する。あるいは、光出力レベルのモニタ信号を受けて換算した光出力レベルの値が所定の値になるようにフィードバック制御によってLDバイアス電流値を制御してもよい。また、例えば、LDD制御モジュール42aは、LDD23a内の特定のレーンを非活性化する。非活性化によって特定のレーンに対応する光信号の送信が停止される。
For example, the
ステップS12bにおいて、TOSA制御モジュール41bおよびLDD制御モジュール42bは、それぞれTOSA24bおよびLDD23bを制御する。TOSA制御モジュール41bおよびLDD制御モジュール42bによる制御は、ステップS12aにおけるTOSA制御モジュール41aおよびLDD制御モジュール42aの制御と同様に行われる。重複を避けるため説明は省略する。
In step S12b, the
処理部10および12は、それぞれ受信回路22aおよび22bを制御する(ステップS14aおよびS14b)。
The
ステップS14aおよびS14bにおいて、ROSA制御モジュール43aおよび43bはそれぞれROSA26aおよび26bを制御する。例えばROSA制御モジュール43aおよび43bは、光信号の光入力レベルを検出する。光入力レベルは、例えばROSA26aおよび26bに入力するレーンごとの光信号の強度を検出した値である。ROSA制御モジュール43aおよび43bは、ROSA26aおよび26bから取得した信号を、換算式を用い光入力レベルに換算する。換算式は、例えば処理部10および12の内部メモリ内に格納されている。
In steps S14a and S14b, the
ステップS14aおよびS14bにおいて、TIA制御モジュール44aおよび44bは、それぞれTIA25aおよび25bを制御する。例えばTIA制御モジュール44aおよび44bは、それぞれTIA25aおよび25bから各レーンのLOS(Loss of Signal)信号を受信する。LOS信号は、光ファイバから受信回路22aおよび22bが受信している光信号が消失した(強度が所定の値よりも小さい状態になった)ことを警告するためのものである。なお、上述したように、TIA25aおよび25bは、それぞれROSA26aおよび26bのパッケージ内に含まれていてもよい。その場合には、TIA制御モジュール44aおよび44bは、それぞれROSA制御モジュール43aおよび43bに含まれていてもよい。
In steps S14a and S14b, the
処理部12の信号処理制御モジュール45bは、信号処理回路20の制御を行う(ステップS16b)。例えば信号処理制御モジュール45bは信号処理回路20からLOS信号および/またはLOL(Loss Of Lock)信号を受信する。LOL信号は信号処理回路20内のPLL(Phase Locked Loop)において周波数がロックされていないことを示す信号である。
The signal
処理部12のトランシーバ制御モジュール46bは光トランシーバ100の制御を行う(ステップS18b)。例えばトランシーバ制御モジュール46bは光トランシーバ100の内部温度および電源電圧を一定時間毎に検出する。トランシーバ制御モジュール46bは、取得した信号を、換算式を用い内部温度および電源電圧に換算する。換算式は、例えば処理部10および12の内部メモリ内に格納されている。なお、トランシーバ制御モジュール46bは、検出した内部温度または電源電圧が所定の範囲を超えた場合には、異常時処理等の予め定めた処理を行ってもよい。
The
ステップS10aからS14a内の処理の順番およびステップS10bからS18b内の処理の順番は任意に設計できる。例えば、処理部10および12はレーンごとに処理を行ってもよい。
The order of processing in steps S10a to S14a and the order of processing in steps S10b to S18b can be arbitrarily designed. For example, the
処理部10および12は、それぞれ監視情報を取得する(ステップS20aおよびS20b)。
The
ステップS20aにおいて、処理部10の監視制御1モジュール47aは、TOSA制御モジュール41a、LDD制御モジュール42a、ROSA制御モジュール43aおよびTIA制御モジュール44aが検出した値のうち監視情報を取得する。監視情報は、例えば制御装置30からの求めに応じ制御装置30に送信する情報である。
In step S20a, the monitoring control 1
ステップS20bにおいて、処理部12の監視制御1モジュール47bは、TOSA制御モジュール41b、LDD制御モジュール42b、ROSA制御モジュール43b、TIA制御モジュール44b、信号処理制御モジュール45bおよびトランシーバ制御モジュール46bが検出した値のうち監視情報を取得する。
In step S20b, the monitoring control 1
処理部10のステップS10aからS20aの処理と処理部12のステップS10bからS20bの処理とは並行して実行される。
The processing of steps S10a to S20a of the
処理部12は通信バスを介し処理部10に監視情報を送信する(ステップS22)。
The
ステップS22において、処理部12の監視制御1モジュール47bは、取得した監視情報を処理部10の監視制御2モジュール48aに送信する。処理部10と12との間の通信バスがI2CまたはSPI等のシリアル通信バスの場合、処理部10および12の一方をマスタとし、他方をスレーブとする。例えば処理部10および12の内部メモリにマスタとスレーブのいずれに設定されるかのフラグが格納されている。
In step S22, the monitoring control 1
処理部10は、取得した監視情報を処理部10の内部メモリに格納する(ステップS24a)。ステップS24aにおいて、処理部10の監視制御2モジュール48aは、監視制御1モジュール47aおよび47bから取得した監視情報を処理部10の内部メモリに格納する。例えば制御装置30と処理部10とを接続する通信バスがMDIOバスの場合、処理部10内の内部メモリ内にMDIOレジスタを設ける。監視情報はMDIOレジスタに格納される。このようにして、処理部10および12は、監視情報を互いに同期するようにそれぞれの内部メモリ内に格納することができる。
The
処理部10は制御装置30との通信を制御する(ステップS26a)。ステップS26aにおいて、処理部10の通信制御モジュール49aは制御装置30との通信を制御する。例えば制御装置30が任意のタイミングで処理部10に監視情報を要求した場合、処理部10の通信制御モジュール49aは、内部メモリに格納された処理部10または12が取得した監視情報を制御装置30に送信する。また、通信制御モジュール49aは、制御装置30からの指示により処理部10および12を制御するための情報を受信する。
The
処理部10は、ステップS12aからS26aを周期的に実行し、処理部12は、ステップS12bからS20bを周期的に実行する。
The
[内部メモリの領域の説明]
図5は、実施例1における処理部の内部メモリに割り当てられたデータ領域を示す図である。図5において、内部メモリ50aおよび50bはそれぞれ処理部10および12に設けられた内部メモリである。処理部10および12において使用されるモジュールに対応する領域を実線で示し、使用されないモジュールに対応する領域を破線で示す。
[Explanation of internal memory area]
FIG. 5 is a diagram showing a data area allocated to the internal memory of the processing unit in the first embodiment. In FIG. 5, the
図5に示すように、内部メモリ50aおよび50bのアドレスは例えば8000からBFFFである。内部メモリ50aには、送信回路制御用領域52a、受信回路制御用領域54a、信号処理制御用領域55a、トランシーバ制御用領域56a、監視制御1用領域57a、監視制御2用領域58a、通信制御用領域59a、およびフラグ領域60aが割り当てられている。内部メモリ50bには、送信回路制御用領域52b、受信回路制御用領域54b、信号処理制御用領域55b、トランシーバ制御用領域56b、監視制御1用領域57b、監視制御2用領域58b、通信制御用領域59b、およびフラグ領域60aが割り当てられている。
As shown in FIG. 5, the addresses of the
送信回路制御用領域52aには、例えばTOSA制御モジュール41aおよびLDD制御モジュール42aの実行に必要な制御用データ、LUT、換算式および/または検出値が格納されている。送信回路制御用領域52bには、例えばTOSA制御モジュール41bおよびLDD制御モジュール42bの実行に必要な制御用データ、LUT、換算式および/または検出値が格納されている。受信回路制御用領域54aには、例えばROSA制御モジュール43aおよびTIA制御モジュール44aの実行に必要な制御用データ、LUT、換算式および/または検出値が格納されている。受信回路制御用領域54bには、例えばROSA制御モジュール43bおよびTIA制御モジュール44bの実行に必要な制御用データ、LUT、換算式および/または検出値が格納されている。
The transmission
信号処理制御用領域55aには、例えば信号処理制御モジュール45aの実行に必要な制御用データが格納されている。信号処理制御用領域55bには、例えば信号処理制御モジュール45bのプログラムの実行に必要な制御用データが格納されている。トランシーバ制御用領域56aには、例えばトランシーバ制御モジュール46aのプログラムの実行に必要な制御用データが格納されている。トランシーバ制御用領域56bには、例えばトランシーバ制御モジュール46bのプログラムの実行に必要な制御用データが格納されている。
In the signal
監視制御1用領域57aには、例えば監視制御1モジュール47aの実行に必要な制御用データおよび監視情報が格納されている。監視制御1用領域57bには、例えば監視制御1モジュール47bの実行に必要な制御用データおよび監視情報が格納されている。監視制御2用領域58aには、例えば監視制御2モジュール48aの実行に必要な制御用データおよび監視情報が格納されている。監視制御2用領域58bには、例えば監視制御2モジュール48bの実行に必要な制御用データが格納されている。通信制御用領域59aには、例えば通信制御モジュール49aの実行に必要な制御用データが格納されている。通信制御用領域59bには、例えば通信制御モジュール49bの実行に必要な制御用データが格納されている。
The monitoring control 1
フラグ領域60aおよび60bには、各種フラグが格納されている。例えば、図3における各モジュールの使用および不使用を示すフラグ、処理部10と12とが通信するときにマスタおよびスレーブを示すフラグが格納されている。
Various flags are stored in the
送信回路21aおよび21b並びに受信回路22aおよび22bの制御は、各種検出値に対しLUTを用いた制御および/またはフィードバック制御等を行う。このため、送信回路制御用領域52aおよび52b並びに受信回路制御用領域54aおよび54bには、制御用データとして例えばTOSA、LDD、ROSAおよびTIAの制御するための初期設定値、および制御パラメータ等を格納する。さらに、上述したように、各領域は、LUT、換算式、およびモニタ信号の検出値を含んでいてもよい。よって、送信回路制御用領域52aおよび52b並びに受信回路制御用領域54aおよび54bの大きさ(データ量)は比較的大きい。
The
信号処理回路20の制御、光トランシーバの制御、監視情報の制御および通信制御は、上述の送信回路制御および受信回路制御と比較すると複雑な制御を伴わないため、初期値設定、LUTおよび制御パラメータ等は比較的少ない。よって、信号処理制御用領域55aおよび55b、トランシーバ制御用領域56aおよび56b、監視制御1用領域57aおよび57b、監視制御2用領域58aおよび58b、通信制御用領域59aおよび59bの大きさ(データ容量)は比較的小さい。よって、信号処理制御用領域55a、トランシーバ制御用領域56a、監視制御2用領域58b、通信制御用領域59bの占有するメモリ領域は小さく、これらの機能がそれらに関係するモジュールに使用されなくても実用上問題にはならない。
Since the control of the
[ファームウェアの実装の説明]
実施例1において、処理部10および12に実行されるファームウェアが同じ場合の当該ファームウェアの格納について説明する。図6は、実施例1におけるメモリ内の領域を示す図である。図6に示すように、メモリ14内に処理部10および12に格納されるファームウェア(プログラム)70および信号処理回路用ソフトウェア(ソフトウェア)72が格納されている。
[Firmware implementation description]
In the first embodiment, the storage of the firmware when the firmware executed by the
メモリ14は、上述したように不揮発性メモリであり、例えばソフトウェア72を格納しておくために必要とされているが、プログラム70の格納に必要な領域を設けて、プログラム70をメモリ14に格納することができる。例えば、ソフトウェア72を格納する領域をアドレス000000h~01FFFFhだとしたら、プログラム70を格納する領域をアドレス020000h~03FFFFhと設定してもよい。このときに、プログラム70は、上述したように処理部10および12で同じものを使用できるので、それぞれの処理部について必要なモジュールのみを含んだ互いに異なるファームウェアを別々に用意する場合よりもファームウェアの格納に必要なメモリ内の領域を小さくすることができる。これは、図3のプログラム10aにおける信号処理制御モジュール45aおよびトランシーバ制御モジュール46a並びに図3のプログラム12aにおける監視制御2モジュール48bや通信制御モジュール49bなどのいずれか一方の処理部のみが実行するモジュールの大きさがプログラム70の全体の大きさに対して小さくなっているほど効果が大きくなる。従って、メモリ14の容量を大きくせずにプログラム70を格納するのに好適となる。
The
ソフトウェア72は、例えば図4のステップS50aの初期状態設定のときに、メモリ14から読み出されて信号処理回路20に書き込まれるソフトウェアである。
The
図7は、実施例1における処理部のファームウェア(プログラム)の格納(更新)方法を示すフローチャートである。光トランシーバ100が稼働している状態で、処理部10は、制御装置30から取得したアップグレード(更新)用のファームウェア70をメモリ14に格納する(ステップS30)。処理部10は、メモリ14に格納されたファームウェア70を読み出して処理部10の内部メモリに格納する(ステップS32)。処理部12は、メモリ14に格納されたファームウェア70を読み出して処理部12の内部メモリに格納する(ステップS34)。このように、処理部10と12のファームウェアが同じ場合、それぞれのファームウェアを更新するときにメモリ14に更新用のファームウェアを1回ダウンロードすればよい。
FIG. 7 is a flowchart showing a method of storing (updating) the firmware (program) of the processing unit in the first embodiment. While the
このように、処理部10に格納されて実行されるプログラム10aと処理部12に格納されて実行されるプログラム12aとを同じ更新用プログラム70’にすることによって、制御装置30からシリアル通信バスを介して受信するのに必要な時間をほぼ半減することができ、処理部10および12は、それぞれ交代して直接メモリ14にアクセスして更新用プログラム70’を読み込むことで他の記憶装置に更新用プログラム70’を格納することなく、ファームウェアの更新を行うことができる。
In this way, by making the
[調整方法]
図8は、実施例1における光トランシーバの処理部と外部の制御装置との接続部分のブロック図である。図8に示すように、光トランシーバを出荷する前の工場等における調整のとき、SW16を接続状態とする。これにより、制御装置30aと処理部10および12とがシリアル通信バスにより電気的に接続される。制御装置30aは、例えば工場において光トランシーバを調整するためのコンピュータである。処理部10および12の一方の内部メモリ50aまたは50bのアドレス領域を、稼働時のアドレス領域とは別の領域とする。例えば、処理部10および12の一方のPHYアドレスまたはDEVICEアドレスを一時的に違う番号にする。これにより、制御装置30aは、処理部10および12を直接制御する。よって、処理部12の制御を、処理部10を介して行わなくてもよい。これにより、処理部10によるレーン31aおよび31bの調整と、処理部12によるレーン32aおよび32bの調整を同じシーケンスを用いて行うことができる。
[Adjustment method]
FIG. 8 is a block diagram of a connection portion between the processing unit of the optical transceiver and the external control device in the first embodiment. As shown in FIG. 8, the SW16 is in the connected state at the time of adjustment in a factory or the like before shipping the optical transceiver. As a result, the
[比較例の説明]
実施例1の効果を比較例と比較し説明する。処理部(例えばCPU)を複数設けることで、処理部の配置の自由度が増す。これより、光トランシーバ内の高密度実装か可能となる。
[Explanation of comparative example]
The effect of Example 1 will be described in comparison with the comparative example. By providing a plurality of processing units (for example, CPUs), the degree of freedom in arranging the processing units is increased. This allows for high density mounting within optical transceivers.
比較例として、例えば、光トランシーバが2つの処理部を有する場合に、通信機能を担当する処理部とレーンの制御を担当させる処理部とに機能を分担させることを考える。 As a comparative example, for example, when an optical transceiver has two processing units, it is considered that the functions are shared between the processing unit in charge of the communication function and the processing unit in charge of controlling the lane.
最近の光通信規格では信号(レーン)の変調レートを高くするだけでなく、波長分割多重の波長数(レーン数)を増やすことで高速大容量化を実現している。例えば、IEEE規格の100GBASE-LRでは、送信部および受信部にそれぞれ4レーンを含む構成を規定している。さらに、8レーン、16レーンとレーン数を増やすことが検討されている。 In recent optical communication standards, not only the modulation rate of signals (lanes) is increased, but also the number of wavelengths (number of lanes) of wavelength division multiplexing is increased to realize high-speed and large-capacity. For example, the IEEE standard 100GBASE-LR defines a configuration in which a transmitting unit and a receiving unit each include four lanes. Furthermore, it is being considered to increase the number of lanes to 8 lanes and 16 lanes.
比較例では、レーン数が増えると、レーン担当の処理部に入出力端子およびDAC/ADCなどを多数設けることになる。また、レーンを担当する処理部は、各レーンの制御を順に周期的に行う。レーン数が増えると1周期の時間が長くなってしまう。例えば処理部と光送信回路および光受信回路との通信をI2CまたはSPI等のシリアル通信バスを用いる場合、逐次処理となってしまうため、レーンが増えると周期が長くなってしまう。また、初期化の時間が長くなってしまう。 In the comparative example, as the number of lanes increases, a large number of input / output terminals, DACs / ADCs, and the like are provided in the processing unit in charge of the lanes. Further, the processing unit in charge of the lane periodically periodically controls each lane. As the number of lanes increases, the time of one cycle becomes longer. For example, when a serial communication bus such as I 2C or SPI is used for communication between the processing unit and the optical transmission circuit and the optical reception circuit, the cycle becomes longer as the number of lanes increases because the serial communication is performed. In addition, the initialization time becomes long.
[実施例の効果]
実施例1によれば、光送信回路21(送信回路)は、レーン31a(複数の送信電気信号と、複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第1送信レーン)およびレーン31b(第1送信レーンと異なる複数の送信電気信号と、第1送信レーンと異なる複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第2送信レーン)において、それぞれ複数の送信電気信号をそれぞれの複数の送信光信号に変換する。光受信回路22(受信回路)は、レーン32a(複数の受信光信号と、複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第1受信レーン)およびレーン32b(第1受信レーンと異なる複数の受信光信号と、第1受信レーンと異なる複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第2受信レーン)において、それぞれの複数の受信光信号をそれぞれの複数の受信電気信号に変換する。処理部10(第1処理部)は、光送信回路21におけるレーン31aに関する制御、光受信回路22におけるレーン32aに関する制御、およびMDIO通信バス(第1通信バス)と接続された制御装置30(外部装置)との通信の制御を実行する。処理部12(第2処理部)は、光送信回路21におけるレーン31bに関する制御および光受信回路22におけるレーン32bに関する制御を実行し、MDIO通信バス(第1通信バスおよび第1通信バスとの接続または遮断が可能な第2通信バス)と接続された制御装置30との通信の制御を実行する。
[Effect of Examples]
According to the first embodiment, the optical transmission circuit 21 (transmission circuit) includes a
これにより、処理部10および12それぞれの入出力端子およびDAC/ADCの数を比較例よりも少なくできる。また、レーン31aおよび32aの制御とレーン31bおよび32bの制御とを並列に行えるため、例えば周期および初期化時間を半分にできる。これにより、1つの処理部に求められる高速性能(処理速度)がほぼ半減する。これにより、より小さな処理部を用いることが可能となる。よって、光トランシーバ100を小型化できる。
As a result, the number of input / output terminals and DAC / ADC of each of the
また、レーン31aおよび32aを制御する機能と、レーン31bおよび32bを制御する機能と、が独立している。このため、疑似的に4つのレーンの2つの光トランシーバとして用いることができる。これにより、より柔軟な運用が可能となる。このように、1つの筐体の中に2つの光トランシーバが搭載されているように使用することも可能である。
Further, the function of controlling the
また、処理部10および12は、それぞれ内部メモリ50aおよび50bを備え、それぞれの内部メモリ50aおよび50bには光送信回路21および光受信回路22を制御するモジュールと、制御装置30との通信を制御するモジュールとを有するファームウェアを実行する。例えば、処理部10と12とには同一のファームウェアが格納される。これにより、ファームウェアが1つのため、プログラムの開発および管理が容易となる。例えば比較例では、2つのファームウェアを作成し、維持することになる。処理部12に実装された通信を制御するモジュールは用いられないが、通信制御用領域59b(図5)のメモリ容量は小さいため無駄は小さい。
Further, the
さらに、信号処理回路20は、制御装置30から入力された電気信号を処理し、レーン31aおよび31bの複数の送信電気信号として光送信回路21に出力し、光受信回路22が出力したレーン32aおよび32bの複数の受信電気信号を処理し制御装置30に出力する。ファームウェアは、信号処理回路20を制御するモジュールを有する。処理部10は信号処理回路を制御する機能が無効とされ、処理部12は信号処理回路20を制御する機能が有効とされる。このように、制御の軽い信号処理回路20の制御を通信制御を行わない処理部12が実行することで、制御の負担を処理部10と12に分担できる。
Further, the
さらに、光トランシーバ100は、処理部10と制御装置30とを接続するMDIO通信バス(第1通信バス)と、処理部12と第1通信バスとを接続するMDIO通信バス(第2通信バス)と、を備える。SW16(電気的スイッチ)は第2通信バスの第1通信バスとの接続または切断を行う。これにより、光トランシーバ100の稼働時にはSW16を遮断状態とすることができる。図8のように、制御装置30が光トランシーバを調整するときには、SW16を接続状態とすることで、処理部10を介さず処理部12を直接制御できる。
Further, the
図4のステップS22のように、処理部10および12は、SPI、I2CまたはUART等のシリアル通信バスを介して互いに電気的に接続され、シリアル通信バスを使用したシリアル通信によって互いに所定の内部制御に係る情報(例えば監視情報)を同期させる。同期した監視が可能となる。
As in step S22 of FIG. 4, the
[実施例1の変形例1]
図9は、実施例1の変形例1に係る光トランシーバの構成を示すブロック図である。図9に示すように、実施例1の変形例1に係る光トランシーバ102には、SW16および信号処理回路20が設けられておらず、制御装置30と処理部12とを接続する通信バスは設けられていない。その他の構成は実施例1と同じであり説明を省略する。
[Modification 1 of Example 1]
FIG. 9 is a block diagram showing a configuration of an optical transceiver according to a modification 1 of the first embodiment. As shown in FIG. 9, the
実施例1の変形例1のようにSW16は設けなくてもよい。この場合、処理部12の調整は処理部10を介して行なう。また、信号処理回路20は光トランシーバ102の外に設けてもよい。
SW16 may not be provided as in the first modification of the first embodiment. In this case, the adjustment of the
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It should be considered that the embodiments disclosed this time are exemplary in all respects and not restrictive. The scope of the present invention is indicated by the scope of claims, not the above-mentioned meaning, and is intended to include all modifications within the meaning and scope equivalent to the scope of claims.
10、12 処理部
10a、12a プログラム
14 メモリ
16 SW
20、20a、20b 信号処理回路
21 光送信回路
21a、21b 送信回路
22 光受信回路
22a、22b 受信回路
23a、23b LDD
24a、24b TOSA
25a、25b TIA
26a、26b ROSA
27a、27b、28a、28b DAC/ADC
30、30a 制御装置
31a、31b、32a、32b レーン
41a、41b TOSA制御モジュール
42a、42b LDD制御モジュール
43a、43b ROSA制御モジュール
44a、44b TIA制御モジュール
45a、45b 信号処理制御モジュール
46a、46b トランシーバ制御モジュール
47a、47b 監視制御1モジュール
48a、48b 監視制御2モジュール
49a、49b 通信制御モジュール
50a、50b 内部メモリ
52a、52b 送信回路制御用領域
54a、54b 受信回路制御用領域
55a、55b 信号処理制御用領域
56a、56b トランシーバ制御用領域
57a、57b 監視制御1用領域
58a、58b 監視制御2用領域
59a、59b 通信制御用領域
60a、60b フラグ領域
70 ファームウェア(プログラム)
72 ソフトウェア
100、102 光トランシーバ
10, 12
20, 20a, 20b
24a, 24b TOSA
25a, 25b TIA
26a, 26b ROSA
27a, 27b, 28a, 28b DAC / ADC
30,
72
Claims (5)
複数の受信光信号と、前記複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第1受信レーン、および、前記第1受信レーンと異なる複数の受信光信号と、前記第1受信レーンと異なる複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第2受信レーンにおいて、それぞれの複数の受信光信号をそれぞれの複数の受信電気信号に変換する受信回路と、
前記送信回路における前記第1送信レーンに関する制御、前記受信回路における前記第1受信レーンに関する制御、および第1通信バスを介して接続された外部装置との通信の制御を実行する第1処理部と、
前記送信回路における前記第2送信レーンに関する制御および前記受信回路における前記第2受信レーンに関する制御を実行し、前記第1通信バスおよび前記第1通信バスとの接続または遮断が可能な第2通信バスを介して接続された前記外部装置との通信の制御を実行する第2処理部と、
を備える光トランシーバ。 A first transmission lane including a plurality of transmission electric signals and a plurality of transmission optical signals corresponding to the plurality of transmission electric signals on a one-to-one basis, and a plurality of transmission electric signals different from the first transmission lane. In the second transmission lane including a plurality of transmission optical signals corresponding to a plurality of transmission electric signals different from the first transmission lane on a one-to-one basis, each of the plurality of transmission electric signals is converted into a plurality of transmission optical signals. With the transmission circuit
A first reception lane including a plurality of received optical signals and a plurality of received electric signals corresponding to the plurality of received optical signals on a one-to-one basis, and a plurality of received optical signals different from the first received lane, wherein the received optical signal is different from the first received lane. In the second reception lane including a plurality of received electric signals corresponding to a plurality of received optical signals different from the first received lane on a one-to-one basis, each of the plurality of received optical signals is converted into a plurality of received electric signals. With the receiving circuit
With a first processing unit that executes control regarding the first transmission lane in the transmission circuit, control regarding the first reception lane in the reception circuit, and control of communication with an external device connected via the first communication bus. ,
A second communication bus capable of connecting or disconnecting the first communication bus and the first communication bus by executing control regarding the second transmission lane in the transmission circuit and control regarding the second reception lane in the reception circuit. A second processing unit that controls communication with the external device connected via
Optical transceiver with.
前記ファームウェアは、前記信号処理回路を制御する機能を有し、
前記第1処理部は、前記信号処理回路を制御する機能が無効化され、
前記第2処理部は、前記信号処理回路を制御する機能が有効とされる請求項2に記載の光トランシーバ。 The input electric signal is processed and output to the transmission circuit as the plurality of transmission electric signals in the first transmission lane and the plurality of transmission electric signals in the second transmission lane, and the plurality of transmission electric signals in the first reception lane. Further, a signal processing circuit for processing and outputting the received electric signal and the plurality of received electric signals in the second receiving lane is provided.
The firmware has a function of controlling the signal processing circuit.
In the first processing unit, the function of controlling the signal processing circuit is disabled.
The optical transceiver according to claim 2, wherein the second processing unit has a function of controlling the signal processing circuit.
前記第2通信バスの前記第1通信バスとの接続または切断は前記電気的スイッチにより行われる請求項1から3のいずれか一項に記載の光トランシーバ。 With more electrical switches
The optical transceiver according to any one of claims 1 to 3, wherein the connection or disconnection of the second communication bus with the first communication bus is performed by the electric switch.
The first processing unit and the second processing unit are electrically connected to each other via a serial communication bus, and synchronize information related to a predetermined internal control with each other by serial communication using the serial communication bus. The optical transceiver according to 2 or 3.
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