JP7036661B2 - Semiconductor devices and optical line sensors - Google Patents
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Description
本発明は、半導体装置、及び光ラインセンサに関する。 The present invention relates to a semiconductor device and an optical line sensor.
コピー機、スキャナ、ファクシミリ、デジタル複合機などのイメージセンサでは、光の検出に半導体装置が用いられる。イメージセンサでは、読み取り対象の紙に光を照射し反射した光を読み込む。反射した光の強度は、半導体装置により電気信号に変換される。イメージセンサに用いられる半導体装置では、半導体センサと、半導体センサからの信号を処理する回路が同一基板上に形成されている（特許文献１）。 In image sensors such as copiers, scanners, facsimiles, and digital multifunction devices, semiconductor devices are used to detect light. The image sensor irradiates the paper to be read with light and reads the reflected light. The intensity of the reflected light is converted into an electric signal by the semiconductor device. In the semiconductor device used for the image sensor, the semiconductor sensor and the circuit for processing the signal from the semiconductor sensor are formed on the same substrate (Patent Document 1).
従来の光ラインセンサＬＳ０の回路の一例を図１１に示す。光ラインセンサＬＳ０の回路は、Ｉ／Ｖ変換回路Ｃ０と、オフセット補償回路ＣＣと、サンプルホールド回路ＨＣと、スイッチＳＷ２、スイッチＳＷ２を制御する読み出し制御回路ＲＣと、スイッチＳＷ２を介して出力をする出力回路ＯＣとを有する。Ｉ／Ｖ変換回路Ｃ０は、複数のＩ／Ｖ変換回路Ｃ０－１～Ｉ／Ｖ変換回路Ｃ０－Ｎ（ただしＮはＩ／Ｖ変換回路Ｃ０の個数）を備え、オフセット補償回路ＣＣは、複数のオフセット補償回路ＣＣ－１～オフセット補償回路ＣＣ－Ｎを備え、サンプルホールド回路ＨＣは、複数のサンプルホールド回路ＨＣ－１～サンプルホールド回路ＨＣ－Ｎからなる。複数のＩ／Ｖ変換回路Ｃ０－１～Ｉ／Ｖ変換回路Ｃ０－Ｎの電源の負極配線ＶＳＳは共通化されている。
以下では、複数のＩ／Ｖ変換回路Ｃ０－１～Ｉ／Ｖ変換回路Ｃ０－Ｎのうち、特定の一つをＩ／Ｖ変換回路Ｃ０－ｉなどと呼ぶことがある。
FIG. 11 shows an example of the circuit of the conventional optical line sensor LS0. The circuit of the optical line sensor LS0 outputs via the I / V conversion circuit C0, the offset compensation circuit CC, the sample hold circuit HC, the switch SW2, the read control circuit RC that controls the switch SW2, and the switch SW2. It has an output circuit OC. The I / V conversion circuit C0 includes a plurality of I / V conversion circuits C0-1 to I / V conversion circuits C0-N (where N is the number of I / V conversion circuits C0), and a plurality of offset compensation circuits CC. The offset compensation circuit CC-1 to the offset compensation circuit CC-N are provided, and the sample hold circuit HC includes a plurality of sample hold circuits HC-1 to the sample hold circuit HC-N. The negative electrode wiring VSS of the power supply of the plurality of I / V conversion circuits C0-1 to I / V conversion circuits C0-N is standardized.
Hereinafter, a specific one of the plurality of I / V conversion circuits C0-1 to I / V conversion circuits C0-N may be referred to as an I / V conversion circuit C0-i or the like.
Ｉ／Ｖ変換回路Ｃ０では、フォトダイオードＰＤのアノード端子と、ＰＭＯＳトランジスタＰＭ０のゲート端子と、コンデンサＣＦの一方の端子とは配線ＬＤに接続される。Ｉ／Ｖ変換回路Ｃ０では、フォトダイオードＰＤのカソード端子と、ＰＭＯＳトランジスタＰＭ０のソース端子とは電源の正極配線ＶＤＤに接続される。Ｉ／Ｖ変換回路Ｃ０では、コンデンサＣＦのもう一方の端子と、ＰＭＯＳトランジスタＰＭ０のドレイン端子と、ＮＭＯＳトランジスタＭＮ０とは、配線ＬＯに接続されている。 In the I / V conversion circuit C0, the anode terminal of the photodiode PD, the gate terminal of the polyclonal transistor PM0, and one terminal of the capacitor CF are connected to the wiring LD. In the I / V conversion circuit C0, the cathode terminal of the photodiode PD and the source terminal of the polyclonal transistor PM0 are connected to the positive electrode wiring VDD of the power supply. In the I / V conversion circuit C0, the other terminal of the capacitor CF, the drain terminal of the polyclonal transistor PM0, and the nanotube transistor MN0 are connected to the wiring LO.
上記のような回路において、スイッチＳＷ１がオンされると、コンデンサＣＦに蓄積された電荷は放電（リセット）される。スイッチＳＷ１がオフされると、配線ＬＤを流れる電流により、コンデンサＣＦに電荷の蓄積が開始される。
光ＡがフォトダイオードＰＤに入射すると、光Ａの強度に応じた光電流がフォトダイオードＰＤに流れる。スイッチＳＷ１をオフにした状態で、光電流がフォトダイオードＰＤに流れると、配線ＬＤを介してコンデンサＣＦに電荷が蓄積され、配線ＬＤと配線ＬＯとの間に電位差が生まれる。この一例では、コンデンサＣＦに電荷が蓄積されると、配線ＬＤの電位に対して、配線ＬＯの電位が相対的に低下する。
配線ＬＤと配線ＬＯとの間の電位差はコンデンサＣＦの容量によって決まるため、コンデンサＣＦの容量を調整することにより電流電圧変換の倍率をコントロールすることができる。
In the circuit as described above, when the switch SW1 is turned on, the electric charge accumulated in the capacitor CF is discharged (reset). When the switch SW1 is turned off, the electric charge flowing in the wiring LD starts to be accumulated in the capacitor CF.
When the light A is incident on the photodiode PD, a photocurrent corresponding to the intensity of the light A flows through the photodiode PD. When the photocurrent flows through the photodiode PD with the switch SW1 turned off, electric charges are accumulated in the capacitor CF via the wiring LD, and a potential difference is generated between the wiring LD and the wiring LO. In this example, when the electric charge is accumulated in the capacitor CF, the potential of the wiring LO drops relative to the potential of the wiring LD.
Since the potential difference between the wiring LD and the wiring LO is determined by the capacity of the capacitor CF, the magnification of current-voltage conversion can be controlled by adjusting the capacity of the capacitor CF.
配線ＬＯの電位は、オフセット補償回路ＣＣを通して、サンプルホールド回路ＨＣにより保持される。
サンプルホールド回路ＨＣに保持された電荷は、スイッチＳＷ２をオンにすることにより出力回路ＯＣに出力ＡＭＰとして送られ、結果として、入力された光Ａの強度に応じたＩＣ出力が出力される。
The potential of the wiring LO is held by the sample hold circuit HC through the offset compensation circuit CC.
The charge held in the sample hold circuit HC is sent to the output circuit OC as an output AMP by turning on the switch SW2, and as a result, an IC output corresponding to the intensity of the input light A is output.
特許文献１に記載されるような従来回路では、Ｉ／Ｖ変換回路Ｃ０－ｉのフォトダイオードＰＤに所定の値以上の強度の光Ａが入射すると、Ｉ／Ｖ変換回路Ｃ０－ｉ以外のＩ／Ｖ変換回路Ｃ０の配線ＬＯの電位の値を変化させてしまう。Ｉ／Ｖ変換回路Ｃ０－ｉ以外のＩ／Ｖ変換回路Ｃ０の配線ＬＯの電位の値を変化させてしまうことについて説明する。
In the conventional circuit as described in
上述したように、フォトダイオードＰＤに光Ａが入射すると、入射した光の強さに応じて、配線ＬＯの電位が降下する。配線ＬＯには、電源の負極配線ＶＳＳとの間に定電流素子であるＮＭＯＳトランジスタが接続されている。フォトダイオードＰＤに所定の値以上の強度の光Ａが入射した場合、配線ＬＯの電位の降下幅が比較的大きくなり、ＮＭＯＳトランジスタＭＮ０の電位Ｖ２０は、負極配線ＶＳＳの電位Ｖｓｓ近くまで下降する。この場合、ＮＭＯＳトランジスタＭＮ０の動作領域が飽和領域から線形領域に入ってしまう。そのため、ＮＭＯＳトランジスタＭＮ０のソースとドレインとの間に流れる電流が、飽和領域で動作していた場合に比べて減少する。
なお、以下においては、負極配線ＶＳＳの電位Ｖｓｓが０Ｖである場合を一例にして説明する。また、負極配線ＶＳＳの電位Ｖｓｓのことをグランド電位とも称する。
As described above, when the light A is incident on the photodiode PD, the potential of the wiring LO drops according to the intensity of the incident light. An msgid transistor, which is a constant current element, is connected to the wiring LO with the negative electrode wiring VSS of the power supply. When light A having an intensity equal to or higher than a predetermined value is incident on the photodiode PD, the potential drop width of the wiring LO becomes relatively large, and the potential V20 of the nanotube transistor MN0 drops to near the potential Vss of the negative electrode wiring VSS. In this case, the operating region of the nanotube transistor MN0 goes from the saturation region to the linear region. Therefore, the current flowing between the source and the drain of the HCl transistor MN0 is reduced as compared with the case where the current flows in the saturation region.
In the following, the case where the potential Vss of the negative electrode wiring VSS is 0V will be described as an example. Further, the potential Vss of the negative electrode wiring VSS is also referred to as a ground potential.
複数のＩ／Ｖ変換回路Ｃ０－１～Ｉ／Ｖ変換回路Ｃ０－Ｎの内、一部のＩ／Ｖ変換回路Ｃ０－ｉに所定の値以上の強度の光Ａが入り、Ｉ／Ｖ変換回路Ｃ０－ｉ以外のＩ／Ｖ変換回路Ｃ０のフォトダイオードＰＤには全く光が入っていなかった場合、所定の値以上の強度の光Ａが入ったＩ／Ｖ変換回路Ｃ０－ｉの配線ＬＯの電位Ｖ２０がグランド電位（例えば、０Ｖ）まで降下しても、Ｉ／Ｖ変換回路Ｃ０－ｉ以外のＩ／Ｖ変換回路Ｃ０の配線ＬＯの電位Ｖ２０は変化しないはずである。ところが、従来の光ラインセンサＬＳ０の回路では、Ｉ／Ｖ変換回路Ｃ０－ｉ以外のＩ／Ｖ変換回路Ｃ０の配線ＬＯの電位Ｖ２０が変わる現象が発生することがある。
フォトダイオードＰＤには全く光が入射していないにもかかわらずＩ／Ｖ変換回路Ｃ０－ｉ以外のＩ／Ｖ変換回路Ｃ０の配線ＬＯの電位Ｖ２０が変わる現象は、Ｉ／Ｖ変換回路Ｃ０－ｉの配線ＬＯの電位Ｖ２０が０Ｖまで降下することにより、電源の負極配線ＶＳＳに接続されているＮＭＯＳトランジスタＭＮ０の電流が変わるために発生する。
Of the plurality of I / V conversion circuits C0-1 to I / V conversion circuits C0-N, some of the I / V conversion circuits C0-i receive light A having an intensity equal to or higher than a predetermined value and perform I / V conversion. If no light is contained in the photodiode PD of the I / V conversion circuit C0 other than the circuit C0-i, the wiring LO of the I / V conversion circuit C0-i containing the light A having an intensity equal to or higher than a predetermined value. Even if the potential V20 of the above drops to the ground potential (for example, 0V), the potential V20 of the wiring LO of the wiring LO of the I / V conversion circuit C0 other than the I / V conversion circuit C0-i should not change. However, in the circuit of the conventional optical line sensor LS0, a phenomenon may occur in which the potential V20 of the wiring LO of the I / V conversion circuit C0 other than the I / V conversion circuit C0-i changes.
The phenomenon that the potential V20 of the wiring LO of the I / V conversion circuit C0 other than the I / V conversion circuit C0-i changes even though no light is incident on the photodiode PD is the phenomenon that the I / V conversion circuit C0- This occurs because the potential V20 of the wiring LO of i drops to 0V, and the current of the nanotube transistor MN0 connected to the negative electrode wiring VSS of the power supply changes.
複数のＩ／Ｖ変換回路Ｃ０－１～Ｉ／Ｖ変換回路Ｃ０－Ｎの電源の負極配線ＶＳＳは共通化されており、また電源の負極配線ＶＳＳには配線抵抗がある。Ｉ／Ｖ変換回路Ｃ０のうち一部の回路の消費電流が変わると、他のＩ／Ｖ変換回路Ｃ０の内部の電源の負極配線ＶＳＳの電位Ｖｓｓも変化してしまう。ここで消費電流とは、Ｉ／Ｖ変換回路Ｃ０のＮＭＯＳトランジスタＭＮ０のソースとドレインとの間に流れる電流である。そのため、フォトダイオードＰＤには全く光が合っていないにもかかわらずＩ／Ｖ変換回路Ｃ０－ｉ以外のＩ／Ｖ変換回路Ｃ０の配線ＬＯの電位Ｖ２０が変わってしまう。つまり、従来の光ラインセンサＬＳ０では、本来検出すべき光Ａの強さとは異なる強さの光Ａが入射しているように検出されてしまう。 The negative electrode wiring VSS of the power supply of the plurality of I / V conversion circuits C0-1 to I / V conversion circuits C0-N is common, and the negative electrode wiring VSS of the power supply has a wiring resistance. When the current consumption of some of the I / V conversion circuits C0 changes, the potential Vss of the negative electrode wiring VSS of the power supply inside the other I / V conversion circuits C0 also changes. Here, the current consumption is the current flowing between the source and the drain of the NOTE transistor MN0 of the I / V conversion circuit C0. Therefore, the potential V20 of the wiring LO of the I / V conversion circuit C0 other than the I / V conversion circuit C0-i changes even though the light does not match the photodiode PD at all. That is, in the conventional optical line sensor LS0, the light A having an intensity different from the intensity of the light A that should be originally detected is detected as if it is incident.
図１２は、従来のＩ／Ｖ変換回路Ｃ０の電源の負極配線ＶＳＳの電位Ｖｓｓの一例を示す図である。図１２では、光ラインセンサＬＳ０に含まれる、画素に対するＩ／Ｖ変換回路Ｃ０－１～Ｉ／Ｖ変換回路Ｃ０－Ｎそれぞれの内部の電源の負極配線ＶＳＳの電位Ｖｓｓが示されている。ただし図１２では、Ｉ／Ｖ変換回路Ｃ０－１～Ｉ／Ｖ変換回路Ｃ０－Ｎの数が１００個である場合について説明する。 FIG. 12 is a diagram showing an example of the potential Vss of the negative electrode wiring VSS of the power supply of the conventional I / V conversion circuit C0. FIG. 12 shows the potential Vss of the negative electrode wiring VSS of the power supply inside each of the I / V conversion circuits C0-1 to the I / V conversion circuits C0-N for the pixels included in the optical line sensor LS0. However, FIG. 12 describes a case where the number of I / V conversion circuits C0-1 to I / V conversion circuits C0-N is 100.
リセット時電位グラフＧ１は、スイッチＳＷ１がオンになりコンデンサＣＦに蓄積された電荷がリセットされた状態におけるＩ／Ｖ変換回路Ｃ０の内部の電源の負極配線ＶＳＳの電位Ｖｓｓを示すグラフである。つまり、リセット時電位グラフＧ１は、フォトダイオードＰＤに光Ａが入射していない状態におけるＩ／Ｖ変換回路Ｃ０の内部の電源の負極配線ＶＳＳの電位を示す。
飽和時電位グラフＧ２は、スイッチＳＷ１がオフになりコンデンサＣＦに電荷が蓄積される状態において、画素Ｐ２に対応するＩ／Ｖ変換回路Ｃ０－５０～Ｉ／Ｖ変換回路Ｃ０－１００のそれぞれに所定の値以上の強度の光Ａが入射した場合のＩ／Ｖ変換回路Ｃ０の内部の電源の負極配線ＶＳＳの電位Ｖｓｓを示すグラフである。ただし、光ラインセンサＬＳ０に対応する画素のうち画素Ｐ２以外の画素Ｐ１に対応するＩ／Ｖ変換回路Ｃ０－１～Ｉ／Ｖ変換回路Ｃ０－４９には光Ａは入射していない。
The reset potential graph G1 is a graph showing the potential Vss of the negative electrode wiring VSS of the power supply inside the I / V conversion circuit C0 in a state where the switch SW1 is turned on and the charge accumulated in the capacitor CF is reset. That is, the reset potential graph G1 shows the potential of the negative electrode wiring VSS of the power supply inside the I / V conversion circuit C0 in the state where the light A is not incident on the photodiode PD.
The saturation potential graph G2 is predetermined for each of the I / V conversion circuit C0-50 to the I / V conversion circuit C0-100 corresponding to the pixel P2 in a state where the switch SW1 is turned off and the electric charge is accumulated in the capacitor CF. It is a graph which shows the potential Vss of the negative electrode wiring VSS of the power source inside the I / V conversion circuit C0 when the light A of the intensity equal to or more than the value of is incident. However, among the pixels corresponding to the optical line sensor LS0, the light A is not incident on the I / V conversion circuit C0-1 to the I / V conversion circuit C0-49 corresponding to the pixel P1 other than the pixel P2.
光ラインセンサＬＳ０では、複数のＩ／Ｖ変換回路Ｃ０－１～Ｉ／Ｖ変換回路Ｃ０－Ｎの電源の負極配線ＶＳＳは共通化されているため、Ｉ／Ｖ変換回路Ｃ０－５０～Ｉ／Ｖ変換回路Ｃ０－１００の内部の電源の負極配線ＶＳＳの電位Ｖｓｓの降下に伴い、Ｉ／Ｖ変換回路Ｃ０－１～Ｉ／Ｖ変換回路Ｃ０－４９の内部の電源の負極配線ＶＳＳの電位Ｖｓｓまで降下してしまう。
また、所定の値以上の強度の光Ａが入射したＩ／Ｖ変換回路Ｃ０－５０～Ｉ／Ｖ変換回路Ｃ０－１００の内部の電源の負極配線ＶＳＳの電位Ｖｓｓは、本来、入射した光Ａの強度に応じて決まる値だけ下がるべきであるが、対応する画素毎にＩ／Ｖ変換回路Ｃ０－５０～Ｉ／Ｖ変換回路Ｃ０－１００の内部の電源の負極配線ＶＳＳの電位Ｖｓｓの下がり方が異なってしまっている。
In the optical line sensor LS0, since the negative electrode wiring VSS of the power supply of the plurality of I / V conversion circuits C0-1 to I / V conversion circuits C0-N is shared, the I / V conversion circuits C0-50 to I / As the potential Vss of the negative voltage wiring VS of the power supply inside the V conversion circuit C0-100 drops, the potential Vss of the negative voltage wiring VSS of the power supply inside the I / V conversion circuit C0-1 to I / V conversion circuit C0-49 Will descend to.
Further, the potential Vss of the negative electrode wiring VSS of the power supply inside the I / V conversion circuit C0-50 to the I / V conversion circuit C0-100 to which the light A having an intensity equal to or higher than a predetermined value is incident is originally the incident light A. It should be lowered by the value determined according to the strength of, but how to lower the potential Vss of the negative voltage wiring VSS of the power supply inside the I / V conversion circuit C0-50 to I / V conversion circuit C0-100 for each corresponding pixel. Has been different.
本発明は上記の点に鑑みてなされたものであり、所定の値以上の強度の光が入射した場合においても、出力を安定化させることができる半導体装置、及び光ラインセンサを提供する。 The present invention has been made in view of the above points, and provides a semiconductor device capable of stabilizing the output even when light having an intensity of a predetermined value or higher is incident, and an optical line sensor.
本発明は上記の課題を解決するためになされたものであり、本発明の一態様は、光検出素子と、出力トランジスタと、コンデンサと、リセットスイッチ素子と、定電流素子と、定電位差素子と、出力端子とを備え、前記光検出素子は、一端が電源の正極配線に接続され、他端が第１接続部に接続されて、入射する光の強さに応じた光電流を前記正極配線から前記第１接続部に流し、前記出力トランジスタは、ソース端子又はドレイン端子のうち、一方が前記正極配線に接続され、他方が第２接続部に接続され、前記コンデンサは、一端が前記第１接続部に接続され、他端が前記第２接続部に接続され、前記リセットスイッチ素子は、一端が前記第１接続部に接続され、他端が前記第２接続部に接続されて、前記コンデンサに蓄電されている電荷の保持と放電とを制御し、前記定電流素子は、一端が前記第２接続部に接続され、他端が電源の負極配線に接続されて、前記第２接続部に流れる電流を制御し、前記定電位差素子は、一端が前記正極配線に接続され、他端が前記第２接続部に接続されて、前記第２接続部の電位と前記正極配線の電位との電位差が所定の閾値に達しない場合には前記正極配線から前記第２接続部への電流の流れを阻止するとともに、前記電位差が所定の閾値に達する場合には前記正極配線から前記第２接続部に電流を流すことにより前記電位差を所定の値に保持し、前記定電位差素子は、電界効果トランジスタを含み、前記出力端子は、前記第２接続部に接続される半導体装置である。 The present invention has been made to solve the above problems, and one aspect of the present invention includes a light detection element, an output transistor, a capacitor, a reset switch element, a constant current element, and a constant potential difference element. The optical detection element is provided with an output terminal, one end of which is connected to the positive electrode wiring of the power supply and the other end of which is connected to the first connection portion, and the positive current is applied to the positive electrode wiring according to the intensity of the incident light. One of the source terminal and the drain terminal of the output transistor is connected to the positive electrode wiring, the other is connected to the second connection portion, and one end of the capacitor is the first. The capacitor is connected to the connection portion, the other end is connected to the second connection portion, one end of the reset switch element is connected to the first connection portion, and the other end is connected to the second connection portion. Controlling the retention and discharge of the charge stored in the constant current element, one end of the constant current element is connected to the second connection portion, and the other end is connected to the negative electrode wiring of the power supply to the second connection portion. The constant potential difference element controls the flowing current, one end of which is connected to the positive electrode wiring and the other end of which is connected to the second connection portion, and the potential difference between the potential of the second connection portion and the potential of the positive electrode wiring. When does not reach a predetermined threshold value, the current flow from the positive electrode wiring to the second connection portion is blocked, and when the potential difference reaches a predetermined threshold value, the positive voltage wiring reaches the second connection portion. The potential difference is held at a predetermined value by passing a current, the constant potential difference element includes an electric field effect transistor, and the output terminal is a semiconductor device connected to the second connection portion.
また、本発明の一態様は、上記の半導体装置において、前記定電位差素子は、複数の電界効果トランジスタを含み、第１の電界効果トランジスタのソース端子と、第２の電界効果トランジスタのドレイン端子とが互いに接続されている。 Further, in one aspect of the present invention, in the above semiconductor device, the constant potential difference element includes a plurality of field effect transistors, and has a source terminal of the first field effect transistor and a drain terminal of the second field effect transistor. Are connected to each other.
また、本発明の一態様は、上記の半導体装置において、前記電界効果トランジスタは、ゲート端子が前記出力トランジスタのゲート端子に接続されている。 Further, in one aspect of the present invention, in the above semiconductor device, the gate terminal of the field effect transistor is connected to the gate terminal of the output transistor.
また、本発明の一態様は、上記の半導体装置において、前記電界効果トランジスタは、ゲート端子が所定の電位に維持されている。 Further, in one aspect of the present invention, in the above-mentioned semiconductor device, the gate terminal of the field-effect transistor is maintained at a predetermined potential.
また、本発明の一態様は、上記の半導体装置を、前記正極配線と前記負極配線との間に並列に複数備える光ラインセンサである。 Further, one aspect of the present invention is an optical line sensor in which a plurality of the above semiconductor devices are provided in parallel between the positive electrode wiring and the negative electrode wiring.
本発明によれば、所定の値以上の強度の光が入射した場合においても、出力を安定化させることができる。 According to the present invention, the output can be stabilized even when light having an intensity equal to or higher than a predetermined value is incident.
（実施形態の概要）
以下、図面を参照しながら本発明の実施形態の概要について説明する。図１は、本実施形態に係る光ラインセンサＬＳの回路の一例を示す図である。図１の光ラインセンサＬＳの回路と、図１１の光ラインセンサＬＳ０の回路とを比較すると、Ｉ／Ｖ変換回路Ｃが異なる。ここで他の構成要素（オフセット補償回路ＣＣ、サンプルホールド回路ＨＣ、スイッチＳＷ２、読み出し制御回路ＲＣ、出力回路ＯＣ、電源の正極配線ＶＤＤ、及び電源の負極配線ＶＳＳ）は、図１の光ラインセンサＬＳの回路と、図１１の光ラインセンサＬＳ０の回路とにおいて同じである。以下では、Ｉ／Ｖ変換回路Ｃについて、図１１の半導体装置Ｓ０のＩ／Ｖ変換回路Ｃ０と異なる部分を中心に説明する。
光ラインセンサＬＳは、半導体装置Ｓを、電源の正極配線ＶＤＤと電源の負極配線ＶＳＳとの間に並列に複数備える。半導体装置Ｓのそれぞれは、Ｉ／Ｖ変換回路Ｃ－１～Ｉ／Ｖ変換回路Ｃ－Ｎ（ただしＮはＩ／Ｖ変換回路Ｃの個数）をそれぞれ含む。
以下では、Ｉ／Ｖ変換回路Ｃ－１～Ｉ／Ｖ変換回路Ｃ－Ｎを代表してＩ／Ｖ変換回路Ｃ－１について説明する。Ｉ／Ｖ変換回路Ｃ－２～Ｉ／Ｖ変換回路Ｃ－Ｎの構成は、Ｉ／Ｖ変換回路Ｃ－１と同様であるため、説明を省略する。
(Outline of Embodiment)
Hereinafter, an outline of the embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram showing an example of a circuit of an optical line sensor LS according to the present embodiment. Comparing the circuit of the optical line sensor LS of FIG. 1 with the circuit of the optical line sensor LS0 of FIG. 11, the I / V conversion circuit C is different. Here, the other components (offset compensation circuit CC, sample hold circuit HC, switch SW2, read control circuit RC, output circuit OC, power supply positive electrode wiring VDD, and power supply negative electrode wiring VSS) are the optical line sensor of FIG. It is the same in the circuit of LS and the circuit of the optical line sensor LS0 of FIG. Hereinafter, the I / V conversion circuit C will be described focusing on a portion different from the I / V conversion circuit C0 of the semiconductor device S0 of FIG.
The optical line sensor LS includes a plurality of semiconductor devices S in parallel between the positive electrode wiring VDD of the power supply and the negative electrode wiring VSS of the power supply. Each of the semiconductor devices S includes I / V conversion circuits C-1 to I / V conversion circuits C-N (where N is the number of I / V conversion circuits C).
Hereinafter, the I / V conversion circuit C-1 will be described on behalf of the I / V conversion circuit C-1 to the I / V conversion circuit C-N. Since the configuration of the I / V conversion circuit C-2 to the I / V conversion circuit C-N is the same as that of the I / V conversion circuit C-1, the description thereof will be omitted.
図２は、本実施形態に係るＩ／Ｖ変換回路Ｃ－１の一例を示す図である。Ｉ／Ｖ変換回路Ｃ－１は、光検出素子１と、出力トランジスタ２と、コンデンサ３と、リセットスイッチ素子４と、定電流素子５と、定電位差素子６と、出力端子７とを備える。
FIG. 2 is a diagram showing an example of the I / V conversion circuit C-1 according to the present embodiment. The I / V conversion circuit C-1 includes a
光検出素子１は、一端が電源の正極配線ＶＤＤに接続され、他端が第１接続部８に接続されて、入射する光Ａの強さに応じた光電流を電源の正極配線ＶＤＤから第１接続部８に流す。光検出素子１とは、例えば、フォトダイオードである。
出力トランジスタ２は、ソース端子が電源の正極配線ＶＤＤに接続され、ドレイン端子が第２接続部９に接続される。出力トランジスタ２は、一例として、ＰＭＯＳトランジスタである。
One end of the
In the
コンデンサ３は、一端が第１接続部８に接続され、他端が第２接続部９に接続される。
リセットスイッチ素子４は、一端が第１接続部８に接続され、他端が第２接続部９に接続される。リセットスイッチ素子４は、コンデンサ３に蓄電されている電荷の保持と放電とを制御する。
One end of the
One end of the
定電流素子５は、一端が第２接続部９に接続され、他端が電源の負極配線ＶＳＳに接続される。定電流素子５は、第２接続部９に流れる電流を制御する。定電流素子５は、一例として、ＮＭＯＳトランジスタである。図２に示す例では、ＮＭＯＳトランジスタは、ドレイン端子が第２接続部９に接続され、ソース端子が電源の負極配線ＶＳＳに接続される。
One end of the constant
定電位差素子６は、一端が電源の正極配線ＶＤＤに接続され、他端が第２接続部９に接続される。定電位差素子６は、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差が所定の閾値に達しない場合には電源の正極配線ＶＤＤから第２接続部９への電流の流れを阻止する。ここで所定の閾値とは、例えば、０．５Ｖである。
一方、定電位差素子６は、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差が所定の閾値に達する場合には電源の正極配線ＶＤＤから第２接続部９に電流を流すことにより第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差を所定の値に保持する。
出力端子７は、第２接続部９に接続される。
One end of the constant
On the other hand, in the constant
The
なお、本実施形態では、出力トランジスタ２において、ソース端子が電源の正極配線ＶＤＤに接続され、ドレイン端子が第２接続部９に接続される場合について説明したが、これに限らない。出力トランジスタ２は、ソース端子又はドレイン端子のうち、一方が電源の正極配線ＶＤＤに接続され、他方が第２接続部９に接続されればよい。例えば、出力トランジスタ２は、ドレイン端子が電源の正極配線ＶＤＤに接続され、ソース端子が第２接続部９に接続されてもよい。
また、本実施形態では、定電流素子５であるＮＭＯＳトランジスタは、ドレイン端子が第２接続部９に接続され、ソース端子が電源の負極配線ＶＳＳに接続される場合について説明したが、これに限らない。定電流素子５であるＮＭＯＳトランジスタは、ソース端子が第２接続部９に接続され、ドレイン端子が電源の負極配線ＶＳＳに接続されてもよい。
In the present embodiment, in the
Further, in the present embodiment, the case where the drain terminal is connected to the
以上に説明したように、本実施形態に係る半導体装置Ｓは、光検出素子１と、出力トランジスタ２と、コンデンサ３と、リセットスイッチ素子４と、定電流素子５と、定電位差素子６と、出力端子７とを備える。
As described above, the semiconductor device S according to the present embodiment includes a
ここで、定電位差素子６の動作について説明する。上述したように、定電位差素子６は一端が電源の正極配線ＶＤＤに接続され、他端が第２接続部９に接続されている。
上述したように、定電位差素子６は、第２接続部９の電位Ｖ２と正極配線ＶＤＤの電位Ｖｄｄとの電位差が所定の閾値に達しない場合には、正極配線ＶＤＤから第２接続部９への電流の流れを阻止する。また、定電位差素子６は、第２接続部９の電位Ｖ２と正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６が所定の閾値に達する場合には、電源の正極配線ＶＤＤの電位Ｖｄｄと第２接続部９の電位Ｖ２とが所定の電位差になるようにして、電源の正極配線ＶＤＤから第２接続部９へ電流を流す。
Here, the operation of the constant
As described above, the constant
例えば、定電位差素子６がダイオードである場合、第２接続部９の電位Ｖ２と正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６が所定の閾値（例えば、順電圧降下の降下幅）に達しない場合には順電流を流さず、電位差Ｖｄ６が所定の閾値（例えば、順電圧降下の降下幅）に達する場合には順電流を流す。定電位差素子６がダイオードである場合、順電流が流れると、電源の正極配線ＶＤＤの電位Ｖｄｄと第２接続部９の電位Ｖ２とが所定の電位差（すなわち、順電圧降下の降下幅に応じた電位差）になる。
For example, when the constant
ここで、第２接続部９の電位Ｖ２と正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６が所定の閾値に達しない場合とは、第１接続部８を流れる光電流が比較的少ない場合、すなわち光検出素子１に入射する光の強さが比較的弱い場合である。つまり、定電位差素子６は、光検出素子１に入射する光の強さが比較的弱い場合には、正極配線ＶＤＤから第２接続部９への電流の流れを阻止する。
Here, the case where the potential difference Vd6 between the potential V2 of the
正極配線ＶＤＤから第２接続部９への電流の流れが阻止されることにより、第２接続部９の電位Ｖ２は、コンデンサ３への蓄積電荷に応じた電位、すなわち、光検出素子１に入射する光の強さに応じた電位になる。
また、第２接続部９の電位Ｖ２と正極配線ＶＤＤの電位Ｖｄｄとの電位差が所定の閾値に達する場合とは、第１接続部８を流れる光電流が比較的多い場合、すなわち光検出素子１に入射する光の強さが比較的強い場合である。つまり、定電位差素子６は、光検出素子１に入射する光の強さが比較的強い場合には、電源の正極配線ＶＤＤの電位Ｖｄｄと第２接続部９の電位Ｖ２とが所定の電位差になるようにして、正極配線ＶＤＤから第２接続部９へ電流を流す。
正極配線ＶＤＤから第２接続部９へ電流が流されることにより、第２接続部９の電位Ｖ２は、正極配線ＶＤＤの電位Ｖｄｄから定電位差素子６による所定の電圧降下幅だけ降下した電位になる。
By blocking the flow of current from the positive electrode wiring VDD to the
Further, the case where the potential difference between the potential V2 of the
When a current is passed from the positive electrode wiring VDD to the
この構成により、本実施形態に係る半導体装置Ｓでは、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６が所定の閾値に達する場合にはこの電位差Ｖｄ６を所定の値に保持することができる。このため、所定の値以上の強度の光が入射した場合においても、第２接続部９の電位Ｖ９が必要以上に低下してしまうことを抑止することができる。
With this configuration, in the semiconductor device S according to the present embodiment, when the potential difference Vd6 between the potential V2 of the
ここで、定電流素子５がＮＭＯＳトランジスタである場合、ソース端子とドレイン端子との間の電位差Ｖｄｓが、仮に図３に示す閾値電圧Ｖｄｓ０以下になると、定電流素子５は線形領域での動作を行う。上述したように定電流素子５は、飽和領域で動作すべきであるから、定電流素子５のソース端子とドレイン端子との間の電位差Ｖｄｓは、閾値電圧Ｖｄｓ０を超えていることが望ましい。ここで、電位差Ｖｄｓとは、第２接続部９の電位Ｖ２と、電源の負極配線ＶＳＳの電位Ｖｓｓ（すなわち、グランド電位）との差である。つまり、定電流素子５を飽和領域で動作させるためには、第２接続部９の電位Ｖ２が、閾値電圧Ｖｄｓ０を超えていることが望ましい。
Here, when the constant
本実施形態に係る半導体装置Ｓは、定電位差素子６は、光検出素子１に所定の値以上の強度の光が入射した場合には、第２接続部９の電位Ｖ２を所定電位に保持する。ここで、定電位差素子６が保持する電位ＶＤが閾値電圧Ｖｄｓ０を超える値に設定されていれば、光検出素子１に所定の値以上の強度の光が入射した場合に、定電流素子５が線形領域で動作することを抑止することができる。換言すれば、定電位差素子６が保持する電位ＶＤが、第２接続部９の電位Ｖ２が閾値電圧Ｖｄｓ０を超えるように設定されていれば、光検出素子１に所定の値以上の強度の光が入射した場合であっても、定電流素子５を飽和領域で動作させることができる。したがって、本実施形態に係る半導体装置Ｓによれば、出力を安定化させることができる。
In the semiconductor device S according to the present embodiment, the constant
また、本実施形態に係る光ラインセンサＬＳは、半導体装置Ｓを、電源の正極配線ＶＤＤと電源の負極配線ＶＳＳとの間に並列に複数備える。
本実施形態に係る光ラインセンサＬＳは、上述した定電位差素子６を備えているため、光検出素子１所定の値以上の強度の光が入射した場合においても、定電流素子５を飽和領域で動作させることができる。したがって、本実施形態に係る光ラインセンサＬＳによれば、出力を安定化させることができる。
Further, the optical line sensor LS according to the present embodiment includes a plurality of semiconductor devices S in parallel between the positive electrode wiring VDD of the power supply and the negative electrode wiring VSS of the power supply.
Since the optical line sensor LS according to the present embodiment includes the above-mentioned constant
上述した定電位差素子６のより具体的な構成例を以下の各実施形態において説明する。
A more specific configuration example of the above-mentioned constant
（第１の実施形態）
以下、図面を参照しながら本発明の第１の実施形態について詳しく説明する。
上記第１の実施形態では、Ｉ／Ｖ変換回路は、定電位差素子を備える場合について説明をした。本実施形態では、Ｉ／Ｖ変換回路が備える定電位差素子が、複数のダイオードを含む場合について説明をする。
本実施形態に係る半導体装置を、半導体装置Ｓａといい、本実施形態に係るＩ／Ｖ変換回路をＩ／Ｖ変換回路Ｃａ－１という。
(First Embodiment)
Hereinafter, the first embodiment of the present invention will be described in detail with reference to the drawings.
In the first embodiment, the case where the I / V conversion circuit includes a constant potential difference element has been described. In this embodiment, a case where the constant potential difference element included in the I / V conversion circuit includes a plurality of diodes will be described.
The semiconductor device according to the present embodiment is referred to as a semiconductor device Sa, and the I / V conversion circuit according to the present embodiment is referred to as an I / V conversion circuit Ca-1.
図４は、本実施形態に係るＩ／Ｖ変換回路Ｃａ－１の構成の一例を示す図である。定電位差素子６ａは、ダイオード６ａ－１及びダイオード６ａ－２を備える。ダイオード６ａ－１は、アノード端子が電源の正極配線ＶＤＤに接続され、カソード端子がダイオード６ａ－２のアノード端子に接続される。ダイオード６ａ－２は、アノード端子がダイオード６ａ－１のカソード端子に接続され、カソード端子が第２接続部９に接続される。つまり、ダイオード６ａ－１と、ダイオード６ａ－２とは直列に接続されている。このように、定電位差素子６ａは、複数のダイオードを含み、ダイオード６ａ－１のカソード端子とダイオード６ａ－２のアノード端子とが互いに接続されている。
FIG. 4 is a diagram showing an example of the configuration of the I / V conversion circuit Ca-1 according to the present embodiment. The constant
定電位差素子６ａでは、ダイオード６ａ－１及びダイオード６ａ－２の整流作用により、第２接続部９の電位と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６－１が、ダイオード６ａ－１及びダイオード６ａ－２の順電圧降下の降下幅に達した場合、ダイオード６ａ－１のアノード端子からダイオード６ａ－２のカソード端子の方向に電流が流れる。ここでダイオード６ａ－１及びダイオード６ａ－２の順電圧降下の降下幅は、例えば、それぞれ０．６Ｖである。つまり、ダイオード６ａ－１及びダイオード６ａ－２による順電圧降下の降下幅は、１．２Ｖである。
In the constant
なお、本実施形態では、定電位差素子６ａが２つのダイオードを備える場合について説明したが、これに限らない。定電位差素子６ａが備えるタイオードの数は、ダイオードの順電圧降下の降下幅と、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの所望の電位差とに応じて変更されてよい。
In the present embodiment, the case where the constant
以上に説明したように、本実施形態に係る半導体装置Ｓａでは、定電位差素子６ａは、複数のダイオード（ダイオード６ａ－１及びダイオード６ａ－２）を含み、第１のダイオード（ダイオード６ａ－１）のカソード端子と第２のダイオード（ダイオード６ａ－２）のアノード端子とが互いに接続されている。
この構成により、本実施形態に係る半導体装置Ｓａでは、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６－１が所定の閾値に達した場合に、１つのダイオードでは、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６－１を所望の電位差にできなくも、２つ以上のダイオードにより第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６－１を所望の電位差にできるため、所定の値以上の強度の光が入射した場合においても、出力を安定化させることができる。
As described above, in the semiconductor device Sa according to the present embodiment, the constant
With this configuration, in the semiconductor device Sa according to the present embodiment, when the potential difference Vd6-1 between the potential V2 of the
（第２の実施形態）
以下、図面を参照しながら本発明の第２の実施形態について詳しく説明する。
上記第１の実施形態では、Ｉ／Ｖ変換回路が備える定電位差素子が、複数のダイオードを含む場合について説明をした。本実施形態では、Ｉ／Ｖ変換回路が備える定電位差素子が、複数の電界効果トランジスタを含む場合について説明をする。
本実施形態に係る半導体装置を、半導体装置Ｓｂといい、本実施形態に係るＩ／Ｖ変換回路をＩ／Ｖ変換回路Ｃｂ－１という。
(Second embodiment)
Hereinafter, the second embodiment of the present invention will be described in detail with reference to the drawings.
In the first embodiment, the case where the constant potential difference element included in the I / V conversion circuit includes a plurality of diodes has been described. In this embodiment, a case where the constant potential difference element included in the I / V conversion circuit includes a plurality of field effect transistors will be described.
The semiconductor device according to the present embodiment is referred to as a semiconductor device Sb, and the I / V conversion circuit according to the present embodiment is referred to as an I / V conversion circuit Cb-1.
図５は、本実施形態に係るＩ／Ｖ変換回路Ｃｂ－１の構成の一例を示す図である。定電位差素子６ｂは、電界効果トランジスタ６ｂ－１及び電界効果トランジスタ６ｂ－２を備える。電界効果トランジスタ６ｂ－１及び電界効果トランジスタ６ｂ－２は、一例として、ＰＭＯＳトランジスタである。
電界効果トランジスタ６ｂ－１は、ソース端子が電源の正極配線ＶＤＤに接続され、ゲート端子及びドレイン端子が電界効果トランジスタ６ｂ－２のソース端子に接続される。電界効果トランジスタ６ｂ－２は、ソース端子が電界効果トランジスタ６ｂ－１のゲート端子及びドレイン端子に接続される。電界効果トランジスタ６ｂ－２は、ゲート端子及びドレイン端子が第２接続部９に接続される。つまり、電界効果トランジスタ６ｂ－１と、電界効果トランジスタ６ｂ－２とは直列に接続されている。
FIG. 5 is a diagram showing an example of the configuration of the I / V conversion circuit Cb-1 according to the present embodiment. The constant
In the
電界効果トランジスタ６ｂ－１及び電界効果トランジスタ６ｂ－２では、ゲートに閾値以上の電圧がかかる場合、ソースードレイン間に電流が流れる。そのため、定電位差素子６ｂでは、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６－２が所定の閾値に達する場合、電界効果トランジスタ６ｂ－２のゲートに閾値以上の電圧がかかり、電界効果トランジスタ６ｂ－２に電流が流れる。電界効果トランジスタ６ｂ－１のゲート閾値以上の電圧がかかり、電界効果トランジスタ６ｂ－１に電流が流れる。
つまり、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６－２が所定の閾値に達する場合、電界効果トランジスタ６ｂ－１のソース端子から電界効果トランジスタ６ｂ－２のドレイン端子の向きに電流が流れる。したがって、定電位差素子６ｂでは、電界効果トランジスタ６ｂ－１及び電界効果トランジスタ６ｂ－２は、定電位差素子ダイオードとして機能する。
In the
That is, when the potential difference Vd6-2 between the potential V2 of the
なお、本実施形態では、定電位差素子６ｂが２つの電界効果トランジスタを備える場合について説明したが、これに限らない。定電位差素子６ｂが備える電界効果トランジスタの数は、それら電界効果トランジスタが飽和領域に達する電圧の閾値と、第２接続部９の電位Ｖ２と電源の負極配線ＶＳＳの電位Ｖｓｓとの所望の電位差とに応じて変更されてよい。
In the present embodiment, the case where the constant
以上に説明したように、本実施形態に係る半導体装置Ｓｂでは、定電位差素子６ｂは、電界効果トランジスタ（電界効果トランジスタ６ｂ－１及び電界効果トランジスタ６ｂ－２）を含む。
この構成により、本実施形態に係る半導体装置Ｓｂでは、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６－２により、電界効果トランジスタ６ｂ－１及び電界効果トランジスタ６ｂ－２のゲート電圧に閾値以上の電圧がかかる場合、電界効果トランジスタ６ｂ－１及び電界効果トランジスタ６ｂ－２を流れる電流により、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６－２を一定の値に保持できるため、所定の値以上の強度の光が入射した場合における出力の安定化に電界効果トランジスタの定電位差素子ダイオードとしての特性を用いることができる。
As described above, in the semiconductor device Sb according to the present embodiment, the constant
With this configuration, in the semiconductor device Sb according to the present embodiment, the electric
また、本実施形態に係る半導体装置Ｓｂでは、定電位差素子６ｂは、複数の電界効果トランジスタ（電界効果トランジスタ６ｂ－１及び電界効果トランジスタ６ｂ－２）を含み、第１の電界効果トランジスタ（電界効果トランジスタ６ｂ－２）のソース端子と、第２の電界効果トランジスタ（電界効果トランジスタ６ｂ－１）のドレイン端子とが互いに接続されている。
この構成により、本実施形態に係る半導体装置Ｓｂでは、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６－２が所定の閾値に達した場合に、１つの電界効果トランジスタでは、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄと電位差Ｖｄ６－２を所望の電位差にできなくも、２つ以上の電界効果トランジスタにより第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄと電位差Ｖｄ６－２を所望の電位差にできるため、所定の値以上の強度の光が入射した場合においても、出力を安定化させることができる。
Further, in the semiconductor device Sb according to the present embodiment, the constant
With this configuration, in the semiconductor device Sb according to the present embodiment, when the potential difference Vd6-2 between the potential V2 of the
なお、本実施形態では、定電位差素子が含む電界効果トランジスタがＰＭＯＳトランジスタである場合について説明したが、これに限らない。定電位差素子が含む電界効果トランジスタは、ＮＭＯＳトランジスタであってもよい。定電位差素子が含む電界効果トランジスタがＮＭＯＳトランジスタである場合の半導体装置Ｓｃを図６に示す。
図６は、本実施形態の変形例に係るＩ／Ｖ変換回路Ｃｃ－１の構成の一例を示す図である。定電位差素子６ｃは、電界効果トランジスタ６ｃ－１及び電界効果トランジスタ６ｃ－２を備える。電界効果トランジスタ６ｃ－１及び電界効果トランジスタ６ｃ－２は、ＮＭＯＳトランジスタである。定電位差素子６ｃが含む電界効果トランジスタがＮＭＯＳトランジスタであっても、半導体装置Ｓｃの動作は、定電位差素子が含む電界効果トランジスタがＰＭＯＳトランジスタである場合と同様である。
In this embodiment, the case where the field effect transistor included in the constant potential difference element is a epitaxial transistor has been described, but the present invention is not limited to this. The field effect transistor included in the constant potential difference element may be an NaCl transistor. FIG. 6 shows a semiconductor device Sc when the field effect transistor included in the constant potential difference element is an MIMO transistor.
FIG. 6 is a diagram showing an example of the configuration of the I / V conversion circuit Cc-1 according to the modified example of the present embodiment. The constant
（第３の実施形態）
以下、図面を参照しながら本発明の第３の実施形態について詳しく説明する。
上記第２の実施形態では、Ｉ／Ｖ変換回路が備える定電位差素子が、複数の電界効果トランジスタを含む場合について説明をした。本実施形態では、Ｉ／Ｖ変換回路が備える定電位差素子が含む電界効果トランジスタのゲート端子が出力トランジスタのゲート端子に接続されている場合について説明する。
本実施形態に係る半導体装置を、半導体装置Ｓｄといい、本実施形態に係るＩ／Ｖ変換回路をＩ／Ｖ変換回路Ｃｄ－１という。
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described in detail with reference to the drawings.
In the second embodiment, the case where the constant potential difference element included in the I / V conversion circuit includes a plurality of field effect transistors has been described. In this embodiment, a case where the gate terminal of the field effect transistor included in the constant potential difference element included in the I / V conversion circuit is connected to the gate terminal of the output transistor will be described.
The semiconductor device according to the present embodiment is referred to as a semiconductor device Sd, and the I / V conversion circuit according to the present embodiment is referred to as an I / V conversion circuit Cd-1.
図７は、本実施形態に係るＩ／Ｖ変換回路Ｃｄ－１の構成の一例を示す図である。Ｉ／Ｖ変換回路Ｃｄ－１は、定電位差素子として電界効果トランジスタ６ｄを備える。電界効果トランジスタ６ｄは、一例として、ＮＭＯＳトランジスタである。
FIG. 7 is a diagram showing an example of the configuration of the I / V conversion circuit Cd-1 according to the present embodiment. The I / V conversion circuit Cd-1 includes a
電界効果トランジスタ６ｄは、ゲート端子が出力トランジスタ２のゲート端子に接続されている。つまり、電界効果トランジスタ６ｄのゲート端子と、出力トランジスタ２のゲート端子とは、ともに第１接続部８に接続され共通化されている。
電界効果トランジスタ６ｄは、ソース端子又はドレイン端子のうち、一方が電源の正極配線ＶＤＤに接続され、他方が第２接続部９に接続されている。
The gate terminal of the
Of the source terminal or drain terminal, one of the
電界効果トランジスタ６ｄのゲート端子と、出力トランジスタ２のゲート端子とは、ともに第１接続部８に接続され共通化されているため、出力トランジスタ２のゲート端子の電位が上昇すると、電界効果トランジスタ６ｄのゲート端子の電位も上昇する。ここで電界効果トランジスタ６ｄが電圧の閾値は、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６－４の所定の閾値と同じ値が選ばれている。したがって、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６－４が所定の閾値に達すると、電界効果トランジスタ６ｄの電源の正極配線ＶＤＤに接続される端子から第２接続部９に接続される端子の向きに電流が流れる。
Since the gate terminal of the
以上に説明したように、本実施形態に係る半導体装置Ｓｄでは、電界効果トランジスタ６ｄは、ゲート端子が出力トランジスタ２のゲート端子に接続されている。
この構成により、本実施形態に係る半導体装置Ｓｄでは、定電位差素子を複数の素子を直列に接続し構成する場合に比べ電界効果トランジスタ６ｄが保持する電位差Ｖｄ６－４の誤差を軽減することができる。
As described above, in the semiconductor device Sd according to the present embodiment, the gate terminal of the
With this configuration, in the semiconductor device Sd according to the present embodiment, the error of the potential difference Vd6-4 held by the
ここで定電位差素子を複数の素子を直列に接続し構成する場合、製造時の個体差により複数の素子毎に特性にばらつきが生じることがある。複数の素子毎に特性にばらつきが生じると、第２接続部９の電位Ｖ２と電源の正極配線ＶＤＤの電位Ｖｄｄとの電位差Ｖｄ６－４の所定の閾値に達した場合に、定電位差素子が保持する電位差Ｖｄ６－４に誤差が生じる場合がある。一方、本実施形態に係る半導体装置Ｓｄでは、電界効果トランジスタ６ｄは１つの素子であるため、電界効果トランジスタ６ｄが保持する電位差Ｖｄ６－４は、複数の素子毎の特性のばらつきによる誤差の影響を受けない。
Here, when a plurality of constant potential difference elements are connected in series to be configured, the characteristics may vary among the plurality of elements due to individual differences during manufacturing. When the characteristics vary among a plurality of elements, the constant potential difference element holds the potential difference Vd6-4 between the potential V2 of the
（第４の実施形態）
以下、図面を参照しながら本発明の第４の実施形態について詳しく説明する。上記第３の実施形態では、Ｉ／Ｖ変換回路が備える定電位差素子が含む電界効果トランジスタのゲート端子が出力トランジスタのゲート端子に接続されている場合について説明した。本実施形態では、Ｉ／Ｖ変換回路が備える定電位差素子が含む電界効果トランジスタのゲート端子が所定の電位に維持されている場合について説明する。
本実施形態に係る半導体装置を、半導体装置Ｓｅといい、本実施形態に係るＩ／Ｖ変換回路をＩ／Ｖ変換回路Ｃｅ－１という。
(Fourth Embodiment)
Hereinafter, a fourth embodiment of the present invention will be described in detail with reference to the drawings. In the third embodiment, the case where the gate terminal of the field effect transistor included in the constant potential difference element included in the I / V conversion circuit is connected to the gate terminal of the output transistor has been described. In this embodiment, a case where the gate terminal of the field effect transistor included in the constant potential difference element included in the I / V conversion circuit is maintained at a predetermined potential will be described.
The semiconductor device according to the present embodiment is referred to as a semiconductor device Se, and the I / V conversion circuit according to the present embodiment is referred to as an I / V conversion circuit Ce-1.
図８は、本実施形態に係るＩ／Ｖ変換回路Ｃｅ－１の構成の一例を示す図である。Ｉ／Ｖ変換回路Ｃｅ－１は、定電位差素子として電界効果トランジスタ６ｅを備える。電界効果トランジスタ６ｅは、一例として、ＮＭＯＳトランジスタである。
電界効果トランジスタ６ｅは、ゲート端子が分圧比に基づくバイアスにより所定の電位に維持されている。
なお、分圧比に元づくバイアスには、抵抗分圧が用いられてもよい。また、電界効果トランジスタ６ｅのゲート端子は、分圧比に基づくバイアスの代わりに電池に接続されてもよい。
FIG. 8 is a diagram showing an example of the configuration of the I / V conversion circuit Ce-1 according to the present embodiment. The I / V conversion circuit Ce-1 includes a
In the
A resistance voltage divider may be used for the bias based on the voltage divider ratio. Further, the gate terminal of the
以上に説明したように、本実施形態に係る半導体装置Ｓｅでは、電界効果トランジスタ６ｅは、ゲート端子が所定の電位に維持されている。
この構成により、本実施形態に係る半導体装置Ｓｅでは、電界効果トランジスタ６ｅのゲート端子の電位を調整できるため、定電位差素子である電界効果トランジスタ６ｅが保持する電位差を容易に調整することができる。また、本実施形態に係る半導体装置Ｓｅでは、電界効果トランジスタ６ｅは１つの素子であるため、定電位差素子を複数の素子を直列に接続し構成する場合に比べ電界効果トランジスタ６ｅが保持する電位差の誤差を軽減することができる。
As described above, in the semiconductor device Se according to the present embodiment, the gate terminal of the
With this configuration, in the semiconductor device Se according to the present embodiment, the potential of the gate terminal of the
（第５の実施形態）
以下、図面を参照しながら本発明の第５の実施形態について詳しく説明する。上記第３の実施形態では、Ｉ／Ｖ変換回路が備える定電位差素子が含む電界効果トランジスタのゲート端子が出力トランジスタのゲート端子に接続されている場合について説明した。本実施形態では、上記第４の実施形態のＩ／Ｖ変換回路において、電源の正極配線ＶＤＤ及び電源の負極配線ＶＳＳに対してＩ／Ｖ変換回路が逆に接続される場合について説明する。
本実施形態に係る半導体装置を、半導体装置Ｓｆといい、本実施形態に係るＩ／Ｖ変換回路をＩ／Ｖ変換回路Ｃｆ－１という。
(Fifth Embodiment)
Hereinafter, a fifth embodiment of the present invention will be described in detail with reference to the drawings. In the third embodiment, the case where the gate terminal of the field effect transistor included in the constant potential difference element included in the I / V conversion circuit is connected to the gate terminal of the output transistor has been described. In this embodiment, in the I / V conversion circuit of the fourth embodiment, the case where the I / V conversion circuit is connected in reverse to the positive electrode wiring VDD of the power supply and the negative electrode wiring VSS of the power supply will be described.
The semiconductor device according to the present embodiment is referred to as a semiconductor device Sf, and the I / V conversion circuit according to the present embodiment is referred to as an I / V conversion circuit Cf-1.
図９は、本実施形態に係るＩ／Ｖ変換回路Ｃｆ－１の構成の一例を示す図である。Ｉ／Ｖ変換回路Ｃｆ－１は、光検出素子１ｆと、出力トランジスタ２ｆと、コンデンサ３ｆと、リセットスイッチ素子４ｆと、定電流素子５ｆと、電界効果トランジスタ６ｆと、出力端子７ｆとを備える。Ｉ／Ｖ変換回路Ｃ－１は、半導体装置Ｓとして実現される。
FIG. 9 is a diagram showing an example of the configuration of the I / V conversion circuit Cf-1 according to the present embodiment. The I / V conversion circuit Cf-1 includes a
光検出素子１ｆは、一端が電源の負極配線ＶＳＳに接続され、他端が第１接続部８ｆに接続されて、入射する光Ａの強さに応じた光電流を電源の負極配線ＶＳＳから第１接続部８ｆに流す。
定電流素子５ｆは、一端が第２接続部９ｆに接続され、他端が電源の正極配線ＶＤＤの正電極配線に接続される。定電流素子５ｆは、第２接続部９ｆに流れる電流を制御する。
電界効果トランジスタ６ｆは、一端が電源の負極配線ＶＳＳに接続され、他端が第２接続部９ｆに接続される。電界効果トランジスタ６ｆは、ゲート端子が出力トランジスタ２のゲート端子に接続されている。つまり、電界効果トランジスタ６ｄのゲート端子と、出力トランジスタ２ｆのゲート端子とは、ともに第１接続部８ｆに接続され共通化されている。
One end of the
One end of the constant
One end of the
以上に説明したように、本実施形態に係る半導体装置Ｓｆでは、電界効果トランジスタ６ｆは、ゲート端子が出力トランジスタ２ｆのゲート端子に接続されている。
この構成により、本実施形態に係る半導体装置Ｓｆでは、定電位差素子を複数の素子を直列に接続し構成する場合に比べ電界効果トランジスタ６ｆが保持する電位差Ｖｄ６－６の誤差を軽減することができる。
As described above, in the semiconductor device Sf according to the present embodiment, the gate terminal of the
With this configuration, in the semiconductor device Sf according to the present embodiment, it is possible to reduce the error of the potential difference Vd6-6 held by the
（第６の実施形態）
以下、図面を参照しながら本発明の第６の実施形態について詳しく説明する。上記第４の実施形態では、Ｉ／Ｖ変換回路が備える定電位差素子が含む電界効果トランジスタのゲート端子が所定の電位に維持されている場合について説明した。本実施形態では、上記第５の実施形態のＩ／Ｖ変換回路において、電源の正極配線ＶＤＤ及び電源の負極配線ＶＳＳに対してＩ／Ｖ変換回路が逆に接続される場合について説明する。
本実施形態に係る半導体装置を、半導体装置Ｓｇといい、本実施形態に係るＩ／Ｖ変換回路をＩ／Ｖ変換回路Ｃｇ－１という。
(Sixth Embodiment)
Hereinafter, the sixth embodiment of the present invention will be described in detail with reference to the drawings. In the fourth embodiment, the case where the gate terminal of the field effect transistor included in the constant potential difference element included in the I / V conversion circuit is maintained at a predetermined potential has been described. In this embodiment, in the I / V conversion circuit of the fifth embodiment, the case where the I / V conversion circuit is connected in reverse to the positive electrode wiring VDD of the power supply and the negative electrode wiring VSS of the power supply will be described.
The semiconductor device according to the present embodiment is referred to as a semiconductor device Sg, and the I / V conversion circuit according to the present embodiment is referred to as an I / V conversion circuit Cg-1.
図１０は、本実施形態に係るＩ／Ｖ変換回路Ｃｇ－１の構成の一例を示す図である。Ｉ／Ｖ変換回路Ｃｇ－１は、定電位差素子として電界効果トランジスタ６ｇを備える。電界効果トランジスタ６ｇは、一例として、ＰＭＯＳトランジスタである。なお、電界効果トランジスタ６ｇは、ＮＭＯＳトランジスタであってもよい。
電界効果トランジスタ６ｇは、ゲート端子が分圧比に基づくバイアスにより所定の電位に維持されている。
なお、分圧比に元づくバイアスには、抵抗分圧が用いられてもよい。また、電界効果トランジスタ６ｇのゲート端子は、分圧比に基づくバイアスの代わりに電池に接続されてもよい。
FIG. 10 is a diagram showing an example of the configuration of the I / V conversion circuit Cg-1 according to the present embodiment. The I / V conversion circuit Cg-1 includes a
In the
A resistance voltage divider may be used for the bias based on the voltage divider ratio. Further, the gate terminal of the
以上に説明したように、本実施形態に係る半導体装置Ｓｇでは、電界効果トランジスタ６ｇは、ゲート端子が所定の電位に維持されている。
この構成により、本実施形態に係る半導体装置Ｓｇでは、電界効果トランジスタ６ｇのゲート端子の電位を調整できるため、定電位差素子である電界効果トランジスタ６ｇが保持する電位差を容易に調整することができる。また、本実施形態に係る半導体装置Ｓｇでは、電界効果トランジスタ６ｇは１つの素子であるため、定電位差素子を複数の素子を直列に接続し構成する場合に比べ電界効果トランジスタ６ｇ保持する電位差の誤差を軽減することができる。
As described above, in the semiconductor device Sg according to the present embodiment, the gate terminal of the
With this configuration, in the semiconductor device Sg according to the present embodiment, the potential of the gate terminal of the
以上、図面を参照してこの発明の一実施形態について詳しく説明してきたが、具体的な構成は上述のものに限られることはなく、この発明の要旨を逸脱しない範囲内において様々な設計変更等をすることが可能である。 Although one embodiment of the present invention has been described in detail with reference to the drawings, the specific configuration is not limited to the above, and various design changes and the like are made without departing from the gist of the present invention. It is possible to do.
ＬＳ…光ラインセンサ、Ｓ、Ｓａ、Ｓｂ、Ｓｃ、Ｓｄ、Ｓｅ、Ｓｆ…半導体装置、Ｃ…Ｉ／Ｖ変換回路Ｃ、ＣＣ…オフセット補償回路、ＨＣ…サンプルホールド回路、ＳＷ１…スイッチ、ＳＷ２…スイッチ、ＲＣ…読み出し制御回路、ＯＣ…出力回路、ＶＤＤ…正極配線、ＶＳＳ…負極配線、ＰＤ…フォトダイオード、ＣＦ…コンデンサＣＦ、ＬＤ、ＬＯ…配線、１、１ｆ…光検出素子、２、２ｆ…出力トランジスタ、３、３ｆ…コンデンサ、４、４ｆ…リセットスイッチ素子、５、５ｆ…定電流素子、６、６ａ、６ｂ、６ｃ…定電位差素子、７、７ｆ…出力端子、８…第１接続部、９…第２接続部、６ａ－１、６ａ－２…ダイオード、６ｂ－１、６ｂ－２、６ｃ－１、６ｃ－２、６ｄ、６ｅ、６ｆ…電界効果トランジスタ LS ... Optical line sensor, S, Sa, Sb, Sc, Sd, Se, Sf ... Semiconductor device, C ... I / V conversion circuit C, CC ... Offset compensation circuit, HC ... Sample hold circuit, SW1 ... Switch, SW2 ... Switch, RC ... Read control circuit, OC ... Output circuit, VDD ... Positive wiring, VSS ... Negative wiring, PD ... Photo diode, CF ... Condenser CF, LD, LO ... Wiring, 1, 1f ... Optical detection element, 2, 2f ... Output transistor, 3, 3f ... Condenser, 4, 4f ... Reset switch element, 5, 5f ... Constant current element, 6, 6a, 6b, 6c ... Constant potential difference element, 7, 7f ... Output terminal, 8 ... First connection Unit, 9 ... 2nd connection part, 6a-1, 6a-2 ... Diode, 6b-1, 6b-2, 6c-1, 6c-2, 6d, 6e, 6f ... Electric current effect transistor
Claims (5)
前記光検出素子は、一端が電源の正極配線に接続され、他端が第１接続部に接続されて、入射する光の強さに応じた光電流を前記正極配線から前記第１接続部に流し、
前記出力トランジスタは、ソース端子又はドレイン端子のうち、一方が前記正極配線に接続され、他方が第２接続部に接続され、
前記コンデンサは、一端が前記第１接続部に接続され、他端が前記第２接続部に接続され、
前記リセットスイッチ素子は、一端が前記第１接続部に接続され、他端が前記第２接続部に接続されて、前記コンデンサに蓄電されている電荷の保持と放電とを制御し、
前記定電流素子は、一端が前記第２接続部に接続され、他端が電源の負極配線に接続されて、前記第２接続部に流れる電流を制御し、
前記定電位差素子は、一端が前記正極配線に接続され、他端が前記第２接続部に接続されて、前記第２接続部の電位と前記正極配線の電位との電位差が所定の閾値に達しない場合には前記正極配線から前記第２接続部への電流の流れを阻止するとともに、前記電位差が所定の閾値に達する場合には前記正極配線から前記第２接続部に電流を流すことにより前記電位差を所定の値に保持し、
前記定電位差素子は、電界効果トランジスタを含み、
前記出力端子は、前記第２接続部に接続される
半導体装置。 It is provided with a photodetection element, an output transistor, a capacitor, a reset switch element, a constant current element, a constant potential difference element, and an output terminal.
One end of the photodetection element is connected to the positive electrode wiring of the power supply, the other end is connected to the first connection portion, and a photocurrent corresponding to the intensity of incident light is transmitted from the positive electrode wiring to the first connection portion. sink,
One of the source terminal and the drain terminal of the output transistor is connected to the positive electrode wiring, and the other is connected to the second connection portion.
One end of the capacitor is connected to the first connection portion, and the other end is connected to the second connection portion.
One end of the reset switch element is connected to the first connection portion, and the other end is connected to the second connection portion to control retention and discharge of electric charge stored in the capacitor.
One end of the constant current element is connected to the second connection portion, and the other end is connected to the negative electrode wiring of the power supply to control the current flowing through the second connection portion.
One end of the constant potential difference element is connected to the positive electrode wiring and the other end is connected to the second connection portion, and the potential difference between the potential of the second connection portion and the potential of the positive electrode wiring reaches a predetermined threshold value. If not, the current flow from the positive electrode wiring to the second connection portion is blocked, and if the potential difference reaches a predetermined threshold value, a current is passed from the positive electrode wiring to the second connection portion. Keep the potential difference at a predetermined value and
The constant potential difference element includes a field effect transistor and includes.
The output terminal is a semiconductor device connected to the second connection portion.
請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , wherein the constant potential difference element includes a plurality of field effect transistors, and the source terminal of the first field effect transistor and the drain terminal of the second field effect transistor are connected to each other.
請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , wherein the field effect transistor has a gate terminal connected to the gate terminal of the output transistor.
請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , wherein the field effect transistor is a semiconductor device in which the gate terminal is maintained at a predetermined potential.
光ラインセンサ。 An optical line sensor comprising a plurality of semiconductor devices according to any one of claims 1 to 4 in parallel between the positive electrode wiring and the negative electrode wiring.
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