JP7034870B2 - 認証装置 - Google Patents
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Description
まず、図1に基づき、第1の実施形態に係る認証装置の構成について説明する。図1は、第1の実施形態に係る認証装置の構成の一例を示すブロック図である。
次に、第2の実施形態について説明する。
次に、第3の実施形態について説明する。
Claims (6)
- 外部インターフェースに接続される内部インターフェースと、
連続した不正なアクセスの回数をカウントするカウンタ回路と、
前記カウンタ回路でカウントされた前記連続した不正なアクセスの回数が所定値を超えた場合、疑似パス応答を出力する疑似パス生成回路と、
入力された暗号キーと予め設定された暗号キーとが一致するか否かを照合する照合制御回路と、
マイクロコードを格納したマイクロコードメモリと、
前記マイクロコードメモリに対するリード機能及びライト機能を制御するメモリ制御回路と、
を有し、
前記マイクロコードメモリは、前記メモリ制御回路、前記照合制御回路、及び、前記内部インターフェースを介して前記外部インターフェースに接続されることを特徴とする認証装置。 - 前記カウンタ回路は、前記照合制御回路の照合の結果、前記入力された暗号キーと前記予め設定された暗号キーとが連続して不一致と判定された回数をカウントし、
前記疑似パス生成回路は、前記連続して不一致と判定された回数が所定値を超えた場合、疑似パス応答を出力することを特徴とする請求項1に記載の認証装置。 - 前記カウンタ回路は、前記所定値をランダムに変更することができる乱数発生器を有することを特徴とする請求項1に記載の認証装置。
- 偽のマイクロコードを格納した偽マイクロコードメモリを有し、
前記照合制御回路は、前記疑似パス生成回路から疑似パス応答が出力されると、前記偽マイクロコードメモリへのアクセスを許可することを特徴とする請求項2に記載の認証装置。 - 前記メモリ制御回路は、前記偽マイクロコードメモリに対するリード機能及びライト機能を制御することを特徴とする請求項4に記載の認証装置。
- 前記偽マイクロコードメモリに格納された前記偽のマイクロコードによって動作する偽プロセッサと、
前記偽プロセッサの制御によって、前記偽のマイクロコードに基づいて偽の処理動作を実行する偽処理回路と、を有することを特徴とする請求項5に記載の認証装置。
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