JP7034870B2

JP7034870B2 - 認証装置

Info

Publication number: JP7034870B2
Application number: JP2018175380A
Authority: JP
Inventors: 正広木村; 能成小島
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2018-09-19
Filing date: 2018-09-19
Publication date: 2022-03-14
Anticipated expiration: 2038-09-19
Also published as: JP2020046989A; US11290275B2; US20200092100A1

Description

実施の形態は、認証装置に関する。

近年、インターネットオブシングス（ＩｏＴ）の発展に伴い、家電、自動車等がインターネットと繋がり始めている。これに伴い、インターネットに繋がった家電、自動車等がハッカー等の悪意ある第三者から不正アクセスされる可能性が増加している。

例えば、パスワード等の可能な組み合わせを全て試行する総当たり攻撃と呼ばれるブルートフォースアタック（以下、ＢＦＡと略す）等を用いて不正アクセスされることによって、搭載されているマイコンなどを動作させるためのマイクロコード（プログラム）が書き換えられると、プロセッサが期待している動作と異なる動作をしてしまう虞がある。

特許第３３５６４２２号公報

実施形態の課題は、不正アクセスを行う第三者に対して、解析を複雑化させ、不正アクセスを断念させることができる認証装置を提供することを目的とする。

実施形態の認証装置は、内部インターフェースと、カウンタ回路と、疑似パス生成回路と、照合制御回路と、マイクロコードメモリと、メモリ制御回路と、を有する。内部インターフェースは、外部インターフェースに接続される。カウンタ回路は、連続した不正なアクセスの回数をカウントする。疑似パス生成回路は、カウンタ回路でカウントされた連続した不正なアクセスの回数が所定値を超えた場合、疑似パス応答を出力する。照合制御回路は、入力された暗号キーと予め設定された暗号キーとが一致するか否かを照合する。マイクロコードメモリは、マイクロコードを格納する。メモリ制御回路は、マイクロコードメモリに対するリード機能及びライト機能を制御する。マイクロコードメモリは、メモリ制御回路、照合制御回路、及び、内部インターフェースを介して外部インターフェースに接続される。

第１の実施形態に係る認証装置の構成の一例を示すブロック図である。第１の実施形態の認証装置１の動作の一例を示すフローチャートである。第２の実施形態に係る認証装置の構成の一例を示すブロック図である。第２の実施形態の認証装置１ａの動作の一例を示すフローチャートである。第３の実施形態に係る認証装置の構成の一例を示すブロック図である。第３の実施形態の認証装置１ｂの動作の一例を示すフローチャートである。

以下、図面を参照して実施形態について詳細に説明する。

（第１の実施形態）
まず、図１に基づき、第１の実施形態に係る認証装置の構成について説明する。図１は、第１の実施形態に係る認証装置の構成の一例を示すブロック図である。

図１に示すように、認証装置１は、セキュア回路１０と、プロセッサ部２０と、複数の処理回路３０とを有して構成されている。認証装置１は、外部インターフェース（以下、Ｉ／Ｆと略す）２に接続されている。外部Ｉ／Ｆ２は、例えば、ＲＡＮケーブル３、あるいは、インターネット４等に接続されている。ユーザは、ＲＡＮケーブル３に接続されたパーソナルコンピュータ（以下、ＰＣと略す）５、あるいは、インターネット４に接続された携帯端末６等を用いて認証装置１にアクセスし、プロセッサ部２０に所望の処理を実行させることができる。

セキュア回路１０は、内部Ｉ／Ｆ１１と、フェイルカウンタ回路１２と、暗号キー照合制御回路１３と、疑似パス生成回路１４とを有して構成されている。フェイルカウンタ回路１２は、乱数発生回路１２ａを有している。

プロセッサ部２０は、メモリ制御回路２１と、マイクロコードメモリ２２と、プロセッサ２３とを有して構成されている。メモリ制御回路２１は、マイクロコードメモリ２２に対するリード機能及びライト機能を制御する。マイクロコードメモリ２２には、所望の処理を実行するためのマイクロコード（プログラム）が格納されている。プロセッサ２３は、マイクロコードメモリ２２に格納されたマイクロコードを実行し、処理回路３０に所望の処理を実行させる。

ユーザは、例えば携帯端末６を用いて認証装置１にアクセスする際、暗号キーを設定して認証装置１に送信する。この暗号キーは、外部Ｉ／Ｆ２及び内部Ｉ／Ｆ１１を介して暗号キー照合制御回路１３に入力される。

暗号キー照合制御回路１３は、入力された暗号キーが予め設定された暗号キーと一致するかを照合する。暗号キー照合制御回路１３は、入力された暗号キーと予め設定された暗号キーとが一致すると、パスしたことを示すパス応答を携帯端末６に返す。これにより、ユーザは、プロセッサ部２０にアクセスすることが可能となり、マイクロコードメモリ２２に格納されたマイクロコード（プログラム）をプロセッサ２３に実行させ、処理回路３０により所望の処理を実行することができる。

暗号キー照合制御回路１３は、入力された暗号キーと予め設定された暗号キーとが一致しない場合、フェイルしたことを示すエラー応答を携帯端末６に返す。ユーザは、エラー応答があった場合、プロセッサ部２０にアクセスすることができない。

このように、セキュア回路１０は、正常なアクセスに対してパス応答を返すことで、システムを動作させるためのプロセッサ部２０へのアクセスを許可し、不正なアクセスに対してエラー応答を返すことで、プロセッサ部２０へのアクセスを遮断するようになっている。

ここで、ハッカー等の悪意ある第三者がＢＦＡ等を用いて不正アクセスした場合について説明する。なお、以下の説明では、ハッカー等の悪意ある第三者を不正ユーザと呼ぶ。

不正ユーザは、例えばＰＣ５を用いて認証装置１にアクセスする際に、暗号キーを設定した認証装置１に送信する。上述したように、認証装置１は、入力された暗号キーと予め設定された暗号キーとが一致しない場合、エラー応答を返す。不正ユーザは、エラー応答があるため、設定した暗号キーが予め設定されている暗号キーと一致していないことが分かる。不正ユーザは、暗号キーの可能な組み合わせを繰り返し試行することで、パス応答があった暗号キー（換言すると、エラー応答がない暗号キー）を入手することが可能となる。

その結果、不正ユーザは、パス応答があった暗号キーを用いて認証装置１にアクセスすることで、マイクロコードメモリ２２に不正にアクセスし、マイクロコードメモリ２２に格納されているマイクロコードの情報を不正に読み出すことが可能となる。また、不正ユーザは、読み出したマイクロコードの情報を解析するとともに、不正なマイクロコードの情報をマイクロコードメモリ２２に書き込むことが可能となる。これにより、プロセッサ２３は期待と異なる動作をしてしまう可能性がある。

そこで、本実施形態では、暗号キー照合制御回路１３は、フェイルカウンタ回路１２を制御し、暗号キーの照合が連続して不一致（失敗）したことをカウントする。暗号キー照合制御回路１３は、連続した不一致が所定値（所定回数）を超えたか否かを判定し、連続した不一致が所定値を超えた場合、疑似パス生成回路１４を制御し、疑似のパス応答（以下、疑似パス応答と呼ぶ）を返す。すなわち、フェイルカウンタ回路１２は、連続した不正なアクセスをカウントし、疑似パス生成回路１４は、フェイルカウンタ回路１２でカウントされた連続した不正なアクセスの回数が所定値を超えた場合、疑似パス応答を出力する。

不正ユーザは、疑似パス応答があったため、マイクロコードメモリ２２へのアクセスを試みるが、疑似パス応答のため、マイクロコードメモリ２２へアクセスすることができない。この場合、不正ユーザは、改めてＢＦＡ（総当たり攻撃）を行うことになる。この結果、認証装置１は、解析を複雑化させて不正ユーザに不正アクセスを断念させることができる。

ここで、所定値がある一定の回数で固定されている場合、所定値毎に疑似パス応答が出力されることなる。例えば、所定値が１００回で固定されている場合、連続した不一致が１００回毎に疑似パス応答が不正ユーザに返されることになる。ある一定の回数で規則的に疑似パス応答が不正ユーザに返されると、不正ユーザに疑似パス応答であることが見破られる可能性が高くなる。

そこで、本実施形態では、暗号キー照合制御回路１３は、連続した不一致が所定値を超えた場合、フェイルカウンタ回路１２のカウント値をリセットする。そして、暗号キー照合制御回路１３は、乱数発生回路１２ａに乱数を発生させて、所定値をランダムに変更する。これにより、不正ユーザに疑似パス応答が返される間隔が不規則となり、不正ユーザに疑似パス応答であることが見破られ難くしている。

次に、このように構成された認証装置１の動作について説明する。図２は、第１の実施形態の認証装置１の動作の一例を示すフローチャートである。

まず、ユーザがＰＣ５あるいは携帯端末６を用いて暗号キーを設定し（Ｓ１）、認証装置１にアクセスする（Ｓ２）。これにより、暗号キーがセキュア回路１０の暗号キー照合制御回路１３に入力される。

暗号キー照合制御回路１３は、入力された暗号キーが予め設定された暗号キーと一致しているか否かを判定する（Ｓ３）。暗号キー照合制御回路１３は、入力された暗号キーが予め設定された暗号キーと一致していると判定した場合（Ｓ３：ＹＥＳ）、パス応答を返し（Ｓ４）、内部（ここでは、プロセッサ部２０）へのアクセスを許可し（Ｓ５）、処理を終了する。

一方、暗号キー照合制御回路１３は、入力された暗号キーが予め設定された暗号キーと一致していないと判定した場合（Ｓ３：ＮＯ）、連続した不一致か否かを判定する（Ｓ６）。暗号キー照合制御回路１３は、連続した不一致でないと判定した場合（Ｓ６：ＮＯ）、Ｓ１の処理に戻り、同様の処理を繰り返す。一方、暗号キー照合制御回路１３は、連続フェイルであると判定した場合（Ｓ６：ＹＥＳ）、フェイルカウンタ回路１２を制御し、連続した不一致のカウント数をカウントアップする（Ｓ７）。

次に、暗号キー照合制御回路１３は、連続した不一致のカウント数が所定値（所定回数）を超えたか否かを判定する（Ｓ８）。暗号キー照合制御回路１３は、連続した不一致のカウント数が所定値を超えていないと判定した場合（Ｓ８：ＮＯ）、Ｓ１の処理に戻り同様の処理を繰り返す。一方、暗号キー照合制御回路１３は、連続した不一致のカウント数が所定値を超えたと判定した場合（Ｓ８：ＹＥＳ）、フェイルカウンタ回路１２を制御し、連続した不一致のカウント数をリセットする（Ｓ９）。次に、暗号キー照合制御回路１３は、フェイルカウンタ回路１２の乱数発生回路１２ａを制御し、所定値を変更する（Ｓ１０）。最後に、暗号キー照合制御回路１３は、疑似パス応答を返し（Ｓ１１）、処理を終了する。

以上のように、暗号キー照合制御回路１３は、入力された暗号キーと予め設定された暗号キーとを照合し、連続した不一致の回数が所定値を超えた場合、ＢＦＡ等による不正アクセスと判断し、エラー応答ではなく、疑似パス応答を返す。すなわち、ＢＦＡ等の不正アクセスと判断した場合、実際にはパスしていないにもかかわらず、パスしたように見せかける偽の情報（疑似パス応答）を不正ユーザに渡す。不正ユーザは、この偽の情報によって、プロセッサ部２０にアクセスしようとするが、実際にはパスしていないため、プロセッサ部２０にアクセスすることができない。この結果、内部へのアクセスが複雑化され、不正ユーザに不正アクセスを断念させることができる。

よって、本実施形態の認証装置１によれば、不正アクセスを行う第三者に対して、解析を複雑化させ、不正アクセスを断念させることができる。

また、一定間隔で疑似パス応答を不正ユーザに返すと、不正ユーザに疑似パス応答の疑いをもたれる。そのため、本実施形態では、疑似パス応答を返すための設定値をランダムに変更できる乱数発生回路１２ａを設けている。これにより、不正ユーザに疑似パス応答を返す間隔が不規則となり、不正ユーザに疑似パス応答であることが見破られ難くしている。

（第２の実施形態）
次に、第２の実施形態について説明する。

第１の実施形態では、疑似パス応答を返した場合でも、不正ユーザはプロセッサ部２０のマイクロコードメモリ２２にアクセスすることができないため、不正ユーザに疑似パス応答であることを見破られる可能性がある。

そこで、第２の実施形態では、疑似パス応答であることを見破られないように、疑似パス応答時にアクセスできる、偽のマイクロコードメモリを設け、偽のマイクロコードメモリに対して、マイクロコードのリード及びライトを可能にしている。

図３は、第２の実施形態に係る認証装置の構成の一例を示すブロック図である。なお、図３において、図１と同様の構成については、同一の符号を付して説明を省略する。

図３に示すように、認証装置１ａは、図１の認証装置１に対して、偽マイクロコードメモリ２４が追加されて構成されている。偽マイクロコードメモリ２４には、偽のマイクロコードの情報が格納されている。

暗号キー照合制御回路１３は、疑似パス応答を返した際に、偽マイクロコードメモリ２４へのアクセスを許可する。この結果、不正ユーザは、疑似パス応答が返された際にマイクロコードメモリ２２にアクセスを試みると、偽マイクロコードメモリ２４にアクセスすることになる。不正ユーザは、偽マイクロコードメモリ２４から偽のマイクロコードの情報を読み出し解析することになる。また、不正ユーザは、不正なマイクロコードをマイクロコードメモリ２２に書き込もうとすると、偽マイクロコードメモリ２４に書き込むことになる。偽マイクロコードメモリ２４に対するリード機能及びライト機能は、メモリ制御回路２１によって制御される。

この場合、偽マイクロコードメモリ２４に格納された不正なマイクロコードは、プロセッサ２３に実行されることがないため、プロセッサ２３が期待と異なる動作をすることがない。

次に、このように構成された認証装置１ａの動作について説明する。図４は、第２の実施形態の認証装置１ａの動作の一例を示すフローチャートである。なお、図４において、図２と同様の構成については、同一の符号を付して説明を省略する。

暗号キー照合制御回路１３は、Ｓ１１の処理において、疑似パス応答を返すと、偽マイクロコードメモリ２４へのアクセスを許可し（Ｓ２１）、処理を終了する。

以上の処理により、不正ユーザは、偽マイクロコードメモリ２４に格納された偽のマイクロコードの情報を読み出したり、不正に書き換えたマイクロコードの情報を偽マイクロコードメモリ２４に書き込んだりすることができる。

しかしながら、偽マイクロコードメモリ２４に格納された偽のマイクロコード及び不正に書き換えられたマイクロコードは、プロセッサ２３によって実行されないため、プロセッサ部２０が意図しない動作をすることがない。

以上のように、本実施形態の認証装置１ａは、不正ユーザに偽マイクロコードメモリ２４へのアクセスを許可することで、第１の実施形態の認証装置１よりも、解析をより複雑化させることができ、不正アクセスを断念させることができる。

（第３の実施形態）
次に、第３の実施形態について説明する。

第２の実施形態では、不正ユーザに疑似パス応答と見破られないように、疑似パス応答時にアクセスできる、偽マイクロコードメモリ２４を設けている。第３の実施形態では、疑似パス応答をさらに見破られないように、疑似パス応答時に偽のマイクロコードの情報によって動作する偽のプロセッサ、及び、偽の処理回路を設け、偽の処理動作を可能にする。これにより、不正ユーザに偽のシステムを動作させることで、解析を複雑化させ、不正アクセスを断念させる。

図５は、第３の実施形態に係る認証装置の構成の一例を示すブロック図である。なお、図５において、図３と同様の構成については、同一の符号を付して説明を省略する。

図５に示すように、認証装置１ｂは、図３の認証装置１ａに対して、偽プロセッサ２５と、偽処理回路３１と、メモリ３２とが追加されて構成されている。

偽プロセッサ２５は、偽マイクロコードメモリ２４に格納されている偽のマイクロコードの情報、あるいは、不正ユーザによって偽マイクロコードメモリ２４に書き込まれた不正なマイクロコードの情報によって動作する。偽プロセッサ２５は、偽のマイクロコードの情報あるいは不正なマイクロコードを偽処理回路３１に実行させ、偽の処理動作を実行させることができる。また、偽プロセッサ２５は、不正アクセスがあった場合、不正アクセスがあったことを示す情報をメモリ３２に記録することができる。

次に、このように構成された認証装置１ｂの動作について説明する。図６は、第３の実施形態の認証装置１ｂの動作の一例を示すフローチャートである。なお、図６において、図４と同様の構成については、同一の符号を付して説明を省略する。

暗号キー照合制御回路１３が、Ｓ２１の処理において、偽マイクロコードメモリ２４へのアクセスを許可すると、偽プロセッサ２５は、偽マイクロコードメモリ２４に書き込まれた命令を疑似的に実行する（Ｓ３１）。そして、偽プロセッサ２５は、不正アクセス情報をメモリ３２に記録し（Ｓ３２）、処理を終了する。

以上の処理により、不正ユーザは、偽マイクロコードメモリ２４に格納された偽のマイクロコード、あるいは、不正に書き換えたマイクロコードの情報を偽プロセッサ２５に実行させることができる。

しかしながら、偽プロセッサ２５によって実行される処理動作は、偽の処理動作であるため、プロセッサ部２０が意図しない動作をすることがない。

以上のように、本実施形態の認証装置１ｂは、不正ユーザに偽の処理動作を実行させることで、第２の実施形態の認証装置１ａよりも、解析をより複雑化させることができ、不正アクセスを断念させることができる。

なお、本明細書におけるフローチャート中の各ステップは、その性質に反しない限り、実行順序を変更し、複数同時に実行し、あるいは実行毎に異なった順序で実行してもよい。

発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１ａ、１ｂ…認証装置、１…を用いて認証装置、２…外部Ｉ／Ｆ、３…ＲＡＮケーブル、４…インターネット、６…携帯端末、１０…セキュア回路、１１…内部Ｉ／Ｆ、１２…フェイルカウンタ回路、１２ａ…乱数発生回路、１３…暗号キー照合制御回路、１４…疑似パス生成回路、２０…プロセッサ部、２１…メモリ制御回路、２２…マイクロコードメモリ、２３…プロセッサ、２４…偽マイクロコードメモリ、２５…偽プロセッサ、３０…処理回路、３１…偽処理回路、３２…メモリ。

Claims

外部インターフェースに接続される内部インターフェースと、
連続した不正なアクセスの回数をカウントするカウンタ回路と、
前記カウンタ回路でカウントされた前記連続した不正なアクセスの回数が所定値を超えた場合、疑似パス応答を出力する疑似パス生成回路と、
入力された暗号キーと予め設定された暗号キーとが一致するか否かを照合する照合制御回路と、
マイクロコードを格納したマイクロコードメモリと、
前記マイクロコードメモリに対するリード機能及びライト機能を制御するメモリ制御回路と、
を有し、
前記マイクロコードメモリは、前記メモリ制御回路、前記照合制御回路、及び、前記内部インターフェースを介して前記外部インターフェースに接続されることを特徴とする認証装置。
前記カウンタ回路は、前記照合制御回路の照合の結果、前記入力された暗号キーと前記予め設定された暗号キーとが連続して不一致と判定された回数をカウントし、
前記疑似パス生成回路は、前記連続して不一致と判定された回数が所定値を超えた場合、疑似パス応答を出力することを特徴とする請求項１に記載の認証装置。
前記カウンタ回路は、前記所定値をランダムに変更することができる乱数発生器を有することを特徴とする請求項１に記載の認証装置。
偽のマイクロコードを格納した偽マイクロコードメモリを有し、
前記照合制御回路は、前記疑似パス生成回路から疑似パス応答が出力されると、前記偽マイクロコードメモリへのアクセスを許可することを特徴とする請求項２に記載の認証装置。
前記メモリ制御回路は、前記偽マイクロコードメモリに対するリード機能及びライト機能を制御することを特徴とする請求項４に記載の認証装置。
前記偽マイクロコードメモリに格納された前記偽のマイクロコードによって動作する偽プロセッサと、
前記偽プロセッサの制御によって、前記偽のマイクロコードに基づいて偽の処理動作を実行する偽処理回路と、を有することを特徴とする請求項５に記載の認証装置。