JP7019781B2

JP7019781B2 - Multilayer ceramic capacitors and their manufacturing methods

Info

Publication number: JP7019781B2
Application number: JP2020180803A
Authority: JP
Inventors: 高太郎水野; 幸宏小西; 洋一加藤
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2016-02-18
Filing date: 2020-10-28
Publication date: 2022-02-15
Anticipated expiration: 2036-08-01
Also published as: JP6345208B2; JP6786549B2; JP2022020816A; JP2018142728A; JP2021010036A; JP2017147429A; JP7326407B2

Description

本発明は、サイドマージン部が後付けされる積層セラミックコンデンサ及びその製造方法に関する。 The present invention relates to a monolithic ceramic capacitor to which a side margin portion is retrofitted and a method for manufacturing the same.

近年、電子機器の小型化及び高性能化に伴い、電子機器に用いられる積層セラミックコンデンサに対する小型化、大容量化及び信頼性確保等の要望がますます強くなってきている。この要望に応えるためには、例えば積層セラミックコンデンサの内部電極を拡大することが有効である。内部電極を拡大するためには、内部電極の周囲の絶縁性を確保するためのサイドマージン部を薄くする必要がある。 In recent years, with the miniaturization and high performance of electronic devices, there is an increasing demand for miniaturization, large capacity, and ensuring reliability of multilayer ceramic capacitors used in electronic devices. In order to meet this demand, for example, it is effective to enlarge the internal electrodes of the monolithic ceramic capacitor. In order to enlarge the internal electrode, it is necessary to thin the side margin portion for ensuring the insulating property around the internal electrode.

この一方で、一般的な積層セラミックコンデンサの製造方法では、各工程（例えば、内部電極のパターニング、積層シートの切断など）の精度により、均一な厚さのサイドマージン部を形成することが難しい。したがって、このような積層セラミックコンデンサの製造方法では、サイドマージン部を薄くするほど、内部電極の周囲の絶縁性を確保することが難しくなる。 On the other hand, in a general method for manufacturing a laminated ceramic capacitor, it is difficult to form a side margin portion having a uniform thickness due to the accuracy of each step (for example, patterning of internal electrodes, cutting of laminated sheets, etc.). Therefore, in such a method for manufacturing a monolithic ceramic capacitor, the thinner the side margin portion, the more difficult it becomes to secure the insulating property around the internal electrode.

特許文献１には、サイドマージン部を後付けする技術が開示されている。つまり、この技術では、側面に内部電極が露出した積層チップが作製され、この積層チップの側面にサイドマージン部が設けられる。これにより、均一な厚さのサイドマージン部を形成可能となるため、サイドマージン部を薄くする場合にも、内部電極の周囲の絶縁性を確保することができる。 Patent Document 1 discloses a technique for retrofitting a side margin portion. That is, in this technique, a laminated chip having an internal electrode exposed on the side surface is produced, and a side margin portion is provided on the side surface of the laminated chip. As a result, it is possible to form a side margin portion having a uniform thickness, so that even when the side margin portion is thinned, the insulating property around the internal electrode can be ensured.

特開２０１２－２０９５３９号公報Japanese Unexamined Patent Publication No. 2012-209039

特許文献１に記載の技術では、積層された複数のセラミック層を静水圧加圧や一軸加圧などによって相互に圧着させることにより積層チップが得られる。この積層チップでは、内部電極が露出した側面に加わる押圧力によって、複数のセラミック層が相互に剥離しやすい。したがって、サイドマージン部は、積層チップの側面に強い押圧力が加わらないように貼り付けられる。 In the technique described in Patent Document 1, a laminated chip is obtained by crimping a plurality of laminated ceramic layers to each other by hydrostatic pressure pressurization, uniaxial pressurization, or the like. In this laminated chip, a plurality of ceramic layers are easily separated from each other by the pressing force applied to the exposed side surface of the internal electrode. Therefore, the side margin portion is attached so that a strong pressing force is not applied to the side surface of the laminated chip.

このため、焼成前のサイドマージン部は積層チップよりも低密度になりやすい。積層チップとサイドマージン部とで密度が異なると、積層チップとサイドマージン部とで焼結時の収縮挙動に差が生じる。これにより、積層チップとサイドマージン部との間においてクラックや剥離が発生し、信頼性、特に高温耐湿試験における耐久性が低下する場合がある。 Therefore, the side margin portion before firing tends to have a lower density than the laminated chip. If the density of the laminated chip and the side margin portion is different, the shrinkage behavior at the time of sintering differs between the laminated chip and the side margin portion. As a result, cracks and peeling may occur between the laminated chip and the side margin portion, and reliability, particularly durability in a high temperature moisture resistance test, may be deteriorated.

以上のような事情を鑑み、本発明の目的は、サイドマージン部の高い接合性が得られる積層セラミックコンデンサ及びその製造方法を提供することにある。 In view of the above circumstances, an object of the present invention is to provide a monolithic ceramic capacitor capable of obtaining high bondability in a side margin portion and a method for manufacturing the same.

上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、積層部と、サイドマージン部と、接合部と、を具備する。
上記積層部は、第１平均結晶粒径を有する第１セラミックスからなり、第１の方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された内部電極と、を有する。
上記サイドマージン部は、第２平均結晶粒径を有する第２セラミックスからなり、上記第１の方向に直交する第２の方向から上記積層部を覆っている。
上記接合部は、上記第１及び第２平均結晶粒径よりも大きい第３平均結晶粒径を有する第３セラミックスからなり、上記積層部と上記サイドマージン部との間に配置される。 In order to achieve the above object, the multilayer ceramic capacitor according to one embodiment of the present invention includes a laminated portion, a side margin portion, and a joint portion.
The laminated portion is made of a first ceramic having a first average crystal grain size, and has a plurality of ceramic layers laminated in the first direction and an internal electrode arranged between the plurality of ceramic layers. ..
The side margin portion is made of a second ceramic having a second average crystal grain size, and covers the laminated portion from a second direction orthogonal to the first direction.
The joint portion is made of a third ceramic having a third average crystal grain size larger than the first and second average crystal grain sizes, and is arranged between the laminated portion and the side margin portion.

この構成によれば、接合部は、第１及び第２平均結晶粒径よりも大きい第３平均結晶粒径を有する第３セラミックスから構成される。これにより、接合部の両界面において、積層部及びサイドマージン部に接する結晶粒の数が減少する。つまり、接合部の両界面には、クラックや、積層部及びサイドマージン部の剥離が発生する際の起点になりやすい結晶粒界が少ない。従って、接合部を介して積層部とサイドマージン部との良好な接合状態が維持される。 According to this configuration, the junction is composed of a third ceramic having a third average crystal grain size larger than the first and second average crystal grain sizes. As a result, the number of crystal grains in contact with the laminated portion and the side margin portion is reduced at both interfaces of the joint portion. That is, at both interfaces of the joint portion, there are few crystal grain boundaries that are likely to be starting points when cracks or peeling of the laminated portion and the side margin portion occur. Therefore, a good joint state between the laminated portion and the side margin portion is maintained through the joint portion.

上記接合部の厚さは、５μｍ以下であってもよい。
接合部を５μｍ以下に抑えることにより、接合部が積層セラミックコンデンサの形状や性能に及ぼす影響を小さく留めることができる。 The thickness of the joint may be 5 μm or less.
By suppressing the joint portion to 5 μm or less, the influence of the joint portion on the shape and performance of the multilayer ceramic capacitor can be kept small.

上記第１セラミックス、上記第２セラミックス及び上記第３セラミックスは、共通の組成系の多結晶体を主相としてもよい。
これにより、接合部、積層チップ及びサイドマージン部から構成される未焼成の素体を焼成して焼結させる上で、積層チップ、サイドマージン部及び接合部の収縮挙動が均一化される。
従って、焼結後の接合部の両界面において、クラックや、積層部及びサイドマージン部の剥離の発生を防止することができる。 The first ceramics, the second ceramics, and the third ceramics may have a polycrystal having a common composition system as a main phase.
As a result, when the unfired element body composed of the bonded portion, the laminated chip and the side margin portion is fired and sintered, the shrinkage behavior of the laminated chip, the side margin portion and the joint portion is made uniform.
Therefore, it is possible to prevent cracks and peeling of the laminated portion and the side margin portion at both interfaces of the bonded portion after sintering.

本発明の一形態に係る積層セラミックコンデンサの製造方法では、第１平均粒径を有する第１セラミックスを主成分とし、第１の方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された内部電極と、を有する未焼成の積層チップが用意される。
上記第１の方向に直交する第２の方向を向いた上記積層チップの側面に、第２平均粒径を有する第２セラミックスを主成分とするサイドマージン部を、上記第１及び第２平均粒径よりも小さい第３平均粒径を有する第３セラミックスを主成分とする接合部を介して設けることにより素体が作製される。
上記素体が焼成される。 In the method for manufacturing a monolithic ceramic capacitor according to one embodiment of the present invention, a plurality of ceramic layers laminated in the first direction and a plurality of ceramic layers having the first ceramic having a first average particle size as a main component and the plurality of ceramic layers are used. An unfired laminated chip with an internal electrode arranged between them is prepared.
On the side surface of the laminated chip facing the second direction orthogonal to the first direction, a side margin portion containing a second ceramic having a second average particle size as a main component is provided with the first and second average grains. A prime field is produced by providing the prime field through a joint portion containing a third ceramic having a third average particle size smaller than the diameter as a main component.
The prime field is fired.

これにより、第３セラミックスが有する粒子が、第１及び第２セラミックスの空隙等に食い込みやすくなる。よって、焼成前の素体において、接合部を介した積層チップとサイドマージン部との密着性が向上する。 This makes it easier for the particles of the third ceramic to bite into the voids of the first and second ceramics. Therefore, in the element body before firing, the adhesion between the laminated chip and the side margin portion via the joint portion is improved.

さらに、接合部は、第３平均粒径を有するセラミックスを主成分とすることにより、柔軟に変形可能な状態となっている。よって、当該接合部は、積層チップとサイドマージン部のそれぞれの収縮挙動に応じて自由に変形可能である。このため、焼成時において、積層チップとサイドマージン部とで収縮の度合いに差が生じても、積層チップとサイドマージン部とが相互に応力を及ぼし合わない。
従って、焼結後の接合部の両界面において、クラックや、積層部及びサイドマージン部の剥離の発生を防止することができる。 Further, the joint portion is in a state where it can be flexibly deformed by using ceramics having a third average particle size as a main component. Therefore, the joint portion can be freely deformed according to the shrinkage behavior of the laminated chip and the side margin portion. Therefore, even if there is a difference in the degree of shrinkage between the laminated chip and the side margin portion during firing, the laminated chip and the side margin portion do not exert stress on each other.
Therefore, it is possible to prevent cracks and peeling of the laminated portion and the side margin portion at both interfaces of the bonded portion after sintering.

上記素体を焼成することは、上記接合部の平均結晶粒径を上記複数のセラミック層及び上記サイドマージン部の平均結晶粒径より大きくすることを含んでいてもよい。 Firing the prime field may include making the average crystal grain size of the junction portion larger than the average crystal grain size of the plurality of ceramic layers and the side margin portions.

これにより、焼結後の接合部の両界面において、積層部及びサイドマージン部に接する結晶粒の数が減少する。つまり、当該接合部の両界面には、クラックや、積層部及びサイドマージン部の剥離が発生する際の起点になりやすい結晶粒界が少ない。従って、接合部を介して積層部とサイドマージン部との良好な接合状態が維持される。 As a result, the number of crystal grains in contact with the laminated portion and the side margin portion is reduced at both interfaces of the bonded portion after sintering. That is, at both interfaces of the joint portion, there are few crystal grain boundaries that are likely to be starting points when cracks or peeling of the laminated portion and the side margin portion occur. Therefore, a good joint state between the laminated portion and the side margin portion is maintained through the joint portion.

上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、積層部と、サイドマージン部と、接合部と、稜部と、を具備する。
上記積層部は、第１平均結晶粒径を有する第１セラミックスからなり、第１の方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された内部電極と、を有する。
上記サイドマージン部は、第２平均結晶粒径を有する第２セラミックスからなり、上記第１の方向に直交する第２の方向から上記積層部を覆っている。
上記接合部は、上記第１及び第２平均結晶粒径よりも大きい第３平均結晶粒径を有する第３セラミックスからなり、上記積層部と上記サイドマージン部との間に配置される。
上記稜部は、上記積層部と、上記接合部と、上記サイドマージン部に亘る曲面からなる。 In order to achieve the above object, the multilayer ceramic capacitor according to one embodiment of the present invention includes a laminated portion, a side margin portion, a joint portion, and a ridge portion.
The laminated portion is made of a first ceramic having a first average crystal grain size, and has a plurality of ceramic layers laminated in the first direction and an internal electrode arranged between the plurality of ceramic layers. ..
The side margin portion is made of a second ceramic having a second average crystal grain size, and covers the laminated portion from a second direction orthogonal to the first direction.
The joint portion is made of a third ceramic having a third average crystal grain size larger than the first and second average crystal grain sizes, and is arranged between the laminated portion and the side margin portion.
The ridge portion is composed of a laminated portion, a joint portion, and a curved surface extending over the side margin portion.

本発明の一形態に係る積層セラミックコンデンサの製造方法では、第１平均粒径を有する第１セラミックスを主成分とし、第１の方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された内部電極と、を有する未焼成の積層チップが用意される。
上記第１の方向に直交する第２の方向を向いた上記積層チップの側面に、第２平均粒径を有する第２セラミックスを主成分とするサイドマージン部を、上記第１及び第２平均粒径よりも小さい第３平均粒径を有する第３セラミックスを主成分とする接合部を介して設けることにより素体が作製される。
上記素体が焼成される。
焼成前又は焼成後の上記素体にバレル研磨を行うことにより、上記素体に、上記積層部と、上記接合部と、上記サイドマージン部に亘る曲面からなる稜部が形成される。 In the method for manufacturing a monolithic ceramic capacitor according to one embodiment of the present invention, a plurality of ceramic layers laminated in the first direction and a plurality of ceramic layers having the first ceramic having a first average particle size as a main component and the plurality of ceramic layers are used. An unfired laminated chip with an internal electrode arranged between them is prepared.
On the side surface of the laminated chip facing the second direction orthogonal to the first direction, a side margin portion containing a second ceramic having a second average particle size as a main component is provided with the first and second average grains. A prime field is produced by providing the prime field through a joint portion containing a third ceramic having a third average particle size smaller than the diameter as a main component.
The prime field is fired.
By performing barrel polishing on the element body before or after firing, a ridge portion formed of a curved surface extending the laminated portion, the joint portion, and the side margin portion is formed on the element body.

これにより、第３セラミックスの粒子が、第１及び第２セラミックスの空隙等に食い込みやすくなる。よって、焼成前の素体において、接合部を介した積層チップとサイドマージン部との密着性が向上する。
従って、焼成前の素体はバレル研磨により稜部が形成されても、接合部とサイドマージン部との間と、接合部と積層チップとの間の両界面において、クラックやデラミネーション等の発生が防止される。
また、焼成前の素体において接合部を介した積層チップとサイドマージン部との密着性が向上しているため、焼成後の素体においても、焼成後の積層チップと接合部との間と、焼成後の接合部とサイドマージン部との間の密着性が向上する。
従って、焼成後の素体にバレル研磨が施され、稜部が形成されても、焼成後の接合部とサイドマージン部との間と、焼成後の接合部と積層チップとの間の両界面において、クラックやデラミネーション等の発生が防止される。 This makes it easier for the particles of the third ceramic to bite into the voids of the first and second ceramics. Therefore, in the element body before firing, the adhesion between the laminated chip and the side margin portion via the joint portion is improved.
Therefore, even if the ridge of the element before firing is formed by barrel polishing, cracks and delamination occur at both the interface between the joint and the side margin and between the joint and the laminated chip. Is prevented.
In addition, since the adhesion between the laminated tip and the side margin portion via the joint portion is improved in the element body before firing, even in the element body after firing, the space between the laminated tip and the joint portion after firing is improved. , The adhesion between the joint portion and the side margin portion after firing is improved.
Therefore, even if the element body after firing is subjected to barrel polishing to form a ridge portion, both interfaces between the joint portion after firing and the side margin portion and between the joint portion after firing and the laminated chip are formed. In, cracks, delamination, and the like are prevented.

サイドマージン部の高い接合性が得られる積層セラミックコンデンサ及びその製造方法を提供することができる。 It is possible to provide a monolithic ceramic capacitor capable of obtaining high bondability of a side margin portion and a method for manufacturing the same.

本発明の第１の実施形態に係る積層セラミックコンデンサの斜視図である。It is a perspective view of the multilayer ceramic capacitor which concerns on 1st Embodiment of this invention. 上記積層セラミックコンデンサの図１のＡ－Ａ'線に沿った断面図である。It is sectional drawing along the AA'line of FIG. 1 of the said monolithic ceramic capacitor. 上記積層セラミックコンデンサの図１のＢ－Ｂ'線に沿った断面図である。It is sectional drawing along the BB'line of FIG. 1 of the said monolithic ceramic capacitor. 上記積層セラミックコンデンサの図３の領域Ｐの微細組織を模式的に示す図である。It is a figure which shows typically the microstructure of the region P of FIG. 3 of the said monolithic ceramic capacitor. 上記積層セラミックコンデンサの製造方法を示すフローチャートである。It is a flowchart which shows the manufacturing method of the said monolithic ceramic capacitor. 上記積層セラミックコンデンサの製造過程を示す平面図である。It is a top view which shows the manufacturing process of the said monolithic ceramic capacitor. 上記積層セラミックコンデンサの製造過程を示す斜視図である。It is a perspective view which shows the manufacturing process of the said monolithic ceramic capacitor. 上記積層セラミックコンデンサの製造過程を示す平面図である。It is a top view which shows the manufacturing process of the said monolithic ceramic capacitor. 上記積層セラミックコンデンサの製造過程を示す斜視図である。It is a perspective view which shows the manufacturing process of the said monolithic ceramic capacitor. 上記積層セラミックコンデンサの製造過程を示す斜視図である。It is a perspective view which shows the manufacturing process of the said monolithic ceramic capacitor. 本発明の第２の実施形態に係るバレル研磨後の未焼成の素体の斜視図である。It is a perspective view of the unfired prime body after barrel polishing which concerns on 2nd Embodiment of this invention. 上記素体の図１１のＤ－Ｄ'線に沿った断面図である。It is sectional drawing along the DD'line of FIG. 11 of the above-mentioned prime field. 上記素体の図１２の領域Ｑを模式的に示す拡大図である。It is an enlarged view which shows typically the region Q of FIG. 12 of the above-mentioned prime field.

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The drawings show X-axis, Y-axis, and Z-axis that are orthogonal to each other as appropriate. The X-axis, Y-axis, and Z-axis are common to all drawings.

＜第１の実施形態＞
［積層セラミックコンデンサ１０の全体構成］
図１～３は、本発明の第１の実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。 <First Embodiment>
[Overall configuration of multilayer ceramic capacitor 10]
1 to 3 are views showing the multilayer ceramic capacitor 10 according to the first embodiment of the present invention. FIG. 1 is a perspective view of the monolithic ceramic capacitor 10. FIG. 2 is a cross-sectional view of the monolithic ceramic capacitor 10 along the AA'line of FIG. FIG. 3 is a cross-sectional view of the monolithic ceramic capacitor 10 along the line BB'of FIG.

積層セラミックコンデンサ１０は、素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。
素体１１は、典型的には、Ｙ軸方向を向いた２つの側面と、Ｚ軸方向を向いた２つの主面と、を有する。素体１１の各面を接続する稜部は面取りされている。なお、素体１１の形状はこのような形状に限定されない。例えば、素体１１の各面は曲面であってもよく、素体１１は全体として丸みを帯びた形状であってもよい。
第１及び第２外部電極１４，１５は、素体１１のＸ軸方向両端面を覆い、Ｘ軸方向両端面に接続する４つの面に延出している。これにより、第１及び第２外部電極１４，１５のいずれにおいても、Ｘ－Ｚ平面に平行な断面及びＸ－Ｙ軸に平行な断面の形状がＵ字状となっている。 The monolithic ceramic capacitor 10 includes a prime field 11, a first external electrode 14, and a second external electrode 15.
The prime field 11 typically has two sides oriented in the Y-axis direction and two main surfaces oriented in the Z-axis direction. The ridge connecting each surface of the prime field 11 is chamfered. The shape of the prime field 11 is not limited to such a shape. For example, each surface of the prime field 11 may be a curved surface, and the prime field 11 may have a rounded shape as a whole.
The first and second external electrodes 14 and 15 cover both end faces in the X-axis direction of the prime field 11 and extend to four surfaces connected to both end faces in the X-axis direction. As a result, in both the first and second external electrodes 14 and 15, the cross section parallel to the XY plane and the cross section parallel to the XY axis are U-shaped.

素体１１は、積層部１６と、サイドマージン部１７と、接合部１８と、を有する。
積層部１６は、Ｘ－Ｙ平面に沿って延びる平板状の複数のセラミック層がＺ軸方向に積層された構成を有する。
サイドマージン部１７は、積層部１６のＹ軸方向を向いた両側面の全領域をそれぞれ覆っている。接合部１８は、積層部１６と各サイドマージン部１７との間にそれぞれ設けられている。つまり、各サイドマージン部１７はそれぞれ、接合部１８を介して積層部１６の両側面に接合されている。 The prime field 11 has a laminated portion 16, a side margin portion 17, and a joint portion 18.
The laminated portion 16 has a structure in which a plurality of flat plate-shaped ceramic layers extending along an XY plane are laminated in the Z-axis direction.
The side margin portion 17 covers the entire region of both side surfaces of the laminated portion 16 facing the Y-axis direction. The joint portion 18 is provided between the laminated portion 16 and each side margin portion 17. That is, each side margin portion 17 is joined to both side surfaces of the laminated portion 16 via the joint portion 18.

積層部１６は、容量形成部１９と、カバー部２０と、を有する。
容量形成部１９は、複数の第１内部電極１２と、複数の第２内部電極１３と、を有する。第１及び第２内部電極１２，１３は、複数のセラミック層の間に、Ｚ軸方向に沿って交互に配置されている。第１内部電極１２は、第１外部電極１４に接続され、第２外部電極１５から絶縁されている。第２内部電極１３は、第２外部電極１５に接続され、第１外部電極１４から絶縁されている。
カバー部２０は、容量形成部１９のＺ軸方向上下面をそれぞれ覆っている。カバー部２０には、第１及び第２内部電極１２，１３が設けられていない。 The laminated portion 16 has a capacity forming portion 19 and a cover portion 20.
The capacitance forming unit 19 has a plurality of first internal electrodes 12 and a plurality of second internal electrodes 13. The first and second internal electrodes 12 and 13 are alternately arranged along the Z-axis direction between the plurality of ceramic layers. The first internal electrode 12 is connected to the first external electrode 14 and is insulated from the second external electrode 15. The second internal electrode 13 is connected to the second external electrode 15 and is insulated from the first external electrode 14.
The cover portion 20 covers the upper and lower surfaces of the capacitance forming portion 19 in the Z-axis direction, respectively. The cover portion 20 is not provided with the first and second internal electrodes 12, 13.

このように、素体１１において、容量形成部１９の第１及び第２外部電極１４，１５が設けられたＸ軸方向両端面以外の面がサイドマージン部１７及びカバー部２０によって覆われている。サイドマージン部１７及びカバー部２０は、主に、容量形成部１９の周囲を保護し、第１及び第２内部電極１２，１３の絶縁性を確保する機能を有する。 As described above, in the prime field 11, the surfaces other than the end faces in the X-axis direction provided with the first and second external electrodes 14 and 15 of the capacitance forming portion 19 are covered with the side margin portion 17 and the cover portion 20. .. The side margin portion 17 and the cover portion 20 mainly have a function of protecting the periphery of the capacitance forming portion 19 and ensuring the insulating properties of the first and second internal electrodes 12 and 13.

第１及び第２内部電極１２，１３は、それぞれ導電性材料からなり、積層セラミックコンデンサ１０の内部電極として機能する。当該導電性材料としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、又はこれらの合金を含む金属材料が用いられる。 The first and second internal electrodes 12 and 13 are made of conductive materials, respectively, and function as internal electrodes of the multilayer ceramic capacitor 10. As the conductive material, for example, a metal material containing nickel (Ni), copper (Cu), palladium (Pd), platinum (Pt), silver (Ag), gold (Au), or an alloy thereof is used.

容量形成部１９は、セラミックスによって形成されている。容量形成部１９では、第１内部電極１２と第２内部電極１３との間の各セラミック層の容量を大きくするため、セラミック層を構成する材料として高誘電率の材料が用いられる。容量形成部１９の主相は、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体を用いることができる。 The capacitance forming portion 19 is made of ceramics. In the capacitance forming unit 19, a material having a high dielectric constant is used as a material constituting the ceramic layer in order to increase the capacitance of each ceramic layer between the first internal electrode 12 and the second internal electrode 13. As the main phase of the capacitance forming portion 19, for example, a polycrystal of barium titanate (BaTIO ₃ ) -based material, that is, a polycrystal having a perovskite structure containing barium (Ba) and titanium (Ti) can be used.

また、容量形成部１９の主相は、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（ＰＣＺＴ）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系又は酸化チタン（ＴｉＯ_２）系材料等の多結晶体であってもよい。 The main phase of the capacitance forming portion 19 is strontium titanate (SrTiO ₃ ) -based, calcium titanate (CaTIO ₃ ) -based, magnesium titanate (MgTIO ₃ ) -based, calcium titanate (CaZrO ₃ ) -based, and zirconate titanate. It may be a polycrystal such as calcium acid (PCZT) -based, barium zirconate (BaZrO ₃ ) -based or titanium oxide (TIO ₂ ) -based material.

サイドマージン部１７及びカバー部２０も、セラミックスによって形成されている。サイドマージン部１７及びカバー部２０を構成する材料は、絶縁性セラミックスであればよいが、容量形成部１９の主相の組成系と共通の組成系の多結晶体を主相とするセラミックスを用いることにより素体１１における内部応力が抑制される。
なお、サイドマージン部１７、容量形成部１９及びカバー部２０は、例えば、希土類元素、あるいはケイ素（Ｓｉ）やその酸化物等を含んでいてもよい。接合部１８については後述する。 The side margin portion 17 and the cover portion 20 are also formed of ceramics. The material constituting the side margin portion 17 and the cover portion 20 may be insulating ceramics, but ceramics having a polycrystal having a composition system common to that of the main phase of the capacitance forming portion 19 is used. As a result, the internal stress in the prime field 11 is suppressed.
The side margin portion 17, the capacitance forming portion 19, and the cover portion 20 may contain, for example, a rare earth element, silicon (Si), an oxide thereof, or the like. The joint portion 18 will be described later.

上記の構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。 With the above configuration, in the monolithic ceramic capacitor 10, when a voltage is applied between the first external electrode 14 and the second external electrode 15, a plurality of layers between the first internal electrode 12 and the second internal electrode 13 are applied. A voltage is applied to the ceramic layer. As a result, in the multilayer ceramic capacitor 10, electric charges corresponding to the voltage between the first external electrode 14 and the second external electrode 15 are stored.

なお、本実施形態に係る積層セラミックコンデンサ１０は、サイドマージン部１７及び接合部１８を備えていればよく、その他の構成について適宜変更可能である。例えば、第１及び第２内部電極１２，１３の枚数は、積層セラミックコンデンサ１０に求められるサイズや性能に応じて、適宜決定可能である。
また、図２，３では、第１及び第２内部電極１２，１３の対向状態を見やすくするために、第１及び第２内部電極１２，１３の枚数をそれぞれ４枚に留めている。しかし、実際には、積層セラミックコンデンサ１０の容量を確保するために、より多くの第１及び第２内部電極１２，１３が設けられている。 The multilayer ceramic capacitor 10 according to the present embodiment may be provided with a side margin portion 17 and a joint portion 18, and other configurations can be appropriately changed. For example, the number of the first and second internal electrodes 12 and 13 can be appropriately determined according to the size and performance required for the multilayer ceramic capacitor 10.
Further, in FIGS. 2 and 3, in order to make it easy to see the facing states of the first and second internal electrodes 12 and 13, the number of the first and second internal electrodes 12 and 13 is limited to four, respectively. However, in reality, more first and second internal electrodes 12 and 13 are provided in order to secure the capacity of the monolithic ceramic capacitor 10.

［接合部１８について］
図４は、積層セラミックコンデンサ１０の図３の一点鎖線で囲んだ領域Ｐの微細組織を模式的に示す図である。積層セラミックコンデンサ１０の断面の微細組織は、例えば、走査型電子顕微鏡（ＳＥＭ：ＳｃａｎｎｉｎｇＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察することができる。 [About the joint 18]
FIG. 4 is a diagram schematically showing the fine structure of the region P surrounded by the alternate long and short dash line in FIG. 3 of the multilayer ceramic capacitor 10. The microstructure of the cross section of the laminated ceramic capacitor 10 can be observed, for example, by a scanning electron microscope (SEM).

本実施形態に係る積層セラミックコンデンサ１０では、図４に示すように、サイドマージン部１７が、接合部１８を介して積層部１６に接合されている。
積層部１６の容量形成部１９では、実質的に均一なセラミックスの多結晶体からなるセラミック層を介して第１及び第２内部電極１２，１３がＺ軸方向に積層された組織が見られる。
サイドマージン部１７では、実質的に均一なセラミックスの多結晶体の組織が見られる。
接合部１８では、図４に示すように、積層部１６の複数のセラミック層とサイドマージン部１７が有する結晶粒よりも粒径が大きい結晶粒１８ａを含むセラミックスの多結晶体の組織が見られる。
なお、実際には、図４に示す積層部１６と接合部１８との界面Ｂ１や、サイドマージン部１７と接合部１８との界面Ｂ２は、視認できない場合がある。 In the laminated ceramic capacitor 10 according to the present embodiment, as shown in FIG. 4, the side margin portion 17 is joined to the laminated portion 16 via the bonding portion 18.
In the capacitance forming portion 19 of the laminated portion 16, a structure in which the first and second internal electrodes 12 and 13 are laminated in the Z-axis direction can be seen via a ceramic layer made of a substantially uniform ceramic polycrystal.
In the side margin portion 17, a substantially uniform texture of ceramic polycrystals can be seen.
In the joint portion 18, as shown in FIG. 4, a structure of a ceramic polycrystal containing a plurality of ceramic layers of the laminated portion 16 and crystal grains 18a having a grain size larger than that of the crystal grains of the side margin portion 17 can be seen. ..
In reality, the interface B1 between the laminated portion 16 and the joint portion 18 and the interface B2 between the side margin portion 17 and the joint portion 18 shown in FIG. 4 may not be visible.

つまり、本実施形態に係る接合部１８は、積層部１６の複数のセラミック層とサイドマージン部１７を構成するセラミックスの平均結晶粒径よりも大きい平均結晶粒径を有するセラミックスから構成される。
例えば、複数のセラミック層及びサイドマージン部１７を構成するセラミックスの平均結晶粒径が数十～数百ｎｍであるのに対し、接合部１８を構成するセラミックスの平均結晶粒径は数μｍである。
なお、上記複数のセラミック層を構成するセラミックスの平均結晶粒径と、サイドマージン部１７を構成するセラミックスの平均結晶粒径は同程度であってもよく、異なってもいてもよい。 That is, the joint portion 18 according to the present embodiment is composed of a plurality of ceramic layers of the laminated portion 16 and ceramics having an average crystal grain size larger than the average crystal grain size of the ceramics constituting the side margin portion 17.
For example, the average crystal grain size of the ceramics constituting the plurality of ceramic layers and the side margin portion 17 is several tens to several hundreds nm, whereas the average crystal grain size of the ceramics constituting the junction portion 18 is several μm. ..
The average crystal grain size of the ceramics constituting the plurality of ceramic layers and the average crystal grain size of the ceramics constituting the side margin portion 17 may be the same or different.

これにより、接合部１８の両界面Ｂ１，Ｂ２において、積層部１６及びサイドマージン部１７に接する結晶粒１８ａの数が減少する。つまり、接合部１８の両界面Ｂ１，Ｂ２には、クラックや、積層部１６及びサイドマージン部１７の剥離が発生する際の起点になりやすい結晶粒界１８ｂが減少する。従って、接合部１８を介して積層部１６とサイドマージン部１７との良好な接合状態が維持される。 As a result, the number of crystal grains 18a in contact with the laminated portion 16 and the side margin portion 17 at both interfaces B1 and B2 of the joint portion 18 is reduced. That is, at both interfaces B1 and B2 of the joint portion 18, the crystal grain boundaries 18b, which tend to be the starting points when cracks and peeling of the laminated portion 16 and the side margin portion 17 occur, are reduced. Therefore, a good joint state between the laminated portion 16 and the side margin portion 17 is maintained via the joint portion 18.

また、接合部１８の厚さは、積層セラミックコンデンサ１０の形状や性能を良好に維持するために、５μｍ以下であることが好ましい。
更に、接合部１８の主相は、積層部１６及びサイドマージン部１７の主相の組成系と共通の組成系の多結晶体であることが好ましい。
加えて、接合部１８は上記の作用を良好に得るために、積層部１６及びサイドマージン部１７とは異なる元素が添加されていてもよい。例えば、接合部１８は、希土類元素、あるいはケイ素（Ｓｉ）やその酸化物等を含んでいてもよい。 Further, the thickness of the joint portion 18 is preferably 5 μm or less in order to maintain good shape and performance of the multilayer ceramic capacitor 10.
Further, the main phase of the bonding portion 18 is preferably a polycrystal having a composition system common to that of the main phase of the laminated portion 16 and the side margin portion 17.
In addition, in order to obtain the above-mentioned action satisfactorily, the joint portion 18 may have an element different from that of the laminated portion 16 and the side margin portion 17. For example, the joint portion 18 may contain a rare earth element, silicon (Si), an oxide thereof, or the like.

本実施形態では、積層部１６、サイドマージン部１７及び接合部１８は、主相の組成系を構成する元素比がそれぞれ異なっていてもよい。
例えば、積層部１６、サイドマージン部１７及び接合部１８の主相がチタン酸バリウム（ＢａＴｉＯ_３）系材料の多結晶体から構成されている場合に、当該主相に含まれるバリウム（Ｂａ）、チタン（Ｔｉ）及び酸素（Ｏ）の比率が、積層部１６、サイドマージン部１７及び接合部１８ごとにそれぞれ異なっていてもよい。 In the present embodiment, the laminated portion 16, the side margin portion 17, and the joining portion 18 may have different element ratios constituting the main phase composition system.
For example, when the main phase of the laminated portion 16, the side margin portion 17, and the joint portion 18 is composed of a polycrystal of barium titanate (BaTIO ₃ ) -based material, barium (Ba) contained in the main phase. The ratio of titanium (Ti) and oxygen (O) may be different for each of the laminated portion 16, the side margin portion 17, and the joint portion 18.

なお、本実施形態に係る平均結晶粒径とは、積層セラミックコンデンサ１０の断面をＳＥＭによって所定の倍率で撮像することにより得られた画像から、任意の大きさの結晶粒を数個選択して粒径を測定し、その平均値を算出したものである。 The average crystal grain size according to the present embodiment is defined by selecting several crystal grains of arbitrary size from an image obtained by imaging a cross section of the laminated ceramic capacitor 10 with a predetermined magnification by SEM. The particle size was measured and the average value was calculated.

具体的には、積層セラミックコンデンサ１０をエポキシ樹脂に縦埋めし、チップ中央部まで研磨する。次いで、積層方向の中段近傍における積層部１６、サイドマージン部１７及び接合部１８の断面を１００００倍の倍率でそれぞれ３箇所撮像することにより得られた画像から、結晶粒を１５個以上選択する。そして、選択した結晶粒の粒径を画像解析により計測し、平均値を算出することによって平均結晶粒径が得られる。 Specifically, the multilayer ceramic capacitor 10 is vertically embedded in epoxy resin and polished to the center of the chip. Next, 15 or more crystal grains are selected from the images obtained by imaging the cross sections of the laminated portion 16, the side margin portion 17, and the joint portion 18 in the vicinity of the middle stage in the stacking direction at three locations at a magnification of 10000 times. Then, the average crystal grain size is obtained by measuring the particle size of the selected crystal grains by image analysis and calculating the average value.

［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６～１０は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６～１０を適宜参照しながら説明する。 [Manufacturing method of multilayer ceramic capacitor 10]
FIG. 5 is a flowchart showing a method of manufacturing the monolithic ceramic capacitor 10. 6 to 10 are views showing a manufacturing process of the monolithic ceramic capacitor 10. Hereinafter, a method for manufacturing the monolithic ceramic capacitor 10 will be described with reference to FIGS. 6 to 10 as appropriate with reference to FIG.

（ステップＳ０１：セラミックシート準備工程）
ステップＳ０１では、容量形成部１９を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部２０を形成するための第３セラミックシート１０３と、を準備する。第１～第３セラミックシート１０１，１０２，１０３は、未焼成の誘電体グリーンシートとして構成され、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。 (Step S01: Ceramic sheet preparation process)
In step S01, a first ceramic sheet 101 and a second ceramic sheet 102 for forming the capacitance forming portion 19 and a third ceramic sheet 103 for forming the cover portion 20 are prepared. The first to third ceramic sheets 101, 102, 103 are configured as unfired dielectric green sheets, and are formed into a sheet shape using, for example, a roll coater or a doctor blade.

図６は、第１～第３セラミックシート１０１，１０２，１０３の平面図である。この段階では、第１～第３セラミックシート１０１，１０２，１０３は各積層セラミックコンデンサ１０ごとに切り分けられていない。図６には、各積層セラミックコンデンサ１０ごとに切り分ける際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。 FIG. 6 is a plan view of the first to third ceramic sheets 101, 102, 103. At this stage, the first to third ceramic sheets 101, 102, 103 are not separated for each laminated ceramic capacitor 10. FIG. 6 shows cutting lines Lx and Ly for cutting each laminated ceramic capacitor 10. The cutting line Lx is parallel to the X axis, and the cutting line Ly is parallel to the Y axis.

図６に示すように、第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。なお、カバー部２０に対応する第３セラミックシート１０３には内部電極が形成されていない。 As shown in FIG. 6, the first ceramic sheet 101 is formed with an unfired first internal electrode 112 corresponding to the first internal electrode 12, and the second ceramic sheet 102 is not corresponding to the second internal electrode 13. The second internal electrode 113 for firing is formed. An internal electrode is not formed on the third ceramic sheet 103 corresponding to the cover portion 20.

第１及び第２内部電極１１２，１１３は、任意の導電性ペーストを用いて形成することができる。導電性ペーストによる第１及び第２内部電極１１２，１１３の形成には、例えば、スクリーン印刷法やグラビア印刷法を用いることができる。 The first and second internal electrodes 112 and 113 can be formed by using any conductive paste. For the formation of the first and second internal electrodes 112 and 113 by the conductive paste, for example, a screen printing method or a gravure printing method can be used.

第１及び第２内部電極１１２，１１３は、切断線Ｌｙによって仕切られたＸ軸方向に隣接する２つの領域にわたって配置され、Ｙ軸方向に帯状に延びている。第１内部電極１１２と第２内部電極１１３とでは、切断線Ｌｙによって仕切られた領域１列ずつＸ軸方向にずらされている。つまり、第１内部電極１１２の中央を通る切断線Ｌｙが第２内部電極１１３の間の領域を通り、第２内部電極１１３の中央を通る切断線Ｌｙが第１内部電極１１２の間の領域を通っている。 The first and second internal electrodes 112 and 113 are arranged over two regions adjacent to each other in the X-axis direction separated by the cutting line Ly, and extend in a band shape in the Y-axis direction. The first internal electrode 112 and the second internal electrode 113 are displaced in the X-axis direction by one row of regions partitioned by the cutting line Ly. That is, the cutting line Ly passing through the center of the first internal electrode 112 passes through the region between the second internal electrodes 113, and the cutting line Ly passing through the center of the second internal electrode 113 passes through the region between the first internal electrodes 112. Passing through.

（ステップＳ０２：積層工程）
ステップＳ０２では、ステップＳ０１で準備した第１～第３セラミックシート１０１，１０２，１０３を積層することにより積層シート１０４を作製する。 (Step S02: Laminating process)
In step S02, the laminated sheet 104 is manufactured by laminating the first to third ceramic sheets 101, 102, 103 prepared in step S01.

図７は、ステップＳ０２で得られる積層シート１０４の斜視図である。図７では、説明の便宜上、第１から第３セラミックシート１０１，１０２，１０３を分解して示している。しかし、実際の積層シート１０４では、第１～第３セラミックシート１０１，１０２，１０３が静水圧加圧や一軸加圧などにより圧着されて一体化される。これにより、高密度の積層シート１０４が得られる。 FIG. 7 is a perspective view of the laminated sheet 104 obtained in step S02. In FIG. 7, for convenience of explanation, the first to third ceramic sheets 101, 102, and 103 are shown in an exploded manner. However, in the actual laminated sheet 104, the first to third ceramic sheets 101, 102, 103 are pressure-bonded and integrated by hydrostatic pressure pressurization, uniaxial pressurization, or the like. As a result, a high-density laminated sheet 104 can be obtained.

積層シート１０４では、容量形成部１９に対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。
また、積層シート１０４では、交互に積層された第１及び第２セラミックシート１０１，１０２のＺ軸方向上下面にカバー部２０に対応する第３セラミックシート１０３が積層される。なお、図７に示す例では、第３セラミックシート１０３がそれぞれ３枚ずつ積層されているが、第３セラミックシート１０３の枚数は適宜変更可能である。 In the laminated sheet 104, the first ceramic sheet 101 and the second ceramic sheet 102 corresponding to the capacitance forming portion 19 are alternately laminated in the Z-axis direction.
Further, in the laminated sheet 104, the third ceramic sheet 103 corresponding to the cover portion 20 is laminated on the upper and lower surfaces in the Z-axis direction of the first and second ceramic sheets 101 and 102 which are alternately laminated. In the example shown in FIG. 7, three third ceramic sheets 103 are laminated, but the number of third ceramic sheets 103 can be changed as appropriate.

（ステップＳ０３：切断工程）
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を回転刃や押し切り刃などによって切断することにより未焼成の積層チップ１１６を作製する。 (Step S03: Cutting step)
In step S03, the laminated sheet 104 obtained in step S02 is cut with a rotary blade, a push-cutting blade, or the like to produce an unfired laminated chip 116.

図８は、ステップＳ０３の後の積層シート１０４の平面図である。積層シート１０４は、保持部材Ｃに固定された状態で、切断線Ｌｘ，Ｌｙに沿って切断される。これにより、積層シート１０４が個片化され、積層チップ１１６が得られる。このとき、保持部材Ｃは切断されておらず、各積層チップ１１６は保持部材Ｃによって接続されている。 FIG. 8 is a plan view of the laminated sheet 104 after step S03. The laminated sheet 104 is cut along the cutting lines Lx and Ly in a state of being fixed to the holding member C. As a result, the laminated sheet 104 is separated into individual pieces, and the laminated chip 116 is obtained. At this time, the holding member C is not cut, and each laminated chip 116 is connected by the holding member C.

図９は、ステップＳ０３で得られる積層チップ１１６の斜視図である。積層チップ１１６には、未焼成の容量形成部１１９及びカバー部１２０が形成されている。積層チップ１１６では、切断面であるＹ軸方向を向いた両側面に未焼成の第１及び第２内部電極１１２，１１３が露出している。 FIG. 9 is a perspective view of the laminated chip 116 obtained in step S03. The laminated chip 116 is formed with an unfired capacity forming portion 119 and a cover portion 120. In the laminated chip 116, unfired first and second internal electrodes 112 and 113 are exposed on both side surfaces facing the Y-axis direction, which is a cut surface.

（ステップＳ０４：サイドマージン部形成工程）
ステップＳ０４では、ステップＳ０３で得られた積層チップ１１６に未焼成のサイドマージン部１１７及び接合部１１８を設けることにより、未焼成の素体１１１を作製する。 (Step S04: Side margin forming step)
In step S04, the unfired element body 111 is manufactured by providing the unfired side margin portion 117 and the joint portion 118 on the laminated chip 116 obtained in step S03.

ステップＳ０４では、積層チップ１１６の両側面にサイドマージン部１１７及び接合部１１８を設けるために、テープなどの保持部材の貼り替えなどにより積層チップ１１６の向きが適宜変更される。
特に、ステップＳ０４では、ステップＳ０３における積層チップ１１６の切断面であるＹ軸方向を向いた両側面にサイドマージン部１１７及び接合部１１８が設けられる。このため、ステップＳ０４では、予め保持部材Ｃから積層チップ１１６を剥がし、積層チップ１１６の向きを９０度回転させておくことが好ましい。 In step S04, in order to provide the side margin portions 117 and the joint portions 118 on both side surfaces of the laminated chips 116, the orientation of the laminated chips 116 is appropriately changed by reattaching a holding member such as a tape.
In particular, in step S04, side margin portions 117 and joint portions 118 are provided on both side surfaces facing the Y-axis direction, which are the cut surfaces of the laminated chips 116 in step S03. Therefore, in step S04, it is preferable to peel off the laminated chip 116 from the holding member C in advance and rotate the direction of the laminated chip 116 by 90 degrees.

図１０は、ステップＳ０４によって得られる未焼成の素体１１１の斜視図である。
サイドマージン部１１７は、第１～第３セラミックシート１０１，１０２，１０３と同様の組成で、所定の厚さに成形されたシートとして用意される。第１～第３セラミックシート１０１，１０２，１０３の組成は、所定のセラミックスの仕込み組成として決定される。
接合部１１８は、所定の厚さに成形されたシートとして用意される。そして、サイドマージン部１１７が接合部１１８を介して積層チップ１１６の側面に貼り付けられる。 FIG. 10 is a perspective view of the unfired element body 111 obtained by step S04.
The side margin portion 117 has the same composition as the first to third ceramic sheets 101, 102, 103, and is prepared as a sheet molded to a predetermined thickness. The composition of the first to third ceramic sheets 101, 102, 103 is determined as the charging composition of a predetermined ceramic.
The joint portion 118 is prepared as a sheet formed to a predetermined thickness. Then, the side margin portion 117 is attached to the side surface of the laminated chip 116 via the joint portion 118.

ステップＳ０４では、例えば、積層チップ１１６の側面に接合部１１８を貼り付けた後に、接合部１１８上にサイドマージン部１１７を貼り付けることができる。また、サイドマージン部１１７及び接合部１１８は、例えば、ＰＥＴ（Ｐｏｌｙｅｔｈｙｌｅｎｅｔｅｒｅｐｈｔｈａｌａｔｅ）フィルム上で貼り合わされた後に、一体として積層チップ１１６の側面に貼り付けられてもよい。 In step S04, for example, after the joint portion 118 is attached to the side surface of the laminated chip 116, the side margin portion 117 can be attached onto the joint portion 118. Further, the side margin portion 117 and the joint portion 118 may be bonded together on the side surface of the laminated chip 116, for example, after being bonded on a PET (Polyethylene terephthalate) film.

また、ステップＳ０４では、サイドマージン部１１７及び接合部１１８をシート状に成形せずに、塗布やディップによりサイドマージン部１１７及び接合部１１８で積層チップ１１６の側面をコーティングしてもよい。つまり、積層チップ１１６の側面を接合部１１８でコーティングした後に、接合部１１８をサイドマージン部１１７でコーティングしてもよい。 Further, in step S04, the side surface of the laminated chip 116 may be coated with the side margin portion 117 and the joint portion 118 by coating or dipping without forming the side margin portion 117 and the joint portion 118 into a sheet shape. That is, the side surface of the laminated chip 116 may be coated with the joint portion 118, and then the joint portion 118 may be coated with the side margin portion 117.

更に、ステップＳ０４では、上記を組み合わせて、例えば、接合部１１８で積層チップ１１６の側面をコーティングした後に、接合部１１８上にシート状のサイドマージン部１１７を貼り付けてもよい。また、積層チップ１１６の側面にシート状の接合部１１８を貼り付けた後に、接合部１１８をサイドマージン部１１７でコーティングしてもよい。 Further, in step S04, the above may be combined, for example, the side surface of the laminated chip 116 may be coated with the joint portion 118, and then the sheet-shaped side margin portion 117 may be attached onto the joint portion 118. Further, after the sheet-shaped joint portion 118 is attached to the side surface of the laminated chip 116, the joint portion 118 may be coated with the side margin portion 117.

サイドマージン部１１７及び接合部１１８が設けられた積層チップ１１６の側面では、サイドマージン部１１７及び接合部１１８から押圧力を受けることによりセラミック層の剥離が発生しやすい。このため、ステップＳ０４では、未焼成の素体１１１に静水圧加圧や一軸加圧などの高密度化のための処理を行わないことが好ましい。 On the side surface of the laminated chip 116 provided with the side margin portion 117 and the joint portion 118, the ceramic layer is likely to be peeled off by receiving the pressing force from the side margin portion 117 and the joint portion 118. Therefore, in step S04, it is preferable not to perform a treatment for increasing the density of the unfired element body 111, such as hydrostatic pressure pressurization or uniaxial pressurization.

（ステップＳ０５：焼成工程）
ステップＳ０５では、ステップＳ０４で得られた未焼成の素体１１１を焼成して焼結させることにより、図１～３に示す積層セラミックコンデンサ１０の素体１１を作製する。つまり、ステップＳ０５により、積層チップ１１６が積層部１６になり、サイドマージン部１１７がサイドマージン部１７になり、接合部１１８が接合部１８になる。 (Step S05: Firing step)
In step S05, the unfired prime field 111 obtained in step S04 is fired and sintered to produce the prime field 11 of the multilayer ceramic capacitor 10 shown in FIGS. 1 to 3. That is, in step S05, the laminated chip 116 becomes the laminated portion 16, the side margin portion 117 becomes the side margin portion 17, and the joint portion 118 becomes the joint portion 18.

ステップＳ０５における素体１１１の焼成温度は、積層チップ１１６及びサイドマージン部１１７の焼結温度に基づいて決定することができる。例えば、セラミックスとしてチタン酸バリウム（ＢａＴｉＯ_３）系材料を用いる場合には、素体１１１の焼成温度は１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。 The firing temperature of the prime field 111 in step S05 can be determined based on the sintering temperature of the laminated chip 116 and the side margin portion 117. For example, when a barium titanate (BaTIO ₃ ) -based material is used as the ceramics, the firing temperature of the prime field 111 can be about 1000 to 1300 ° C. Further, the calcination can be performed, for example, in a reducing atmosphere or a low oxygen partial pressure atmosphere.

ここで、積層チップ１１６とサイドマージン部１１７とで焼結時の収縮挙動が完全に一致している場合を想定する。この場合、積層チップ１１６に接合部１１８を設けることなく直接サイドマージン部１１７を設けても、サイドマージン部１１７の積層チップ１１６に対する高い接合性が得られる可能性が高い。 Here, it is assumed that the shrinkage behavior at the time of sintering completely matches between the laminated chip 116 and the side margin portion 117. In this case, even if the side margin portion 117 is directly provided without providing the bonding portion 118 on the laminated chip 116, it is highly possible that high bonding property of the side margin portion 117 to the laminated chip 116 can be obtained.

この点、積層チップ１１６及びサイドマージン部１１７では、相互に焼結時の収縮挙動が大きく異なることのないように、いずれにも同様のセラミックスが用いられている。 In this respect, the same ceramics are used for both the laminated chip 116 and the side margin portion 117 so that the shrinkage behavior at the time of sintering does not differ significantly from each other.

しかしながら、通常、積層チップ１１６とサイドマージン部１１７とで、焼結時の収縮挙動を完全に一致させることは困難である。つまり、積層チップ１１６とサイドマージン部１１７とでは、どうしても焼結時に収縮のタイミングや収縮量に若干の差が生じてしまう。
これにより、これまでの積層セラミックコンデンサでは、クラックや、積層部及びサイドマージン部の剥離等が発生し、積層部とサイドマージン部との接合性を確保することが困難であった。 However, it is usually difficult for the laminated chip 116 and the side margin portion 117 to completely match the shrinkage behavior during sintering. That is, there is a slight difference in shrinkage timing and shrinkage amount between the laminated chip 116 and the side margin portion 117 at the time of sintering.
As a result, in the conventional laminated ceramic capacitors, cracks and peeling of the laminated portion and the side margin portion occur, and it is difficult to secure the bondability between the laminated portion and the side margin portion.

積層チップ１１６とサイドマージン部１１７とで焼結時の収縮挙動に差が生じる主な原因として、積層チップ１１６とサイドマージン部１１７とにおける密度の差が挙げられる。
つまり、上記のとおり、積層チップ１１６はステップＳ０２の積層工程において高密度化されるのに対し、サイドマージン部１１７及び接合部１１８が設けられた素体１１１はステップＳ０４において高密度化されない。このため、サイドマージン部１１７では、積層チップ１１６よりも密度が低くなる。
これにより、積層チップ１１６とサイドマージン部１１７とで、昇温速度に差が生じるため、収縮のタイミングにも差が生じる。また、サイドマージン部１１７では積層チップ１１６よりも空隙が多いため、積層チップ１１６とサイドマージン部１１７とでは収縮量にも差が生じる。 The main cause of the difference in shrinkage behavior during sintering between the laminated chip 116 and the side margin portion 117 is the difference in density between the laminated chip 116 and the side margin portion 117.
That is, as described above, the laminated chip 116 is densified in the laminating step of step S02, whereas the prime field 111 provided with the side margin portion 117 and the joining portion 118 is not densified in step S04. Therefore, the density of the side margin portion 117 is lower than that of the laminated chip 116.
As a result, there is a difference in the rate of temperature rise between the laminated chip 116 and the side margin portion 117, so that the timing of shrinkage also differs. Further, since the side margin portion 117 has more voids than the laminated chip 116, there is a difference in the amount of shrinkage between the laminated chip 116 and the side margin portion 117.

また、積層チップ１１６とサイドマージン部１１７とで焼結時の収縮挙動に差が生じる別の原因として、第１及び第２内部電極１１２，１１３の有無が挙げられる。
つまり、積層チップ１１６は第１及び第２内部電極１１２，１１３を有するのに対し、サイドマージン部１１７は内部電極を有さない。積層チップ１１６では、セラミック層と第１及び第２内部電極１１２，１１３とが同時に焼結するため、内部電極を有しないサイドマージン部１１７とは収縮挙動が異なる。 Further, another cause of the difference in shrinkage behavior during sintering between the laminated chip 116 and the side margin portion 117 is the presence or absence of the first and second internal electrodes 112 and 113.
That is, the laminated chip 116 has the first and second internal electrodes 112 and 113, whereas the side margin portion 117 does not have the internal electrodes. In the laminated chip 116, since the ceramic layer and the first and second internal electrodes 112 and 113 are sintered at the same time, the shrinkage behavior is different from that of the side margin portion 117 having no internal electrode.

加えて、積層チップ１１６とサイドマージン部１１７とで焼結時の収縮挙動に差が生じる更に別の原因として、組成の違いが挙げられる。
つまり、サイドマージン部１１７では、例えば機械的強度を向上させるために、積層チップ１１６とは異なる組成が採用されることがある。より詳細に、サイドマージン部１１７では、積層チップ１１６に含まれない元素が添加されたり、積層チップ１１６とは異なる組成比とされたりする場合がある。このような場合には、積層チップ１１６とサイドマージン部１１７とでは、セラミックス自体の焼結温度に差が生じるため、焼結時の収縮挙動に差が生じる。 In addition, another cause of the difference in shrinkage behavior during sintering between the laminated chip 116 and the side margin portion 117 is a difference in composition.
That is, in the side margin portion 117, for example, in order to improve the mechanical strength, a composition different from that of the laminated chip 116 may be adopted. More specifically, in the side margin portion 117, an element not included in the laminated chip 116 may be added, or the composition ratio may be different from that of the laminated chip 116. In such a case, since the sintering temperature of the ceramic itself is different between the laminated chip 116 and the side margin portion 117, the shrinkage behavior at the time of sintering is different.

本実施形態では、このように積層チップ１１６とサイドマージン部１１７との間に生じる焼結時の収縮挙動の差を緩和するために、積層チップ１１６とサイドマージン部１１７との間に接合部１１８が設けられる。 In the present embodiment, in order to alleviate the difference in shrinkage behavior during sintering that occurs between the laminated tip 116 and the side margin portion 117, the joint portion 118 is formed between the laminated tip 116 and the side margin portion 117. Is provided.

ここで、本実施形態に係る接合部１１８は、積層チップ１１６及びサイドマージン部１１７を構成するセラミックスの平均粒径よりも小さい平均粒径を有するセラミックスから構成される。
例えば、積層チップ１１６及びサイドマージン部１１７を構成するセラミックスの平均粒径が数百ｎｍであるのに対し、接合部１１８は平均粒径が数十ｎｍのセラミックスから構成される。 Here, the joint portion 118 according to the present embodiment is composed of ceramics having an average particle size smaller than the average particle size of the ceramics constituting the laminated chip 116 and the side margin portion 117.
For example, the average particle size of the ceramics constituting the laminated chip 116 and the side margin portion 117 is several hundred nm, while the joint portion 118 is composed of ceramics having an average particle size of several tens of nm.

これにより、接合部１１８を構成するセラミックスが有する粒子が、積層チップ１１６の複数のセラミック層や、サイドマージン部１１７を構成するセラミックスの空隙等に食い込みやすくなる。
よって、焼成前の素体１１１において、接合部１１８を介した積層チップ１１６とサイドマージン部１１７との密着性が向上する。 As a result, the particles of the ceramics constituting the joint portion 118 can easily bite into the plurality of ceramic layers of the laminated chip 116, the voids of the ceramics constituting the side margin portion 117, and the like.
Therefore, in the element body 111 before firing, the adhesion between the laminated chip 116 and the side margin portion 117 via the joint portion 118 is improved.

さらに、接合部１１８は、平均粒径が小さいセラミックスから構成されることにより、柔軟に変形可能な状態となっている。
よって、接合部１１８は、積層チップ１１６及びサイドマージン部１１７のそれぞれの収縮挙動に応じて自由に変形可能である。このため、焼成時において、積層チップ１１６とサイドマージン部１１７とで収縮の度合いに差が生じても、積層チップ１１６とサイドマージン部１１７とが相互に応力を及ぼし合わない。
従って、焼結後の接合部１８の両界面Ｂ１，Ｂ２において、クラックや、積層部１６及びサイドマージン部１７の剥離の発生を防止することができる。 Further, the joint portion 118 is made of ceramics having a small average particle size, so that the joint portion 118 can be flexibly deformed.
Therefore, the joint portion 118 can be freely deformed according to the shrinkage behavior of the laminated chip 116 and the side margin portion 117. Therefore, even if there is a difference in the degree of shrinkage between the laminated chip 116 and the side margin portion 117 during firing, the laminated chip 116 and the side margin portion 117 do not exert stress on each other.
Therefore, it is possible to prevent cracks and peeling of the laminated portion 16 and the side margin portion 17 at both interfaces B1 and B2 of the bonded portion 18 after sintering.

特に、積層チップ１１６、サイドマージン部１１７及び接合部１１８は、共通の組成系の原料粉末を含むグリーンシートで形成されていることが好ましい。これにより、未焼成の素体１１１を焼成して焼結させる上で、積層チップ１１６、サイドマージン部１１７及び接合部１１８の収縮挙動が均一化され、より効果的に上記クラックや剥離の発生を防止することができる。 In particular, the laminated chip 116, the side margin portion 117, and the joint portion 118 are preferably formed of a green sheet containing raw material powder having a common composition system. As a result, when the unfired element body 111 is fired and sintered, the shrinkage behavior of the laminated chip 116, the side margin portion 117 and the joint portion 118 is made uniform, and the cracks and peeling are more effectively generated. Can be prevented.

また、接合部１１８が柔軟に変形可能な状態となっていることにより、積層チップ１１６やサイドマージン部１１７に多少の凹凸があったとしても、接合部１１８が当該凹凸に追従して変形することが可能となる。これにより、焼結後の素体１１において、接合部１８を介した積層部１６とサイドマージン部１７との密着性の向上を図ることができる。 Further, since the joint portion 118 is in a state of being flexibly deformable, even if the laminated chip 116 and the side margin portion 117 have some irregularities, the joint portion 118 is deformed following the irregularities. Is possible. As a result, in the sintered element 11, the adhesion between the laminated portion 16 and the side margin portion 17 via the joint portion 18 can be improved.

さらに、接合部１１８を構成するセラミックスの平均粒径が、積層チップ１１６の複数のセラミック層とサイドマージン部１１７を構成するセラミックスの平均粒径より小さいことにより、接合部１１８が有する粒子が、上記複数のセラミック層とサイドマージン部１１７が有する粒子よりも熱安定性が低くなり、より粒成長しやすくなる。 Further, since the average particle size of the ceramics constituting the joint portion 118 is smaller than the average particle size of the ceramics constituting the plurality of ceramic layers of the laminated chip 116 and the side margin portion 117, the particles possessed by the joint portion 118 are described above. The thermal stability is lower than that of the particles having the plurality of ceramic layers and the side margin portion 117, and the particles are more easily grown.

これにより、図４に示すように、焼結後の素体１１において、接合部１８を構成するセラミックスの結晶平均粒径が、積層部１６の複数のセラミック層とサイドマージン部１７を構成するセラミックスの結晶平均粒径より大きいものとなり、上記で説明した作用効果を得ることができる。 As a result, as shown in FIG. 4, in the sintered element 11, the crystal average particle size of the ceramics constituting the bonded portion 18 is the ceramics constituting the plurality of ceramic layers of the laminated portion 16 and the side margin portion 17. It becomes larger than the crystal average particle size of the above, and the action and effect described above can be obtained.

このように、積層チップ１１６及びサイドマージン部１１７では、接合部１１８によって相互に良好な接続が保たれつつ焼結が完了する。また、焼結後の素体１１では、サイドマージン部１７の積層部１６に対する高い接合性が得られる。
さらに、焼成時の接合部１１８において空隙が粒成長して肥大化した粒子で充填されるため、焼成後の接合部１８では空隙が少ない組織が得られる。これにより、積層セラミックコンデンサ１０では、高い耐湿性が得られる。 As described above, in the laminated chip 116 and the side margin portion 117, sintering is completed while maintaining good connection with each other by the joint portion 118. Further, in the element body 11 after sintering, high bondability of the side margin portion 17 to the laminated portion 16 can be obtained.
Further, since the voids grow in the joint portion 118 during firing and are filled with the enlarged particles, a structure having few voids can be obtained in the joint portion 18 after firing. As a result, the multilayer ceramic capacitor 10 can obtain high moisture resistance.

また、本実施形態に係る接合部１１８は、厚みが大きいと、接合部１１８に含まれているケイ素（Ｓｉ）等の副成分が積層チップ１１６へ拡散しやすく、これにより積層チップ１１６の各層における容量が低下してしまう。
これらの観点から、接合部１１８の厚さは充分に薄いことが好ましく、具体的には、焼成後の接合部１８の厚さが５μｍ以下となるように設定されることが好ましい。 Further, when the joint portion 118 according to the present embodiment has a large thickness, auxiliary components such as silicon (Si) contained in the joint portion 118 are likely to diffuse into the laminated chip 116, whereby in each layer of the laminated chip 116. The capacity will decrease.
From these viewpoints, it is preferable that the thickness of the joint portion 118 is sufficiently thin, and specifically, it is preferable that the thickness of the joint portion 18 after firing is set to be 5 μm or less.

（ステップＳ０６：外部電極形成工程）
ステップＳ０６では、ステップＳ０５で得られた素体１１に第１及び第２外部電極１４，１５を形成することにより、図１～３に示す積層セラミックコンデンサ１０を作製する。 (Step S06: External electrode forming step)
In step S06, the multilayer ceramic capacitors 10 shown in FIGS. 1 to 3 are manufactured by forming the first and second external electrodes 14 and 15 on the prime field 11 obtained in step S05.

ステップＳ０６では、まず、素体１１の一方のＸ軸方向端面を覆うように未焼成の電極材料を塗布し、素体１１の他方のＸ軸方向端面を覆うように未焼成の電極材料を塗布する。塗布された未焼成の電極材料を、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付け処理を行って、素体１１に下地膜を形成する。そして、素体１１に焼き付けられた下地膜の上に、中間膜及び表面膜を電界メッキなどのメッキ処理で形成して、第１及び第２外部電極１４，１５が完成する。 In step S06, first, an unfired electrode material is applied so as to cover one X-axis direction end face of the prime field 11, and then an unfired electrode material is applied so as to cover the other X-axis direction end face of the prime field 11. do. The applied unfired electrode material is baked, for example, in a reducing atmosphere or a low oxygen partial pressure atmosphere to form a base film on the prime field 11. Then, the intermediate film and the surface film are formed by a plating process such as electric field plating on the base film baked on the prime field 11, and the first and second external electrodes 14 and 15 are completed.

なお、上記のステップＳ０６における処理の一部を、ステップ０５の前に行ってもよい。例えば、ステップＳ０５の前に未焼成の素体１１１のＸ軸方向両端面に未焼成の電極材料を塗布し、ステップＳ０５において、未焼成の素体１１１を焼結させると同時に、未焼成の電極材料を焼き付けて第１及び第２外部電極１４，１５の下地膜を形成してもよい。 In addition, a part of the process in step S06 may be performed before step 05. For example, before step S05, an unfired electrode material is applied to both end faces in the X-axis direction of the unfired element body 111, and in step S05, the unfired element body 111 is sintered and at the same time, the unfired electrode is formed. The material may be baked to form the undercoats of the first and second external electrodes 14, 15.

＜第２の実施形態＞
本発明の第２の実施形態を説明する。以下、第１の実施形態と同様の構成については同様の符号を付し、その詳細な説明は省略する。 <Second embodiment>
A second embodiment of the present invention will be described. Hereinafter, the same configurations as those of the first embodiment are designated by the same reference numerals, and detailed description thereof will be omitted.

第１の実施形態では、未焼成の素体１１１は未焼成の積層チップ１１６にシート状の接合部１１８及びサイドマージン部１１７が貼り付けられることにより作製される。このため、未焼成の素体１１１には、図１０に示すように、素体１１１の各面を接続する稜線部（２つの異なる面が交わる箇所）と角部（３つの異なる面が交わる箇所）が存在する。 In the first embodiment, the unfired element body 111 is produced by attaching the sheet-shaped joint portion 118 and the side margin portion 117 to the unfired laminated chip 116. Therefore, as shown in FIG. 10, the unfired prime 111 has a ridgeline portion (a portion where two different surfaces intersect) and a corner portion (a portion where three different surfaces intersect) connecting the respective surfaces of the element body 111. ) Exists.

素体１１１に稜線部と角部が存在していると、製造過程で素体１１１同士が衝突することにより、素体１１１に割れや欠けが生じてしまう。従って、このような割れや欠けを抑制するため、素体１１１は稜線部と角部が面取りされる。 If the ridges and corners are present in the prime 111, the primes 111 collide with each other during the manufacturing process, resulting in cracks or chips in the prime 111. Therefore, in order to suppress such cracks and chips, the ridges and corners of the prime field 111 are chamfered.

素体１１１の稜線部と角部を面取りする加工方法としては、製造効率を向上させる上で、バレル研磨が有効である。バレル研磨は、例えば、複数の未焼成の素体１１１と研磨媒体と液体とをバレル容器に封入し、バレル容器に回転運動や振動を与えることにより実行可能である。 As a processing method for chamfering the ridges and corners of the prime field 111, barrel polishing is effective in improving the manufacturing efficiency. Barrel polishing can be performed, for example, by enclosing a plurality of unbaked elements 111, a polishing medium, and a liquid in a barrel container and applying rotational motion or vibration to the barrel container.

図１１は、第２の実施形態に係るバレル研磨後の未焼成の素体１１１の斜視図である。図１２は、図１１のＤ－Ｄ'線に沿った断面図である。図１３は、図１２の領域Ｑを模式的に示す拡大図である。 FIG. 11 is a perspective view of the unfired element 111 after barrel polishing according to the second embodiment. FIG. 12 is a cross-sectional view taken along the line DD'of FIG. FIG. 13 is an enlarged view schematically showing the region Q of FIG.

素体１１１は、稜線部と角部がバレル研磨により面取りされることによって、図１１及び図１２に示すように、稜部１３０を有する。稜部１３０は、図１１に示すように、Ｚ軸方向を向いた２つの主面Ｓ１と、Ｙ軸方向を向いた２つの側面Ｓ２と、Ｘ軸方向を向いた２つの端面Ｓ３に接続されている。また、稜部１３０は、図１３に示すように、サイドマージン部１１７、接合部１１８及びカバー部１２０（積層チップ１１６）に亘って連続的に面取りされた曲面である。 The prime field 111 has a ridge 130 as shown in FIGS. 11 and 12 by chamfering the ridge and the corner by barrel polishing. As shown in FIG. 11, the ridge portion 130 is connected to two main surfaces S1 facing the Z-axis direction, two side surfaces S2 facing the Y-axis direction, and two end faces S3 facing the X-axis direction. ing. Further, as shown in FIG. 13, the ridge portion 130 is a curved surface continuously chamfered over the side margin portion 117, the joint portion 118, and the cover portion 120 (laminated chip 116).

ところで、一般的に、積層チップと、積層チップに貼り付けられるサイドマージン部とから構成される未焼成の素体は、バレル研磨等により稜線部や角部が面取りされると、積層チップとサイドマージン部との間において、クラックやデラミネーション等が発生しやすい。 By the way, in general, an unfired element body composed of a laminated chip and a side margin portion attached to the laminated chip has a laminated chip and a side when the ridge line portion and the corner portion are chamfered by barrel polishing or the like. Cracks, delamination, etc. are likely to occur between the margin and the margin.

一方、本実施形態に係る未焼成の素体１１１は、積層チップ１１６とサイドマージン部１１７との間に配置された接合部１１８を有する。ここで、接合部１１８は、積層チップ１１６及びサイドマージン部１１７を構成するセラミックスの平均粒径よりも小さい平均粒径を有するセラミックスから構成されている。 On the other hand, the unfired element body 111 according to the present embodiment has a joint portion 118 arranged between the laminated chip 116 and the side margin portion 117. Here, the joint portion 118 is made of ceramics having an average particle size smaller than the average particle size of the ceramics constituting the laminated chip 116 and the side margin portion 117.

これにより、接合部１１８を構成するセラミックスの粒子が、積層チップ１１６の複数のセラミック層や、サイドマージン部１１７を構成するセラミックスの空隙等に食い込みやすくなる。よって、焼成前の素体１１１において、接合部１１８を介した積層チップ１１６とサイドマージン部１１７との密着性が向上している。 As a result, the ceramic particles constituting the joint portion 118 are likely to bite into the plurality of ceramic layers of the laminated chip 116, the voids of the ceramics constituting the side margin portion 117, and the like. Therefore, in the element body 111 before firing, the adhesion between the laminated chip 116 and the side margin portion 117 via the joint portion 118 is improved.

従って、未焼成の素体１１１はバレル研磨により稜線部と角部が面取りされても、接合部１１８とサイドマージン部１１７との間と、接合部１１８と積層チップ１１６との間の両界面において、クラックやデラミネーション等の発生が防止される。 Therefore, even if the ridges and corners of the unfired element 111 are chamfered by barrel polishing, they are at both interfaces between the joint 118 and the side margin 117 and between the joint 118 and the laminated tip 116. , Cracks and delamination are prevented.

稜部１３０を形成する方法は、未焼成の素体１１１にバレル研磨を施す方法に限定されず、焼結後の素体１１にバレル研磨を施すことにより形成してもよい。 The method for forming the ridge portion 130 is not limited to the method of performing barrel polishing on the unfired element body 111, and may be formed by performing barrel polishing on the sintered element body 11.

この場合であっても、焼成前の素体１１１において接合部１１８を介した積層チップ１１６とサイドマージン部１１７との密着性が向上しているため、焼結後の素体１１においても、積層部１６と接合部１８との間と、接合部１８とサイドマージン部１７との間の密着性が向上している。 Even in this case, since the adhesion between the laminated chip 116 via the joint portion 118 and the side margin portion 117 is improved in the prime field 111 before firing, the laminated body 11 is also laminated after sintering. The adhesion between the joint portion 16 and the joint portion 18 and between the joint portion 18 and the side margin portion 17 is improved.

従って、焼結後の素体１１にバレル研磨が施されても、積層部１６と接合部１８との界面Ｂ１と、接合部１８とサイドマージン部１７との界面Ｂ２において、クラックやデラミネーション等の発生が防止される。 Therefore, even if the element body 11 after sintering is subjected to barrel polishing, cracks, delamination, etc. occur at the interface B1 between the laminated portion 16 and the joint portion 18 and the interface B2 between the joint portion 18 and the side margin portion 17. Is prevented.

＜その他の実施形態＞
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。 <Other embodiments>
Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and it goes without saying that various modifications can be made.

例えば、積層セラミックコンデンサ１０では、容量形成部１９がＺ軸方向に複数に分割して設けられていてもよい。この場合、各容量形成部１９において第１及び第２内部電極１２，１３がＺ軸方向に沿って交互に配置されていればよく、容量形成部１９が切り替わる部分において第１内部電極１２又は第２内部電極１３が連続して配置されていてもよい。 For example, in the monolithic ceramic capacitor 10, the capacitance forming portion 19 may be provided by being divided into a plurality of portions in the Z-axis direction. In this case, it is sufficient that the first and second internal electrodes 12 and 13 are alternately arranged along the Z-axis direction in each capacitance forming portion 19, and the first internal electrode 12 or the first internal electrode 12 or the second is used in the portion where the capacitance forming portion 19 is switched. 2 The internal electrodes 13 may be continuously arranged.

１０…積層セラミックコンデンサ
１１…素体
１２…第１内部電極
１３…第２内部電極
１４…第１外部電極
１５…第２外部電極
１６…積層部
１７…サイドマージン部
１８…接合部
１９…容量形成部
２０…カバー部 10 ... Multilayer ceramic capacitor 11 ... Prime field 12 ... 1st internal electrode 13 ... 2nd internal electrode 14 ... 1st external electrode 15 ... 2nd external electrode 16 ... Laminated part 17 ... Side margin part 18 ... Joint part 19 ... Capacity formation Part 20 ... Cover part

Claims

第１の方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された内部電極と、を有する容量形成部と、第１平均結晶粒径を有する第１セラミックスからなり、前記容量形成部を前記第１の方向から被覆するカバー部と、を含む積層部と、
第２平均結晶粒径を有する第２セラミックスからなり、前記第１の方向に直交する第２の方向から前記積層部を覆うサイドマージン部と、
前記第１及び第２平均結晶粒径よりも大きい第３平均結晶粒径を有する第３セラミックスからなり、前記積層部と前記サイドマージン部との間に配置された接合部と、
を具備する積層セラミックコンデンサ。 It comprises a capacitance forming portion having a plurality of ceramic layers laminated in the first direction, an internal electrode arranged between the plurality of ceramic layers, and a first ceramic having a first average crystal grain size. A laminated portion including a cover portion that covers the capacity forming portion from the first direction, and a laminated portion.
A side margin portion which is made of a second ceramic having a second average crystal grain size and covers the laminated portion from a second direction orthogonal to the first direction.
A joint portion made of a third ceramic having a third average crystal grain size larger than the first and second average crystal grain sizes and arranged between the laminated portion and the side margin portion.
A multilayer ceramic capacitor equipped with.

請求項１に記載の積層セラミックコンデンサであって、
前記接合部の厚さが、５μｍ以下である
積層セラミックコンデンサ。 The monolithic ceramic capacitor according to claim 1.
A multilayer ceramic capacitor having a joint thickness of 5 μm or less.

請求項１又は２に記載の積層セラミックコンデンサであって、
前記第１セラミックス、前記第２セラミックス及び前記第３セラミックスは、共通の組成系の多結晶体を主相とする
積層セラミックコンデンサ。 The monolithic ceramic capacitor according to claim 1 or 2.
The first ceramics, the second ceramics, and the third ceramics are multilayer ceramic capacitors having a polycrystal of a common composition system as a main phase.

第１の方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された内部電極と、を有する容量形成部と、第１平均粒径を有する第１セラミックスを主成分とし、前記容量形成部を前記第１の方向から被覆するカバー部と、を含む未焼成の積層チップを用意し、
前記第１の方向に直交する第２の方向を向いた前記積層チップの側面に、第２平均粒径を有する第２セラミックスを主成分とするサイドマージン部を、前記第１及び第２平均粒径よりも小さい第３平均粒径を有する第３セラミックスを主成分とする接合部を介して設けることにより素体を作製し、
前記素体を焼成する
積層セラミックコンデンサの製造方法。 The main components are a capacitance forming portion having a plurality of ceramic layers laminated in the first direction and an internal electrode arranged between the plurality of ceramic layers, and a first ceramic having a first average particle size. , An unfired laminated chip including a cover portion that covers the capacity forming portion from the first direction is prepared.
On the side surface of the laminated chip facing the second direction orthogonal to the first direction, a side margin portion containing a second ceramic having a second average particle size as a main component is provided on the first and second average grains. A prime field is produced by providing the prime field through a joint portion containing a third ceramic having a third average particle size smaller than the diameter as a main component.
A method for manufacturing a monolithic ceramic capacitor that fires the prime field.

請求項４に記載の積層セラミックコンデンサの製造方法であって、
前記素体を焼成することは、前記接合部の平均結晶粒径を前記複数のセラミック層及び前記サイドマージン部の平均結晶粒径より大きくすることを含む
積層セラミックコンデンサの製造方法。 The method for manufacturing a multilayer ceramic capacitor according to claim 4.
Firing the prime field is a method for manufacturing a laminated ceramic capacitor, which comprises increasing the average crystal grain size of the joint portion to be larger than the average crystal grain size of the plurality of ceramic layers and the side margin portions.

第１の方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された内部電極と、を有する容量形成部と、第１平均結晶粒径を有する第１セラミックスからなり、前記容量形成部を前記第１の方向から被覆するカバー部と、を含む積層部と、
第２平均結晶粒径を有する第２セラミックスからなり、前記第１の方向に直交する第２の方向から前記積層部を覆うサイドマージン部と、
前記第１及び第２平均結晶粒径よりも大きい第３平均結晶粒径を有する第３セラミックスからなり、前記積層部と前記サイドマージン部との間に配置された接合部と、
前記積層部と、前記接合部と、前記サイドマージン部に亘る曲面からなる稜部と、
を具備する積層セラミックコンデンサ。 It comprises a capacitance forming portion having a plurality of ceramic layers laminated in the first direction, an internal electrode arranged between the plurality of ceramic layers, and a first ceramic having a first average crystal grain size. A laminated portion including a cover portion that covers the capacity forming portion from the first direction, and a laminated portion.
A side margin portion which is made of a second ceramic having a second average crystal grain size and covers the laminated portion from a second direction orthogonal to the first direction.
A joint portion made of a third ceramic having a third average crystal grain size larger than the first and second average crystal grain sizes and arranged between the laminated portion and the side margin portion.
The laminated portion, the joint portion, and the ridge portion formed of a curved surface extending over the side margin portion,
A multilayer ceramic capacitor equipped with.

第１の方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された内部電極と、を有する容量形成部と、第１平均粒径を有する第１セラミックスを主成分とし、前記容量形成部を前記第１の方向から被覆するカバー部と、を含む未焼成の積層チップを用意し、
前記第１の方向に直交する第２の方向を向いた前記積層チップの側面に、第２平均粒径を有する第２セラミックスを主成分とするサイドマージン部を、前記第１及び第２平均粒径よりも小さい第３平均粒径を有する第３セラミックスを主成分とする接合部を介して設けることにより素体を作製し、
前記素体を焼成し、
焼成前又は焼成後の前記素体にバレル研磨を行うことにより、前記素体に、前記カバー部と、前記接合部と、前記サイドマージン部に亘る曲面からなる稜部を形成する
積層セラミックコンデンサの製造方法。 The main components are a capacitance forming portion having a plurality of ceramic layers laminated in the first direction and an internal electrode arranged between the plurality of ceramic layers, and a first ceramic having a first average particle size. , An unfired laminated chip including a cover portion that covers the capacity forming portion from the first direction is prepared.
On the side surface of the laminated chip facing the second direction orthogonal to the first direction, a side margin portion containing a second ceramic having a second average particle size as a main component is provided on the first and second average grains. A prime field is produced by providing the prime field through a joint portion containing a third ceramic having a third average particle size smaller than the diameter as a main component.
The prime field is fired and
By performing barrel polishing on the element body before or after firing, a laminated ceramic capacitor that forms a ridge portion formed of a curved surface extending over the cover portion , the joint portion, and the side margin portion on the element body. Production method.