JP7013839B2 - 磁壁利用型アナログメモリ、不揮発性ロジック回路及び磁気ニューロ素子 - Google Patents
磁壁利用型アナログメモリ、不揮発性ロジック回路及び磁気ニューロ素子 Download PDFInfo
- Publication number
- JP7013839B2 JP7013839B2 JP2017243187A JP2017243187A JP7013839B2 JP 7013839 B2 JP7013839 B2 JP 7013839B2 JP 2017243187 A JP2017243187 A JP 2017243187A JP 2017243187 A JP2017243187 A JP 2017243187A JP 7013839 B2 JP7013839 B2 JP 7013839B2
- Authority
- JP
- Japan
- Prior art keywords
- magnetization
- domain wall
- layer
- analog memory
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Description
本発明は、磁壁利用型アナログメモリ、不揮発性ロジック回路及び磁気ニューロ素子に関する。
微細化に限界が見えてきたフラッシュメモリ等に代わる次世代の不揮発性メモリとして、抵抗変化型素子を利用してデータを記録する抵抗変化型メモリ例えば、ＭＲＡＭ（Magnetroresistive Random Access Memory）、ＲｅＲＡＭ（Resistancne Random Access Memory）、ＰＣＲＡＭ（Phase Change Random Access Memory）などが注目されている。
メモリの高密度化（大容量化）の方法としては、メモリを構成する素子自体を小さくする方法の他に、メモリを構成する素子一つあたりの記録ビットを多値化する方法があり、様々な多値化方法が提案されている（例えば、特許文献１～３）。
また特許文献４や特許文献５には、磁壁利用型ＭＲＡＭを用いた多値記録やアナログ記録について記載されている。磁壁利用型ＭＲＡＭは、電流を磁壁駆動層（磁化自由層）の面内方向に流し、強磁性膜の磁化を書き込み電流の方向に応じた向きに反転させることでデータ書き込みを行う。磁壁駆動層の磁壁は、スピン偏極電子によるスピントランスファー効果によって移動する。
一方で読出し時には、磁壁利用型ＭＲＡＭは、磁化固定層の磁化方向と、磁化記録層の中央領域の平均的な磁化方向との相対関係に応じて変化する磁気抵抗効果素子の抵抗値変化をデータとして読み出す。磁化記録層の中央領域の平均的な磁化方向は、磁化記録層の中央領域の磁化状態（磁壁の位置）に応じて変化する。さらに、特許文献５には、磁壁利用型ＭＲＡＭをメモリアレイの電流読みだし回路に使用する例が記載されている。磁壁駆動層の一端は接地され、他方の固定磁化領域にメモリアレイからの電流が入力される。電流の向きによって磁壁層の磁化方向が、磁化固定層と平行、もしくは反平行状態になることで電流モードコンパレータとして機能する。
しかしながら、特許文献４には、磁気抵抗効果素子の抵抗値変化によりデータを読み出すことしか記載されておらず、読出し電流をどのように印加すべきかについては記載されていない。そのため、磁化状態（磁壁の位置）に応じて変化する抵抗値変化が線形にならず、多値的に書き込んだ情報を安定的に読み出すことができない場合があった。特許文献５では、目的が情報の記憶ではなく、ビット線の電流を検出する目的であり、従来型二値メモリの読み出しと同等の機能を提供するのみである。
本発明は、上記事情に鑑みてなされたものであり、アナログ記録データを安定的に読み出すことができる磁壁利用型アナログメモリ素子、磁壁利用型アナログメモリ、不揮発性ロジック回路及び磁気ニューロ素子を提供することを目的とする。
本発明は、上記課題を解決するため、以下の手段を提供する。
（１）第１の態様にかかる磁壁利用型アナログメモリ素子は、第１の方向に磁化が配向した磁化固定層と、前記磁化固定層の一面に設けられた非磁性層と、前記第１の方向に磁化が配向した第１領域と、前記第１の方向と反対の第２の方向に磁化が配向した第２領域と、これらの領域の界面をなす磁壁と、を有し、前記磁化固定層に対して前記非磁性層を挟んで設けられた磁壁駆動層と、読み出し時に前記磁化固定層と前記第２領域との間に電流を流す電流制御手段と、を備える。
（２）上記態様にかかる磁壁利用型アナログメモリ素子において、前記磁壁駆動層に前記第１の方向に配向した磁化を供給する第１磁化供給手段及び前記第２の方向に配向した磁化を供給する第２磁化供給手段をさらに有し、前記第１磁化供給手段と前記第２磁化供給手段とのうち少なくとも一方は、前記磁壁駆動層に接し、前記第１の方向又は前記第２の方向に配向した磁化を有する磁化供給層であってもよい。
（３）上記態様にかかる磁壁利用型アナログメモリ素子において、前記磁壁駆動層に前記第１の方向に配向した磁化を供給する第１磁化供給手段及び前記第２の方向に配向した磁化を供給する第２磁化供給手段をさらに有し、前記第１磁化供給手段と前記第２磁化供給手段とのうち少なくとも一方は、前記磁壁駆動層と電気的に絶縁され、前記磁壁駆動層に対して交差する方向に延在する配線であってもよい。
（４）上記態様にかかる磁壁利用型アナログメモリ素子において、前記磁壁駆動層に前記第１の方向に配向した磁化を供給する第１磁化供給手段及び前記第２の方向に配向した磁化を供給する第２磁化供給手段をさらに有し、前記第１磁化供給手段と前記第２磁化供給手段とのうち少なくとも一方は、前記磁壁駆動層に接し、前記磁壁駆動層に対して交差する方向に延在するスピン軌道トルク配線であってもよい。
（５）上記態様にかかる磁壁利用型アナログメモリ素子において、前記磁壁駆動層に前記第１の方向に配向した磁化を供給する第１磁化供給手段及び前記第２の方向に配向した磁化を供給する第２磁化供給手段をさらに有し、前記第１磁化供給手段と前記第２磁化供給手段とのうち少なくとも一方は、前記磁壁駆動層に絶縁層を介して接続された電圧印加手段であってもよい。
（６）上記態様にかかる磁壁利用型アナログメモリ素子において、前記電流制御手段が、読出し時に前記第２の領域の電位を前記磁化固定層の電位より低く設定する電位制御手段であってもよい。
（７）上記態様にかかる磁壁利用型アログメモリ素子において、前記電流制御手段が、電流の流れ方向を制御する整流素子であってもよい。
（８）第２の態様にかかる磁壁利用型アナログメモリは、上記態様にかかる磁壁利用型アナログメモリ素子を複数備える。
（９）第３の態様にかかる不揮発性ロジック回路は、上記態様にかかる磁壁利用型アナログメモリがアレイ状に配置され、前記アレイ内あるいは前記アレイ以外のいずれかにＳＴＴ－ＭＲＡＭを備え、記憶機能と論理機能を有し、記憶機能として前記磁壁利用型アナログメモリ及び前記ＳＴＴ－ＭＲＡＭを備えてなる。
（１０）第４の態様にかかる磁気ニューロ素子は、上記態様にかかる磁磁壁利用型アナログメモリ素子を備え、前記磁壁駆動層は、長手方向に並ぶ第１記憶部と、該第１記憶部を挟む第２記憶部および第３記憶部とを有し、前記第１記憶部、前記第２記憶部および前記第３記憶部のすべての記憶部に少なくとも一回は留まるように順に磁壁を移動させ得る書き込み電流を制御する制御回路を有する電流源を備える。
本発明の磁壁利用型アナログメモリ素子によれば、データを多値又はアナログで記録でき、かつこれらのデータを安定的に読み出すことができる。
以下、本実施形態について、図面を用いてその構成を説明する。以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではない。
「第１実施形態」
（磁壁利用型アナログメモリ素子）
図１は、第１実施形態に係る磁壁利用型アナログメモリ素子の一例の断面模式図である。図１に示す磁壁利用型アナログメモリ素子は、磁化固定層１と、非磁性層２と、磁壁駆動層３と、第１磁化供給層４と、第２磁化供給層５と、電流制御手段（図示略）とを備える。
（磁壁利用型アナログメモリ素子）
図１は、第１実施形態に係る磁壁利用型アナログメモリ素子の一例の断面模式図である。図１に示す磁壁利用型アナログメモリ素子は、磁化固定層１と、非磁性層２と、磁壁駆動層３と、第１磁化供給層４と、第２磁化供給層５と、電流制御手段（図示略）とを備える。
図１において、各層の積層方向すなわち、各層の主面に直交する方向（面直方向）をＺ方向として定義している。各層はＺ方向に直交するＸＹ面に平行に形成されている。
「磁化固定層」
磁化固定層１は、磁化Ｍ１が第１の方向に配向し、固定された層である。ここで、磁化が固定されるとは、書き込み電流を用いた書き込み前後において磁化方向が変化しない（磁化が固定されている）ことを意味する。
磁化固定層１は、磁化Ｍ１が第１の方向に配向し、固定された層である。ここで、磁化が固定されるとは、書き込み電流を用いた書き込み前後において磁化方向が変化しない（磁化が固定されている）ことを意味する。
図１に示す例では、磁化固定層１は磁化Ｍ１が面内磁気異方性（面内磁化容易軸）を有する面内磁化膜である。磁化固定層１は、面内磁化膜に限られず、垂直磁気異方性（垂直磁化容易軸）を有する垂直磁化膜であってもよい。
磁化固定層１が面内磁化膜であると、高いＭＲ比を有し、読み込み時にスピントランスファートルク（ＳＴＴ）による影響を受けにくく、読み取り電圧を大きくできる。一方、素子を微小化したい場合には磁気異方性が大きく、反磁界が小さい、垂直磁化膜を用いることが好ましい。垂直磁化膜は、熱擾乱に対する耐性が大きいため、データが消去されにくい。
磁化固定層１には、公知の材料を用いることができる。例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属及びこれらの金属を１種以上含み強磁性を示す合金を用いることができる。またこれらの金属と、Ｂ、Ｃ、及びＮの少なくとも１種以上の元素とを含む合金を用いることもできる。具体的には、Ｃｏ－ＦｅやＣｏ－Ｆｅ－Ｂが挙げられる。
また磁化固定層１には、Ｃｏ２ＦｅＳｉなどのホイスラー合金を用いることもできる。ホイスラー合金は、Ｘ２ＹＺの化学組成をもつ金属間化合物を含み、Ｘは、周期表上でＣｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素または貴金属元素であり、Ｙは、Ｍｎ、Ｖ、ＣｒあるいはＴｉ族の遷移金属でありＸの元素種をとることもでき、Ｚは、ＩＩＩ族からＶ族の典型元素である。例えば、Ｃｏ２ＦｅＳｉ、Ｃｏ２ＭｎＳｉやＣｏ２Ｍｎ１－ａＦｅａＡｌｂＳｉ１－ｂなどが挙げられる。
また磁化固定層１は反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。シンセティック構造において磁化固定層１の磁化方向は反強磁性層によって強く保持される。そのため、磁化固定層１の磁化が外部からの影響を受けにくくなる。
磁化固定層１の磁化をＸＹ面内に配向させる（磁化固定層１を面内磁化膜にする）場合は、例えば、ＮｉＦｅを用いることが好ましい。一方で磁化固定層１の磁化をＺ方向に配向させる（磁化固定層１を垂直磁化膜にする）場合は、例えば、Ｃｏ／Ｎｉ積層膜、Ｃｏ／Ｐｔ積層膜等を用いることが好ましい。例えば、磁化固定層１を［Ｃｏ（０．２４ｎｍ）／Ｐｔ（０．１６ｎｍ）］６／Ｒｕ（０．９ｎｍ）／［Ｐｔ（０．１６ｎｍ）／Ｃｏ（０．１６ｎｍ）］４／Ｔａ（０．２ｎｍ）／ＦｅＢ（１．０ｎｍ）とすると、垂直磁化膜となる。
「非磁性層」
非磁性層２は、磁化固定層１の一面に設けられている。磁壁利用型アナログメモリ素子１００は、非磁性層２を介して磁化固定層１に対する磁壁駆動層３の磁化状態の変化を抵抗値変化として読み出す。すなわち、磁化固定層１、非磁性層２及び磁壁駆動層３は磁気抵抗効果素子として機能し、非磁性層２が絶縁体からなる場合はトンネル磁気抵抗（ＴＭＲ）素子と似た構成であり、非磁性層２が金属からなる場合は巨大磁気抵抗（ＧＭＲ）素子と似た構成である。
非磁性層２は、磁化固定層１の一面に設けられている。磁壁利用型アナログメモリ素子１００は、非磁性層２を介して磁化固定層１に対する磁壁駆動層３の磁化状態の変化を抵抗値変化として読み出す。すなわち、磁化固定層１、非磁性層２及び磁壁駆動層３は磁気抵抗効果素子として機能し、非磁性層２が絶縁体からなる場合はトンネル磁気抵抗（ＴＭＲ）素子と似た構成であり、非磁性層２が金属からなる場合は巨大磁気抵抗（ＧＭＲ）素子と似た構成である。
非磁性層２の材料としては、磁気抵抗効果素子の非磁性層に用いることができる公知の材料を用いることができる。非磁性層２が絶縁体からなる場合（トンネルバリア層である場合）、その材料としてＡｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、ＭｇＡｌ２Ｏ４、ＺｎＡｌ２Ｏ４、ＭｇＧａ２Ｏ４、ＺｎＧａ２Ｏ４、ＭｇＩｎ２Ｏ４、ＺｎＩｎ２Ｏ４、及び、これらの材料の多層膜や混合組成膜等を用いることができる。またこれらの他にも、Ａｌ、Ｓｉ、Ｍｇの一部が、Ｚｎ、Ｂｅ等に置換された材料等も用いることができる。これらの中でも、ＭｇＯやＭｇＡｌ２Ｏ４はコヒーレントトンネルが実現できる材料であるため、スピンを効率よく注入できる。一方で、非磁性層２が金属からなる場合は、その材料としてＣｕ、Ａｌ、Ａｇ等を用いることができる。
「磁壁駆動層３」
磁壁駆動層３は強磁性体材料からなる磁化自由層であり、その内部の磁化の向きは反転可能である。磁壁駆動層３は、磁化Ｍ３ａが磁化固定層１と同じ第１の方向に配向した第１領域３ａと、磁化Ｍ３ｂが第１の方向と反対の第２の方向に配向した第２領域３ｂと、これらの領域の界面をなす磁壁ＤＷとを有する。磁壁ＤＷを挟んで第１領域３ａと第２領域３ｂの磁化の向きは反対である。磁壁ＤＷは、磁壁駆動層３における第１領域３ａと第２領域３ｂの構成比率が変化することで移動する。
磁壁駆動層３は強磁性体材料からなる磁化自由層であり、その内部の磁化の向きは反転可能である。磁壁駆動層３は、磁化Ｍ３ａが磁化固定層１と同じ第１の方向に配向した第１領域３ａと、磁化Ｍ３ｂが第１の方向と反対の第２の方向に配向した第２領域３ｂと、これらの領域の界面をなす磁壁ＤＷとを有する。磁壁ＤＷを挟んで第１領域３ａと第２領域３ｂの磁化の向きは反対である。磁壁ＤＷは、磁壁駆動層３における第１領域３ａと第２領域３ｂの構成比率が変化することで移動する。
磁壁駆動層３の材料には、磁気抵抗効果素子の磁化自由層に用いることができる公知の材料を用いることができ、特に軟磁性材料を適用できる。例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、及びＮの少なくとも１種以上の元素とが含まれる合金等を用いることができる。具体的には、Ｃｏ－Ｆｅ、Ｃｏ－Ｆｅ－Ｂ、Ｎｉ－Ｆｅが、磁壁駆動層３の材料として挙げられる。
磁壁駆動層３の材料には、飽和磁化が小さい材料を用いることもできる。例えば、ＭｎＧａＡｓやＩｎＦｅＡｓのように飽和磁化が小さい材料を用いると、小さい電流密度で磁壁駆動層３の磁壁ＤＷを駆動させることができる。また、これらの材料を用いると、磁壁ＤＷの駆動速度が遅くなり、アナログメモリとして好適に用いることができる。
ＮｉＦｅのような磁気異方性が弱い材料は、磁壁ＤＷの駆動速度が速く、１００ｍ／ｓｅｃ以上の速度で磁壁ＤＷが動作する。つまり、磁壁ＤＷは１０ｎｓｅｃのパルスで、１μｍの距離を移動する。したがって、磁壁駆動層３を素子内でアナログ的に動かす場合には、高価な半導体回路を用いて微小なパルスを印可するか、集積度を犠牲にして磁壁駆動層を十分長くするなどの対応が必要となる。これに対し、磁壁ＤＷの駆動速度が遅い材料の場合には、十分長いパルス電流を印加する場合や磁壁駆動層３の長さが短い場合でも、アナログメモリを形成することが可能である。
磁壁駆動層３には、Ｍｎ３Ｘ（Ｘ＝Ｇａ，Ｇｅ）の垂直磁化膜やＣｏ／Ｎｉ，Ｃｏ／Ｐｔなどの多層膜による垂直磁化膜を用いることが好ましい。これらの材料は磁壁駆動のための電流密度が小さくても磁壁ＤＷを駆動させることが可能である。
磁壁駆動層３がＸ方向に延在する長さは６０ｎｍ以上であることが好ましい。６０ｎｍ未満では単磁区になりやすく、磁壁駆動層３内に磁壁ＤＷが形成されにくい。
磁壁駆動層３の厚さは磁壁駆動層として機能する限り、特に制限はないが、例えば、２～６０ｎｍとすることができる。磁壁駆動層３の厚さが６０ｎｍ以上になると、積層方向に磁壁が形成される可能性が高まる。ただし、積層方向に磁壁が形成されるか否かは、磁壁駆動層３の形状異方性とのバランスによって生じる。磁壁駆動層３の厚さが６０ｎｍ未満であれば、磁壁ＤＷができることは考えにくい。
磁壁駆動層３は、層の側面に磁壁ＤＷの移動を止める磁壁ピン止め部を有してもよい。例えば、磁壁駆動層３の磁壁ＤＷの移動を止めたい位置に、凹凸、溝、膨らみ、くびれ、切り欠きなどを設けると、磁壁の移動を止める（ピンする）ことができる。磁壁ピン止め部を有すると、閾値以上の電流を流さないとそれ以上磁壁が移動しない構成とすることができ、出力信号をアナログ的ではなく、多値化し易くなる。
例えば、磁壁ピン止め部を所定の距離ごとに形成することにより、磁壁ＤＷをより安定的に保持することができ、安定的な多値記録を可能にし、より安定的に多値化された出力信号を読み出すことを可能にする。
「第１磁化供給層、第２磁化供給層」
第１磁化供給層４及び第２磁化供給層５は、磁壁駆動層３に磁化を供給する磁化供給手段の一態様である。磁化固定層１と第１磁化供給層４または第２磁化供給層５との間に書込み電流が流れることで、第１磁化供給層４または第２磁化供給層５から磁壁駆動層３に磁化が供給される。
第１磁化供給層４及び第２磁化供給層５は、磁壁駆動層３に磁化を供給する磁化供給手段の一態様である。磁化固定層１と第１磁化供給層４または第２磁化供給層５との間に書込み電流が流れることで、第１磁化供給層４または第２磁化供給層５から磁壁駆動層３に磁化が供給される。
第１磁化供給層４及び第２磁化供給層５は、いずれも磁化が固定された強磁性体材料からなる層（強磁性層）である。第１磁化供給層４の磁化Ｍ４は、第１磁化供給層４が接する磁壁駆動層３の第１領域３ａの磁化Ｍ３ａと同一方向に配向している。すなわち、第１磁化供給層４の磁化Ｍ４は、磁化固定層１の磁化Ｍ１と同一方向に配向している。これに対し、第２磁化供給層５の磁化Ｍ５は、第２磁化供給層５が接する磁壁駆動層３の第２領域３ｂの磁化Ｍ３ｂと同一方向に配向している。すなわち、第２磁化供給層５の磁化Ｍ５は、磁化固定層１の磁化Ｍ１と反対方向に配向している。
図１において第１磁化供給層４及び第２磁化供給層５は、磁壁駆動層３を基準に磁化固定層１と反対側に配設されている。第１磁化供給層４及び第２磁化供給層５は、磁壁駆動層３を基準に磁化固定層１と同一面側に配設されていてもよい。
第１磁化供給層４及び第２磁化供給層５が磁壁駆動層３を基準に磁化固定層１と反対側に配設されている場合は、磁化固定層１の磁化Ｍ１が第１磁化供給層４の磁化Ｍ４及び第２磁化供給層５の磁化Ｍ５により受ける影響を少なくできる。これに対し、第１磁化供給層４及び第２磁化供給層５が磁壁駆動層３を基準に磁化固定層１と同一面側に配設されている場合は、第１磁化供給層４及び第２磁化供給層５の磁壁駆動層３が形成される面の高さを一致させる必要が無く、磁壁利用型アナログメモリ素子１００の製造が容易になる。
また磁壁駆動層３の第１磁化供給層４及び第２磁化供給層５と接している部分の磁化の向きは、原則書き換わらない。第１磁化供給層４及び第２磁化供給層５と磁壁駆動層３が磁気的に結合し、安定化するためである。そのため、第１磁化供給層４及び第２磁化供給層５を磁化供給手段として用いると、磁壁ＤＷを移動させても、磁壁ＤＷは第１磁化供給層４及び第２磁化供給層５と接する部分より外側（Ｘ方向）に移動することは、原則ない。磁壁ＤＷの移動可能範囲が制限されることで、動作中に磁壁ＤＷが無くなり単磁区化することを抑制できる。
第１磁化供給層４及び第２磁化供給層５には、磁化固定層１と同様の材料を用いることができる。第１磁化供給層４の磁化Ｍ４及び第２磁化供給層５の磁化Ｍ５の配向方向は、外部磁場等により事前に設定する。
「電流制御手段」
電流制御手段は、読出し時に磁化固定層１から磁壁駆動層３の第２領域３ｂ側に電流が流れるように制御する制御手段である。
電流制御手段は、読出し時に磁化固定層１から磁壁駆動層３の第２領域３ｂ側に電流が流れるように制御する制御手段である。
電流制御手段の一つとして、読出し時に磁化固定層１、第１領域３ａ及び第２領域３ｂの電位を調整する電位制御手段がある。例えば、磁化固定層１と第１領域３ａとを等電位とし、第２領域３ｂの電位を磁化固定層１の電位より低く設定する。このように設定すると、読出し時には磁化固定層１から第２領域３ｂに向かって電流が流れる。
またこの他に、電流制御手段としてダイオード等の整流素子を用いてもよい。ダイオード等を用いて、読出し時には磁化固定層１から第２領域３ｂに向かって電流が流れるように制御してもよい。
（磁壁利用型アナログメモリ素子の動作）
次いで、本実施形態にかかる磁壁利用型アナログメモリ素子のデータの書き込み、及び読出しの動作原理を説明する。
次いで、本実施形態にかかる磁壁利用型アナログメモリ素子のデータの書き込み、及び読出しの動作原理を説明する。
「書き込み動作」
まず書き込み動作について説明する。磁壁利用型アナログメモリ素子では、ＧＭＲ（Giant Magneto Resistance）効果やＴＭＲ（Tunnel Magneto Resistance）効果などの磁気抵抗効果を利用して書き込みを行う。磁気抵抗効果は、例えば、非磁性層を介して積層された２層の強磁性層の磁化の向きが平行又は反平行であることにより生じる抵抗値状態を“０”又は“１”として対応付けることで記録する。磁化の向きは外力を加えないと変動しないため、データは不揮発的に記録される。
まず書き込み動作について説明する。磁壁利用型アナログメモリ素子では、ＧＭＲ（Giant Magneto Resistance）効果やＴＭＲ（Tunnel Magneto Resistance）効果などの磁気抵抗効果を利用して書き込みを行う。磁気抵抗効果は、例えば、非磁性層を介して積層された２層の強磁性層の磁化の向きが平行又は反平行であることにより生じる抵抗値状態を“０”又は“１”として対応付けることで記録する。磁化の向きは外力を加えないと変動しないため、データは不揮発的に記録される。
書込み時には、磁化固定層１の磁化Ｍ１に対する磁壁駆動層３の磁化Ｍ３ａ、Ｍ３ｂの配向方向を変えることでデータを記録する。そのため書込み時には磁壁駆動層３の磁化の状態を書き換える。磁壁駆動層３も磁化の状態は、書き込み電流を磁壁駆動層３の一端から他端に向けて流すことで書き換わる。磁壁ＤＷを貫通する方向（Ｘ方向）に閾値以上の電流を流すと、磁壁駆動層３のドメイン（磁区）中にスピン偏極電流が生成され、磁壁駆動層３内の磁壁ＤＷは伝導電子が流れる方向に移動する。
図２は、本実施形態にかかる磁壁利用型アナログメモリ素子１００の書き込み動作を示す図である。
例えば、図２（ａ）の点線で示す向きに、第１磁化供給層４から磁壁駆動層３を介して第２磁化供給層５へと電流IＷ１を流すと、伝導電子ｅ１は電流ＩＷ１の向きとは逆に実線で示す向きに流れる。第２磁化供給層５から伝導電子ｅ１が磁壁駆動層３へ入ると、伝導電子ｅ１は第２磁化供給層５及び磁壁駆動層３の第２磁化供給層５と磁気結合したドメインの磁化Ｍ３ｂの向きに対応したスピン偏極電子となる。このスピン偏極電子が磁壁ＤＷに到達すると、磁壁ＤＷにおいてスピン偏極電子が持つスピンが磁壁ＤＷに対してスピントランスファーを起こし、磁壁ＤＷは伝導電子ｅ１の流れる向きと同じ向きに移動する。すなわち、磁壁ＤＷは、図２（ａ）における左から右へ向かって移動する。
例えば、図２（ａ）の点線で示す向きに、第１磁化供給層４から磁壁駆動層３を介して第２磁化供給層５へと電流IＷ１を流すと、伝導電子ｅ１は電流ＩＷ１の向きとは逆に実線で示す向きに流れる。第２磁化供給層５から伝導電子ｅ１が磁壁駆動層３へ入ると、伝導電子ｅ１は第２磁化供給層５及び磁壁駆動層３の第２磁化供給層５と磁気結合したドメインの磁化Ｍ３ｂの向きに対応したスピン偏極電子となる。このスピン偏極電子が磁壁ＤＷに到達すると、磁壁ＤＷにおいてスピン偏極電子が持つスピンが磁壁ＤＷに対してスピントランスファーを起こし、磁壁ＤＷは伝導電子ｅ１の流れる向きと同じ向きに移動する。すなわち、磁壁ＤＷは、図２（ａ）における左から右へ向かって移動する。
同様に、図２（ｂ）の点線で示す向きに、第２磁化供給層５から磁壁駆動層３を介して第１磁化供給層４へと電流ＩＷ２を流すと、伝導電子ｅ２は電流ＩＷ２の向きとは逆に実線で示す向きに流れる。第１磁化供給層４から伝導電子ｅ２が磁壁駆動層３へ入ると、伝導電子ｅ２は第１磁化供給層４及び磁壁駆動層３の第１磁化供給層４と磁気結合したドメインの磁化Ｍ３ａの向きに対応したスピン偏極電流となる。このスピン偏極電子が磁壁ＤＷに到達すると、磁壁ＤＷにおいてスピン偏極電子が持つスピンが磁壁ＤＷに対してスピントランスファーを起こし、磁壁ＤＷは伝導電子ｅ２の流れる向きと同じ向きに移動する。すなわち、磁壁ＤＷは、図２（ｂ）における右から左へ向かって移動する。
磁壁ＤＷの位置が変動すると、磁壁駆動層３の磁化固定層１と接触する部分の磁化状態が変化する。例えば、図２（ａ）に示すように磁壁駆動層３の磁化固定層１と接触する部分の磁化状態が、磁化固定層１の磁化Ｍ１と反平行の場合を“０”、図２（ａ）に示すように磁壁駆動層３の磁化固定層１と接触する部分の磁化状態が、磁化固定層１の磁化Ｍ１と平行の場合を“１”とすることでデータを２値で記録できる。また磁壁駆動層３の磁化固定層１と接触する部分に磁壁ＤＷがある場合において、磁壁駆動層３における磁化Ｍ３ａと磁化Ｍ３ｂの構成比率が変化することで変動する抵抗値に複数の閾値を設けることで、データを多値で記録できる。
また、磁壁ＤＷの移動量（移動距離）は、書き込み電流の大きさ、時間を調整することによって可変に制御することができる。書き込み電流の大きさ、時間は例えば、パルス数あるいはパルス幅によって磁壁ＤＷの移動量（移動距離）を設定してもよい。
「読み出し動作」
次いで、データの読み出し動作について説明する。図３は、本実施形態にかかる磁壁利用型アナログメモリ素子１００の読み出し動作を示す図である。
次いで、データの読み出し動作について説明する。図３は、本実施形態にかかる磁壁利用型アナログメモリ素子１００の読み出し動作を示す図である。
図３に示すように、データの読み出し時には、磁化固定層１と磁壁駆動層３の第２領域３ｂとの間に電流ＩＲを流す。電流ＩＲの流れ方向は、電流制御手段によって制御する。磁化固定層１の磁化Ｍ１と配向方向が反対の磁化Ｍ３ｂが存在する方向に電流ＩＲを流すことで、磁壁利用型アナログメモリ素子１００の抵抗値変化が線形になり、データをより正確に多値で読み出すことができる。
磁壁駆動層３の第１領域３ａの磁化Ｍ３ａは、磁化固定層１の磁化Ｍ１と平行に配向している。これに対し、磁壁駆動層３の第２領域３ｂの磁化Ｍ３ｂは、磁化固定層１の磁化Ｍ１と反平行に配向している。すなわち、磁化固定層１と第１領域３ａの界面は低抵抗であり、磁化固定層１と第２領域３ｂの界面は高抵抗である。
図４は、データの読み出し時の回路の一部を模式的に示した図であり、（ａ）は本実施形態にかかる磁壁利用型アナログメモリ素子のように磁化固定層１の磁化Ｍ１と配向方向が反対の磁化Ｍ３ｂが存在する方向に読み出し電流ＩＲを流した場合の回路図であり、（ｂ）は磁化固定層１の磁化Ｍ１と配向方向が同一の磁化Ｍ３ａが存在する方向に読み出し電流ＩＲを流した場合の回路図である。
磁化固定層１の磁化Ｍ１と配向方向が反対の磁化Ｍ３ｂが存在する第２領域３ｂ側に読み出し電流ＩＲを流す場合、図４（ａ）に示すように、磁化固定層１と第１領域３ａとの界面における抵抗Ｒ３ａを有する電流経路Ｉ３ａと、磁化固定層１と第２領域３ｂの界面における抵抗Ｒ３ｂを有する電流経路Ｉ３ｂと、を有する並列回路が形成される。磁化固定層１と第１領域３ａとの界面における抵抗Ｒ３ａ及び磁化固定層１と第２領域３ｂの界面における抵抗Ｒ３ｂは、磁化固定層１と接する磁壁駆動層３における磁壁ＤＷの位置により変化する可変抵抗とみなせる。
また読み出し電流ＩＲは最終的に第２領域３ｂ側に流れるため、磁化固定層１と第１領域３ａとの界面に流れる電流は、第１領域３ａと第２領域３ｂの間の磁壁ＤＷを通過する。すなわち、電流経路Ｉ３ａには磁壁ＤＷ界面における抵抗ＲＤＷが重畳される。磁壁ＤＷは位置が変動するだけで抵抗状態は大きく変動しないため、抵抗ＲＤＷは固定抵抗とみなせる。
これに対し、磁化固定層１の磁化Ｍ１と配向方向が同一の磁化Ｍ３ａが存在する第１領域３ａ側に読み出し電流ＩＲを流す場合も、図４（ｂ）に示すように、磁化固定層１と第１領域３ａとの界面における抵抗Ｒ３ａを有する電流経路Ｉ３ａと、磁化固定層１と第２領域３ｂの界面における抵抗Ｒ３ｂを有する電流経路Ｉ３ｂと、を有する並列回路が形成される。一方で、最終的に読み出し電流ＩＲは第１領域３ａ側に流れるため、磁化固定層１と第２領域３ｂとの界面に流れた電流は、第１領域３ａと第２領域３ｂの間の磁壁ＤＷを通過する必要がある。すなわち、電流経路Ｉ３ｂに磁壁ＤＷ界面における抵抗ＲＤＷが重畳される。
ここで上述のように、磁化固定層１と第１領域３ａの界面の抵抗Ｒ３ａは、磁化固定層１と第２領域３ｂの界面の抵抗Ｒ３ｂより低抵抗である。図４（ｂ）に示すように、磁壁ＤＷの界面における抵抗ＲＤＷが高抵抗な抵抗Ｒ３ｂが存在する電流経路Ｉ３ｂに存在すると、電流経路Ｉ３ｂの総抵抗が大きくなり、読み出し電流の多くは電流経路Ｉ３ａを流れる。そのため、磁化固定層１の磁化Ｍ１と配向方向が同一の磁化Ｍ３ａが存在する第１領域３ａ側に読み出し電流ＩＲを流す場合、磁壁利用型アナログメモリ素子１００の抵抗値変化として主として読み出されるのは、磁化固定層１と第１領域３ａの界面の抵抗Ｒ３ａの抵抗値変化であり、磁化固定層１と第２領域３ｂの界面の抵抗Ｒ３ｂの抵抗値変化は大きな寄与を与えない。
これに対し、図４（ａ）に示すように、磁壁ＤＷの界面における抵抗ＲＤＷが低抵抗な抵抗Ｒ３ａが存在する電流経路Ｉ３ａに存在すると、電流経路Ｉ３ａの総抵抗が大きくなり、電流経路Ｉ３ａに流れる読み出し電流と電流経路Ｉ３ｂに流れる読み出し電流の分配比率は平均化される。そのため、磁化固定層１の磁化Ｍ１と配向方向が反対の磁化Ｍ３ｂが存在する第２領域３ｂ側に読み出し電流ＩＲを流す場合、読み出し電流は電流経路Ｉ３ａ及び電流経路Ｉ３ｂのいずれにも流れ、磁化固定層１と第１領域３ａの間の抵抗Ｒ３ａの抵抗値変化と、磁化固定層１と第２領域３ｂの間の抵抗Ｒ３ｂの抵抗値変化とを重畳したものが磁壁利用型アナログメモリ素子１００の抵抗値変化として読み出される。
このように読み出し時の電流ＩＲの流れ方向を電流制御手段によって制御することで、回路上二つの抵抗Ｒ３ａ、Ｒ３ｂ（可変抵抗）の抵抗値変化を磁壁利用型アナログメモリ素子１００の抵抗値変化として読み出すことができ、データの読み出しをより精密に行うことができる。
データの読み出し時において電流の空間的な分布を考える必要がある。図３において、磁化固定層１と磁壁駆動層３の間の抵抗は磁化固定層１と磁壁駆動層３の磁化方向によって異なる。図３において、第１領域３ａと磁化固定層１の向きは平行であり、抵抗が低い。第２領域３ｂと磁化固定層１の向きは反平行であり、抵抗が高い。すなわち、電流は第１領域３ａに流れ込みやすくなる。第１領域３ａに流れた電流は、第２領域３ｂを経て、第２磁化供給層５に流れる。しかしながら、電流が磁化固定層１から第１磁化供給層４に流れる場合、第１領域３ａに流れた電流はそのまま第１磁化供給層４に流れてしまうため、高抵抗である磁化固定層１から第２磁化供給層５を流れる電流が減少して高抵抗の領域を経路の抵抗として十分活用できない。したがって、磁化固定層１から第１磁化供給層４に電流が流れるよりも、磁化固定層１から第２磁化供給層５に電流が流れる場合の方が磁壁の動きに対しての読み込み抵抗の線形性が良くなる。
なお、読み出し時の電流ＩＲの一部は、磁壁ＤＷを貫通する方向（Ｘ方向）に流れる。この際に磁壁ＤＷが移動し、読み出し時に書込み状態が変わることも想定されるが、読み出し時に印加する電流ＩＲは、書き込み時に印加する電流ＩＷ１、ＩＷ２より小さい。そのため、読み出し時に印加する電流ＩＲを調整することで、磁壁ＤＷの移動は抑制できる。
上述のように、第１実施形態にかかる磁壁利用型アナログメモリ素子１００は、書き込み時に磁壁駆動層３の磁化固定層１と接触する部分における第１領域３ａと第２領域３ｂの構成比率を調整し、磁壁ＤＷを移動させることで、データを多値で記録できる。また読み出し時の電流ＩＲの流れ方向を電流制御手段によって制御することで、磁壁利用型アナログメモリ素子１００の抵抗値変化が磁壁駆動により線形に変化し、アナログ値をより正確に測定できる。
（その他の構成）
磁壁駆動層３と非磁性層２の間に磁気結合層を設置してもよい。磁気結合層とは、磁壁駆動層３の磁化状態を転写する層である。磁壁駆動層３の主たる機能は磁壁を駆動させるための層であり、磁化固定層１と非磁性層２を介して生じる磁気抵抗効果に適した材料を選択できるとは限らない。一般的に、非磁性層２を用いたコヒーレントトンネル効果を生じさせるためには、磁化固定層１や磁気結合層はＢＣＣ構造の強磁性材料が良いことが知られている。特に、磁化固定層１や磁気結合層の材料として、Ｃｏ－Ｆｅ－Ｂの組成の材料がスパッタによって作成した際に大きな出力が得られることが知られている。
磁壁駆動層３と非磁性層２の間に磁気結合層を設置してもよい。磁気結合層とは、磁壁駆動層３の磁化状態を転写する層である。磁壁駆動層３の主たる機能は磁壁を駆動させるための層であり、磁化固定層１と非磁性層２を介して生じる磁気抵抗効果に適した材料を選択できるとは限らない。一般的に、非磁性層２を用いたコヒーレントトンネル効果を生じさせるためには、磁化固定層１や磁気結合層はＢＣＣ構造の強磁性材料が良いことが知られている。特に、磁化固定層１や磁気結合層の材料として、Ｃｏ－Ｆｅ－Ｂの組成の材料がスパッタによって作成した際に大きな出力が得られることが知られている。
また磁壁駆動層３のうち平面視して磁化固定層１と重なる部分の厚さは他の部分よりも厚くても良い。磁壁ＤＷが非磁性層２の下部を移動する際、磁壁ＤＷの断面積が増大することで電流密度が減少し、磁壁ＤＷの移動速度が遅くなる。磁壁ＤＷの移動速度が遅くなると、磁壁駆動層３の磁化固定層１と接する部分における第１領域３ａと第２領域３ｂの構成比率を制御しやすく、出力データをアナログ値として読み出しやすくなる。
このような構造は、磁壁駆動層３、非磁性層２及び磁化固定層１を連続成膜で成膜し、余計な部分を削り取ることによって作製できる。連続成膜を実施した場合には接合する層の間の結合が強くなり、より効率の高い磁気結合や出力が得られる。
またこの他、磁気抵抗効果素子に用いられる構成と同等の構成を用いることができる。例えば、各層は複数の層からなるものでもよいし、磁化固定層１の磁化方向を固定するための反強磁性層等の他の層を備えてもよい。
「第２実施形態」
図５は、第２実施形態にかかる磁壁利用型アナログメモリ素子１０１の斜視模式図である。第２実施形態にかかる磁壁利用型アナログメモリ素子１０１は、磁化供給手段が異なる点が第１実施形態にかかる磁壁利用型アナログメモリ素子１００と異なる。その他の構成は、第１実施形態にかかる磁壁利用型アナログメモリ素子１００と同一であり、同一の構成には同一の符号を付している。
図５は、第２実施形態にかかる磁壁利用型アナログメモリ素子１０１の斜視模式図である。第２実施形態にかかる磁壁利用型アナログメモリ素子１０１は、磁化供給手段が異なる点が第１実施形態にかかる磁壁利用型アナログメモリ素子１００と異なる。その他の構成は、第１実施形態にかかる磁壁利用型アナログメモリ素子１００と同一であり、同一の構成には同一の符号を付している。
第２実施形態かかる磁壁利用型アナログメモリ素子１０１において磁化供給手段は、磁壁駆動層３と電気的に絶縁され、磁壁駆動層３に対して交差する方向に延在する第１配線１４と第２配線１５である。
第２実施形態にかかる磁壁利用型アナログメモリ素子１０１は磁化供給手段が異なるため、書き込み時の動作が異なる。磁壁利用型アナログメモリ素子１０１を書き込む際には、第１配線１４と第２配線１５の少なくとも一方に電流Ｉ１４、Ｉ１５を流す。第１配線１４及び第２配線１５は、電流Ｉ１４、Ｉ１５が流れるとアンペールの法則から磁場Ｍ１４、Ｍ１５が発生する。
第１配線１４に流す電流Ｉ１４と第２配線１５に流す電流Ｉ１５との向きは反対とする。電流の向きを反対にすることで、それぞれの配線の周囲に生じる磁場Ｍ１４、Ｍ１５の向きが反対となる。第１配線１４が生み出す磁場Ｍ１４は磁壁駆動層３に＋Ｘの磁場Ｍ１４を与え、第２配線１５が生み出す磁場Ｍ１５は、磁壁駆動層３に－Ｘの磁場Ｍ１５を与える。すなわち、第１配線１４及び第２配線１５に流すことで、磁壁駆動層３の第１領域３ａと第２領域３ｂの構成比率を変更し、磁壁ＤＷの位置が移動を動かすことができ、データを多値で記録できる。
データの読み出し時は、第１実施形態にかかる磁壁利用型アナログメモリ素子１００と同様に、電流の流れ方向を磁化固定層１と磁壁駆動層３の第２領域３ｂとの間に制御することで、データを正確に読み出すことができる。
第１配線１４及び第２配線１５に用いられる材料は導電性に優れるものであれば特に問わない。例えば、金、銀、銅、アルミニウム等を用いることができる。
また図６に示す磁壁利用型アナログメモリ素子１０２のように、磁化固定層１及び磁壁駆動層３の磁化の向きがＺ方向に配向している場合は、第１配線１４及び第２配線１５の位置関係及び電流Ｉ１４、Ｉ１５を流す方向を調整することで、磁壁ＤＷの位置を移動させることができる。
「第３実施形態」
図７は、第３実施形態にかかる磁壁利用型アナログメモリ素子１０３の斜視模式図である。第３実施形態にかかる磁壁利用型アナログメモリ素子１０３は、磁化供給手段が異なる点が第１実施形態にかかる磁壁利用型アナログメモリ素子１００と異なる。その他の構成は、第１実施形態にかかる磁壁利用型アナログメモリ素子１００と同一であり、同一の構成には同一の符号を付している。
図７は、第３実施形態にかかる磁壁利用型アナログメモリ素子１０３の斜視模式図である。第３実施形態にかかる磁壁利用型アナログメモリ素子１０３は、磁化供給手段が異なる点が第１実施形態にかかる磁壁利用型アナログメモリ素子１００と異なる。その他の構成は、第１実施形態にかかる磁壁利用型アナログメモリ素子１００と同一であり、同一の構成には同一の符号を付している。
第３実施形態かかる磁壁利用型アナログメモリ素子１０３において磁化供給手段は、磁壁駆動層３に接し、磁壁駆動層３に対して交差する方向に延在する第１スピン軌道トルク配線２４と第２スピン軌道トルク配線２５である。以下、第１スピン軌道トルク配線２４及び第２スピン軌道トルク配線２５をまとめてスピン軌道トルクと言う場合がある。
第３実施形態にかかる磁壁利用型アナログメモリ素子１０３は磁化供給手段が異なるため、書き込み時の動作が異なる。磁壁利用型アナログメモリ素子１０３を書き込む際には、第１スピン軌道トルク配線２４と第２スピン軌道トルク配線２５の少なくとも一方に電流Ｉ２４、Ｉ２５を流す。
第１スピン軌道トルク配線２４及び第２スピン軌道トルク配線２５に電流Ｉ２４、Ｉ２５が流れると、スピン軌道相互作用に由来するスピンが磁壁駆動層３へ供給される。スピン軌道相互作用に由来するスピンは、スピン軌道トルク配線に電流が流れることによって生じるスピンホール効果及び異種元素界面間での界面ラシュバ効果によって発生する。
スピンホール効果は、材料に電流を流した場合にスピン軌道相互作用に基づき、電流の向きと直交する方向に純スピン流が誘起される現象である。スピン軌道トルク配線の延在方向に電流を流すと、一方向に配向した第１スピンと反対方向に配向した第２スピンとがそれぞれ電流と直交する方向に曲げられる。通常のホール効果とスピンホール効果とは運動（移動）する電荷（電子）が運動（移動）方向を曲げられる点で共通するが、通常のホール効果は磁場中で運動する荷電粒子がローレンツ力を受けて運動方向を曲げられるのに対して、スピンホール効果では磁場が存在しないのに電子が移動するだけ（電流が流れるだけ）で移動方向が曲げられる点で大きく異なる。
非磁性体（強磁性体ではない材料）では第１スピンの電子数と第２スピンの電子数とが等しい。そのため、例えば図中で上方向に向かう第１スピンの電子数と下方向に向かう第２スピンの電子数は等しい。第１スピンの電子の流れをＪ↑、第２スピンの電子の流れをＪ↓、スピン流をＪＳと表すと、ＪＳ＝Ｊ↑－Ｊ↓で定義される。ＪＳは分極率が１００％の電子の流れである。すなわち、スピン軌道トルク配線内において、電荷の正味の流れとしての電流はゼロであり、この電流を伴わないスピン流は特に純スピン流と呼ばれる。
純スピン流が生じているスピン軌道トルク配線を磁壁駆動層３に接合すると、所定の方向に配向したスピンが磁壁駆動層３に拡散して流れ込む。
界面ラシュバ効果は、異種元素間の界面の影響を受けて、スピンが所定の方向に配向しやすくなり、所定の方向に配向したスピンが界面近傍に蓄積する現象をいう。
例えば、図７においてスピン軌道トルク配線と磁壁駆動層３の界面は異種元素間の界面に対応する。そのため、スピン軌道トルク配線の磁壁駆動層３側の面には所定の方向に配向したスピンが蓄積する。蓄積したスピンは、エネルギー的な安定を得るために、磁壁駆動層３に拡散し流れ込む。
磁壁駆動層３に拡散し流れ込むスピンの向きは、第１スピン軌道トルク配線２４及び第２スピン軌道トルク配線２５に流す電流の向きで変更できる。磁壁駆動層３の第１領域３ａには磁化Ｍ３ａと同一方向のスピンが、磁壁駆動層３の第２領域３ｂには磁化Ｍ３ｂと同一方向のスピンが、供給されるようにする。
このように、第１スピン軌道トルク配線２４と第２スピン軌道トルク配線２５の少なくとも一方に電流Ｉ２４、Ｉ２５を流すことで、磁壁駆動層３に所定の方向のスピンを供給することができる。その結果、磁壁駆動層３の第１領域３ａと第２領域３ｂの構成比率が変更され、磁壁ＤＷの位置が移動することで、データを多値で記録できる。
データの読み出し時は、第１実施形態にかかる磁壁利用型アナログメモリ素子１００と同様に、電流の流れ方向を磁化固定層１と磁壁駆動層３の第２領域３ｂとの間に制御することで、データを正確に読み出すことができる。
スピン軌道トルク配線は、電流が流れるとスピンホール効果によって純スピン流が生成される材料からなる。スピン軌道トルク配線を構成する材料は、単体の元素からなる材料に限らないし、純スピン流が生成される材料で構成される部分と純スピン流が生成されない材料で構成される部分とからなるもの等であってもよい。
スピン軌道トルク配線は、非磁性の重金属を含んでもよい。ここで、重金属とは、イットリウム以上の比重を有する金属の意味で用いている。スピン軌道トルク配線は、非磁性の重金属だけからなってもよい。
この場合、非磁性の重金属は最外殻にｄ電子又はｆ電子を有する原子番号３９以上の原子番号が大きい非磁性金属であることが好ましい。かかる非磁性金属は、スピンホール効果を生じさせるスピン軌道相互作用が大きいからである。スピン軌道トルク配線は、最外殻にｄ電子又はｆ電子を有する原子番号３９以上の原子番号が大きい非磁性金属だけからなってもよい。
通常、金属に電流を流すとすべての電子はそのスピンの向きに関わりなく、電流とは逆向きに動くのに対して、最外殻にｄ電子又はｆ電子を有する原子番号が大きい非磁性金属はスピン軌道相互作用が大きいためにスピンホール効果によって電子の動く方向が電子のスピンの向きに依存し、純スピン流が発生しやすい。また、スピン軌道トルク配線は金属の合金であることが好ましい。合金は異なる金属元素が一つの構造内に存在するため、結晶構造の対称性が低下し、純スピン流が発生しやすくなる。また合金を構成する金属元素の原子番号は、十分異なることがさらに好ましい。この場合、電子が感じる金属元素の軌道が大きく変化するため、より純スピン流が発生しやすくなる。
また、スピン軌道トルク配線は、磁性金属を含んでもよい。磁性金属とは、強磁性金属、あるいは、反強磁性金属を指す。非磁性金属に微量な磁性金属が含まれるとスピン軌道相互作用が増強され、スピン軌道トルク配線に流す電流に対するスピン流生成効率を高くできるからである。スピン軌道トルク配線は、反強磁性金属だけからなってもよい。
スピン軌道相互作用はスピン軌道トルク配線材料の物質の固有の内場によって生じるため、非磁性材料でも純スピン流が生じる。スピン軌道トルク配線材料に微量の磁性金属を添加すると、磁性金属自体が流れる電子スピンを散乱するためにスピン流生成効率が向上する。ただし、磁性金属の添加量が増大し過ぎると、発生した純スピン流が添加された磁性金属によって散乱されるため、結果としてスピン流が減少する作用が強くなる。したがって、添加される磁性金属のモル比はスピン軌道トルク配線の主成分のモル比よりも十分小さい方が好ましい。目安で言えば、添加される磁性金属のモル比は３％以下であることが好ましい。
また、スピン軌道トルク配線は、トポロジカル絶縁体を含んでもよい。スピン軌道トルク配線は、トポロジカル絶縁体だけからなってもよい。トポロジカル絶縁体とは、物質内部が絶縁体、あるいは、高抵抗体であるが、その表面にスピン偏極した金属状態が生じている物質である。物質にはスピン軌道相互作用という内部磁場のようなものがある。そこで外部磁場が無くてもスピン軌道相互作用の効果で新たなトポロジカル相が発現する。これがトポロジカル絶縁体であり、強いスピン軌道相互作用とエッジにおける反転対称性の破れにより純スピン流を高効率に生成することができる。
トポロジカル絶縁体としては例えば、ＳｎＴｅ，Ｂｉ１．５Ｓｂ０．５Ｔｅ１．７Ｓｅ１．３，ＴｌＢｉＳｅ２，Ｂｉ２Ｔｅ３，（Ｂｉ１－ｘＳｂｘ）２Ｔｅ３などが好ましい。これらのトポロジカル絶縁体は、高効率にスピン流を生成することが可能である。
「第４実施形態」
図８は、第４実施形態にかかる磁壁利用型アナログメモリ素子１０４の斜視模式図である。第４実施形態にかかる磁壁利用型アナログメモリ素子１０４は、磁化供給手段が異なる点が第１実施形態にかかる磁壁利用型アナログメモリ素子１００と異なる。その他の構成は、第１実施形態にかかる磁壁利用型アナログメモリ素子１００と同一であり、同一の構成には同一の符号を付している。
図８は、第４実施形態にかかる磁壁利用型アナログメモリ素子１０４の斜視模式図である。第４実施形態にかかる磁壁利用型アナログメモリ素子１０４は、磁化供給手段が異なる点が第１実施形態にかかる磁壁利用型アナログメモリ素子１００と異なる。その他の構成は、第１実施形態にかかる磁壁利用型アナログメモリ素子１００と同一であり、同一の構成には同一の符号を付している。
第４実施形態かかる磁壁利用型アナログメモリ素子１０４において磁化供給手段は、磁壁駆動層３に絶縁層３６、３７を介して接続された第１電圧印加端子３４と第２電圧印加端子３５である。以下、第１電圧印加端子３４と第２電圧印加端子３５をまとめて電圧印加端子と言う場合がある。
第４実施形態かかる磁壁利用型アナログメモリ素子１０４は磁化供給手段が異なるため、書き込み時の動作が異なる。磁壁利用型アナログメモリ素子１０４を書き込む際には、磁化固定層１と第１電圧印加端子３４又は第２電圧印加端子３５の間に電圧を印加する。
例えば、磁化固定層１と第１電圧印加端子３４の間に電圧を印加すると、第１領域３ａの磁化Ｍ３ａの一部が電圧の影響を受ける。電圧をパルスで印加すると磁化Ｍ３ａの一部は、電圧印加時にはＺ方向に配向し、電圧印加が止まったタイミングで磁化容易方向＋Ｘ方向又は－Ｘ方向に配向する。このＺ方向に配向した磁化が＋Ｘ方向又は－Ｘ方向に倒れるかは等確率であり、パルス電圧を印加するタイミング、回数、周期を調整することで、磁化Ｍ３ａの一部を＋Ｘ方向から－Ｘ方向に配向させることができる。
このように、磁壁駆動層３に電圧をパルスで印加することで、磁壁駆動層３に所定の方向のスピンを供給することができる。その結果、磁壁駆動層３の第１領域３ａと第２領域３ｂの構成比率が変更され、磁壁ＤＷの位置が移動することで、データを多値で記録できる。
一方で、絶縁層３６、３７は読み込み時の電流の流れを阻害する。そのため、絶縁層３６、３７の存在は、磁壁利用型アナログメモリ素子１０４の出力特性を小さくするおそれがある。この場合は、図９に示す磁壁利用型アナログメモリ素子１０４のように、読み出し電流が流れる読み出し用配線３８を設けてもよい。
以上、本発明の実施形態について図面を参照して詳述したが、各実施形態における各構成及びそれらの組み合わせ等は一例であり、本発明の趣旨から逸脱しない範囲内で、構成の付加、省略、置換、及びその他の変更が可能である。
磁化供給手段は、第１領域３ａに磁化を供給する手段と、第２領域３ｂに磁化を供給する手段とが異なっていてもよい。例えば、第１領域３ａに磁化を供給する手段が第１磁化供給層４であり、第２領域３ｂに磁化を供給する手段が第２配線１５でもよい。このように、第１実施形態から第４実施形態にかかる磁化供給手段をそれぞれ組み合わせて配置してもよい。また磁化供給手段として、磁壁駆動層３に流す書き込み電流そのものをスピン偏極電流としてもよい。
（磁壁利用型アナログメモリ）
本実施形態にかかる磁壁利用型アナログメモリは、上述の実施形態にかかる磁壁利用型アナログメモリ素子を複数備える。
本実施形態にかかる磁壁利用型アナログメモリは、上述の実施形態にかかる磁壁利用型アナログメモリ素子を複数備える。
図１０に、本実施形態に係る磁壁利用型アナログメモリ２００の回路構造の一例を模式的に示した図である。磁壁利用型アナログメモリ２００は、複数の磁壁利用型アナログメモリ素子１００と、第１配線２０１と、第１制御素子２０２と、第２配線２０３と、第２制御素子２０４と、第３配線２０５と、セル選択制御素子２０６と、を有する。
第１配線２０１は、それぞれの磁壁利用型アナログメモリ素子１００の磁化固定層１に接続され、それぞれの磁化固定層１と第１制御素子２０２とを繋ぐ。第２配線２０３は、それぞれの磁壁利用型アナログメモリ素子１００の第１磁化供給層４に接続され、それぞれの第１磁化供給層４と第２制御素子２０４とを繋ぐ。第３配線２０５は、それぞれの磁壁利用型アナログメモリ素子１００の第２磁化供給層５に接続され、それぞれの第１磁化供給層４とセル選択制御素子２０６とを繋ぐ。
第１配線２０１、第２配線２０３及び第３配線２０５は、通常の配線の材料として用いられる材料を用いることができる。例えば、アルミニウム、銀、銅、金等を用いることができる。
第１制御素子２０２は、第１配線２０１に流れる電流を制御する。第２制御素子２０４は、第２配線２０３に流れる電流を制御する。セル選択制御素子２０６は、書き込み及び読み出し時にいずれの磁壁利用型アナログメモリ素子１００に電流を流すかを制御する。
第１制御素子２０２、第２制御素子２０４及びセル選択制御素子２０６は、公知のスイッチング素子を用いることができる。例えば、電界効果トランジスタ等に代表されるトランジスタ素子等を用いることができる。
磁壁利用型アナログメモリ２００にデータを書き込む際は、第２制御素子２０４とデータを書き込みたい磁壁利用型アナログメモリ素子１００に接続されたセル選択制御素子２０６を開放する。これにより所定の磁壁利用型アナログメモリ素子１００の磁壁駆動層３の磁壁ＤＷが移動し、データが書き込まれる。
磁壁利用型アナログメモリ２００からデータを読み出す際は、第１制御素子２０２とデータを書き込みたい磁壁利用型アナログメモリ素子１００に接続されたセル選択制御素子２０６を開放する。これにより所定の磁壁利用型アナログメモリ素子１００のデータが読み出される。
（不揮発性ロジック回路）
本実施形態にかかる不揮発性ロジック回路は、本実施形態にかかる磁壁利用型アナログメモリ素子がアレイ状に配置され、アレイ内あるいはアレイ以外のいずれかにＳＴＴ－ＭＲＡＭを備え、記憶機能と論理機能を有し、記憶機能として磁壁利用型アナログメモリ素子及びＳＴＴ－ＭＲＡＭを備えてなる。
磁壁利用型アナログメモリ素子とＳＴＴ－ＭＲＡＭは同一の工程で作製することが可能であるため、コストの削減が可能である。また、デジタル的であるＳＴＴ－ＭＲＡＭがアレイ状に配置された磁壁利用型アナログメモリ素子と同一回路に設置されることで、入出力をデジタル化し、内部ではアナログで処理することが可能なロジックを形成することができる。
本実施形態にかかる不揮発性ロジック回路は、本実施形態にかかる磁壁利用型アナログメモリ素子がアレイ状に配置され、アレイ内あるいはアレイ以外のいずれかにＳＴＴ－ＭＲＡＭを備え、記憶機能と論理機能を有し、記憶機能として磁壁利用型アナログメモリ素子及びＳＴＴ－ＭＲＡＭを備えてなる。
磁壁利用型アナログメモリ素子とＳＴＴ－ＭＲＡＭは同一の工程で作製することが可能であるため、コストの削減が可能である。また、デジタル的であるＳＴＴ－ＭＲＡＭがアレイ状に配置された磁壁利用型アナログメモリ素子と同一回路に設置されることで、入出力をデジタル化し、内部ではアナログで処理することが可能なロジックを形成することができる。
（磁気ニューロ素子）
図１１は、本実施形態に係る磁気ニューロ素子の一例の断面模式図である。本実施形態にかかる磁気ニューロ素子３００は、上述の磁壁利用型アナログメモリ素子と、制御回路を有する電流源（図示略）とを備える。磁壁利用型アナログメモリ素子の磁壁駆動層３の長手方向には、第１記憶部３０１と該第１記憶部３０１を挟む第２記憶部３０２および第３記憶部３０３とがある。制御回路は、第１記憶部３０１、第２記憶部３０２および第３記憶部３０３のすべての記憶部に少なくとも一回は留まるように順に磁壁を移動させ得る書き込み電流を流す。
図１１は、本実施形態に係る磁気ニューロ素子の一例の断面模式図である。本実施形態にかかる磁気ニューロ素子３００は、上述の磁壁利用型アナログメモリ素子と、制御回路を有する電流源（図示略）とを備える。磁壁利用型アナログメモリ素子の磁壁駆動層３の長手方向には、第１記憶部３０１と該第１記憶部３０１を挟む第２記憶部３０２および第３記憶部３０３とがある。制御回路は、第１記憶部３０１、第２記憶部３０２および第３記憶部３０３のすべての記憶部に少なくとも一回は留まるように順に磁壁を移動させ得る書き込み電流を流す。
第１記憶部３０１は、磁壁駆動層３の平面視して磁化固定層１と重なる部分である。第２記憶部３０２は、平面視して磁化固定層１及び第２磁化供給層５と重なる部分の間の部分で（磁化固定層１及び第２磁化供給層５のいずれとも重ならない部分）ある。また、第３記憶部３０３は、平面視して磁化固定層１と第１磁化供給層４との間の部分（磁化固定層１及び第１磁化供給層４のいずれとも重ならない部分）である。
磁気ニューロ素子はシナプスの動作を模擬する素子であり、本実施形態にかかる磁壁利用型アナログメモリ素子に制御回路を設けることで磁気ニューロ素子として利用できる。
シナプスは、外部からの刺激に対して線形な出力を持ち、また、逆向きの負荷が与えられた際にはヒステリシスがなく、可逆的に出力する。磁壁ＤＷの駆動（移動）によって磁化固定層１と磁壁駆動層３のそれぞれの磁化方向が平行な部分の面積が連続的に変化すると、磁化固定層１と磁壁駆動層３のそれぞれの磁化方向が平行な部分に形成される電流経路と反平行な部分に形成される電流経路とによる並列回路が形成される。
磁壁駆動層３の磁壁ＤＷが移動すると、磁化方向が平行な部分の面積率と磁化方向が反平行な部分の面積率との比が変化し、比較的線形な抵抗変化が得られる。また磁壁ＤＷの移動は電流の大きさと印可される電流パルスの時間に依存する。そのため電流の大きさと向き、さらに、印可される電流パルスの時間を外部からの負荷として見なすことができる。
（記憶の初期段階）
例えば、磁壁駆動層３の磁壁が－Ｘ方向に最大に移動した場合、磁壁ＤＷは第２磁化供給層５の磁化固定層１側の端部３０２ａで安定化する。電流を第１磁化供給層４から第２磁化供給層５に流すと、電子が第２磁化供給層５から第１磁化供給層４に流れ、第２磁化供給層５及び磁壁駆動層３の内部でスピン偏極した電子がスピントランスファーを起こし、磁壁ＤＷが＋Ｘ方向に移動する。磁壁ＤＷが磁化固定層１の第２磁化供給層５側の端部３０２ｂに達するまでは磁壁ＤＷが移動しても、読み出しの抵抗は変化しない。この状態（第２記憶部３０２内に磁壁ＤＷが配置する場合）を記憶の初期段階と呼ぶ。記憶の初期段階ではデータとしての記録はされていないが、データを記録するための準備が整えられている状態である。
例えば、磁壁駆動層３の磁壁が－Ｘ方向に最大に移動した場合、磁壁ＤＷは第２磁化供給層５の磁化固定層１側の端部３０２ａで安定化する。電流を第１磁化供給層４から第２磁化供給層５に流すと、電子が第２磁化供給層５から第１磁化供給層４に流れ、第２磁化供給層５及び磁壁駆動層３の内部でスピン偏極した電子がスピントランスファーを起こし、磁壁ＤＷが＋Ｘ方向に移動する。磁壁ＤＷが磁化固定層１の第２磁化供給層５側の端部３０２ｂに達するまでは磁壁ＤＷが移動しても、読み出しの抵抗は変化しない。この状態（第２記憶部３０２内に磁壁ＤＷが配置する場合）を記憶の初期段階と呼ぶ。記憶の初期段階ではデータとしての記録はされていないが、データを記録するための準備が整えられている状態である。
（主記憶段階）
磁壁ＤＷが磁化固定層１の下部（平面視して重なる部分、第１記憶部３０１）を通過している間は、読み出し時の抵抗が変化する。電流を第１磁化供給層４から第２磁化供給層５に流すことを外部からの負荷とし、負荷にある程度比例した線形の抵抗値変化を読み出すことができる。これが主記憶段階である。すなわち、第１記憶部３０１内に磁壁ＤＷが配置する場合を記憶の主記憶段階と呼ぶ。磁壁ＤＷが磁化固定層１の一方のＸ方向の端部より外側にいる状態を記憶、あるいは、無記憶と定義し、磁壁ＤＷが磁化固定層１の他方の端部より外側にいる状態を無記憶、あるいは、記憶と定義する。磁壁駆動層３に流れる電流の向きを逆にすると、逆の作用となる。
磁壁ＤＷが磁化固定層１の下部（平面視して重なる部分、第１記憶部３０１）を通過している間は、読み出し時の抵抗が変化する。電流を第１磁化供給層４から第２磁化供給層５に流すことを外部からの負荷とし、負荷にある程度比例した線形の抵抗値変化を読み出すことができる。これが主記憶段階である。すなわち、第１記憶部３０１内に磁壁ＤＷが配置する場合を記憶の主記憶段階と呼ぶ。磁壁ＤＷが磁化固定層１の一方のＸ方向の端部より外側にいる状態を記憶、あるいは、無記憶と定義し、磁壁ＤＷが磁化固定層１の他方の端部より外側にいる状態を無記憶、あるいは、記憶と定義する。磁壁駆動層３に流れる電流の向きを逆にすると、逆の作用となる。
（記憶の深層化段階）
磁壁ＤＷが磁化固定層１の第１磁化供給層４側の端部３０３ｂに達して、磁化固定層１から離れる方向に磁壁ＤＷが移動する際には、読み込みの出力は変化しない。しかしながら、磁壁ＤＷが磁化固定層１から十分離れた後は、逆向きの負荷が印可されても、磁壁ＤＷが磁化固定層１の端部３０３ｂに達するまでは読み込み時の出力は変化しない。すなわち、第３記憶部３０３に磁壁ＤＷがいる際は、外部からの負荷が与えられても記憶を失わず、記憶が深層化されている。すなわち、第３記憶部３０３内に磁壁ＤＷが配置する場合を記憶の深層化段階と呼ぶ。
磁壁ＤＷが磁化固定層１の第１磁化供給層４側の端部３０３ｂに達して、磁化固定層１から離れる方向に磁壁ＤＷが移動する際には、読み込みの出力は変化しない。しかしながら、磁壁ＤＷが磁化固定層１から十分離れた後は、逆向きの負荷が印可されても、磁壁ＤＷが磁化固定層１の端部３０３ｂに達するまでは読み込み時の出力は変化しない。すなわち、第３記憶部３０３に磁壁ＤＷがいる際は、外部からの負荷が与えられても記憶を失わず、記憶が深層化されている。すなわち、第３記憶部３０３内に磁壁ＤＷが配置する場合を記憶の深層化段階と呼ぶ。
なお、磁壁駆動層３に流れる電流の向きを逆向きにすると、記憶の初期段階、主記憶段階および記憶の深層化段階と各記憶部との対応は逆となる。
このように磁壁利用型アナログメモリをシナプスの動作を模擬する磁気ニューロ素子として用いるためには、磁壁ＤＷの移動を記憶の初期段階、主記憶段階および記憶の深層化段階を順に経る必要がある。磁壁ＤＷの移動は、書き込み電流を流す電流源によって制御される。すなわち磁壁利用型アナログメモリは、少なくとも第１記憶部、第２記憶部および第３記憶部のすべての記憶部に少なくとも一回は留まるように順に磁壁を移動させ得る書き込み電流を流すように制御する制御回路を有する電流源（図示略）を備えることで、磁気ニューロ素子として機能する。第１記憶部３０１、第２記憶部３０２および第３記憶部３０３のそれぞれを何回の移動で磁壁が通過し切るかは、書き込み電流の条件によって決める。
（記憶の忘却段階）
無記憶状態に磁壁駆動層３の磁壁を移動させることによって、記憶を忘却することができる。また、外部磁場、熱、及び物理的な歪みを与えることによっても、磁壁の駆動や消失を生じさせることができる。磁壁利用型アナログメモリは、出力が一定の低抵抗と高抵抗の値を示すため、記憶と無記憶は定義によって決定される。また、磁壁駆動層３に電流を流す以外の方法で磁壁を移動や消失させる場合にはランダムとなるため、複数の磁壁利用型アナログメモリ間での情報の相関が失われる。これらを記憶の忘却段階と呼ぶ。
無記憶状態に磁壁駆動層３の磁壁を移動させることによって、記憶を忘却することができる。また、外部磁場、熱、及び物理的な歪みを与えることによっても、磁壁の駆動や消失を生じさせることができる。磁壁利用型アナログメモリは、出力が一定の低抵抗と高抵抗の値を示すため、記憶と無記憶は定義によって決定される。また、磁壁駆動層３に電流を流す以外の方法で磁壁を移動や消失させる場合にはランダムとなるため、複数の磁壁利用型アナログメモリ間での情報の相関が失われる。これらを記憶の忘却段階と呼ぶ。
（磁気ニューロ素子を用いた人工的な脳）
本実施形態にかかる磁気ニューロ素子はシナプスの動きを模擬し、記憶の初期段階、主記憶段階、そして、記憶の深層化段階を経ることができるメモリである。すなわち、磁壁利用型アナログメモリを複数回路上に設置することで、脳の模擬をすることが可能である。一般的なメモリのように縦横に均等にアレイさせた配置では集積度が高い脳を形成することが可能である。
本実施形態にかかる磁気ニューロ素子はシナプスの動きを模擬し、記憶の初期段階、主記憶段階、そして、記憶の深層化段階を経ることができるメモリである。すなわち、磁壁利用型アナログメモリを複数回路上に設置することで、脳の模擬をすることが可能である。一般的なメモリのように縦横に均等にアレイさせた配置では集積度が高い脳を形成することが可能である。
図１２に示したように特定の回路を持った複数の磁気ニューロ素子を一つの塊として、これらをアレイ配置することで、外部負荷からの認識度が異なる脳を形成することが可能である。図１３は、磁気ニューロ素子をアレイ配置した積和演算回路である。図１３では、図視左方向からそれぞれの配線に同時にデータが入力される。入力されたデータは、磁気ニューロ素子が記録している重み（記憶の初期段階、主記憶段階および記憶の深層化段階）に基づいてデータを出力する。それぞれの磁気ニューロ素子から出力された各データは、列方向に束ねられて出力される。図１３に示す積和演算回路を備えるニューロモロフィックコンピュータは、脳のように例えば、色について感度の良い脳や言語の理解度が高い脳などの個性を生むことができる。つまり、外部のセンサから入手された情報を、視覚、味覚、触覚、嗅覚及び聴覚認識に最適化された五感領域で認識の処理を行い、さらに、論理的思考領域で判断することによって、次の行動を決定するというプロセスを形成させることが可能である。さらに、磁壁駆動層３の材料を変化させると、負荷に対する磁壁の駆動速度や磁壁の形成方法が変化するため、その変化を個性とした人工的な脳を形成することが可能となる。
１…磁化固定層、２…非磁性層、３…磁壁駆動層、３ａ…第１領域、３ｂ…第２領域、４…第１磁化供給層、５…第２磁化供給層、１４…第１配線、１５…第２配線、２４…第１スピン軌道トルク配線、２５…第２スピン軌道トルク配線、３４…第１電圧印加端子、３５…第２電圧印加端子、３６，３７…絶縁層、３８…読み出し用配線、１００，１０１，１０２…磁壁利用型アナログメモリ素子、２００…磁壁利用型アナログメモリ、２０１…第１配線、２０２…第１制御素子、２０３…第２配線、２０４…第２制御素子、２０５…第３配線、２０６…セル選択制御素子、３００…磁気ニューロ素子、３０１…第１記憶部、３０２…第２記憶部、３０３…第３記憶部、Ｍ１，Ｍ３ａ，Ｍ３ｂ，Ｍ４，Ｍ５…磁化、ＩＷ１，ＩＷ２，ＩＲ，Ｉ１４，Ｉ１５，Ｉ２４，Ｉ２５…電流、ｅ１，ｅ２…伝導電子、Ｒ３ａ，Ｒ３ｂ，ＲＤＷ…抵抗、ＤＷ…磁壁
Claims (9)
- 複数の磁壁利用型アナログメモリ素子と、第１制御素子と、第２制御素子と、複数のセル選択制御素子と、第１配線と、第２配線と、複数の第３配線と、制御回路を有する電流源とを備え、
前記複数の磁壁利用型アナログメモリ素子はそれぞれ、
第１の方向に磁化が配向した磁化固定層と、
前記磁化固定層の一面に設けられた非磁性層と、
前記第１の方向に磁化が配向した第１領域と、前記第１の方向と反対の第２の方向に磁化が配向した第２領域と、これらの領域の界面をなす磁壁と、を有し、前記磁化固定層に対して前記非磁性層を挟んで設けられた磁壁駆動層と、を有し、
前記第１配線は、前記複数の磁壁利用型アナログメモリ素子のそれぞれの前記磁化固定層と前記第１制御素子とを繋ぎ、
前記第２配線は、前記複数の磁壁利用型アナログメモリ素子のそれぞれの前記第１領域と前記第２制御素子とを電気的に繋ぐ構成の一部であり、
前記第３配線はそれぞれ、前記複数の磁壁利用型アナログメモリ素子のそれぞれの前記第２領域と前記セル選択制御素子のそれぞれとを電気的に繋ぐ構成の一部であり、
前記第１制御素子と前記セル選択制御素子とは、電流制御手段の一部であり、読み出し時に前記磁化固定層と前記第２領域との間に電流を流し、
前記磁壁駆動層は、長手方向に並ぶ第１記憶部と、該第１記憶部を挟む第２記憶部および第３記憶部とを有し、
前記第１記憶部は、前記磁壁駆動層の平面視して前記磁化固定層と重なる部分であり、
前記第２記憶部及び前記第３記憶部は、平面視して前記磁化固定層と重ならない部分であり、
前記制御回路は、前記第１記憶部、前記第２記憶部および前記第３記憶部のすべての記憶部に少なくとも一回は留まるように順に磁壁を移動させ得る書き込み電流を制御する、磁壁利用型アナログメモリ。 - 前記磁壁利用型アナログメモリ素子は、前記磁壁駆動層に前記第１の方向に配向した磁化を供給する第１磁化供給手段及び前記第２の方向に配向した磁化を供給する第２磁化供給手段をさらに有し、
前記第１磁化供給手段と前記第２磁化供給手段とのうち少なくとも一方は、前記磁壁駆動層に接し、前記第１の方向又は前記第２の方向に配向した磁化を有する磁化供給層である、請求項１に記載の磁壁利用型アナログメモリ。 - 前記磁壁利用型アナログメモリ素子は、前記磁壁駆動層に前記第１の方向に配向した磁化を供給する第１磁化供給手段及び前記第２の方向に配向した磁化を供給する第２磁化供給手段をさらに有し、
前記第１磁化供給手段と前記第２磁化供給手段とのうち少なくとも一方は、前記磁壁駆動層と電気的に絶縁され、前記磁壁駆動層に対して交差する方向に延在する配線である、請求項１に記載の磁壁利用型アナログメモリ。 - 前記磁壁利用型アナログメモリ素子は、前記磁壁駆動層に前記第１の方向に配向した磁化を供給する第１磁化供給手段及び前記第２の方向に配向した磁化を供給する第２磁化供給手段をさらに有し、
前記第１磁化供給手段と前記第２磁化供給手段とのうち少なくとも一方は、前記磁壁駆動層に接し、前記磁壁駆動層に対して交差する方向に延在するスピン軌道トルク配線である、請求項１に記載の磁壁利用型アナログメモリ。 - 前記磁壁利用型アナログメモリ素子は、前記磁壁駆動層に前記第１の方向に配向した磁化を供給する第１磁化供給手段及び前記第２の方向に配向した磁化を供給する第２磁化供給手段をさらに有し、
前記第１磁化供給手段と前記第２磁化供給手段とのうち少なくとも一方は、前記磁壁駆動層に絶縁層を介して接続された電圧印加手段である、請求項１に記載の磁壁利用型アナログメモリ。 - 前記電流制御手段が、読出し時に前記第２領域の電位を前記磁化固定層の電位より低く設定する電位制御手段である、請求項１～５のいずれか一項に記載の磁壁利用型アナログメモリ。
- 前記電流制御手段は、電流の流れ方向を制御する整流素子をさらに含む、請求項１～５のいずれか一項に記載の磁壁利用型アナログメモリ。
- 請求項１～７のいずれか一項に記載の磁壁利用型アナログメモリを有し、
前記磁壁利用型アナログメモリにおいて、前記磁壁利用型アナログメモリ素子はアレイ状に配置され、
前記アレイ内あるいは前記アレイ以外のいずれかにＳＴＴ－ＭＲＡＭを備え、
記憶機能と論理機能を有し、記憶機能として前記磁壁利用型アナログメモリ素子及び前記ＳＴＴ－ＭＲＡＭを備えてなる、不揮発性ロジック回路。 - 請求項１～７のいずれか一項に記載の磁壁利用型アナログメモリを備えた磁気ニューロ素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/945,119 US10553299B2 (en) | 2017-04-14 | 2018-04-04 | Magnetic domain wall type analog memory element, magnetic domain wall type analog memory, nonvolatile logic circuit, and magnetic neuro-element |
| US16/724,445 US10839930B2 (en) | 2017-04-14 | 2019-12-23 | Magnetic domain wall type analog memory element, magnetic domain wall type analog memory, nonvolatile logic circuit, and magnetic neuro-element |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017080414 | 2017-04-14 | ||
| JP2017080414 | 2017-04-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018182291A JP2018182291A (ja) | 2018-11-15 |
| JP7013839B2 true JP7013839B2 (ja) | 2022-02-01 |
Family
ID=64276243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017243187A Active JP7013839B2 (ja) | 2017-04-14 | 2017-12-19 | 磁壁利用型アナログメモリ、不揮発性ロジック回路及び磁気ニューロ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7013839B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210303981A1 (en) * | 2018-11-21 | 2021-09-30 | Tdk Corporation | Reservoir element and neuromorphic element |
| WO2020174569A1 (ja) * | 2019-02-26 | 2020-09-03 | Tdk株式会社 | 磁気記録アレイ、積和演算器及びニューロモーフィックデバイス |
| WO2020178903A1 (ja) * | 2019-03-01 | 2020-09-10 | Tdk株式会社 | 積和演算器、ニューロモーフィックデバイスおよび積和演算方法 |
| WO2020194366A1 (ja) * | 2019-03-22 | 2020-10-01 | Tdk株式会社 | 不揮発性連想メモリセル、不揮発性連想メモリ装置、及びモニター方法 |
| JP7419729B2 (ja) * | 2019-10-01 | 2024-01-23 | Tdk株式会社 | 磁壁移動素子及び磁気記録アレイ |
| US11922985B2 (en) | 2020-10-01 | 2024-03-05 | Samsung Electronics Co., Ltd. | Magnetic memory device and magnetic memory apparatus |
| JP7143968B1 (ja) * | 2021-01-12 | 2022-09-29 | Tdk株式会社 | 磁気アレイ、磁気アレイの制御方法及び磁気アレイの制御プログラム |
| WO2022158545A1 (ja) * | 2021-01-20 | 2022-07-28 | 国立大学法人東京大学 | フォトニックスピンレジスタ、情報書き込み方法、及び情報読み出し方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006090656A1 (ja) | 2005-02-23 | 2006-08-31 | Osaka University | パルス電流による磁壁移動に基づいた磁気抵抗効果素子および高速磁気記録装置 |
| JP2006270069A (ja) | 2005-02-23 | 2006-10-05 | Hitachi Ltd | パルス電流による磁壁移動に基づいた磁気抵抗効果素子および高速磁気記録装置 |
| JP2007201059A (ja) | 2006-01-25 | 2007-08-09 | Toshiba Corp | 磁気素子、磁気記録装置及び書き込み方法 |
| WO2009101827A1 (ja) | 2008-02-13 | 2009-08-20 | Nec Corporation | 磁壁移動素子及び磁気ランダムアクセスメモリ |
| WO2011140471A1 (en) | 2010-05-06 | 2011-11-10 | Qualcomm Incorporated | Method and apparatus of probabilistic programming multi-level memory in cluster states of bi-stable elements |
| US20120163069A1 (en) | 2009-04-30 | 2012-06-28 | Centre National De La Recherche Scientifique | Memristor Device with Resistance Adjustable by Moving a Magnetic Wall by Spin Transfer and Use of Said Memristor in a Neural Network |
| US20140056060A1 (en) | 2012-08-26 | 2014-02-27 | Alexey Vasilyevitch Khvalkovskiy | Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction |
| WO2016182085A1 (ja) | 2015-05-14 | 2016-11-17 | 国立大学法人東北大学 | 磁気抵抗効果素子及び磁気メモリ装置 |
| JP2017011135A (ja) | 2015-06-23 | 2017-01-12 | 国立大学法人秋田大学 | 電界記録型磁気メモリ |
-
2017
- 2017-12-19 JP JP2017243187A patent/JP7013839B2/ja active Active
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006090656A1 (ja) | 2005-02-23 | 2006-08-31 | Osaka University | パルス電流による磁壁移動に基づいた磁気抵抗効果素子および高速磁気記録装置 |
| JP2006270069A (ja) | 2005-02-23 | 2006-10-05 | Hitachi Ltd | パルス電流による磁壁移動に基づいた磁気抵抗効果素子および高速磁気記録装置 |
| JP2007201059A (ja) | 2006-01-25 | 2007-08-09 | Toshiba Corp | 磁気素子、磁気記録装置及び書き込み方法 |
| WO2009101827A1 (ja) | 2008-02-13 | 2009-08-20 | Nec Corporation | 磁壁移動素子及び磁気ランダムアクセスメモリ |
| US20110129691A1 (en) | 2008-02-13 | 2011-06-02 | Nobuyuki Ishiwata | Domain wall motion element and magnetic random access memory |
| US20120163069A1 (en) | 2009-04-30 | 2012-06-28 | Centre National De La Recherche Scientifique | Memristor Device with Resistance Adjustable by Moving a Magnetic Wall by Spin Transfer and Use of Said Memristor in a Neural Network |
| US20110273926A1 (en) | 2010-05-06 | 2011-11-10 | Qualcomm Incorporated | Method and Apparatus of Probabilistic Programming Multi-Level Memory in Cluster States Of Bi-Stable Elements |
| WO2011140471A1 (en) | 2010-05-06 | 2011-11-10 | Qualcomm Incorporated | Method and apparatus of probabilistic programming multi-level memory in cluster states of bi-stable elements |
| JP2013530479A (ja) | 2010-05-06 | 2013-07-25 | クアルコム，インコーポレイテッド | 双安定素子のクラスタ状態にあるマルチレベルメモリの確率的なプログラミングの方法および装置 |
| US20140056060A1 (en) | 2012-08-26 | 2014-02-27 | Alexey Vasilyevitch Khvalkovskiy | Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction |
| JP2014045196A (ja) | 2012-08-26 | 2014-03-13 | Samsung Electronics Co Ltd | スイッチングに基づいたスピン軌道相互作用を使用する磁気トンネルリング接合と、磁気トンネルリング接合を利用するメモリを提供するための方法及びシステム |
| WO2016182085A1 (ja) | 2015-05-14 | 2016-11-17 | 国立大学法人東北大学 | 磁気抵抗効果素子及び磁気メモリ装置 |
| JP2017011135A (ja) | 2015-06-23 | 2017-01-12 | 国立大学法人秋田大学 | 電界記録型磁気メモリ |
Non-Patent Citations (1)
| Title |
|---|
| SENGUPTA Abhronil et al.，A Vision for All-Spin Neural Networks: A Device to System Perspective，IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-I，2016年，Vol.63, No.12，p.2267-2277 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2018182291A (ja) | 2018-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7003991B2 (ja) | 磁壁利用型アナログメモリ素子、磁壁利用型アナログメモリ、不揮発性ロジック回路及び磁気ニューロ素子 | |
| US10892009B2 (en) | Magnetic wall utilization-analog memory element and magnetic wall utilization analog memory | |
| JP7013839B2 (ja) | 磁壁利用型アナログメモリ、不揮発性ロジック回路及び磁気ニューロ素子 | |
| JP6801711B2 (ja) | 交換バイアス利用型磁化反転素子、交換バイアス利用型磁気抵抗効果素子、交換バイアス利用型磁気メモリ、不揮発性ロジック回路および磁気ニューロン素子 | |
| JP7176578B2 (ja) | 磁気メモリ | |
| US10839930B2 (en) | Magnetic domain wall type analog memory element, magnetic domain wall type analog memory, nonvolatile logic circuit, and magnetic neuro-element | |
| JP6617829B2 (ja) | 磁壁利用型スピンｍｏｓｆｅｔ、磁壁利用型アナログメモリ、不揮発性ロジック回路および磁気ニューロ素子 | |
| JP6733822B2 (ja) | スピン流磁気抵抗効果素子及び磁気メモリ | |
| CN110268515B (zh) | 磁壁移动型磁记录元件及磁记录阵列 | |
| WO2019159885A1 (ja) | スピン素子及び磁気メモリ | |
| JP6919608B2 (ja) | スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ | |
| JP7056316B2 (ja) | 磁壁移動型磁気記録素子、磁壁移動型磁気抵抗効果素子及び磁気メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180123 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20180123 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200714 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210430 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210525 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210719 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210921 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211117 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20211221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220103 |