JP7010740B2 - メモリシステムおよび制御方法 - Google Patents
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Description
Tlatency=Thit×(N/M)+Tmiss×(1-N/M)
となる。
Tcomp_latency=Thit×(N’/M)+Tcomp_hit×(1-N’/M)
となる。
L2P Cache RAM=MaxCacheId’× (size of (CacheLine)+size of (CacheTag))+RegionMax×size of (Compressed L2P Address Map Line)
ここで、RegionMax×size of (Compressed L2P Address Map Line)は、圧縮L2Pテーブルキャッシュ32のサイズ、つまり領域61のサイズを示す。MaxCacheId’× (size of (CacheLine)+size of (CacheTag))は、L2Pテーブルキャッシュ31のサイズ、つまり領域62のサイズを示す。
L2P Cache RAM=MaxCacheId×(size of (CacheLine)+size of (CacheTag))なので、Max Cache ID’は、以下の式によって表すことができる。
Max Cache Id’=Max Cache Id-RegionMax×size of (Compressed L2P Address Map Line)/(size of (CacheLine)+size of (CacheTag))
圧縮率CompressRateは、size of (Compressed L2P Address Map Line)/size of (CacheLine)を示すので、size of (CacheLine) >> size of (CacheTag)が成り立つならば、MaxCacheIdは次のように近似できる。
Max Cache Id’ ≒ Max Cache Id-RegionMax×CompressRate
このように、L2P Cache RAM上に固定サイズ(最大サイズ)の圧縮L2Pテーブルキャッシュ32を割り当て、その余りにL2Pテーブルキャッシュ31を確保する構成においては、L2P Cache RAMのサイズが図11のように固定であるならば、必然的にL2Pテーブルキャッシュ31のサイズが小さくなる。
L2P Cache RAM=MaxCacheId’×(size of (CacheLine)+size of (CacheTag))+CurrentRegionMax×size of (Compressed L2P Address Map Line)
図12でも、図11と同じくL2P Cache RAMをMaxCacheIdで表すと、
L2P Cache RAM =MaxCacheId×(size of (CacheLine)+size of (CacheTag))なので、Max Cache ID’は、以下の式によって表すことができる。
Max Cache Id’=Max Cache Id-CurrentRegionMax×size of (Compressed L2P Address Map Line)/(size of (CacheLine) + size of (CacheTag))
ここで、図12でも、図11と同様に、(size of (CacheLine) + size of (CacheTag)は、L2Pテーブルキャッシュ32の一つのキャッシュエントリ(キャッシュライン)のサイズと一つのキャッシュエントリに対応するキャッシュタグのサイズとの和を示す。
Max Cache Id’≒ Max Cache Id-CurrentRegionMax×CompressRate
本実施形態では、CurrentRegionMax < RegionMaxとなるように、領域61の未使用領域61aをL2Pテーブルキャッシュ31として利用することによって、L2Pテーブルキャッシュ31のサイズを比較的大きくすることでき、L2Pテーブルキャッシュ31のキャッシュヒット率を高めることが可能となる。
Claims (11)
- ホストに接続可能なメモリシステムであって、
不揮発性メモリと、
前記不揮発性メモリに電気的に接続され、前記不揮発性メモリに格納された論理物理アドレス変換テーブルの内容の一部を第1のキャッシュとしてランダムアクセスメモリに格納し、前記論理物理アドレス変換テーブルの内容の少なくとも一部を圧縮することによって得られる圧縮アドレス変換データを第2のキャッシュとして前記ランダムアクセスメモリに格納するように構成されたコントローラとを具備し、前記第2のキャッシュは、前記第1のキャッシュに格納されるアドレス変換データの数よりも多くの数の圧縮アドレス変換データを格納するように構成され、
前記コントローラは、
前記ホストによって指定される第1の論理アドレスに対応するデータが格納されている前記不揮発性メモリの物理記憶位置を示す第1の物理アドレスを含む第1のアドレス変換データが前記第1のキャッシュに存在せず且つ前記第1のアドレス変換データに対応する第1の圧縮アドレス変換データが前記第2のキャッシュに存在する場合、前記第2のキャッシュ内の前記第1の圧縮アドレス変換データを伸張することによって得られる非圧縮アドレス変換データを前記第1のキャッシュに格納する動作と、前記非圧縮アドレス変換データから前記第1の物理アドレスを取得する動作とを実行し、
前記第1のアドレス変換データが前記第1のキャッシュに存在せず且つ前記第1の圧縮アドレス変換データが前記第2のキャッシュに存在しない場合、前記論理物理アドレス変換テーブルから前記第1のアドレス変換データをリードする動作と、前記リードされた第1のアドレス変換データを前記第1のキャッシュに格納する動作と、前記リードされた第1のアドレス変換データから前記第1の物理アドレスを取得する動作と、前記リードされた第1のアドレス変換データを圧縮し、前記リードされた第1のアドレス変換データを圧縮することによって得られる圧縮アドレス変換データを前記第2のキャッシュに格納する動作とを実行するように構成されている、メモリシステム。 - 前記第2のキャッシュは、前記メモリシステムの全論理アドレスに対する論理物理アドレス変換のための圧縮アドレス変換データを保持可能なサイズを有する請求項1記載のメモリシステム。
- ホストに接続可能なメモリシステムであって、
不揮発性メモリと、
前記不揮発性メモリに電気的に接続され、前記不揮発性メモリに格納された論理物理アドレス変換テーブルの内容の一部を第1のキャッシュとしてランダムアクセスメモリに格納し、前記論理物理アドレス変換テーブルの内容の少なくとも一部を圧縮することによって得られる圧縮アドレス変換データを第2のキャッシュとして前記ランダムアクセスメモリに格納するように構成されたコントローラとを具備し、
前記コントローラは、
前記第2のキャッシュが、前記メモリシステムの全論理アドレスに対する論理物理アドレス変換のための圧縮アドレス変換データを保持可能な第1のサイズを有するように、前記ランダムアクセスメモリ上に前記第2のキャッシュ用の第1の領域を確保し、前記ランダムアクセスメモリの残りの第2の領域を前記第1のキャッシュとして使用し、
前記ホストによって指定される第1の論理アドレスに対応するデータが格納されている前記不揮発性メモリの物理記憶位置を示す第1の物理アドレスを含む第1のアドレス変換データが前記第1のキャッシュに存在せず且つ前記第1のアドレス変換データに対応する第1の圧縮アドレス変換データが前記第2のキャッシュに存在する場合、前記第2のキャッシュ内の前記第1の圧縮アドレス変換データを伸張することによって得られる非圧縮アドレス変換データを前記第1のキャッシュに格納する動作と、前記非圧縮アドレス変換データから前記第1の物理アドレスを取得する動作とを実行し、
前記第1のアドレス変換データが前記第1のキャッシュに存在せず且つ前記第1の圧縮アドレス変換データが前記第2のキャッシュに存在しない場合、前記論理物理アドレス変換テーブルから前記第1のアドレス変換データをリードする動作と、前記リードされた第1のアドレス変換データを前記第1のキャッシュに格納する動作と、前記リードされた第1のアドレス変換データから前記第1の物理アドレスを取得する動作と、前記リードされた第1のアドレス変換データを圧縮し、前記リードされた第1のアドレス変換データを圧縮することによって得られる圧縮アドレス変換データを前記第2のキャッシュに格納する動作とを実行するように構成されている、メモリシステム。 - 前記コントローラは、前記第2のキャッシュにキャッシュされる前記圧縮アドレス変換データの量が増加されるに連れて前記第2のキャッシュのサイズが増えるように、前記第2のキャッシュのサイズを初期サイズから前記第1のサイズまで変更し、且つ前記第2のキャッシュのサイズが前記第1のサイズに増加されるまでは、前記第1の領域内の未使用領域と前記第2の領域の双方を前記第1のキャッシュとして使用するように構成されている請求項3記載のメモリシステム。
- 前記コントローラは、前記第2のキャッシュとして使用される領域が前記第1の領域の端部から前記第1の領域と前記第2の領域との間の境界に向かう方向に増加し且つ前記第1のキャッシュとして使用される領域が前記第2の領域の端部から前記境界に向かう方向に増加するように前記第1のキャッシュおよび前記第2のキャッシュを前記ランダムアクセスメモリ上に配置するように構成されている請求項4記載のメモリシステム。
- 前記コントローラは、圧縮データを伸張するデコーダ回路と、データを圧縮するエンコーダ回路とを備え、
前記第1のアドレス変換データが前記第1のキャッシュに存在せず且つ前記第1のアドレス変換データに対応する前記第1の圧縮アドレス変換データが前記第2のキャッシュに存在する場合、前記コントローラは、前記デコーダ回路によって前記第1の圧縮アドレス変換データを伸張し、
前記第1のアドレス変換データが前記第1のキャッシュに存在せず且つ前記第1の圧縮アドレス変換データが前記第2のキャッシュに存在しない場合、前記コントローラは、前記エンコーダ回路によって、前記リードされた第1のアドレス変換データを圧縮するように構成されている請求項1記載のメモリシステム。 - 前記第1のキャッシュは複数のキャッシュエントリを含み、前記第1のキャッシュの各キャッシュエントリは、連続する複数の論理アドレスに対応する複数の物理アドレスを含むアドレス変換データを格納し、
前記第2のキャッシュは、前記第1のキャッシュに含まれるキャッシュエントリの数よりも多い複数のキャッシュエントリを含み、前記第2のキャッシュの各キャッシュエントリは、前記複数の物理アドレスを含む前記アドレス変換データを圧縮することによって得られる圧縮アドレス変換データを格納する請求項1記載のメモリシステム。 - メモリシステム内の不揮発性メモリを制御する制御方法であって、
前記不揮発性メモリに格納された論理物理アドレス変換テーブルの内容の一部を第1のキャッシュとしてランダムアクセスメモリに格納し、前記論理物理アドレス変換テーブルの内容の少なくとも一部を圧縮することによって得られる圧縮アドレス変換データを第2のキャッシュとして前記ランダムアクセスメモリに格納することと、前記第2のキャッシュは、前記第1のキャッシュに格納されるアドレス変換データの数よりも多くの数の圧縮アドレス変換データを格納するように構成され、
ホストによって指定される第1の論理アドレスに対応するデータが格納されている前記不揮発性メモリの物理記憶位置を示す第1の物理アドレスを含む第1のアドレス変換データが前記第1のキャッシュに存在せず且つ前記第1のアドレス変換データに対応する第1の圧縮アドレス変換データが前記第2のキャッシュに存在する場合、前記第2のキャッシュ内の前記第1の圧縮アドレス変換データを伸張することによって得られる非圧縮アドレス変換データを前記第1のキャッシュに格納する動作と、前記非圧縮アドレス変換データから前記第1の物理アドレスを取得する動作とを実行することと、
前記第1のアドレス変換データが前記第1のキャッシュに存在せず且つ前記第1の圧縮アドレス変換データが前記第2のキャッシュに存在しない場合、前記論理物理アドレス変換テーブルから前記第1のアドレス変換データをリードする動作と、前記リードされた第1のアドレス変換データを前記第1のキャッシュに格納する動作と、前記リードされた第1のアドレス変換データから前記第1の物理アドレスを取得する動作と、前記リードされた第1のアドレス変換データを圧縮し、前記リードされた第1のアドレス変換データを圧縮することによって得られる圧縮アドレス変換データを前記第2のキャッシュに格納する動作とを実行することとを具備する、制御方法。 - 前記第2のキャッシュは、前記メモリシステムの全論理アドレスに対する論理物理アドレス変換のための圧縮アドレス変換データを保持可能なサイズを有する請求項8記載の制御方法。
- メモリシステム内の不揮発性メモリを制御する制御方法であって、
前記不揮発性メモリに格納された論理物理アドレス変換テーブルの内容の一部を第1のキャッシュとしてランダムアクセスメモリに格納し、前記論理物理アドレス変換テーブルの内容の少なくとも一部を圧縮することによって得られる圧縮アドレス変換データを第2のキャッシュとして前記ランダムアクセスメモリに格納することと、
前記第2のキャッシュが、前記メモリシステムの全論理アドレスに対する論理物理アドレス変換のための圧縮アドレス変換データを保持可能な第1のサイズを有するように、前記ランダムアクセスメモリ上に前記第2のキャッシュ用の第1の領域を確保することと、
前記ランダムアクセスメモリの残りの第2の領域を前記第1のキャッシュとして使用することと、
ホストによって指定される第1の論理アドレスに対応するデータが格納されている前記不揮発性メモリの物理記憶位置を示す第1の物理アドレスを含む第1のアドレス変換データが前記第1のキャッシュに存在せず且つ前記第1のアドレス変換データに対応する第1の圧縮アドレス変換データが前記第2のキャッシュに存在する場合、前記第2のキャッシュ内の前記第1の圧縮アドレス変換データを伸張することによって得られる非圧縮アドレス変換データを前記第1のキャッシュに格納する動作と、前記非圧縮アドレス変換データから前記第1の物理アドレスを取得する動作とを実行することと、
前記第1のアドレス変換データが前記第1のキャッシュに存在せず且つ前記第1の圧縮アドレス変換データが前記第2のキャッシュに存在しない場合、前記論理物理アドレス変換テーブルから前記第1のアドレス変換データをリードする動作と、前記リードされた第1のアドレス変換データを前記第1のキャッシュに格納する動作と、前記リードされた第1のアドレス変換データから前記第1の物理アドレスを取得する動作と、前記リードされた第1のアドレス変換データを圧縮し、前記リードされた第1のアドレス変換データを圧縮することによって得られる圧縮アドレス変換データを前記第2のキャッシュに格納する動作とを実行することとを具備する、制御方法。 - 前記第2のキャッシュにキャッシュされる前記圧縮アドレス変換データの量が増加されるに連れて前記第2のキャッシュのサイズが増えるように、前記第2のキャッシュのサイズを初期サイズから前記第1のサイズまで変更することと、
前記第2のキャッシュのサイズが前記第1のサイズに増加されるまでは、前記第1の領域内の未使用領域と前記第2の領域の双方を前記第1のキャッシュとして使用することとをさらに具備する請求項10記載の制御方法。
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