JP7006475B2 - Semiconductor integrated circuit equipment - Google Patents
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Description
本発明は、半導体集積回路装置に関する。 The present invention relates to a semiconductor integrated circuit device.
従来、例えばハイブリッド自動車などの電動化車両には、車輪駆動用のモータやモータ電力供給用昇圧電源生成用のコンバータなどが搭載されており、当該モータ又はコンバータを駆動するための駆動回路を備える。駆動回路は、IGBTなどのパワー半導体スイッチング素子を備えたインバータを用いて構成され、マイクロコンピュータ(以下マイコンと略す)がPWM信号を駆動回路に出力して駆動することで、モータ、コンバータを駆動制御する。 Conventionally, an electrified vehicle such as a hybrid vehicle is equipped with a motor for driving wheels, a converter for generating boosted power for supplying motor power, and the like, and includes a drive circuit for driving the motor or converter. The drive circuit is configured by using an inverter equipped with a power semiconductor switching element such as an IGBT, and a microcomputer (hereinafter abbreviated as a microcomputer) outputs a PWM signal to the drive circuit to drive the motor and converter. do.
発明者は、背景技術欄に記載した駆動制御方式を採用すると共に以下の技術的構成を用いて各種開発を行っており、この技術的構成を採用する中で以下の課題を見出している。例えば、モータ、コンバータ又はその駆動回路が、例えば過電流又は過熱などの何らかの異常を生じたときには、駆動回路がマイコン及び他の半導体集積回路装置に異常信号を送信するように構成する。このときマイコンは、この異常信号が検出された後にPWM信号を停止することでモータ又はコンバータの駆動を停止指令する。 The inventor has adopted the drive control method described in the background technology column and is conducting various developments using the following technical configurations, and has found the following problems in adopting this technical configuration. For example, when a motor, converter or drive circuit thereof causes some abnormality such as overcurrent or overheating, the drive circuit is configured to transmit an abnormality signal to a microcomputer and other semiconductor integrated circuit devices. At this time, the microcomputer gives a stop command to drive the motor or the converter by stopping the PWM signal after the abnormal signal is detected.
他方、マイコンは、例えば各種のセンサ信号を入力して制御処理を実行するように構成されている。このため、マイコンはこの異常信号を検出する前においても各種処理が予めスケジューリングされている。このためマイコンがこの事前にスケジューリングされた各種処理を実行している最中に、異常信号に対応した割込処理することでPWM信号を停止することになれば多大な時間を要してしまう。このため、マイコンがPWM信号を出力停止指令する前に、他の半導体集積回路装置が異常信号を入力したときに当該半導体集積回路装置が当該PWM信号の出力を即座に遮断する遮断信号を出力し、これによりモータ又はコンバータの駆動を即座に停止できるようにすることが望ましい。 On the other hand, the microcomputer is configured to input various sensor signals and execute control processing, for example. Therefore, various processes are scheduled in advance in the microcomputer even before the abnormal signal is detected. Therefore, it takes a lot of time to stop the PWM signal by performing interrupt processing corresponding to the abnormal signal while the microcomputer is executing various pre-scheduled processes. Therefore, before the microcomputer issues an output stop command for the PWM signal, when another semiconductor integrated circuit device inputs an abnormal signal, the semiconductor integrated circuit device outputs a cutoff signal that immediately cuts off the output of the PWM signal. It is desirable that the drive of the motor or converter can be stopped immediately.
しかしながら、半導体集積回路装置の端子数の都合上、半導体集積回路装置の遮断信号の出力端子が隣接することがあり、これらの出力端子が、基板上の導電性異物付着などの影響により短絡してしまうことが想定される。このような場合、例えば、半導体集積回路装置が異常信号を入力したときに遮断信号を出力したとしても、この短絡の影響により遮断信号がマスクされてしまうことがあり、モータ又はコンバータの駆動を停止できない虞がある。 However, due to the number of terminals of the semiconductor integrated circuit device, the output terminals of the cutoff signal of the semiconductor integrated circuit device may be adjacent to each other, and these output terminals are short-circuited due to the influence of the adhesion of conductive foreign matter on the substrate. It is expected that it will end up. In such a case, for example, even if the semiconductor integrated circuit device outputs a cutoff signal when an abnormal signal is input, the cutoff signal may be masked due to the influence of this short circuit, and the drive of the motor or converter is stopped. It may not be possible.
この種の課題を解決するため、特許文献1には、信号端子の短絡の発生を検出する技術が提案されている。この特許文献1記載の技術では、入力端子の信号と、この入力端子に隣接する出力端子の各信号レベルの推移を監視し、監視が開始された各信号レベルの推移が予め設定された判定時間以上同期している場合に入力端子及び出力端子の間に短絡が発生していると判定しているが、前述したように遮断信号の出力端子が隣接する構成を採用したときに、これらの短絡の発生を検出する技術は確立されていない。
In order to solve this kind of problem,
本発明は、上記事情に鑑みてなされたもので、その目的は、半導体集積回路装置の遮断信号の出力端子が隣接しているときに、当該出力端子が短絡したとしても、モータ又は/及びコンバータの駆動を少なくとも一時的に正常に停止できるようにした半導体集積回路装置を提供することにある。 The present invention has been made in view of the above circumstances, and an object thereof is a motor or / and a converter even if the output terminals of a semiconductor integrated circuit device are short-circuited when the output terminals of the cutoff signals are adjacent to each other. It is an object of the present invention to provide a semiconductor integrated circuit apparatus capable of stopping the drive of a semiconductor at least temporarily.
請求項1記載の発明は、マイクロコンピュータ(以下、マイコンと略す)がPWM信号を駆動回路に出力し駆動回路が1又は複数のモータ又は/及び1又は複数のコンバータを駆動する駆動制御システムを構成する半導体集積回路装置を対象としている。この請求項1記載の発明は、遮断信号出力端子と、遮断信号出力部と、監視部と、隣接遮断信号出力部と、を備える。遮断信号出力端子は、複数隣接しマイコンにより駆動回路に出力されるPWM信号を遮断する遮断信号を出力する。遮断信号出力部は、駆動回路から異常信号を入力すると、マイコンがPWM信号を出力停止するよりも速く、当該異常信号に応じて遮断信号を一の遮断信号出力端子を通じて出力する。監視部は、遮断信号出力部により一の遮断信号出力端子に遮断信号を出力したときに当該一の遮断信号出力端子における遮断信号の出力結果を監視する。隣接遮断信号出力部は、遮断信号出力部により出力される遮断信号と監視部による遮断信号の出力結果との不整合状態を所定時間以上継続したときには、一の遮断信号出力端子に隣接した他の遮断信号出力端子に遮断信号を出力する。
The invention according to
この場合、たとえ半導体集積回路装置の遮断信号の出力端子が隣接しており、これらの隣接した出力端子が短絡したとしても、遮断信号と当該遮断信号の出力結果との間で不整合状態を生じ、この不整合状態が所定時間以上継続したときには、隣接遮断信号出力部が他の遮断信号出力端子に遮断信号を出力するため、マイコンにより駆動回路に出力されるPWM信号を遮断できるようになり、駆動回路がモータ又は及びコンバータの駆動を正常に少なくとも一時的に停止できる。 In this case, even if the output terminals of the cutoff signal of the semiconductor integrated circuit device are adjacent to each other and these adjacent output terminals are short-circuited, a mismatch state occurs between the cutoff signal and the output result of the cutoff signal. When this mismatched state continues for a predetermined time or longer, the adjacent cutoff signal output unit outputs a cutoff signal to another cutoff signal output terminal, so that the PWM signal output to the drive circuit by the microcomputer can be cut off. The drive circuit can normally stop driving the motor or converter at least temporarily.
以下、駆動制御システムを構成する半導体集積回路装置の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号(例えば十の位と一の位を同一とし百の位に異なる数値)を付して必要に応じて説明を省略する。 Hereinafter, some embodiments of the semiconductor integrated circuit apparatus constituting the drive control system will be described with reference to the drawings. In each of the embodiments described below, configurations that perform the same or similar operations are required to be attached with the same or similar reference numerals (for example, the tens digit and the ones digit are the same and the hundreds digit is different). The description will be omitted accordingly.
(第1実施形態)
図1から図6は、第1実施形態の説明図である。図2は、駆動制御システム1の全体構成を概略的に示している。この駆動制御システム1は、MCU(Micro Controller Unit)によるマイクロコンピュータ(以下、マイコンと略す)2と、半導体集積回路装置としてのASIC3と、1又は複数の絶縁伝達回路4a~4cと、1又は複数の駆動回路5と、電源回路6と、を備える。この駆動制御システム1は、1又は複数のモータ7a、7b、又は/及び、1又は複数のコンバータ8を駆動制御する。これらのモータ7a、7bは、例えばハイブリッド自動車又は電気自動車などの電動化車両の車輪駆動用のモータであり、コンバータ8は、例えば車輪駆動用モータに電力供給する為に用いられる昇圧コンバータである。この図2に示す例では、モータ7a、7bを2つ、コンバータ8を1つ備えた例を示している。図2に示す絶縁伝達回路4a~4cは、互いに同様の回路を備えているため、絶縁伝達回路4b、4cの内部構成の記載を省略している。
(First Embodiment)
1 to 6 are explanatory views of the first embodiment. FIG. 2 schematically shows the overall configuration of the
電源回路6は、バッテリ電圧から所定の動作用の電源電圧を生成し、ASIC3、及びMCU2に比較的低圧の電源電圧(例えば、数V)を電源供給する。また電源回路6は、絶縁伝達回路4a~4c及び駆動回路5に、バッテリ電圧を昇圧した比較的高圧(例えば、数十V)の電源電圧を電源供給する。モータ7a、7bは、例えば多相(例えば三相)ブラシレスDCモータであり、入力されるPWM相信号に応じて回転するように構成されている。電源回路6は、ASIC3と同一の半導体集積回路の内部に構成してもよい。
The power supply circuit 6 generates a power supply voltage for a predetermined operation from the battery voltage, and supplies a relatively low power supply voltage (for example, several V) to the
マイコン2は、比較的低圧の電源電圧で動作し、絶縁伝達回路4a、4cを通じてモータ7a、7bの駆動用のPWM信号を駆動回路5に出力する。絶縁伝達回路4a、4cは、比較的低圧の電源電圧で動作するマイコン2から比較的高圧の電源電圧で動作する駆動回路5までPWM信号を電気的に絶縁しながら伝達する。これによりPWM信号を安全に伝送できる。また、駆動回路5は、異常を検出すると当該異常を示す異常信号を絶縁伝達回路4a、4cに出力する。このとき絶縁伝達回路4a、4cは、この異常信号をマイコン2に絶縁伝達する。
The
モータ7a、7bの駆動回路5は、IGBTなどのスイッチング素子を多相ブリッジ接続したインバータ回路によるものであり、当該スイッチング素子に入力されたPWM信号に応じてモータ7a、7bを駆動する。このときモータ7a、7bの相電流情報は例えば電流センサ(図示せず)により検出され、駆動回路5は各相に何らかの異常(例えば、断線など)が検知されると、各相のデジタルの異常信号を絶縁伝達回路4a、4cに出力する。
The
またマイコン2は、絶縁伝達回路4bを通じてコンバータ8の駆動用のPWM信号を駆動回路5に出力する。コンバータ8は、例えばスイッチングレギュレータによるDC/DCコンバータであり、バッテリ電圧を直流の安定化電源電圧に変換する昇圧又は降圧型のコンバータである。コンバータ8の駆動回路5は、入力されたPWM信号に応じてコンバータ8により直流電圧を変換生成する。駆動回路5は異常を検知すると、異常信号を絶縁伝達回路4bに出力する。
Further, the
絶縁伝達回路4a~4cの電気的構成ブロックは同様の構成であるため、ここでは絶縁伝達回路4aの構成ブロックを説明し、他の絶縁伝達回路4b、4cの構成ブロックの説明を省略する。絶縁伝達回路4aは、マイコン2と駆動回路5との間の信号を実体的に絶縁伝達する絶縁伝達部9a~9cと、絶縁伝達部9a~9cへの電源をそれぞれ遮断可能に構成される電源遮断回路10a~10cとを備える。これらの電源遮断回路10a~10cは、電源回路6から入力される電源を絶縁伝達部9a~9cへ遮断することでPWM信号の伝達を遮断するために設けられる。
Since the electrical constituent blocks of the
また他方、ASIC3は、これらの電源遮断回路10a~10cに遮断信号を出力可能になっている。特にASIC3は、例えば3つ隣接する遮断信号出力端子(以下、必要に応じて端子と略す)11a~11cから電源遮断回路10a~10cに遮断信号をそれぞれ出力可能になっている。これらの端子11a~11cは互いに隣接しているため、何らかの影響により短絡しやすいピン配置とされている。
On the other hand, the
図1には、ASIC3及びマイコン2の電気的構成ブロックの要部、並びに絶縁伝達回路4aの電気的構成例を示している。この図1には、ASIC3の3つ隣接する端子11a~11cに関係するブロック2、3、4aを詳細に図示している。
FIG. 1 shows the main parts of the electrical configuration blocks of the
マイコン2は、CPU及びメモリ(何れも図示せず)を備える制御ロジック12を主として構成され、入力される様々なセンサ信号(図示せず)に基づいて予めスケジューリングされた実行順序により各種のタスクを実行するように構成されている。この制御ロジック12は、マイコン2の内蔵メモリ(非遷移的実体的記録媒体)に記憶されているプログラムをCPUが実行することで実現される制御ロジックである。マイコン2は、制御ロジック12からデジタル入出力回路13を通じて、PWM信号を絶縁伝達回路4aに出力すると共に絶縁伝達回路4aから異常信号を入力する。マイコン2は異常信号を入力すると予めスケジューリングされたタスクに先立って異常信号に応じたタスク処理を割込み実行するようになっている。
他方、ASIC3は、制御ロジック14a~14c、15a~15c、デジタル出力回路としての出力トランジスタ16a~16c、デジタル入力回路17a~17c、18a~18cを備える。制御ロジック14a~14c、15a~15cは、ハードウェアまたはソフトウェアにより実現される制御ロジックであり、例えばソフトウェアにより実現される場合には、ASIC3の内蔵メモリ(非遷移的実体的記録媒体)に記憶されているプログラムをCPUが実行することで実現される。
The
On the other hand, the
またデジタル出力回路となる出力トランジスタ16a~16cは、それぞれ端子11a~11cに接続されている。デジタル入力回路17a~17cもまた、それぞれ端子11a~11cに接続されており当該端子11a~11cに入力されるデジタル信号を波形整形して制御ロジック14a~14cに出力する。
Further, the
制御ロジック14a~14c及び15a~15cは、端子11a~11c及び異常信号の信号検出用の制御ロジック14a~14cと、出力トランジスタ16a~16cをそれぞれ制御する制御ロジック15a~15cとに機能分担されている。出力トランジスタ16a~16cは、それぞれ例えばオープンドレインのNチャネル型MOSFETなどのCMOS素子を用いてシンク出力回路形式により構成され、外部の絶縁伝達回路4aの電源遮断回路10a~10cからそれぞれ端子11a~11cを通じて電流入力するように構成されている。
このとき出力トランジスタ16a~16cはオープンドレイン構成とされているため、端子11a~11cの出力電圧をASIC3の外部回路を用いて自由に変更可能になっている。出力トランジスタ16a~16cは、前述したようにCMOS素子により構成すると回路規模を縮小できるため望ましいが、出力トランジスタ16a~16cを、オープンコレクタのバイポーラトランジスタにより構成しても良い。
The
At this time, since the
制御ロジック15a~15cは、各出力トランジスタ16a~16cを通じて絶縁伝達回路4aの電源遮断回路10a~10cに遮断信号を出力する遮断信号出力部としての機能を備える。なお、本開示の中では、制御ロジック15bが隣接遮断信号出力部として動作する形態を説明している。
デジタル入力回路17a~17cが、端子11a~11cの信号を波形整形することで当該端子11a~11cの信号状態を検出し、各信号検出用の制御ロジック14a~14cに伝達し、信号検出用の制御ロジック14a~14cは、各端子11a~11cの信号状態を監視する。これにより制御ロジック14a~14cは監視部として機能する。
The
The
また、ASIC3には異常信号の入力端子(符号なし)が設けられており、この異常信号の入力端子には、デジタル入力回路18a~18cが接続されている。このデジタル入力回路18a~18cは、入力端子に入力される異常信号を波形整形し、制御ロジック14a~14c及び15a~15cにそれぞれ伝達する。
Further, the
制御ロジック14a~14cは、互いに同一の構成であり、制御ロジック15a~15cもまた互いに同一の構成である。制御ロジック14aは、端子11aの信号状態を検出し、当該端子11aに隣接する端子11bにPWM信号を出力制御する制御ロジック15bに制御信号を出力可能になっている。
制御ロジック14bは、端子11bの信号状態を検出し、当該端子11bに隣接する端子11a及び11cにPWM信号を出力制御する制御ロジック15a及び15cに制御信号を出力可能になっている。
制御ロジック14cは、端子11cの信号状態を検出し、当該端子11cに隣接する端子11bにPWM信号を出力制御する制御ロジック15cに制御信号を出力可能になっている。制御ロジック14a~14c、15a~15cの具体的な構成例を図4に示しているが、これは後述説明する。
The
The
The
図1に示す電源遮断回路10aは、抵抗19及びPチャネル型のMOSFET20を備え、電源回路6の電源を制御信号伝達回路21に供給/遮断が可能な構成とされている。この電源遮断回路10aは、電源回路6の電源供給端子と端子11aとの間に抵抗19を備え、抵抗19及び端子11aの共通接続点をMOSFET20のゲートに接続すると共にMOSFET20のソースを電源回路6の電源供給端子に接続し、MOSFET20のドレインから絶縁伝達部9aの制御信号伝達回路21に電源供給するように構成されている。
The power
絶縁伝達部9aは、制御信号伝達回路21と異常信号伝達回路22とを備える。制御信号伝達回路21は、電源遮断回路10aを通じて電源供給されることで動作し、いわゆるフォトダイオード23a、24a及びNPN形のフォトトランジスタ23b、24bを図示形態に組み合わせたフォトカプラ23、24、抵抗25、26、並びに、トランジスタ27、28を組み合わせて構成されている。トランジスタ27、28は、例えばNチャネル型MOSFETにより構成されている。
The
図1の回路構成例では、電源遮断回路10aの電源供給ノードとグランドとの間に、抵抗25、フォトダイオード23a及びトランジスタ27のドレインソース間が直列接続されており、フォトトランジスタ23bのコレクタが駆動回路5に入力接続され、さらにそのエミッタがグランドに接地されている。また、電源遮断回路10aの電源供給ノードとグランドとの間には、抵抗26、フォトダイオード24a及びトランジスタ28のドレインソース間が直列接続されており、フォトトランジスタ24bのコレクタが駆動回路5に入力接続され、さらにトランジスタ28のエミッタがグランドに接地されている。
In the circuit configuration example of FIG. 1, the
マイコン2は、デジタル入出力回路13を通じて各トランジスタ27、28の制御端子にPWM信号を出力するように構成されている。したがって、マイコン2がPWM信号のHレベルをトランジスタ27の制御端子に出力すると、電流が抵抗25、フォトダイオード23a及びトランジスタ27のドレインソース間を通じて流れ、フォトトランジスタ23bがオンすることでフォトカプラ23の出力はグランドレベルになる。
The
マイコン2がPWM信号のLレベルを出力すると、トランジスタ27がオフすることで電流が遮断され、フォトトランジスタ23bがオフすることで当該フォトトランジスタ23bのコレクタ出力がオープンとなる。駆動回路5の内部では、フォトトランジスタ23bのコレクタ出力がプルアップ接続されているため、駆動回路5は、Hレベルを入力できる。これにより、マイコン2が出力したPWM信号は、反転して駆動回路5に入力される。
When the
また異常信号伝達回路22は、抵抗29、30と、フォトダイオード31a及びフォトトランジスタ31bを備えたフォトカプラ31とを図示形態に組み合わせて構成される。駆動回路5の異常信号出力は、抵抗30及びフォトダイオード31aの順方向を通じてグランドに接続されている。電源回路6の電源供給出力は、抵抗29及びフォトトランジスタ31bのコレクタエミッタ間を通じてグランドに接続されている。そして抵抗29及びフォトトランジスタ31bの共通接続点は、マイコン2のデジタル入出力回路13に入力されると共に、ASIC3の入力端子を通じてデジタル入力回路18aに入力されている。これにより、異常信号伝達回路22は、電源遮断回路10aの電源遮断処理の影響を受けることなく、駆動回路5により検出された異常信号をマイコン2に絶縁伝達するように構成されている。
Further, the abnormality
ここでは、電源遮断回路10a及び絶縁伝達部9aの詳細構成を説明したが、これらの構成は電源遮断回路10b及び絶縁伝達部9b、電源遮断回路10c及び絶縁伝達部9cの構成も前述と同様であるため説明を省略する。
Here, the detailed configurations of the
なお、モータ7aを駆動する駆動回路5は、MOSFET又はIGBTなどのスイッチング素子を例えばUVW相に三相ブリッジ接続したインバータ回路により構成されているため、マイコン2はこれらのUVW相ブリッジ接続上下アームの合計6つのスイッチング素子に独立してPWM信号を出力することになる。
Since the
図1には、電源遮断回路10a及び絶縁伝達部9aが2つのPWM信号を絶縁伝達する例を示しており、また電源遮断回路10b及び絶縁伝達部9bが他の2つのPWM信号を絶縁伝達する例を示しており、さらに電源遮断回路10c及び絶縁伝達部9cがさらに他の2つのPWM信号を絶縁伝達する例を示している。これらの各部10a及び9a、10b及び9b、10c及び9c、にUVW相の各相の上下アームを駆動するためのPWM信号を割り当ててPWM信号を伝達させることが望ましい。すると、ASIC3の3つ隣接する端子11a~11cが、一つのモータ7aに関する遮断信号だけを出力するようにピンアサインされることになる。このため、たとえこれらの端子11a~11cが互いに短絡したとしても同一のモータ7aの遮断信号にしか影響されることがなくなり、他のモータ7b又はコンバータ8の駆動に影響することがなくなる。
FIG. 1 shows an example in which the
他方、図3A及び図3Bは、電源遮断回路10aに代わる他の構成例110、210を示している。図3Aに示す電源遮断回路110は、抵抗41~44、ダイオード45、及びPチャネル型のMOSFET46並びに47を備える。この電源遮断回路110は、電源回路6の電源供給端子と端子11aとの間に抵抗41、42及びダイオード45のアノードカソード間を直列接続すると共に、抵抗41及び42の共通接続点と2つのPチャネル型のMOSFET46及び47のゲートとの間にそれぞれ抵抗43、44を接続して構成されている。
On the other hand, FIGS. 3A and 3B show other configuration examples 110 and 210 instead of the
そして、これらのMOSFET46及び47のソースが電源回路6の電源供給端子に接続されている。このとき、端子11aに接続された出力トランジスタ16aがオンされるとMOSFET46及び47のドレインから共に電源電流I1、I2を供給し、出力トランジスタ16aがオフされるとMOSFET46及び47のドレインから電源電流I1、I2の供給を共に停止できる。このような構成によれば、MOSFET46及び47から複数の電源出力を同時に供給/遮断制御できるため、例えばこれらの電源供給出力を、前述したモータ7aを駆動する所定相の上下アームのスイッチング素子にそれぞれ対応したPWM信号の遮断信号に対応づけて設けることで、当該所定相の上下アームを個別にしかも当該上下アームを同時に駆動停止できる。また、抵抗43,44の抵抗定数を変更することでMOSFET46及び47の電源電流供給を停止するタイミングを調整することができる。また、上記構成においては、モータ7aを駆動するU,V,W相すべての上下アームのスイッチング素子を同時に停止しても良い。
The sources of these
また図3Bに示す電源遮断回路210は、抵抗51及びPチャネル型のMOSFET52、53を備える。この電源遮断回路210は、電源回路6の電源供給端子と端子11aとの間に抵抗51を備え、電流制限用の抵抗54も備える。端子11aは、MOSFET52及び53のゲートに共通接続されており、MOSFET52及び53のソースは電源回路6の電源供給端子に接続されている。さらに、一方のMOSFET52のゲートドレイン間は共通接続されており、抵抗54を通じて端子11aに接続されている。
Further, the
この図3Bに示す電源遮断回路210によれば、ASIC3の出力トランジスタ16aがオンすれば抵抗51、抵抗54を通じて電流を引く。これにより、バイアス電圧がMOSFET52のゲートソース間に印加され、MOSFET53のドレインから定電流Iを供給出力できるようになる。すなわち、この電源遮断回路210は、定電流回路を用いて構成されていることになる。このように定電流回路を用いて構成することで、絶縁伝達部9aのフォトカプラ23、24に供給される電流量を安定化できる。
According to the power
また、ASIC3の内部の出力トランジスタ16aがオフすれば、抵抗51を通じて流れる電流を遮断でき、MOSFET52及び53のゲートソース間のバイアス電圧を0にすることで電源供給を遮断できる。これにより、電源遮断回路210は、電源回路6の出力電源を絶縁伝達部9a~9cに自在に供給/遮断できる。
Further, if the
<制御ロジック14a~14c、15a~15cの具体的構成例>
図4は、ASIC3の制御ロジック14a~14c、15a~15cの具体的構成例を示している。図4に示すように、駆動用の制御ロジック15aは、制御ロジック61、ORゲート62a、ラッチ63a、ORゲート64a、及びNOTゲート65aを用いて構成される。駆動用の制御ロジック15bは、制御ロジック61、ORゲート62b、ラッチ63b、ORゲート64b、及びNOTゲート65bを用いて構成される。駆動用の制御ロジック15cは、制御ロジック61、ORゲート62c、ラッチ63c、ORゲート64c、及びNOTゲート65cを用いて構成される。
<Specific configuration examples of
FIG. 4 shows a specific configuration example of the
信号検出用の制御ロジック14aは、制御ロジック61、NOTゲート66a、ANDゲート67a、及びタイマ68aを用いて構成される。信号検出用の制御ロジック14bは、制御ロジック61、NOTゲート66b、ANDゲート67b、及びタイマ68bを用いて構成される。信号検出用の制御ロジック14cは、制御ロジック61、NOTゲート66c、ANDゲート67c、及びタイマ68cを用いて構成される。ここでは説明を簡略化するため、信号検出用の制御ロジック14a、14cと駆動用の制御ロジック15bとの間の関係性を主に説明する。また、図4の具体例では、出力トランジスタ16a~16cとしてMOSFET16a~16cを用いているため、以下の具体例では、必要に応じてMOSFET16a~16cと表記して説明する。
The
図4において、制御ロジック61の第1出力は、ORゲート64a及びNOTゲート65aを通じてMOSFET16aのゲートに入力されている。MOSFET16aのドレインは端子11aに接続されている。端子11aは、ヒステリシス入力のバッファ17a及びNOTゲート66aを通じてANDゲート67aの一入力に入力されている。また、このANDゲート67aの他の入力には制御ロジック61の第1出力が与えられている。ANDゲート67aの出力はタイマ68aに入力されている。タイマ68aは、ANDゲート67aの出力がLレベルであれば計数値をクリアする。ANDゲート67aの出力がHレベルになると、タイマ68aは、この間、時間計測を継続し、所定時間To以上継続したときに、その出力をLレベルからHレベルに変化させるように構成されている。このタイマ68aは、ORゲート64a、NOTゲート65a、MOSFET16a、バッファ17a、及びNOTゲート66aによる信号伝達遅延時間をマスキングするために設けられ、MOSFET16aから端子11aに出力される遮断信号の出力結果を端子11aから定常的に監視可能になるまで、タイマ68aの出力を通常のLレベルのまま保持している。
In FIG. 4, the first output of the
制御ロジック61の第2出力は、ORゲート64b及びNOTゲート65bを通じてMOSFET16bのゲートに入力されている。MOSFET16bのドレインは、端子11bに接続されている。端子11bは、ヒステリシス入力のバッファ17b及びNOTゲート66bを通じてANDゲート67bの一入力に入力されている。また、このANDゲート67bの他の入力には、制御ロジック61の第2出力が与えられている。ANDゲート67bの出力は、タイマ68bに入力されている。タイマ68bは、タイマ68aの機能と同様の機能を備えるため説明を省略する。
The second output of the
他方、制御ロジック61の第3出力は、ORゲート64c及びNOTゲート65cを通じてMOSFET16cのゲートに入力されている。MOSFET16cのドレインは端子11cに接続されている。端子11cは、ヒステリシス入力のバッファ17c及びNOTゲート66cを通じてANDゲート67cの一入力に入力されている。また、このANDゲート67cの他の入力には、制御ロジック61の第3出力が与えられている。ANDゲート67cの出力は、タイマ68cに入力されている。タイマ68cもまたタイマ68aの機能と同様の機能を備えるため説明を省略する。
On the other hand, the third output of the
前述した所定時間Toは、ORゲート64a~64c、NOTゲート65a~65c、バッファ17a~17c、NOTゲート66a~66c及び出力トランジスタ16a~16cによるそれぞれの信号伝達遅延時間よりも大きく、当該信号伝達遅延時間をマスキングして定常的に各端子11a~11cの遮断信号の出力結果を監視可能になるまでの所定時間に予め定められている。
The above-mentioned predetermined time To is larger than the respective signal transmission delay times by the OR
さて、制御ロジック14a及び14cを構成するタイマ68a及び68cは、端子11a及び11cから遮断信号の出力結果を検出するが、これらのタイマ68a及び68cの出力は、その間のORゲート62bを通じてラッチ63bのクロック端子CKに入力されている。ORゲート62b及びラッチ63bは、端子11bの制御ロジック15bを構成する要素である。
このラッチ63bは、Dフリップフロップにより構成され、そのD端子は電源電圧に固定されている。ラッチ63bのQ出力は、ORゲート64bの第2入力に入力されている。したがって、タイマ68a及び68cが、前述の所定時間Toを経過することでHレベルを出力すると、ラッチ63bがそのQ出力を強制的にHレベルにすることで、ORゲート64b及びNOTゲート65bを通じてMOSFET16bを強制的にオフさせることができる。
このため、制御ロジック61の第2出力の状態に拘わらず、MOSFET16bをオフ制御できるようになる。機能的に言い換えると、タイマ68a、68cは、それぞれ端子11a、11cに出力される遮断信号とその遮断信号の出力結果とを監視し、これらの間の不整合状態が所定時間To以上継続したときには、ORゲート62b及びラッチ63bが端子11bから遮断信号を強制的に出力できるようになる。また、制御ロジック61は、マイコン2から解除信号(図示せず)もしくはタイマ68bの出力信号を受けてラッチ63bの出力QをL出力するリセット信号を出力する。
端子11aに対応して設けられたORゲート62a及びラッチ63a、並びに、端子11cに対応して設けられたORゲート62c及びラッチ63cの機能的構成も、ORゲート62b及びラッチ63bの機能的構成と同様であるため、その説明を省略する。
Now, the
The
Therefore, the
The functional configurations of the
上記の機能的構成のうち特徴的な作用、動作について説明する。
<通常時の動作説明>
まず図4及び図5を参照しながらASIC3の詳細な出力動作について説明する。この項では、端子11aから電源遮断回路10aへの遮断信号出力に関する説明を行い、他の端子11b、11cから電源遮断回路10b、10cへの遮断信号出力に関する説明を省略する。
The characteristic actions and operations of the above functional configurations will be described.
<Explanation of normal operation>
First, the detailed output operation of the
図4において、制御ロジック61は、通常時には図5のタイミングt0においてLレベルを第1出力することで、ORゲート64a及びNOTゲート65aを通じてMOSFET16aのゲートにHレベルを出力し、当該MOSFET16aをオン制御する。すると、電源遮断回路10aは、電源回路6の出力電源を絶縁伝達部9aに供給する。これにより絶縁伝達部9aは正常動作し続ける。このとき端子11aはLレベルとなる。この端子11aの信号状態「L」は、バッファ17a及びNOTゲート66aを通じてANDゲート67aの一入力に伝達される。ANDゲート67aの一入力にはHレベルが入力されるものの、制御ロジック61の第1出力はLレベルに保持されているため、ANDゲート67aの出力はLレベルとなる。このため、タイマ68aが計時開始することはない。
タイマ68aは出力をLレベルに保持するため、ラッチ63bのクロック信号CK入力にはLレベルが入力され続けることになる。このため、ラッチ63bはQ出力をLレベルに保持する。これによりASIC3は出力のMOSFET16aのオン状態を保持できるようになり、電源遮断回路10aは絶縁伝達部9aに電源を供給し続ける。これにより、マイコン2が絶縁伝達部9aの制御信号伝達回路21を通じてPWM信号を駆動回路5に出力できる。図5のタイミングt0~t1参照。
In FIG. 4, the
Since the timer 68a holds the output at the L level, the L level is continuously input to the clock signal CK input of the
<シャットダウン動作>
また駆動回路5が、モータ7aを駆動している最中に何らかの影響で異常を検出したとき、駆動回路5は異常信号「H」を異常信号伝達回路22に出力する。ここでは、図1に示したUVW相のPWM信号のうち、駆動回路5がU相のPWM信号に応じて駆動したときに異常を検出した場合の詳細動作について説明する。
<Shutdown operation>
Further, when the
異常信号伝達回路22は、U相の異常検出信号「H」をフォトカプラ31に入力すると、フォトカプラ31はマイコン2及びASIC3に異常信号H→Lレベルを伝達する。この異常信号のLレベルは、マイコン2に入力されると共にASIC3の端子11aに入力される。
When the abnormality
マイコン2は、この異常信号が検出される前においても予め各種処理がスケジューリングされている。このため、マイコン2がこの事前にスケジューリングされた各種処理を実行している最中に、異常信号に対応した割込処理することでPWM信号を停止することになる。
The
対して、ASIC3は、この異常信号のLレベルをバッファ18aを通じて入力すると、図1に示す制御ロジック14a及び15aが、マイコン2がPWM信号を出力停止するよりも速く、直ぐにシャットダウン処理するようになっている。制御ロジック14a及び15aが、直ぐにシャットダウン処理することで、マイコン2によるPWM信号の出力停止処理が遅れたとしても、PWM信号の出力を遮断できる。
On the other hand, when the L level of this abnormal signal is input through the
具体的には、図5に示すように、制御ロジック61は、第1出力として遮断信号「H」を出力する。制御ロジック61が、遮断信号「H」を第1出力すると、ORゲート64a及びNOTゲート65aを通じてMOSFET16aのゲートにLレベルが入力される。すると、MOSFET16aはオフし、電源遮断回路10aは、電源回路6による絶縁伝達部9aへの電源供給を遮断する。
Specifically, as shown in FIG. 5, the
すると、たとえマイコン2がPWM信号の出力停止処理を遅らせてしまい、PWM信号を出力し続けることでトランジスタ27又は28がオン・オフ動作を繰り返したとしても、フォトダイオード23a又は24aに電流が流れなくなり、これにより、PWM信号が駆動回路5に伝達されなくなる。
Then, even if the
制御ロジック61が、第1出力として遮断信号「H」を出力すると、このHレベルはANDゲート67aに入力される。通常、NOTゲート66aはHレベルをANDゲート67aに出力しているため、この瞬間にANDゲート67aはHレベル出力する。図5のタイミングt1参照。ANDゲート67aがHレベル出力すると、タイマ68aは計時開始するが、Lレベル出力を保持したままである。図6のタイミングt1参照。
When the
<正常動作説明>
例えば、端子11a及び11bの間が短絡することなく正常動作しているときには、制御ロジック61が第1出力として遮断信号「H」を出力すると、MOSFET16aがオフする。このとき、バッファ17a及びNOTゲート66aのゲート遅延時間経過後に、NOTゲート66aがANDゲート67aにLレベルを出力する。
<Explanation of normal operation>
For example, when the
これにより、ANDゲート67aは、H→Lレベルに変更出力することになり、タイマ68aは、図6のタイミングt2にて計時を停止しLレベルを出力し続ける。したがって、タイマ68aの計時結果が所定時間Toを経過するタイミングt3の前に、ANDゲート67aが、タイミングt2においてH→Lレベルを変更出力すると、タイマ68aは、タイミングt0~t3に至るまでLレベルを継続出力し続ける。
すなわち、タイミングt2において、制御ロジック61が出力する遮断信号「H」と、端子11aの遮断信号の出力結果との間の不整合状態が解消されることになり、制御ロジック14aは、タイマ68aを用いて隣接端子間(例えば11a及び11b間)が短絡していないことを確認する。このため、隣接する端子11bの制御ロジック15bに影響を与えることなく、制御ロジック61は、所望の第1出力だけシャットダウン処理できるようになり、電源遮断回路10aが、絶縁伝達部9aの制御信号伝達回路21への電源を遮断できる。
As a result, the AND gate 67a changes and outputs the H → L level, and the timer 68a stops the timing at the timing t2 in FIG. 6 and continues to output the L level. Therefore, when the AND gate 67a changes and outputs the H → L level at the timing t2 before the timing t3 when the timing result of the timer 68a elapses the predetermined time To, the timer 68a changes the L level from the timing t0 to t3. Continues to be output.
That is, at the timing t2, the inconsistent state between the cutoff signal “H” output by the
これにより、マイコン2がPWM信号を出力したとしても、当該PWM信号は絶縁伝達部9aの制御信号伝達回路21を通じて駆動回路5に伝達されることはない。その後、安全を確認した後または定期的に、制御ロジック61がタイミングt4において第1出力として遮断信号「L」を出力すると、この後の出力タイミングt5においてMOSFET16aがオンする。これにより、端子11aのレベルがLレベルになり、電源遮断回路10aにより制御信号伝達回路21に電源を供給できる。これにより通常状態に復帰できる。
As a result, even if the
なお図5のタイミングt6~t9に示すように、制御ロジック61が、隣接した端子11bについての第2出力として遮断信号「H」を出力したときにも同様な処理を行うことになるが、この説明を省略する。
As shown in the timings t6 to t9 of FIG. 5, the same processing is performed when the
<隣接端子間が短絡したときのフェールセーフ処理動作説明>
前述したように、これらのシャットダウン出力用の端子(例えば11a及び11b)は隣接することがあり、これらの端子11a及び11bが、基板上の導電性異物付着などの影響により短絡する虞がある。端子11a及び11bが短絡すると、これら隣接する2つの端子11a及び11bが互いに異なる論理を出力した場合に不具合を生じる虞がある。以下、遮断信号出力用のある一つの端子(例えば11a)を「自出力端子11a」、この自出力端子11aに隣接出力する端子(例えば11b)を「隣接出力端子11b」として説明する。
<Explanation of fail-safe processing operation when adjacent terminals are short-circuited>
As described above, these terminals for shutdown output (for example, 11a and 11b) may be adjacent to each other, and these
制御ロジック61が第1出力として遮断信号「H」を出力するとMOSFET16aがオフし、自出力端子11aがハイインピーダンス状態となる。このとき、隣接出力端子11bが自出力端子11aに短絡していると、自出力端子11aは、当該隣接出力端子11bのレベル状態の影響を受ける。このため、シンク出力回路形式の駆動能力が高く、隣接出力端子11bが通常Lレベルになっていると、自出力端子11aの電位が、隣接出力端子11bのLレベルの影響を受けてグランド電位に固着される。
When the
すなわち、制御ロジック61が第1出力として遮断信号「H」を出力したとき、本来なら自出力端子11aがHレベルになるべきにも拘わらず、自出力端子11aはLレベルに固着されてしまう。自出力端子11aがLレベルになると、バッファ17aがLレベルを出力しNOTゲート66aがHレベルを出力するため、ANDゲート67aはHレベルを出力し続けることになり、タイマ68aの計時処理を停止できない。図6のタイミングt3以降参照。このためタイマ68aは所定時間Toを計時することで、図6のタイミングt11においてHレベルを出力する。すなわち、図6のタイミングt3において、制御ロジック61が出力する遮断信号「H」と、端子11aの遮断信号の出力結果との間の不整合状態が、所定時間To以上継続することになり、制御ロジック14aは、タイマ68aを用いて隣接出力端子11a及び11b間が短絡していることを確認できる。
That is, when the
タイマ68aがHレベルを出力すると、このHレベルが隣接出力端子11bを制御する制御ロジック15bのORゲート62bに入力される。このため、ラッチ63bのクロック信号CK入力には、タイミングt12にてHレベルが入力され、ラッチ63bはタイミングt13においてHレベルをQ出力できる。ORゲート64bはHレベルを入力するため、NOTゲート65bがLレベルを出力し、これによりMOSFET16bを強制的にオフできる。
When the timer 68a outputs the H level, this H level is input to the
MOSFET16bが強制的にオフされると、タイミングt14において隣接出力端子11bがHレベルになる。すなわち、制御ロジック15bのORゲート62b及びラッチ63bが、ORゲート64b及びNOTゲート65b、MOSFET16bを通じて隣接出力端子11bに遮断信号「H」を出力し、電源遮断回路10bが絶縁伝達部9bへの電源供給を遮断することになる。したがって、たとえ隣接出力端子11bが自出力端子11aに短絡したとしても、当該隣接出力端子11bをHレベルにできるため、電源遮断回路10bにより絶縁伝達部9bへの電源供給を遮断できる。なお制御ロジック61が出力する隣接出力端子11bへの遮断信号はLレベルのままである。図6の「隣接遮断信号出力」参照。
When the
タイミングt14においては、隣接出力端子11bがHレベルになるため、隣接出力端子11bに短絡している自出力端子11aもHレベルになる。このため、このHレベルが自出力端子11aに接続された電源遮断回路10aに入力されることになるため、電源遮断回路10aもまた絶縁伝達部9aの制御信号伝達回路21への電源供給を遮断する。これにより、遮断信号が自出力端子11aを通じて適切に出力されなくても、電源遮断回路10aは絶縁伝達部9aへの電源供給を遮断できる。
At the timing t14, since the
<本実施形態の概念的、機能的なまとめ、効果>
以上説明したように、本実施形態によれば、駆動回路5から異常信号を入力すると、マイコン2がPWM信号を出力停止するよりも速く、当該異常信号に応じて制御ロジック15aが遮断信号を自出力端子11aを通じて出力するように構成されている。このとき、制御ロジック14aは、この遮断信号の出力結果をタイマ68aを用いて監視している。制御ロジック61が第1出力する遮断信号「H」と、自出力端子11aの遮断信号の出力結果との間の不整合状態が所定時間To以上継続したと判断されたときには、制御ロジック15bが隣接出力端子11bに遮断信号を出力するようにしている。
<Conceptual, functional summary, effect of this embodiment>
As described above, according to the present embodiment, when an abnormal signal is input from the
このため、電源遮断回路10a及び10bは絶縁伝達部9a及び9bの制御信号伝達回路21への電源供給を共に遮断できるようになり、たとえマイコン2によるPWM信号の出力停止処理が遅れたとしても、絶縁伝達部9a及び9bは当該PWM信号の伝達を遮断できる。これにより、異常状態を継続したままモータ7aを駆動継続することを防止でき、モータ7aの駆動を少なくとも一時的に正常に停止できる。ASIC3が駆動回路5によるモータ7aの駆動を即座に停止できるため駆動回路5及びモータ7aの破損を防止できる。この後、マイコン2は、モータ7aを駆動停止する信号を出力した後に例えばフェールセーフ処理することで退避走行モードに移行して電動化車両システムの駆動を継続できるようになる。
Therefore, the
制御ロジック15a及び15bは、互いに同一のモータ7aを駆動するためのPWM信号を遮断する遮断信号を端子11a及び11bを通じてそれぞれ出力するように構成されているが、前述した不整合状態が所定時間To以上継続したと判断されたときには、制御ロジック15a及び15bは同一のモータ7aに関する遮断信号だけを出力できるようになり、他の負荷(例えばモータ7b、コンバータ8)に影響することなくモータ7aだけを駆動停止できる。
また、仮に、モータ7aとコンバータ8が隣接して共に遮断動作になっても、もう一つのモータ7bは動作可能であるため、電動化車両システムが急停止することなく退避走行モードに移行させることができる。
The
Further, even if the
タイマ68aは、制御ロジック61が遮断信号を出力してからORゲート64a、NOTゲート65a、出力トランジスタ16a、バッファ17a、NOTゲート66aによる信号伝達遅延時間をマスキングして端子11aの遮断信号の出力結果を定常的に監視できるまで所定時間Toを待機している。このため、制御ロジック14aは遮断信号の出力結果を信頼性良く監視できるようになり、制御ロジック15bがこのタイマ68aの計測結果に基づいて遮断信号を出力することで信頼性良く遮断信号を出力できるようになる。
The timer 68a masks the signal transmission delay time by the
制御ロジック15bが、隣接出力端子11bから遮断信号を出力するときに、ラッチ63bは当該出力する遮断信号を保持するようになっている。このため、制御ロジック15bが一旦遮断信号を隣接出力端子11bから出力すれば遮断信号を出力し続けることになり、当該隣接出力端子11bのレベルが正常状態の元レベルに戻ることを防ぐことができる。
回路14a~14c、15a~15c、16a~16c、17a~17c,18a~18cがCMOS素子により構成されているため、ASIC3は、CMOSのみで構成する半導体プロセスで構成できるようになり、プロセスコストを削減できる。
When the
Since the
絶縁伝達回路4a~4cは、比較的低圧の電源電圧を用いて動作するマイコン2からこの電源電圧よりも高圧の電源電圧で動作する駆動回路5までPWM信号を電気的に絶縁しながら伝達しているため、安全にPWM信号を伝送できる。
電源遮断回路210は定電流回路を用いて構成されているため、絶縁伝達部9aのフォトカプラ23、24に供給される電流量を安定化できる。
The
Since the
(第2実施形態)
図7は第2実施形態の追加説明図を示している。第2実施形態は、ASIC103が遮断信号の出力端子11a、11bを2つだけ備え、絶縁伝達回路104aが2対のPWM信号を駆動回路5に伝達する場合の例を示している。
(Second Embodiment)
FIG. 7 shows an additional explanatory diagram of the second embodiment. The second embodiment shows an example in which the
この図7に示すように、ASIC3が遮断信号の出力端子11a、11bを2つだけ備える場合であっても、隣接出力端子11bが自出力端子11aに短絡したときには、第1実施形態に説明した方法と同様の方法により、電源遮断回路10a及び10bが絶縁伝達部9a~9bの制御信号伝達回路21への電源供給を遮断でき、第1実施形態と同様の作用効果を奏するようになる。
As shown in FIG. 7, even when the
(第3実施形態)
図8は第3実施形態の追加説明図を示している。図8は、ASIC203の電気的構成の要部を概略的に示している。本実施形態のASIC3は、駆動用の制御ロジック215a、215b、出力トランジスタ16a、16b、入力バッファ18a、18bと共に、シャント抵抗71a、71b、及び、監視部としてのコンパレータ72a、72bを備える。
(Third Embodiment)
FIG. 8 shows an additional explanatory diagram of the third embodiment. FIG. 8 schematically shows the main parts of the electrical configuration of the
シャント抵抗71a、71bは、出力トランジスタ16a、16bのソース-GND間にそれぞれ直列接続されている。ここで電源遮断回路10aの抵抗19の抵抗値は、例えば数10kΩ程度であり、抵抗71aの抵抗値(例えば数100Ω)に比較して大きく設定されている。
The
コンパレータ72a,72bは、出力トランジスタ16a、16bがオンしているときに、端子11a、11bの電圧をシャント抵抗71a、71bを通じて非反転入力端子に入力し、反転入力端子に入力されている参照電圧REFと比較する。
The
コンパレータ72aの比較結果は、制御ロジック214aに入力されている。制御ロジック214aは、このコンパレータ72aの比較結果をHレベルとして入力すると、端子11aに隣接する端子11bを制御する制御ロジック215bに制御信号を出力し、制御ロジック215bがMOSFET16bを通じて端子11bに遮断信号「H」を出力する。すなわち、コンパレータ72aの比較結果がHレベルになると、制御ロジック214aは、隣接出力端子11bが自出力端子11aに短絡したと判断し、制御ロジック215bに制御信号を出力し、制御ロジック215bがMOSFET16bを通じて隣接出力端子11bに遮断信号「H」を出力する。これにより、隣接出力端子11bに短絡している自出力端子11aにも遮断信号「H」を出力できるようになり、電源遮断回路10aが絶縁伝達部9aの制御信号伝達回路21への電源供給を遮断できる。
The comparison result of the
他方、コンパレータ72bの比較結果は制御ロジック214bに入力されている。制御ロジック214bは、このコンパレータ72bの比較結果をHレベルとして一定時間入力すると、端子11bに隣接する端子11aを制御する制御ロジック215aに制御信号を出力し、制御ロジック215aがMOSFET16aを通じて端子11aに遮断信号「H」を出力する。すなわち、コンパレータ72bの比較結果がHレベルとなると、制御ロジック214bは、隣接出力端子(ここでは11a)が自出力端子(ここでは11b)に短絡したと判断し、制御ロジック215aに制御信号を出力し、制御ロジック215aがMOSFET16aを通じて端子11aに遮断信号「H」を出力する。これにより、隣接出力端子11aに短絡している自出力端子11bにも遮断信号「H」を出力できるようになり、電源遮断回路10bが絶縁伝達部9bの制御信号伝達回路21への電源供給を遮断できる。その他の構成は、第1実施形態と同様であるためその説明を省略する。
On the other hand, the comparison result of the
このような回路構成を適用した場合には、シャント抵抗71a、71bの抵抗値を外部から調整したり、参照電圧REFを外部から調整することで、コンパレータ72a、72bが出力するH/Lレベルを調整できるようになり、電源遮断回路10aの構成(例えば抵抗19の抵抗値)に合わせて回路定数を柔軟に調整できる。
When such a circuit configuration is applied, the H / L level output by the
(第4実施形態)
図9は第4実施形態の追加説明図を示している。図9は、ASIC303の電気的構成の要部を概略的に示している。本実施形態では、制御ロジック15a,15bがカレントミラー方式で出力トランジスタ16a,16b、端子11a,11bを通じて遮断信号を出力する形態を示す。
(Fourth Embodiment)
FIG. 9 shows an additional explanatory diagram of the fourth embodiment. FIG. 9 schematically shows the main parts of the electrical configuration of the
ASIC303は、前述実施形態で説明した制御ロジック15a,15b、出力トランジスタ16a,16b、デジタル入力回路17a,17b,18a,18bと共に、定電流源81a,81b、ダイオード接続された参照電流生成トランジスタ82a,82b、及び、制御トランジスタ83a,83bを備える。定電流源81a、参照電流生成トランジスタ82a、及び出力トランジスタ16aは、カレントミラー回路により構成されている。定電流源81b、参照電流生成トランジスタ82b、及び出力トランジスタ16bもまた、カレントミラー回路により構成されている。
The
具体的には、参照電流生成トランジスタ82a,82bは、例えばNチャネル型のMOSEFTをダイオード接続して構成したトランジスタであり、ドレイン及びゲートが共通接続されており、この共通接続点がMOSFET16a,16bのゲートにそれぞれ直接接続されている。また定電流源81a,81bと参照電流生成トランジスタ82a,82bのドレインソース間とは電源グランド間に直列接続されている。また、制御トランジスタ83a,83bもまた、例えばNチャネル型のMOSFETにより構成され、そのドレインが参照電流生成トランジスタ82a,82bと出力トランジスタ16a,16bとのゲートの共通接続点に接続されており、さらにソースがグランドに接続されている。そして、制御ロジック15a、15bは、制御トランジスタ83a,83bのゲートにそれぞれ遮断信号を出力するように構成される。他方、端子11aに接続される絶縁伝達回路304aは、図3Bに示す電源遮断回路210を備える。電源遮断回路210はカレントミラー回路により構成されている。その他の構成は第2実施形態と同様であるため説明を省略する。
Specifically, the reference
前述構成の作用について説明する。
制御ロジック15aがトランジスタ83aをオフ制御しているときに、定電流源81aが参照電流生成トランジスタ82aに定電流を供給すると、出力トランジスタ16aから定電流を外部の電源遮断回路210のMOSFET52から引く。すると、電源遮断回路210は、この引かれた定電流に対応した定電流をMOSFET53から絶縁伝達部9aに供給できる。すなわち、定電流回路84aが端子11aから定電流を引くと、電源遮断回路210はこの定電流に対応した定電流を絶縁伝達部9aに供給できる。これにより、安定した定電流を絶縁伝達部9aの制御信号伝達回路21に供給できる。
The operation of the above configuration will be described.
When the constant
(第5実施形態)
図10は第5実施形態の追加説明図を示している。本実施形態では、第1実施形態と同一又は類似部分には同一又は類似符号を付して説明を省略すると共に、第2実施形態に類似する部分の符号に400を加入した符号を付して必要に応じて説明を省略し、異なる部分を中心に説明を行う。
(Fifth Embodiment)
FIG. 10 shows an additional explanatory diagram of the fifth embodiment. In the present embodiment, the same or similar parts as those in the first embodiment are designated by the same or similar reference numerals, and the description thereof will be omitted. If necessary, the explanation will be omitted and the explanation will be focused on the different parts.
本実施形態にかかるASIC403は、出力トランジスタ416a,416bと、信号検出用の制御ロジック414a,414bと、出力トランジスタ416a,416bをそれぞれ制御する制御ロジック415a,415bと、デジタル入力回路17a,17b,18a,18bとを備える。
The
図10に示すように、出力トランジスタ416a,416bが、例えばPチャネル型のMOSFETを用いてソース出力回路形式に構成されている。出力トランジスタ416a,416bは、端子11a,11bを通じて外部の絶縁伝達回路404aの電源遮断回路410aへ電流出力するように構成される。
As shown in FIG. 10, the
このうち制御ロジック415a,415bは、出力トランジスタ416a,416bを通じて絶縁伝達回路404aに遮断信号を出力可能になっており、制御ロジック414a,414bは、端子11a,11b及びデジタル入力回路17a,17bを通じて遮断信号の出力結果を監視するように構成されている。制御ロジック414aは、異常信号伝達回路22により伝達された異常信号を入力バッファ18aを通じて入力する。制御ロジック414bは、異常信号伝達回路22により伝達された異常信号を入力バッファ18bを通じて入力する。
Of these, the
他方、図10に示す絶縁伝達回路404aは、電源遮断回路410aと制御信号伝達回路421と異常信号伝達回路22とを備える。電源遮断回路410aは、抵抗419及びNチャネル型のMOSFET420を備える。この電源遮断回路410aは、出力端子11aとグランドとの間に抵抗419を備えると共に、端子11aをMOSFET420のゲートに接続すると共にMOSFET420のソースをグランドに接続して構成され、制御信号伝達回路421を通じてMOSFET420のドレインから電源を引き込むように構成されている。
On the other hand, the
制御信号伝達回路421は、電源遮断回路410aを通じて電源回路6の出力電源が引き込まれることで動作し、フォトダイオード23a及び24a、並びに、フォトトランジスタ23b及び24bを組み合わせたフォトカプラ23及び24、抵抗25,26及びMOSFET427,428を図示形態に組み合わせて構成される。電源遮断回路410aの電源供給の引込入力には、抵抗25、フォトダイオード23a、及びMOSFET427のソースドレイン間が直列接続されている。電源遮断回路410aの電源供給の引込入力には、抵抗26、フォトダイオード24a、及びMOSFET428のソースドレイン間が直列接続されている。またフォトトランジスタ23b,24bのコレクタは駆動回路5に入力接続され、さらにそのエミッタがグランドに接続されている。
The control
マイコン402は、MOSFET427及び428のゲート(制御端子)にPWM信号を出力するように構成される。したがって、マイコン402がPWM信号のLレベルをMOSFET427に出力すると、MOSFET427、フォトダイオード23a、及び抵抗25を通じて電流が流れることになり、フォトカプラ23の出力はグランドレベルになる。マイコン402が、PWM信号のLレベルをMOSFET428に出力すると、MOSFET428、フォトダイオード24a、及び抵抗26を通じて電流が流れることになり、フォトカプラ24の出力はグランドレベルになる。
The
マイコン402が、PWM信号としてHレベルをMOSFET427に出力すると、MOSFET427がオフすることで電流が遮断され、フォトトランジスタ23bがオフすることで当該フォトトランジスタ23bの出力がオープン状態となる。駆動回路5の内部ではフォトトランジスタ23bの出力がプルアップ接続されているため、駆動回路5はHレベルを入力できる。これにより、マイコン402が出力したPWM信号は反転して駆動回路5に入力されることになる。マイコン402がPWM信号としてHレベルをMOSFET428に出力すると、MOSFET428がオフすることで電流が遮断され、フォトトランジスタ24bがオフすることで当該フォトトランジスタ24bの出力がオープン状態となる。駆動回路5の内部ではフォトトランジスタ24bの出力がプルアップ接続されているため、駆動回路5はHレベルを入力できる。これにより、マイコン402が出力したPWM信号は反転して駆動回路5に入力されることになる。異常信号伝達回路22の構成は、第1実施形態と同様であるためその説明を省略する。
When the
上記構成の作用、動作について説明する。
例えば、制御ロジック415aが出力トランジスタ416aをオンすることで端子11aをHレベルにすると、MOSFET420がオンし電源遮断回路410aはMOSFET420により制御信号伝達回路21へ電源供給できる。
The operation and operation of the above configuration will be described.
For example, when the
制御ロジック415aが、駆動回路5から異常信号を入力するとシャットダウン処理するが、このとき出力トランジスタ416aをオフすることで、自出力端子11aがハイインピーダンス状態となり、外部抵抗419により端子11aをLレベルにする。すると、MOSFET420がオフする。このとき電源遮断回路410aはMOSFET420により制御信号伝達回路21への電源供給を遮断できる。
When the
しかしこの場合、隣接出力端子11bが自出力端子11aに短絡していると、自出力端子11aは当該隣接出力端子11bの状態の影響を受ける。このため、隣接出力端子11bが通常Hレベルになっていると、ソース出力回路形式の駆動能力が高いときには、自出力端子11aの電位が、隣接出力端子11bの出力レベルであるHレベルの影響を受けて電源電位に固着される。
However, in this case, if the
すると、制御ロジック415aがシャットダウン処理するときに出力トランジスタ416aをオフする場合であっても、本来なら自出力端子11aがLレベルになるべきにも拘わらず、自出力端子11aが隣接出力端子11bの影響を受けてHレベルに保持されてしまう。この場合、制御ロジック414aは、この出力端子11aにて遮断信号「L」の出力結果を監視し、所定時間To以上不整合状態を継続しているときには、制御ロジック415bに制御信号を出力し、制御ロジック415bは出力トランジスタ416bを通じて遮断信号「L」を隣接出力端子11bに出力する。すると、隣接出力端子11aに短絡した自出力端子11aにも遮断信号「L」を出力できる。
Then, even when the
このような構成の場合にも、前述の第1又は第2実施形態と異なるところは実質的に論理レベルが反転することであるため、前述実施形態と同様の作用効果を奏する。 Even in the case of such a configuration, the difference from the first or second embodiment described above is that the logic level is substantially reversed, so that the same function and effect as those of the above-described embodiment can be obtained.
(第6実施形態)
図11は第6実施形態の追加説明図を示している。図11に示すように、ASIC603は、相補的にオン・オフ動作するトランジスタ85a及び16a、85b及び16bによるインバータ87a,87bを備える。端子11a,11bにはそれぞれインバータ87a,87bが接続されている。これらのインバータ87a,87bは、Nチャネル型のMOSFETによる前述の出力トランジスタ16a,16b、及び、Pチャネル型のMOSFET85a,85bを直列接続して構成される。
(Sixth Embodiment)
FIG. 11 shows an additional explanatory diagram of the sixth embodiment. As shown in FIG. 11, the
MOSFET16a,85aはこれらのゲートが共通接続されており、MOSFET85aのソースドレイン間及びMOSFET16aのドレインソース間が電源グランド間に電気的に直列接続されている。そして、これらのMOSFET85a及び16aの電気的直列接続点は端子11aに接続されている。
These gates are commonly connected to the
またMOSFET16b,85bはこれらのゲートが共通接続されており、MOSFET85bのソースドレイン間及びMOSFET16bのドレインソース間が電源グランド間に電気的に直列接続されている。そして、これらのMOSFET85b及び16bの電気的直列接続点は端子11bに接続されている。
Further, the gates of the
例えば制御ロジック15aが、Hレベルを出力すると、MOSFET16aはオンすると共にMOSFET85aはオフする。逆に、制御ロジック15aがLレベルを出力するとMOSFET16aはオフすると共にMOSFET86aはオンする。このため、原理的には、インバータ87aの各MOSFET16a及び85aは相補的にオン・オフすることになる。このとき、図11に示すように、インバータ87aのMOSFET16a及び85aのソースドレイン間に例えば数百Ω程度の抵抗86aを直列接続することが望ましい。抵抗86aがMOSFET16a及び85aのソースドレイン間に直列接続されていれば信頼性良く貫通電流を防止できるためである。端子11bに接続されている回路構成も同様であるため、その説明を省略する。
For example, when the
このような構成においても、前述実施形態と同様の作用効果を奏する。また前述実施形態の構成に比較すれば、電源遮断回路10aのトランジスタ20のゲート電圧を充電する時間が短くなるため、遮断状態から正常状態に復帰する復帰速度を素早くできる。
Even in such a configuration, the same action and effect as those of the above-described embodiment can be obtained. Further, as compared with the configuration of the above-described embodiment, the time for charging the gate voltage of the
(第7実施形態)
図12及び図13は、第7実施形態の追加説明図を示している。本実施形態では、絶縁伝達回路509としてトランス509a,509bを用いて構成した形態を示す。図12は、信号伝達回路504a、絶縁伝達回路509の構成を模式的に表している。マイコン2の後段には信号伝達回路504aが接続されている。この信号伝達回路504aは、電源遮断回路10aと共に信号を伝達するための反転回路88及び89を備える。
(7th Embodiment)
12 and 13 show additional explanatory views of the seventh embodiment. In this embodiment, a mode configured by using
電源遮断回路10aは、前述実施形態と同様の構成であるためその説明を省略する。反転回路88及び89は、マイコン2のデジタル入出力回路13からPWM信号を入力するトランジスタ27及び28と、電源遮断回路10aとトランジスタ27及び28との通電経路に直列接続される抵抗25及び26と、を備え、抵抗25及び26とトランジスタ27及び28とのそれぞれの共通接続点を駆動回路505に入力させるように構成されている。
Since the
電源遮断回路10aが、電源遮断していないときに、マイコン2が反転回路88のトランジスタ27にHレベルを入力させると、トランジスタ27がオンすることで駆動回路505へLレベルを反転出力する。逆に、マイコン2が反転回路88のトランジスタ27にLレベルを入力させると、トランジスタ27がオフすることで駆動回路505へHレベルを反転出力する。
When the
また信号伝達回路504aは、駆動回路505から異常信号をマイコン2に伝達する反転回路90を備える。この反転回路90は、抵抗29、30及びトランジスタ531を図示形態に備え、異常信号を反転してマイコン2に伝達する。また、反転回路90を設けることなく、駆動回路505からマイコン2に直接信号を伝達しても良い。
Further, the
図13は、駆動回路505の電気的構成例を示している。駆動回路505は、絶縁通信IC509及びパワー半導体ブロック505aにより構成される。パワー半導体ブロック505aは、モータ7aの駆動用の駆動回路としてIGBTなどのスイッチング素子を多相ブリッジ接続して構成される(図示せず)。またこのパワー半導体ブロック505aは、コンバータ8の駆動回路としてパワースイッチング素子を備え、入力されたPWM信号に応じてコンバータ8を用いて直流電圧を変換生成する。
FIG. 13 shows an example of an electrical configuration of the
絶縁通信IC509は、信号伝達回路504aの出力信号を入力する入力系回路91と、パワー半導体ブロック505aを後段に接続する出力系回路92と、入力系回路91と出力系回路92とを絶縁接続するトランス509aと、を備える。また絶縁通信IC509は、パワー半導体ブロック505aが出力する異常信号を入力する入力系回路93と、を後段に接続する出力系回路94と、入力系回路93と出力系回路94とを絶縁接続するトランス509bと、を備える。
The
反転回路88の抵抗25とトランジスタ27との共通接続点は、絶縁通信IC509の入力系回路91に入力されている。入力系回路91は、入力バッファ及びロジック回路(符号なし)を備え、入力信号を波形整形してトランス509aの一次側に入力させる。トランス509aは、例えば電磁誘導方式により信号を絶縁伝達する構成であり、当該絶縁通信IC509の内部のトランスコイルを貫通する磁束変化に応じて電磁誘導現象を生じさせ、これにより、入力系回路91と出力系回路92との間で絶縁状態にて通信可能になる。また出力系回路92は、ロジック回路と出力バッファと(符号なし)を備え、トランス509aの二次側に出力された電圧を波形整形してパワー半導体ブロック505aに出力する。
The common connection point between the
またパワー半導体ブロック505aが、異常信号を入力系回路93、トランス509b、出力系回路94を通じて反転回路90に出力するときにも同様の動作を行うことになるため、その説明を省略する。このようなトランス509a、509bを用いた回路構成においても、前述実施形態のフォトカプラ23、24、31と同様に、入出力を絶縁した状態にて通信処理を実行できるようになり、前述実施形態と同様の作用効果を奏する。
Further, since the
(第8実施形態)
図14は、第8実施形態の追加説明図を示している。本実施形態が第7実施形態と異なるところは、マイコン2とASIC3との間のインタフェース部分にCMOS論理素子を用いて構成したところにある。
この図14に示すように、マイコン2及びASIC3と、駆動回路505の絶縁通信IC509との間には、CMOS論理素子によりに構成されたANDゲート95が構成されている。このANDゲート95は、マイコン2のデジタル入出力回路13からPWM信号を入力すると共に、ASIC3からインバータ87aの出力を入力して論理積演算して絶縁通信IC509の入力系回路91に出力するように構成されている。
また、駆動回路501の絶縁通信IC509と、マイコン2及びASIC3との間には、CMOS論理素子により構成されたバッファ96が接続されている。このバッファ96は、絶縁通信IC509の出力を波形整形し電位を固定してマイコン2のデジタル入出力回路13及びASIC3の入力バッファ18aに出力する。その他の構成は第7実施形態と同様であるため説明を省略する。
本実施形態によれば、デジタル入出力回路13、ANDゲート95、バッファ96、インバータ87aをCMOS論理素子だけで構成できるようになる。
(8th Embodiment)
FIG. 14 shows an additional explanatory diagram of the eighth embodiment. The difference between the present embodiment and the seventh embodiment is that the interface portion between the
As shown in FIG. 14, an AND
Further, a
According to this embodiment, the digital input /
(他の実施形態)
本発明は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。
図4に示したラッチ63a~63cは、一旦、タイマ68a、68bの出力「H」を保持した後には、通常Dフリップフロップのリセット信号を入力しない限り、遮断信号の状態を保持し続ける。このためマイコン2及びASIC3は、フェールセーフ処理を実行することで退避走行モードに移行して車両を退避走行させることになる。
(Other embodiments)
The present invention is not limited to the above-described embodiment, but can be variously modified and implemented, and can be applied to various embodiments without departing from the gist thereof. For example, the following modifications or extensions are possible.
The
車両ユーザは、この状態が解消されない限り、例えば車両をディーラ又は修理工場に持ち込んで退避走行モードを解消するために修理の依頼をすることになる。しかしながら、何らかの事情に応じて、自出力端子11aと隣接出力端子11bとの間の短絡状態が解消されたときであっても、ラッチ(例えば63a)がこの状態を保持し続けるため、利便性の観点から望ましくない。
Unless this condition is resolved, the vehicle user will, for example, bring the vehicle to a dealer or a repair shop and request repairs in order to eliminate the evacuation driving mode. However, depending on some circumstances, even when the short-circuit state between the self-
このような場合には、図4に示す制御ロジック61(又は15a~15c)がマイコン2からの解除指令(図示せず)もしくはタイマ68a~68cの出力信号を受けて、ラッチ63a~63cを周期的にリセットすることでラッチ63a~63cの保持状態を解除させ、遮断信号を周期的に停止して周期的に正常動作に復帰させるようにしても良い。すると、その後、何らかの事情に応じて自出力端子11aと隣接出力端子11bの短絡状態が修復された場合においては、元通りに正常復帰させることができ、特に車両ユーザが車両をディーラ又は修理工場に持ち込んで修理することなく、車両の状態を正常な状態に見做し保持することで車両の寿命を延ばすこともできる。
In such a case, the control logic 61 (or 15a to 15c) shown in FIG. 4 receives a release command (not shown) from the
ASIC3に代えて各種の半導体集積回路装置を用いても良い。この半導体集積回路装置が提供する手段および/または機能は、実体的なメモリ装置に記録されたソフトウェアおよびそれを実行するコンピュータ、又は、ハードウェアあるいはそれらの組み合わせによって提供することができる。 Various semiconductor integrated circuit devices may be used instead of the ASIC3. The means and / or functions provided by this semiconductor integrated circuit device can be provided by software recorded in a substantive memory device and a computer running the software, or hardware, or a combination thereof.
前述した複数の実施形態を組み合わせて構成しても良い。また、特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において、考え得るあらゆる態様も実施形態と見做すことが可能である。 It may be configured by combining a plurality of the above-mentioned embodiments. Further, the reference numerals in parentheses described in the claims indicate the correspondence with the specific means described in the above-described embodiment as one aspect of the present invention, and the technical scope of the present invention is defined. It is not limited. An embodiment in which a part of the above-described embodiment is omitted as long as the problem can be solved can also be regarded as an embodiment. In addition, any conceivable embodiment can be regarded as an embodiment as long as it does not deviate from the essence of the invention specified by the wording described in the claims.
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。 Although the present disclosure has been described in accordance with the embodiments described above, it is understood that the present disclosure is not limited to such embodiments or structures. The present disclosure also includes various variations and variations within a uniform range. In addition, various combinations and forms, as well as other combinations and forms, including one element, more, or less, are within the scope and scope of the present disclosure.
図面中、1は駆動制御システム、2はマイクロコンピュータ、3,103,203,303,403はASIC(半導体集積回路装置)、5,505は駆動回路、7a,7bはモータ、8はコンバータ、11a~11cは端子(遮断信号出力端子、11aは一の遮断信号出力端子、11bは他の遮断信号出力端子)、14a~14cは信号検出用の制御ロジック(14aは監視部)、15a~15c,215a,415aは駆動用の制御ロジック(15a,215a,415aは遮断信号出力部、15b,215b,415bは隣接遮断信号出力部)、16a,16bは出力トランジスタ(デジタル出力回路、Nチャネル型のMOSFET)、61は制御ロジック(監視部、遮断信号出力部、隣接遮断信号出力部)、71a,71bは抵抗、72a,72bはコンパレータ(監視部)、85a,85bはPチャネル型のMOSFET、86a,86bは抵抗、87a,87bはインバータを示す。 In the drawings, 1 is a drive control system, 2 is a microcontroller, 3,103,203,303,403 are ASICs (semiconductor integrated circuit devices), 5,505 are drive circuits, 7a and 7b are motors, 8 are converters, and 11a. ~ 11c are terminals (cutoff signal output terminal, 11a is one cutoff signal output terminal, 11b is another cutoff signal output terminal), 14a ~ 14c are control logics for signal detection (14a is a monitoring unit), 15a ~ 15c, 215a and 415a are drive control logics (15a, 215a and 415a are cutoff signal output units, 15b, 215b and 415b are adjacent cutoff signal output units), and 16a and 16b are output transistors (digital output circuit, N-channel MOSFET). ), 61 are control logic (monitoring unit, cutoff signal output unit, adjacent cutoff signal output unit), 71a, 71b are resistors, 72a, 72b are comparators (monitoring unit), 85a, 85b are P-channel MOSFETs, 86a, 86b indicates a resistor, and 87a and 87b indicate an inverter.
Claims (13)
前記マイコンにより前記駆動回路に出力されるPWM信号を遮断する遮断信号を出力する複数の隣接する遮断信号出力端子(11a~11c)と、
前記駆動回路から異常信号を入力すると、前記マイコンがPWM信号を出力停止するよりも速く、当該異常信号に応じて遮断信号を一の前記遮断信号出力端子(11a)を通じて出力する遮断信号出力部(15a,15b,61;215a,215b;415a,415b)と、
前記遮断信号出力部により前記一の遮断信号出力端子に遮断信号を出力したときに当該一の遮断信号出力端子における遮断信号の出力結果を監視する監視部(14a,68a;71a,72a;414a)と、
前記遮断信号出力部により出力される遮断信号と前記監視部による遮断信号の出力結果との不整合状態を所定時間(To)以上継続したときには、前記一の遮断信号出力端子(11a)に隣接した他の遮断信号出力端子(11b)に遮断信号を出力する隣接遮断信号出力部(15b,15a,61;215b,215a;415b,415a)と、
を備える半導体集積回路装置。 A microcomputer (hereinafter abbreviated as a microcomputer) (2) outputs a PWM signal to a drive circuit (5,505), and the drive circuit drives one or more motors and / and one or more converters. It is a semiconductor integrated circuit apparatus (3; 103; 203; 303; 403) which constitutes.
A plurality of adjacent cutoff signal output terminals (11a to 11c) that output a cutoff signal that cuts off the PWM signal output to the drive circuit by the microcomputer, and
When an abnormal signal is input from the drive circuit, the cutoff signal output unit (11a) outputs a cutoff signal in response to the abnormal signal faster than the microcomputer stops outputting the PWM signal. 15a, 15b, 61; 215a, 215b; 415a, 415b),
A monitoring unit (14a, 68a; 71a, 72a; 414a) that monitors the output result of the cutoff signal at the cutoff signal output terminal when the cutoff signal is output to the cutoff signal output terminal by the cutoff signal output unit. When,
When the inconsistency state between the cutoff signal output by the cutoff signal output unit and the output result of the cutoff signal by the monitoring unit is continued for a predetermined time (To) or more, it is adjacent to the one cutoff signal output terminal (11a). Adjacent cutoff signal output units (15b, 15a, 61; 215b, 215a; 415b, 415a) that output cutoff signals to other cutoff signal output terminals (11b).
A semiconductor integrated circuit device.
前記隣接遮断信号出力部(15b)は、前記一つのモータと同一のモータ(7a)を駆動するための前記マイコンにより出力されるPWM信号を遮断する遮断信号を前記他の遮断信号出力端子(11b)を通じて出力する請求項1または2記載の半導体集積回路装置。 The cutoff signal output unit (15a) outputs a cutoff signal that cuts off a PWM signal output by the microcomputer for driving one motor (7a) through the one cutoff signal output terminal (11a). And
The adjacent cutoff signal output unit (15b) cuts off the PWM signal output by the microcomputer for driving the same motor (7a) as the one motor, and cuts off the cutoff signal to the other cutoff signal output terminal (11b). ), The semiconductor integrated circuit apparatus according to claim 1 or 2.
前記出力トランジスタは、オープンコレクタ又はオープンドレインにより構成される請求項1から3の何れか一項に記載の半導体集積回路装置。 Further, an output transistor (16a to 16c) connected to the one and other cutoff signal output terminals (11a to 11c) is provided.
The semiconductor integrated circuit device according to any one of claims 1 to 3, wherein the output transistor is composed of an open collector or an open drain.
前記監視部は、前記所定時間を計測するタイマ(68a)を備え、
前記隣接遮断信号出力部(15b)は、前記タイマの計測結果に基づいて前記遮断信号を出力する請求項4記載の半導体集積回路装置。 During the predetermined time (To), after the cutoff signal output unit (61) outputs the cutoff signal, the monitoring unit (68a) can constantly monitor the output result of the cutoff signal of the cutoff signal output terminal. It is set by the time until
The monitoring unit includes a timer (68a) for measuring the predetermined time.
The semiconductor integrated circuit device according to claim 4, wherein the adjacent cutoff signal output unit (15b) outputs the cutoff signal based on the measurement result of the timer.
前記出力トランジスタは、CMOS素子により構成される請求項1から6の何れか一項に記載の半導体集積回路装置。 Further, an output transistor (16a to 16c) connected to the one and other cutoff signal output terminals (11a to 11c) is provided.
The semiconductor integrated circuit device according to any one of claims 1 to 6, wherein the output transistor is composed of a CMOS element.
前記遮断信号出力部(15a)及び前記隣接遮断信号出力部(15b)は、前記電源遮断回路に定電流回路(83a,83b)により遮断信号を出力するように構成され、
前記絶縁伝達回路は、前記電源遮断回路に遮断信号が入力されると前記絶縁伝達部へ供給する定電流を遮断することで前記マイコンから前記駆動回路に出力されるPWM信号を遮断する請求項8記載の半導体集積回路装置。 The insulation transmission circuit includes an insulation transmission unit (9a to 9c) that transmits a PWM signal from the microcomputer to the drive circuit, and a power supply cutoff circuit (210) having a constant current circuit capable of supplying / cutting current to the insulation transmission unit. Equipped with
The cutoff signal output unit (15a) and the adjacent cutoff signal output unit (15b) are configured to output a cutoff signal to the power supply cutoff circuit by a constant current circuit (83a, 83b).
8. The insulation transmission circuit cuts off a PWM signal output from the microcomputer to the drive circuit by cutting off a constant current supplied to the insulation transmission unit when a cutoff signal is input to the power supply cutoff circuit. The described semiconductor integrated circuit device.
前記出力トランジスタに直列接続され前記遮断信号出力端子の電圧に応じて信号検出するシャント抵抗(71a,71b)と、
前記シャント抵抗にかかる電圧を検出するコンパレータ(72a,72b)と、
を備える請求項1から9の何れか一項に記載の半導体集積回路装置。 The output transistors (16a, 16b) connected to the cutoff signal output terminal and
A shunt resistor (71a, 71b) connected in series to the output transistor and detecting a signal according to the voltage of the cutoff signal output terminal, and
Comparator (72a, 72b) that detects the voltage applied to the shunt resistor, and
The semiconductor integrated circuit apparatus according to any one of claims 1 to 9.
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JP2018079094A JP7006475B2 (en) | 2018-04-17 | 2018-04-17 | Semiconductor integrated circuit equipment |
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