JP7006475B2 - Semiconductor integrated circuit equipment - Google Patents
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Description
本発明は、半導体集積回路装置に関する。 The present invention relates to a semiconductor integrated circuit device.
従来、例えばハイブリッド自動車などの電動化車両には、車輪駆動用のモータやモータ電力供給用昇圧電源生成用のコンバータなどが搭載されており、当該モータ又はコンバータを駆動するための駆動回路を備える。駆動回路は、ＩＧＢＴなどのパワー半導体スイッチング素子を備えたインバータを用いて構成され、マイクロコンピュータ（以下マイコンと略す）がＰＷＭ信号を駆動回路に出力して駆動することで、モータ、コンバータを駆動制御する。 Conventionally, an electrified vehicle such as a hybrid vehicle is equipped with a motor for driving wheels, a converter for generating boosted power for supplying motor power, and the like, and includes a drive circuit for driving the motor or converter. The drive circuit is configured by using an inverter equipped with a power semiconductor switching element such as an IGBT, and a microcomputer (hereinafter abbreviated as a microcomputer) outputs a PWM signal to the drive circuit to drive the motor and converter. do.
発明者は、背景技術欄に記載した駆動制御方式を採用すると共に以下の技術的構成を用いて各種開発を行っており、この技術的構成を採用する中で以下の課題を見出している。例えば、モータ、コンバータ又はその駆動回路が、例えば過電流又は過熱などの何らかの異常を生じたときには、駆動回路がマイコン及び他の半導体集積回路装置に異常信号を送信するように構成する。このときマイコンは、この異常信号が検出された後にＰＷＭ信号を停止することでモータ又はコンバータの駆動を停止指令する。 The inventor has adopted the drive control method described in the background technology column and is conducting various developments using the following technical configurations, and has found the following problems in adopting this technical configuration. For example, when a motor, converter or drive circuit thereof causes some abnormality such as overcurrent or overheating, the drive circuit is configured to transmit an abnormality signal to a microcomputer and other semiconductor integrated circuit devices. At this time, the microcomputer gives a stop command to drive the motor or the converter by stopping the PWM signal after the abnormal signal is detected.
他方、マイコンは、例えば各種のセンサ信号を入力して制御処理を実行するように構成されている。このため、マイコンはこの異常信号を検出する前においても各種処理が予めスケジューリングされている。このためマイコンがこの事前にスケジューリングされた各種処理を実行している最中に、異常信号に対応した割込処理することでＰＷＭ信号を停止することになれば多大な時間を要してしまう。このため、マイコンがＰＷＭ信号を出力停止指令する前に、他の半導体集積回路装置が異常信号を入力したときに当該半導体集積回路装置が当該ＰＷＭ信号の出力を即座に遮断する遮断信号を出力し、これによりモータ又はコンバータの駆動を即座に停止できるようにすることが望ましい。 On the other hand, the microcomputer is configured to input various sensor signals and execute control processing, for example. Therefore, various processes are scheduled in advance in the microcomputer even before the abnormal signal is detected. Therefore, it takes a lot of time to stop the PWM signal by performing interrupt processing corresponding to the abnormal signal while the microcomputer is executing various pre-scheduled processes. Therefore, before the microcomputer issues an output stop command for the PWM signal, when another semiconductor integrated circuit device inputs an abnormal signal, the semiconductor integrated circuit device outputs a cutoff signal that immediately cuts off the output of the PWM signal. It is desirable that the drive of the motor or converter can be stopped immediately.
しかしながら、半導体集積回路装置の端子数の都合上、半導体集積回路装置の遮断信号の出力端子が隣接することがあり、これらの出力端子が、基板上の導電性異物付着などの影響により短絡してしまうことが想定される。このような場合、例えば、半導体集積回路装置が異常信号を入力したときに遮断信号を出力したとしても、この短絡の影響により遮断信号がマスクされてしまうことがあり、モータ又はコンバータの駆動を停止できない虞がある。 However, due to the number of terminals of the semiconductor integrated circuit device, the output terminals of the cutoff signal of the semiconductor integrated circuit device may be adjacent to each other, and these output terminals are short-circuited due to the influence of the adhesion of conductive foreign matter on the substrate. It is expected that it will end up. In such a case, for example, even if the semiconductor integrated circuit device outputs a cutoff signal when an abnormal signal is input, the cutoff signal may be masked due to the influence of this short circuit, and the drive of the motor or converter is stopped. It may not be possible.
この種の課題を解決するため、特許文献１には、信号端子の短絡の発生を検出する技術が提案されている。この特許文献１記載の技術では、入力端子の信号と、この入力端子に隣接する出力端子の各信号レベルの推移を監視し、監視が開始された各信号レベルの推移が予め設定された判定時間以上同期している場合に入力端子及び出力端子の間に短絡が発生していると判定しているが、前述したように遮断信号の出力端子が隣接する構成を採用したときに、これらの短絡の発生を検出する技術は確立されていない。
In order to solve this kind of problem,
本発明は、上記事情に鑑みてなされたもので、その目的は、半導体集積回路装置の遮断信号の出力端子が隣接しているときに、当該出力端子が短絡したとしても、モータ又は／及びコンバータの駆動を少なくとも一時的に正常に停止できるようにした半導体集積回路装置を提供することにある。 The present invention has been made in view of the above circumstances, and an object thereof is a motor or / and a converter even if the output terminals of a semiconductor integrated circuit device are short-circuited when the output terminals of the cutoff signals are adjacent to each other. It is an object of the present invention to provide a semiconductor integrated circuit apparatus capable of stopping the drive of a semiconductor at least temporarily.
請求項１記載の発明は、マイクロコンピュータ（以下、マイコンと略す）がＰＷＭ信号を駆動回路に出力し駆動回路が１又は複数のモータ又は／及び１又は複数のコンバータを駆動する駆動制御システムを構成する半導体集積回路装置を対象としている。この請求項１記載の発明は、遮断信号出力端子と、遮断信号出力部と、監視部と、隣接遮断信号出力部と、を備える。遮断信号出力端子は、複数隣接しマイコンにより駆動回路に出力されるＰＷＭ信号を遮断する遮断信号を出力する。遮断信号出力部は、駆動回路から異常信号を入力すると、マイコンがＰＷＭ信号を出力停止するよりも速く、当該異常信号に応じて遮断信号を一の遮断信号出力端子を通じて出力する。監視部は、遮断信号出力部により一の遮断信号出力端子に遮断信号を出力したときに当該一の遮断信号出力端子における遮断信号の出力結果を監視する。隣接遮断信号出力部は、遮断信号出力部により出力される遮断信号と監視部による遮断信号の出力結果との不整合状態を所定時間以上継続したときには、一の遮断信号出力端子に隣接した他の遮断信号出力端子に遮断信号を出力する。
The invention according to
この場合、たとえ半導体集積回路装置の遮断信号の出力端子が隣接しており、これらの隣接した出力端子が短絡したとしても、遮断信号と当該遮断信号の出力結果との間で不整合状態を生じ、この不整合状態が所定時間以上継続したときには、隣接遮断信号出力部が他の遮断信号出力端子に遮断信号を出力するため、マイコンにより駆動回路に出力されるＰＷＭ信号を遮断できるようになり、駆動回路がモータ又は及びコンバータの駆動を正常に少なくとも一時的に停止できる。 In this case, even if the output terminals of the cutoff signal of the semiconductor integrated circuit device are adjacent to each other and these adjacent output terminals are short-circuited, a mismatch state occurs between the cutoff signal and the output result of the cutoff signal. When this mismatched state continues for a predetermined time or longer, the adjacent cutoff signal output unit outputs a cutoff signal to another cutoff signal output terminal, so that the PWM signal output to the drive circuit by the microcomputer can be cut off. The drive circuit can normally stop driving the motor or converter at least temporarily.
以下、駆動制御システムを構成する半導体集積回路装置の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号（例えば十の位と一の位を同一とし百の位に異なる数値）を付して必要に応じて説明を省略する。 Hereinafter, some embodiments of the semiconductor integrated circuit apparatus constituting the drive control system will be described with reference to the drawings. In each of the embodiments described below, configurations that perform the same or similar operations are required to be attached with the same or similar reference numerals (for example, the tens digit and the ones digit are the same and the hundreds digit is different). The description will be omitted accordingly.
（第１実施形態）
図１から図６は、第１実施形態の説明図である。図２は、駆動制御システム１の全体構成を概略的に示している。この駆動制御システム１は、ＭＣＵ（Micro Controller Unit）によるマイクロコンピュータ（以下、マイコンと略す）２と、半導体集積回路装置としてのＡＳＩＣ３と、１又は複数の絶縁伝達回路４ａ～４ｃと、１又は複数の駆動回路５と、電源回路６と、を備える。この駆動制御システム１は、１又は複数のモータ７ａ、７ｂ、又は／及び、１又は複数のコンバータ８を駆動制御する。これらのモータ７ａ、７ｂは、例えばハイブリッド自動車又は電気自動車などの電動化車両の車輪駆動用のモータであり、コンバータ８は、例えば車輪駆動用モータに電力供給する為に用いられる昇圧コンバータである。この図２に示す例では、モータ７ａ、７ｂを２つ、コンバータ８を１つ備えた例を示している。図２に示す絶縁伝達回路４ａ～４ｃは、互いに同様の回路を備えているため、絶縁伝達回路４ｂ、４ｃの内部構成の記載を省略している。
(First Embodiment)
1 to 6 are explanatory views of the first embodiment. FIG. 2 schematically shows the overall configuration of the
電源回路６は、バッテリ電圧から所定の動作用の電源電圧を生成し、ＡＳＩＣ３、及びＭＣＵ２に比較的低圧の電源電圧（例えば、数Ｖ）を電源供給する。また電源回路６は、絶縁伝達回路４ａ～４ｃ及び駆動回路５に、バッテリ電圧を昇圧した比較的高圧（例えば、数十Ｖ）の電源電圧を電源供給する。モータ７ａ、７ｂは、例えば多相（例えば三相）ブラシレスＤＣモータであり、入力されるＰＷＭ相信号に応じて回転するように構成されている。電源回路６は、ＡＳＩＣ３と同一の半導体集積回路の内部に構成してもよい。
The power supply circuit 6 generates a power supply voltage for a predetermined operation from the battery voltage, and supplies a relatively low power supply voltage (for example, several V) to the
マイコン２は、比較的低圧の電源電圧で動作し、絶縁伝達回路４ａ、４ｃを通じてモータ７ａ、７ｂの駆動用のＰＷＭ信号を駆動回路５に出力する。絶縁伝達回路４ａ、４ｃは、比較的低圧の電源電圧で動作するマイコン２から比較的高圧の電源電圧で動作する駆動回路５までＰＷＭ信号を電気的に絶縁しながら伝達する。これによりＰＷＭ信号を安全に伝送できる。また、駆動回路５は、異常を検出すると当該異常を示す異常信号を絶縁伝達回路４ａ、４ｃに出力する。このとき絶縁伝達回路４ａ、４ｃは、この異常信号をマイコン２に絶縁伝達する。
The
モータ７ａ、７ｂの駆動回路５は、ＩＧＢＴなどのスイッチング素子を多相ブリッジ接続したインバータ回路によるものであり、当該スイッチング素子に入力されたＰＷＭ信号に応じてモータ７ａ、７ｂを駆動する。このときモータ７ａ、７ｂの相電流情報は例えば電流センサ（図示せず）により検出され、駆動回路５は各相に何らかの異常（例えば、断線など）が検知されると、各相のデジタルの異常信号を絶縁伝達回路４ａ、４ｃに出力する。
The
またマイコン２は、絶縁伝達回路４ｂを通じてコンバータ８の駆動用のＰＷＭ信号を駆動回路５に出力する。コンバータ８は、例えばスイッチングレギュレータによるＤＣ／ＤＣコンバータであり、バッテリ電圧を直流の安定化電源電圧に変換する昇圧又は降圧型のコンバータである。コンバータ８の駆動回路５は、入力されたＰＷＭ信号に応じてコンバータ８により直流電圧を変換生成する。駆動回路５は異常を検知すると、異常信号を絶縁伝達回路４ｂに出力する。
Further, the
絶縁伝達回路４ａ～４ｃの電気的構成ブロックは同様の構成であるため、ここでは絶縁伝達回路４ａの構成ブロックを説明し、他の絶縁伝達回路４ｂ、４ｃの構成ブロックの説明を省略する。絶縁伝達回路４ａは、マイコン２と駆動回路５との間の信号を実体的に絶縁伝達する絶縁伝達部９ａ～９ｃと、絶縁伝達部９ａ～９ｃへの電源をそれぞれ遮断可能に構成される電源遮断回路１０ａ～１０ｃとを備える。これらの電源遮断回路１０ａ～１０ｃは、電源回路６から入力される電源を絶縁伝達部９ａ～９ｃへ遮断することでＰＷＭ信号の伝達を遮断するために設けられる。
Since the electrical constituent blocks of the
また他方、ＡＳＩＣ３は、これらの電源遮断回路１０ａ～１０ｃに遮断信号を出力可能になっている。特にＡＳＩＣ３は、例えば３つ隣接する遮断信号出力端子（以下、必要に応じて端子と略す）１１ａ～１１ｃから電源遮断回路１０ａ～１０ｃに遮断信号をそれぞれ出力可能になっている。これらの端子１１ａ～１１ｃは互いに隣接しているため、何らかの影響により短絡しやすいピン配置とされている。
On the other hand, the
図１には、ＡＳＩＣ３及びマイコン２の電気的構成ブロックの要部、並びに絶縁伝達回路４ａの電気的構成例を示している。この図１には、ＡＳＩＣ３の３つ隣接する端子１１ａ～１１ｃに関係するブロック２、３、４ａを詳細に図示している。
FIG. 1 shows the main parts of the electrical configuration blocks of the
マイコン２は、ＣＰＵ及びメモリ（何れも図示せず）を備える制御ロジック１２を主として構成され、入力される様々なセンサ信号（図示せず）に基づいて予めスケジューリングされた実行順序により各種のタスクを実行するように構成されている。この制御ロジック１２は、マイコン２の内蔵メモリ（非遷移的実体的記録媒体）に記憶されているプログラムをＣＰＵが実行することで実現される制御ロジックである。マイコン２は、制御ロジック１２からデジタル入出力回路１３を通じて、ＰＷＭ信号を絶縁伝達回路４ａに出力すると共に絶縁伝達回路４ａから異常信号を入力する。マイコン２は異常信号を入力すると予めスケジューリングされたタスクに先立って異常信号に応じたタスク処理を割込み実行するようになっている。
他方、ＡＳＩＣ３は、制御ロジック１４ａ～１４ｃ、１５ａ～１５ｃ、デジタル出力回路としての出力トランジスタ１６ａ～１６ｃ、デジタル入力回路１７ａ～１７ｃ、１８ａ～１８ｃを備える。制御ロジック１４ａ～１４ｃ、１５ａ～１５ｃは、ハードウェアまたはソフトウェアにより実現される制御ロジックであり、例えばソフトウェアにより実現される場合には、ＡＳＩＣ３の内蔵メモリ（非遷移的実体的記録媒体）に記憶されているプログラムをＣＰＵが実行することで実現される。
The
On the other hand, the
またデジタル出力回路となる出力トランジスタ１６ａ～１６ｃは、それぞれ端子１１ａ～１１ｃに接続されている。デジタル入力回路１７ａ～１７ｃもまた、それぞれ端子１１ａ～１１ｃに接続されており当該端子１１ａ～１１ｃに入力されるデジタル信号を波形整形して制御ロジック１４ａ～１４ｃに出力する。
Further, the
制御ロジック１４ａ～１４ｃ及び１５ａ～１５ｃは、端子１１ａ～１１ｃ及び異常信号の信号検出用の制御ロジック１４ａ～１４ｃと、出力トランジスタ１６ａ～１６ｃをそれぞれ制御する制御ロジック１５ａ～１５ｃとに機能分担されている。出力トランジスタ１６ａ～１６ｃは、それぞれ例えばオープンドレインのＮチャネル型ＭＯＳＦＥＴなどのＣＭＯＳ素子を用いてシンク出力回路形式により構成され、外部の絶縁伝達回路４ａの電源遮断回路１０ａ～１０ｃからそれぞれ端子１１ａ～１１ｃを通じて電流入力するように構成されている。
このとき出力トランジスタ１６ａ～１６ｃはオープンドレイン構成とされているため、端子１１ａ～１１ｃの出力電圧をＡＳＩＣ３の外部回路を用いて自由に変更可能になっている。出力トランジスタ１６ａ～１６ｃは、前述したようにＣＭＯＳ素子により構成すると回路規模を縮小できるため望ましいが、出力トランジスタ１６ａ～１６ｃを、オープンコレクタのバイポーラトランジスタにより構成しても良い。
The
At this time, since the
制御ロジック１５ａ～１５ｃは、各出力トランジスタ１６ａ～１６ｃを通じて絶縁伝達回路４ａの電源遮断回路１０ａ～１０ｃに遮断信号を出力する遮断信号出力部としての機能を備える。なお、本開示の中では、制御ロジック１５ｂが隣接遮断信号出力部として動作する形態を説明している。
デジタル入力回路１７ａ～１７ｃが、端子１１ａ～１１ｃの信号を波形整形することで当該端子１１ａ～１１ｃの信号状態を検出し、各信号検出用の制御ロジック１４ａ～１４ｃに伝達し、信号検出用の制御ロジック１４ａ～１４ｃは、各端子１１ａ～１１ｃの信号状態を監視する。これにより制御ロジック１４ａ～１４ｃは監視部として機能する。
The
The
また、ＡＳＩＣ３には異常信号の入力端子（符号なし）が設けられており、この異常信号の入力端子には、デジタル入力回路１８ａ～１８ｃが接続されている。このデジタル入力回路１８ａ～１８ｃは、入力端子に入力される異常信号を波形整形し、制御ロジック１４ａ～１４ｃ及び１５ａ～１５ｃにそれぞれ伝達する。
Further, the
制御ロジック１４ａ～１４ｃは、互いに同一の構成であり、制御ロジック１５ａ～１５ｃもまた互いに同一の構成である。制御ロジック１４ａは、端子１１ａの信号状態を検出し、当該端子１１ａに隣接する端子１１ｂにＰＷＭ信号を出力制御する制御ロジック１５ｂに制御信号を出力可能になっている。
制御ロジック１４ｂは、端子１１ｂの信号状態を検出し、当該端子１１ｂに隣接する端子１１ａ及び１１ｃにＰＷＭ信号を出力制御する制御ロジック１５ａ及び１５ｃに制御信号を出力可能になっている。
制御ロジック１４ｃは、端子１１ｃの信号状態を検出し、当該端子１１ｃに隣接する端子１１ｂにＰＷＭ信号を出力制御する制御ロジック１５ｃに制御信号を出力可能になっている。制御ロジック１４ａ～１４ｃ、１５ａ～１５ｃの具体的な構成例を図４に示しているが、これは後述説明する。
The
The
The
図１に示す電源遮断回路１０ａは、抵抗１９及びＰチャネル型のＭＯＳＦＥＴ２０を備え、電源回路６の電源を制御信号伝達回路２１に供給／遮断が可能な構成とされている。この電源遮断回路１０ａは、電源回路６の電源供給端子と端子１１ａとの間に抵抗１９を備え、抵抗１９及び端子１１ａの共通接続点をＭＯＳＦＥＴ２０のゲートに接続すると共にＭＯＳＦＥＴ２０のソースを電源回路６の電源供給端子に接続し、ＭＯＳＦＥＴ２０のドレインから絶縁伝達部９ａの制御信号伝達回路２１に電源供給するように構成されている。
The power
絶縁伝達部９ａは、制御信号伝達回路２１と異常信号伝達回路２２とを備える。制御信号伝達回路２１は、電源遮断回路１０ａを通じて電源供給されることで動作し、いわゆるフォトダイオード２３ａ、２４ａ及びＮＰＮ形のフォトトランジスタ２３ｂ、２４ｂを図示形態に組み合わせたフォトカプラ２３、２４、抵抗２５、２６、並びに、トランジスタ２７、２８を組み合わせて構成されている。トランジスタ２７、２８は、例えばＮチャネル型ＭＯＳＦＥＴにより構成されている。
The
図１の回路構成例では、電源遮断回路１０ａの電源供給ノードとグランドとの間に、抵抗２５、フォトダイオード２３ａ及びトランジスタ２７のドレインソース間が直列接続されており、フォトトランジスタ２３ｂのコレクタが駆動回路５に入力接続され、さらにそのエミッタがグランドに接地されている。また、電源遮断回路１０ａの電源供給ノードとグランドとの間には、抵抗２６、フォトダイオード２４ａ及びトランジスタ２８のドレインソース間が直列接続されており、フォトトランジスタ２４ｂのコレクタが駆動回路５に入力接続され、さらにトランジスタ２８のエミッタがグランドに接地されている。
In the circuit configuration example of FIG. 1, the
マイコン２は、デジタル入出力回路１３を通じて各トランジスタ２７、２８の制御端子にＰＷＭ信号を出力するように構成されている。したがって、マイコン２がＰＷＭ信号のＨレベルをトランジスタ２７の制御端子に出力すると、電流が抵抗２５、フォトダイオード２３ａ及びトランジスタ２７のドレインソース間を通じて流れ、フォトトランジスタ２３ｂがオンすることでフォトカプラ２３の出力はグランドレベルになる。
The
マイコン２がＰＷＭ信号のＬレベルを出力すると、トランジスタ２７がオフすることで電流が遮断され、フォトトランジスタ２３ｂがオフすることで当該フォトトランジスタ２３ｂのコレクタ出力がオープンとなる。駆動回路５の内部では、フォトトランジスタ２３ｂのコレクタ出力がプルアップ接続されているため、駆動回路５は、Ｈレベルを入力できる。これにより、マイコン２が出力したＰＷＭ信号は、反転して駆動回路５に入力される。
When the
また異常信号伝達回路２２は、抵抗２９、３０と、フォトダイオード３１ａ及びフォトトランジスタ３１ｂを備えたフォトカプラ３１とを図示形態に組み合わせて構成される。駆動回路５の異常信号出力は、抵抗３０及びフォトダイオード３１ａの順方向を通じてグランドに接続されている。電源回路６の電源供給出力は、抵抗２９及びフォトトランジスタ３１ｂのコレクタエミッタ間を通じてグランドに接続されている。そして抵抗２９及びフォトトランジスタ３１ｂの共通接続点は、マイコン２のデジタル入出力回路１３に入力されると共に、ＡＳＩＣ３の入力端子を通じてデジタル入力回路１８ａに入力されている。これにより、異常信号伝達回路２２は、電源遮断回路１０ａの電源遮断処理の影響を受けることなく、駆動回路５により検出された異常信号をマイコン２に絶縁伝達するように構成されている。
Further, the abnormality
ここでは、電源遮断回路１０ａ及び絶縁伝達部９ａの詳細構成を説明したが、これらの構成は電源遮断回路１０ｂ及び絶縁伝達部９ｂ、電源遮断回路１０ｃ及び絶縁伝達部９ｃの構成も前述と同様であるため説明を省略する。
Here, the detailed configurations of the
なお、モータ７ａを駆動する駆動回路５は、ＭＯＳＦＥＴ又はＩＧＢＴなどのスイッチング素子を例えばＵＶＷ相に三相ブリッジ接続したインバータ回路により構成されているため、マイコン２はこれらのＵＶＷ相ブリッジ接続上下アームの合計６つのスイッチング素子に独立してＰＷＭ信号を出力することになる。
Since the
図１には、電源遮断回路１０ａ及び絶縁伝達部９ａが２つのＰＷＭ信号を絶縁伝達する例を示しており、また電源遮断回路１０ｂ及び絶縁伝達部９ｂが他の２つのＰＷＭ信号を絶縁伝達する例を示しており、さらに電源遮断回路１０ｃ及び絶縁伝達部９ｃがさらに他の２つのＰＷＭ信号を絶縁伝達する例を示している。これらの各部１０ａ及び９ａ、１０ｂ及び９ｂ、１０ｃ及び９ｃ、にＵＶＷ相の各相の上下アームを駆動するためのＰＷＭ信号を割り当ててＰＷＭ信号を伝達させることが望ましい。すると、ＡＳＩＣ３の３つ隣接する端子１１ａ～１１ｃが、一つのモータ７ａに関する遮断信号だけを出力するようにピンアサインされることになる。このため、たとえこれらの端子１１ａ～１１ｃが互いに短絡したとしても同一のモータ７ａの遮断信号にしか影響されることがなくなり、他のモータ７ｂ又はコンバータ８の駆動に影響することがなくなる。
FIG. 1 shows an example in which the
他方、図３Ａ及び図３Ｂは、電源遮断回路１０ａに代わる他の構成例１１０、２１０を示している。図３Ａに示す電源遮断回路１１０は、抵抗４１～４４、ダイオード４５、及びＰチャネル型のＭＯＳＦＥＴ４６並びに４７を備える。この電源遮断回路１１０は、電源回路６の電源供給端子と端子１１ａとの間に抵抗４１、４２及びダイオード４５のアノードカソード間を直列接続すると共に、抵抗４１及び４２の共通接続点と２つのＰチャネル型のＭＯＳＦＥＴ４６及び４７のゲートとの間にそれぞれ抵抗４３、４４を接続して構成されている。
On the other hand, FIGS. 3A and 3B show other configuration examples 110 and 210 instead of the
そして、これらのＭＯＳＦＥＴ４６及び４７のソースが電源回路６の電源供給端子に接続されている。このとき、端子１１ａに接続された出力トランジスタ１６ａがオンされるとＭＯＳＦＥＴ４６及び４７のドレインから共に電源電流Ｉ１、Ｉ２を供給し、出力トランジスタ１６ａがオフされるとＭＯＳＦＥＴ４６及び４７のドレインから電源電流Ｉ１、Ｉ２の供給を共に停止できる。このような構成によれば、ＭＯＳＦＥＴ４６及び４７から複数の電源出力を同時に供給／遮断制御できるため、例えばこれらの電源供給出力を、前述したモータ７ａを駆動する所定相の上下アームのスイッチング素子にそれぞれ対応したＰＷＭ信号の遮断信号に対応づけて設けることで、当該所定相の上下アームを個別にしかも当該上下アームを同時に駆動停止できる。また、抵抗４３，４４の抵抗定数を変更することでＭＯＳＦＥＴ４６及び４７の電源電流供給を停止するタイミングを調整することができる。また、上記構成においては、モータ７ａを駆動するＵ，Ｖ，Ｗ相すべての上下アームのスイッチング素子を同時に停止しても良い。
The sources of these
また図３Ｂに示す電源遮断回路２１０は、抵抗５１及びＰチャネル型のＭＯＳＦＥＴ５２、５３を備える。この電源遮断回路２１０は、電源回路６の電源供給端子と端子１１ａとの間に抵抗５１を備え、電流制限用の抵抗５４も備える。端子１１ａは、ＭＯＳＦＥＴ５２及び５３のゲートに共通接続されており、ＭＯＳＦＥＴ５２及び５３のソースは電源回路６の電源供給端子に接続されている。さらに、一方のＭＯＳＦＥＴ５２のゲートドレイン間は共通接続されており、抵抗５４を通じて端子１１ａに接続されている。
Further, the
この図３Ｂに示す電源遮断回路２１０によれば、ＡＳＩＣ３の出力トランジスタ１６ａがオンすれば抵抗５１、抵抗５４を通じて電流を引く。これにより、バイアス電圧がＭＯＳＦＥＴ５２のゲートソース間に印加され、ＭＯＳＦＥＴ５３のドレインから定電流Ｉを供給出力できるようになる。すなわち、この電源遮断回路２１０は、定電流回路を用いて構成されていることになる。このように定電流回路を用いて構成することで、絶縁伝達部９ａのフォトカプラ２３、２４に供給される電流量を安定化できる。
According to the power
また、ＡＳＩＣ３の内部の出力トランジスタ１６ａがオフすれば、抵抗５１を通じて流れる電流を遮断でき、ＭＯＳＦＥＴ５２及び５３のゲートソース間のバイアス電圧を０にすることで電源供給を遮断できる。これにより、電源遮断回路２１０は、電源回路６の出力電源を絶縁伝達部９ａ～９ｃに自在に供給／遮断できる。
Further, if the
＜制御ロジック１４ａ～１４ｃ、１５ａ～１５ｃの具体的構成例＞
図４は、ＡＳＩＣ３の制御ロジック１４ａ～１４ｃ、１５ａ～１５ｃの具体的構成例を示している。図４に示すように、駆動用の制御ロジック１５ａは、制御ロジック６１、ＯＲゲート６２ａ、ラッチ６３ａ、ＯＲゲート６４ａ、及びＮＯＴゲート６５ａを用いて構成される。駆動用の制御ロジック１５ｂは、制御ロジック６１、ＯＲゲート６２ｂ、ラッチ６３ｂ、ＯＲゲート６４ｂ、及びＮＯＴゲート６５ｂを用いて構成される。駆動用の制御ロジック１５ｃは、制御ロジック６１、ＯＲゲート６２ｃ、ラッチ６３ｃ、ＯＲゲート６４ｃ、及びＮＯＴゲート６５ｃを用いて構成される。
<Specific configuration examples of
FIG. 4 shows a specific configuration example of the
信号検出用の制御ロジック１４ａは、制御ロジック６１、ＮＯＴゲート６６ａ、ＡＮＤゲート６７ａ、及びタイマ６８ａを用いて構成される。信号検出用の制御ロジック１４ｂは、制御ロジック６１、ＮＯＴゲート６６ｂ、ＡＮＤゲート６７ｂ、及びタイマ６８ｂを用いて構成される。信号検出用の制御ロジック１４ｃは、制御ロジック６１、ＮＯＴゲート６６ｃ、ＡＮＤゲート６７ｃ、及びタイマ６８ｃを用いて構成される。ここでは説明を簡略化するため、信号検出用の制御ロジック１４ａ、１４ｃと駆動用の制御ロジック１５ｂとの間の関係性を主に説明する。また、図４の具体例では、出力トランジスタ１６ａ～１６ｃとしてＭＯＳＦＥＴ１６ａ～１６ｃを用いているため、以下の具体例では、必要に応じてＭＯＳＦＥＴ１６ａ～１６ｃと表記して説明する。
The
図４において、制御ロジック６１の第１出力は、ＯＲゲート６４ａ及びＮＯＴゲート６５ａを通じてＭＯＳＦＥＴ１６ａのゲートに入力されている。ＭＯＳＦＥＴ１６ａのドレインは端子１１ａに接続されている。端子１１ａは、ヒステリシス入力のバッファ１７ａ及びＮＯＴゲート６６ａを通じてＡＮＤゲート６７ａの一入力に入力されている。また、このＡＮＤゲート６７ａの他の入力には制御ロジック６１の第１出力が与えられている。ＡＮＤゲート６７ａの出力はタイマ６８ａに入力されている。タイマ６８ａは、ＡＮＤゲート６７ａの出力がＬレベルであれば計数値をクリアする。ＡＮＤゲート６７ａの出力がＨレベルになると、タイマ６８ａは、この間、時間計測を継続し、所定時間Ｔｏ以上継続したときに、その出力をＬレベルからＨレベルに変化させるように構成されている。このタイマ６８ａは、ＯＲゲート６４ａ、ＮＯＴゲート６５ａ、ＭＯＳＦＥＴ１６ａ、バッファ１７ａ、及びＮＯＴゲート６６ａによる信号伝達遅延時間をマスキングするために設けられ、ＭＯＳＦＥＴ１６ａから端子１１ａに出力される遮断信号の出力結果を端子１１ａから定常的に監視可能になるまで、タイマ６８ａの出力を通常のＬレベルのまま保持している。
In FIG. 4, the first output of the
制御ロジック６１の第２出力は、ＯＲゲート６４ｂ及びＮＯＴゲート６５ｂを通じてＭＯＳＦＥＴ１６ｂのゲートに入力されている。ＭＯＳＦＥＴ１６ｂのドレインは、端子１１ｂに接続されている。端子１１ｂは、ヒステリシス入力のバッファ１７ｂ及びＮＯＴゲート６６ｂを通じてＡＮＤゲート６７ｂの一入力に入力されている。また、このＡＮＤゲート６７ｂの他の入力には、制御ロジック６１の第２出力が与えられている。ＡＮＤゲート６７ｂの出力は、タイマ６８ｂに入力されている。タイマ６８ｂは、タイマ６８ａの機能と同様の機能を備えるため説明を省略する。
The second output of the
他方、制御ロジック６１の第３出力は、ＯＲゲート６４ｃ及びＮＯＴゲート６５ｃを通じてＭＯＳＦＥＴ１６ｃのゲートに入力されている。ＭＯＳＦＥＴ１６ｃのドレインは端子１１ｃに接続されている。端子１１ｃは、ヒステリシス入力のバッファ１７ｃ及びＮＯＴゲート６６ｃを通じてＡＮＤゲート６７ｃの一入力に入力されている。また、このＡＮＤゲート６７ｃの他の入力には、制御ロジック６１の第３出力が与えられている。ＡＮＤゲート６７ｃの出力は、タイマ６８ｃに入力されている。タイマ６８ｃもまたタイマ６８ａの機能と同様の機能を備えるため説明を省略する。
On the other hand, the third output of the
前述した所定時間Ｔｏは、ＯＲゲート６４ａ～６４ｃ、ＮＯＴゲート６５ａ～６５ｃ、バッファ１７ａ～１７ｃ、ＮＯＴゲート６６ａ～６６ｃ及び出力トランジスタ１６ａ～１６ｃによるそれぞれの信号伝達遅延時間よりも大きく、当該信号伝達遅延時間をマスキングして定常的に各端子１１ａ～１１ｃの遮断信号の出力結果を監視可能になるまでの所定時間に予め定められている。
The above-mentioned predetermined time To is larger than the respective signal transmission delay times by the OR
さて、制御ロジック１４ａ及び１４ｃを構成するタイマ６８ａ及び６８ｃは、端子１１ａ及び１１ｃから遮断信号の出力結果を検出するが、これらのタイマ６８ａ及び６８ｃの出力は、その間のＯＲゲート６２ｂを通じてラッチ６３ｂのクロック端子ＣＫに入力されている。ＯＲゲート６２ｂ及びラッチ６３ｂは、端子１１ｂの制御ロジック１５ｂを構成する要素である。
このラッチ６３ｂは、Ｄフリップフロップにより構成され、そのＤ端子は電源電圧に固定されている。ラッチ６３ｂのＱ出力は、ＯＲゲート６４ｂの第２入力に入力されている。したがって、タイマ６８ａ及び６８ｃが、前述の所定時間Ｔｏを経過することでＨレベルを出力すると、ラッチ６３ｂがそのＱ出力を強制的にＨレベルにすることで、ＯＲゲート６４ｂ及びＮＯＴゲート６５ｂを通じてＭＯＳＦＥＴ１６ｂを強制的にオフさせることができる。
このため、制御ロジック６１の第２出力の状態に拘わらず、ＭＯＳＦＥＴ１６ｂをオフ制御できるようになる。機能的に言い換えると、タイマ６８ａ、６８ｃは、それぞれ端子１１ａ、１１ｃに出力される遮断信号とその遮断信号の出力結果とを監視し、これらの間の不整合状態が所定時間Ｔｏ以上継続したときには、ＯＲゲート６２ｂ及びラッチ６３ｂが端子１１ｂから遮断信号を強制的に出力できるようになる。また、制御ロジック６１は、マイコン２から解除信号（図示せず）もしくはタイマ６８ｂの出力信号を受けてラッチ６３ｂの出力ＱをＬ出力するリセット信号を出力する。
端子１１ａに対応して設けられたＯＲゲート６２ａ及びラッチ６３ａ、並びに、端子１１ｃに対応して設けられたＯＲゲート６２ｃ及びラッチ６３ｃの機能的構成も、ＯＲゲート６２ｂ及びラッチ６３ｂの機能的構成と同様であるため、その説明を省略する。
Now, the
The
Therefore, the
The functional configurations of the
上記の機能的構成のうち特徴的な作用、動作について説明する。
＜通常時の動作説明＞
まず図４及び図５を参照しながらＡＳＩＣ３の詳細な出力動作について説明する。この項では、端子１１ａから電源遮断回路１０ａへの遮断信号出力に関する説明を行い、他の端子１１ｂ、１１ｃから電源遮断回路１０ｂ、１０ｃへの遮断信号出力に関する説明を省略する。
The characteristic actions and operations of the above functional configurations will be described.
<Explanation of normal operation>
First, the detailed output operation of the
図４において、制御ロジック６１は、通常時には図５のタイミングｔ０においてＬレベルを第１出力することで、ＯＲゲート６４ａ及びＮＯＴゲート６５ａを通じてＭＯＳＦＥＴ１６ａのゲートにＨレベルを出力し、当該ＭＯＳＦＥＴ１６ａをオン制御する。すると、電源遮断回路１０ａは、電源回路６の出力電源を絶縁伝達部９ａに供給する。これにより絶縁伝達部９ａは正常動作し続ける。このとき端子１１ａはＬレベルとなる。この端子１１ａの信号状態「Ｌ」は、バッファ１７ａ及びＮＯＴゲート６６ａを通じてＡＮＤゲート６７ａの一入力に伝達される。ＡＮＤゲート６７ａの一入力にはＨレベルが入力されるものの、制御ロジック６１の第１出力はＬレベルに保持されているため、ＡＮＤゲート６７ａの出力はＬレベルとなる。このため、タイマ６８ａが計時開始することはない。
タイマ６８ａは出力をＬレベルに保持するため、ラッチ６３ｂのクロック信号ＣＫ入力にはＬレベルが入力され続けることになる。このため、ラッチ６３ｂはＱ出力をＬレベルに保持する。これによりＡＳＩＣ３は出力のＭＯＳＦＥＴ１６ａのオン状態を保持できるようになり、電源遮断回路１０ａは絶縁伝達部９ａに電源を供給し続ける。これにより、マイコン２が絶縁伝達部９ａの制御信号伝達回路２１を通じてＰＷＭ信号を駆動回路５に出力できる。図５のタイミングｔ０～ｔ１参照。
In FIG. 4, the
Since the timer 68a holds the output at the L level, the L level is continuously input to the clock signal CK input of the
＜シャットダウン動作＞
また駆動回路５が、モータ７ａを駆動している最中に何らかの影響で異常を検出したとき、駆動回路５は異常信号「Ｈ」を異常信号伝達回路２２に出力する。ここでは、図１に示したＵＶＷ相のＰＷＭ信号のうち、駆動回路５がＵ相のＰＷＭ信号に応じて駆動したときに異常を検出した場合の詳細動作について説明する。
<Shutdown operation>
Further, when the
異常信号伝達回路２２は、Ｕ相の異常検出信号「Ｈ」をフォトカプラ３１に入力すると、フォトカプラ３１はマイコン２及びＡＳＩＣ３に異常信号Ｈ→Ｌレベルを伝達する。この異常信号のＬレベルは、マイコン２に入力されると共にＡＳＩＣ３の端子１１ａに入力される。
When the abnormality
マイコン２は、この異常信号が検出される前においても予め各種処理がスケジューリングされている。このため、マイコン２がこの事前にスケジューリングされた各種処理を実行している最中に、異常信号に対応した割込処理することでＰＷＭ信号を停止することになる。
The
対して、ＡＳＩＣ３は、この異常信号のＬレベルをバッファ１８ａを通じて入力すると、図１に示す制御ロジック１４ａ及び１５ａが、マイコン２がＰＷＭ信号を出力停止するよりも速く、直ぐにシャットダウン処理するようになっている。制御ロジック１４ａ及び１５ａが、直ぐにシャットダウン処理することで、マイコン２によるＰＷＭ信号の出力停止処理が遅れたとしても、ＰＷＭ信号の出力を遮断できる。
On the other hand, when the L level of this abnormal signal is input through the
具体的には、図５に示すように、制御ロジック６１は、第１出力として遮断信号「Ｈ」を出力する。制御ロジック６１が、遮断信号「Ｈ」を第１出力すると、ＯＲゲート６４ａ及びＮＯＴゲート６５ａを通じてＭＯＳＦＥＴ１６ａのゲートにＬレベルが入力される。すると、ＭＯＳＦＥＴ１６ａはオフし、電源遮断回路１０ａは、電源回路６による絶縁伝達部９ａへの電源供給を遮断する。
Specifically, as shown in FIG. 5, the
すると、たとえマイコン２がＰＷＭ信号の出力停止処理を遅らせてしまい、ＰＷＭ信号を出力し続けることでトランジスタ２７又は２８がオン・オフ動作を繰り返したとしても、フォトダイオード２３ａ又は２４ａに電流が流れなくなり、これにより、ＰＷＭ信号が駆動回路５に伝達されなくなる。
Then, even if the
制御ロジック６１が、第１出力として遮断信号「Ｈ」を出力すると、このＨレベルはＡＮＤゲート６７ａに入力される。通常、ＮＯＴゲート６６ａはＨレベルをＡＮＤゲート６７ａに出力しているため、この瞬間にＡＮＤゲート６７ａはＨレベル出力する。図５のタイミングｔ１参照。ＡＮＤゲート６７ａがＨレベル出力すると、タイマ６８ａは計時開始するが、Ｌレベル出力を保持したままである。図６のタイミングｔ１参照。
When the
＜正常動作説明＞
例えば、端子１１ａ及び１１ｂの間が短絡することなく正常動作しているときには、制御ロジック６１が第１出力として遮断信号「Ｈ」を出力すると、ＭＯＳＦＥＴ１６ａがオフする。このとき、バッファ１７ａ及びＮＯＴゲート６６ａのゲート遅延時間経過後に、ＮＯＴゲート６６ａがＡＮＤゲート６７ａにＬレベルを出力する。
<Explanation of normal operation>
For example, when the
これにより、ＡＮＤゲート６７ａは、Ｈ→Ｌレベルに変更出力することになり、タイマ６８ａは、図６のタイミングｔ２にて計時を停止しＬレベルを出力し続ける。したがって、タイマ６８ａの計時結果が所定時間Ｔｏを経過するタイミングｔ３の前に、ＡＮＤゲート６７ａが、タイミングｔ２においてＨ→Ｌレベルを変更出力すると、タイマ６８ａは、タイミングｔ０～ｔ３に至るまでＬレベルを継続出力し続ける。
すなわち、タイミングｔ２において、制御ロジック６１が出力する遮断信号「Ｈ」と、端子１１ａの遮断信号の出力結果との間の不整合状態が解消されることになり、制御ロジック１４ａは、タイマ６８ａを用いて隣接端子間（例えば１１ａ及び１１ｂ間）が短絡していないことを確認する。このため、隣接する端子１１ｂの制御ロジック１５ｂに影響を与えることなく、制御ロジック６１は、所望の第１出力だけシャットダウン処理できるようになり、電源遮断回路１０ａが、絶縁伝達部９ａの制御信号伝達回路２１への電源を遮断できる。
As a result, the AND gate 67a changes and outputs the H → L level, and the timer 68a stops the timing at the timing t2 in FIG. 6 and continues to output the L level. Therefore, when the AND gate 67a changes and outputs the H → L level at the timing t2 before the timing t3 when the timing result of the timer 68a elapses the predetermined time To, the timer 68a changes the L level from the timing t0 to t3. Continues to be output.
That is, at the timing t2, the inconsistent state between the cutoff signal “H” output by the
これにより、マイコン２がＰＷＭ信号を出力したとしても、当該ＰＷＭ信号は絶縁伝達部９ａの制御信号伝達回路２１を通じて駆動回路５に伝達されることはない。その後、安全を確認した後または定期的に、制御ロジック６１がタイミングｔ４において第１出力として遮断信号「Ｌ」を出力すると、この後の出力タイミングｔ５においてＭＯＳＦＥＴ１６ａがオンする。これにより、端子１１ａのレベルがＬレベルになり、電源遮断回路１０ａにより制御信号伝達回路２１に電源を供給できる。これにより通常状態に復帰できる。
As a result, even if the
なお図５のタイミングｔ６～ｔ９に示すように、制御ロジック６１が、隣接した端子１１ｂについての第２出力として遮断信号「Ｈ」を出力したときにも同様な処理を行うことになるが、この説明を省略する。
As shown in the timings t6 to t9 of FIG. 5, the same processing is performed when the
＜隣接端子間が短絡したときのフェールセーフ処理動作説明＞
前述したように、これらのシャットダウン出力用の端子（例えば１１ａ及び１１ｂ）は隣接することがあり、これらの端子１１ａ及び１１ｂが、基板上の導電性異物付着などの影響により短絡する虞がある。端子１１ａ及び１１ｂが短絡すると、これら隣接する２つの端子１１ａ及び１１ｂが互いに異なる論理を出力した場合に不具合を生じる虞がある。以下、遮断信号出力用のある一つの端子（例えば１１ａ）を「自出力端子１１ａ」、この自出力端子１１ａに隣接出力する端子（例えば１１ｂ）を「隣接出力端子１１ｂ」として説明する。
<Explanation of fail-safe processing operation when adjacent terminals are short-circuited>
As described above, these terminals for shutdown output (for example, 11a and 11b) may be adjacent to each other, and these
制御ロジック６１が第１出力として遮断信号「Ｈ」を出力するとＭＯＳＦＥＴ１６ａがオフし、自出力端子１１ａがハイインピーダンス状態となる。このとき、隣接出力端子１１ｂが自出力端子１１ａに短絡していると、自出力端子１１ａは、当該隣接出力端子１１ｂのレベル状態の影響を受ける。このため、シンク出力回路形式の駆動能力が高く、隣接出力端子１１ｂが通常Ｌレベルになっていると、自出力端子１１ａの電位が、隣接出力端子１１ｂのＬレベルの影響を受けてグランド電位に固着される。
When the
すなわち、制御ロジック６１が第１出力として遮断信号「Ｈ」を出力したとき、本来なら自出力端子１１ａがＨレベルになるべきにも拘わらず、自出力端子１１ａはＬレベルに固着されてしまう。自出力端子１１ａがＬレベルになると、バッファ１７ａがＬレベルを出力しＮＯＴゲート６６ａがＨレベルを出力するため、ＡＮＤゲート６７ａはＨレベルを出力し続けることになり、タイマ６８ａの計時処理を停止できない。図６のタイミングｔ３以降参照。このためタイマ６８ａは所定時間Ｔｏを計時することで、図６のタイミングｔ１１においてＨレベルを出力する。すなわち、図６のタイミングｔ３において、制御ロジック６１が出力する遮断信号「Ｈ」と、端子１１ａの遮断信号の出力結果との間の不整合状態が、所定時間Ｔｏ以上継続することになり、制御ロジック１４ａは、タイマ６８ａを用いて隣接出力端子１１ａ及び１１ｂ間が短絡していることを確認できる。
That is, when the
タイマ６８ａがＨレベルを出力すると、このＨレベルが隣接出力端子１１ｂを制御する制御ロジック１５ｂのＯＲゲート６２ｂに入力される。このため、ラッチ６３ｂのクロック信号ＣＫ入力には、タイミングｔ１２にてＨレベルが入力され、ラッチ６３ｂはタイミングｔ１３においてＨレベルをＱ出力できる。ＯＲゲート６４ｂはＨレベルを入力するため、ＮＯＴゲート６５ｂがＬレベルを出力し、これによりＭＯＳＦＥＴ１６ｂを強制的にオフできる。
When the timer 68a outputs the H level, this H level is input to the
ＭＯＳＦＥＴ１６ｂが強制的にオフされると、タイミングｔ１４において隣接出力端子１１ｂがＨレベルになる。すなわち、制御ロジック１５ｂのＯＲゲート６２ｂ及びラッチ６３ｂが、ＯＲゲート６４ｂ及びＮＯＴゲート６５ｂ、ＭＯＳＦＥＴ１６ｂを通じて隣接出力端子１１ｂに遮断信号「Ｈ」を出力し、電源遮断回路１０ｂが絶縁伝達部９ｂへの電源供給を遮断することになる。したがって、たとえ隣接出力端子１１ｂが自出力端子１１ａに短絡したとしても、当該隣接出力端子１１ｂをＨレベルにできるため、電源遮断回路１０ｂにより絶縁伝達部９ｂへの電源供給を遮断できる。なお制御ロジック６１が出力する隣接出力端子１１ｂへの遮断信号はＬレベルのままである。図６の「隣接遮断信号出力」参照。
When the
タイミングｔ１４においては、隣接出力端子１１ｂがＨレベルになるため、隣接出力端子１１ｂに短絡している自出力端子１１ａもＨレベルになる。このため、このＨレベルが自出力端子１１ａに接続された電源遮断回路１０ａに入力されることになるため、電源遮断回路１０ａもまた絶縁伝達部９ａの制御信号伝達回路２１への電源供給を遮断する。これにより、遮断信号が自出力端子１１ａを通じて適切に出力されなくても、電源遮断回路１０ａは絶縁伝達部９ａへの電源供給を遮断できる。
At the timing t14, since the
＜本実施形態の概念的、機能的なまとめ、効果＞
以上説明したように、本実施形態によれば、駆動回路５から異常信号を入力すると、マイコン２がＰＷＭ信号を出力停止するよりも速く、当該異常信号に応じて制御ロジック１５ａが遮断信号を自出力端子１１ａを通じて出力するように構成されている。このとき、制御ロジック１４ａは、この遮断信号の出力結果をタイマ６８ａを用いて監視している。制御ロジック６１が第１出力する遮断信号「Ｈ」と、自出力端子１１ａの遮断信号の出力結果との間の不整合状態が所定時間Ｔｏ以上継続したと判断されたときには、制御ロジック１５ｂが隣接出力端子１１ｂに遮断信号を出力するようにしている。
<Conceptual, functional summary, effect of this embodiment>
As described above, according to the present embodiment, when an abnormal signal is input from the
このため、電源遮断回路１０ａ及び１０ｂは絶縁伝達部９ａ及び９ｂの制御信号伝達回路２１への電源供給を共に遮断できるようになり、たとえマイコン２によるＰＷＭ信号の出力停止処理が遅れたとしても、絶縁伝達部９ａ及び９ｂは当該ＰＷＭ信号の伝達を遮断できる。これにより、異常状態を継続したままモータ７ａを駆動継続することを防止でき、モータ７ａの駆動を少なくとも一時的に正常に停止できる。ＡＳＩＣ３が駆動回路５によるモータ７ａの駆動を即座に停止できるため駆動回路５及びモータ７ａの破損を防止できる。この後、マイコン２は、モータ７ａを駆動停止する信号を出力した後に例えばフェールセーフ処理することで退避走行モードに移行して電動化車両システムの駆動を継続できるようになる。
Therefore, the
制御ロジック１５ａ及び１５ｂは、互いに同一のモータ７ａを駆動するためのＰＷＭ信号を遮断する遮断信号を端子１１ａ及び１１ｂを通じてそれぞれ出力するように構成されているが、前述した不整合状態が所定時間Ｔｏ以上継続したと判断されたときには、制御ロジック１５ａ及び１５ｂは同一のモータ７ａに関する遮断信号だけを出力できるようになり、他の負荷（例えばモータ７ｂ、コンバータ８）に影響することなくモータ７ａだけを駆動停止できる。
また、仮に、モータ７ａとコンバータ８が隣接して共に遮断動作になっても、もう一つのモータ７ｂは動作可能であるため、電動化車両システムが急停止することなく退避走行モードに移行させることができる。
The
Further, even if the
タイマ６８ａは、制御ロジック６１が遮断信号を出力してからＯＲゲート６４ａ、ＮＯＴゲート６５ａ、出力トランジスタ１６ａ、バッファ１７ａ、ＮＯＴゲート６６ａによる信号伝達遅延時間をマスキングして端子１１ａの遮断信号の出力結果を定常的に監視できるまで所定時間Ｔｏを待機している。このため、制御ロジック１４ａは遮断信号の出力結果を信頼性良く監視できるようになり、制御ロジック１５ｂがこのタイマ６８ａの計測結果に基づいて遮断信号を出力することで信頼性良く遮断信号を出力できるようになる。
The timer 68a masks the signal transmission delay time by the
制御ロジック１５ｂが、隣接出力端子１１ｂから遮断信号を出力するときに、ラッチ６３ｂは当該出力する遮断信号を保持するようになっている。このため、制御ロジック１５ｂが一旦遮断信号を隣接出力端子１１ｂから出力すれば遮断信号を出力し続けることになり、当該隣接出力端子１１ｂのレベルが正常状態の元レベルに戻ることを防ぐことができる。
回路１４ａ～１４ｃ、１５ａ～１５ｃ、１６ａ～１６ｃ、１７ａ～１７ｃ，１８ａ～１８ｃがＣＭＯＳ素子により構成されているため、ＡＳＩＣ３は、ＣＭＯＳのみで構成する半導体プロセスで構成できるようになり、プロセスコストを削減できる。
When the
Since the
絶縁伝達回路４ａ～４ｃは、比較的低圧の電源電圧を用いて動作するマイコン２からこの電源電圧よりも高圧の電源電圧で動作する駆動回路５までＰＷＭ信号を電気的に絶縁しながら伝達しているため、安全にＰＷＭ信号を伝送できる。
電源遮断回路２１０は定電流回路を用いて構成されているため、絶縁伝達部９ａのフォトカプラ２３、２４に供給される電流量を安定化できる。
The
Since the
（第２実施形態）
図７は第２実施形態の追加説明図を示している。第２実施形態は、ＡＳＩＣ１０３が遮断信号の出力端子１１ａ、１１ｂを２つだけ備え、絶縁伝達回路１０４ａが２対のＰＷＭ信号を駆動回路５に伝達する場合の例を示している。
(Second Embodiment)
FIG. 7 shows an additional explanatory diagram of the second embodiment. The second embodiment shows an example in which the
この図７に示すように、ＡＳＩＣ３が遮断信号の出力端子１１ａ、１１ｂを２つだけ備える場合であっても、隣接出力端子１１ｂが自出力端子１１ａに短絡したときには、第１実施形態に説明した方法と同様の方法により、電源遮断回路１０ａ及び１０ｂが絶縁伝達部９ａ～９ｂの制御信号伝達回路２１への電源供給を遮断でき、第１実施形態と同様の作用効果を奏するようになる。
As shown in FIG. 7, even when the
（第３実施形態）
図８は第３実施形態の追加説明図を示している。図８は、ＡＳＩＣ２０３の電気的構成の要部を概略的に示している。本実施形態のＡＳＩＣ３は、駆動用の制御ロジック２１５ａ、２１５ｂ、出力トランジスタ１６ａ、１６ｂ、入力バッファ１８ａ、１８ｂと共に、シャント抵抗７１ａ、７１ｂ、及び、監視部としてのコンパレータ７２ａ、７２ｂを備える。
(Third Embodiment)
FIG. 8 shows an additional explanatory diagram of the third embodiment. FIG. 8 schematically shows the main parts of the electrical configuration of the
シャント抵抗７１ａ、７１ｂは、出力トランジスタ１６ａ、１６ｂのソース-ＧＮＤ間にそれぞれ直列接続されている。ここで電源遮断回路１０ａの抵抗１９の抵抗値は、例えば数１０ｋΩ程度であり、抵抗７１ａの抵抗値（例えば数１００Ω）に比較して大きく設定されている。
The
コンパレータ７２ａ，７２ｂは、出力トランジスタ１６ａ、１６ｂがオンしているときに、端子１１ａ、１１ｂの電圧をシャント抵抗７１ａ、７１ｂを通じて非反転入力端子に入力し、反転入力端子に入力されている参照電圧ＲＥＦと比較する。
The
コンパレータ７２ａの比較結果は、制御ロジック２１４ａに入力されている。制御ロジック２１４ａは、このコンパレータ７２ａの比較結果をＨレベルとして入力すると、端子１１ａに隣接する端子１１ｂを制御する制御ロジック２１５ｂに制御信号を出力し、制御ロジック２１５ｂがＭＯＳＦＥＴ１６ｂを通じて端子１１ｂに遮断信号「Ｈ」を出力する。すなわち、コンパレータ７２ａの比較結果がＨレベルになると、制御ロジック２１４ａは、隣接出力端子１１ｂが自出力端子１１ａに短絡したと判断し、制御ロジック２１５ｂに制御信号を出力し、制御ロジック２１５ｂがＭＯＳＦＥＴ１６ｂを通じて隣接出力端子１１ｂに遮断信号「Ｈ」を出力する。これにより、隣接出力端子１１ｂに短絡している自出力端子１１ａにも遮断信号「Ｈ」を出力できるようになり、電源遮断回路１０ａが絶縁伝達部９ａの制御信号伝達回路２１への電源供給を遮断できる。
The comparison result of the
他方、コンパレータ７２ｂの比較結果は制御ロジック２１４ｂに入力されている。制御ロジック２１４ｂは、このコンパレータ７２ｂの比較結果をＨレベルとして一定時間入力すると、端子１１ｂに隣接する端子１１ａを制御する制御ロジック２１５ａに制御信号を出力し、制御ロジック２１５ａがＭＯＳＦＥＴ１６ａを通じて端子１１ａに遮断信号「Ｈ」を出力する。すなわち、コンパレータ７２ｂの比較結果がＨレベルとなると、制御ロジック２１４ｂは、隣接出力端子（ここでは１１ａ）が自出力端子（ここでは１１ｂ）に短絡したと判断し、制御ロジック２１５ａに制御信号を出力し、制御ロジック２１５ａがＭＯＳＦＥＴ１６ａを通じて端子１１ａに遮断信号「Ｈ」を出力する。これにより、隣接出力端子１１ａに短絡している自出力端子１１ｂにも遮断信号「Ｈ」を出力できるようになり、電源遮断回路１０ｂが絶縁伝達部９ｂの制御信号伝達回路２１への電源供給を遮断できる。その他の構成は、第１実施形態と同様であるためその説明を省略する。
On the other hand, the comparison result of the
このような回路構成を適用した場合には、シャント抵抗７１ａ、７１ｂの抵抗値を外部から調整したり、参照電圧ＲＥＦを外部から調整することで、コンパレータ７２ａ、７２ｂが出力するＨ／Ｌレベルを調整できるようになり、電源遮断回路１０ａの構成（例えば抵抗１９の抵抗値）に合わせて回路定数を柔軟に調整できる。
When such a circuit configuration is applied, the H / L level output by the
（第４実施形態）
図９は第４実施形態の追加説明図を示している。図９は、ＡＳＩＣ３０３の電気的構成の要部を概略的に示している。本実施形態では、制御ロジック１５ａ，１５ｂがカレントミラー方式で出力トランジスタ１６ａ，１６ｂ、端子１１ａ，１１ｂを通じて遮断信号を出力する形態を示す。
(Fourth Embodiment)
FIG. 9 shows an additional explanatory diagram of the fourth embodiment. FIG. 9 schematically shows the main parts of the electrical configuration of the
ＡＳＩＣ３０３は、前述実施形態で説明した制御ロジック１５ａ，１５ｂ、出力トランジスタ１６ａ，１６ｂ、デジタル入力回路１７ａ，１７ｂ，１８ａ，１８ｂと共に、定電流源８１ａ，８１ｂ、ダイオード接続された参照電流生成トランジスタ８２ａ，８２ｂ、及び、制御トランジスタ８３ａ，８３ｂを備える。定電流源８１ａ、参照電流生成トランジスタ８２ａ、及び出力トランジスタ１６ａは、カレントミラー回路により構成されている。定電流源８１ｂ、参照電流生成トランジスタ８２ｂ、及び出力トランジスタ１６ｂもまた、カレントミラー回路により構成されている。
The
具体的には、参照電流生成トランジスタ８２ａ，８２ｂは、例えばＮチャネル型のＭＯＳＥＦＴをダイオード接続して構成したトランジスタであり、ドレイン及びゲートが共通接続されており、この共通接続点がＭＯＳＦＥＴ１６ａ，１６ｂのゲートにそれぞれ直接接続されている。また定電流源８１ａ，８１ｂと参照電流生成トランジスタ８２ａ，８２ｂのドレインソース間とは電源グランド間に直列接続されている。また、制御トランジスタ８３ａ，８３ｂもまた、例えばＮチャネル型のＭＯＳＦＥＴにより構成され、そのドレインが参照電流生成トランジスタ８２ａ，８２ｂと出力トランジスタ１６ａ，１６ｂとのゲートの共通接続点に接続されており、さらにソースがグランドに接続されている。そして、制御ロジック１５ａ、１５ｂは、制御トランジスタ８３ａ，８３ｂのゲートにそれぞれ遮断信号を出力するように構成される。他方、端子１１ａに接続される絶縁伝達回路３０４ａは、図３Ｂに示す電源遮断回路２１０を備える。電源遮断回路２１０はカレントミラー回路により構成されている。その他の構成は第２実施形態と同様であるため説明を省略する。
Specifically, the reference
前述構成の作用について説明する。
制御ロジック１５ａがトランジスタ８３ａをオフ制御しているときに、定電流源８１ａが参照電流生成トランジスタ８２ａに定電流を供給すると、出力トランジスタ１６ａから定電流を外部の電源遮断回路２１０のＭＯＳＦＥＴ５２から引く。すると、電源遮断回路２１０は、この引かれた定電流に対応した定電流をＭＯＳＦＥＴ５３から絶縁伝達部９ａに供給できる。すなわち、定電流回路８４ａが端子１１ａから定電流を引くと、電源遮断回路２１０はこの定電流に対応した定電流を絶縁伝達部９ａに供給できる。これにより、安定した定電流を絶縁伝達部９ａの制御信号伝達回路２１に供給できる。
The operation of the above configuration will be described.
When the constant
（第５実施形態）
図１０は第５実施形態の追加説明図を示している。本実施形態では、第１実施形態と同一又は類似部分には同一又は類似符号を付して説明を省略すると共に、第２実施形態に類似する部分の符号に４００を加入した符号を付して必要に応じて説明を省略し、異なる部分を中心に説明を行う。
(Fifth Embodiment)
FIG. 10 shows an additional explanatory diagram of the fifth embodiment. In the present embodiment, the same or similar parts as those in the first embodiment are designated by the same or similar reference numerals, and the description thereof will be omitted. If necessary, the explanation will be omitted and the explanation will be focused on the different parts.
本実施形態にかかるＡＳＩＣ４０３は、出力トランジスタ４１６ａ，４１６ｂと、信号検出用の制御ロジック４１４ａ，４１４ｂと、出力トランジスタ４１６ａ，４１６ｂをそれぞれ制御する制御ロジック４１５ａ，４１５ｂと、デジタル入力回路１７ａ，１７ｂ，１８ａ，１８ｂとを備える。
The
図１０に示すように、出力トランジスタ４１６ａ，４１６ｂが、例えばＰチャネル型のＭＯＳＦＥＴを用いてソース出力回路形式に構成されている。出力トランジスタ４１６ａ，４１６ｂは、端子１１ａ，１１ｂを通じて外部の絶縁伝達回路４０４ａの電源遮断回路４１０ａへ電流出力するように構成される。
As shown in FIG. 10, the
このうち制御ロジック４１５ａ，４１５ｂは、出力トランジスタ４１６ａ，４１６ｂを通じて絶縁伝達回路４０４ａに遮断信号を出力可能になっており、制御ロジック４１４ａ，４１４ｂは、端子１１ａ，１１ｂ及びデジタル入力回路１７ａ，１７ｂを通じて遮断信号の出力結果を監視するように構成されている。制御ロジック４１４ａは、異常信号伝達回路２２により伝達された異常信号を入力バッファ１８ａを通じて入力する。制御ロジック４１４ｂは、異常信号伝達回路２２により伝達された異常信号を入力バッファ１８ｂを通じて入力する。
Of these, the
他方、図１０に示す絶縁伝達回路４０４ａは、電源遮断回路４１０ａと制御信号伝達回路４２１と異常信号伝達回路２２とを備える。電源遮断回路４１０ａは、抵抗４１９及びＮチャネル型のＭＯＳＦＥＴ４２０を備える。この電源遮断回路４１０ａは、出力端子１１ａとグランドとの間に抵抗４１９を備えると共に、端子１１ａをＭＯＳＦＥＴ４２０のゲートに接続すると共にＭＯＳＦＥＴ４２０のソースをグランドに接続して構成され、制御信号伝達回路４２１を通じてＭＯＳＦＥＴ４２０のドレインから電源を引き込むように構成されている。
On the other hand, the
制御信号伝達回路４２１は、電源遮断回路４１０ａを通じて電源回路６の出力電源が引き込まれることで動作し、フォトダイオード２３ａ及び２４ａ、並びに、フォトトランジスタ２３ｂ及び２４ｂを組み合わせたフォトカプラ２３及び２４、抵抗２５，２６及びＭＯＳＦＥＴ４２７，４２８を図示形態に組み合わせて構成される。電源遮断回路４１０ａの電源供給の引込入力には、抵抗２５、フォトダイオード２３ａ、及びＭＯＳＦＥＴ４２７のソースドレイン間が直列接続されている。電源遮断回路４１０ａの電源供給の引込入力には、抵抗２６、フォトダイオード２４ａ、及びＭＯＳＦＥＴ４２８のソースドレイン間が直列接続されている。またフォトトランジスタ２３ｂ，２４ｂのコレクタは駆動回路５に入力接続され、さらにそのエミッタがグランドに接続されている。
The control
マイコン４０２は、ＭＯＳＦＥＴ４２７及び４２８のゲート（制御端子）にＰＷＭ信号を出力するように構成される。したがって、マイコン４０２がＰＷＭ信号のＬレベルをＭＯＳＦＥＴ４２７に出力すると、ＭＯＳＦＥＴ４２７、フォトダイオード２３ａ、及び抵抗２５を通じて電流が流れることになり、フォトカプラ２３の出力はグランドレベルになる。マイコン４０２が、ＰＷＭ信号のＬレベルをＭＯＳＦＥＴ４２８に出力すると、ＭＯＳＦＥＴ４２８、フォトダイオード２４ａ、及び抵抗２６を通じて電流が流れることになり、フォトカプラ２４の出力はグランドレベルになる。
The
マイコン４０２が、ＰＷＭ信号としてＨレベルをＭＯＳＦＥＴ４２７に出力すると、ＭＯＳＦＥＴ４２７がオフすることで電流が遮断され、フォトトランジスタ２３ｂがオフすることで当該フォトトランジスタ２３ｂの出力がオープン状態となる。駆動回路５の内部ではフォトトランジスタ２３ｂの出力がプルアップ接続されているため、駆動回路５はＨレベルを入力できる。これにより、マイコン４０２が出力したＰＷＭ信号は反転して駆動回路５に入力されることになる。マイコン４０２がＰＷＭ信号としてＨレベルをＭＯＳＦＥＴ４２８に出力すると、ＭＯＳＦＥＴ４２８がオフすることで電流が遮断され、フォトトランジスタ２４ｂがオフすることで当該フォトトランジスタ２４ｂの出力がオープン状態となる。駆動回路５の内部ではフォトトランジスタ２４ｂの出力がプルアップ接続されているため、駆動回路５はＨレベルを入力できる。これにより、マイコン４０２が出力したＰＷＭ信号は反転して駆動回路５に入力されることになる。異常信号伝達回路２２の構成は、第１実施形態と同様であるためその説明を省略する。
When the
上記構成の作用、動作について説明する。
例えば、制御ロジック４１５ａが出力トランジスタ４１６ａをオンすることで端子１１ａをＨレベルにすると、ＭＯＳＦＥＴ４２０がオンし電源遮断回路４１０ａはＭＯＳＦＥＴ４２０により制御信号伝達回路２１へ電源供給できる。
The operation and operation of the above configuration will be described.
For example, when the
制御ロジック４１５ａが、駆動回路５から異常信号を入力するとシャットダウン処理するが、このとき出力トランジスタ４１６ａをオフすることで、自出力端子１１ａがハイインピーダンス状態となり、外部抵抗４１９により端子１１ａをＬレベルにする。すると、ＭＯＳＦＥＴ４２０がオフする。このとき電源遮断回路４１０ａはＭＯＳＦＥＴ４２０により制御信号伝達回路２１への電源供給を遮断できる。
When the
しかしこの場合、隣接出力端子１１ｂが自出力端子１１ａに短絡していると、自出力端子１１ａは当該隣接出力端子１１ｂの状態の影響を受ける。このため、隣接出力端子１１ｂが通常Ｈレベルになっていると、ソース出力回路形式の駆動能力が高いときには、自出力端子１１ａの電位が、隣接出力端子１１ｂの出力レベルであるＨレベルの影響を受けて電源電位に固着される。
However, in this case, if the
すると、制御ロジック４１５ａがシャットダウン処理するときに出力トランジスタ４１６ａをオフする場合であっても、本来なら自出力端子１１ａがＬレベルになるべきにも拘わらず、自出力端子１１ａが隣接出力端子１１ｂの影響を受けてＨレベルに保持されてしまう。この場合、制御ロジック４１４ａは、この出力端子１１ａにて遮断信号「Ｌ」の出力結果を監視し、所定時間Ｔｏ以上不整合状態を継続しているときには、制御ロジック４１５ｂに制御信号を出力し、制御ロジック４１５ｂは出力トランジスタ４１６ｂを通じて遮断信号「Ｌ」を隣接出力端子１１ｂに出力する。すると、隣接出力端子１１ａに短絡した自出力端子１１ａにも遮断信号「Ｌ」を出力できる。
Then, even when the
このような構成の場合にも、前述の第１又は第２実施形態と異なるところは実質的に論理レベルが反転することであるため、前述実施形態と同様の作用効果を奏する。 Even in the case of such a configuration, the difference from the first or second embodiment described above is that the logic level is substantially reversed, so that the same function and effect as those of the above-described embodiment can be obtained.
（第６実施形態）
図１１は第６実施形態の追加説明図を示している。図１１に示すように、ＡＳＩＣ６０３は、相補的にオン・オフ動作するトランジスタ８５ａ及び１６ａ、８５ｂ及び１６ｂによるインバータ８７ａ，８７ｂを備える。端子１１ａ，１１ｂにはそれぞれインバータ８７ａ，８７ｂが接続されている。これらのインバータ８７ａ，８７ｂは、Ｎチャネル型のＭＯＳＦＥＴによる前述の出力トランジスタ１６ａ，１６ｂ、及び、Ｐチャネル型のＭＯＳＦＥＴ８５ａ，８５ｂを直列接続して構成される。
(Sixth Embodiment)
FIG. 11 shows an additional explanatory diagram of the sixth embodiment. As shown in FIG. 11, the
ＭＯＳＦＥＴ１６ａ，８５ａはこれらのゲートが共通接続されており、ＭＯＳＦＥＴ８５ａのソースドレイン間及びＭＯＳＦＥＴ１６ａのドレインソース間が電源グランド間に電気的に直列接続されている。そして、これらのＭＯＳＦＥＴ８５ａ及び１６ａの電気的直列接続点は端子１１ａに接続されている。
These gates are commonly connected to the
またＭＯＳＦＥＴ１６ｂ，８５ｂはこれらのゲートが共通接続されており、ＭＯＳＦＥＴ８５ｂのソースドレイン間及びＭＯＳＦＥＴ１６ｂのドレインソース間が電源グランド間に電気的に直列接続されている。そして、これらのＭＯＳＦＥＴ８５ｂ及び１６ｂの電気的直列接続点は端子１１ｂに接続されている。
Further, the gates of the
例えば制御ロジック１５ａが、Ｈレベルを出力すると、ＭＯＳＦＥＴ１６ａはオンすると共にＭＯＳＦＥＴ８５ａはオフする。逆に、制御ロジック１５ａがＬレベルを出力するとＭＯＳＦＥＴ１６ａはオフすると共にＭＯＳＦＥＴ８６ａはオンする。このため、原理的には、インバータ８７ａの各ＭＯＳＦＥＴ１６ａ及び８５ａは相補的にオン・オフすることになる。このとき、図１１に示すように、インバータ８７ａのＭＯＳＦＥＴ１６ａ及び８５ａのソースドレイン間に例えば数百Ω程度の抵抗８６ａを直列接続することが望ましい。抵抗８６ａがＭＯＳＦＥＴ１６ａ及び８５ａのソースドレイン間に直列接続されていれば信頼性良く貫通電流を防止できるためである。端子１１ｂに接続されている回路構成も同様であるため、その説明を省略する。
For example, when the
このような構成においても、前述実施形態と同様の作用効果を奏する。また前述実施形態の構成に比較すれば、電源遮断回路１０ａのトランジスタ２０のゲート電圧を充電する時間が短くなるため、遮断状態から正常状態に復帰する復帰速度を素早くできる。
Even in such a configuration, the same action and effect as those of the above-described embodiment can be obtained. Further, as compared with the configuration of the above-described embodiment, the time for charging the gate voltage of the
（第７実施形態）
図１２及び図１３は、第７実施形態の追加説明図を示している。本実施形態では、絶縁伝達回路５０９としてトランス５０９ａ，５０９ｂを用いて構成した形態を示す。図１２は、信号伝達回路５０４ａ、絶縁伝達回路５０９の構成を模式的に表している。マイコン２の後段には信号伝達回路５０４ａが接続されている。この信号伝達回路５０４ａは、電源遮断回路１０ａと共に信号を伝達するための反転回路８８及び８９を備える。
(7th Embodiment)
12 and 13 show additional explanatory views of the seventh embodiment. In this embodiment, a mode configured by using
電源遮断回路１０ａは、前述実施形態と同様の構成であるためその説明を省略する。反転回路８８及び８９は、マイコン２のデジタル入出力回路１３からＰＷＭ信号を入力するトランジスタ２７及び２８と、電源遮断回路１０ａとトランジスタ２７及び２８との通電経路に直列接続される抵抗２５及び２６と、を備え、抵抗２５及び２６とトランジスタ２７及び２８とのそれぞれの共通接続点を駆動回路５０５に入力させるように構成されている。
Since the
電源遮断回路１０ａが、電源遮断していないときに、マイコン２が反転回路８８のトランジスタ２７にＨレベルを入力させると、トランジスタ２７がオンすることで駆動回路５０５へＬレベルを反転出力する。逆に、マイコン２が反転回路８８のトランジスタ２７にＬレベルを入力させると、トランジスタ２７がオフすることで駆動回路５０５へＨレベルを反転出力する。
When the
また信号伝達回路５０４ａは、駆動回路５０５から異常信号をマイコン２に伝達する反転回路９０を備える。この反転回路９０は、抵抗２９、３０及びトランジスタ５３１を図示形態に備え、異常信号を反転してマイコン２に伝達する。また、反転回路９０を設けることなく、駆動回路５０５からマイコン２に直接信号を伝達しても良い。
Further, the
図１３は、駆動回路５０５の電気的構成例を示している。駆動回路５０５は、絶縁通信ＩＣ５０９及びパワー半導体ブロック５０５ａにより構成される。パワー半導体ブロック５０５ａは、モータ７ａの駆動用の駆動回路としてＩＧＢＴなどのスイッチング素子を多相ブリッジ接続して構成される（図示せず）。またこのパワー半導体ブロック５０５ａは、コンバータ８の駆動回路としてパワースイッチング素子を備え、入力されたＰＷＭ信号に応じてコンバータ８を用いて直流電圧を変換生成する。
FIG. 13 shows an example of an electrical configuration of the
絶縁通信ＩＣ５０９は、信号伝達回路５０４ａの出力信号を入力する入力系回路９１と、パワー半導体ブロック５０５ａを後段に接続する出力系回路９２と、入力系回路９１と出力系回路９２とを絶縁接続するトランス５０９ａと、を備える。また絶縁通信ＩＣ５０９は、パワー半導体ブロック５０５ａが出力する異常信号を入力する入力系回路９３と、を後段に接続する出力系回路９４と、入力系回路９３と出力系回路９４とを絶縁接続するトランス５０９ｂと、を備える。
The
反転回路８８の抵抗２５とトランジスタ２７との共通接続点は、絶縁通信ＩＣ５０９の入力系回路９１に入力されている。入力系回路９１は、入力バッファ及びロジック回路（符号なし）を備え、入力信号を波形整形してトランス５０９ａの一次側に入力させる。トランス５０９ａは、例えば電磁誘導方式により信号を絶縁伝達する構成であり、当該絶縁通信ＩＣ５０９の内部のトランスコイルを貫通する磁束変化に応じて電磁誘導現象を生じさせ、これにより、入力系回路９１と出力系回路９２との間で絶縁状態にて通信可能になる。また出力系回路９２は、ロジック回路と出力バッファと（符号なし）を備え、トランス５０９ａの二次側に出力された電圧を波形整形してパワー半導体ブロック５０５ａに出力する。
The common connection point between the
またパワー半導体ブロック５０５ａが、異常信号を入力系回路９３、トランス５０９ｂ、出力系回路９４を通じて反転回路９０に出力するときにも同様の動作を行うことになるため、その説明を省略する。このようなトランス５０９ａ、５０９ｂを用いた回路構成においても、前述実施形態のフォトカプラ２３、２４、３１と同様に、入出力を絶縁した状態にて通信処理を実行できるようになり、前述実施形態と同様の作用効果を奏する。
Further, since the
（第８実施形態）
図１４は、第８実施形態の追加説明図を示している。本実施形態が第７実施形態と異なるところは、マイコン２とＡＳＩＣ３との間のインタフェース部分にＣＭＯＳ論理素子を用いて構成したところにある。
この図１４に示すように、マイコン２及びＡＳＩＣ３と、駆動回路５０５の絶縁通信ＩＣ５０９との間には、ＣＭＯＳ論理素子によりに構成されたＡＮＤゲート９５が構成されている。このＡＮＤゲート９５は、マイコン２のデジタル入出力回路１３からＰＷＭ信号を入力すると共に、ＡＳＩＣ３からインバータ８７ａの出力を入力して論理積演算して絶縁通信ＩＣ５０９の入力系回路９１に出力するように構成されている。
また、駆動回路５０１の絶縁通信ＩＣ５０９と、マイコン２及びＡＳＩＣ３との間には、ＣＭＯＳ論理素子により構成されたバッファ９６が接続されている。このバッファ９６は、絶縁通信ＩＣ５０９の出力を波形整形し電位を固定してマイコン２のデジタル入出力回路１３及びＡＳＩＣ３の入力バッファ１８ａに出力する。その他の構成は第７実施形態と同様であるため説明を省略する。
本実施形態によれば、デジタル入出力回路１３、ＡＮＤゲート９５、バッファ９６、インバータ８７ａをＣＭＯＳ論理素子だけで構成できるようになる。
(8th Embodiment)
FIG. 14 shows an additional explanatory diagram of the eighth embodiment. The difference between the present embodiment and the seventh embodiment is that the interface portion between the
As shown in FIG. 14, an AND
Further, a
According to this embodiment, the digital input /
（他の実施形態）
本発明は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。
図４に示したラッチ６３ａ～６３ｃは、一旦、タイマ６８ａ、６８ｂの出力「Ｈ」を保持した後には、通常Ｄフリップフロップのリセット信号を入力しない限り、遮断信号の状態を保持し続ける。このためマイコン２及びＡＳＩＣ３は、フェールセーフ処理を実行することで退避走行モードに移行して車両を退避走行させることになる。
(Other embodiments)
The present invention is not limited to the above-described embodiment, but can be variously modified and implemented, and can be applied to various embodiments without departing from the gist thereof. For example, the following modifications or extensions are possible.
The
車両ユーザは、この状態が解消されない限り、例えば車両をディーラ又は修理工場に持ち込んで退避走行モードを解消するために修理の依頼をすることになる。しかしながら、何らかの事情に応じて、自出力端子１１ａと隣接出力端子１１ｂとの間の短絡状態が解消されたときであっても、ラッチ（例えば６３ａ）がこの状態を保持し続けるため、利便性の観点から望ましくない。
Unless this condition is resolved, the vehicle user will, for example, bring the vehicle to a dealer or a repair shop and request repairs in order to eliminate the evacuation driving mode. However, depending on some circumstances, even when the short-circuit state between the self-
このような場合には、図４に示す制御ロジック６１（又は１５ａ～１５ｃ）がマイコン２からの解除指令（図示せず）もしくはタイマ６８ａ～６８ｃの出力信号を受けて、ラッチ６３ａ～６３ｃを周期的にリセットすることでラッチ６３ａ～６３ｃの保持状態を解除させ、遮断信号を周期的に停止して周期的に正常動作に復帰させるようにしても良い。すると、その後、何らかの事情に応じて自出力端子１１ａと隣接出力端子１１ｂの短絡状態が修復された場合においては、元通りに正常復帰させることができ、特に車両ユーザが車両をディーラ又は修理工場に持ち込んで修理することなく、車両の状態を正常な状態に見做し保持することで車両の寿命を延ばすこともできる。
In such a case, the control logic 61 (or 15a to 15c) shown in FIG. 4 receives a release command (not shown) from the
ＡＳＩＣ３に代えて各種の半導体集積回路装置を用いても良い。この半導体集積回路装置が提供する手段および／または機能は、実体的なメモリ装置に記録されたソフトウェアおよびそれを実行するコンピュータ、又は、ハードウェアあるいはそれらの組み合わせによって提供することができる。 Various semiconductor integrated circuit devices may be used instead of the ASIC3. The means and / or functions provided by this semiconductor integrated circuit device can be provided by software recorded in a substantive memory device and a computer running the software, or hardware, or a combination thereof.
前述した複数の実施形態を組み合わせて構成しても良い。また、特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において、考え得るあらゆる態様も実施形態と見做すことが可能である。 It may be configured by combining a plurality of the above-mentioned embodiments. Further, the reference numerals in parentheses described in the claims indicate the correspondence with the specific means described in the above-described embodiment as one aspect of the present invention, and the technical scope of the present invention is defined. It is not limited. An embodiment in which a part of the above-described embodiment is omitted as long as the problem can be solved can also be regarded as an embodiment. In addition, any conceivable embodiment can be regarded as an embodiment as long as it does not deviate from the essence of the invention specified by the wording described in the claims.
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。 Although the present disclosure has been described in accordance with the embodiments described above, it is understood that the present disclosure is not limited to such embodiments or structures. The present disclosure also includes various variations and variations within a uniform range. In addition, various combinations and forms, as well as other combinations and forms, including one element, more, or less, are within the scope and scope of the present disclosure.
図面中、１は駆動制御システム、２はマイクロコンピュータ、３，１０３，２０３，３０３，４０３はＡＳＩＣ（半導体集積回路装置）、５，５０５は駆動回路、７ａ，７ｂはモータ、８はコンバータ、１１ａ～１１ｃは端子（遮断信号出力端子、１１ａは一の遮断信号出力端子、１１ｂは他の遮断信号出力端子）、１４ａ～１４ｃは信号検出用の制御ロジック（１４ａは監視部）、１５ａ～１５ｃ，２１５ａ，４１５ａは駆動用の制御ロジック（１５ａ，２１５ａ，４１５ａは遮断信号出力部、１５ｂ，２１５ｂ，４１５ｂは隣接遮断信号出力部）、１６ａ，１６ｂは出力トランジスタ（デジタル出力回路、Ｎチャネル型のＭＯＳＦＥＴ）、６１は制御ロジック（監視部、遮断信号出力部、隣接遮断信号出力部）、７１ａ，７１ｂは抵抗、７２ａ，７２ｂはコンパレータ（監視部）、８５ａ，８５ｂはＰチャネル型のＭＯＳＦＥＴ、８６ａ，８６ｂは抵抗、８７ａ，８７ｂはインバータを示す。 In the drawings, 1 is a drive control system, 2 is a microcontroller, 3,103,203,303,403 are ASICs (semiconductor integrated circuit devices), 5,505 are drive circuits, 7a and 7b are motors, 8 are converters, and 11a. ~ 11c are terminals (cutoff signal output terminal, 11a is one cutoff signal output terminal, 11b is another cutoff signal output terminal), 14a ~ 14c are control logics for signal detection (14a is a monitoring unit), 15a ~ 15c, 215a and 415a are drive control logics (15a, 215a and 415a are cutoff signal output units, 15b, 215b and 415b are adjacent cutoff signal output units), and 16a and 16b are output transistors (digital output circuit, N-channel MOSFET). ), 61 are control logic (monitoring unit, cutoff signal output unit, adjacent cutoff signal output unit), 71a, 71b are resistors, 72a, 72b are comparators (monitoring unit), 85a, 85b are P-channel MOSFETs, 86a, 86b indicates a resistor, and 87a and 87b indicate an inverter.
Claims (13)
前記マイコンにより前記駆動回路に出力されるＰＷＭ信号を遮断する遮断信号を出力する複数の隣接する遮断信号出力端子（１１ａ～１１ｃ）と、
前記駆動回路から異常信号を入力すると、前記マイコンがＰＷＭ信号を出力停止するよりも速く、当該異常信号に応じて遮断信号を一の前記遮断信号出力端子（１１ａ）を通じて出力する遮断信号出力部（１５ａ，１５ｂ，６１；２１５ａ，２１５ｂ；４１５ａ，４１５ｂ）と、
前記遮断信号出力部により前記一の遮断信号出力端子に遮断信号を出力したときに当該一の遮断信号出力端子における遮断信号の出力結果を監視する監視部（１４ａ，６８ａ；７１ａ，７２ａ；４１４ａ）と、
前記遮断信号出力部により出力される遮断信号と前記監視部による遮断信号の出力結果との不整合状態を所定時間（Ｔｏ）以上継続したときには、前記一の遮断信号出力端子（１１ａ）に隣接した他の遮断信号出力端子（１１ｂ）に遮断信号を出力する隣接遮断信号出力部（１５ｂ，１５ａ，６１；２１５ｂ，２１５ａ；４１５ｂ，４１５ａ）と、
を備える半導体集積回路装置。 A microcomputer (hereinafter abbreviated as a microcomputer) (2) outputs a PWM signal to a drive circuit (5,505), and the drive circuit drives one or more motors and / and one or more converters. It is a semiconductor integrated circuit apparatus (3; 103; 203; 303; 403) which constitutes.
A plurality of adjacent cutoff signal output terminals (11a to 11c) that output a cutoff signal that cuts off the PWM signal output to the drive circuit by the microcomputer, and
When an abnormal signal is input from the drive circuit, the cutoff signal output unit (11a) outputs a cutoff signal in response to the abnormal signal faster than the microcomputer stops outputting the PWM signal. 15a, 15b, 61; 215a, 215b; 415a, 415b),
A monitoring unit (14a, 68a; 71a, 72a; 414a) that monitors the output result of the cutoff signal at the cutoff signal output terminal when the cutoff signal is output to the cutoff signal output terminal by the cutoff signal output unit. When,
When the inconsistency state between the cutoff signal output by the cutoff signal output unit and the output result of the cutoff signal by the monitoring unit is continued for a predetermined time (To) or more, it is adjacent to the one cutoff signal output terminal (11a). Adjacent cutoff signal output units (15b, 15a, 61; 215b, 215a; 415b, 415a) that output cutoff signals to other cutoff signal output terminals (11b).
A semiconductor integrated circuit device.
前記隣接遮断信号出力部（１５ｂ）は、前記一つのモータと同一のモータ（７ａ）を駆動するための前記マイコンにより出力されるＰＷＭ信号を遮断する遮断信号を前記他の遮断信号出力端子（１１ｂ）を通じて出力する請求項１または２記載の半導体集積回路装置。 The cutoff signal output unit (15a) outputs a cutoff signal that cuts off a PWM signal output by the microcomputer for driving one motor (7a) through the one cutoff signal output terminal (11a). And
The adjacent cutoff signal output unit (15b) cuts off the PWM signal output by the microcomputer for driving the same motor (7a) as the one motor, and cuts off the cutoff signal to the other cutoff signal output terminal (11b). ), The semiconductor integrated circuit apparatus according to claim 1 or 2.
前記出力トランジスタは、オープンコレクタ又はオープンドレインにより構成される請求項１から３の何れか一項に記載の半導体集積回路装置。 Further, an output transistor (16a to 16c) connected to the one and other cutoff signal output terminals (11a to 11c) is provided.
The semiconductor integrated circuit device according to any one of claims 1 to 3, wherein the output transistor is composed of an open collector or an open drain.
前記監視部は、前記所定時間を計測するタイマ（６８ａ）を備え、
前記隣接遮断信号出力部（１５ｂ）は、前記タイマの計測結果に基づいて前記遮断信号を出力する請求項４記載の半導体集積回路装置。 During the predetermined time (To), after the cutoff signal output unit (61) outputs the cutoff signal, the monitoring unit (68a) can constantly monitor the output result of the cutoff signal of the cutoff signal output terminal. It is set by the time until
The monitoring unit includes a timer (68a) for measuring the predetermined time.
The semiconductor integrated circuit device according to claim 4, wherein the adjacent cutoff signal output unit (15b) outputs the cutoff signal based on the measurement result of the timer.
前記出力トランジスタは、ＣＭＯＳ素子により構成される請求項１から６の何れか一項に記載の半導体集積回路装置。 Further, an output transistor (16a to 16c) connected to the one and other cutoff signal output terminals (11a to 11c) is provided.
The semiconductor integrated circuit device according to any one of claims 1 to 6, wherein the output transistor is composed of a CMOS element.
前記遮断信号出力部（１５ａ）及び前記隣接遮断信号出力部（１５ｂ）は、前記電源遮断回路に定電流回路（８３ａ，８３ｂ）により遮断信号を出力するように構成され、
前記絶縁伝達回路は、前記電源遮断回路に遮断信号が入力されると前記絶縁伝達部へ供給する定電流を遮断することで前記マイコンから前記駆動回路に出力されるＰＷＭ信号を遮断する請求項８記載の半導体集積回路装置。 The insulation transmission circuit includes an insulation transmission unit (9a to 9c) that transmits a PWM signal from the microcomputer to the drive circuit, and a power supply cutoff circuit (210) having a constant current circuit capable of supplying / cutting current to the insulation transmission unit. Equipped with
The cutoff signal output unit (15a) and the adjacent cutoff signal output unit (15b) are configured to output a cutoff signal to the power supply cutoff circuit by a constant current circuit (83a, 83b).
8. The insulation transmission circuit cuts off a PWM signal output from the microcomputer to the drive circuit by cutting off a constant current supplied to the insulation transmission unit when a cutoff signal is input to the power supply cutoff circuit. The described semiconductor integrated circuit device.
前記出力トランジスタに直列接続され前記遮断信号出力端子の電圧に応じて信号検出するシャント抵抗（７１ａ，７１ｂ）と、
前記シャント抵抗にかかる電圧を検出するコンパレータ（７２ａ，７２ｂ）と、
を備える請求項１から９の何れか一項に記載の半導体集積回路装置。 The output transistors (16a, 16b) connected to the cutoff signal output terminal and
A shunt resistor (71a, 71b) connected in series to the output transistor and detecting a signal according to the voltage of the cutoff signal output terminal, and
Comparator (72a, 72b) that detects the voltage applied to the shunt resistor, and
The semiconductor integrated circuit apparatus according to any one of claims 1 to 9.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018079094A JP7006475B2 (en) | 2018-04-17 | 2018-04-17 | Semiconductor integrated circuit equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018079094A JP7006475B2 (en) | 2018-04-17 | 2018-04-17 | Semiconductor integrated circuit equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019187192A JP2019187192A (en) | 2019-10-24 |
| JP7006475B2 true JP7006475B2 (en) | 2022-01-24 |
Family
ID=68337378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018079094A Active JP7006475B2 (en) | 2018-04-17 | 2018-04-17 | Semiconductor integrated circuit equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7006475B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113659814B (en) * | 2021-08-18 | 2023-06-09 | 睿驰电装(大连)电动***有限公司 | High-low side driving circuit, high-low side driving system and automobile control system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002286306A (en) | 2001-03-28 | 2002-10-03 | Fujitsu General Ltd | Air conditioner |
| JP2007215349A (en) | 2006-02-10 | 2007-08-23 | Nsk Ltd | Alarm signal output unit and load protector, and method for outputting alarm signal |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6820077B2 (en) * | 2016-08-18 | 2021-01-27 | 富士通コネクテッドテクノロジーズ株式会社 | Short circuit judgment method and electronic equipment |
-
2018
- 2018-04-17 JP JP2018079094A patent/JP7006475B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002286306A (en) | 2001-03-28 | 2002-10-03 | Fujitsu General Ltd | Air conditioner |
| JP2007215349A (en) | 2006-02-10 | 2007-08-23 | Nsk Ltd | Alarm signal output unit and load protector, and method for outputting alarm signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2019187192A (en) | 2019-10-24 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
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| A521 | Written amendment |
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|
| A621 | Written request for application examination |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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