JP6983718B2 - ボルテージレギュレータ - Google Patents
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Description
本発明は、ボルテージレギュレータに関する。
一般的に、ボルテージレギュレータは、出力端子に接続される負荷回路の保護のために、出力電圧のオーバーシュートを抑制するオーバーシュート抑制回路を備えている。図３は、従来のオーバーシュート抑制回路を備えたボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、出力トランジスタ５と、誤差増幅回路６と、分圧抵抗回路７と、基準電圧回路８と、比較回路１１と、バイアス回路１２、３１０、３１２と、ＰＭＯＳトランジスタ３１１、３１５と、ＮＭＯＳトランジスタ３１３、３１６と、グラウンド端子１と、電源端子２、出力端子３とで構成されている。
従来のボルテージレギュレータは、ＰＭＯＳトランジスタ３１１、３１５と、ＮＭＯＳトランジスタ３１３、３１６と、比較回路１１と、バイアス回路１２、３１２とでオーバーシュート抑制回路を構成している。
従来のボルテージレギュレータは、低消費電流にするために比較回路１１のバイアス回路１２の電流を小さく設定しているので、オーバーシュート抑制回路の応答速度が遅い。そこで、出力電流センストランジスタであるＰＭＯＳトランジスタ３１５によって出力トランジスタに流れる電流が多くなったことを検出した時に、バイアス回路３１２の電流を追加することでオーバーシュート抑制回路の応答速度を早くしている。
しかしながら、従来のボルテージレギュレータは、低消費化のために誤差増幅回路６のバイアス回路３１０の電流を小さくすると、ある条件の電源電圧の変動において出力端子３にオーバーシュートが生じる可能性がある。
電源電圧ＶＤＤが低くボルテージレギュレータが非レギュレート状態であるところから、電源電圧ＶＤＤが徐々に増加する場合、ＰＭＯＳトランジスタ３１５のドレイン電流が減少し始めるので、アンプ１１の応答速度は遅くなる。このような条件において、電源電圧ＶＤＤが高くなると出力端子３に過大なオーバーシュートが生じる。また、所望の出力電圧Ｖｏｕｔより十分高い電源電圧ＶＤＤが印加されたレギュレート状態での電源変動や、従来回路に図示していないがＯＮＯＦＦ制御端子に入力される外部信号によりボルテージレギュレータがオンした時などに、出力端子３に過大なオーバーシュートが生じる。
本発明は、上記課題に鑑みてなされ、低消費電流でありながら、効果的に出力電圧のオーバーシュートを抑制することが可能なボルテージレギュレータを提供することを目的とする。
本発明のボルテージレギュレータは、出力電圧に基づいた帰還電圧と基準電圧が一致するように出力トランジスタを制御する誤差増幅器を備えたボルテージレギュレータであって、前記出力電圧に基づいてオーバーシュートを検出するオーバーシュート検出回路と、前記オーバーシュート検出回路の検出信号に基づいて前記出力トランジスタのゲート電圧を制御するオーバーシュート抑制回路と、前記ボルテージレギュレータの状態を監視する状態監視回路と、前記状態監視回路の信号を受けて前記オーバーシュート検出回路を所定の時間動作させるタイマー回路と、オーバーシュートを検出したことを受けて前記タイマー回路の計数する時間を短縮するタイマーオフ回路と、を備えることを特徴とする。
本発明のボルテージレギュレータに拠れば、状態監視回路とタイマー回路とタイマーオフ回路を備えたので、低消費電流でありながら、効果的に出力電圧のオーバーシュートを抑制することが出来る。
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明野の実施形態のボルテージレギュレータを示す回路図である。
本実施形態のボルテージレギュレータ１００は、出力トランジスタ５と、誤差増幅回路６と、分圧抵抗回路７と、基準電圧回路８と、ＮＯＴ回路９と、オーバーシュート検出回路１０と、状態監視回路２０と、タイマー回路３０と、オーバーシュート抑制回路４０と、タイマーオフ回路５０を備えている。
本実施形態のボルテージレギュレータ１００は、出力トランジスタ５と、誤差増幅回路６と、分圧抵抗回路７と、基準電圧回路８と、ＮＯＴ回路９と、オーバーシュート検出回路１０と、状態監視回路２０と、タイマー回路３０と、オーバーシュート抑制回路４０と、タイマーオフ回路５０を備えている。
オーバーシュート検出回路１０は、アンプ１１と、バイアス回路１２と、ＮＭＯＳトランジスタ１３を備えている。タイマー回路３０は、定電流源３１と、コンデンサ３２を備えている。オーバーシュート抑制回路４０は、ＮＡＮＤ回路４１と、ＰＭＯＳトランジスタ４２を備えている。タイマーオフ回路５０は、定電流源５１と、ＰＭＯＳトランジスタ５２を備えている。図示はしないが、制御端子４は、例えば、誤差増幅回路６のバイアス回路を制御する回路に接続され、ボルテージレギュレータ１００のＯＮＯＦＦ制御をする信号が入力される。
図２は、本実施形態の状態監視回路２０の一例を示す回路図である。
状態監視回路２０は、非レギュレート検出回路２１０と、電源変動検出回路２２０と、入力検出回路２３０を備えている。非レギュレート検出回路２１０は、アンプ２１１と、定電圧回路２１２と、ＮＭＯＳトランジスタ２１３を備えている。電源変動検出回路２２０は、コンデンサ２２１と、定電流源２２２と、ＮＭＯＳトランジスタ２２３を備えている。入力検出回路２３０は、ＸＯＲ回路２３１と、抵抗２３２と、コンデンサ２３３と、ＮＭＯＳトランジスタ２３４を備えている。状態監視回路２０の出力端子の電圧Ｖｄは、いずれかの検出回路が検出状態の時にＬｏ、いずれの検出回路も非検出状態の時にハイインピーダンスになる。
状態監視回路２０は、非レギュレート検出回路２１０と、電源変動検出回路２２０と、入力検出回路２３０を備えている。非レギュレート検出回路２１０は、アンプ２１１と、定電圧回路２１２と、ＮＭＯＳトランジスタ２１３を備えている。電源変動検出回路２２０は、コンデンサ２２１と、定電流源２２２と、ＮＭＯＳトランジスタ２２３を備えている。入力検出回路２３０は、ＸＯＲ回路２３１と、抵抗２３２と、コンデンサ２３３と、ＮＭＯＳトランジスタ２３４を備えている。状態監視回路２０の出力端子の電圧Ｖｄは、いずれかの検出回路が検出状態の時にＬｏ、いずれの検出回路も非検出状態の時にハイインピーダンスになる。
誤差増幅回路６は、反転入力端子に基準電圧回路８の正極が接続され、非反転入力端子に分圧抵抗回路７の出力端子が接続され、出力端子が出力トランジスタ５のゲートに接続される。出力トランジスタ５は、ソースが電源端子２に接続され、ドレインが出力端子３に接続される。分圧抵抗回路７は、出力端子３とグランド端子１の間に接続される。
アンプ１１は、非反転入力端子に基準電圧回路８の正極が接続され、反転入力端子に分圧抵抗回路７の出力端子が接続される。バイアス回路１２とＮＭＯＳトランジスタ１３は、アンプ１１とグランド端子１の間に直列に接続される。
状態監視回路２０は、第一入力端子に制御端子４が接続され、第二入力端子に誤差増幅回路６の出力端子が接続され、出力端子がタイマー回路３０を介してＮＯＴ回路９の入力端子に接続される。タイマー回路３０は、電流源３１とコンデンサ３２が電源端子２とグランド端子１の間に直列に接続され、その接続点が状態監視回路２０の出力端子とＮＯＴ回路９の入力端子に接続される。ＮＯＴ回路９は、出力端子がＮＭＯＳトランジスタ１３のゲートとＮＡＮＤ回路４１の入力端子に接続される。
ＮＡＮＤ回路４１は、他方の入力端子にアンプ１１の出力端子が接続され、出力端子がＰＭＯＳトランジスタ４２のゲートに接続される。ＰＭＯＳトランジスタ４２は、ソースが電源端子２に接続され、ドレインが出力トランジスタ５のゲートに接続される。
タイマーオフ回路５０は、定電流源５１とＰＭＯＳトランジスタ５２が電源端子２とＮＯＴ回路９の入力端子の間に直列に接続される。ＰＭＯＳトランジスタ５２は、ゲートにＮＡＮＤ回路４１の出力端子が接続される。
アンプ２１１は、非反転入力端子に定電圧回路２１２の正極が接続され、反転入力端子に誤差増幅回路６の出力端子が接続され、出力端子がＮＭＯＳトランジスタ２１３のゲートに接続される。ＮＭＯＳトランジスタ２１３は、ドレインが状態監視回路２０の出力端子に接続され、ソースがグランド端子１に接続される。
コンデンサ２２１と定電流源２２２は、電源端子２とグランド端子１の間に直列に接続され、その接続点がＮＭＯＳトランジスタ２２３のゲートに接続される。ＮＭＯＳトランジスタ２２３は、ドレインが状態監視回路２０の出力端子に接続され、ソースがグランド端子１に接続される。
ＸＯＲ回路２３１は、一方の入力端子に第一入力端子が接続され、他方の入力端子に第一入力端子とグランド端子１の間に直列に接続された抵抗２３２とコンデンサ２３３の接続点が接続され、出力端子がＮＭＯＳトランジスタ２３４のゲートに接続される。ＮＭＯＳトランジスタ２３４は、ドレインが状態監視回路２０の出力端子に接続され、ソースがグランド端子１に接続される。
ボルテージレギュレータ１００の動作について説明する。
電源端子２に電源電圧ＶＤＤが入力され、制御端子４に信号Ｈｉが入力されると、ボルテージレギュレータ１００は、出力端子３から出力電圧Ｖｏｕｔを出力する。分圧抵抗回路７は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを出力する。誤差増幅回路６は、基準電圧回路８の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタ５のゲート電圧を制御する。
電源端子２に電源電圧ＶＤＤが入力され、制御端子４に信号Ｈｉが入力されると、ボルテージレギュレータ１００は、出力端子３から出力電圧Ｖｏｕｔを出力する。分圧抵抗回路７は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを出力する。誤差増幅回路６は、基準電圧回路８の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタ５のゲート電圧を制御する。
次に、状態監視回路２０の入力検出回路２３０が制御端子４の信号を検出した時のボルテージレギュレータ１００の動作について説明する。
制御端子４にＬｏの信号が入力されている時、図示はしないが、誤差増幅回路６と出力トランジスタ５はオフするように制御される。従って、電源端子２に電源電圧ＶＤＤが供給されていても、ボルテージレギュレータ１００は出力端子３に電圧は出力しない。
制御端子４にＬｏの信号が入力されている時、図示はしないが、誤差増幅回路６と出力トランジスタ５はオフするように制御される。従って、電源端子２に電源電圧ＶＤＤが供給されていても、ボルテージレギュレータ１００は出力端子３に電圧は出力しない。
制御端子４にＨｉの信号が入力されると、誤差増幅回路６は、オンして、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタ５のゲート電圧を制御する。また、入力検出回路２３０は、入力端子にＨｉの信号が入力されると、Ｈｉの信号の立ち上がりに同期して、抵抗２３２とコンデンサ２３３で設定された時定数分の期間だけＬｏのパルス信号を出力する。そして、状態監視回路２０は、Ｌｏのパルス信号の間、出力端子の電圧ＶｄをＬｏにする。
タイマー回路３０は、入力される電圧ＶｄがＬｏになると、コンデンサ３２の電荷が放電されてＬｏを出力し、ハイインピーダンスになるとコンデンサ３２は定電流源３１の電流で充電が開始され、出力電圧は徐々に上昇して、その後Ｈｉになる。ＮＯＴ回路９は、タイマー回路３０の出力電圧がＬｏになるとＨｉを出力し、ＮＭＯＳトランジスタ１３をオンさせる。従って、アンプ１１のバイアス回路１２の電流が流れるので、オーバーシュート検出回路１０は動作を開始する。また、ＮＯＴ回路９がＨｉを出力すると、ＮＡＮＤ回路４１はオーバーシュート検出回路１０の出力信号を有効にするため、オーバーシュート抑制回路４０は動作可能状態になる。
出力端子３にオーバーシュートが発生すると、オーバーシュート検出回路１０は、アンプ１１に入力する分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆより高くなるので、オーバーシュート検出を示すＬｏ信号を出力する。オーバーシュート抑制回路４０は、ＮＡＮＤ回路４１がＬｏ信号を出力するので、ＰＭＯＳトランジスタ４２はオンして出力トランジスタ５のゲートの電圧ＶｇをＨｉにして出力端子３のオーバーシュートを抑制する。
ここで、オーバーシュート検出回路１０とオーバーシュート抑制回路４０は、タイマー回路３０の出力電圧がＮＯＴ回路９の閾値を超えるまで動作を継続する。タイマー回路３０は、電源電圧が徐々に増加する場合に対応できるように、計数する時間がある程度長く設定されている。このため、入力検出回路２３０が制御端子４の信号を検出した時や、後述する電源電圧ＶＤＤの変動などの場合、状態監視回路２０がそれらを検出した直後にオーバーシュートが発生することが多いので、オーバーシュート検出回路１０で無駄に電流が流れることになる。
タイマーオフ回路５０は、オーバーシュート抑制回路４０のＮＡＮＤ回路４１が出力するＬｏ信号を受けてＰＭＯＳトランジスタ５２がオンして、タイマー回路３０に電流源５１の電流を流す。従って、タイマー回路３０は、電流源３１の電流と電流源５１の電流でコンデンサ３２が充電されるので、計数する時間が短くなる。即ち、オーバーシュート検出回路１０は、早くオフするので、低消費電流にすることが出来る。
以上説明したように、入力検出回路２３０を備えたので、ＯＮＯＦＦ制御が付いたボルテージレギュレータにおいても、低消費電流でありながら、効果的に出力端子３のオーバーシュートを抑制することができる。
次に、状態監視回路２０の電源変動検出回路２２０が電源変動を検出した時のボルテージレギュレータ１００の動作について説明する。なお、以降、状態監視回路２０が出力端子にＬｏの電圧Ｖｄを出力した後の説明は省略する。
ボルテージレギュレータ１００がレギュレート状態において、電源電圧ＶＤＤが急激に高くなると、電源変動検出回路２２０は、コンデンサ２２１と定電流源２２２の接続点の電圧が上昇してＮＭＯＳトランジスタ２２３がオンする。従って、状態監視回路２０は、出力端子に検出状態のＬｏの電圧Ｖｄを出力する。
また、電源電圧ＶＤＤが０Ｖから所定の電圧に上昇すると、電源変動検出回路２２０は、コンデンサ２２１と定電流源２２２の接続点の電圧が上昇してＮＭＯＳトランジスタ２２３がオンする。従って、状態監視回路２０は、出力端子に検出状態のＬｏの電圧Ｖｄを出力する。
次に、状態監視回路２０の非レギュレート検出回路２１０が非レギュレート状態を検出した時のボルテージレギュレータ１００の動作について説明する。
非レギュレート状態の時、誤差増幅回路６は、出力端子３の出力電圧Ｖｏｕｔが高くなるように出力トランジスタ５のゲートの電圧ＶｇをＬｏに制御している。アンプ２１１は、反転入力端子にＬｏの電圧Ｖｇが入力されるので、出力端子からＨｉの電圧を出力してＮＭＯＳトランジスタ２１３をオンしてさせる。従って、状態監視回路２０は、出力端子に検出状態のＬｏの電圧Ｖｄを出力する。
以上説明したように、本発明のボルテージレギュレータ１００は、非レギュレート検出回路２１０と電源変動検出回路２２０と入力検出回路２３０を有する状態監視回路２０と、タイマー回路３０と、タイマーオフ回路５０を備えたので、低消費電流でありながら、効果的に出力電圧のオーバーシュートを抑制することができる。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。
例えば、上記実施形態においては、タイマーオフ回路５０はＮＡＮＤ回路４１の出力信号で出動作するように説明したが、比較回路１１の出力信号などで動作しても良い。また例えば、非レギュレート検出回路２１０、電源変動検出回路２２０、入力検出回路２３０は、図２に示した回路は一例であって、夫々所望の機能を実現する回路であればこれに限定されない。また例えば、状態監視回路２０は、非レギュレート検出回路２１０と電源変動検出回路２２０と入力検出回路２３０のいずれか１つ、または２つを有していても良い。
１ グラウンド端子
２ 電源端子
３ 出力端子
４ 制御端子
６ 誤差増幅回路
７ 分圧抵抗回路
１０ オーバーシュート検出回路
１１ 比較回路
２０ 状態監視回路
３０ タイマー回路
４０ オーバーシュート抑制回路
５０ タイマーオフ回路
２１０ 非レギュレート検出回路
２１１ アンプ
２２０ 電源変動検出回路
２３０ 入力検出回路
２ 電源端子
３ 出力端子
４ 制御端子
６ 誤差増幅回路
７ 分圧抵抗回路
１０ オーバーシュート検出回路
１１ 比較回路
２０ 状態監視回路
３０ タイマー回路
４０ オーバーシュート抑制回路
５０ タイマーオフ回路
２１０ 非レギュレート検出回路
２１１ アンプ
２２０ 電源変動検出回路
２３０ 入力検出回路
Claims (3)
- 出力電圧に基づいた帰還電圧と基準電圧が一致するように出力トランジスタを制御する誤差増幅器を備えたボルテージレギュレータであって、
前記出力電圧に基づいてオーバーシュートを検出するオーバーシュート検出回路と、
前記オーバーシュート検出回路の検出信号に基づいて前記出力トランジスタのゲート電圧を制御するオーバーシュート抑制回路と、
前記ボルテージレギュレータの状態を監視する状態監視回路と、
前記状態監視回路の信号を受けて、前記オーバーシュート検出回路を所定の時間動作させるタイマー回路と、
オーバーシュートを検出したことを受けて前記タイマー回路の計数する時間を短縮するタイマーオフ回路と、を備えることを特徴とするボルテージレギュレータ。 - 前記状態監視回路は、少なくとも非レギュレート状態検出回路と電源変動検出回路のいずれかを備えることを特徴とする請求項１に記載のボルテージレギュレータ。
- 前記ボルテージレギュレータは、ＯＮＯＦＦ信号が入力される制御端子を有し、
前記状態監視回路は、前記ＯＮＯＦＦ信号を検出する入力検出回路を備えることを特徴とする請求項１または２に記載のボルテージレギュレータ。
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