JP6981962B2 - レギュレータ回路 - Google Patents

Description

本開示は、レギュレータ回路に関する。

従来のレギュレータ回路について説明する。図１２Ａは、特許文献１に示された従来のレギュレータ回路の構成を示す図である。レギュレータ回路の出力段のＰＭＯＳトランジスタ２０２は、負荷に十分な電流を供給する。バイアス電圧Vbiasは、環境に依存することなくＮＭＯＳトランジスタ２０４を飽和領域で動作させる。

図１２Ｂは、図１２Ａのレギュレータ回路の負荷電流に対する出力電圧の特性を示す図である。ＮＭＯＳトランジスタ２０４が飽和領域で動作するので、負荷電流の変化に対する出力電圧の変動は比較的小さくなっている。

前述の通り、特許文献１に示された従来のレギュレータ回路は、出力ＶＲＥＧに、飽和領域で動作するＮＭＯＳトランジスタ２０４を設け、一定の出力バイアス電流を流すことで、出力電流の最小値を上げ、負荷電流の変化に対する出力電圧変動を抑制している。

米国特許第８３７８６５４号明細書

しかし、特許文献１に示された従来のレギュレータ回路では、負荷電流に依らず、一定の出力バイアス電流を流す為、負荷電流が大きくなると、出力バイアス電流を流さない場合に比べて、出力電圧の低下が大きくなるという課題がある。

本開示は、上記課題に鑑みてなされ、負荷電流の変化に対する出力電圧の変動を抑制すると共に、負荷電流が大きい場合にも、出力電圧の低下を抑制できるレギュレータ回路を提供する。

上記課題を解決するため、本開示の一態様におけるレギュレータ回路は、出力ノードの出力電圧の大きさを検出し、検出結果を示すフィードバック電圧を出力する電圧検出回路部と、基準電圧と前記フィードバック電圧とを比較して比較結果の電圧を出力する誤差増幅回路部と、前記誤差増幅回路部の出力に応じて前記出力ノードに出力電流を供給する出力回路部と、前記出力電流の大きさを検出する電流検出回路部と、前記出力ノードに出力バイアス電流を供給し、前記電流検出回路部の検出結果に基づき、前記出力バイアス電流を増加または減少させる電流バイアス回路部とを備える。

本開示のレギュレータ回路は、負荷電流の変化に対する出力電圧の変動を抑制すると共に、負荷電流が大きい場合にも、出力電圧の低下を抑制することができる。

図１は、第１の実施形態のレギュレータ回路の構成例および周辺の回路を示す図である。 図２は、第１及び第２の実施形態のレギュレータ回路の特性例を示す図である。 図３は、第１及び第２の実施形態のレギュレータ回路の特性例の別例を示す図である。 図４は、第２の実施形態のレギュレータ回路の構成例および周辺の回路を示す図である。 図５は、第３の実施形態のレギュレータ回路の構成例および周辺の回路を示す図である。 図６は、第３の実施形態のレギュレータ回路の特性例を示す図である。 図７は、適用可能なクランプ回路部の別例を示す図である。 図８は、第４の実施形態のレギュレータ回路の構成例および周辺の回路を示す図である。 図９は、ＡＤ変換回路部の構成例を示す図である。 図１０は、第４の実施形態のレギュレータ回路の特性例を示す図である。 図１１は、第５の実施形態のレギュレータ回路の構成例および周辺の回路を示す図である。 図１２Ａは、特許文献１に示された従来のレギュレータ回路を示す図である。 図１２Ｂは、特許文献１に示された従来のレギュレータの特性を示す図である。 図１３は、従来のレギュレータ回路の特性を示す図である。

（本発明の基礎となった知見）
本発明者らは、「背景技術」の欄において記載した、レギュレータ回路に関し、以下の問題が生じることを見出した。

図１３は、図１２Ａに示された従来のレギュレータ回路の特性例を示す図である。同図上段は、従来のレギュレータ回路の負荷電流と出力電圧との関係を示す。同図下段は、負荷電流と出力バイアス電流との関係を示す図である。

図１３上段において、実線はＮＭＯＳトランジスタ２０４により、出力ＶＲＥＧから一定の出力バイアス電流Ｉｂｉａｓを流した場合（つまりＩｂｉａｓ＝ＩＬ０）の特性を示す。一方、破線はＮＭＯＳトランジスタ２０４により、出力ＶＲＥＧから出力バイアス電流Ｉｂｉａｓを流さない場合（つまりＩｂｉａｓ＝０）の特性を示している。

ＰＭＯＳトランジスタ２０２に流れる出力電流Ｉｏｕｔは、下記（１）式となる。ただし、抵抗Ｒ１および抵抗Ｒ２に流れる電流をＩｒｄｉｖ、出力ＶＲＥＧに接続された負荷に流れる負荷電流をＩｌｏａｄとする。

Ｉｏｕｔ＝Ｉｒｄｉｖ＋Ｉｂｉａｓ＋Ｉｌｏａｄ ・・・（１）
ＰＭＯＳトランジスタ２０２は、式（１）で表される出力電流Ｉｏｕｔが最大の時にも電流が供給できるサイズに設定される。

図１２Ａのレギュレータ回路は、オペアンプの出力電圧で、ＰＭＯＳトランジスタ２０２の出力電流Ｉｏｕｔを制御し、出力電圧の変動を抑制するように動作する。一般にＰＭＯＳトランジスタ２０２の電流供給能力は、電源ノードＶＤＤの電圧とオペアンプの出力電圧の差の２乗に比例する。その為、図１３に示すように、ＰＭＯＳトランジスタ２０２の出力電流の最大値と最小値の差（変化量）が大きく、この時の最小値が小さいほど、ＰＭＯＳトランジスタ２０２の出力電圧の変動は大きくなる。

上記（１）式からも明らかなように、電流Ｉｏｕｔの一部として、負荷電流Ｉｌｏａｄに加えて、出力バイアス電流Ｉｂｉａｓを流すことは、出力バイアス電流Ｉｂｉａｓを流さない場合（Ｉｂｉａｓ＝０）において負荷電流Ｉｌｏａｄを増加させることと実質的に等価である。その為、出力バイアス電流Ｉｂｉａｓを流した場合の特性（ｂ）は、出力バイアス電流Ｉｂｉａｓを流さない場合の特性（ａ）を負荷電流Ｉｌｏａｄの軸に対して左方向に、流した出力バイアス電流Ｉｂｉａｓ（＝ＩＬ０）の分だけ平行シフトした特性になる。また、出力バイアス電流Ｉｂｉａｓを流した場合の出力電圧変動幅（Ｂ）は、出力バイアス電流Ｉｂｉａｓを流さない場合の出力電圧変動幅（Ａ）よりも小さくなる。

従来のレギュレータ回路では、負荷電流Ｉｌｏａｄに依らず、一定の出力バイアス電流Ｉｂｉａｓを流す為、図１３から分かるように、負荷電流Ｉｌｏａｄが大きくなると、出力バイアス電流Ｉｂｉａｓを流さない場合に比べて、出力電圧の低下が大きくなるという課題がある。

このような問題を解決するために、本開示の一態様に係るレギュレータ回路は、出力ノードの出力電圧の大きさを検出し、検出結果を示すフィードバック電圧を出力する電圧検出回路部と、基準電圧と前記フィードバック電圧とを比較して比較結果の電圧を出力する誤差増幅回路部と、前記誤差増幅回路部の出力に応じて前記出力ノードに出力電流を供給する出力回路部と、前記出力電流の大きさを検出する電流検出回路部と、前記出力ノードに出力バイアス電流を供給し、前記電流検出回路部の検出結果に基づき、前記出力バイアス電流を増加または減少させる電流バイアス回路部とを備える。

これにより、負荷電流の変化に対する出力電圧の変動を抑制すると共に、負荷電流が大きい場合にも、出力電圧の低下を抑制することができる。

例えば、レギュレータ回路は、出力回路部に流れる出力電流の大きさを電流検出回路部で検出し、検出結果に基づいて、検出電流の増加に応じて出力バイアス電流を減少させ、検出電流の減少に応じて出力バイアス電流を増加させるように制御する。これにより、出力回路部に流れる出力電流の変動を抑制できる。その結果、負荷電流の変動に対する出力電圧の変動を小さくすることができると共に、負荷電流が大きくなった場合は出力バイアス電流を流さないようにできる為、出力電圧の低下を抑制することができる。

以下、本開示の実施形態について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態のレギュレータ回路２００の構成例および周辺の回路を示す図である。

同図のレギュレータ回路２００は、電圧検出回路部１０、誤差増幅回路部１１、出力回路部１２、電流バイアス回路部１５、および電流検出回路部１６を備える。また、同図には周辺回路として容量部１３および負荷回路部１４を記載してある。容量部１３は容量Ｃ１から構成され、出力ノードＶＯＵＴのＡＣ変動を抑制する為に設けられるものである。負荷回路部１４は負荷回路Ｌ１から構成され、出力ノードＶＯＵＴから流れ出す方向に負荷電流Ｉｌｏａｄが流れる。

出力ノードＶＯＵＴの出力電圧ＶＯＵＴに応じてフィードバック電圧ＶＦＢを出力する電圧検出回路部１０と、基準電圧ＶＲＥＦと電圧検出回路部１０のフィードバック電圧ＶＦＢとの比較結果の電圧ＶＰを出力する誤差増幅回路部１１と、誤差増幅回路部１１の出力電圧ＶＰに応じて出力ノードＶＯＵＴに出力電流Ｉｏｕｔを供給する出力回路部１２と、出力回路部１２の出力電流Ｉｏｕｔをモニタし、出力電流Ｉｏｕｔに応じた検出電流Ｉｄｅｔを出力する電流検出回路部１６と、電流検出回路部１６の検出電流Ｉｄｅｔに応じて出力バイアス電流Ｉｂｉａｓを増加または減少させる電流バイアス回路部１５とを備えている。

電圧検出回路部１０は、出力ノードＶＯＵＴと接地ノードとの間に直列に接続された抵抗Ｒ１及びＲ２で構成され、出力ノードの出力電圧ＶＯＵＴの大きさを検出し、検出結果を示すフィードバック電圧ＶＦＢを出力する。フィードバック電圧ＶＦＢは抵抗Ｒ１とＲ２の接続点から取り出される。

誤差増幅回路部１１は、反転入力端子に基準電圧ＶＲＥＦが、非反転入力端子にフィードバック電圧ＶＦＢが入力され、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢとを比較して比較結果の電圧ＶＰを出力する。また、電源ノードＶＤＤの電圧によって駆動される。

出力回路部１２は、ＰＭＯＳトランジスタＰ１から構成され、誤差増幅回路部１１の出力に応じて前記出力ノードに出力電流を供給する。ＰＭＯＳトランジスタＰ１のゲートは誤差増幅回路部１１の出力ＶＰに、ソースは電源ノードＶＤＤに、ドレインは出力ノードＶＯＵＴに接続される。ＰＭＯＳトランジスタＰ１は、誤差増幅回路部１１の出力である電圧ＶＰに応じて出力ノードＶＯＵＴに出力電流Ｉｏｕｔを供給する。すなわち、出力回路部１２は、電圧検出回路部１０の出力であるフィードバック電圧ＶＦＢが基準電圧ＶＲＥＦよりも高い場合、誤差増幅回路部１１の出力電圧ＶＰが高くなる。出力電圧ＶＰが高くなると出力回路部１２のＰＭＯＳトランジスタＰ１のゲート電圧が高くなる。これにより、出力回路部１２は、ＰＭＯＳトランジスタＰ１の駆動能力が減少し、出力電圧ＶＯＵＴが低くなるように動作する。一方、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦよりも低い場合、上記と逆の動作により、出力電圧ＶＯＵＴは高くなるように動作する。したがって、出力回路部１２は、出力電圧ＶＯＵＴが一定になるように、より正確には出力電圧ＶＯＵＴの変動を抑制するように動作する。

電流検出回路部１６は、ＰＭＯＳトランジスタＰ２から構成され、出力回路部１２による出力電流の大きさを検出する。ＰＭＯＳトランジスタＰ２のゲートは誤差増幅回路部１１の出力ＶＰに、ソースは電源ノードＶＤＤに、ドレインはノードＶＭに接続される。これにより、電流検出回路部１６は、出力回路部１２の出力電流Ｉｏｕｔに応じた検出電流Ｉｄｅｔを出力する。ここで、出力回路部１２のＰＭＯＳトランジスタＰ１と電流検出回路部１６のＰＭＯＳトランジスタＰ２のサイズ比を、ｋ：１とすると、ＰＭＯＳトランジスタＰ１、Ｐ２が飽和領域で動作する時、検出電流Ｉｄｅｔと出力電流Ｉｏｕｔの関係は下記（２）式となる。

Ｉｄｅｔ＝（１／ｋ）×Ｉｏｕｔ ・・・（２）
つまり、検出電流Ｉｄｅｔは、出力電流Ｉｏｕｔに比例し、出力電流Ｉｏｕｔの（１／ｋ）倍である。

電流バイアス回路部１５は、出力ノードＶＯＵＴから可変の出力バイアス電流Ｉｂｉａｓを流し、電流検出回路部１６の検出結果に基づき、出力バイアス電流Ｉｂｉａｓを増加または減少させる。たとえば、電流バイアス回路部１５は、電流検出回路部１６の検出結果が出力電流Ｉｏｕｔの増加を示すと、出力バイアス電流Ｉｂｉａｓを減少させ、電流検出回路部１６の検出結果が出力電流Ｉｏｕｔの減少を示すと、出力バイアス電流Ｉｂｉａｓを増加させる。

具体的には、電流バイアス回路部１５は、第１の電流源Ｉ１、第１のカレントミラー部１００、及び、第２のカレントミラー部１０１から構成される。第１の電流源Ｉ１の第１の端子は電源ノードＶＤＤに、第２の端子はノードＶＳに接続されている。第１のカレントミラー部１００の入力はノードＶＭに、出力はノードＶＳに接続されている。第２のカレントミラー部１０１の入力はノードＶＳに、出力は出力ノードＶＯＵＴに接続されている。

したがって、電流バイアス回路部１５は、電流検出回路部１６の検出電流ＩｄｅｔがノードＶＭを介して電流バイアス回路部１５に入力され、出力ノードＶＯＵＴに出力バイアス電流Ｉｂｉａｓをシンク電流として出力する。

ここでは第１の電流源Ｉ１の第１の端子は電源ノードＶＤＤに接続されているが、誤差増幅回路部１１、出力回路部１２、及び、電流検出回路部１６で使用される電源ノードＶＤＤと必ずしも同一である必要はなく、異なる電圧の電源ノードに接続されてもよい。誤差増幅回路部１１、出力回路部１２、及び、電流検出回路部１６で使用される電源ノードＶＤＤの電圧が比較的高い場合、第１の電流源Ｉ１の第１の端子に接続される電源ノードに、電源ノードＶＤＤより低い電圧を用いることで、レギュレータ回路２００の消費電力を減らすことができる。

第１のカレントミラー部１００は、ＮＭＯＳトランジスタＮ１とＮ２から構成され、ＮＭＯＳトランジスタＮ１は、ゲートとドレインを共通とし、ノードＶＭ（入力）に接続され、ソースは接地ノードに接続される。一方、ＮＭＯＳトランジスタＮ２は、ゲートをＮＭＯＳトランジスタＮ１のゲートと共通であるノードＶＭに接続され、ドレインはノードＶＳ（出力）に、ソースは接地ノードに接続される。ここで、ＮＭＯＳトランジスタＮ１とＮ２のサイズ比を、１：ｍとすると、ＮＭＯＳトランジスタＮ２が飽和領域で動作する時、ＮＭＯＳトランジスタＮ２に流れる電流ＩＮ２と検出電流Ｉｄｅｔの関係は下記（３）式となる。

ＩＮ２＝ｍ×Ｉｄｅｔ ・・・（３）
このように、第１のカレントミラー部１００は、検出電流Ｉｄｅｔを入力し、検出電流Ｉｄｅｔに比例する第１の電流ＩＮ２を出力する。

第２のカレントミラー部１０１は、ＮＭＯＳトランジスタＮ３とＮ４から構成され、ＮＭＯＳトランジスタＮ３は、ゲートとドレインを共通とし、ノードＶＳ（入力）に接続され、ソースは接地ノードに接続される。一方、ＮＭＯＳトランジスタＮ４は、ゲートをＮＭＯＳトランジスタＮ３のゲートと共通であるノードＶＳに接続され、ドレインは出力ノードＶＯＵＴ（出力）に、ソースは接地ノードに接続される。ここで、ＮＭＯＳトランジスタＮ３とＮ４のサイズ比を、１：ｎとすると、ＮＭＯＳトランジスタＮ４が飽和領域で動作する時、ＮＭＯＳトランジスタＮ３に流れる電流ＩＮ３と出力バイアス電流Ｉｂｉａｓの関係は下記（４）式となる。

Ｉｂｉａｓ＝ｎ×ＩＮ３ ・・・（４）
このように、第２のカレントミラー部１０１は、第２の電流ＩＮ３を入力し、出力バイアス電流Ｉｂｉａｓを出力する。上記（４）式に示すように、第２の電流ＩＮ３と出力バイアス電流Ｉｂｉａｓは比例関係にある。

また、ノードＶＳにおける電流の関係は、第１の電流源Ｉ１に流れる電流をＩ１とすると、下記（５）式となる。

Ｉ１＝ＩＮ２＋ＩＮ３ ・・・（５）
上記（３）式〜（５）式より、下記（６）式を得る。

Ｉ１＝ｍ×Ｉｄｅｔ＋（１／ｎ）×Ｉｂｉａｓ ・・・（６）
上記（６）式は、左辺は、第１の電流源Ｉ１の電流Ｉ１であり、右辺は、検出電流Ｉｄｅｔに比例する第１の電流と出力バイアス電流Ｉｂｉａｓに比例する第２の電流の和である。つまり、電流バイアス回路部１５は、第１の電流源Ｉ１の電流Ｉ１が任意の一定値において、検出電流Ｉｄｅｔに比例する第１の電流と出力バイアス電流Ｉｂｉａｓに比例する第２の電流の和が等しくなるように動作する。その結果、検出電流Ｉｄｅｔが増加すると、出力バイアス電流Ｉｂｉａｓは減少し、検出電流Ｉｄｅｔが減少すると、出力バイアス電流Ｉｂｉａｓは増加する。

ここでは第１の電流源Ｉ１の電流Ｉ１を任意の一定値としているが、レギュレータ回路２００の動作モード（電源電圧、負荷電流、出力電圧等の切り替え等）に応じて、異なる任意の一定値に設定してもよい。こうすれば、レギュレータ回路２００の仕様、用途に応じて、不要な電流消費を削減することが可能である。

レギュレータ回路２００は、上記のように構成される為、ＰＭＯＳトランジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４が飽和領域で動作する範囲において、上記（１）式〜（６）式を満たす。

上記（１）式〜（６）式から出力バイアス電流Ｉｂｉａｓは下記（７）式で表すことができ、したがって、出力バイアス電流Ｉｂｉａｓの負荷電流Ｉｌｏａｄ依存性は、トランジスタサイズ比（ｋ，ｍ，ｎ）、第１の電流源Ｉ１の電流Ｉ１、電圧検出回路部１０に流れる電流Ｉｒｄｉｖによって調整可能である。

Ｉｂｉａｓ＝（ｎ×（Ｉ１−（ｍ／ｋ）×（Ｉｌｏａｄ＋Ｉｒｄｉｖ）））／（１＋（ｍ×ｎ）／ｋ） ・・・（７）
次に、レギュレータ回路２００の動作について、図２及び図３を参照しながら説明する。図２は、第１の実施形態のレギュレータ回路２００の特性例を示す図であり、図３は、その別例を示す図である。

図２及び図３において、実線で示した特性例１、２は、第１の実施形態に示すレギュレータ回路２００の電流バイアス回路部１５により、出力ノードＶＯＵＴから出力バイアス電流Ｉｂｉａｓを流した場合の出力電圧および出力バイアス電流の特性を示す。一方、破線は前述の従来のレギュレータ回路のＮＭＯＳトランジスタ２０４により、出力ＶＲＥＧから一定の出力バイアス電流Ｉｂｉａｓを流した場合の出力電圧および出力バイアス電流の特性を示している。

なお、図２及び図３における実線の特性例１、２は、上記（７）式における設計パラメータであるトランジスタサイズ比（ｋ，ｍ，ｎ）、第１の電流源Ｉ１の電流Ｉ１、及び、電圧検出回路部１０に流れる電流Ｉｒｄｉｖを異なる設定とした特性例を示す。破線は、図２及び図３共に、比較の為、同じ従来のレギュレータ回路の特性を示している。

図２は無負荷時（Ｉｌｏａｄ＝０）の時の出力バイアス電流Ｉｂｉａｓを従来のレギュレータ回路のＮＭＯＳトランジスタ２０４の出力バイアス電流Ｉｂｉａｓと一致させた場合の特性を示している。したがって、無負荷時（Ｉｌｏａｄ＝０）の出力電圧ＶＯＵＴは、従来のレギュレータ回路と同等のレベルとなる。負荷電流Ｉｌｏａｄが増加すると、出力回路部１２のＰＭＯＳトランジスタＰ１に流れる電流Ｉｏｕｔが増加する為、これに応じて、上記（２）式に示すように、電流検出回路部１６のＰＭＯＳトランジスタＰ２に流れる検出電流Ｉｄｅｔも増加する。

検出電流Ｉｄｅｔは、電流バイアス回路部１５に入力され、第１のカレントミラー部１００において、ＮＭＯＳトランジスタＮ２が飽和領域で動作するノードＶＳの電圧範囲では、上記（３）式に示すように、ＮＭＯＳトランジスタＮ２に流れる電流ＩＮ２が生成される。第１の電流源Ｉ１によってノードＶＳに流入する電流Ｉ１のうち、ＮＭＯＳトランジスタＮ２によって電流ＩＮ２がノードＶＳから流出し、上記（５）式を満たすように、残りが第２のカレントミラー部１０１に入力され、ＮＭＯＳトランジスタＮ３に流れる電流ＩＮ３としてノードＶＳから流出する。第２のカレントミラー部１０１において、電流ＩＮ３は、上記（４）式に示す出力バイアス電流Ｉｂｉａｓを生成し、出力ノードＶＯＵＴに対するシンク電流となる。

したがって、負荷電流Ｉｌｏａｄが増加し、検出電流Ｉｄｅｔを介して、電流ＩＮ２が増加すると、上記（５）式に示すように、ノードＶＳにおいて、第１の電流源Ｉ１の電流Ｉ１による流入量に対して、電流ＩＮ２による流出量の割合が増加し、電流ＩＮ３による流出量が減少する為、上記（４）式に示すように、出力バイアス電流Ｉｂｉａｓも合わせて減少する。ノードＶＳの電圧は、電流ＩＮ２の増加で低下し、ノードＶＳの電圧がＮＭＯＳトランジスタＮ３及びＮ４の閾値電圧以下になると、ＮＭＯＳトランジスタＮ３及びＮ４はサブスレッショルド領域で動作し、電流ＩＮ３及び出力バイアス電流Ｉｂｉａｓが減少する。ノードＶＳの電圧の低下でＮＭＯＳトランジスタＮ２が線形領域で動作するようになると、ノードＶＳの電圧は接地電圧に近づいていき、電流ＩＮ３及び出力バイアス電流Ｉｂｉａｓは、ほぼゼロとなる為、出力電圧ＶＯＵＴの低下を回避することができる。

なお、電流ＩＮ２の増加によるノードＶＳの電圧の低下で、ＮＭＯＳトランジスタＮ２が線形領域に入ると、電流ＩＮ２は上記（３）式を満たさなくなり、ノードＶＳと接地ノードとの間を、ノードＶＭの電圧のゲート−ソース間電圧及びノードＶＳの電圧のドレイン−ソース間電圧でバイアスされたＮＭＯＳトランジスタＮ２のオン抵抗を介して流れる電流と等しく、前述の通り、ノードＶＳの電圧の低下で、ＮＭＯＳトランジスタＮ３はサブスレッショルド領域で動作するようになり、ＮＭＯＳトランジスタＮ３に流れる電流が減少する為、ＮＭＯＳトランジスタＮ２が線形領域で動作するようになると、電流ＩＮ２は、第１の電流源Ｉ１の電流Ｉ１とほぼ等しくなる。

図２において、出力バイアス電流Ｉｂｉａｓがほぼゼロとなる負荷電流Ｉｌｏａｄ（＝ＩＬ１）より大きな負荷電流Ｉｌｏａｄでは、出力バイアス電流Ｉｂｉａｓはゼロであり、出力電圧ＶＯＵＴと負荷電流Ｉｌｏａｄの関係は、従来のレギュレータ回路の出力バイアス電流Ｉｂｉａｓがゼロの時の特性と同等になる。

前述の動作は、上記（１）式の右辺に示す負荷電流Ｉｌｏａｄが増加すると、出力バイアス電流Ｉｂｉａｓが減少する為、上記（１）式の左辺の出力電流Ｉｏｕｔの変化が抑制される為、出力電圧ＶＯＵＴの変動を小さくできる。

一方、負荷電流Ｉｌｏａｄが大きい状態から減少すると、出力回路部１２のＰＭＯＳトランジスタＰ１に流れる出力電流Ｉｏｕｔが減少することで、上記（２）式に応じ、電流検出回路部１６のＰＭＯＳトランジスタＰ２に流れる検出電流Ｉｄｅｔが減少する。つまり、電流バイアス回路部１５の第１のカレントミラー部１００のＮＭＯＳトランジスタＮ１に入力される電流が減少する為、ノードＶＭの電圧が低下し、これに伴い、ＮＭＯＳトランジスタＮ２のオン抵抗が上昇する。ＮＭＯＳトランジスタＮ２のオン抵抗の上昇は、ノードＶＳの電圧を上昇させる。ノードＶＳの電圧が、ＮＭＯＳトランジスタＮ２が飽和領域で動作する電圧に到達すると、電流ＩＮ２は上記（３）式を満たす。電流バイアス回路部１５の第２のカレントミラー部１０１のＮＭＯＳトランジスタＮ３及びＮ４の閾値電圧よりもノードＶＳの電圧が高くなると、ＮＭＯＳトランジスタＮ３に流れる電流ＩＮ３が徐々に大きくなる。電流ＩＮ２の減少に応じて、上記（５）式を満たすように、電流ＩＮ３が増加し、上記（４）式を満たすように、出力バイアス電流Ｉｂｉａｓが増加する。

負荷電流Ｉｌｏａｄがゼロになると、図２に示す無負荷時（Ｉｌｏａｄ＝０）の出力バイアス電流Ｉｂｉａｓを従来のレギュレータ回路の出力バイアス電流Ｉｂｉａｓ（＝ＩＬ０）と同等に設定している場合、レギュレータ回路２００の出力電圧ＶＯＵＴは、従来のレギュレータ回路と同等のレベルとなる。

図３は、無負荷時（Ｉｌｏａｄ＝０）の時の出力バイアス電流Ｉｂｉａｓを従来のレギュレータ回路のＮＭＯＳトランジスタ２０４の出力バイアス電流Ｉｂｉａｓ（＝ＩＬ０）よりも大きくなるように設定し、負荷電流Ｉｌｏａｄが最大（＝ＩＬ３）となる時に出力バイアス電流Ｉｂｉａｓがゼロになるように設定した場合の特性例である。

上記（７）式からも明らかなように前述の設計パラメータ（ｋ，ｍ，ｎ，Ｉ１，Ｉｒｄｉｖ）を変更することで、無負荷時の出力バイアス電流Ｉｂｉａｓ、負荷電流Ｉｌｏａｄ変化に対する出力バイアス電流Ｉｂｉａｓの変化量（出力バイアス電流―負荷電流特性における傾き）、出力バイアス電流Ｉｂｉａｓがゼロとなる負荷電流Ｉｌｏａｄを調整することができる。なお、出力バイアス電流―負荷電流特性の調整に際して、必ずしも上記（７）式における前述の設計パラメータ（ｋ，ｍ，ｎ，Ｉ１，Ｉｒｄｉｖ）のすべてを変更する必要はない。

図３の出力電圧ＶＯＵＴと負荷電流Ｉｌｏａｄの関係に示すように、無負荷時（Ｉｌｏａｄ＝０）の時の出力バイアス電流Ｉｂｉａｓを電流ＩＬ０よりも大きくすることで、無負荷時の出力電圧ＶＯＵＴは、従来のレギュレータ回路の出力電圧のレベルよりも低い値に設定できる。一方、負荷電流Ｉｌｏａｄが最大（＝ＩＬ３）となる時の出力バイアス電流Ｉｂｉａｓをゼロとすることで、出力バイアス電流Ｉｂｉａｓによる出力電圧ＶＯＵＴの低下を回避できる為、負荷電流Ｉｌｏａｄの変化に対する出力電圧ＶＯＵＴの変動は図２の特性例に比べ、更に小さくすることができる。

なお、出力バイアス電流Ｉｂｉａｓが電流ＩＬ０となる負荷電流Ｉｌｏａｄ（＝ＩＬ２）において、出力電圧ＶＯＵＴは従来のレギュレータ回路の出力電圧と同等のレベルになる。

なお、負荷電流Ｉｌｏａｄの増減に伴うレギュレータ回路２００の動作は図２の場合と同様である為、省略する。

前述の通り、負荷電流Ｉｌｏａｄの変化に対して、出力電圧ＶＯＵＴの変動を抑制することができると共に、負荷電流Ｉｌｏａｄが大きい時にも出力電圧ＶＯＵＴの低下を回避することができる。

以上説明してきたように第１の実施形態におけるレギュレータ回路２００は、出力ノードの出力電圧の大きさを検出し、検出結果を示すフィードバック電圧を出力する電圧検出回路部１０と、基準電圧とフィードバック電圧とを比較して比較結果の電圧を出力する誤差増幅回路部１１と、誤差増幅回路部１１の出力に応じて出力ノードに出力電流を供給する出力回路部１２と、出力電流の大きさを検出する電流検出回路部１６と、出力ノードに出力バイアス電流を供給し、電流検出回路部１６の検出結果に基づき、出力バイアス電流を増加または減少させる電流バイアス回路部１５とを備える。

これによれば、負荷電流の変化に対する出力電圧の変動を抑制すると共に、負荷電流が大きい場合にも、出力電圧の低下を抑制することができる。

ここで、電流バイアス回路部１５は、電流検出回路部１６の検出結果が出力電流の増加を示すと、出力バイアス電流を減少させ、電流検出回路部１６の検出結果が出力電流の減少を示すと、出力バイアス電流を増加させてもよい。

出力電流の増減に応じて出力バイアス電流を減増させることによって、負荷電流の変化に対する出力電圧の変動を抑制すると共に、負荷電流が大きい場合にも、出力電圧の低下を抑制することができる。

ここで、電流検出回路部１６は、出力電流に比例する検出電流を出力し、電流バイアス回路部１５は、定電流を流す電流源Ｉ１を有し、電流源Ｉ１を流れる定電流は、検出電流又は検出電流に比例する第１の電流と、出力バイアス電流又は出力バイアス電流に比例する第２の電流との和であってもよい。

これによれば、定電流を流す電流源を用いた簡単な回路によって、出力バイアス電流の増減を容易に制御することができる。

ここで、電流源Ｉ１を流れる定電流は、第１の電流と第２の電流との和であり、電流バイアス回路部１５は、検出電流が入力され第１の電流を出力する第１のカレントミラー部１００と、第２の電流が入力され出力バイアス電流を出力する第２のカレントミラー部１０１とを備えてもよい。

これによれば、電流源、第１および第２のカレントミラー部の組み合わせにより、電流バイアス回路部１５が構成される。電流バイアス回路部１５に接続される電源ノードの電圧を適切に設定することによって、レギュレータ回路の消費電力を抑制することができる。

ここで、電流バイアス回路部１５は、任意の電源ノード又は接地ノードが接続される第１の端子と第２の端子を有する第１の電流源Ｉ１と、入力に電流検出回路部１６の出力が接続され、出力に第１の電流源Ｉ１の第２の端子が接続される第１のカレントミラー部１００と、入力に第１の電流源Ｉ１の第２の端子が接続され、出力に出力ノードが接続される第２のカレントミラー部１０１とを備えてもよい。

これによれば、電流バイアス回路部１５に接続される電源ノードの電圧を適切に設定することによって、レギュレータ回路の消費電力を抑制することができる。

ここで、電流検出回路部１６は、電流駆動能力が異なる点を除き出力回路部１２と同じ構成を含む回路であり、誤差増幅回路部１１の出力に応じて、出力電流の大きさに比例する検出電流を出力してもよい。

これによれば、電流検出回路部１６は、式（２）に示したように、出力電流と比例する検出電流を容易に生成することができる。また、電流検出回路部１６を、出力回路部１２に直列に接続された電流検出用の抵抗として構成する場合と比べて、動作下限電圧の上昇を抑えることができる。

ここで、電流検出回路部１６は、出力回路部１２と並列に設けてもよい。

これによれば、電流検出回路部１６を、出力回路部１２に直列に接続された電流検出用の抵抗として構成する場合と比べて、動作下限電圧の上昇を抑えることができる。

（第２の実施形態）
図４は第２の実施形態のレギュレータ回路２００の構成例および周辺の回路を示す図である。図４において、前述した第１の実施形態のレギュレータ回路２００と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成の異なる部分のみを説明する。

図４に示すレギュレータ回路２００は、図１に示すレギュレータ回路２００の電流バイアス回路部１５を図４に示す電流バイアス回路部１５に置き換えたものであり、これ以外は同一の構成である。

第２の実施形態における電流バイアス回路部１５は、第２の電流源Ｉ２及び第３のカレントミラー部１０２から構成され、入力は電流検出回路部１６の出力であるノードＶＭに接続され、出力は出力ノードＶＯＵＴに接続される。

電流バイアス回路部１５は、電流検出回路部１６の検出電流ＩｄｅｔがノードＶＭを介して電流バイアス回路部１５に入力され、出力ノードＶＯＵＴにシンク電流として出力バイアス電流Ｉｂｉａｓを出力する。

第２の電流源Ｉ２は、第３の端子が接地ノードに、第４の端子が電流検出回路部１６の出力であるノードＶＭに接続され、第３のカレントミラー部１０２は、入力がノードＶＭに、出力が接地ノードに接続され、ソースが出力ノードＶＯＵＴに接続される。

第３のカレントミラー部１０２は、ＰＭＯＳトランジスタＰ３とＰ４から構成され、ＰＭＯＳトランジスタＰ３は、ゲートとドレインを共通とし、ノードＶＭ（入力）に接続され、ソースは出力ノードＶＯＵＴ（ソース）に接続される。一方、ＰＭＯＳトランジスタＰ４は、ゲートをＰＭＯＳトランジスタＰ３のゲートと共通であるノードＶＭに接続されドレインは接地ノード（出力）に、ソースは出力ノードＶＯＵＴ（ソース）に接続される。

なお、ＰＭＯＳトランジスタＰ３及びＰ４の基板ノードの電圧は、出力電圧ＶＯＵＴ以上、電源ノードＶＤＤの電圧以下の範囲で、ノードＶＭの電圧よりも低くならない電圧に設定することが好ましい。また、特に、出力電圧ＶＯＵＴが広範囲において可変である場合、ＰＭＯＳトランジスタＰ３及びＰ４の基板ノードの電圧は、出力電圧ＶＯＵＴのレベルに応じて、出力電圧ＶＯＵＴが低い時は低い電圧に、出力電圧ＶＯＵＴが高い時は高い電圧に切り換えて動作させることが好ましい。また、ＰＭＯＳトランジスタＰ３及びＰ４の基板ノードの接続は、電源ノードＶＤＤ又は出力ノードＶＯＵＴとしてもよい。

ここで、ＰＭＯＳトランジスタＰ３とＰ４のサイズ比を、１：ｐとすると、ＰＭＯＳトランジスタＰ４が飽和領域で動作する時、ＰＭＯＳトランジスタＰ３に流れる電流ＩＰ３とＰＭＯＳトランジスタＰ４に流れる電流ＩＰ４の関係は下記（８）式となる。

ＩＰ４＝ｐ×ＩＰ３ ・・・（８）
また、出力バイアス電流Ｉｂｉａｓは、ＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４に流れる電流の和である為、下記（９）式を得る。

Ｉｂｉａｓ＝ＩＰ３＋ＩＰ４ ・・・（９）
また、ノードＶＭにおける電流の関係から、検出電流Ｉｄｅｔと第２の電流源Ｉ２に流れる電流Ｉ２とＰＭＯＳトランジスタＰ３に流れる電流ＩＰ３の関係は下記（１０）式となる。

Ｉ２＝Ｉｄｅｔ＋ＩＰ３ ・・・（１０）
したがって、上記（８）〜（１０）式より、検出電流Ｉｄｅｔと出力バイアス電流Ｉｂｉａｓとの関係は下記（１１）式となる。

Ｉ２＝Ｉｄｅｔ＋Ｉｂｉａｓ／（１＋ｐ） ・・・（１１）
上記（１１）式は、左辺は、第２の電流源Ｉ２の電流Ｉ２であり、右辺は、検出電流Ｉｄｅｔと出力バイアス電流Ｉｂｉａｓに比例する第２の電流の和である。つまり、電流バイアス回路部１５は、第２の電流源Ｉ２の電流Ｉ２が任意の一定値において、検出電流Ｉｄｅｔと出力バイアス電流Ｉｂｉａｓに比例する第２の電流の和が等しくなるように動作する。

なお、ここでは第２の電流源Ｉ２の電流Ｉ２を任意の一定値としているが、レギュレータ回路２００の動作モード（電源電圧、負荷電流、出力電圧等の切り替え等）に応じて、異なる任意の一定値に設定することで、レギュレータ回路２００の仕様、用途に応じて、不要な電流消費を削減することが可能である。

レギュレータ回路２００は、上記のように構成される為、上記（１）式、（２）式、及び、（８）式〜（１１）式を満たす。

したがって、上記（１）式、（２）式、及び、（８）式〜（１１）式から、出力バイアス電流Ｉｂｉａｓは下記（１２）式で表すことができ、出力バイアス電流Ｉｂｉａｓの負荷電流Ｉｌｏａｄ依存性は、トランジスタサイズ比（ｋ，ｐ）、第２の電流源Ｉ２の電流Ｉ２、電圧検出回路部１０に流れる電流Ｉｒｄｉｖによって調整可能である。

Ｉｂｉａｓ＝（（１＋ｐ）／（１＋ｋ＋ｐ））×（ｋ×Ｉ２−Ｉｒｄｉｖ−Ｉｌｏａｄ） ・・・（１２）
次に、レギュレータ回路２００の動作について、電流バイアス回路部１５以外については第１の実施形態と同様である為、電流バイアス回路部１５の動作を中心に説明する。

負荷電流Ｉｌｏａｄの増加に伴い、検出電流Ｉｄｅｔが増加すると、第２の電流源Ｉ２の電流Ｉ２は任意の一定値である為、上記（１０）式を満たすように、ノードＶＭの電圧が上昇することで、ＰＭＯＳトランジスタＰ３のゲート−ソース間電圧が減少し、ＰＭＯＳトランジスタＰ３に流れる電流ＩＰ３が減少する。出力バイアス電流Ｉｂｉａｓは、上記（９）式に示すように、ＰＭＯＳトランジスタＰ４のゲートがＰＭＯＳトランジスタＰ３と共通である為、トランジスタサイズ比に応じた電流（ＩＰ４＝ｐ×ＩＰ３）をＰＭＯＳトランジスタＰ３に流れる電流ＩＰ３と合わせて出力ノードＶＯＵＴからシンク電流として流す。検出電流Ｉｄｅｔがさらに増加し、出力電圧ＶＯＵＴとノードＶＭの電圧との差がＰＭＯＳトランジスタＰ３及びＰ４の閾値電圧以下になると、ＰＭＯＳトランジスタＰ３及びＰ４はサブスレッショルド領域で動作する為、ほぼオフ状態となり、出力バイアス電流Ｉｂｉａｓはほぼゼロとなる。ノードＶＭの電圧が出力電圧ＶＯＵＴに到達すると、ＰＭＯＳトランジスタＰ３及びＰ４はオフし、出力バイアス電流Ｉｂｉａｓはゼロとなる。一方、負荷電流Ｉｌｏａｄが減少していくと、検出電流Ｉｄｅｔが減少する為、ノードＶＭの電圧が低下していく。これに伴い、ＰＭＯＳトランジスタＰ３のゲート−ソース間電圧が大きくなり、電流ＩＰ３及び電流ＩＰ４の増加で出力バイアス電流Ｉｂｉａｓが増加する。

無負荷時の出力電圧ＶＯＵＴのレベルは、負荷電流Ｉｌｏａｄがゼロの時の出力バイアス電流Ｉｂｉａｓの設定に応じて決まる為、無負荷時（Ｉｌｏａｄ＝０）の出力バイアス電流Ｉｂｉａｓを第１の実施形態と同様に設定し、負荷電流が最大となる時の出力バイアス電流をゼロに設定すれば、第１の実施形態と同様の出力電圧ＶＯＵＴの変動を得ることができる。

したがって、第１の実施形態と同様に、負荷電流Ｉｌｏａｄの変化に対して、出力電圧ＶＯＵＴの変動を抑制することができると共に、負荷電流Ｉｌｏａｄが大きい時にも出力電圧ＶＯＵＴの低下を回避することができる。

また更に、前述の通り、電流バイアス回路部１５を第２の電流源Ｉ２及び第３のカレントミラー部１０２で構成している為、第１の実施形態の構成に対して、素子数を削減でき、面積の削減が可能である。

また、第３のカレントミラー部１０２のソースを出力ノードＶＯＵＴとしている為、検出電流Ｉｄｅｔ以外の不要な電流消費がなく、第１の実施形態の構成に対して、消費電流の削減が可能である。

以上説明してきたように、第２の実施形態におけるレギュレータ回路２００において電流検出回路部１６は、電流検出回路部１６は、出力電流に比例する検出電流を出力し、電流バイアス回路部１５は、定電流を流す電流源Ｉ２を有し、電流源Ｉ２を流れる定電流は、検出電流又は検出電流に比例する第１の電流と、出力バイアス電流又は出力バイアス電流に比例する第２の電流との和である。

ここで、電流源を流れる定電流は、検出電流と第２の電流との和であり、電流バイアス回路部１５は、第２の電流を入力し、第２の電流に比例するミラー電流を出力し、出力ノードに接続され、第２の電流とミラー電流との和を出力バイアス電流として出力ノードに供給するカレントミラー部１０２を備えてもよい。

これによれば、電流バイアス回路部１５は、電流源とカレントミラー部の組み合わせにより構成される。この電流バイアス回路部１５は、第１の実施形態と比べて、素子数を削減でき、ＩＣ内での回路面積の削減が可能である。

ここで、電流バイアス回路部１５は、任意の電源ノード又は接地ノードが接続される第３の端子と電流検出回路部の出力が接続される第４の端子を有する第２の電流源Ｉ２と、入力に第２の電流源の第４の端子が接続され、出力に任意の電源ノード又は接地ノードが接続され、ソースに出力ノードが接続されるカレントミラー部１０２と、を備えてもよい。

これによれば、電流バイアス回路部１５は、第１の実施形態と比べて、素子数を削減でき、ＩＣ内での回路面積の削減が可能である。

（第３の実施形態）
図５は第３の実施形態のレギュレータ回路２００の構成例および周辺の回路を示す図である。図４において、前述した第２の実施形態のレギュレータ回路２００と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成の異なる部分のみを説明する。

図５に示すレギュレータ回路２００は、図４に示すレギュレータ回路２００の電流バイアス回路部１５を図５に示す電流バイアス回路部１５に置き換えたものであり、これ以外は同一の構成である。

第３の実施形態における電流バイアス回路部１５は、第２の電流源Ｉ２、第３のカレントミラー部１０２、及び、クランプ回路部１７から構成され、第２の実施形態における電流バイアス回路部１５に対して、更にクランプ回路部１７を設けた構成である。入力は電流検出回路部１６の出力であるノードＶＭに接続され、出力は出力ノードＶＯＵＴに接続される。

電流バイアス回路部１５は、電流検出回路部１６の検出電流ＩｄｅｔがノードＶＭを介して電流バイアス回路部１５に入力され、出力ノードＶＯＵＴにシンク電流として出力バイアス電流Ｉｂｉａｓを出力する。

第２の電流源Ｉ２は、第３の端子が接地ノードに、第４の端子がノードＶＣに接続され、第３のカレントミラー部１０２は、入力がノードＶＣに、出力が接地ノードに接続され、ソースが出力ノードＶＯＵＴに接続される。クランプ回路部１７は、第１の入力が電流検出回路部１６の出力であるノードＶＭに接続され、第２の入力が出力ノードＶＯＵＴに接続され、第１の出力がノードＶＣに接続される。

第３のカレントミラー部１０２は、ＰＭＯＳトランジスタＰ３とＰ４から構成され、ＰＭＯＳトランジスタＰ３は、ゲートとドレインを共通とし、ノードＶＣ（入力）に接続され、ソースは出力ノードＶＯＵＴ（ソース）に接続される。一方、ＰＭＯＳトランジスタＰ４は、ゲートをＰＭＯＳトランジスタＰ３のゲートと共通であるノードＶＣに接続され、ドレインは接地ノード（出力）に、ソースは出力ノードＶＯＵＴ（ソース）に接続される。

クランプ回路部１７は、ＮＭＯＳトランジスタＮ５から構成され、第１の入力はＮＭＯＳトランジスタＮ５のドレインに、第２の入力はＮＭＯＳトランジスタＮ５のゲートに、第１の出力はＮＭＯＳトランジスタＮ５のソースに接続される。

電源ノードＶＤＤの電圧と出力電圧ＶＯＵＴとの差が大きい場合、又は、出力電圧ＶＯＵＴが可変であり、低い電圧から高い電圧までを出力する場合（電源ノードＶＤＤの電圧と出力電圧ＶＯＵＴとの差が小さい場合と大きい場合が混在する場合）に、第３のカレントミラー部１０２のＰＭＯＳトランジスタＰ３及びＰ４の基板ノードを電源ノードＶＤＤに接続すると、基板バイアス効果による閾値電圧の上昇で、電流バイアス回路部１５が動作可能な出力電圧ＶＯＵＴのレベルが上がってしまい、出力電圧ＶＯＵＴの下限電圧が制限されるという問題がある。一方、第３のカレントミラー部１０２のＰＭＯＳトランジスタＰ３及びＰ４の基板ノードを出力ノードＶＯＵＴに接続した場合、検出電流Ｉｄｅｔの増加でＰＭＯＳトランジスタＰ３のドレイン電圧が上昇し、出力ノードＶＯＵＴの出力電圧ＶＯＵＴを超えると、ＰＭＯＳトランジスタＰ３のドレイン−基板ノード間で順バイアスが発生し、出力ノードＶＯＵＴに電流が流入する。ＰＭＯＳトランジスタＰ３がＰ型基板上のＮ型ウェル内に形成されている場合、ＰＭＯＳトランジスタＰ３のドレイン−基板ノード（Ｎ型ウェル）−Ｐ型基板で寄生バイポーラトランジスタが形成される。寄生バイポーラトランジスタが動作すると、Ｐ型基板に電流が流入する為、Ｐ型基板電位の上昇によるラッチアップ等が懸念され、レイアウトでのケアが必要となるという問題がある。

クランプ回路部１７は、上記の課題を解決するために設けられるものであり、第３のカレントミラー部１０２のＰＭＯＳトランジスタＰ３及びＰ４の基板ノードを出力ノードＶＯＵＴに接続し、出力電圧ＶＯＵＴに設定した場合でもノードＶＣの電圧（ＰＭＯＳトランジスタＰ３のドレイン電圧）が出力電圧ＶＯＵＴを超えないように制限する。

レギュレータ回路２００は、上記のように構成される為、ＮＭＯＳトランジスタＮ５に流れる電流ＩＮ５は、検出電流Ｉｄｅｔと等しく、第２の実施形態と同様に、上記（１）式、（２）式、及び、（８）式〜（１２）式を満たし、出力バイアス電流Ｉｂｉａｓの負荷電流Ｉｌｏａｄ依存性は、トランジスタサイズ比（ｋ，ｐ）、第２の電流源Ｉ２の電流Ｉ２、電圧検出回路部１０に流れる電流Ｉｒｄｉｖによって調整可能である。

次に、レギュレータ回路２００の動作について、電流バイアス回路部１５のクランプ回路部１７以外については第２の実施形態と同様である為、電流バイアス回路部１５におけるクランプ回路部１７の動作、作用を中心に説明する。

図６は、第３の実施形態のレギュレータ回路２００の特性例を示す図である。図６において、実線は第３の実施形態に示すレギュレータ回路２００の電流バイアス回路部１５により、出力ノードＶＯＵＴから出力バイアス電流Ｉｂｉａｓを流した場合の特性を示しており、一方、破線は前述の従来のレギュレータ回路のＮＭＯＳトランジスタ２０４により、出力ＶＲＥＧから一定の出力バイアス電流Ｉｂｉａｓ（＝ＩＬ０）を流した場合の特性を示している。

負荷電流Ｉｌｏａｄの増加に伴い、検出電流Ｉｄｅｔが増加すると、ノードＶＭ及びノードＶＣの電圧が上昇する。ノードＶＣの上昇により、ＰＭＯＳトランジスタＰ３及びＰ４のゲート−ソース間電圧（出力電圧ＶＯＵＴとノードＶＣの電圧との差）が小さくなり、ＰＭＯＳトランジスタＰ３に流れる電流ＩＰ３が減少する。これに応じて、ＰＭＯＳトランジスタＰ４に流れる電流ＩＰ４も減少し、出力バイアス電流Ｉｂｉａｓが減少する。ノードＶＣの電圧の上昇は、同時にＮＭＯＳトランジスタＮ５のゲート−ソース電圧も減少させる。ノードＶＣの電圧は、ＮＭＯＳトランジスタＮ５のゲート電圧である出力電圧ＶＯＵＴ−Ｖｔ（ＮＭＯＳトランジスタＮ５の閾値電圧）で制限され、上記（１０）式を満たす最大電圧で制限される。したがって、これ以上（負荷電流Ｉｌｏａｄ＝ＩＬ４）に負荷電流Ｉｌｏａｄが増加しても、ノードＶＣの電圧は上昇せず、検出電流Ｉｄｅｔは飽和する。検出電流Ｉｄｅｔが飽和し、一定となる為、上記（１１）式に示すように、第２の電流源Ｉ２の電流Ｉ２、飽和した検出電流Ｉｄｅｔ、及び、トランジスタサイズ比（ｐ）によって決まる一定の出力バイアス電流Ｉｂｉａｓが流れることになる。また、以後の負荷電流Ｉｌｏａｄの増加で出力電圧ＶＯＵＴが低下すると、ＮＭＯＳトランジスタＮ５のゲート−ソース間電圧を保つように、ノードＶＣの電圧は合わせて低下するが、この時、同時に、ＰＭＯＳトランジスタＰ３及びＰ４のゲート−ソース間電圧も保たれる為、出力バイアス電流Ｉｂｉａｓは一定のままとなる。

ノードＶＣの電圧は、クランプ回路部１７のＮＭＯＳトランジスタＮ５で電圧が制限された状態において、出力電圧ＶＯＵＴまで到達しない為、図６に示すように、無負荷時の出力バイアス電流Ｉｂｉａｓ（＝ＩＬ０）より小さいが、負荷電流Ｉｌｏａｄが大きい時にも一定の出力バイアス電流Ｉｂｉａｓを流すことになり、出力電圧ＶＯＵＴの低下が生じる。

一方、負荷電流Ｉｌｏａｄが減少する場合は、上記と逆の動作となり、検出電流Ｉｄｅｔが検出可能なレベルまで低下するまでは、出力バイアス電流Ｉｂｉａｓは一定のままであり、検出可能なレベルに到達すると、検出電流Ｉｄｅｔの減少に伴い、ノードＶＭ及びノードＶＣの電圧が低下し、ノードＶＣの電圧の低下に伴って、ＰＭＯＳトランジスタＰ３及びＰ４のゲート−ソース間電圧が大きくなり、出力バイアス電流Ｉｂｉａｓが増加する。

無負荷時の出力電圧ＶＯＵＴのレベルは、負荷電流Ｉｌｏａｄがゼロの時の出力バイアス電流Ｉｂｉａｓの設定に応じて決まる為、無負荷時（Ｉｌｏａｄ＝０）の出力バイアス電流Ｉｂｉａｓを第１の実施形態と同様に設定すれば、第１の実施形態と同様の出力電圧ＶＯＵＴを得ることができる。一方、負荷電流が最大となる時の出力バイアス電流は、前述の通り、上記（１１）式に示す飽和した検出電流Ｉｄｅｔ、第２の電流源Ｉ２の電流Ｉ２、及び、トランジスタサイズ比（ｐ）に応じた一定の電流が流れる為、出力バイアス電流値に応じた出力電圧ＶＯＵＴの低下が発生するが、従来のレギュレータ回路に比べ、出力電圧の低下を抑制することができる。

したがって、負荷電流Ｉｌｏａｄの変化に対して、出力電圧ＶＯＵＴの変動を抑制することができると共に、負荷電流が大きい時にも出力電圧ＶＯＵＴの低下を抑制することができる。

なお、上記ではクランプ回路部１７は、ＮＭＯＳトランジスタＮ５を用いた構成で説明したが、ノードＶＣの制限電圧をＰＭＯＳトランジスタＰ３及びＰ４がサブスレッショルド領域で動作する電圧レベル又は出力電圧ＶＯＵＴとする回路をクランプ回路部１７に用いることで、負荷電流Ｉｌｏａｄが大きい時の出力バイアス電流Ｉｂｉａｓをほぼゼロ又はゼロとすることができ、出力電圧ＶＯＵＴの低下を回避することが可能である。

図７はクランプ回路部１７に適用可能である別の回路構成例である。図７に示すクランプ回路部１７の構成を用いることで、負荷電流が大きい時に出力バイアス電流をゼロとすることができ、このように構成してもよい。

図７のクランプ回路部１７の構成及び動作は一般的な技術である為、詳細な説明は省略するが、第３の実施形態に適用した場合の接続構成及び利点についてのみ以下に説明する。

図７に示すクランプ回路部１７は、ＮＭＯＳトランジスタＮ５とオペアンプＯＰ１から構成され、第１の入力（ノードＶＭ）にＮＭＯＳトランジスタＮ５のドレインを、第２の入力（出力ノードＶＯＵＴ）にオペアンプＯＰ１の非反転入力端子を、第１の出力（ノードＶＣ）にオペアンプの反転入力端子及びＮＭＯＳトランジスタＮ５のソースを接続する。上記の構成により、ノードＶＣの電圧を出力ノードＶＯＵＴの出力電圧ＶＯＵＴで制限することができる為、負荷電流Ｉｌｏａｄが大きくなった時に出力バイアス電流Ｉｂｉａｓをゼロにすることができ、出力電圧ＶＯＵＴの低下を回避することができる。

以上説明してきたように、第３の実施形態におけるレギュレータ回路２００において電流検出回路部１６は、出力電流に比例する検出電流を出力し、電流バイアス回路部１５は、定電流を流す電流源Ｉ２を有し、電流源Ｉ２を流れる定電流は、検出電流又は検出電流に比例する第１の電流と、出力バイアス電流又は出力バイアス電流に比例する第２の電流との和である。

ここで、電流源を流れる定電流は、検出電流と第２の電流との和であり、電流バイアス回路部１５は、第２の電流を入力し、第２の電流に比例するミラー電流を出力し、出力ノードに接続され、第２の電流とミラー電流との和を出力バイアス電流として出力ノードに供給するカレントミラー部１０２を備えてもよい。

ここで、電流バイアス回路部１５は、電流検出回路部１６から電流源に検出電流を伝達する配線に挿入され、出力電圧を超えないように、配線のうち電流源側の配線部分の電圧を制限するクランプ回路部１７を備えてもよい。

これによれば、出力電圧ＶＯＵＴの下限電圧の制限を緩和することができる。また、ノードＶＣの電圧が出力電圧ＶＯＵＴを超えないようにすることができる為、寄生バイポーラトランジスタに起因するラッチアップによる誤動作を防ぐことができる。

ここで、電流バイアス回路部１５は、電流検出回路部１６の出力が接続される第１の入力と、出力ノードが接続される第２の入力と、第２の電流源の第４の端子及びカレントミラー部１０２の入力が接続される第１の出力とを有し、第１の出力の電位を制限するクランプ回路部１７をさらに備えてもよい。

これによれば、出力電圧ＶＯＵＴの下限電圧の制限を緩和することができる。また、ノードＶＣの電圧が出力電圧ＶＯＵＴを超えないようにすることができる為、寄生バイポーラトランジスタに起因するラッチアップによる誤動作を防ぐことができる。

なお、上記では、電流バイアス回路部１５の第３のカレントミラー部１０２がＰＭＯＳトランジスタで構成され、クランプ回路部１７がＮＭＯＳトランジスタで構成される場合を説明したが、後述の第５の実施形態で示すように、本実施形態においても同様に、ＰＭＯＳトランジスタをＮＭＯＳトランジスタで、ＮＭＯＳトランジスタをＰＭＯＳトランジスタで置き換えた形で構成することもできる。この場合、第３のカレントミラー部１０２を構成するＮＭＯＳトランジスタのソースは出力ノードＶＯＵＴに接続され、基板ノードも同様に出力ノードＶＯＵＴに接続することが可能である。クランプ回路部１７を構成するＰＭＯＳトランジスタのゲートをＶＯＵＴに接続することで、第３のカレントミラー部１０２の入力と共通ノードとなるＰＭＯＳトランジスタのソースを出力電圧ＶＯＵＴ＋Ｖｔ（ＰＭＯＳトランジスタの閾値電圧）に制限することができ、ＮＭＯＳトランジスタのドレイン−基板ノード間の順バイアスを防ぐことができる。つまり、クランプ回路部１７は第１の出力の電位が出力電圧ＶＯＵＴを下回らないように制御するように動作し、ＰＭＯＳトランジスタをＮＭＯＳトランジスタで、ＮＭＯＳトランジスタをＰＭＯＳトランジスタで置き換えた形で構成した場合には、出力電圧を超えないとは、出力電圧を下回らないということを意味している。

（第４の実施形態）
図８は第４の実施形態のレギュレータ回路２００の構成例および周辺の回路を示す図である。図１において、前述した第１の実施形態のレギュレータ回路２００と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成の異なる部分のみを説明する。

図８に示すレギュレータ回路２００は、図１に示すレギュレータ回路２００の電流バイアス回路部１５を図８に示す電流バイアス回路部１５に置き換え、図１に示すレギュレータ回路２００の電流検出回路部１６を図８に示す電流検出回路部１６に置き換えたものであり、これ以外は同一の構成である。

第４の実施形態における電流バイアス回路部１５は、ｎ個（ｎは１以上の整数）のバイアスパス１９から構成され、入力は電流検出回路部１６の出力に接続され、ｎ個のバイアスパス１９の各々のオン、オフを切り換えるｎビットの信号Ｓｉｇが入力され、ｎビットの信号Ｓｉｇはｎ個のバイアスパスに対して１対１で割り当てられ、出力はｎ個のバイアスパス１９の第１の端子が出力ノードＶＯＵＴに接続され、ｎ個のバイアスパス１９の第２の端子は接地ノードに接続される。

バイアスパス１９は、第１の端子にスイッチＳＷｎ（ｎは１以上の整数）が接続され、スイッチＳＷｎと直列に所定の電流値に設定された電流源ＩＢｎ（ｎは１以上の整数）が接続され、第２の端子に電流源ＩＢｎの他方の端子が接続され、接地される。スイッチＳＷｎはｎビットの入力信号Ｓｉｇの内のいずれかの１ビットによって制御され、"Ｌ"でオンし、"Ｈ"でオフするように構成される。電流源ＩＢｎに設定される所定の電流値は、無負荷時に設定する出力バイアス電流Ｉｂｉａｓ（＝ＩＬ０）に対して、１／ｎの電流値に設定される。したがって、バイアスパス１９は、入力信号Ｓｉｇの対応するビットが"Ｌ"状態になると、スイッチＳＷｎがオンし、出力ノードＶＯＵＴから（ＩＬ０／ｎ）に相当する出力バイアス電流を流す、また、入力信号Ｓｉｇの対応するビットが"Ｈ"状態になると、スイッチＳＷｎはオフし、出力ノードＶＯＵＴから出力バイアス電流を流さなくなるように動作する。

第４の実施形態における電流検出回路部１６は、ＰＭＯＳトランジスタＰ２及びＡＤ変換回路部１８から構成される。

ＰＭＯＳトランジスタＰ２は、ゲートに誤差増幅回路部１１の出力ＶＰが接続され、ソースに電源ノードＶＤＤが接続され、ドレインにＡＤ変換回路部１８の入力（ノードＶＭ）が接続され、ＰＭＯＳトランジスタＰ２に流れる検出電流ＩｄｅｔをＡＤ変換回路部１８へ出力する。ここで、ＰＭＯＳトランジスタＰ２と出力回路部１２のＰＭＯＳトランジスタＰ１のトランジスタサイズ比を、第１の実施形態と同様であるとすると、上記（２）式を満足する。

ＡＤ変換回路部１８は、入力にＰＭＯＳトランジスタＰ２のドレイン（ノードＶＭ）が接続され、入力された検出電流Ｉｄｅｔの電流量に対して、ＡＤ変換を行い、検出電流Ｉｄｅｔの電流値が大きいほど、"Ｈ"出力の数が多くなるｎビットの信号Ｓｉｇを電流バイアス回路部１５へ出力する。

図９は、ＡＤ変換回路部１８の回路構成例である。図９に示すようにＡＤ変換回路部１８の入力（ノードＶＭ）から接地ノード間に（ｎ＋１）個の直列接続した抵抗Ｒｄ１〜Ｒｄ（Ｎ＋１）とｎ個のコンパレータ３００で構成することができる。（ｎ＋１）個の抵抗間のｎ個の接続点に対して、ｎ個のコンパレータ３００を用いて基準電圧ＶＲＥＦＡとの電圧比較を行うことで検出電流Ｉｄｅｔの大小をｎビットのデジタル信号で表現することが可能である。抵抗間の接続点の電位が基準電圧ＶＲＥＦＡより高い場合に、コンパレータ３００が"Ｈ"出力するものとすると、検出電流Ｉｄｅｔの電流値が大きいほど、ｎビットの信号Ｓｉｇの"Ｈ"状態の数が多くなる。逆に検出電流Ｉｄｅｔの電流値が小さいほど、ｎビットの信号Ｓｉｇの"Ｈ"状態の数が少なくなる。ＡＤ変換回路部１８については、一般的な技術である為、これ以上の詳細な説明は省略する。

次に、第４の実施形態におけるレギュレータ回路２００の動作について説明する。図１０は、第４の実施形態のレギュレータ回路２００の特性例を示す図である。

図１０において、実線は第４の実施形態に示すレギュレータ回路２００の特性例を示しており、一方、破線は前述の従来のレギュレータ回路のＮＭＯＳトランジスタ２０４により、出力ＶＲＥＧから一定の出力バイアス電流Ｉｂｉａｓ（＝ＩＬ０）を流した場合の特性例を示している。

なお、電流バイアス回路部１５及び電流検出回路部１６以外は、前述の他の実施形態と同様である為、説明を省略する。

図８に示すレギュレータ回路２００は、前述のように構成される為、負荷電流Ｉｌｏａｄが増加すると、上記（２）式に応じて、検出電流Ｉｄｅｔが増加する。検出電流Ｉｄｅｔの増加に伴い、ＡＤ変換回路部１８から出力されるｎビットの信号Ｓｉｇの"Ｈ"出力ビットが増加する。信号Ｓｉｇが電流バイアス回路部１５に入力され、"Ｈ"状態のビット数に応じた数のバイアスパス１９がオフし、出力バイアス電流Ｉｂｉａｓが減少する。この時の出力バイアス電流Ｉｂｉａｓは、"Ｌ"状態のビット数をｑとすると、（ｑ／ｎ）×ＩＬ０となる。負荷電流Ｉｌｏａｄの増加による検出電流Ｉｄｅｔの増加に伴い、ＡＤ変換回路部１８からの"Ｈ"出力のビット数が増加すると、図１０の出力バイアス電流と負荷電流の関係に示すように、出力バイアス電流は１個のバイアスパスの電流値（ＩＬ０／ｎ）毎の階段状に減少していく。一方、負荷電流Ｉｌｏａｄが減少すると、検出電流Ｉｄｅｔも減少し、これに応じて、ＡＤ変換回路部１８からの"Ｈ"出力のビット数が減少すると、出力バイアス電流は１個のバイアスパスの電流値（ＩＬ０／ｎ）毎に階段状に増加するように動作する。ＡＤ変換回路部１８の分解能が大きいほど、出力バイアス電流のステップ段差は小さくなる。

上記は、無負荷時の出力バイアス電流を従来のレギュレータ回路のＮＭＯＳトランジスタ２０４により、出力ＶＲＥＧから一定の出力バイアス電流（＝ＩＬ０）と合わせた場合について説明をしているが、無負荷時の出力バイアス電流は、任意に設定可能である。

前述の通り、無負荷時には、従来同様の出力バイアス電流（＝ＩＬ０）とすることで、従来同様の出力電圧を得ることができ、負荷電流が大きい場合には、すべてのバイアスパス１９をオフすることで、出力バイアス電流をゼロにすることができる為、負荷電流の変化に対する出力電圧ＶＯＵＴの変動を抑制することができると共に、負荷電流が大きい時にも出力電圧の低下を回避することができる。

なお、電流源ＩＢ１〜ＩＢｎに設定される電流値は、必ずしも無負荷時に設定する出力バイアス電流の１／ｎに限定するものではなく、要求される仕様・特性に応じて、適宜、ステップ間に重み付けをするなど自由に設定してもよい。

以上説明してきたように、第４の実施形態において電流検出回路部１６は、出力電流の大きさを示すデジタル検出信号を出力し、電流バイアス回路部１５は、少なくとも１つのバイアスパス１９を有し、少なくとも１つのバイアスパス１９のそれぞれは、所定の電流値に設定された電流源と、電流源に直列に接続されたスイッチとを有し、電流バイアス回路部１５は、デジタル検出信号の変化に応じて、オン状態のスイッチの数を変えることで、出力電流が増加すると、出力バイアス電流を減少させ、出力電流が減少すると、出力バイアス電流を増加させてもよい。

これによれば、デジタル検出信号の変化に応じて出力バイアス電流を減少または増加させる。出力バイアス電流の大きさと精度は、バイアスパス１９の電流源ＩＢｎの電流値、ＡＤ変換回路部１８の分解能、及び、オン状態のスイッチの数に応じて定まるので、電流値の設計を容易にし、容易に出力バイアス電流の制御の精度を高めることができ、出力電圧精度を向上できる。

（第５の実施形態）
図１１は第５の実施形態のレギュレータ回路２００の構成例および周辺の回路を示す図である。

図１１に示すレギュレータ回路２００は、出力ノードＶＯＵＴの出力電圧ＶＯＵＴに応じてフィードバック電圧ＶＦＢを出力する電圧検出回路部１０と、基準電圧ＶＲＥＦと電圧検出回路部１０の出力電圧ＶＦＢとの比較結果の電圧ＶＰを出力する誤差増幅回路部１１と、誤差増幅回路部１１の出力電圧ＶＰに応じて出力ノードＶＯＵＴに出力電流Ｉｏｕｔを供給する出力回路部１２と、出力回路部１２の出力電流Ｉｏｕｔをモニタし、出力電流Ｉｏｕｔに応じた検出電流Ｉｄｅｔを出力する電流検出回路部１６と、電流検出回路部１６の検出電流Ｉｄｅｔに応じて出力バイアス電流Ｉｂｉａｓを制御する電流バイアス回路部１５とを備えている。

第５の実施形態は、第１の実施形態のＰＭＯＳトランジスタをＮＭＯＳトランジスタで、ＮＭＯＳトランジスタをＰＭＯＳトランジスタで置き換えた形で構成したものであり、出力電流Ｉｏｕｔは出力ノードＶＯＵＴに対してシンク電流となり、出力バイアス電流はソース電流となる。

電圧検出回路部１０及び誤差増幅回路部１１については、前述した従来のレギュレータ回路と同一機能の構成要素である為、詳細な説明を省略する。

出力回路部１２は、ＮＭＯＳトランジスタＮ１１から構成され、ＮＭＯＳトランジスタＮ１１のゲートは誤差増幅回路部１１の出力ＶＰに、ソースは接地ノードに、ドレインは出力ノードＶＯＵＴに接続され、誤差増幅回路部１１の出力電圧ＶＰに応じて出力ノードＶＯＵＴに電流Ｉｏｕｔをシンク電流として供給する。

電流検出回路部１６は、ＮＭＯＳトランジスタＮ１２から構成され、ＮＭＯＳトランジスタＮ１２のゲートは誤差増幅回路部１１の出力ＶＰに、ソースは接地ノードに、ドレインはノードＶＭに接続され、出力回路部１２の出力電流Ｉｏｕｔに応じた検出電流Ｉｄｅｔを出力する。ここで、出力回路部１２のＮＭＯＳトランジスタＮ１１と電流検出回路部１６のＮＭＯＳトランジスタＮ１２のサイズ比を、ｋ：１とすると、ＮＭＯＳトランジスタＮ１１、Ｎ１２が飽和領域で動作する時、検出電流Ｉｄｅｔと出力電流Ｉｏｕｔの関係は上記（２）式を満足する。

電流バイアス回路部１５は、第１の電流源Ｉ１１、第１のカレントミラー部１０３、及び、第２のカレントミラー部１０４から構成される。第１の電流源Ｉ１１は、第１の端子が接地ノードに、第２の端子がノードＶＳに接続され、第１のカレントミラー部１０３は、入力がノードＶＭに、出力がノードＶＳに接続され、第２のカレントミラー部１０４は、入力がノードＶＳに、出力が出力ノードＶＯＵＴに接続される。

したがって、電流バイアス回路部１５は、電流検出回路部１６の検出電流ＩｄｅｔがノードＶＭを介して電流バイアス回路部１５に入力され、出力ノードＶＯＵＴにソース電流として出力バイアス電流Ｉｂｉａｓを出力する。

第１のカレントミラー部１０３は、ＰＭＯＳトランジスタＰ１１とＰ１２から構成され、ＰＭＯＳトランジスタＰ１１は、ゲートとドレインを共通とし、ノードＶＭ（入力）に接続され、ソースは電源ノードＶＤＤに接続される。一方、ＰＭＯＳトランジスタＰ１２は、ゲートをＰＭＯＳトランジスタＰ１１のゲートと共通であるノードＶＭに接続され、ドレインはノードＶＳ（出力）に、ソースは電源ノードＶＤＤに接続される。ここで、ＰＭＯＳトランジスタＰ１１とＰ１２のサイズ比を、１：ｍとすると、ＰＭＯＳトランジスタＰ１２が飽和領域で動作する時、ＰＭＯＳトランジスタＰ１２に流れる電流ＩＰ１２と検出電流Ｉｄｅｔの関係は下記（１３）式となる。これは第１の実施形態における上記（３）式に相当する。

ＩＰ１２＝ｍ×Ｉｄｅｔ ・・・（１３）
第２のカレントミラー部１０４は、ＰＭＯＳトランジスタＰ１３とＰ１４から構成され、ＰＭＯＳトランジスタＰ１３は、ゲートとドレインを共通とし、ノードＶＳ（入力）に接続され、ソースは電源ノードＶＤＤに接続される。一方、ＰＭＯＳトランジスタＰ１４は、ゲートをＰＭＯＳトランジスタＰ１３のゲートと共通であるノードＶＳに接続され、ドレインは出力ノードＶＯＵＴ（出力）に、ソースは電源ノードＶＤＤに接続される。ここで、ＰＭＯＳトランジスタＰ１３とＰ１４のサイズ比を、１：ｎとすると、ＰＭＯＳトランジスタＰ１４が飽和領域で動作する時、ＰＭＯＳトランジスタＰ１３に流れる電流ＩＰ１３と出力バイアス電流Ｉｂｉａｓの関係は下記（１４）式となる。これは第１の実施形態における上記（４）式に相当する。

Ｉｂｉａｓ＝ｎ×ＩＰ１３ ・・・（１４）
また、ノードＶＳにおける電流の関係は、第１の電流源Ｉ１１に流れる電流をＩ１１とすると、下記（１５）式となる。これは第１の実施形態における上記（５）式に相当する。

Ｉ１１＝ＩＰ１２＋ＩＰ１３ ・・・（１５）
上記（１３）式〜（１５）式より、下記（１６）式を得る。これは第１の実施形態における上記（６）式に相当する。

Ｉ１１＝ｍ×Ｉｄｅｔ＋（１／ｎ）×Ｉｂｉａｓ ・・・（１６）
上記（１６）式は、左辺は、第１の電流源Ｉ１１の電流Ｉ１１であり、右辺は、検出電流Ｉｄｅｔに比例する第１の電流と出力バイアス電流Ｉｂｉａｓに比例する第２の電流の和である。つまり、電流バイアス回路部１５は、第１の電流源Ｉ１１の電流Ｉ１１が任意の一定値において、検出電流Ｉｄｅｔに比例する第１の電流と出力バイアス電流Ｉｂｉａｓに比例する第２の電流の和が等しくなるように動作する。

また、レギュレータ回路２００の出力ノードＶＯＵＴには、容量部１３と負荷回路部１４とが接続されている。容量部１３は容量Ｃ１から構成され、出力ノードＶＯＵＴのＡＣ変動を抑制する為に設けられるものである。負荷回路部１４は負荷回路Ｌ１１から構成され、出力ノードＶＯＵＴに流れ込む向きに負荷電流Ｉｌｏａｄが流れる。

なお、ここでは第１の電流源Ｉ１１の電流Ｉ１１を任意の一定値としているが、レギュレータ回路２００の動作モード（電源電圧、負荷電流、出力電圧等の切り替え等）に応じて、異なる任意の一定値に設定することで、レギュレータ回路２００の仕様、用途に応じて、不要な電流消費を削減することが可能である。

なお、ここでは第１のカレントミラー部１０３及び第２のカレントミラー部１０４のＰＭＯＳトランジスタＰ１１〜Ｐ１４のソースを電源ノードＶＤＤとしているが、誤差増幅回路部１１で使用される電源ノードＶＤＤと必ずしも同一である必要はなく、異なる電圧の電源ノードに接続してもよい。出力電圧ＶＯＵＴに応じて、誤差増幅回路部１１で使用される電源ノードＶＤＤの電圧を低く設定し、第１のカレントミラー部１０３及び第２のカレントミラー部１０４のＰＭＯＳトランジスタＰ１１〜Ｐ１４のソースに接続される電源ノードに高い電圧を用いる、又は、電源ノードを逆の電圧関係にすることで、レギュレータ回路２００の消費電力を減らすことができる。

なお、図１１に示す負荷回路部１４の負荷回路Ｌ１１に接続されている電源ノードＶＤＤは、必ずしも第１のカレントミラー部１０３及び第２のカレントミラー部１０４のＰＭＯＳトランジスタＰ１１〜Ｐ１４のソースに接続されている電源ノードＶＤＤ及び誤差増幅回路部１１で使用される電源ノードＶＤＤと同じ電源ノードである必要はなく、異なる電源ノード及び電圧でもよい。

レギュレータ回路２００は、上記のように構成される為、出力ノードＶＯＵＴにおける電流の関係から下記（１７）式であり、ＮＭＯＳトランジスタＮ１１、Ｎ１２及びＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４が飽和領域で動作する範囲において、上記（２）式及び上記（１３）式〜（１７）式を満たす。なお、下記（１７）式は、第１の実施形態における上記（１）式に相当する。

Ｉｏｕｔ＝Ｉｂｉａｓ＋Ｉｌｏａｄ−Ｉｒｄｉｖ ・・・（１７）
したがって、上記（２）式及び上記（１３）式〜（１７）式から出力バイアス電流Ｉｂｉａｓは下記（１８）式で表すことができ、出力バイアス電流Ｉｂｉａｓの負荷電流Ｉｌｏａｄ依存性は、トランジスタサイズ比（ｋ，ｍ，ｎ）、第１の電流源Ｉ１１の電流Ｉ１１、及び、電圧検出回路部１０に流れる電流Ｉｒｄｉｖによって調整可能である。これは第１の実施形態における上記（７）式に相当する。上記（７）式と比較すると分かるように、電流Ｉｒｄｉｖの符号が反転している。これは第１の実施形態において、出力バイアス電流Ｉｂｉａｓ、電流Ｉｒｄｉｖ、及び、負荷電流Ｉｌｏａｄは、いずれも出力ノードＶＯＵＴに対して、シンク電流として働き、出力電流Ｉｏｕｔは、出力ノードＶＯＵＴに対して、ソース電流として働いていたのに対して、第５の実施形態においては、出力電流Ｉｏｕｔ、出力電流Ｉｂｉａｓ、負荷電流Ｉｌｏａｄは、いずれも第１の実施形態に対して、電流の向きが逆になっている（つまり、シンク電流及びソース電流として働くものが入れ替わっている）が、電流Ｉｒｄｉｖは第１の実施形態と同様にシンク電流として働く為、符号の反転が生じている。しかし、負荷電流Ｉｌｏａｄの変化に対して出力バイアス電流Ｉｂｉａｓが変化する方向は変わらず、負荷電流Ｉｌｏａｄが増加すると、出力バイアス電流Ｉｂｉａｓが減少するように動作する。本質的に、第１の実施形態と同様の動作をすることが分かる。

Ｉｂｉａｓ＝（ｎ×（Ｉ１１−（ｍ／ｋ）×（Ｉｌｏａｄ−Ｉｒｄｉｖ）））／（１＋（ｍ×ｎ）／ｋ） ・・・（１８）
レギュレータ回路２００の動作は、前述の通り、電流の向きに違いがあるが、第１の実施形態と本質的に同様である為、動作に差がある点のみに着目し、説明する。

負荷電流Ｉｌｏａｄが増加すると、出力回路部１２のＮＭＯＳトランジスタＮ１１に流れる電流Ｉｏｕｔが増加する為、これに応じて、上記（２）式に示すように、電流検出回路部１６のＮＭＯＳトランジスタＮ１２に流れる検出電流Ｉｄｅｔも増加する。検出電流Ｉｄｅｔは、電流バイアス回路部１５に入力され、第１のカレントミラー部１０３において、ＰＭＯＳトランジスタＰ１２が飽和領域で動作するノードＶＳの電圧範囲では、上記（１３）式に示すように、ＰＭＯＳトランジスタＰ１２に流れる電流ＩＰ１２が生成される。第１の電流源Ｉ１１によってノードＶＳから流出する電流Ｉ１１のうち、ＰＭＯＳトランジスタＰ１２によって電流ＩＰ１２がノードＶＳに流入し、上記（１５）式を満たすように、残りが第２のカレントミラー部１０４に入力され、ＰＭＯＳトランジスタＰ１３に流れる電流ＩＰ１３としてノードＶＳに流入する。第２のカレントミラー部１０３において、電流ＩＰ１３により、上記（１４）式に示すように出力バイアス電流Ｉｂｉａｓが生成され、出力ノードＶＯＵＴに対するソース電流となる。

したがって、負荷電流Ｉｌｏａｄが増加し、検出電流Ｉｄｅｔを介して、電流ＩＰ１２が増加すると、上記（１５）式に示すように、ノードＶＳにおいて、第１の電流源Ｉ１１の電流Ｉ１１による流出量に対して、電流ＩＰ１２による流入量の割合が増加し、電流ＩＰ１３による流入量が減少する為、上記（１４）式に示すように、出力バイアス電流Ｉｂｉａｓも合わせて減少する。ノードＶＳの電圧は、電流ＩＰ１２の増加で上昇し、ノードＶＳの電圧と電源ノードＶＤＤの電圧の差がＰＭＯＳトランジスタＰ１３及びＰ１４の閾値電圧以下になると、ＰＭＯＳトランジスタＰ１３及びＰ１４はサブスレッショルド領域で動作し、電流ＩＰ１３及び出力バイアス電流Ｉｂｉａｓが減少する。ノードＶＳの電圧の上昇でＰＭＯＳトランジスタＰ１２が線形領域で動作するようになると、ノードＶＳの電圧は電源ノードＶＤＤの電圧に近づいていき、電流ＩＰ１３及び出力バイアス電流Ｉｂｉａｓは、ほぼゼロとなる為、負荷電流Ｉｌｏａｄが大きい時、出力電圧ＶＯＵＴの上昇を回避することができる。

ここで、出力電圧ＶＯＵＴの上昇と記述したが、第５の実施形態では、前述の通り、出力電流Ｉｏｕｔと負荷電流Ｉｌｏａｄの電流の向きが第１の実施形態とは逆の関係である為、出力電圧ＶＯＵＴの変動の方向も逆となり、低下ではなく、上昇となる。本質的には、負荷電流Ｉｌｏａｄが大きい時に、出力バイアス電流Ｉｂｉａｓによる出力回路部１２での損失を低減することであり、同様である。

なお、電流ＩＰ１２の増加によるノードＶＳの電圧の上昇で、ＰＭＯＳトランジスタＰ１２が線形領域に入ると、電流ＩＰ１２は上記（１３）式を満たさなくなり、ノードＶＳと電源ノードＶＤＤとの間を、ノードＶＭの電圧と電源ノードＶＤＤの電圧との差のゲート−ソース間電圧及びノードＶＳの電圧と電源ノードＶＤＤの電圧との差のドレイン−ソース間電圧でバイアスされたＰＭＯＳトランジスタＰ１２のオン抵抗を介して流れる電流と等しく、前述の通り、ノードＶＳの電圧の上昇で、ＰＭＯＳトランジスタＰ１３はサブスレッショルド領域で動作するようになり、ＰＭＯＳトランジスタＰ１３に流れる電流が減少する為、ＰＭＯＳトランジスタＰ１２が線形領域で動作するようになると、電流ＩＰ１２は、第１の電流源Ｉ１１の電流Ｉ１１とほぼ等しくなる。

前述の動作は、上記（１７）式の右辺に示す負荷電流Ｉｌｏａｄが増加すると、出力バイアス電流Ｉｂｉａｓが減少する為、上記（１７）式の左辺の出力電流Ｉｏｕｔの変化が抑制される。したがって、出力電圧ＶＯＵＴの変動が小さくできる。

一方、負荷電流Ｉｌｏａｄが大きい状態から減少すると、出力回路部１２のＮＭＯＳトランジスタＮ１１に流れる出力電流Ｉｏｕｔが減少することで、上記（２）式に応じ、電流検出回路部１６のＮＭＯＳトランジスタＮ１２に流れる検出電流Ｉｄｅｔが減少する。つまり、電流バイアス回路部１５の第１のカレントミラー部１０３のＰＭＯＳトランジスタＰ１１に入力される電流が減少する為、ノードＶＭの電圧が上昇し、これに伴い、ＰＭＯＳトランジスタＰ１２のオン抵抗が上昇する。ＰＭＯＳトランジスタＰ１２のオン抵抗の上昇は、ノードＶＳの電圧を低下させる。ノードＶＳの電圧が、ＰＭＯＳトランジスタＰ１２が飽和領域で動作する電圧に到達すると、電流ＩＰ１２は上記（１３）式を満たす。電流バイアス回路部１５の第２のカレントミラー部１０４のＰＭＯＳトランジスタＰ１３及びＰ１４の閾値電圧よりもノードＶＳの電圧と電源ノードＶＤＤの電圧との差が高くなると、ＰＭＯＳトランジスタＰ１３に流れる電流ＩＰ１３が徐々に大きくなる。電流ＩＰ１２の減少に応じて、上記（１５）式を満たすように、電流ＩＰ１３が増加し、上記（１４）式を満たすように、出力バイアス電流Ｉｂｉａｓが増加する。

上記（１８）式からも明らかなように前述の設計パラメータ（ｋ，ｍ，ｎ，Ｉ１１，Ｉｒｄｉｖ）を変更することで、無負荷時の出力バイアス電流Ｉｂｉａｓ、負荷電流Ｉｌｏａｄ変化に対する出力バイアス電流Ｉｂｉａｓの変化量（出力バイアス電流―負荷電流特性における傾き）、出力バイアス電流Ｉｂｉａｓがゼロとなる負荷電流Ｉｌｏａｄを調整することができる。なお、出力バイアス電流―負荷電流特性の調整に際して、必ずしも上記（１８）式における前述の設計パラメータ（ｋ，ｍ，ｎ，Ｉ１，Ｉｒｄｉｖ）のすべてを変更する必要はない。

前述の説明の通り、第５の実施形態では、電流の向きや電圧の変化方向等に違いがあるものの、本質的には第１の実施形態と同様であり、負荷電流Ｉｌｏａｄに対する出力バイアス電流Ｉｂｉａｓの関係からも明らかであるが、負荷電流Ｉｌｏａｄの変化による出力電圧ＶＯＵＴの変動を抑制すると共に、負荷電流Ｉｌｏａｄが大きい場合でも出力電圧ＶＯＵＴの上昇を回避することが可能である。

なお、第２、第３、及び、第４の実施形態に対しても、前述の第１の実施形態と第５の実施形態との関係と同様に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを置き換えた回路構成で同様の効果を実現することが可能である。

前述の各実施形態において、電流検出回路部１６は、例えば、出力回路部１２に対して直列に抵抗を接続し、その両端の電位差をトランジスタで受けて、検出電流に変換する構成でも実現は可能であるが、電源ノードＶＤＤの電圧と出力電圧ＶＯＵＴの電位差が小さい場合、負荷電流が大きくなると、レギュレータ回路２００の電圧出力経路（具体的には、出力回路部１２に対して直列に接続した抵抗）での電圧降下によって動作下限電圧が上がるという問題がある。

上記各実施形態において電流検出回路部１６は、電流駆動能力が異なる点を除き出力回路部１２と同じ構成を含む回路であり、誤差増幅回路部１１の出力に応じて、出力電流の大きさに比例する検出電流を出力する。電流検出回路部１６は、例えば、電源ノードＶＤＤに対して、出力回路部１２のＰＭＯＳトランジスタＰ１と並列に接続するＰＭＯＳトランジスタＰ２により構成される。電流バイアス回路部１５で負荷電流が大きい時に出力バイアス電流をゼロとすることで、電源ノードＶＤＤの電圧と出力電圧ＶＯＵＴの電位差が小さい時にも、出力電圧の変動を抑制し、出力電圧の低下を回避すると共に、不要な出力トランジスタサイズの増加なく、動作下限電圧の上昇を回避できる。

前述の通り、負荷電流が小さい時に、出力バイアス電流を流し、負荷電流が大きくなると、出力バイアス電流を減少させ、出力電流の変動を抑制するように制御することで、負荷電流の変化に対する出力電圧の変動を抑制することができる為、出力電圧の変動を抑制する他に、従来技術に比べ、以下の利点がある。

負荷電流が最大となる時に出力バイアス電流を減少させる為、負荷電流による出力電圧の低下を抑制すると共に、最大消費電流を抑制することができる。

負荷電流が最大となる時の出力電圧の低下量を従来技術と同等にする場合、出力トランジスタサイズを小さくすることができ、面積を削減することができる。

出力トランジスタサイズを小さくすることで、寄生容量を削減でき、かつ、負荷電流の変化に対して出力電流の変動が小さくなるように制御する為、負荷電流の変化に対する出力トランジスタのゲート電圧の変化を抑制することができ、応答速度を改善できる。

なお、前述の各実施形態における回路構成、信号論理、及び、所定の電流値の設定は、あくまで一例を示すものであり、これに限定するものではない。

以上、本開示に係るレギュレータ回路について、実施の形態に基づいて説明したが、本開示は、実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、実施の形態及び変形例における一部の構成要素を任意に組み合わせて構築される別の形態も、本開示の範囲内に含まれる。

本開示は、一般にＬＤＯ（Low Drop Out）レギュレータ回路の他、ｅＤＲＡＭ（embedded Random Access Memory）、フラッシュメモリ、ＲｅＲＡＭ（Resistive Random Access Memory）等の半導体記憶装置で使用されるレギュレータ回路に適用可能であり、特に出力電圧に高精度が要求される用途で有用である。

１０ 電圧検出回路部
１１ 誤差増幅回路部
１２ 出力回路部
１３ 容量部
１４ 負荷回路部
１５ 電流バイアス回路部
１６ 電流検出回路部
１７ クランプ回路部
１８ ＡＤ変換回路部
１９ バイアスパス
１００、１０３ 第１のカレントミラー部
１０１、１０４ 第２のカレントミラー部
１０２ 第３のカレントミラー部
２００ レギュレータ回路
３００ コンパレータ
Ｐ１〜Ｐ４、Ｐ１１〜Ｐ１４ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ６、Ｎ１１、Ｎ１２ ＮＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒｄ１〜Ｒｄ（Ｎ＋１） 抵抗
Ｃ１ 容量
Ｌ１、Ｌ１１ 負荷回路
Ｉ１、Ｉ１１ 第１の電流源
Ｉ２ 第２の電流源
ＩＢ１〜ＩＢｎ 電流源
ＳＷ１〜ＳＷｎ スイッチ
ＯＰ１ オペアンプ

Claims (9)

1. 出力ノードの出力電圧の大きさを検出し、検出結果を示すフィードバック電圧を出力する電圧検出回路部と、
   基準電圧と前記フィードバック電圧とを比較して比較結果の電圧を出力する誤差増幅回路部と、
   前記誤差増幅回路部の出力に応じて前記出力ノードに出力電流を供給する出力回路部と、
   前記出力電流の大きさを検出する電流検出回路部と、
   前記出力ノードに対して前記出力電流と流入又は流出の向きが逆である出力バイアス電流を供給し、前記電流検出回路部の検出結果に基づき、前記出力バイアス電流を増加または減少させる電流バイアス回路部とを備え、
   前記電流検出回路部は、前記出力電流に比例する検出電流を出力し、
   前記電流バイアス回路部は、定電流を流す電流源を有し、
   前記電流源を流れる前記定電流は、
   前記検出電流又は前記検出電流に比例する第１の電流と、
   前記出力バイアス電流又は前記出力バイアス電流に比例する第２の電流と、
   の和である
   レギュレータ回路。
2. 前記電流源を流れる前記定電流は、前記第１の電流と前記第２の電流との和であり、
   前記電流バイアス回路部は、
   前記検出電流が入力され前記第１の電流を出力する第１のカレントミラー部と、
   前記第２の電流が入力され前記出力バイアス電流を出力する第２のカレントミラー部とを備える
   請求項１記載のレギュレータ回路。
3. 前記電流源を流れる前記定電流は、前記検出電流と前記第２の電流との和であり、
   前記電流バイアス回路部は、
   前記第２の電流を入力し、前記第２の電流に比例するミラー電流を出力し、前記出力ノードに接続され、前記第２の電流と前記ミラー電流との和を前記出力バイアス電流として
   前記出力ノードに供給するカレントミラー部を備える
   請求項１記載のレギュレータ回路。
4. 前記電流バイアス回路部は、
   前記電流検出回路部から前記電流源に前記検出電流を伝達する配線に挿入され、前記出力電圧を超えないように、前記配線のうち前記電流源側の配線部分の電圧を制限するクランプ回路部を備える
   請求項３記載のレギュレータ回路。
5. 出力ノードの出力電圧の大きさを検出し、検出結果を示すフィードバック電圧を出力する電圧検出回路部と、
   基準電圧と前記フィードバック電圧とを比較して比較結果の電圧を出力する誤差増幅回路部と、
   前記誤差増幅回路部の出力に応じて前記出力ノードに出力電流を供給する出力回路部と、
   前記出力電流の大きさを検出する電流検出回路部と、
   前記出力ノードに対して前記出力電流と流入又は流出の向きが逆である出力バイアス電流を供給し、前記電流検出回路部の検出結果に基づき、前記出力バイアス電流を増加または減少させる電流バイアス回路部とを備え、
   前記電流バイアス回路部は、
   任意の電源ノード又は接地ノードが接続される第１の端子と第２の端子を有する第１の電流源と、
   入力に前記電流検出回路部の出力が接続され、出力に前記第１の電流源の前記第２の端子が接続される第１のカレントミラー部と、
   入力に前記第１の電流源の前記第２の端子が接続され、出力に前記出力ノードが接続される第２のカレントミラー部と、
   を備える
   レギュレータ回路。
6. 出力ノードの出力電圧の大きさを検出し、検出結果を示すフィードバック電圧を出力する電圧検出回路部と、
   基準電圧と前記フィードバック電圧とを比較して比較結果の電圧を出力する誤差増幅回路部と、
   前記誤差増幅回路部の出力に応じて前記出力ノードに出力電流を供給する出力回路部と、
   前記出力電流の大きさを検出する電流検出回路部と、
   前記出力ノードに対して前記出力電流と流入又は流出の向きが逆である出力バイアス電流を供給し、前記電流検出回路部の検出結果に基づき、前記出力バイアス電流を増加または減少させる電流バイアス回路部とを備え、
   前記電流バイアス回路部は、
   任意の電源ノード又は接地ノードが接続される第３の端子と前記電流検出回路部の出力が接続される第４の端子を有し、定電流を流す第２の電流源と、
   入力端子、出力端子、および、前記入力端子の電流と前記出力端子の電流との合計電流が流れる電流端子とを有し、前記入力端子に前記第２の電流源の前記第４の端子が接続され、前記出力端子に任意の電源ノードおよび接地ノードの一方が接続され、前記電流端子に前記出力ノードが接続されるカレントミラー部と、を備える
   レギュレータ回路。
7. 出力ノードの出力電圧の大きさを検出し、検出結果を示すフィードバック電圧を出力する電圧検出回路部と、
   基準電圧と前記フィードバック電圧とを比較して比較結果の電圧を出力する誤差増幅回路部と、
   前記誤差増幅回路部の出力に応じて前記出力ノードに出力電流を供給する出力回路部と、
   前記出力電流の大きさを検出する電流検出回路部と、
   前記出力ノードに対して前記出力電流と流入又は流出の向きが逆である出力バイアス電流を供給し、前記電流検出回路部の検出結果に基づき、前記出力バイアス電流を増加または減少させる電流バイアス回路部とを備え、
   前記電流バイアス回路部は、
   任意の電源ノード又は接地ノードが接続される第３の端子と、第４の端子とを有し、定電流を流す第２の電流源と、
   入力端子、出力端子、および、前記入力端子の電流と前記出力端子の電流との合計電流が流れる電流端子とを有し、前記入力端子に前記第２の電流源の前記第４の端子が接続され、前記出力端子に任意の電源ノードおよび接地ノードの一方が接続され、前記電流端子に前記出力ノードが接続されるカレントミラー部と、を備え、
   前記電流バイアス回路部は、
   前記電流検出回路部の出力が接続される第１の入力と、前記出力ノードが接続される第２の入力と、前記第２の電流源の前記第４の端子及び前記カレントミラー部の前記入力端子が接続される第１の出力とを有し、前記第１の出力の電位を制限するクランプ回路部をさらに備える
   レギュレータ回路。
8. 前記電流検出回路部は、電流駆動能力が異なる点を除き前記出力回路部と同じ構成を含む回路であり、前記誤差増幅回路部の出力に応じて、出力電流の大きさに比例する検出電流を出力する
   請求項１乃至７のいずれか１項記載のレギュレータ回路。
9. 前記電流検出回路部は、前記出力回路部と並列に設ける
   請求項１乃至７のいずれか１項記載のレギュレータ回路。

Images