JP6981261B2 - Surge voltage detection circuit - Google Patents
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Description
本発明は、スイッチがオフ状態に切り替えられる場合に発生するサージ電圧を検出するサージ電圧検出回路に関する。 The present invention relates to a surge voltage detection circuit that detects a surge voltage generated when a switch is switched to an off state.
この種の回路としては、特許文献１に見られるように、一対の抵抗体の直列接続体を備えるものが知られている。抵抗体の直列接続体は、ＩＧＢＴ等のスイッチに並列接続されている。サージ電圧検出回路は、スイッチの端子間電圧を一対の抵抗体により分圧し、その分圧値をサージ電圧として検出する。ここで、スイッチがオフ状態に切り替えられる場合におけるスイッチの端子間電圧の過渡的な変化に対して、抵抗体による分圧値の応答性は低い。サージ電圧の発生期間は極短時間であるため、過渡的な変化に対する応答性が低いと、サージ電圧の検出精度が低下し得る。 As a circuit of this type, as seen in Patent Document 1, a circuit including a series connection body of a pair of resistors is known. The series connection body of the resistor is connected in parallel to a switch such as an IGBT. The surge voltage detection circuit divides the voltage between the terminals of the switch by a pair of resistors, and detects the divided voltage value as the surge voltage. Here, the responsiveness of the voltage dividing value by the resistor is low with respect to the transient change in the voltage between the terminals of the switch when the switch is switched to the off state. Since the surge voltage generation period is extremely short, if the response to transient changes is low, the surge voltage detection accuracy may decrease.
そこで、特許文献１に記載のサージ電圧検出回路は、応答性を高めるために、一対のコンデンサの直列接続体をさらに備えている。コンデンサの直列接続体は、スイッチに並列接続されている。これにより、サージ電圧の検出精度の向上を図っている。 Therefore, the surge voltage detection circuit described in Patent Document 1 further includes a series connection body of a pair of capacitors in order to improve the responsiveness. The series connection of capacitors is connected in parallel to the switch. This is intended to improve the detection accuracy of the surge voltage.
スイッチの端子間電圧の過渡的な変化に瞬時に追従するのは、抵抗体による分圧値ではなく、コンデンサによる分圧値である。ただし、スイッチの端子間電圧が定常状態とされている場合において、コンデンサによる分圧値に基づくサージ電圧の検出精度は、抵抗体による分圧値に基づくサージ電圧の検出精度よりも低い。これは、例えば、製造工程において量産されたコンデンサの個体差に起因する静電容量の許容差が、抵抗体の個体差に起因する抵抗値の許容差よりも大きいためである。 It is not the voltage divider value due to the resistor but the voltage divider value due to the capacitor that instantly follows the transient change in the voltage between the terminals of the switch. However, when the voltage between the terminals of the switch is in a steady state, the detection accuracy of the surge voltage based on the voltage dividing value by the capacitor is lower than the detection accuracy of the surge voltage based on the voltage dividing value by the resistor. This is because, for example, the tolerance of capacitance due to the individual difference of the capacitors mass-produced in the manufacturing process is larger than the tolerance of the resistance value due to the individual difference of the resistor.
したがって、特許文献１に記載の回路では、コンデンサが追加されることにより、スイッチの端子間電圧の過渡的な変化に対する応答性を向上させることはできるものの、サージ電圧の検出精度は、抵抗体による分圧値に基づくものよりも低くなってしまう。 Therefore, in the circuit described in Patent Document 1, the response to a transient change in the voltage between the terminals of the switch can be improved by adding a capacitor, but the detection accuracy of the surge voltage depends on the resistor. It will be lower than the one based on the voltage division value.
本発明は、サージ電圧の検出精度を向上できるサージ電圧検出回路を提供することを主たる目的とする。 An object of the present invention is to provide a surge voltage detection circuit capable of improving the accuracy of surge voltage detection.
本発明は、スイッチがオフ状態に切り替えられる場合に発生するサージ電圧を検出するサージ電圧検出回路において、前記スイッチの高電位側端子及び低電位側端子の間に接続され、前記スイッチの端子間電圧を分圧する複数のコンデンサと、オフ状態とされている前記スイッチの端子間電圧又はその端子間電圧と相関のある電圧を分圧する複数の抵抗体と、複数の前記コンデンサによる分圧値のピーク値を保持するピーク保持部と、複数の前記抵抗体による分圧値に基づいて、前記ピーク保持部により保持された電圧を補正する補正部と、を備える。 The present invention is a surge voltage detection circuit that detects the surge voltage generated when the switch is switched to the off state, and is connected between the high potential side terminal and the low potential side terminal of the switch, and the voltage between the terminals of the switch. Multiple capacitors that divide the voltage, multiple resistors that divide the voltage between the terminals of the switch that is turned off or the voltage that correlates with the voltage between the terminals, and the peak value of the voltage division value by the plurality of capacitors. A peak holding unit for holding the voltage and a correction unit for correcting the voltage held by the peak holding unit based on the voltage division values of the plurality of resistors.
オフ状態に切り替えられる場合におけるスイッチの端子間電圧の過渡的な変化を考慮して、本発明は、複数のコンデンサと、ピーク保持部とを備えている。ピーク保持部により、複数のコンデンサにより分圧されたスイッチの端子間電圧のピーク値が保持される。 Considering the transient change in the voltage between the terminals of the switch when it is switched to the off state, the present invention includes a plurality of capacitors and a peak holding portion. The peak holding portion holds the peak value of the voltage between the terminals of the switch divided by the plurality of capacitors.
ここで、スイッチの端子間電圧が定常状態とされている場合において、コンデンサによる分圧値に基づくサージ電圧の検出精度よりも、抵抗体による分圧値に基づくサージ電圧の検出精度の方が高い。この点に鑑み、本発明は、オフ状態とされているスイッチの端子間電圧又はその端子間電圧と相関のある電圧を分圧する複数の抵抗体を備えている。オフ状態とされているスイッチの端子間電圧を複数の抵抗体により分圧した値は、コンデンサによる分圧値に基づくサージ電圧と、抵抗体による分圧値に基づくサージ電圧との検出誤差を把握するための基準値として用いることができる。このため、本発明では、補正部により、オフ状態とされているスイッチの端子間電圧又はその端子間電圧と相関のある電圧を複数の抵抗体により分圧した値に基づいて、ピーク保持部により保持された電圧が補正される。これにより、サージ電圧の検出精度を向上させることができる。 Here, when the voltage between the terminals of the switch is in a steady state, the detection accuracy of the surge voltage based on the voltage divider value by the resistor is higher than the detection accuracy of the surge voltage based on the voltage divider value by the capacitor. .. In view of this point, the present invention includes a plurality of resistors that divide the voltage between the terminals of the switch that is turned off or the voltage that correlates with the voltage between the terminals. The value obtained by dividing the voltage between the terminals of the switch in the off state by multiple resistors grasps the detection error between the surge voltage based on the voltage divider value by the capacitor and the surge voltage based on the voltage divider value by the resistor. It can be used as a reference value for this. Therefore, in the present invention, the peak holding unit is used based on the value obtained by dividing the voltage between the terminals of the switch turned off or the voltage correlated with the voltage between the terminals by a plurality of resistors by the correction unit. The held voltage is corrected. This makes it possible to improve the detection accuracy of the surge voltage.
＜第１実施形態＞
以下、本発明に係るサージ電圧検出回路を具体化した第１実施形態について、図面を参照しつつ説明する。本実施形態に係るサージ電圧検出回路は、回転電機の制御システムを構成する。
<First Embodiment>
Hereinafter, a first embodiment embodying the surge voltage detection circuit according to the present invention will be described with reference to the drawings. The surge voltage detection circuit according to this embodiment constitutes a control system for a rotary electric machine.
図１に示すように、制御システムは、直流電源としてのバッテリ１０と、電力変換器としてのインバータ２０と、回転電機３０と、制御装置４０とを備えている。回転電機３０は、インバータ２０を介してバッテリ１０に接続されている。なお、バッテリ１０及びインバータ２０の間には、平滑コンデンサ１１が設けられている。また、回転電機３０としては、例えば永久磁石界磁型の同期機が用いられればよい。
As shown in FIG. 1, the control system includes a battery 10 as a DC power source, an
インバータ２０は、３相分の上，下アームスイッチＳＷを備えている。各相の上，下アームスイッチＳＷの接続点には、回転電機３０の巻線３１の第１端が接続されている。各相の巻線３１の第２端は、中性点で接続されている。本実施形態では、インバータ２０のスイッチＳＷとして、電圧制御形の半導体スイッチング素子が用いられ、具体的には、Ｓｉ又はＳｉＣのＮチャネルＭＯＳＦＥＴが用いられている。スイッチＳＷのドレインが高電位側端子に相当し、スイッチＳＷのソースが低電位側端子に相当する。スイッチＳＷには、ボディダイオードＦＤが内蔵されている。なお、スイッチＳＷに、外付けのフリーホイールダイオードが逆並列に接続されていてもよい。
The
インバータ２０は、平滑コンデンサ１１の端子間電圧をインバータ２０の電源電圧として検出する電源電圧検出部１２を備えている。電源電圧検出部１２は、第１メイン抵抗体１２ａ及び第２メイン抵抗体１２ｂの直列接続体を備えている。電源電圧検出部１２は、平滑コンデンサ１１の端子間電圧を各メイン抵抗体１２ａ，１２ｂで分圧し、その分圧値を電源電圧ＶＤＣとして検出する。検出された電源電圧ＶＤＣは、制御装置４０又はインバータ２０の駆動回路Ｄｒに入力される。
The
制御装置４０は、回転電機３０の制御量をその指令値に制御すべく、各相において、上アームスイッチＳＷと下アームスイッチＳＷとを交互にオン状態とする。制御量は、例えばトルクである。制御装置４０は、スイッチＳＷの駆動信号Ｇとして、オン状態を指示するオン指令又はオフ状態を指示するオフ指令を駆動回路Ｄｒに対して出力する。本実施形態では、便宜上、オン指令が論理Ｈの信号で表され、オフ指令が論理Ｌの信号で表されている。
The
駆動回路Ｄｒは、各スイッチＳＷに対応して個別に設けられている。駆動回路Ｄｒは、制御装置４０からの駆動信号Ｇを取得し、取得した駆動信号Ｇに基づいて、スイッチＳＷを駆動する。
The drive circuit Dr is individually provided corresponding to each switch SW. The drive circuit Dr acquires the drive signal G from the
続いて図２を用いて、スイッチＳＷの駆動回路Ｄｒについて説明する。図２には、スイッチＳＷの入力容量に関連する等価ゲート容量１３と、帰還容量１４とを示す。
Subsequently, the drive circuit Dr of the switch SW will be described with reference to FIG. FIG. 2 shows an
駆動回路Ｄｒは、駆動制御部５０、第１スイッチ５１及び第２スイッチ５２を備えている。本実施形態では、第１スイッチ５１としてＰＮＰ型トランジスタが用いられ、第２スイッチ５２としてＮＰＮ型トランジスタが用いられている。
The drive circuit Dr includes a
第１スイッチ５１のエミッタには、図示しない定電圧電源が接続されている。第１スイッチ５１のコレクタと第２スイッチ５２のコレクタとには、スイッチＳＷのゲートが接続されている。第２スイッチ５２のエミッタには、スイッチＳＷのソースが接続されている。
A constant voltage power supply (not shown) is connected to the emitter of the
駆動制御部５０は、取得した駆動信号Ｇがオン指令であると判定した場合、第１スイッチ５１をオン状態にしてかつ第２スイッチ５２をオフ状態とする充電処理により、スイッチＳＷのゲートに充電電流を供給する。これにより、スイッチＳＷのゲート電圧が閾値電圧Ｖｔｈ以上となり、スイッチＳＷがオン状態とされる。一方、駆動制御部５０は、取得した駆動信号Ｇがオフ指令であると判定した場合、第１スイッチ５１をオフ状態にしてかつ第２スイッチ５２をオン状態とする放電処理により、スイッチＳＷのゲートから放電電流を放出する。これにより、スイッチＳＷのゲート電圧が閾値電圧Ｖｔｈ未満となり、スイッチＳＷがオフ状態とされる。
When the
駆動回路Ｄｒは、サージ電圧検出回路６０を備えている。サージ電圧検出回路６０は、下側コンデンサ６１、上側コンデンサ６２、ピーク保持部としてのピークホールド回路６３、補正部６４及び補正値算出部７０を備えている。上側コンデンサ６１及び下側コンデンサ６２は直列接続され、その直列接続体は、スイッチＳＷに並列接続されている。
The drive circuit Dr includes a surge
なお、図２には、サージ電圧検出回路６０が、下側コンデンサ６１として１つのコンデンサを備える例を示したがこれに限らない。例えば、サージ電圧検出回路６０が、下側コンデンサ６１として複数のコンデンサの直列接続体を備えていてもよい。また、同様に、サージ電圧検出回路６０が、上側コンデンサ６２として複数のコンデンサの直列接続体を備えていてもよい。
Note that FIG. 2 shows an example in which the surge
ピークホールド回路６３は、第１増幅器６３ａ、第２増幅器６３ｂ、ダイオード６３ｃ、コンデンサ６３ｄ及び放電用スイッチ６３ｅを備えている。本実施形態において、放電用スイッチ６３ｅは、ＮチャネルＭＯＳＦＥＴである。
The
第１増幅器６３ａの非反転入力端子には、下側コンデンサ６１及び上側コンデンサ６２の接続点が接続されている。第１増幅器６３ａの出力端子には、ダイオード６３ｃのアノードが接続され、カソードには、第２増幅器６３ｂの非反転入力端子と、コンデンサ６３ｄの第１端と、放電用スイッチ６３ｅのドレインとが接続されている。第１増幅器６３ａ及び第２増幅器６３ｂそれぞれの反転入力端子には、第２増幅器６３ｂの出力端子が接続されている。コンデンサ６３ｄの第２端と、放電用スイッチ６３ｅのソースとには、スイッチＳＷのソースが接続されている。
The connection points of the
放電用スイッチ６３ｅは、駆動制御部５０から出力される放電指示信号ＣＬＲにより駆動される。本実施形態では、放電指示信号ＣＬＲの論理がＨとされることにより、放電用スイッチ６３ｅがオン状態とされ、放電指示信号ＣＬＲの論理がＬとされることにより、放電用スイッチ６３ｅがオフ状態とされる。ピークホールド回路６３は、放電用スイッチ６３ｅがオン状態に切り替えられたタイミング以降における第１分圧値ＶＡのピーク値を保持する。第１分圧値ＶＡは、スイッチＳＷの端子間電圧を各コンデンサ６１，６２で分圧した値である。第１分圧値ＶＡのピーク値は、第２増幅器６３ｂの出力信号である。以下、第２増幅器６３ｂの出力信号を補正前ピーク電圧Ｖｐｒと称すこととする。補正前ピーク電圧Ｖｐｒは、下式（ｅｑ１）で表される。
The
補正部６４は、ピークホールド回路６３から出力された補正前ピーク電圧Ｖｐｒに、補正値算出部７０により算出された補正値ΔＶを加算することにより、補正後ピーク電圧Ｖｐｃを算出する。本実施形態では、補正部６４は、スイッチＳＷがオフ状態に切り替えられた後、そのオフ状態への切り替えに伴って発生したサージ電圧に基づく補正後ピーク電圧Ｖｐｃを、スイッチＳＷが次回オフ状態に切り替えられるまでに算出する。具体的には、補正部６４は、スイッチＳＷがオフ状態に切り替えられた後、そのオフ状態への切り替えに伴って発生したサージ電圧に基づく補正後ピーク電圧Ｖｐｃを、次回の放電処理が開始される前に算出する。これにより、直近に算出された補正後ピーク電圧Ｖｐｃを放電処理時に用いることが可能となる。
The
補正値算出部７０は、下側抵抗体７１ａ、上側抵抗体７１ｂ、減算器７２、除算器７３及び積算器７４を備えている。下側抵抗体７１ａ及び上側抵抗体７１ｂは直列接続され、その直列接続体は、スイッチＳＷに並列接続されている。本実施形態において、以降、スイッチＳＷの端子間電圧を各抵抗体７１ａ，７１ｂで分圧した値を第２分圧値ＶＢと称すこととする。
The correction
なお、図２には、補正値算出部７０が、下側抵抗体７１ａとして１つの抵抗体を備える例を示したがこれに限らない。例えば、補正値算出部７０が、下側抵抗体７１ａとして複数の抵抗体の直列接続体を備えていてもよい。また、同様に、補正値算出部７０が、上側抵抗体７１ｂとして複数の抵抗体の直列接続体を備えていてもよい。
Note that FIG. 2 shows an example in which the correction
下側抵抗体７１ａの抵抗値をＲ１とし、上側抵抗体７１ｂの抵抗値をＲ２とする。本実施形態では、「Ｃ１／Ｃ２＝Ｒ２／Ｒ１」となるように、各コンデンサ６１，６２の静電容量Ｃ１，Ｃ２及び各抵抗体７１ａ，７１ｂの抵抗値Ｒ１，Ｒ２が設定されている。
The resistance value of the
減算器７２は、第２分圧値ＶＢから第１分圧値ＶＡを減算することにより、電圧検出誤差ｅ（＝ＶＢ−ＶＡ）を算出する。
The
除算器７３は、補正前ピーク電圧Ｖｐｒを第１分圧値ＶＡで除算することにより、変換係数ｋ（＝Ｖｐｒ／ＶＡ）を算出する。
The
積算器７４は、減算器７２で算出された電圧検出誤差ｅと、除算器７３で算出された変換係数ｋとを乗算することにより、補正値ΔＶ（＝ｋ×ｅ）を算出する。算出された補正値ΔＶは、補正部６４に入力される。
The
図３及び図４を用いて、補正前ピーク電圧Ｖｐｒの補正手法についてさらに説明する。図３（ａ）は駆動信号Ｇの推移を示し、図３（ｂ）はスイッチＳＷのゲート電圧Ｖｇｓの推移を示し、図３（ｃ）はスイッチＳＷの端子間電圧Ｖｄｓ（ドレイン及びソース間電圧）の推移を示す。図３（ｄ）は補正前ピーク電圧Ｖｐｒ、第１分圧値ＶＡ及び第２分圧値ＶＢの推移を示し、図３（ｅ）は放電指示信号ＣＬＲの推移を示す。 The correction method of the peak voltage Vpr before correction will be further described with reference to FIGS. 3 and 4. FIG. 3A shows the transition of the drive signal G, FIG. 3B shows the transition of the gate voltage Vgs of the switch SW, and FIG. 3C shows the transition of the terminal voltage Vds (drain and source voltage) of the switch SW. ) Is shown. FIG. 3D shows the transition of the uncorrected peak voltage Vpr, the first voltage dividing value VA, and the second voltage dividing value VB, and FIG. 3E shows the transition of the discharge instruction signal CLR.
駆動信号Ｇがオフ指令に切り替えられる時刻ｔ１以前のタイミングにおいて、放電指示信号ＣＬＲが一時的にＨとされる。本実施形態では、時刻ｔ１において放電指示信号ＣＬＲが一時的にＨとされる。これにより、ピークホールド回路６３において保持されていた前回のサージ電圧に対応する補正前ピーク電圧Ｖｐｒは、０にリセットされる。
The discharge instruction signal CLR is temporarily set to H at the timing before the time t1 when the drive signal G is switched to the off command. In the present embodiment, the discharge instruction signal CLR is temporarily set to H at time t1. As a result, the pre-correction peak voltage Vpr corresponding to the previous surge voltage held in the
時刻ｔ１において、駆動信号Ｇがオフ指令に切り替えられる。これにより、スイッチＳＷのゲートから放電電流が放出され、ゲート電圧Ｖｇｓが低下し始める。また、スイッチＳＷの端子間電圧Ｖｄｓが上昇し始める。端子間電圧Ｖｄｓが上昇するとともに、第１分圧値ＶＡ及び第２分圧値ＶＢも上昇する。ただし、第２分圧値ＶＢの上昇速度は、第１分圧値ＶＡの上昇速度よりも低い。このため、第１分圧値ＶＡは、サージ電圧発生時の端子間電圧Ｖｄｓに瞬時に追従するものの、第２分圧値ＶＢは、第１分圧値ＶＡに比べて、端子間電圧Ｖｄｓに緩やかに追従する。 At time t1, the drive signal G is switched to the off command. As a result, the discharge current is discharged from the gate of the switch SW, and the gate voltage Vgs begins to decrease. Further, the voltage Vds between the terminals of the switch SW begins to rise. As the voltage between terminals Vds increases, the first voltage dividing value VA and the second voltage dividing value VB also increase. However, the ascending speed of the second partial pressure value VB is lower than the ascending speed of the first partial pressure value VA. Therefore, although the first voltage dividing value VA instantly follows the terminal voltage Vds when the surge voltage is generated, the second voltage dividing value VB has a terminal voltage Vds as compared with the first voltage dividing value VA. Follow slowly.
その後、時刻ｔ２において、端子間電圧Ｖｄｓがピーク値に到達する。このピーク値は、サージ電圧としてピークホールド回路６３により保持される。
After that, at time t2, the terminal voltage Vds reaches the peak value. This peak value is held by the
サージ電圧の発生後、時刻ｔ３においてスイッチＳＷの端子間電圧Ｖｄｓが電源電圧ＶＤＣまで低下する。その後、時刻ｔ１から所定時間が経過した時刻ｔ４において、補正前ピーク電圧Ｖｐｒと、時刻ｔ４における第１，第２分圧値ＶＡ，ＶＢとに基づいて、補正値ΔＶが算出される。所定時間は、スイッチＳＷがオフ状態に切り替えられた後、第１，第２分圧値ＶＡ，ＶＢが定常状態となり、第１，第２分圧値ＶＡ，ＶＢが電源電圧に応じた略一定値となる時間に設定されている。 After the surge voltage is generated, the voltage Vds between the terminals of the switch SW drops to the power supply voltage VDC at time t3. After that, at time t4 when a predetermined time has elapsed from time t1, the correction value ΔV is calculated based on the pre-correction peak voltage Vpr and the first and second divided voltage values VA and VB at time t4. For a predetermined time, after the switch SW is switched to the off state, the first and second voltage dividing values VA and VB are in a steady state, and the first and second voltage divider values VA and VB are substantially constant according to the power supply voltage. It is set to a value time.
図３（ｃ），（ｄ）及び図４に示すように、端子間電圧Ｖｄｓが電源電圧ＶＤＣとなる時刻ｔ４における第１分圧値ＶＡに対する、端子間電圧Ｖｄｓがサージ電圧Ｖｓｕｒｇｅとなる時刻ｔ２における第１分圧値ＶＡ（補正前ピーク電圧Ｖｐｒ）の比率は、時刻ｔ４における第２分圧値ＶＢに対する、時刻ｔ４における求めるべき電圧（補正後ピーク電圧Ｖｐｃ）の比率と同じである。このため、電圧検出誤差ｅ（＝ＶＢ−ＶＡ）に上記比率としての変換係数ｋを乗算した値を補正値ΔＶとすることができる。 As shown in FIGS. 3 (c) and 3 (d) and FIG. 4, the time t2 when the terminal voltage Vds becomes the surge voltage Vsurge with respect to the first voltage dividing value VA at the time t4 when the terminal voltage Vds becomes the power supply voltage VDC. The ratio of the first voltage dividing value VA (corrected peak voltage Vpr) in is the same as the ratio of the voltage to be obtained (corrected peak voltage Vpc) at the time t4 to the second voltage dividing value VB at the time t4. Therefore, the value obtained by multiplying the voltage detection error e (= VB-VA) by the conversion coefficient k as the ratio can be set as the correction value ΔV.
以上詳述した本実施形態は、スイッチＳＷの端子間電圧が定常状態とされている場合において、コンデンサによる分圧値に基づくサージ電圧の検出精度よりも、抵抗体による分圧値に基づくサージ電圧の検出精度の方が高いことに基づくものである。本実施形態において、オフ状態とされているスイッチＳＷの端子間電圧を各抵抗体７１ａ，７１ｂにより分圧した第２分圧値ＶＢは、各コンデンサ６１，６２により分圧された第１分圧値ＶＡに基づくサージ電圧と、第２分圧値ＶＢに基づくサージ電圧との検出誤差を把握するための基準値として用いることができる。このため、補正後ピーク電圧Ｖｐｃが算出される本実施形態によれば、サージ電圧の検出精度を向上させることができる。
In the present embodiment described in detail above, when the voltage between the terminals of the switch SW is in a steady state, the surge voltage based on the voltage dividing value by the resistor is rather than the detection accuracy of the surge voltage based on the voltage dividing value by the capacitor. It is based on the fact that the detection accuracy of is higher. In the present embodiment, the second voltage dividing value VB obtained by dividing the voltage between the terminals of the switch SW in the off state by the
＜第１実施形態の変形例１＞
図５を用いて、上述した方法で算出された補正後ピーク電圧Ｖｐｃの利用方法の一例について説明する。
<Modification 1 of the first embodiment>
An example of how to use the corrected peak voltage Vpc calculated by the above method will be described with reference to FIG.
駆動回路Ｄｒは、放電用抵抗体５４と、増幅器５３とを備えている。放電用抵抗体５４は、抵抗値を可変設定可能に構成されている。放電用抵抗体５４の第１端には、第２スイッチ５２のコレクタが接続され、放電用抵抗体５４の第２端には、スイッチＳＷのソースが接続されている。増幅器５３の非反転入力端子には、サージ電圧検出回路６０から出力される補正後ピーク電圧Ｖｐｃが入力される。増幅器５３の反転入力端子には、目標値Ｖｓｔｇｔが入力される。目標値Ｖｓｔｇｔは、スイッチＳＷをオフ状態に切り替える場合のスイッチング速度をその目標速度にするための値である。
The drive circuit Dr includes a
放電用抵抗体５４の抵抗値は、補正後ピーク電圧Ｖｐｃと目標値Ｖｓｔｇｔとの差に応じた値とされる。スイッチＳＷがオフ状態に切り替えられた後、そのオフ状態への切り替えに伴って発生したサージ電圧に基づく補正後ピーク電圧Ｖｐｃに基づいて、次回の放電処理における放電用抵抗体５４の抵抗値が設定される。これにより、スイッチＳＷがオフ状態に切り替えられる場合に発生するサージ電圧を所望の値にフィードバック制御することができる。これにより、スイッチング速度を高めることができ、ひいてはスイッチング損失を低減できる。
The resistance value of the
＜第１実施形態の変形例２＞
駆動制御部５０は、上述した方法で算出された補正後ピーク電圧Ｖｐｃが所定の閾値を超えたと判定した場合、例えば、その旨を制御装置４０に通知する処理を行ってもよい。
<
When the
＜第２実施形態＞
以下、第２実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図６に示すように、ピーク保持部としてのピークホールド回路８０の構成を変更する。なお、図６において、先の図２に示した構成と同一の構成については、便宜上、同一の符号を付しているものもある。
<Second Embodiment>
Hereinafter, the second embodiment will be described with reference to the drawings, focusing on the differences from the first embodiment. In the present embodiment, as shown in FIG. 6, the configuration of the
ピークホールド回路８０は、下側コンデンサ８１、上側コンデンサ８２、ダイオード８３、第１放電用スイッチ８４及び第２放電用スイッチ８５を備えている。本実施形態において、第１，第２放電用スイッチ８４，８５は、ＮチャネルＭＯＳＦＥＴである。
The
上側コンデンサ８２の第１端には、スイッチＳＷのドレインが接続され、上側コンデンサ８２の第２端には、ダイオード８３のアノードが接続されている。下側コンデンサ８１の第１端には、スイッチＳＷのソースが接続され、下側コンデンサ８１の第２端には、ダイオード８３のカソードが接続されている。
The drain of the switch SW is connected to the first end of the
第１放電用スイッチ８４のドレインには、下側コンデンサ８１の第２端が接続され、第１放電用スイッチ８４のソースには、スイッチＳＷのソースが接続されている。第２放電用スイッチ８５のドレインには、上側コンデンサ８２の第２端が接続され、第２放電用スイッチ８５のソースには、スイッチＳＷのソースが接続されている。第１放電用スイッチ８４及び第２放電用スイッチ８５は、駆動制御部５０によりオン状態又はオフ状態とされる。
The second end of the
下側コンデンサ８１の第１端（スイッチＳＷのソース）の電位に対するダイオード８３と下側コンデンサ８１との接続点の電位が、ピークホールド回路８０から補正前ピーク電圧Ｖｐｒとして出力される。補正前ピーク電圧Ｖｐｒは、減算器７２、除算器７３及び補正部６４に対して出力される。本実施形態の補正前ピーク電圧Ｖｐｒは、下式（ｅｑ２）で表される。下式（ｅｑ２）において、Ｖｆはダイオード８３における電圧降下量を示す。
The potential of the connection point between the diode 83 and the
各放電用スイッチ８４，８５がオフ状態とされ、サージ電圧が発生する場合、各コンデンサ８１，８２に電荷が蓄積される。ここでは、ダイオード８３により、下側コンデンサ８１に蓄積された電荷は保持される。このため、スイッチＳＷの端子間電圧Ｖｄｓのピーク値がサージ電圧としてピークホールド回路８０により保持される。
When the discharge switches 84 and 85 are turned off and a surge voltage is generated, electric charges are accumulated in the
ただし、スイッチＳＷがオンに切り替えられても、ダイオード８３により、各コンデンサ８１，８２の電荷は保持される。このため、電荷を放出して次回のサージ電圧の検出に備えるべく、スイッチＳＷがオン状態とされている期間に、各放電用スイッチ８４，８５がオン状態とされる必要がある。
However, even if the switch SW is switched on, the charge of each of the
続いて、図７を用いて、各放電用スイッチ８４，８５の駆動態様について説明する。図７（ａ）は駆動信号Ｇの推移を示し、図７（ｂ），（ｃ）は第１，第２放電用スイッチ８４，８５の駆動状態の推移を示す。 Subsequently, the driving mode of each of the discharge switches 84 and 85 will be described with reference to FIG. 7. 7 (a) shows the transition of the drive signal G, and FIGS. 7 (b) and 7 (c) show the transition of the drive states of the first and second discharge switches 84 and 85.
本実施形態では、駆動信号Ｇがオン指令とされる期間ｔ１〜ｔ２に同期して、各放電用スイッチ８４，８５がオン状態とされる。駆動信号Ｇがオン指令とされ、スイッチＳＷがオン状態とされている期間においては、スイッチＳＷの端子間電圧Ｖｄｓが０に近い値とされる。このため、スイッチＳＷがオン状態とされている期間において第１放電用スイッチ８４がオン状態とされると、下側コンデンサ８１の両端それぞれがスイッチＳＷのソースと短絡された状態となる。その結果、下側コンデンサ８１に蓄積された電荷が放出され、下側コンデンサ８１の端子間電圧が低下する。また、スイッチＳＷがオン状態とされている期間において第２放電用スイッチ８５がオン状態とされると、上側コンデンサ８２の両端それぞれがスイッチＳＷのソースと短絡された状態となる。その結果、上側コンデンサ８２に蓄積された電荷が放出され、上側コンデンサ８２の端子間電圧が低下する。これにより、次回のサージ電圧を検出可能な状態となる。
In the present embodiment, the discharge switches 84 and 85 are turned on in synchronization with the periods t1 to t2 in which the drive signal G is commanded to be turned on. During the period when the drive signal G is set to the ON command and the switch SW is in the ON state, the voltage Vds between the terminals of the switch SW is set to a value close to 0. Therefore, when the
その後、各放電用スイッチ８４，８５がオフ状態とされ、サージ電圧が発生する場合、ダイオード８３により、下側コンデンサ８１に蓄積された電荷は保持される。このため、スイッチＳＷの端子間電圧Ｖｄｓのピーク値がサージ電圧としてピークホールド回路８０により保持される。
After that, when the discharge switches 84 and 85 are turned off and a surge voltage is generated, the charge accumulated in the
以上説明した本実施形態では、スイッチＳＷの端子間電圧を分圧する一対のコンデンサ８１，８２をピークホールド回路８０の構成部品としても利用している。このため、サージ電圧検出回路６０の部品数を削減し、サージ電圧検出回路６０のコストを低減できる。
In the present embodiment described above, the pair of
＜第２実施形態の変形例１＞
第２実施形態では、駆動信号Ｇがオン指令とされている期間の全てにおいて、第１，第２放電用スイッチ８４，８５がオン状態とされた。これに代えて、図８に示すように、駆動信号Ｇがオン指令とされている一部の期間において、第１，第２放電用スイッチ８４，８５がオン状態とされてもよい。
<Modification 1 of the second embodiment>
In the second embodiment, the first and second discharge switches 84 and 85 are turned on during the entire period in which the drive signal G is turned on. Instead of this, as shown in FIG. 8, the first and second discharge switches 84 and 85 may be turned on during a part of the period when the drive signal G is turned on.
＜第２実施形態の変形例２＞
第１，第２放電用スイッチ８４，８５がオン状態とされる期間は、図９に示すように、駆動信号Ｇのオン指令期間と同期する構成に限らない。図９では、駆動信号Ｇがオン指令とされている期間（ｔ１〜ｔ６）において、第２放電用スイッチ８５のオン状態への切り替えタイミング（ｔ２）の後、第２放電用スイッチ８５がオン状態とされている途中の時刻ｔ３において、第１放電用スイッチ８４がオン状態に切り替えられる。その後、第１放電用スイッチ８４がオン状態とされている途中の時刻ｔ４において、第２放電用スイッチ８５がオフ状態に切り替えられる。その後、時刻ｔ５において、第１放電用スイッチ８４がオフ状態へ切り替えられる。
<
As shown in FIG. 9, the period during which the first and second discharge switches 84 and 85 are turned on is not limited to the configuration synchronized with the on command period of the drive signal G. In FIG. 9, during the period (t1 to t6) when the drive signal G is set to the ON command, the
スイッチＳＷがオン状態とされている期間において、第２放電用スイッチ８５のオン状態への切り替えタイミングが、第１放電用スイッチ８４のオン状態への切り替えタイミングよりも後になる場合、下側コンデンサ８１から十分に電荷を放出させることができなくなり得る。これは、放電中の下側コンデンサ８１に上側コンデンサ８２からの放電電流が供給される期間が長くなるためである。
If the timing for switching the
また、第１放電用スイッチ８４のオフ状態への切り替えタイミングが、第２放電用スイッチ８５のオフ状態への切り替えタイミングよりも前になる場合も、下側コンデンサ８１から十分に電荷を放出させることができなくなり得る。これは、下側コンデンサ８１の放電終了後に、上側コンデンサ８２から下側コンデンサ８１に放電電流が供給されるためである。下側コンデンサ８１から十分に放電されないと、次回のサージ電圧を適正に検出することができなくなり得る。
Further, even when the timing of switching the
そこで、本実施形態では、図９に示す各放電用スイッチ８４，８５の駆動態様を採用した。これにより、スイッチＳＷが次回オフ状態に切り替えられる前に下側コンデンサ８１から十分放電させることができ、ひいては次回のサージ電圧を適正に検出できる。
Therefore, in this embodiment, the driving modes of the discharge switches 84 and 85 shown in FIG. 9 are adopted. As a result, the
なお、第１放電用スイッチ８４のオン期間と第２放電用スイッチ８５のオン期間とが異なっていてもよい。
The on period of the
＜第２実施形態の変形例３＞
図９に示す第１，第２放電用スイッチ８４，８５の駆動態様に代えて、図１０に示すように、第２放電用スイッチ８５のオフ状態への切り替えタイミング（ｔ３）よりも後に、第１放電用スイッチ８４のオン状態への切り替えタイミング（ｔ４）が設定されてもよい。この場合であっても、スイッチＳＷが次回オフ状態に切り替えられる前に下側コンデンサ８１から十分放電させることができ、ひいては次回のサージ電圧を適正に検出できる。
<
Instead of the driving mode of the first and second discharge switches 84 and 85 shown in FIG. 9, as shown in FIG. 10, the
なお、第１放電用スイッチ８４のオン期間と第２放電用スイッチ８５のオン期間とが異なっていてもよい。
The on period of the
＜第３実施形態＞
以下、第３実施形態について、第２実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図１１に示すように、ピークホールド回路８０がバイパススイッチ８６及びサンプルホールド回路８７を備えている。なお、図１１において、先の図６に示した構成と同一の構成については、便宜上、同一の符号を付しているものもある。
<Third Embodiment>
Hereinafter, the third embodiment will be described with reference to the drawings, focusing on the differences from the second embodiment. In this embodiment, as shown in FIG. 11, the
バイパススイッチ８６の第１端には、上側コンデンサ８２の第２端が接続され、バイパススイッチ８６の第２端には、下側コンデンサ８１の第２端が接続されている。バイパススイッチ８６は、駆動制御部５０によりオン状態又はオフ状態とされる。
The second end of the
サンプルホールド回路８７は、下側コンデンサ８１の第２端とダイオード８３のカソードとの接続点に接続されている。サンプルホールド回路８７は、駆動制御部５０から出力されるホールド信号ＨＯＬＤの入力タイミングにおけるピークホールド回路８０の補正前ピーク電圧Ｖｐｒを保持する。
The
続いて、図１２を用いて、補正前ピーク電圧Ｖｐｒの補正手法についてさらに説明する。図１２（ｅ），（ｆ）は、第１，第２放電用スイッチ８４，８５の駆動状態の推移を示し、図１２（ｇ）は、バイパススイッチ８６の駆動状態の推移を示す。なお、図１２（ａ）〜図１２（ｄ）は、先の図３（ａ）〜図３（ｄ）に対応している。
Subsequently, the correction method of the pre-correction peak voltage Vpr will be further described with reference to FIG. 12 (e) and 12 (f) show the transition of the drive state of the first and second discharge switches 84 and 85, and FIG. 12 (g) shows the transition of the drive state of the
時刻ｔ１において、各放電用スイッチ８４，８５がオフ状態に切り替えられる。また、駆動信号Ｇがオフ指令に切り替えられる。これにより、ゲート電圧Ｖｇｓが低下し始める。また、スイッチＳＷの端子間電圧Ｖｄｓが上昇し始める。端子間電圧Ｖｄｓが上昇するとともに、第１分圧値ＶＡ及び第２分圧値ＶＢも上昇する。その後、時刻ｔ２において、端子間電圧Ｖｄｓがピーク値に到達する。このピーク値は、サージ電圧としてピークホールド回路８０により保持される。サージ電圧の発生後、時刻ｔ３においてスイッチＳＷの端子間電圧Ｖｄｓが電源電圧ＶＤＣまで低下する。
At time t1, the discharge switches 84 and 85 are switched to the off state. Further, the drive signal G is switched to the off command. As a result, the gate voltage Vgs begins to decrease. Further, the voltage Vds between the terminals of the switch SW begins to rise. As the voltage between terminals Vds increases, the first voltage dividing value VA and the second voltage dividing value VB also increase. After that, at time t2, the terminal voltage Vds reaches the peak value. This peak value is held by the
その後、時刻ｔ１から所定時間が経過した時刻ｔ４において、ホールド信号ＨＯＬＤが出力される。このため、サンプルホールド回路８７において時刻ｔ２の第１分圧値ＶＡが保持される。その後、時刻ｔ５において、バイパススイッチ８６がオン状態に切り替えられる。このため、ダイオード８３のアノード及びカソード間がバイパススイッチ８６により短絡され、ピークホールド回路８０から出力される補正前ピーク電圧Ｖｐｒが、電源電圧ＶＤＣを各コンデンサ８１，８２で分圧した値まで低下する。その補正前ピーク電圧Ｖｐｒが、減算器７２及び除算器７３において用いられ、補正値ΔＶが算出される。そして、スイッチＳＷの放電処理が次回実施されるまでに、算出された補正値ΔＶで補正前ピーク電圧Ｖｐｒが補正部６４において補正される。
After that, the hold signal HOLD is output at the time t4 when the predetermined time has elapsed from the time t1. Therefore, the
なお、バイパススイッチ８６は、オン状態とされた後、スイッチＳＷが次回オフ状態に切り替えられる前にオフ状態に切り替えられればよい。
The
以上説明した本実施形態によれば、第２実施形態と同様の効果を得ることができる。 According to the present embodiment described above, the same effect as that of the second embodiment can be obtained.
＜第４実施形態＞
以下、第４実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図１３に示すように、補正値算出部７０において、下側抵抗体７１ａ及び上側抵抗体７１ｂに代えて、第１メイン抵抗体１２ａ及び第２メイン抵抗体１２ｂが用いられる。本実施形態では、各メイン抵抗体１２ａ，１２ｂにより分圧された平滑コンデンサ１１の端子間電圧を第２分圧値ＶＢと称すこととする。この分圧値ＶＢは、オフ状態とされているスイッチＳＷの端子間電圧Ｖｄｓと相関のある電圧であり、減算器７２で用いられる。
<Fourth Embodiment>
Hereinafter, the fourth embodiment will be described with reference to the drawings, focusing on the differences from the first embodiment. In the present embodiment, as shown in FIG. 13, in the correction
なお、第１メイン抵抗体１２ａの抵抗値をＲ１とし、第２メイン抵抗体１２ｂの抵抗値をＲ２とする。本実施形態では、「Ｃ１／Ｃ２＝Ｒ２／Ｒ１」となるように、各コンデンサ６１，６２の静電容量Ｃ１，Ｃ２及び各抵抗体１２ａ，１２ｂの抵抗値Ｒ１，Ｒ２が設定されている。
The resistance value of the first
以上説明した本実施形態によれば、電源電圧検出部１２を補正値算出部７０の構成として利用するため、サージ電圧検出回路６０の部品数を削減できる。
According to the present embodiment described above, since the power supply
＜その他の実施形態＞
なお、上記各実施形態は、以下のように変更して実施してもよい。
<Other embodiments>
In addition, each of the above-mentioned embodiments may be changed and carried out as follows.
・第１実施形態において、補正値算出部７０は、第２分圧値ＶＢを第１分圧値ＶＡで除算することにより変換係数を算出し、この変換係数を補正前ピーク電圧Ｖｐｒに乗算することにより、補正値ΔＶを算出してもよい。
In the first embodiment, the correction
・第１実施形態において、「Ｃ１／Ｃ２＝Ｒ２／Ｒ１」とならないように、各コンデンサ６１，６２の静電容量Ｃ１，Ｃ２及び各抵抗体７１ａ，７１ｂの抵抗値Ｒ１，Ｒ２が設定されていてもよい。なお、第２〜第４実施形態においても同様である。
In the first embodiment, the capacitances C1 and C2 of the
・サージ電圧検出回路６０としては、駆動制御部５０に対して外付けされるものに限らず、例えば、駆動制御部５０に内蔵されているものであってもよい。
The surge
・スイッチとしては、ＮチャネルＭＯＳＦＥＴに限らず、例えば、ＩＧＢＴ等の他のスイッチであってもよい。スイッチとしてＩＧＢＴが用いられる場合、コレクタが高電位側端子に相当し、エミッタが低電位側端子に相当する。 -The switch is not limited to the N-channel MOSFET, and may be another switch such as an IGBT, for example. When an IGBT is used as a switch, the collector corresponds to the high potential side terminal and the emitter corresponds to the low potential side terminal.
・スイッチＳＷを備える電力変換器としては、３相のものに限らない。 -The power converter equipped with the switch SW is not limited to the three-phase one.
・補正値ΔＶが、駆動回路Ｄｒが備える不揮発性メモリ等の記憶部に記憶されていてもよい。記憶部には、例えば、第１，第２分圧値ＶＡ，ＶＢ，補正前ピーク電圧Ｖｐｒと関係付けられて補正値ΔＶが記憶情報として記憶されている。記憶情報は、例えば、駆動回路Ｄｒの製造工程において記憶される。駆動制御部５０は、先の図３の時刻ｔ４における各分圧値ＶＡ，ＶＢ，補正前ピーク電圧Ｖｐｒと、記憶部の記憶情報とに基づいて、補正値ΔＶを算出する。駆動制御部５０は、算出した補正値ΔＶを補正前ピーク電圧Ｖｐｒに加算することにより、補正後ピーク電圧Ｖｐｃを算出する。この構成によれば、例えば、補正値算出部７０が不要になり、駆動回路Ｄｒの部品数を低減できる。
The correction value ΔV may be stored in a storage unit such as a non-volatile memory included in the drive circuit Dr. In the storage unit, for example, the correction value ΔV is stored as storage information in relation to the first and second voltage dividing values VA and VB and the pre-correction peak voltage Vpr. The stored information is stored, for example, in the manufacturing process of the drive circuit Dr. The drive
６１…下側コンデンサ、６２…上側コンデンサ、７１ａ…下側抵抗体、７１ｂ…上側抵抗体、６０…サージ電圧検出回路、６３…ピークホールド回路、６４…補正部、ＳＷ…スイッチ。 61 ... lower capacitor, 62 ... upper capacitor, 71a ... lower resistor, 71b ... upper resistor, 60 ... surge voltage detection circuit, 63 ... peak hold circuit, 64 ... correction unit, SW ... switch.
Claims (9)
前記スイッチの高電位側端子及び低電位側端子の間に接続され、前記スイッチの端子間電圧を分圧する複数のコンデンサ（６１，６２，８１，８２）と、
オフ状態とされている前記スイッチの端子間電圧又はその端子間電圧と相関のある電圧を分圧する複数の抵抗体（７１ａ，７１ｂ，１２ａ，１２ｂ）と、
複数の前記コンデンサによる分圧値のピーク値を保持するピーク保持部（６３，８０）と、
複数の前記抵抗体による分圧値に基づいて、前記ピーク保持部により保持された電圧を補正する補正部（６４）と、を備えるサージ電圧検出回路。 In the surge voltage detection circuit (60) that detects the surge voltage generated when the switch (SW) is switched to the off state.
A plurality of capacitors (61,62,81,82) connected between the high-potential side terminal and the low-potential side terminal of the switch and dividing the voltage between the terminals of the switch, and
A plurality of resistors (71a, 71b, 12a, 12b) that divide the voltage between the terminals of the switch that is turned off or the voltage that correlates with the voltage between the terminals, and
A peak holding unit (63, 80) that holds the peak value of the partial pressure value of the plurality of capacitors, and
A surge voltage detection circuit including a correction unit (64) that corrects a voltage held by the peak holding unit based on a voltage dividing value by the plurality of resistors.
複数の前記コンデンサは、
前記スイッチの高電位側端子に第１端が接続された上側コンデンサ（８２）と、
前記スイッチの低電位側端子に第１端が接続された下側コンデンサ（８１）と、を含み、
前記ピーク保持部は、
前記上側コンデンサの第２端にアノードが接続され、前記下側コンデンサの第２端にカソードが接続されたダイオード（８３）と、
オン状態とされることにより、前記下側コンデンサの第２端と前記スイッチの低電位側端子との間を導通状態とし、オフ状態とされることにより、前記下側コンデンサの第２端と前記スイッチの低電位側端子との間を遮断状態とする第１放電用スイッチ（８４）と、
オン状態とされることにより、前記上側コンデンサの第２端と前記スイッチの低電位側端子との間を導通状態とし、オフ状態とされることにより、前記上側コンデンサの第２端と前記スイッチの低電位側端子との間を遮断状態とする第２放電用スイッチ（８５）と、を有し、前記スイッチの低電位側端子に対する前記下側コンデンサと前記ダイオードとの接続点の電位差のピーク値を保持する請求項１に記載のサージ電圧検出回路。 The plurality of the capacitors (81, 82) are included in the peak holding portion (80).
The plurality of the capacitors are
An upper capacitor (82) whose first end is connected to the high potential side terminal of the switch, and
Includes a lower capacitor (81), the first end of which is connected to the low potential side terminal of the switch.
The peak holding portion is
A diode (83) having an anode connected to the second end of the upper capacitor and a cathode connected to the second end of the lower capacitor.
When turned on, the second end of the lower capacitor and the low potential side terminal of the switch are brought into a conductive state, and when turned off, the second end of the lower capacitor and the said are said. The first discharge switch (84) that cuts off between the low potential side terminal of the switch and
When it is turned on, the second end of the upper capacitor and the low potential side terminal of the switch are made conductive, and when it is turned off, the second end of the upper capacitor and the switch are connected. It has a second discharge switch (85) that cuts off between the low potential side terminal, and the peak value of the potential difference at the connection point between the lower capacitor and the diode with respect to the low potential side terminal of the switch. The surge voltage detection circuit according to claim 1.
オン状態とされることにより、前記ダイオードのアノード及びカソード間を導通状態とし、オフ状態とされることにより、前記ダイオードのアノード及びカソード間を遮断状態とするバイパススイッチ（８６）と、
前記下側コンデンサの第２端と前記ダイオードのカソードとの接続点に接続され、その接続点の電位を保持するサンプルホールド回路（８７）と、を有する請求項２〜４のいずれか１項に記載のサージ電圧検出回路。 The peak holding portion is
A bypass switch (86) that puts the diode between the anode and the cathode in a conductive state by turning it on, and shuts off between the anode and the cathode of the diode by turning it off.
2. The surge voltage detection circuit described.
前記補正部は、算出された前記補正値に基づいて、前記ピーク保持部により保持された電圧を補正する請求項１〜５のいずれか１項に記載のサージ電圧検出回路。 A correction value calculation unit (70) that calculates a correction value for correcting the voltage held by the peak holding unit based on the voltage dividing value by the plurality of resistors and the voltage held by the peak holding unit. )
The surge voltage detection circuit according to any one of claims 1 to 5, wherein the correction unit corrects the voltage held by the peak holding unit based on the calculated correction value.
前記ピーク保持部により保持された電圧と、複数の前記抵抗体による分圧値との差を算出する減算器（７２）と、
前記ピーク保持部により保持された電圧と、複数の前記抵抗体による分圧値との比率を算出する除算器７３と、を有し、前記減算器により算出された差及び前記除算器により算出された比率に基づいて、前記補正値を算出する請求項６に記載のサージ電圧検出回路。 The correction value calculation unit is
A subtractor (72) for calculating the difference between the voltage held by the peak holding portion and the voltage dividing value due to the plurality of resistors.
It has a divider 73 for calculating the ratio between the voltage held by the peak holding unit and the voltage dividing value by the plurality of resistors, and the difference calculated by the subtractor and calculated by the divider. The surge voltage detection circuit according to claim 6, wherein the correction value is calculated based on the ratio.
複数の前記抵抗体（１２ａ，１２ｂ）は、前記スイッチの端子間電圧と相関のある電圧として、前記上アームスイッチ及び前記下アームスイッチの直列接続体に印加される前記インバータの電源電圧を分圧する請求項１〜７のいずれか１項に記載のサージ電圧検出回路。 In the surge voltage detection circuit applied to the inverter (20) including the upper arm switch and the lower arm switch connected in series as the switch.
The plurality of resistors (12a, 12b) divide the power supply voltage of the inverter applied to the series connection of the upper arm switch and the lower arm switch as a voltage correlating with the voltage between the terminals of the switch. The surge voltage detection circuit according to any one of claims 1 to 7.
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