JP6977474B2 - 半導体装置の製造方法 - Google Patents

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良浩 廣田
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Description

本発明は、犠牲膜を用いて半導体装置を製造する技術に関する。
半導体装置の製造工程においては、犠牲膜と呼ばれる膜を使用する場合がある。犠牲膜は、製造工程時に使用されるが、途中で除去され、製品である半導体装置の中には含まれない膜である。犠牲膜としては、レジストマスクに対応して当該マスクの下層側に形成される中間マスク、デュアルダマシンにおいてトレンチとビアホールとを切り分けるために用いられる中間膜などがある。これらの犠牲膜には、その使用目的などを考慮して、無機膜や有機膜など、種々の膜材料から好適なものが選択される。
所定の製造工程で使用された犠牲膜は、プラズマ化したエッチングガスを用いるドライエッチングや、エッチング液を用いるウェットエッチングなどにより除去される。
一方で、犠牲膜を使用した後の製造途中の半導体装置（以下、「構造体」ともいう）の表面には、既述のトレンチホールやビアホールなどの開口が形成されている場合もある。この開口を介して構造体内にエッチングガスやエッチング液（これらをまとめて「エッチャント」ともいう）が進入すると、エッチャントと接触した構造体内部の部材が劣化するなどのダメージを受けてしまうおそれもある。
例えば特許文献１には、犠牲膜に相当するエッチングマスクを用いてシリコン層にビアホールを形成した後、当該ビアホール内にポリイミド性の樹脂、有機ＳＯＧ、感光性のレジストなどの材料からなる保護部を埋め込む技術が記載されている。
特開２００６−１２０７５９号公報：請求項１、段落００３０〜００３３、図１
特許文献１に記載の技術は、保護部を用いることにより、エッチングマスクの除去に用いられるフッ酸や熱リン酸などがビアホール内へ進入することを防いでいる。
しかしながら、最終的には保護部自体も製品である半導体装置からは除去されるものであるところ、当該保護部を除去する処理において構造体の内部にダメージを与えてしまうおそれもある。
本発明はこのような事情の下になされたものであり、半導体製造装置に形成されている開口を介してエッチャントが進入することに伴うダメージの発生を抑えつつ、犠牲膜を除去することが可能な半導体装置の製造方法を提供する。
本発明の半導体装置の製造方法は、基板に対して処理を行い、半導体装置を製造する方法において、
表面が犠牲膜によって覆われ、パターニングされた前記犠牲膜の開口に対応する凹部が形成された基板に対し、前記犠牲膜の上面側から重合用の原料を供給して、尿素結合を有する重合体からなる重合体膜を形成し、前記凹部内に前記重合体を埋め込む工程と、
前記凹部内に埋め込まれた重合体を残して、前記犠牲膜の上面側の重合体膜を除去する工程と、
前記凹部内に重合体が埋め込まれた状態で前記犠牲膜を除去する工程と、
次いで、前記凹部内の重合体を除去する工程と、を含むことを特徴とする。
本発明は、尿素結合を有する重合体を凹部内に埋め込んだ状態で、犠牲膜を除去する。一方で、前記重合体は犠牲膜除去時とは異なる条件下（例えば加熱や他のエッチャントの使用）で比較的容易に除去することが可能であるので、半導体装置へのダメージの発生を抑えつつ、凹部内に埋め込まれた重合体の除去を行うことが可能である。
第１の実施形態にかかる半導体装置の製造方法を示す第１の説明図である。 第１の実施形態にかかる半導体装置の製造方法を示す第２の説明図である。 第１の実施形態にかかる半導体装置の製造方法を示す第３の説明図である。 第１の実施形態にかかる半導体装置の製造方法を示す第４の説明図である。 第１の実施形態にかかる半導体装置の製造方法を示す第５の説明図である。 尿素結合を有する重合体を共重合による反応により生成する様子を示す説明図である。 尿素結合を有する重合体を生成するための装置を示す縦断側面図である。 尿素結合を有する重合体を生成するための他の装置を示す縦断側面図である。 尿素結合を有する重合体がオリゴマーとなる反応を示す説明図である。 二級アミンを用いて尿素結合を有する重合体を生成する様子を示す説明図である。 尿素結合を有する単量体を架橋させて、尿素結合を有する重合体を生成する様子を示す説明図である。 重合体の骨格構造の例を示す説明図である。 ３次元架橋構造を形成することが可能なアミンの例を示す説明図である。 ポリ尿素膜が成膜されたウエハを加熱するための加熱装置を示す縦断側面図である。 第２の実施形態にかかる半導体装置の製造方法を示す第１の説明図である。 第２の実施形態にかかる半導体装置の製造方法を示す第２の説明図である。 第２の実施形態にかかる重合体膜を形成する操作に係る説明図である。 第３の実施形態にかかる半導体装置の製造方法が適用される、フィン型ＦＥＴの製造途中段階の構造体である。 第３の実施形態にかかる半導体装置の製造方法を示す第１の説明図である。 第３の実施形態にかかる半導体装置の製造方法を示す第２の説明図である。 第３の実施形態にかかる半導体装置の製造方法を示す第３の説明図である。 尿素結合を有する重合体を各種エッチング液で処理した場合の膜厚の減少割合を示す説明図である。
本発明が適用される実施の形態について、図面を参照しながら説明を行う。
＜第１の実施形態＞
はじめに、本発明の半導体装置の製造方法を半導体装置の配線を形成する工程に適用した実施形態について説明する。詳細には、犠牲膜であるハードマスク２２を用いて凹部（トレンチ２９１）を形成する際に、ポリ尿素の重合体膜（ポリ尿素膜６）を利用する技術について図１〜５を参照しながら説明する。図１〜５は半導体装置の製造途中の構造体の例を示している。当該構造体は基板である半導体ウエハ（以下、「ウエハ」という）Ｗに形成される。
これらの図１〜５を用いて説明する製造工程においては、層間絶縁膜として用いられ、ＳｉＯＣ膜（炭素及び酸素含有シリコン酸化膜）からなる低誘電率膜２０に対し、ＳＯＣ（Spin On Carbon）膜２３やハードマスク２２を用いてデュアルダマシン法によりビアホール２０１やトレンチ２９１を形成する。
図１〜５は、下層側の回路部分に上層側の回路部分を形成する様子を段階的に示す説明図であり、１１は下層側の例えば層間絶縁膜、１２は層間絶縁膜１１に埋め込まれた配線材料、１３はエッチング時のストッパーの機能を持つエッチングストッパー膜である。エッチングストッパー膜１３は、例えばＳｉＣ（炭化ケイ素）やＳｉＣＮ（炭化窒化ケイ素）などにより形成されている。
エッチングストッパー膜１３の上には、層間絶縁膜である低誘電率膜２０が形成されている。低誘電率膜２０としては、この例ではＳｉＯＣ膜が用いられ、ＳｉＯＣ膜は例えばＤＥＭＳ（Diethoxymethylsilane）をプラズマ化してＣＶＤ（Chemical Vapor Deposition）法により成膜される。従って、低誘電率膜２０は主成分として、シリコン、炭素及び酸素を含んでいる。また、低誘電率膜２０の表面には、保護膜として酸化膜１４が成膜されている。なお下層側の層間絶縁膜１１についても例えばＳｉＯＣ膜が用いられる。
本実施形態では、ウエハＷの表面において図１（ａ）に示すように下層側の回路部分が形成され、この回路部分の上に低誘電率膜２０が形成されている状態から処理が始まり、この低誘電率膜２０にビアホール及びトレンチ（配線埋め込み用の溝）が形成された後、配線が埋め込まれるまでの処理を説明する。
先ず図１(ｂ)に示すように低誘電率膜２０の表面に、トレンチに対応する部位が開口する例えばＴｉＮ（チタンナイトライド）膜からなるエッチング用のパターンマスクであるハードマスク２２が公知の手法により形成される。
続いて、ハードマスク２２及び低誘電率膜２０上に、ビアホールをエッチングするときのマスクとなる犠牲膜として、ＳＯＣ膜２３が形成される(図１（ｃ）)。ＳＯＣ膜２３は、炭素を主成分とする膜であり、例えば炭素化合物を含む有機膜原料の溶液をウエハＷの表面に塗布して有機膜を形成した後、酸素含有雰囲気下にて紫外線を照射して発生させた活性酸素やオゾンと有機膜とを反応させることにより形成される。
続いて、ＳＯＣ膜２３上に、酸化膜を利用した反射防止膜２４を成膜し（図２（ｄ））、さらにその上面側にレジスト膜２６が形成される。そしてレジスト膜２６が露光、現像されることにより、ビアホール２９に対応する部位に開口部２７が設けられるレジストパターンが形成され（図２(ｅ)）、このレジストパターンを用いて反射防止膜２４がエッチングされる（図２（ｆ））。このエッチングについては、反射防止膜２４がＳｉＯ２膜である場合、例えばＣＨ３Ｆガスをプラズマ化して得たプラズマにより行う。
さらにＳＯＣ膜２３をエッチングすることで、ビアホール２９に対応する部位に開口部２８が形成される（図３（ｇ））。このときのエッチングは、例えばＯ２（酸素）ガス、ＣＯ２（二酸化炭素）ガス、ＮＨ３（アンモニア）ガスあるいはＮ２（窒素）ガスとＨ２（水素）ガスとの混合ガスをプラズマ化して得たプラズマにより行うことができる。
次いで低誘電率膜２０をエッチングし、ビアホール２９を形成する（図３（ｈ））。低誘電率膜２０、この例ではＳｉＯＣ膜をエッチングする手法としては、処理ガスである例えばＣ６Ｆ６ガスをプラズマ化して得たプラズマにより行うことができ、この場合、更に微量の酸素ガスを添加するようにしてもよい。ビアホール２９は、底部のエッチングストッパー膜１３の手前までの深さにてエッチングを停止した状態で形成される。
次いで構造体の表面に露出している犠牲膜であるＳＯＣ膜２３を除去する。このときウエハＷの表面へ向けて開口するビアホール２９内にエッチングガスをプラズマ化して生成した活性種が進入すると、低誘電率膜２０がダメージを受けてしまうおそれがある。
そこで本例の半導体装置の製造方法においては、図４（ｊ）に示すようにビアホール２９内に尿素結合を有する重合体であるポリ尿素の埋め込み部６ａを形成する。この埋め込み部６ａが構造体のビアホール２９内に埋め込まれることにより、エッチングガスの進入が阻止され、低誘電率膜２０におけるダメージの発生を抑えることができる。
埋め込み部６ａの形成にあたっては、上述のビアホール２９の形成を行った後、ＳＯＣ膜２３の上面側からポリ尿素膜６を形成することにより、ビアホール２９内にポリ尿素を埋め込む（図４（ｉ））。
ここで図６〜１３を参照しながら、埋め込み部６ａを構成するためのポリ尿素の構成例やその成膜方法について説明しておく。
ポリ尿素は、例えば図６に示すようにイソシアネートとアミンとを用いて共重合により生成することができる。Ｒ（置換基）は例えばアルキル基（直鎖状アルキル基または環状アルキル基）またはアリール基であり、ｎは２以上の整数である。
イソシアネートとしては、例えば脂環式化合物、脂肪族化合物、芳香族化合物などを用いることができる。脂環式化合物としては、例えば１，３−ビス(イソシアネートメチル)シクロヘキサン（Ｈ６ＸＤＩ）が、脂肪族化合物としては、例えばヘキサメチレンジイソシアネートが夫々挙げられる。
アミンとしては、例えば脂環式化合物または脂肪族化合物を用いることができ、脂環式化合物としては、例えば１，３−ビス（アミノメチル）シクロヘキサン（Ｈ６ＸＤＡ）が、脂肪族化合物としては、例えば１，１２−ジアミノドデカン（ＤＡＤ）が夫々挙げられる。
図７は、イソシアネート及びアミンの原料モノマーを気体の状態で反応させてポリ尿素を成膜する（蒸着重合する）ためのＣＶＤ（Chemical Vapor Deposition）装置を示している。同図中、符号７０は真空雰囲気を区画する真空容器であり、７５は当該真空雰囲気を形成するために真空容器７０内を排気する排気機構である。７１ａ、７２ａは夫々原料モノマーであるイソシアネート及びアミンを液体の状態で収容する原料供給源である。
イソシアネートの液体及びアミンの液体は、供給管７１ｂ、７２ｂに介在する気化器７１ｃ、７２ｃにより気化され、各蒸気がガス吐出部であるシャワーヘッド７３に導入される。シャワーヘッド７３は、下面に多数の吐出孔が形成されており、イソシアネートの蒸気及びアミンの蒸気を別々の吐出孔から処理雰囲気である真空容器７０内に吐出するように構成されている。
シャワーヘッド７３の下方側には、多数の吐出孔が形成されたシャワーヘッド７３の下面と対向する載置面を備えた載置台７４が設けられている。載置台７４の内部には、不図示の温調機構が設けられ、既述の構造体が形成されたウエハＷは、当該載置台７４の載置面上に載置される。
上述の構成を備えるＣＶＤ装置を用いてウエハＷの表面にポリ尿素膜６を成膜する手法の一例として、載置台７４上にウエハＷを載置した状態の真空容器７０内に、イソシアネートの蒸気とアミンの蒸気とを交互に供給する手法を採用することができる。
このとき、イソシアネートの蒸気の供給を停止し、真空容器７０内を真空排気してからアミンの蒸気を供給し、次いでアミンの蒸気の供給を停止し、真空容器７０内を真空排気してからイソシアネートの蒸気を供給するという手法を用いてもよい。あるいは一方の蒸気の供給を停止した後、続いて他方の蒸気を供給し、他方の蒸気の供給を停止した後、続いて一方の蒸気を供給する手法を採用してもよい。または、イソシアネートの蒸気とアミンの蒸気とを同時に真空容器７０内に供給する手法を用いてもよい。
また、ウエハＷの表面にポリ尿素膜６を成膜する他の手法として、イソシアネートを含む溶液、及びアミンを含む溶液をウエハＷに供給して成膜を行う塗布成膜装置８を用いてもよい（図８）。
図中、符号８１は、ウエハＷを吸着保持して回転機構８０により回転する載置台であるバキュームチャック、８２は、カップモジュール、８３は、下方に伸びる外周壁及び内周壁が筒状に形成されたガイド部材である。８４は、全周に亘って排気、排液を行うことができるように外カップ８５と前記外周壁との間に形成された排出空間であり、排出空間８４の下方側は気液分離できる構造になっている。図中８８は、例えば下方側からウエハＷに光を照射することにより加熱するＬＥＤ（発光ダイオード）であり、後述のようにウエハＷに薬液が供給されるときに、重合が行われるように、当該ウエハＷを加熱する。
供給源８６Ｂから、アミンの溶液（第１の薬液とする）が、供給源８７Ａから、イソシアネートの溶液（第２の薬液とする）が、各々薬液ノズル８６に向けて供給され、これらの溶液は薬液ノズル８６に供給される直前で合流し、混合溶液をなす。つまり、第１の薬液と第２の薬液とは基板に供給される直前に混合される。そして、薬液ノズル８６は当該混合溶液を鉛直下方に吐出する。原料吐出部である薬液ノズル８６は、図示しない駆動機構に接続されており、ウエハＷの中心部上と外カップ８５の外側との間で移動自在に構成されている。
塗布成膜装置８におけるウエハＷの処理について説明する。先ず、原料吐出部をなす薬液ノズル８６からウエハＷの中心部に上記の混合溶液が供給されると共に所定の回転数でウエハＷを回転させ、当該混合溶液がウエハＷの表面に展伸される。つまり、第１の溶液、第２の溶液が各々ウエハＷにスピンコーティングされる。そして、ＬＥＤ８８によって加熱されたウエハＷ表面にて、前記混合溶液からポリ尿素膜２３が形成される。
なお、ウエハＷには第１の薬液及び第２の薬液のうちの一方の薬液を先に供給し、その後、他方の薬液を供給することで成膜を行ってもよい。その場合は、供給源８６Ｂに接続されるアミン用の薬液ノズル８６と、供給源８７Ａに接続されるイソシアネート用の薬液ノズル８６とを設けて、これらの薬液ノズル８６から薬液を各々ウエハＷに吐出する。ところで、上記の各薬液ノズル８６は、供給源から供給された薬液をミストとして、ウエハＷに吐出するように構成されていてもよい。なお、ミストをウエハＷに供給するにあたっては、ウエハＷについては回転しておらず、停止した状態とされていてもよい。
次に、イソシアネートとアミンとの反応のバリエーションについて説明しておく。当該反応においては、図９（ａ）〜（ｄ）に示すように、原料モノマーとして一官能性分子を用いてもよい。
更にまた図１０（ａ）、（ｂ）に示すように、イソシアネートと二級アミンとを用いてもよく、この場合に生成される重合体に含まれる結合も尿素結合である。
そして尿素結合を備えた原料モノマーを重合させてポリ尿素膜６を得るようにしてもよい。図１１はこのような例を示し、原料モノマーに対して光、例えば紫外線を照射して光エネルギーを与えることにより重合が起こってポリ尿素膜６が生成される。
図１２（ａ）〜（ｃ）は、ポリ尿素の骨格構造の例を示している。イソシアネートやアミンの置換基（Ｒ）の分子構造を種々、選択することにより、各図中に併記しているように、ポリ尿素の骨格構造中の炭素（Ｃ）、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）の含有比率（同図中には質量パーセントを示してある）を自由に変化させることができる。
一般にポリマーは、炭素の含有比率が大きいほど、ドライエッチングやウェットエッチングに対するエッチング耐性が高いことが知られている。そこで、ポリ尿素膜６として採用する骨格構造を適宜、調整することにより、ハードマスク２２のエッチングを行うエッチャントに対する反応性が小さい（エッチングされにくい）ポリ尿素を設計することができる。
また、図１３（ａ）に示す環状アミンや、図１３（ｂ）に示す３以上の感応性を有するアミンを用いることにより、３次元架橋性のポリ尿素を形成することもできる。この種のポリ尿素もエッチャントに対する反応性が小さい（エッチングされにくい）ため、ハードマスク２２を除去する際に構造体を保護するのに好適な物性を備えている。
この他、自己重合の原料である、イソシアネート（液体）を基板に供給し、次いで当該基板に水分、例えば水蒸気を供給するようにしてもよい。イソシアネートと水分とを反応させると、イソシアネートが加水分解して直ちにポリ尿素が生成される。
図４の説明に戻ると、ビアホール２９の形成を行った後の構造体（ウエハＷ）に対して、例えば図７に示すＣＶＤ装置や、図８に示す塗布成膜装置８を用いてポリ尿素膜６を成膜する。イソシアネートやアミンの蒸気または溶液は、凹部であるビアホール２９にも進入して反応するので、これらビアホール２９内にポリ尿素が埋め込まれた状態でポリ尿素膜６を形成することができる（図４（ｉ））。
一方で、ポリ尿素膜６を形成した後のウエハＷは、その表面全体がポリ尿素膜６によって覆われた状態となっているため、ＳＯＣ膜２３のエッチングを行うことができない。そこでビアホール２９内に埋め込まれた部分以外の領域のポリ尿素膜６を除去してハードマスク２２を露出させる処理を行う必要がある。
ここでポリ尿素は温度環境を変化させることにより、イソシアネート及びアミンのモノマーからポリ尿素を生成する重合反応と、ポリ尿素からこれらのモノマーを生成する解重合とを可逆的に進行させることができる。
ポリ尿素においては、重合と解重合との可逆的平衡反応が成り立っており、温度が上昇すると解重合が支配的になる。例えば３００℃以上では、平衡が解重合側に偏っており、この温度環境下では解重合により生成されたモノマーが気化し、時間の経過とともにポリ尿素膜６の膜厚が薄くなって、やがて全部が消失する。解重合によりポリ尿素膜６が消失に至るまでの時間は、環境温度が高いほど短い。
そこで、ウエハＷを上述の３００℃以上、例えば３５０℃に加熱する。そしてＳＯＣ膜２３を覆うポリ尿素膜６が除去され、ビアホール２９、トレンチ２９１内にポリ尿素からなる埋め込み部６ａが埋め込まれたままの状態となるタイミングにて加熱を停止する（図４（ｊ））。加熱温度や加熱時間は予備実験などにより決定することができる。
ポリ尿素はアミンに解重合して蒸発するが、ウエハＷ上に既に形成されている素子部分、特に配線材料１２を構成する例えば銅配線に悪影響を与えないようにするためには、４００℃以下、例えば３９０℃以下で加熱することが好ましく、例えば３００℃〜３５０℃で加熱することがより好ましい。
例えば図１４に示すように、ウエハＷを加熱する処理は、処理容器５１内の載置台５２にウエハＷを載置し、ランプハウス５３内の赤外線ランプ５４からウエハＷに赤外線を照射することにより行うことができる。図１４中、符号５５は赤外線を透過させる透過窓、５６は窒素ガスを供給する供給管、５７は処理容器５１内の排気を行う排気管である。処理雰囲気は例えば不活性ガスである窒素ガスを供給しながら真空雰囲気で行ってもよいし（この場合は排気管５７には真空排気機構が接続され、処理容器５１は真空容器が用いられる）、常圧雰囲気で行ってもよい。
また加熱機構としては赤外線ランプ５４に限らず、載置台５２に設けたヒータであってもよい。
ポリ尿素の解重合を行う時間、例えば３００℃〜４００℃で加熱する時間は、素子への熱的ダメージを抑えるという観点から、例えば５分以下が好ましい。従って加熱レシピの好ましい例としては、３５０℃、５分以下を挙げることができる。加熱雰囲気は例えば窒素ガスなどの不活性ガス雰囲気とされる。
上述の処理により、ＳＯＣ膜２３を露出させたら、図３（ｇ）の開口部２８形成時と同様のプラズマ、例えばＯ２ガスプラズマを用いて、ＳＯＣ膜２３及びＳＯＣ膜２３の開口部２８内に埋め込まれているポリ尿素を除去する（図４（ｋ））。
ビアホール２９に埋め込み部６ａが埋め込まれていることにより、比較的厚いＳＯＣ膜２３のエッチングを行っている期間中、プラズマがビアホール２９内に進入することを防ぎ、低誘電率膜２０のダメージの発生を抑制することができる。
ポリ尿素膜８を形成してから、この段階までに行われる各プロセス（本例ではＳＯＣ膜２３のプラズマエッチング）は、ポリ尿素が解重合する温度よりも低い温度で実施されることが必要である。例えば、膜のエッチングを行う際のウエハＷの処理温度は、例えば１００℃以下であり、ＣＶＤやＡＬＤにより膜を形成する場合は、ウエハＷの処理温度は例えば室温〜２００℃であることが好ましい。
しかる後、再度、ウエハＷの加熱処理を行うことにより、埋め込み部６ａを構成するポリ尿素を解重合させ、ビアホール２９内から除去する（図５（ｌ））。
加熱のみによる埋め込み部６ａの除去は、エッチャントを用いる場合と比較して低誘電率膜２０や銅配線１２に与える影響が小さい。この観点において、埋め込み部６ａの除去時においても低誘電率膜２０や銅配線１２などに与えるダメージを抑制することができる。
なお、埋め込み部６ａの除去は、加熱処理によりポリ尿素を解重合させる手法を採用する場合に限定されない。構造体を構成し、ビアホール２９やトレンチ２９１に向けて露出している低誘電率膜２０や銅配線１２へのダメージが少なく、且つ、ポリ尿素と反応して除去することが可能なエッチャントを選択し、ドライエッチングやウェットエッチングにより埋め込み部６ａの除去を行ってもよい。
後述の実施例中に実験結果を示すように、エッチング液を用いる場合、ＳＣ２（塩酸と過酸化水素水と水との混合液）やＳＰＭ（硫酸、過酸化水素水及び水の混合液）、ＮＭＰ（Ｎ-メチルピロリドン）、フッ酸（ＨＦ）と硝酸（ＨＮＯ３）との混合液を用いて埋め込み部６ａを除去する手法を例示することができる。
さらに他の手法として、例えば低誘電率膜２０や銅配線１２へのダメージが小さい場合には、酸素を含むエッチングガスをプラズマ化して活性化したガスにより埋め込み部６ａ内のポリ尿素をアッシングして除去する手法も採用することができる。
次いで、ＳＯＣ膜２３を除去して露出させたハードマスク２２をマスクとし、ＣＦ系ガスのプラズマ、例えば既述のＣ６Ｆ６ガスのプラズマを用いて低誘電率膜２０の異方性エッチングを行う。このエッチングにより、トレンチ２９１が形成されると共に、エッチングストッパー膜１３に到達するまでビアホール２９が掘り進められる（図５（ｍ））。
その後、エッチングストッパー膜１３を除去して配線材料１２を露出させる（図５（ｎ））。例えばＳｉＣにより構成されているエッチングストッパー膜１３は、フッ化水素ガスなどのフッ素系ガスのプラズマを用いて除去することができる。
次いで、ＳＰＭによりハードマスク２２を除去し、ビアホール２９及びトレンチ２９１の内面に、半導体装置の導電路を構成する銅が低誘電率膜２０に拡散することを防止するための、例えばＴｉとＴｉＯＮとの積層膜からなるバリア層を成膜する。しかる後、ビアホール２９及びトレンチ２９１に銅を埋め込み、余分な銅、バリア層をＣＭＰ（Chemical Mechanical Polishing）により除去して銅配線（導電路）を形成する。
なお、これらバリア層の成膜、銅配線の形成については図示を省略する。
本実施の形態に係る半導体装置の製造方法によれば以下の効果がある。尿素結合を有するポリ尿素をビアホール２９内に埋め込み、埋め込み部６ａを形成した状態で、犠牲膜であるＳＯＣ膜２３を除去する。一方で、ポリ尿素は加熱処理などにより比較的容易に除去することが可能であるので、半導体装置へのダメージの発生を抑えつつ、埋め込み部６ａの除去を行うことができる。
＜第２の実施形態＞
次いで、ＤＲＡＭ（Dynamic Random Access Memory）の製造工程において、キャパシタとなる構造体を構成するＳｉＯ２（酸化シリコン）膜に比較的深い凹部を形成する際にポリ尿素のポリ尿素膜６を利用する技術について図１５〜１７を参照しながら説明する。
図１５（ａ）に示すＤＲＡＭのキャパシタ形成用の構造体は、タングステン層３１の上面側に、厚さ１μｍ程度のＳｉＯ２膜３２が積層され、さらにその上面側に、厚さ３００ｎｍ程度のａ−Ｓｉ（アモルファスシリコン）膜３３が積層されている。
次いで、上記構造体の上面側にレジスト膜３４を積層した後（図１５（ｂ））、例えばＣ４Ｆ６（ヘキサフルオロブタジエン）やＣ４Ｆ８（オクタフルオロブテン）などのフッ素系エッチングガスを用いたプラズマエッチングによりａ−Ｓｉ膜３３をパターニングする（図１５（ｃ））。
そして、レジスト膜３４を除去した後、上述のフッ素系エッチングガスを用いたプラズマエッチングによりＳｉＯ２膜３２のエッチングを行って凹部３０１を形成する（図１５（ｄ））。ａ−Ｓｉ膜３３と比較して、ＳｉＯ２膜３２はフッ素系のエッチングガスに対する選択比が大きいので、パターニングされたａ−Ｓｉ膜３３をマスクとして用い、深い凹部３０１を形成することができる。
凹部３０１は、ホール径あるいは溝幅が例えば直径８０ｎｍ×深さ２μｍである。
次いで、マスクとして用いたａ−Ｓｉ膜３３をアルカリ性のエッチング液である例えばＴＭＡＨ水溶液により除去する。このとき、凹部３０１に向けて露出しているＳｉＯ２膜３２がエッチング液と接触してダメージを受けることを抑えるため、ａ−Ｓｉ膜３３の上面側にポリ尿素膜６を形成し凹部３０１内にポリ尿素を埋め込む（図１６（ｅ））。
ポリ尿素膜６の成膜手法や構成については、第１の実施形態にて説明した例と同様なので、再度の説明を省略する。
ここで図１７（ａ）に別掲するように、アスペクト比が大きく、深さと比較して開口面積が小さな凹部３０１が形成された構造体にポリ尿素膜６を形成する場合には、凹部３０１内にポリ尿素膜６が完全に埋め込まれる前に凹部３０１の入口が塞がってしまう場合がある。
この場合には、凹部３０１内にシームと呼ばれる空隙３０２が形成されてしまう。また凹部３０１に対応する位置においてポリ尿素膜６の表面に窪みが発生してしまう。
こうした空隙３０２の形成のおそれがある場合には、ポリ尿素膜６を成膜した後のウエハＷを例えば２８０℃まで加熱してポリ尿素膜６の一部を解重合させる。一部が解重合したポリ尿素は流動性を持つ場合があるので、流動性を持ったポリ尿素を空隙３０２内に進入させることにより、空隙３０２をポリ尿素で満たすと共に、ポリ尿素膜６の表面を平坦な状態とする（図１７（ｂ））。
この後、ウエハＷの加熱を停止し、冷却することにより凹部３０１内にポリ尿素が埋め込まれた構造体を得ることができる（図１６（ｅ））。
なおこのとき、解重合によりポリ尿素膜６の膜厚も小さくなる。加熱温度を高くすることにより埋め込みに要する時間が短くなるが、解重合に伴うポリ尿素膜６の表面からの膜減りの速度も大きくなってしまう。この結果、膜厚の微調整が難しくなることから、ポリ尿素膜６の成膜時の膜厚、及び膜厚の調整量などに応じて加熱温度、加熱時間が設定される。
ポリ尿素膜６の成膜を終えたら、第１の実施形態にて説明した例と同じ要領でウエハＷの加熱を行うことにより、埋め込み部６ａを残した状態でウエハＷの表面のポリ尿素膜６を除去し、ａ−Ｓｉ膜３３を露出させることができる（図１６（ｆ））。
ウエハＷの加熱処理を行い、ａ−Ｓｉ膜３３を覆うポリ尿素膜６が除去され、且つ、凹部３０１内に埋め込み部６ａが埋め込まれた状態となったら、既述のＴＭＡＨ水溶液を用いたエッチングによりａ−Ｓｉ膜３３を除去する（図１６（ｇ））。後述の参考例に実験結果を示すように、ポリ尿素は、ａ−Ｓｉ膜３３と比較して、ＴＭＡＨ水溶液に対する反応性が小さい。
その後、再度、ウエハＷの加熱処理を行うことにより、埋め込み部６ａを構成するポリ尿素を解重合させ、凹部３０１内から埋め込み部６ａを除去する（図１６（ｈ））。
例えば有機膜を用いて埋め込み部６ａを構成する場合には、酸素を含むエッチングガスをプラズマ化して埋め込み部６ａを除去する処理が必要となる。この結果、凹部３０１の底面に露出するタングステン層３１が酸化してしまうと、希フッ酸などを用いてこの酸化物を除去しなければならない。しかしながら、希フッ酸は凹部３０１の側壁面に露出しているＳｉＯ２膜３２にダメージを与える要因ともなる。
こうした問題に対して、ポリ尿素の埋め込み部６ａは、加熱処理などにより比較的容易に除去可能なので、凹部３０１に向けて露出する構造体（半導体装置）へのダメージの発生を抑えつつ除去を行うことができる。
＜第３の実施形態＞
図１８〜２１は、イオン注入処理時のマスクを除去する際にポリ尿素の埋め込み部６ａを利用する例を示している。
図１８において、符号９ａは基板９１上に形成されたフィン型ＦＥＴの製造途中段階の構造体であり、９ｂはフィン型の半導体デバイスの製造途中段階の構造体である。
また図１８の符号９２は、フィンであるシリコン層、９３は、シリコン層９２の長さ方向の中央部を覆うと共にシリコン層９２と直交して伸びる矩形状のゲートである。また９４はフィンであるシリコン層、９５は、シリコン層９４の長さ方向の中央部を覆うと共にシリコン層９４と直交して伸びるフィンであるシリコン層である。シリコン層９４、９５には、溝部９４ａ、９５ａが形成されている。図１８において、溝部９４ａ、９５ａに対して埋め込みは未だ行われていないが、構造の把握を容易にするために、ドットを付している。
溝部９４ａは、溝幅が例えば１０〜１００ｎｍであり、アスペクト比が例えば２以上である。
構造体９ａのフィン９２における片側部分の上面に例えばＰ型不純物をイオン注入で打ち込むプロセスにて、ポリ尿素膜６を活用する具体例について図１９〜２１を用いて説明する。
図１９（ａ）は犠牲膜であるマスク９０１の成膜処理を行う前の基板９１の表面部分の状態を示している。先ず基板９１に対して、例えばＳｉＯＣ（炭素及び酸素含有シリコン酸化物）膜、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などからなるマスク９０１を成膜する（図１９（ｂ））。
しかる後、イオン注入を行う部位をエッチングするため、マスク９０１の上面側にレジスト膜９０２を形成し、イオン注入が行われる位置に開口を形成するようにパターニングを行う（図１９（ｃ））。
そして、前記レジスト膜９０２の開口を介してマスク９０１を除去し、凹部である開口９２１を形成する。この開口９２１を介してイオン注入が行われる領域を露出させてからレジスト膜９０２を除去する（図２０（ｄ））。
次いで、露出した領域に対してイオン注入を行う（図２０（ｅ））。その後、マスク９０１の除去を行うにあたり、イオン注入が行われた領域である不純物領域９２２を保護するためのポリ尿素膜６の成膜を行う（図２０（ｆ））。
ポリ尿素膜６の成膜手法や構成については、第１の実施形態にて説明した例と同様なので、再度の説明を省略する。
ポリ尿素膜６の成膜を終えたら、第１の実施形態にて説明した例と同じ要領でウエハＷの加熱を行うことにより、開口９２１内に形成された埋め込み部６ａを残した状態で基板９１の表面のポリ尿素膜６を除去し、マスク９０１を露出させることができる（図２１（ｇ））。
マスク９０１を覆うポリ尿素膜６が除去され、且つ、マスク９０１の開口内に埋め込み部６ａが埋め込まれた状態となったら、マスク９０１を構成する膜材料のエッチングに適したエッチング液によりマスク９０１を除去する（図２１（ｈ））。
しかる後、再度、基板９１の加熱処理を行うことにより、埋め込み部６ａを構成するポリ尿素を解重合させ、不純物領域９２２の上面から埋め込み部６ａを除去する（図２１（ｉ））。
本例においても、ポリ尿素の埋め込み部６ａは、マスク９０１を除去する際に不純物領域９２２の保護に用いた後、加熱処理などにより、当該不純物領域９２２へのダメージの発生を抑えつつ、比較的容易に除去することが可能である。
（参考実験）
ポリ尿素膜６に対し種々の薬液を供給して、ポリ尿素膜６の除去の状況を調べた。
Ａ．実験条件
図１２（ａ）に示す骨格構造を有し、シリコン製の試料基板の表面に、膜厚１５０ｎｍのポリ尿素膜６を成膜し、各種薬液中に試料基板を浸漬してポリ尿素膜６の膜厚の減少割合を調べた。各参考例の説明中に特記した場合を除いて、薬液の温度は室温（２３℃）、試料の浸漬時間は３００秒とした。
（参考例１）アンモニア水（ＮＨ３：２８ｗｔ％）と、過酸化水素水（Ｈ２Ｏ２：３０ｗｔ％）と、水（Ｈ２Ｏ）とを混合したＳＣ１に試料を浸漬して試験を行った。各原料液の混合比はＮＨ３：Ｈ２Ｏ２：Ｈ２Ｏ＝１：２：７である。試料の浸漬時間は６００秒とした。
（参考例２）塩酸水溶液（ＨＣｌ：３５ｗｔ％）と、過酸化水素水（Ｈ２Ｏ２：３０ｗｔ％）と、水（Ｈ２Ｏ）とを混合したＳＣ２に試料を浸漬して試験を行った。各原料液の混合比はＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：７である。試料の浸漬時間は６００秒とした。
（参考例３）硫酸（Ｈ２ＳＯ４：９８ｗｔ％）と過酸化水素水（Ｈ２Ｏ２：３０ｗｔ％）とを混合したＳＰＭに試料を浸漬して試験を行った。各原料液の混合比はＨ２ＳＯ４：Ｈ２Ｏ２＝１：４である。
（参考例４）レジスト現像液であるＮＭＤ−３（東京応化工業株式会社製、ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）濃度０．２５〜５ｗｔ％）に試料を浸漬して試験を行った。
（参考例５）溶剤であるＩＰＡ（Isopropyl Alcohol）に試料を浸漬して試験を行った。試料の浸漬時間は６００秒とした。
（参考例６）溶剤であるアセトンに試料を浸漬して試験を行った。試料の浸漬時間は６００秒とした。
（参考例７）溶剤であるＮＭＰ（Ｎ-メチル-２-ピロリドン）に試料を浸漬して試験を行った。試料の浸漬時間は６００秒とした。
（参考例８）硫酸銅溶液（ＣｕＳＯ４：１２５ｇ、Ｈ２ＳＯ４（９８ｗｔ％）：２５ｃｃ、Ｈ２Ｏ：５００ｃｃ）に試料を浸漬して試験を行った。試料の浸漬時間は６００秒とした。
（参考例９）クエン酸水溶液（５０ｇ／Ｌのクエン酸水溶液をＨ２Ｏで希釈、Ｈ２Ｏ：クエン酸水溶液＝１：２０）に試料を浸漬して試験を行った。
（参考例１０）希フッ酸水溶液（ＨＦ：１ｗｔ％）に試料を浸漬して試験を行った。
（参考例１１）フッ酸水溶液（ＨＦ：５０ｗｔ％）とアンモニア水（ＮＨ３：７０ｗｔ％）との混合液に試料を浸漬して試験を行った。各原料液の混合比はＨＦ：ＮＨ３＝９：７５である。
（参考例１２）ＴＭＡＨ水溶液（ＴＭＡＨ：２５％）に試料を浸漬して試験を行った。ＴＭＡＨ水溶液の温度は４０℃とした。
Ｂ．実験結果
参考例１〜１２の結果を図２２に示す。図２２の横軸には各試験に用いた薬液を参考例番号と共に示し、縦軸にはポリ尿素膜６の膜厚の減少割合（｛（試験後の膜厚−試験前の膜厚）／試験前の膜厚｝×１００（Δ％））を示している。
図２２に示す結果によれば、試験に用いたポリ尿素膜６はＳＣ２、ＳＰＭ、ＮＭＰ、フッ酸水溶液とアンモニア水との混合液により、除去することができた。
一方、ＳＣ１、レジスト現像液（ＮＭＤ−３）やＩＰＡ、アセトン、硫酸銅溶液、クエン酸、ＤＨＦ、ＴＭＡＨによりポリ尿素膜６を除去することは困難であった。なお、膜厚が増加している試験結果は、ポリ尿素膜６が薬液を吸収して膨潤したものと考えられる。
例えば第２の実施形態に記載のａ−Ｓｉ膜３３は、アルカリ系のエッチング液により除去することができる。そこで、アルカリ性の薬液であるＳＣ１やＴＭＡＨをエッチング液として用いることにより、ポリ尿素の埋め込み部６ａを残したままａ−Ｓｉ膜３３を除去することが可能であることを確認できる。
Ｗ ウエハ
２０ 低誘電率膜
２３ ＳＯＣ膜
２９ ビアホール
２９１ トレンチ
３０１ 凹部
３０２ 空隙
３１ タングステン層
３２ ＳｉＯ２膜
３３ ａ−Ｓｉ膜
６ ポリ尿素膜
６ａ 埋め込み部

Claims (9)

  1. 基板に対して処理を行い、半導体装置を製造する方法において、
    表面が犠牲膜によって覆われ、パターニングされた前記犠牲膜の開口を含む凹部が形成された基板に対し、前記犠牲膜の上面側から重合用の原料を供給して、尿素結合を有する重合体からなる重合体膜を形成し、前記凹部内に前記重合体を埋め込む工程と、
    前記凹部内に埋め込まれた重合体を残して、前記犠牲膜の上面側の重合体膜を除去する工程と、
    前記凹部内に重合体が埋め込まれた状態で前記犠牲膜を除去する工程と、
    次いで、前記凹部内の重合体を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記犠牲膜を除去する工程では、前記犠牲膜と反応して当該犠牲膜を除去することが可能である一方、前記重合体に対する反応性は前記犠牲膜よりも小さいエッチャントを用いて犠牲膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記凹部内の重合体を除去する工程は、前記重合体を加熱することにより、当該重合体を解重合させる工程であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記犠牲膜の上面側の重合体膜を除去する工程は、前記重合体膜を加熱することにより、当該重合体膜を構成する重合体を解重合させる工程であることを特徴とする請求項１ないし３のいずれか一つに記載の半導体装置の製造方法。
  5. 前記凹部内に前記重合体を埋め込む工程を行う前に、前記犠牲膜をマスクとして用い基板をエッチングして前記凹部を形成する工程を含むことを特徴とする請求項１ないし４のいずれか一つに記載の半導体装置の製造方法。
  6. 前記凹部内に前記重合体を埋め込む工程を行う前に、前記基板にイオンを照射して、前記凹部内にイオン注入を行う工程を含むことを特徴とする請求項１ないし５のいずれか一つに記載の半導体装置の製造方法。
  7. 前記凹部内に前記重合体を埋め込む工程は、前記犠牲膜の上面側に形成された重合体膜を加熱し、一部を解重合させることにより流動性を持たせた重合体膜を前記凹部内に進入させる工程を含むことを特徴とする請求項１ないし６のいずれか一つに記載の半導体装置の製造方法。
  8. 前記凹部内に前記重合体を埋め込む工程は、イソシアネートの蒸気とアミンの蒸気とを基板に供給すると共に基板を加熱してイソシアネートとアミンとを重合反応させて前記重合体膜を形成する工程であることを特徴とする請求項１ないし７のいずれか一つに記載の半導体装置の製造方法。
  9. 前記凹部内に前記重合体を埋め込む工程は、イソシアネートを含む溶液とアミンを含む溶液とを基板に供給すると共に前記基板を加熱してイソシアネートとアミンとを重合反応させて前記重合体膜を形成する工程であることを特徴とする請求項１ないし７のいずれか一つに記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7341100B2 (ja) * 2020-04-28 2023-09-08 東京エレクトロン株式会社 半導体装置の製造方法
JP2023017348A (ja) * 2021-07-26 2023-02-07 キヤノン株式会社 シリコン基板の製造方法及び液体吐出ヘッドの製造方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07258370A (ja) * 1994-03-28 1995-10-09 Ulvac Japan Ltd ポリ尿素膜の製造方法
JP3863934B2 (ja) * 1995-11-14 2006-12-27 株式会社アルバック 高分子薄膜の形成方法
US6930038B2 (en) * 2001-05-23 2005-08-16 United Microelectronics Corp. Dual damascene partial gap fill polymer fabrication process
US6541351B1 (en) * 2001-11-20 2003-04-01 International Business Machines Corporation Method for limiting divot formation in post shallow trench isolation processes
US6930034B2 (en) * 2002-12-27 2005-08-16 International Business Machines Corporation Robust ultra-low k interconnect structures using bridge-then-metallization fabrication sequence
JP4202955B2 (ja) * 2004-03-17 2008-12-24 株式会社東芝 有機膜の化学的機械的研磨方法
KR101016855B1 (ko) * 2003-07-18 2011-02-22 매그나칩 반도체 유한회사 반도체 소자의 듀얼 다마신 패턴 형성방법
US20050227482A1 (en) * 2004-03-24 2005-10-13 Korzenski Michael B Composition useful for removal of bottom anti-reflection coatings from patterned ion-implanted photoresist wafers
JP2005292528A (ja) * 2004-04-01 2005-10-20 Jsr Corp レジスト下層膜形成組成物、レジスト下層膜およびパターン形成方法
JP2005303218A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置およびその製造方法
JP4561307B2 (ja) * 2004-10-20 2010-10-13 ソニー株式会社 配線基板の製造方法および半導体装置の製造方法
JP2006140222A (ja) * 2004-11-10 2006-06-01 Toshiba Corp パターン形成方法、下層膜形成組成物、及び半導体装置の製造方法
JP2007266519A (ja) * 2006-03-30 2007-10-11 Oki Electric Ind Co Ltd 半導体素子の製造方法
JP5083213B2 (ja) * 2006-07-10 2012-11-28 コニカミノルタエムジー株式会社 圧電性合成樹脂膜の形成方法
EP1895578A1 (en) * 2006-09-01 2008-03-05 STMicroelectronics S.r.l. Manufacturing method of an integrated circuit formed on a semiconductor substrate
US7951695B2 (en) * 2008-05-22 2011-05-31 Freescale Semiconductor, Inc. Method for reducing plasma discharge damage during processing
US20110281025A1 (en) * 2009-01-29 2011-11-17 Showa Denko K.K. Curable composition for transfer materials, and (meth) acryloyl group-containing urea compound
JP2011040561A (ja) * 2009-08-11 2011-02-24 Tokyo Electron Ltd 半導体装置の製造方法。
PE20141152A1 (es) * 2011-01-31 2014-09-22 Bristol Myers Squibb Co Triterpenoides c-17 y c-3 modificados con actividad inhibidora de la maduracion del virus de inmunodeficiencia humana
US9653327B2 (en) * 2011-05-12 2017-05-16 Applied Materials, Inc. Methods of removing a material layer from a substrate using water vapor treatment
US8772183B2 (en) * 2011-10-20 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an integrated circuit
US9666414B2 (en) * 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
JP5894106B2 (ja) * 2012-06-18 2016-03-23 信越化学工業株式会社 レジスト下層膜形成用化合物、これを用いたレジスト下層膜材料、レジスト下層膜形成方法、パターン形成方法
US20150191621A1 (en) * 2012-08-10 2015-07-09 Toray Industries, Inc. Laminated polyester film
US10172189B2 (en) * 2013-04-26 2019-01-01 Applied Materials, Inc. Method and apparatus for microwave treatment of dielectric films
JP2015071741A (ja) * 2013-09-04 2015-04-16 Jsr株式会社 硬化性組成物、ナノインプリント材料、硬化膜、積層体、硬化膜の製造方法、パターン形成方法及び半導体発光素子用基板
US20150118832A1 (en) * 2013-10-24 2015-04-30 Applied Materials, Inc. Methods for patterning a hardmask layer for an ion implantation process
KR102107227B1 (ko) * 2013-12-02 2020-05-07 에스케이하이닉스 주식회사 블록 코폴리머를 이용한 패턴 형성을 위한 구조, 패턴 형성 방법, 및 이를 이용한 반도체소자 제조방법
JP6195786B2 (ja) * 2013-12-06 2017-09-13 アーゼッド・エレクトロニック・マテリアルズ（ルクセンブルグ）ソシエテ・ア・レスポンサビリテ・リミテ 熱分解可能な充填用組成物、ならびにその組成物を用いて形成された空隙を具備した半導体装置、およびその組成物を用いた半導体装置の製造方法
US9184058B2 (en) * 2013-12-23 2015-11-10 Micron Technology, Inc. Methods of forming patterns by using a brush layer and masks
JP2015170763A (ja) * 2014-03-07 2015-09-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
EP3176811A4 (en) * 2014-07-31 2018-04-04 AZ Electronic Materials Luxembourg S.à.r.l. Sacrificial film composition, method for preparing same, semiconductor device having voids formed using said composition, and method for manufacturing semiconductor device using said composition
JP6243815B2 (ja) * 2014-09-01 2017-12-06 信越化学工業株式会社 半導体装置基板の製造方法
US20170327627A1 (en) * 2014-10-28 2017-11-16 The Board Of Trustees Of The University Of Illinois Dynamic urea bonds for polymers
KR102295525B1 (ko) * 2015-01-16 2021-08-30 삼성전자 주식회사 스핀 코팅용 하드 마스크 조성물
US10822448B2 (en) * 2016-03-08 2020-11-03 The Board Of Trustees Of The University Of Illinois Dynamic urea bonds with fast hydrolytic kinetics for polymers
JP6792788B2 (ja) * 2017-03-30 2020-12-02 東京エレクトロン株式会社 半導体装置の製造方法

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