JP6975530B2 - 半導体素子及びそれを用いた電気機器 - Google Patents

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Description

本発明は、半導体素子、並びにそれを用いたショットキーバリアダイオード、ジャンクショントランジスタ、電子回路及び電気機器に関する。
大電流、低消費電力を実現するパワー半導体材料として、Ｓｉをはじめとして、ＳｉＣ、ＧａＮ等の新材料が挙げられる。また、酸化ガリウム、ダイヤモンドも次世代材料として注目されている。一方で、これらは単結晶での利用を基本としているために、異種基板上での単結晶成長が困難であり、基板の選定が制限される欠点を有する。
ＳｉＣに関しては、パワー半導体として好適な結晶構造は４Ｈ−ＳｉＣとされ、絶縁破壊電界として３ＭＶ／ｃｍ以上を実現している。しかしながら、格子の不整合が大きいため、Ｓｉ上に欠陥の少ない単結晶を歩留まりよくエピタキシャル成長させるのは困難である。３Ｃ−ＳｉＣであれば、Ｓｉウェハーに微細加工を施すか、Ｓｉ（２１１）面を使用することでエピタキシャル成長できるが、バンドギャップが狭くなるため、絶縁破壊電界は１．２ＭＶ／ｃｍに留まっている。また、ＧａＮも４Ｈ−ＳｉＣと同様に絶縁破壊電界が３ＭＶ／ｃｍ以上であり、量産のためＳｉ上に結晶成長する試みがなされている。しかし、Ｓｉと格子の不整合の点ではＳｉＣほどではないものの、ＡｌＮ等のバッファ層を介さないと結晶成長が困難であり、量産性に課題があった。
そこで、特許文献１のような多結晶又はアモルファスの酸化物半導体を用いた異種基板との整合を図ったパワーデバイスへの展開が実施されている。一般に非特許文献１に記載されるように、ユニポーラのパワーデバイスでは、最低Ｏｎ抵抗を得るために下記式の関係が成立し、耐圧設計及び半導体材料種が決まると、最適なキャリア濃度が決定される。しかしながら、アモルファス又は多結晶半導体ではキャリア濃度の制御が困難であった。
Figure 0006975530
 （式中、εＳは材料の誘電率、ＥＣは最大絶縁破壊電界、ｑは素電荷、ＢＶは設計値である耐圧、ＮＤはキャリア濃度である。）
ＷＯ２０１５／０２５４９９Ａ１
"Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ"，Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ，Ｓｐｒｉｎｇｅｒ Ｓｃｉｅｎｃｅ ＆ Ｂｕｓｉｎｅｓｓ Ｍｅｄｉａ，２０１０／０４／０２
本発明の目的は、初期キャリア濃度制御を必要としない高耐圧かつ低抵抗な半導体素子を提供することである。
本発明者らは、初期キャリアの濃度調整が困難であった課題に対し、鋭意研究の結果、半導体層と電極が所定の関係式を満たせば、従来のユニポーラパワーデバイスに関する設計指針とは異なる動作原理により、キャリア濃度に依存しないで外因性キャリアを利用して、高耐圧かつ低抵抗な半導体素子が得られることを見い出し、本発明を完成させた。
本発明によれば、以下の半導体素子等が提供される。
１．離間する一対のオーミック電極及びショットキー電極と、
前記オーミック電極と前記ショットキー電極に接する半導体層を有し、
下記式（Ｉ）を満たすことを特徴とする半導体素子。
Figure 0006975530
 （式中、ｎは前記半導体層のキャリア濃度（ｃｍ−３）、εは前記半導体層の誘電率（Ｆ／ｃｍ）、Ｖｅは前記オーミック電極と前記ショットキー電極の間の順方向実効電圧（Ｖ）、ｑは素電荷（Ｃ）、Ｌは前記オーミック電極と前記ショットキー電極の間の距離（ｃｍ）である。）
２．前記半導体層が、金属酸化物からなることを特徴とする１に記載の半導体素子。
３．前記金属酸化物が、Ｉｎ、Ｚｎ、Ｇａ、Ｓｎ及びＡｌから選択される１以上の元素を含有することを特徴とする２に記載の半導体素子。
４．前記ショットキー電極が、Ｐｄ、Ｍｏ、Ｐｔ、Ｉｒ、Ｒｕ、Ｗ、Ｃｒ、Ｒｅ、Ｔｅ、Ｍｎ、Ｏｓ、Ｆｅ、Ｒｈ、Ｃｏ及びＮｉから選択される１以上の金属又はその酸化物を含むことを特徴とする１〜３のいずれかに記載の半導体素子。
５．前記オーミック電極が、Ｔｉ、Ｍｏ、Ａｇ、Ｉｎ、Ａｌ、Ｗ、Ｃｏ及びＮｉから選択される１以上の金属又はその化合物を含むことを特徴とする１〜４のいずれかに記載の半導体素子。
６．前記半導体層が、アモルファス又は多結晶を含むことを特徴とする１〜５のいずれかに記載の半導体素子。
７．前記半導体層の特性温度が、１５００Ｋ以下であることを特徴する１〜６のいずれかに記載の半導体素子。
８．ショットキー電極面の外周部からオーミック電極面へ向かって垂線を引いたときに、前記オーミック電極面が前記垂線の内側にあることを特徴とする１〜７のいずれかに記載の半導体素子。
９．耐圧が０．５ＭＶ／ｃｍ以上であることを特徴とする１〜８のいずれかに記載の半導体素子。
１０．前記半導体層が、前記オーミック電極と前記ショットキー電極の間に介在することを特徴とする１〜９のいずれかに記載の半導体素子。
１１．さらに、導電性シリコン基板を有し、
前記オーミック電極又は前記ショットキー電極が前記導電性シリコン基板に接することを特徴とする１０に記載の半導体素子。
１２．前記半導体層の一表面の上に、前記オーミック電極と前記ショットキー電極が間隔をあけて存在することを特徴とする１〜９のいずれかに記載の半導体素子。
１３．１〜１２のいずれかに記載の半導体素子を用いたことを特徴とするショットキーバリアダイオード。
１４．１〜１２のいずれかに記載の半導体素子を用いたことを特徴とするジャンクショントランジスタ。
１５．１〜１２のいずれかに記載の半導体素子、１３に記載のショットキーバリアダイオード又は１４に記載のジャンクショントランジスタを用いたことを特徴とする電子回路。
１６．１５に記載の電子回路を用いたことを特徴とする電気機器、電子機器、車両、又は動力機関。
本発明によれば、初期キャリア濃度制御を必要としない高耐圧かつ低抵抗な半導体素子が提供できる。
本発明の一実施形態である半導体素子の概略断面図である。 本発明の他の実施形態である半導体素子の概略断面図である。 本発明の他の実施形態である半導体素子の概略斜視図である。 本発明の他の実施形態である半導体素子の概略斜視図である。 図２の半導体素子の電極面を説明するための図である。
本発明の半導体素子は、離間する一対のオーミック電極及びショットキー電極と、オーミック電極とショットキー電極に接する半導体層を有し、下記式（Ｉ）を満たす。
Figure 0006975530
 （式中、ｎは前記半導体層のキャリア濃度（ｃｍ−３）、εは前記半導体層の誘電率（Ｆ／ｃｍ）、Ｖｅは前記オーミック電極と前記ショットキー電極の間の順方向実効電圧（Ｖ）、ｑは素電荷（１．６０２×１０−１９Ｃ）、Ｌは前記オーミック電極と前記ショットキー電極の間の距離（ｃｍ）である。）
ｎの下限は０でもよいが、好ましくは１×１０１０以上である。
より好ましくは以下の式（Ｉ−１）を満たし、さらに好ましくは以下の式（Ｉ−２）を満たす。
Figure 0006975530
Figure 0006975530
上記式において、キャリア濃度は下記式を用いＣＶ（キャパシタンス−ボルテージ）測定により算出する（ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ，１０１，１１３５０５（２０１２）参照）。
Figure 0006975530
 Ａ：ショットキー電極及びオーミック電極が重複する部分の面積（ｃｍ２）
Ｃ：測定されたキャパシタンス値（Ｆ）
εｓ：比誘電率（−）
ε０：真空の誘電率（８．８５４ × １０−１４ Ｆ／ｃｍ）
Ｎｄｅｐｌ：キャリア濃度（ｃｍ−３）
Ｖｂｉ：ビルトイン電圧（Ｖ）
ｋ：ボルツマン定数（８．６１７×１０−５ ｅＶ／Ｋ ）
Ｔ：測定時のサンプル温度（Ｋ）
ｑ：素電荷（１．６０２×１０−１９ Ｃ）
Ｖ：印加電圧（Ｖ）
Ｌは実施例記載の方法で求めることができる。
Ｖｅは、後述するように、０．１Ｖとできる。
誘電率εに関しては、半導体種の組成及び結晶系が決まれば、文献値の比誘電率を利用して、比誘電率及び真空の誘電率の積から決定することができる。また、文献での報告例が少なかったり、報告例によってばらつきが大きい場合、実測することも可能である。実測する場合、ＣＶ測定の膜厚依存性より、３点以上の膜厚（Ｌ）のキャパシタンス値を測定し、縦軸にＣ／Ａ、横軸に１／Ｌをプロットするとその傾きが誘電率εとなることを利用して算出することが可能である。
半導体素子が式（Ｉ）を満たすようになるためには、半導体層中のキャリア濃度を低減させる。具体的には、半導体中のドーパント濃度を低減する。例えば、酸化物半導体のように、半導体中に存在する水素原子又は酸素欠損がドーパントとして機能する半導体の場合、欠陥が少なく膜密度が高い膜を形成することがキャリア濃度低減に効果がある。
図１は、本発明の一実施形態である半導体素子の概略断面図である。
この半導体素子１（縦型）は、ショットキー電極１０、半導体層３０、オーミック電極２０をこの順に有する。さらに、ショットキー電極１０の半導体層３０側と反対側に、導電性基板４０を有する。
図２は、本発明の他の実施形態である半導体素子の概略断面図である。
この半導体素子２（縦型）は、ショットキー電極１０、半導体層３０、オーミック電極２０をこの順に有する。さらに、オーミック電極２０の半導体層３０側と反対側に、導電性基板４０を有する。また、オーミック電極２０の両側には絶縁層２０があり、オーミック電極２０と両側の絶縁層２０で、１層を形成している。図３の半導体素子３は、図２の素子２と、オーミック電極２０の幅が広いことだけが異なる。
図４は、本発明の他の実施形態である半導体素子の概略断面図である。
この半導体素子４（横型）は、半導体層３０の対向する第１及び第２の面の内、第１の面の上に、ショットキー電極１０とオーミック電極２０が間隔をあけて配置されている。さらに、半導体層３０の、第２の面に、絶縁性基板６０を有する。
上記式（Ｉ）を満たす本発明の半導体素子では、半導体層の初期キャリア濃度が小さく、外因性キャリアが電気伝導の主因子として機能する。半導体層はトラップ密度が小さく、外因性キャリアの伝導を妨げない。
尚、特許文献１では、下記式の関係にあり、従来のユニポーラパワーデバイスのキャリア濃度設計指針に基いており、キャリア濃度の制御性に問題があった。
Figure 0006975530
 （式中、ｎ、ε、Ｖｅ、ｑ及びＬは、式（Ｉ）と同じである。）
本発明の半導体素子は、逆方向漏れ電流が小さく、順方向Ｏｎ抵抗が低く、大電流を取り出せる。また、導電性基板として、安価なシリコン基板や金属基板を用いても、良好な整流特性を発現する。さらに、酸化物半導体層を、スパッタ等の生産性に優れた方式で製膜しても、良好な整流特性を発現する。本発明の半導体素子は、特に縦型ショットキーバリアダイオード用途に優れている。
＜式（Ｉ）について＞
一般的にキャリアが存在しない絶縁体において下記式（１）が成立する。
Ｊｉｎｓ＝（９／８）με（Ｖ２／Ｌ３） （１）
Ｊｉｎｓ：電流密度（Ａ／ｃｍ２）
μ：移動度（ｃｍ２／Ｖ・ｓ）
ε：物質の誘電率（Ｆ／ｃｍ）
Ｖ：印加電圧（Ｖ）
Ｌ：電流が流れる領域の厚さ（ｃｍ）。
一方で、キャリアが存在する導電体に関しては下記式（２）が成立する。
Ｊｏｈｍ＝ｑｎμ（Ｖ／Ｌ） （２）
Ｊｏｈｍ：電流密度（Ａ／ｃｍ２）
ｑ：素電荷（１．６０２×１０−１９Ｃ）
ｎ：キャリア濃度（ｃｍ−３）
μ：移動度（ｃｍ２／Ｖ・ｓ）
Ｖ：印加電圧（Ｖ）
Ｌ：電流が流れる領域の厚さ（ｃｍ）。
Ｊｉｎｓ＝Ｊｏｈｍとなる条件においては、下記式（３）が成立する。
Figure 0006975530
 （式中、ｎ、ε、Ｖ、ｑ及びＬは、式（１），（２）と同じである。）
従って、下記式（４）が成立する場合、Ｊｉｎｓ＞Ｊｏｈｍとなり絶縁性伝導の寄与が大きいことを意味する。即ち、外因性キャリアが電気伝導の主因子として機能することを意味する。
Figure 0006975530
 （式中、ｎ、ε、Ｖ、ｑ及びＬは、式（１），（２）と同じである。）
ユニポーラで整流特性を示す、ショットキーバリアダイオード、接合型電界効果トランジスタ（ＪＦＥＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）においては、ドリフト領域が存在し、一般的には、ドリフト領域において上記式（２）の関係が成り立っている。この場合、印加電圧Ｖはドリフト層に印加される電圧を意味する。上記式（Ｉ）においてＶｅを順方向実効電圧と定義するが、これは実際のデバイス構成を考えた場合、印加電圧Ｖに対して、バンドベンディングを解消するためのビルトイン電圧Ｖｂｉ等の寄与を除いたドリフト層への実効的な電圧を意味する。
ショットキーバリアダイオード、接合型電界効果トランジスタ（ＪＦＥＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のデバイスにおいて、半導体層の間に一対のオーミック電極及びショットキー電極を有し、上記式（Ｉ）が成り立っていれば、外因性キャリアが電気伝導の主因子として機能する。
誘電率εは、半導体の比誘電率εrと真空の誘電率ε0（８．８５４×１０−１４（８．８５４Ｅ−１４）［Ｆ／ｃｍ］）の積である。εrは材料によって異なるパラメータであるが、好ましくは３〜２０、より好ましくは５〜１６、さらに好ましくは９〜１３である。比誘電率が低すぎると、外因性キャリアの注入が少なくなり、高電流が得られない恐れがある。比誘電率が大きすぎると、寄生容量の増加や電流特性にヒステリシスが生じる恐れがある。
順方向実効電圧Ｖｅに関しては、実際の順方向特性使用時のユニポーラデバイスへの印加電圧が通常０．５Ｖ〜１．５Ｖ程度であり、ビルトイン電圧Ｖｂｉが通常０．７〜１．３Ｖ程度あることを考慮すると、Ｖｅは０．１Ｖ程度とみなすことができる。素電荷の値は１．６０２×１０−１９Ｃ／個なので、εｒを１０と仮定すると、式（Ｉ）を鑑み、キャリア濃度ｎの上限値は、半導体層の一対のオーミック電極及びショットキー電極の間隔Ｌで決まり、表１のようになる。
Figure 0006975530
Ｌは、好ましくは１０ｎｍ＜Ｌ＜１０００００ｎｍ、より好ましくは２０ｎｍ＜Ｌ＜１００００ｎｍ、さらに好ましくは３０ｎｍ＜Ｌ＜１０００ｎｍ、最も好ましくは５０ｎｍ＜Ｌ＜３００ｎｍである。電極間間隔Ｌが短かすぎると、耐圧の観点で問題が生じる恐れがあり、Ｌが大きすぎると電流値の低下又は縦型素子では半導体層の膜厚が増え成膜に時間がかかる恐れがある。
Ｌとｎは、好ましくは下記式（Ｉ−ａ）、より好ましくは下記式（Ｉ−ｂ）、さらに好ましくは下記式（Ｉ−ｃ）、特に好ましくは下記式（Ｉ−ｄ）に示す関係を満たす。
Figure 0006975530
 （式中、ｎ、ε、Ｖｅ、ｑ及びＬは、式（Ｉ）と同じである。）
ｎが低すぎると、半導体層内部に存在するトラップが影響し拡散電流の寄与が大きくなり、電流特性が劣化する恐れがある。一方、ｎが式（Ｉ）のεＶｅ／ｑＬ２以上になると、ドリフト電流の寄与が大きくなり、従来の動作特性に近づき本発明の効果が発生しにくい。
＜半導体素子の耐圧＞
本発明の半導体素子は、半導体層の間に一対のオーミック電極及びショットキー電極を有する。従来のパワーデバイスと比較して、設計キャリア濃度が低くなったため、耐圧ＶＢＤの設計が、ＶＢＤ〜ＥｃＬ／２であったのに対し、ＶＢＤ〜ＥｃＬとなり、同一Ｌ対比にて２倍程度の耐圧向上が期待できる。ここで、Ｅｃは最大絶縁破壊電界であり、Ｌは電極間長である。
また、従来のパワーデバイスでは、初期キャリア濃度が高いために、逆バイアスを印加したときのリーク電流が大きく、ショットキー電極面の外周部（側面）からオーミック電極面へ向かって垂線を引いたときに、オーミック電極面がショットキー面からの垂線に内包されるような素子構成を取ることが困難であった。本発明では、半導体層中の初期キャリア濃度が低く、順方向電圧印加時には外因性キャリアが、ショットキー電極面の外周部からオーミック面へ向かって垂線を引いたときに、オーミック電極面がショットキー面からの垂線へ内包される範囲内のみ注入される。一方で、逆バイアス印加時には半導体層の全体に渡ってキャリアが存在しないため、回り込みによるリーク電流の影響が少ない。
図５は、図２の半導体素子の電極面を説明するための図である。図５において、ショットキー電極面の外周部は符号１２で示す部分であり、オーミック電極面は符号２２で示す部分である。ショットキー電極面の外周部１２からオーミック電極面２２へ向かって引いた垂線は符号Ａで示す。
縦型のパワーデバイスでは、半導体層下部がオーミック電極となっていることが一般的であるが、オーミック電極がショットキー電極からの垂線の内側にあるとき、半導体層下部に容易にショットキー電極を用いることが可能となる。また、通常のパワーデバイスではガードリング等の電界緩和構造を用い逆方向リーク電流の低減を図っていることが知られているが、この様な構成によりプロセスデメリットとなっていたこれらの電界緩和構造を省略もしくは削減することが可能である。
外因性キャリアが支配的なユニポーラなパワーデバイスでは、前述のように耐圧はＶＢＤ〜ＥｃＬとなるため、電極間長Ｌと耐圧ＶＢＤの測定結果より絶縁破壊電界を容易に決定できる。ここでＬあたりの耐圧が絶縁破壊電界に相当する。膜厚あたりの耐圧が高いと、同一耐圧素子を設計する上でＬを小さくできるので外因性キャリアの注入が増加し、より低抵抗な素子を提供することができる。Ｌあたりの耐圧に関して、好ましくは０．５ＭＶ／ｃｍ以上、より好ましくは０．８ＭＶ／ｃｍ以上、さらに好ましくは１．０ＭＶ／ｃｍ以上、特に好ましくは３．０ＭＶ／ｃｍ以上である。Ｌあたりの耐圧は、ブレークダウン電圧（Ｖ）を測定し、Ｌの長さで割り返すことによって求めることができる。例えば、ショットキーバリアダイオードの場合、逆方向電圧を掃引した場合に、１×１０−３Ａの電流値に到達した最初の電圧値をブレークダウン電圧と定義する。
また、Ｌあたりの耐圧は半導体層の材料選択によって調整できる。本発明において、半導体層の材料が、バンドギャップ１ｅＶ以上かつアモルファス又は多結晶を含む半導体層のとき、０．５ＭＶ／ｃｍ以上となり得る。バンドギャップ２ｅＶ以上の材料のとき１．０ＭＶ／ｃｍ以上となり、バンドギャップ２ｅＶ以上かつアモルファス又は多結晶を含む半導体層のとき、３．０ＭＶ／ｃｍ以上となり得る。
＜特性温度＞
特性温度はアモルファスや多結晶体に特有な伝導帯下端の裾準位の特徴を表すパラメータであり、伝導帯下端に裾準位を有す外因性キャリアが支配的な半導体に関しては、下記式（５）の特性に従う。
Figure 0006975530
 Ｊ：電流密度（Ａ／ｃｍ２）
ｕ：移動度（ｃｍ２／Ｖ・ｓ）
Ｎｃ：半導体の有効状態密度（ｃｍ−３）
Ｎｔ：伝導帯下端部における裾準位密度（ｃｍ−３）
ε：物質の誘電率（Ｆ／ｃｍ）
Ｖ：印加電圧（Ｖ）
Ｌ：電流が流れる領域の厚さ（ｃｍ）
ｅ：素電荷（１．６０２×１０−１９ Ｃ）
ｌ：Ｔｃ／Ｔ
Ｔｃ：特性温度（Ｋ）
Ｔ：実温度（Ｋ）
特性温度Ｔｃは、Ｔｃ＞Ｔとなるパラメータであり、裾準位数が多く、トラップによって注入された外因性キャリアの伝導が妨げられる場合、大きな値となる。電流−電圧測定を実施し、Ｌｏｇ（Ｊ）−Ｌｏｇ（Ｖ）のグラフの傾きがｌ＋１であることが式（５）より分かるので、傾きよりｌを求め、Ｔｃを算出する。ただし、ある連続した範囲の印加電圧に対してＴｃの値が一定であることが、半導体層が裾準位を有する指標となる。Ｔｃ＜１５００Ｋであることが好ましく、より好ましくはＴｃ＜９００Ｋ，さらに好ましくはＴｃ＜６００Ｋである。Ｔｃの値が大きいと裾準位にトラップされる外因性キャリア数が増え、デバイス特性が高抵抗化する恐れがある。
特性温度は電流−電圧測定を実施し、Ｌｏｇ（Ｊ）−Ｌｏｇ（Ｖ）のグラフの傾きより求めることができる。特性温度はアモルファス又は多結晶半導体において原子構造の短距離秩序性を向上することで低減することができる。例えば、アモルファス金属酸化物半導体の場合、密度の低い膜では短距離秩序性が低く、特性温度が高くなる傾向にある。スパッタリングによって成膜されたアモルファス金属酸化物半導体において密度と成膜条件には関係性が認められる。ターゲット−基板距離が近い程、スパッタリング圧力が低い程、成膜時の基板温度が高い程もしくは成膜後のアニール温度が高い程、又はスパッタリング成膜時のターゲットへの印加電圧が高い程、高密度な膜が形成し易い。またスパッタリング成膜時にスパッタリングガスとしてＨ２又はＨ２Ｏを０．１〜１０体積％添加すると高密度な膜が得られ易い。アモルファス又は多結晶半導体層がＩｎ、Ｚｎ、Ｇａ及びＳｎから選択される１以上の元素を含有する金属酸化物半導体であると、対象性の高いｓ軌道を利用できるため、周期ポテンシャルの乱れの影響を受けにくく、特性温度が高くなり易い。
＜ドリフト層の積層化（縦型の素子限定）＞
下記式（６）となるキャリア濃度ｎＬの低い半導体層（Ｌ１，Ｌ２，・・・Ｌｎ）（ｎＬ及びＬｎはショットキー電極からオーミック電極に向かって数えたときにｎ番目に位置するキャリア濃度の低い層のキャリア濃度及び膜厚を表す）とキャリア濃度ｎｈが高い半導体層（ｄ１，ｄ２，・・・ｄｎ−１）（ｎｈ及びｄｎはショットキー電極からオーミック電極に向かい数えたときにｎ番目に位置するキャリア濃度の高い層のキャリア濃度及び膜厚を表す）でドリフト層に繰り返し構造を有する半導体素子（縦型）を得ることができる。
Figure 0006975530
 （式中、ｎＬはショットキー電極からオーミック電極に向かって数えたときにｎ番目に位置するキャリア濃度の低い層のキャリア濃度を表し、εはｎ番目のキャリア濃度の低い半導体層の誘電率を表し、Ｖｅはｎ番目のキャリア濃度の低い半導体層に印加される実効電圧（Ｖｅ＝０．１Ｖとしてよい）を表し、ｑは素電荷を表し、Ｌｎはｎ番目のキャリア濃度の低い半導体層の膜厚を表す。）
単層のドリフト構成よりも、積層化することで耐圧の向上及び抵抗値の減少が期待できる。この場合、Ｌｎは、好ましくは１０ｎｍ＜Ｌｎ＜１０００ｎｍ、より好ましくは２０ｎｍ＜Ｌｎ＜３００ｎｍ、さらに好ましくは３０ｎｍ＜Ｌｎ＜２００ｎｍ、特に好ましくは３０ｎｍ＜Ｌｎ＜１００ｎｍである。Ｌｎが短かすぎるとばらつきが大きくなり、Ｌｎが長すぎると抵抗値が高くなる恐れがある。また、ｄｎは、好ましくは３ｎｍ＜ｄｎ＜３０ｎｍ、より好ましくは５ｎｍ＜ｄｎ＜１０ｎｍである。ｄｎが長すぎると、逆バイアス印加時に空乏層がショットキー電極からオーミック電極までの全域に広がらず耐圧の観点で問題が生じる恐れがある。ｄｎが短すぎると、ＬｎとＬｎ＋１の間仕切り層としての役割を果たさず積層構成として機能しない恐れがある。ｎｈは、好ましくは下記式（６−ａ）、より好ましくは下記式（６−ｂ）、さらに好ましくは下記式（６−ｃ）である。
Figure 0006975530
 （式中、εはｎ番目のキャリア濃度の高い半導体層の誘電率を表し、Ｖｅはｎ番目のキャリア濃度の高い半導体層に印加される実効電圧（Ｖｅ＝０．１Ｖとしてよい）を表し、ｑは素電荷を表し、ｄｎはｎ番目のキャリア濃度の高い半導体層の膜厚を表す。）
ｎｈが大きすぎると、キャリア濃度が高い半導体層にて逆バイアス印加時の空乏層の伸びが抑制され耐圧の維持が困難となる恐れがある。ｎｈが小さすぎると、順方向印加時にキャリア濃度の高い層にも外因性キャリアの注入が必要となり、結果として複数のキャリア濃度の低い半導体層が一つのキャリア濃度の低い層として振る舞ってしまい抵抗値が高くなる恐れがある。
ショットキー電極に接するのはキャリア濃度が低い層が好ましい。
＜半導体素子の直列連結＞
従来のユニポーラパワーデバイスの耐圧設計では、定格耐圧の電圧が印加されたときにショットキーメタル側の半導体界面の電界強度が絶縁破壊電界付近に達しており、半導体素子の連結が困難であった。例えば、ショットキーバリアダイオードの場合、６００Ｖ耐圧の素子を複数直列に連結しても６００Ｖ以上の耐圧を得ることは困難であった。本発明の、初期キャリア濃度が低く外部注入キャリアを用いる半導体素子（パワーデバイス）では、複数直列に接続した場合、連結した個数分、耐圧が定格耐圧の積で増加する。従って、容易に所望の耐圧の素子を提供できる。
＜半導体素子の構成層＞
（１）半導体層
半導体層は、特に限定されないが、多結晶又はアモルファスから構成されることが好ましい。また、金属酸化物半導体から構成されることが好ましく、Ｉｎ、Ｚｎ、Ｇａ、Ｓｎ及びＡｌから選択される１以上の元素を含有する金属酸化物半導体から構成されることがより好ましい。アモルファスであると、大面積均一性に優れ、逆バイアス印加時のインパクトイオン化を低減し耐圧向上に効果がある。多結晶であると、大面積均一性かつ伝導特性が良い。半導体層を金属酸化物半導体から製造するときは、焼結体スパッタリングターゲットを用いた大面積性に優れる成膜方法を採用することができる。半導体層にＩｎ、Ｚｎ、Ｇａ、Ｓｎ及びＡｌから選択される１以上の元素を含有する金属酸化物半導体を利用することで、金属元素のｓ軌道の伝導特性を利用できるためアモルファス、多結晶となっても、軌道が重なり合い、伝導特性に優れた半導体層となる。
金属酸化物半導体は、１又は２以上の金属酸化物を含むことができる。金属酸化物として、Ｉｎ，Ｓｎ，Ｇｅ，Ｔｉ、Ｚｎ，Ｙ，Ｓｍ，Ｃｅ、Ｎｄ、Ｇａ又はＡｌの酸化物等が挙げられる。Ｉｎ、Ｚｎ、Ｇａ及びＳｎから選択される１以上の元素から構成されることが望ましい。
金属酸化物半導体の金属は、本質的に、Ｉｎ，Ｓｎ，Ｇｅ，Ｔｉ、Ｚｎ，Ｙ，Ｓｍ，Ｃｅ、Ｎｄ、Ｇａ及びＡｌから選択される１以上からなってもよい。また、金属の、例えば、９５原子％以上、９８原子％以上、又は９９原子％以上が、Ｉｎ，Ｓｎ，Ｇｅ，Ｔｉ、Ｚｎ，Ｙ，Ｓｍ，Ｃｅ、Ｎｄ、Ｇａ及びＡｌから選択される１以上であってもよい。
金属酸化物半導体を構成する金属酸化物は、下記式（Ａ）〜（Ｃ）の原子比を満たすと好ましい。このような組成であると、高耐圧、低Ｏｎ抵抗とすることができる。
０≦ｘ／（ｘ＋ｙ＋ｚ）≦０．８ （Ａ）
０≦ｙ／（ｘ＋ｙ＋ｚ）≦０．８ （Ｂ）
０≦ｚ／（ｘ＋ｙ＋ｚ）≦１．０ （Ｃ）
（式中、ｘはＩｎ，Ｓｎ，Ｇｅ及びＴｉから選択される１種以上の元素の原子数を表し、
ｙはＺｎ，Ｙ，Ｓｍ，Ｃｅ及びＮｄから選択される１種以上の元素の原子数を表し、
ｚはＧａ及びＡｌから選択される１種以上の原子数を表す。）
ｘが０．８を超えると、ｘがＩｎ又はＳｎの場合は、金属酸化物の絶縁性が低くなり、ショットキー接合が得にくくなる恐れがあり、ｘがＧｅ又はＴｉの場合は、金属酸化物の絶縁性が高くなり、オーム損による発熱の原因となる恐れがある。
より好ましくは、上記の組成（Ａ）〜（Ｃ）は、それぞれ下記式（Ａ−１）〜（Ｃ−１）である。
０≦ｘ／（ｘ＋ｙ＋ｚ）≦０．７ （Ａ−１）
０≦ｙ／（ｘ＋ｙ＋ｚ）≦０．８ （Ｂ−１）
ｚがＧａのとき：０．０２≦ｚ／（ｘ＋ｙ＋ｚ）≦１．０
ｚがＡｌのとき：０．００５≦ｚ／（ｘ＋ｙ＋ｚ）≦０．５ （Ｃ−１）
（式中、ｘ、ｙ及びｚは上記式（Ａ）〜（Ｃ）と同じである。）
ｚがＧａのとき、０．０２を下回ると、金属酸化物中の酸素が脱離しやすくなり、電気的特性がバラつく恐れがある。
さらに好ましくは、上記の組成（Ａ）〜（Ｃ）は、それぞれ下記式（Ａ−２）〜（Ｃ−２）である。
０．１≦ｘ／（ｘ＋ｙ＋ｚ）≦０．５ （Ａ−２）
０．１≦ｙ／（ｘ＋ｙ＋ｚ）≦０．５ （Ｂ−２）
０．０３≦ｚ／（ｘ＋ｙ＋ｚ）≦０．５ （Ｃ−２）
（式中、ｘ及びｙは上記式（Ａ）〜（Ｃ）と同じであり、ｚはＧａである。）
また、上記の組成（Ａ）及び（Ｃ）は、好ましくはそれぞれ下記式（Ａ−３）及び（Ｃ−３）である。
０≦ｘ／（ｘ＋ｙ＋ｚ）≦０．２５ （Ａ−３）
０．３≦ｚ／（ｘ＋ｙ＋ｚ）≦１．０ （Ｃ−３）
（式中、ｘ、ｙ及びｚは上記式（Ａ），（Ｃ）と同じである。）
金属酸化物半導体層を構成する金属酸化物は、非晶質でも結晶質でもよく、結晶は、微結晶でも単結晶でもよい。好ましくは、金属酸化物は非晶質又は微結晶である。金属酸化物を単結晶とするときは、種結晶を起点として結晶成長させるか、ＭＢＥ（分子線エピタキシー）やＰＬＤ（パルスレーザー堆積）等の方法を用いる。ＳｉＯ２表面や金属表面上で結晶成長させると、結晶欠陥が発生しやすく、縦方向に電気を流すデバイスとして使用したときに、この結晶欠陥が不具合の原因となる恐れがある。ＳｉＯ２表面や金属表面上で結晶成長させる場合は、粒径が大きくなりすぎないように、加熱温度、時間等を適切に調整する。
一方、非晶質の場合、未結合手が存在しても結晶欠陥として存在しないため、電気特性のバラつきや大幅な特性劣化を緩和することができる。さらに金属酸化物はＳｉ半導体等の共有結合と異なりイオン結合性が強いため、未結合手によってできる準位は導電帯や充満体に近い。従って、金属酸化物は、ＳｉやＳｉＣ等と比較して、構造による移動度等の電気特性の差が小さい。金属酸化物のこのような性質を積極的に利用すると、単結晶に拘らずとも、高耐圧で信頼性の高い大電流ダイオードやスイッチング素子を高い歩留まりで提供することができる。
ここで、「非晶質」とは、金属酸化物層の膜厚方向の断面を取得し、透過電子顕微鏡等の電子線回折手法により、評価した場合に明瞭な回折スポットが得られないもののことを言う。電子線の照射エリア１０ｎｍ程度のブロードな領域から、回折像を取得することが望ましい。明瞭なスポットとは対称性を持つ回折点が回折像から観察されることを意味する。
また、「非晶質」は一部に結晶化や微結晶化した部分がある場合も含む。一部結晶化した部分に電子線を照射すると、回折像が認められることがある。
「微結晶構造」とは、結晶粒径のサイズがサブミクロン以下であり、明解な粒界が存在しないものを言う。
「多結晶」とは、結晶粒径のサイズがミクロンサイズを超え、明解な粒界が存在するものを言う。
金属酸化物半導体層を構成する各層のキャリア濃度は、通常１×１０１１〜１×１０１８ｃｍ−３であり、例えば１×１０１３〜１×１０１８ｃｍ−３である。キャリア濃度は、例えばＣＶ測定により求めることができる。
ダイオードに求められる性質には、高速スイッチングや高耐圧、低Ｏｎ抵抗があるが、金属酸化物を用いた半導体素子を用いればこれらの特性を両立することができる。金属酸化物は元来バンドギャップが広く、高耐圧であるからである。また、酸素欠損によりｎ型になりやすく、ｐ型ができにくいことも高速スイッチングに向いている。
Ｏｎ抵抗を下げるには移動度を高めるため結晶化させるとよいが、結晶粒界ができない程度に止めることが好ましい。結晶粒界にはしばしばポアが存在し、電界がかかったときに分極が生じ、この分極が耐圧性能を低下させる恐れがある。耐電圧の低下が著しい場合は、非晶質のままで用いる方が好ましい。非晶質として用いる場合は、金属酸化物層を形成する元素の種類にもよるが、加熱処理条件を例えば５００℃以下、１時間以内に設定すればよい。５００℃以下の低温で加熱することで、安定な非晶質状態を得ることができる。
半導体層の膜厚は限定されないが、通常１００〜８０００ｎｍである。
（２）ショットキー電極
ショットキー電極を構成する金属は、特に限定されないが、好ましくはＰｄ、Ｍｏ、Ｐｔ、Ｉｒ、Ｒｕ、Ｎｉ、Ｗ、Ｃｒ、Ｒｅ、Ｔｅ、Ｍｎ、Ｏｓ、Ｆｅ、Ｒｈ及びＣｏから選択される１以上の金属（合金を含む）又はこの金属の酸化物であり、より好ましくはＰｄ，Ｐｔ，Ｉｒ及びＲｕから選択される１以上の金属（合金を含む）又はこの金属の酸化物である。
また、前述の酸化物半導体層の耐圧層と良好なショットキー接触を形成する金属又は金属酸化物が好ましい。より好ましくは、酸化物半導体との組み合わせにおいて、高いショットキー障壁を形成する、Ｐｄ酸化物、Ｐｔ酸化物、Ｉｒ酸化物、Ｒｕ酸化物である。
これらの酸化物は、一般的には酸化の状態によって半導体や絶縁体を形成する場合があるが、組成や製膜条件を選ぶことで高キャリア密度の金属状態を維持し、酸化物半導体との接触で、良好なショットキー接触を形成することが可能である。酸化物が良好なショットキー電極を形成するためには、好ましくは、ショットキー電極のキャリア濃度は１０１８ｃｍ−３以上であることが望ましい。１０１８ｃｍ−３未満であると、酸化物半導体層との接触はｐ−ｎ接合となり、高速応答等のショットキーダイオードの特長が損なわれる場合がある。キャリア濃度は、例えばホール測定等で求めることができる。
金属酸化物層を得るための製造方法としては特に限定されないが、酸素含入雰囲気下で、当該金属ターゲットの反応性スパッタを行なう方法を、好適に用いることができる。
ショットキー電極の厚みは通常２ｎｍ〜５００ｎｍ、好ましくは５ｎｍ〜２００ｎｍである。薄すぎると接触する金属により影響を受けて順方向バイアス時のＯｎ抵抗が増加する恐れがある。厚すぎると自身の抵抗で、やはり順方向バイアス時のＯｎ抵抗が増加したり、ショットキー界面の平坦性が悪くなり、耐電圧性が低下する恐れがある。
ショットキー電極は、基板や電流取出し電極との接触抵抗の低減や、密着性を向上させるために、半導体層と接する側の反対側に、複数の組成の異なる金属や金属酸化物からなる層を積層することができる。
（３）オーミック電極
オーミック電極の材料は、半導体層と良好なオーミック接続ができれば、特に限定されないが、好ましくはＴｉ、Ｍｏ、Ａｇ、Ｉｎ、Ａｌ、Ｗ、Ｃｏ及びＮｉから選択される１以上の金属（合金を含む）又はその化合物（酸化物等）であり、より好ましくはＭｏ、Ｔｉ、Ａｕ、Ａｇ及びＡｌから選択される１以上の金属（合金を含む）又はその化合物である。また、オーミック電極を複数の層で構成することもできる。例えば、半導体層に接する方に、Ｍｏ電極層を用い、大電流を取り出すために、さらにＡｕやＡｌ等の金属層を厚く積層し、この層をワイヤボンディングの土台とすることができる。
オーミック電極の厚みは通常１０ｎｍ〜５μｍである。
（４）製膜方法
各層の製膜方法は特に限定されないが、熱ＣＶＤ法、ＣＡＴ−ＣＶＤ法、光ＣＶＤ法、ミストＣＶＤ法、ＭＯ−ＣＶＤ法、プラズマＣＶＤ法等のＣＶＤ法、ＭＢＥ、ＡＬＤ等の原子レベル制御の製膜方法、イオンプレーティング、イオンビームスパッタリング、マグネトロンスパッタリング等のＰＶＤ法、ドクターブレード法、射出法、押出し法、熱間加圧法、ゾルゲル法、エアロゾルデポジション法等の従来公知のセラミックス工程を用いる方法、塗布法、スピンコート法、印刷法、スプレー法、電着法、メッキ法、ミセル電解法等の湿式法等を用いることができる。
半導体層の成膜方法は、金属酸化物半導体を選択する場合、スパッタリングが好ましい。成膜ガスは、希ガス、酸素、水素、水の中から少なくとも１種類以上を選択することが好ましい。スパッタリングターゲットと基板距離（ＴＳ間隔）は好ましくは、１０ｍｍ〜２００ｍｍである。ＴＳ間隔が短かすぎると放電ができない恐れがある。ＴＳ間隔が長すぎる場合、半導体の膜質が疎になり、特性温度が大きな膜になってしまう可能性がある。
（５）基板
半導体素子の基板は特に限定されず公知のものを使用できる。基板としては、導電性基板、半導体基板、絶縁性基板等が挙げられる。
縦型半導体素子では、図１，２に示すように、導電性基板を用いることができる。導電性基板は、ショットキー電極又はオーミック電極と接触して配置できる。導電性基板として、シリコン単結晶基板、シリコン多結晶基板、シリコン結晶基板等、従来公知の表面平滑性に優れた基板を用いることができる。またシリコン基板以外にもＳｉＣ基板，ＧａＮ基板、ＧａＡｓ基板等の半導体基板を用いることができる。Ａｌ基板、Ｃｕ基板、Ｎｉ基板等の導電性に優れた金属基板も利用できる。量産性やコストを考慮するとシリコン基板が好ましい。シリコン基板はドーピングの有無、種類によってｎ型、ｉ型、ｐ型が存在するが、縦方向に電流を流す上では、電気抵抗の小さいｎ型又はｐ型が好ましい。ドーパントとしては従来公知のＢ，Ｐ，Ｓｂ等を用いることができる。特に抵抗を下げたい場合は、Ａｓや赤リンをドーパントとしてもよい。
横型半導体素子では、図３に示すように、絶縁性基板を用いることができる。絶縁性基板は半導体層と接触して配置できる。絶縁性基板として、絶縁性を有すものであれば特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択できる。例えば、石英ガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、アルミノシリケートガラス等、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。
また、絶縁性基板として誘電性基板も用いてもよい。
誘電性基板としては、ニオブ酸リチウム基板、タンタル酸リチウム基板、酸化亜鉛基板、水晶基板、サファイア基板等が挙げられる。
また、ステンレス合金等の金属基板の表面に絶縁膜や誘電膜を設けた基板を用いてもよい。また基板に下地膜として絶縁膜を形成してもよい。下地膜として、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、又は窒化酸化珪素膜等の単層又は積層を形成できる。
半導体基板は、表面の平滑性が保たれていれば、材料は特に限定されない。
半導体基板としては、キャリア濃度を１×１０１８ｃｍ−３以下に調整したＳｉ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＡｓ基板、ＺｎＯ基板、Ｇａ２Ｏ３基板、ＧａＳｂ基板、ＩｎＰ基板、ＩｎＡｓ基板、ＩｎＳｂ基板、ＺｎＳ基板、ＺｎＴｅ基板、ダイヤモンド基板等が挙げられる。
半導体基板は単結晶でも、多結晶でもよい。また、非晶質基板又は非晶質を部分的に含む基板でもよい。導電体基板、半導体基板、絶縁性基板の上に、ＣＶＤ（化学気相成長）等の手法を用いて半導体膜を形成した基板を使用してもよい。
基板として、上述の導電性基板、半導体基板又は絶縁性基板上に、複数の材料からなる任意の構造、層構造、回路、配線、電極等を有する基材を用いてもよい。
任意の構造の材料としては、例えば、大規模集積回路（ＬＳＩ）上のバックエンドオブラインを形成する金属、層間絶縁膜等の様々な金属や絶縁物の複合材料が挙げられる。
層構造の層としては、特に限定されず、電極層、絶縁層、半導体層、誘電体層、保護膜層、応力緩衝層、遮光層、電子/ホール注入層、電子/ホール輸送層、発光層、電子/ホールブロッキング層、結晶成長層、密着性向上層、メモリ層液晶層、キャパシタ層、蓄電層等の公知の層を用いることができる。
電極層としては、一般にＡｌ層、Ｓｉ層、Ｓｃ層、Ｔｉ層、Ｖ層、Ｃｒ層、Ｎｉ層、Ｃｕ層、Ｚｎ層、Ｇａ層、Ｇｅ層、Ｙ層、Ｚｒ層、Ｎｂ層、Ｍｏ層、Ｔｃ層、Ｒｕ層、Ｒｈ層、Ｐｄ層、Ａｇ層、Ｃｄ層、Ｉｎ層、Ｓｎ層、Ｓｂ層、Ｔｅ層、Ｈｆ層、Ｔａ層、Ｗ層、Ｒｅ層、Ｏｓ層、Ｉｒ層、Ｐｔ層、Ａｕ層、これらの層の金属を１以上含む合金層、及び酸化物電極層等が挙げられる。酸化物半導体やＳｉ等の半導体のキャリア濃度を増加して、電極層に用いることも可能である。
絶縁層としては、一般にＡｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｅ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ及びＡｕからなる群から選択される１以上の金属を含む酸化物絶縁膜、窒化膜等が挙げられる。
半導体層としては、Ｓｉ層、ＧａＮ層、ＳｉＣ層、ＧａＰ層、ＧａＡｓ層、ＧａＳｂ層、ＩｎＰ層、ＩｎＡｓ層、ＩｎＳｂ層、ＺｎＳ層、ＺｎＴｅ層、ダイヤモンド層、Ｇａ２Ｏ３、ＺｎＯ、ＩｎＧａＺｎＯ等の酸化物半導体層、ペンタセン等の有機半導体層等、単結晶、多結晶、アモルファスの結晶状態によらず広く挙げられる。
誘電体層としては、ニオブ酸リチウム層、タンタル酸リチウム層、酸化亜鉛層、水晶基板層、サファイア層、ＢａＴｉＯ３層、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）層、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺＴ）層、Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３（ＰＺＴＮ）層、Ｐｂ（Ｎｉ，Ｎｂ）Ｏ３−ＰｂＴｉＯ３（ＰＮＮ−ＰＴ）層、Ｐｂ（Ｎｉ，Ｎｂ）Ｏ３−ＰｂＺｎＯ３（ＰＮＮ−ＰＺ）層、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ３−ＰｂＴｉＯ３（ＰＭＮ−ＰＴ）層、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）層、（Ｋ，Ｎａ）ＴａＯ３層、（Ｋ，Ｎａ）ＮｂＯ３層、ＢｉＦｅＯ３層、Ｂｉ（Ｎｄ，Ｌａ）ＴｉＯｘ層（ｘ＝２．５〜３．０）、ＨｆＳｉＯ（Ｎ）層、ＨｆＯ２−Ａｌ２Ｏ３層、Ｌａ２Ｏ３層、Ｌａ２Ｏ３−Ａｌ２Ｏ３層等が挙げられる。
保護膜層の膜としては、無機物、有機物問わず絶縁性に優れ、水等の透過性が低い膜が挙げられる。保護膜層としては、例えば、ＳｉＯ２層、ＳｉＮｘ層（ｘ＝１．２０〜１．３３）、ＳｉＯＮ層、Ａｌ２Ｏ３層等が挙げられる。
応力緩衝層としては、ＡｌＧａＮ層等が挙げられる。
遮光層としては、例えば金属、金属−有機物等を含むブラックマトリックス層、カラーフィルタ層が挙げられる。
電子/ホール注入層としては、酸化物半導体層、有機半導体層等が挙げられる。
電子/ホール輸送層としては、酸化物半導体層、有機半導体層等が挙げられる。
発光層としては、無機半導体層、有機半導体層等が挙げられる。
電子/ホールブロッキング層としては、酸化物半導体層等が挙げられる。
基材としては、発電デバイス、発光デバイス、センサ、電力変換デバイス、演算デバイス、保護デバイス、オプトエレクトロニクスデバイス、ディスプレイ、メモリ、バックエンドオブラインを有する半導体デバイス、蓄電デバイス等が挙げられる。
層構造の層は、単層でもよく、２以上の層でもよい。
本発明の半導体素子は、パワー半導体素子、（整流）ダイオード素子、ショットキーバリアダイオード素子、静電気放電（ＥＳＤ）保護ダイオード、過渡電圧保護（ＴＶＳ）保護ダイオード、発光ダイオード、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ショットキーソース／ドレインＭＯＳＦＥＴ、アバランシェ増倍型光電変換素子、固体撮像素子、太陽電池素子、光センサ素子、表示素子、抵抗変化メモリ等として用いることができる。特に、大電流を取り出せるため、パワー用途にも適している。この素子を用いた電子回路は、電気機器、電子機器、車両、動力機関等に用いることができる。
実施例１
抵抗率０．００１Ω・ｃｍのｎ型Ｓｉ基板（直径４インチ、厚さ２５０μｍ）をスパッタリング装置（アネルバ製：Ｅ−２００Ｓ）に装着し、以下の積層電極を成膜した。ただし基板裏面に対しては測定時プローバとのコンタクト抵抗を解消するために、Ｔｉ１００ｎｍ／Ａｕ５０ｎｍ処理をした。まずＴｉを、ＤＣ５０Ｗ、Ａｒ雰囲気で１５ｎｍ成膜し、次いでＰｄを、ＤＣ５０Ｗ、Ａｒ雰囲気で５０ｎｍ成膜し、最後にショットキー電極として、ＰｄＯを、ＤＣ５０Ｗ、ＡｒとＯ２の混合ガス雰囲気で２０ｎｍ成膜した。
次に、この基板を半導体用エリアマクスとともにスパッタリング装置（ＵＬＶＡＣ製：ＣＳ−２００）にセットし、耐圧層（半導体層）としてＩｎＧａＺｎＯ（Ｉｎ：Ｇａ：Ｚｎ（原子比）＝１：１：１、この組成の酸化物を以下「ＩｎＧａＺｎＯ（１：１：１）」と記載する。他の複合酸化物についても酸素以外の原子比を同様に記載する。）を２００ｎｍ成膜した。成膜条件は、ＤＣ３００Ｗ、ＡｒとＨ２Ｏの混合ガス雰囲気（Ｈ２Ｏ濃度：１体積％）とした。スパッタリングターゲット−基板間距離（ＴＳ間隔）は８０ｍｍとした。この基板を取り出し、電気炉によって空気中３００℃の条件で１時間アニールした。この基板を再度、電極用エリアマクス（穴直径５０μｍ）とともにスパッタリング装置にセットした後、オーミック電極（直径５０μｍ）としてＭｏを１５０ｎｍ成膜した。その後、Ａｌ電極を同一のマスクを用い２μｍ成膜した。成膜条件はどちらも、ＤＣ１００Ｗ、Ａｒ雰囲気とした。最終処理として２００℃１時間の大気下エージング処理を施した。
尚、素子構成は図１に示すように、半導体層下部にショットキー電極を有し、ショットキー電極の外周部からオーミック電極面へ向かって垂線を引いたときに、オーミック電極面が前記垂線の内側にあることを特徴とする構成となっていた。
＜電極間距離Ｌ＞
電極間距離Ｌは断面ＴＥＭ（透過電子顕微鏡）像及び断面ＴＥＭのＥＤＸ（エネルギ一分散型Ｘ線分光法）像より取得した。ＩｎＧａＺｎＯを含む層を半導体層とし、ショットキー電極をＰｄＯ層、オーミック電極をＭｏとして仮定し、ＴＥＭ断面像のコントラストがＥＤＸにてＩｎＧａＺｎＯを含む層と一致する箇所を半導体層とし電極間距離Ｌと定義した。また上記半導体層はＥＤＸによりＰｄとＭｏに挟まれており、電極間距離Ｌは２００ｎｍであった。
半導体層が逆方向バイアスで空乏化しており、順方向バイアス化で抵抗層として機能することを利用し、半導体として機能するべき厚みが上記Ｌで問題ないことをＣＶ（容量−電圧）測定により確認した。逆方向電圧印加時の最小の容量値Ｃｍｉｎ及び順方向電圧印加時の最大の容量値Ｃｍａｘより、Ｃ／Ａ＝εｒ×ε０／ｄの関係式を用い、Ｃｍｉｎに対する膜厚ｄｍｉｎ，Ｃｍａｘに対する膜厚ｄｍａｘを求め、その差分がＬに対しＬ±５０％の値に収まっていたので、電極間距離Ｌは２００ｎｍであると検証した。ただし、本成膜手法のＩｎＧａＺｎＯ（１：１：１）の比誘電率は、膜厚測定より１６であることを確認していたので、εｒ＝１６を使用した。一般にＩｎＧａＺｎＯの比誘電率は１０〜１９程度の値であることが報告されている。
Ｃ：容量値（Ｆ）
Ａ：電極の実効面積（ｃｍ２）
ｄ：半導体として機能している膜厚（ｃｍ）
εｒ：比誘電率
ε０：真空の誘電率、８．８５４Ｅ−１４［Ｆ／ｃｍ］
ここで、電極の実効面積Ａは、離間する一対のオーミック電極及びショットキー電極のうち、半導体層に対して互いに内包する面積を表す。本実施例に関しては直径５０μｍのオーミック電極の面積をＡとみなすことができる。
尚、ＣＶ測定時は下記Ｂ１５０５のＣＭＵユニットを用い、バイアスＴにより電圧を重畳して測定を実施した。測定周波数は１ｋＨｚを用い、ＡＣ振幅は０．０３Ｖとした。
＜電極種の同定＞
電極種の同定は、上記半導体層の同定後、半導体層材料を挟み込む電極種をオーミック電極及びショットキー電極とみなし実施された。断面ＥＤＸ像で、Ｍｏ及びＰｄを含む金属又は金属化合物がオーミック電極又はショットキー電極と推定された。整流特性の確認より、Ｍｏ側がオーミック、Ｐｄ側がショットキー電極種であると判断した。さらに、深さ方向ＸＰＳ（Ｘ線光電子分光法）により、素子を深さ方法へＡｒスパッタリングしながらＸＰＳスペクトルを確認した。Ｍｏ／ＩｎＧａＺｎＯ界面に向かってＭｏ側よりＸＰＳのＭｏスペクトル中の酸素由来のピークが、ＩｎＧａＺｎＯに含まれる酸素濃度に伴ってなだらかに増加し、かつＩｎＧａＺｎＯから離れたＭｏ層ではＭｏに着目したＸＰＳスペクトルの９割以上が純Ｍｏに帰属できたので、オーミック電極はＭｏであるとした。
一方、ＩｎＧａＺｎＯ／ＰｄＯ界面ではＩｎＧａＺｎＯ側よりＰｄに向かってＸＰＳのＰｄスペクトル中の酸素由来のピークが、ＩｎＧａＺｎＯに含まれる酸素濃度に伴ってなだらかに減少せずに、ある一定程度の酸素がＰｄ中に含まれた状態であった。また、ＥＤＸ像でＰｄが観察される領域のうち、明確にＴＥＭ像のコントラストが認められ、深さ方向ＸＰＳにて純Ｐｄの領域とＩｎＧａＺｎＯの領域間に２０ｎｍの電子密度が純Ｐｄに比べ少ないＰｄを含む領域が存在した。このことより、ショットキー電極は２０ｎｍ程度のＰｄ又はＰｄＯからなる層とした。表２−１に示すようにＰｄ（ＰｄＯ）と表記した。
＜結晶性の評価＞
半導体層の断面ＴＥＭ観察時に電子線回折手法により、結晶性の評価を行った。電子線の照射エリアは直径１０ｎｍ以上の領域より回折像を取得した。膜厚方向及び断面とは平行な方向の複数点において、回折像にスポット形状が確認できなかったため、半導体層は非晶質すなわちアモルファスと判断した。
＜電気特性結果＞
得られた素子について、キーサイト・テクノロジー社製Ｂ１５０５（ＨＶＳＭＵ，ＨＣＳＭＵ，ＭＦＣＭＵ，ＭＰＳＭＵ搭載）、バイアスＴ（Ｎ１２７２Ａ）、回路切替機（Ｎ１２５８Ａ）、及びカスケード社製高電圧プローバＥＰＳ １５０ ＴＥＳＬＡを用いて電圧（Ｖ）−電流特性（Ｊ）及び電圧（Ｖ）−容量（Ｃ）特性を測定した。また、以下の各項目について評価を行った。結果を表２−１に示す。
ただし、測定時にはショットキー電極側に上記各ＳＭＵ又はＣＭＵが配置され、バイアスが印加される。オーミック電極側は０Ｖ印加の状態である。
（１）キャリア濃度の測定
上記装置及び前述したＣＶ測定を用いキャリア濃度を取得した。縦軸にＡ２／Ｃ２をとり、横軸に印加電圧Ｖをとったグラフを作製し、０Ｖ〜２Ｖ間を起点とする、直線の傾きが−２／（εｒε０ Ｎｄｅｐｌ）に比例することを利用して、キャリア濃度ｎ＝Ｎｄｅｐｌとして半導体層のキャリア濃度を求めた。キャリア濃度は表２−１に示すように１．０×１０１４ｃｍ−３であった。また、ＣＶ測定の挙動より半導体はｎ型であることが確認できた。
尚、ＣＶ測定時は下記Ｂ１５０５のＣＭＵユニットを用い、バイアスＴにより電圧を重畳して測定を実施した。測定周波数は１ｋＨｚを用い、ＡＣ振幅は０．０３Ｖとした。
本半導体素子は、以下の式（Ｉ）を満たすことが確認できた。尚、上記より誘電率はＩｎＧａＺｎＯの比誘電率１６から算出し、Ｖｅは０．１Ｖ、Ｌは２００ｎｍとして、大小関係を決定した。
Figure 0006975530
（２）特性温度の測定
前述した方法に従って特性温度を求めた。上記装置のＨＣＳＭＵを利用し、順方向バイアスが素子に印加されるよう（ＨＣＳＭＵは正の電圧を印加する）に０Ｖ〜３Ｖまで印加した。縦軸にＬｏｇＪ−ＬｏｇＶの差分値（ＬｏｇＪ１−ＬｏｇＪ２）／（ＬｏｇＶ１−ＬｏｇＶ２）すなわちＪ−Ｖ特性の『べき』をとり、横軸にＶを取った。ここで、Ｊは電流密度（Ａ／ｃｍ２）を意味し、測定電流値（Ａ）を上記電極の実効面積で割った値である。Ｊ１，Ｊ２，Ｖ１，Ｖ２は測定点１，２の電流密度及び印加電圧値である。２Ｖ〜３Ｖの範囲で平均の『べき』が２．５となり、本区間での『べき』の最大最小値が平均値に対し±０．５となったので、本半導体層は伝導度下端に裾準位を持つ半導体として前述の式（５）が適用できるとみなした。前述の式（５）により、『べき』２．５がｌ＋１に等しく、ｌ＝Ｔｃ／Ｔであり、測定時の実温度は３００Ｋであったので、特性温度は４５０Ｋと求まった。
（３）耐圧の決定
前述したとおり、耐圧は、ブレークダウン電圧（Ｖ）を測定し、Ｌの長さで割り返すことによって求めることができる。本ショットキーバリアダイオードの場合、逆方向電圧を掃引した場合に、１ｘ１０−３Ａの電流値に到達した最初の電圧値をブレークダウン電圧と定義した。ＨＶＳＭＵを用い、逆方向に電圧を印加した際、−６２Ｖで電流値が１ｘ１０−３Ａとなったのでブレークダウン電圧を−６２Ｖと定義した。Ｌあたりの耐圧は２００ｎｍで割り返した絶対値である３．１ＭＶ／ｃｍである。
（４）順方向オン抵抗Ｒｏｎ＠２Ｖの決定
前述のとおり、上記装置のＨＣＳＭＵを利用し、順方向バイアスが素子に印加されるよう（ＨＣＳＭＵは正の電圧を印加する）に０Ｖ〜２Ｖまで印加した。２Ｖ印加時の電流密度Ｊ２Ｖ測定し、順方向オン抵抗Ｒｏｎ＠２Ｖ＝２［Ｖ］／Ｊ２Ｖ［Ａ／ｃｍ２］と定義し算出した。
（５）リーク電流値＠−５Ｖの決定
ＨＶＳＭＵを用い、逆方向に−５Ｖの電圧を印加した際の電流密度を求めた。−５．０×１０−８Ａ／ｃｍ２であったので絶対値を取り、リーク電流値＠−５Ｖを５．０×１０−８Ａ／ｃｍ２と決定した。
実施例２〜５、９、１８〜１９
表２−１，２−２に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表２−１，２−２に記載する。また、これら実施例の半導体素子は式（Ｉ）は満たしていた。
実施例６
表２−１に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表２−１に記載する。また、この実施例の半導体素子は式（Ｉ）は満たしていた。
この実施例では、実施例１のオーミック電極をＭｏからＴｉに変更した。
Ｌの評価の際に、Ｔｉ電極の酸素引き抜きによりＩｎＧａＺｎＯを含むＴＥＭ像コントラストが２００ｎｍよりも短くなっており、半導体層の厚みが１８０ｎｍであることが確認された。
実施例７
表２−１に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表２−１に記載する。また、この実施例の半導体素子は式（Ｉ）は満たしていた。
この実施例では、ショットキー電極作製時のＰｄのスパッタリングの際に、Ａｒ及びＯ２混合ガスでスパッタリングしないで、７０ｎｍ一貫してＡｒのみで成膜した。
その結果、ＩｎＧａＺｎＯ／ＰｄＯ界面ではＩｎＧａＺｎＯ側よりＰｄに向かってＸＰＳのＰｄスペクトル中の酸素由来のピークが、ＩｎＧａＺｎＯに含まれる酸素濃度に伴ってなだらかに減少しており、Ｐｄ中に酸素が含まれていると断定できなかった。また、ＥＤＸ像でＰｄが観察される領域のうち、明確にＴＥＭ像のコントラストが認められる領域が存在しなかった。このことより、ショットキー電極は７０ｎｍ程度のＰｄからなる層と判断した。表２−１に示すようにＰｄと表記した。
実施例８
抵抗率０．００１Ω・ｃｍのｎ型Ｓｉ基板（直径４インチ、厚さ２５０μｍ）をスパッタリング装置（アネルバ製：Ｅ−２００Ｓ）に装着し、オーミック層として以下の積層電極を成膜した。ただし基板裏面に対しては測定時プローバとのコンタクト抵抗を解消するために、Ｔｉ１００ｎｍ／Ａｕ５０ｎｍ処理をした。まずＴｉを、ＤＣ５０Ｗ、Ａｒ雰囲気で１５ｎｍ成膜し、次いでＮｉを、ＤＣ５０Ｗ、Ａｒ雰囲気で５０ｎｍ成膜し、最後に、オーミック電極として、Ｍｏを、ＤＣ５０Ｗ、Ａｒ雰囲気で２０ｎｍ成膜した。
次に、この基板を半導体用エリアマクスとともにスパッタリング装置（ＵＬＶＡＣ製：ＣＳ−２００）にセットし、耐圧層（半導体層）としてＩｎＧａＺｎＯ（１：１：１）を２００ｎｍ成膜した。成膜条件は、ＤＣ３００Ｗ、ＡｒとＨ２Ｏの混合ガス雰囲気（Ｈ２Ｏ濃度：１体積％）とした。スパッタリングターゲット−基板間距離（ＴＳ間隔）は８０ｍｍとした。この基板を取り出し、電気炉によって空気中３００℃の条件で１時間アニールした。この基板を再度、電極用エリアマクス（穴直径５０μｍ）とともにスパッタリング装置にセットした後、ショットキー電極（直径５０μｍ）として、Ｐｄターゲットをアルゴン及び酸素の混合ガスにてＰｄＯを５０ｎｍ成膜した。その後、Ｐｄ電極を同一のマスクを用い１００ｎｍ成膜した。成膜条件はどちらも、ＤＣ１００Ｗ、Ａｒ雰囲気とした。最終処理として２００℃１時間の大気下エージング処理を施した。
尚、素子構成は図２に示すように、半導体層下部にオーミック電極を有し、ショットキー電極の外周部からオーミック電極面へ向かって垂線を引いたときに、オーミック電極面が前記垂線の内側にあることを特徴とする構成となっていた。
得られた半導体素子について実施例１と同様にして評価した。結果を表２−１に記載する。また、この実施例の半導体素子は式（Ｉ）は満たしていた。
実施例１０
表２−１に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表２−１に記載する。また、この実施例の半導体素子は式（Ｉ）は満たしていた。
この実施例では、半導体層成膜後のアニール温度を５００℃に上昇した結果、断面ＴＥＭ測定時の回折像に変化が見られた。回折スポットがブロードながらも存在し、複数点の測定箇所に対しスポット位置が変化した。よって本半導体膜は多結晶であると判断した。また、結晶化に伴い、半導体層の厚みも１９０ｎｍと変化したことが観察された。
実施例１１
表２−２に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表２−２に記載する。また、この実施例の半導体素子は式（Ｉ）は満たしていた。
この実施例では、ショットキー電極にＲｕを用いた。Ｓｉ／Ｔｉ／Ｒｕ／ＲｕＯ／ＩｎＧａＺｎＯ／Ｍｏの構成となっている。ＲｕＯはＡｒと酸素の混合ガスによるスパッタリングによって形成した。
実施例１２
表２−２に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表２−２に記載する。また、この実施例の半導体素子は式（Ｉ）は満たしていた。
この実施例では、ショットキー電極にＮｉを用いた。Ｓｉ／Ｔｉ／Ｎｉ／ＮｉＯ／ＩｎＧａＺｎＯ／Ｍｏの構成となっている。ＮｉＯはＡｒと酸素の混合ガスによるスパッタリングによって形成した。
実施例１３
表２−２に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表２−２に記載する。また、この実施例の半導体素子は式（Ｉ）は満たしていた。
この実施例では、半導体層にＩｎＳｎＺｎＯ（１：１：１）ターゲットを用いスパッタリングした。
実施例１４
表２−２に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表２−２に記載する。また、この実施例の半導体素子は式（Ｉ）は満たしていた。
半導体層にＧａ２Ｏ３ターゲットを用いスパッタリングした。絶縁性のスパッタリングターゲットだったため、ＤＣ３００Ｗに変わりＲＦ３００Ｗの成膜条件を用いた。
実施例１５
表２−２に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表２−２に記載する。また、この実施例の半導体素子は式（Ｉ）は満たしていた。
この実施例では、半導体層成膜時の雰囲気をＡｒ１００体積％とし、半導体アニールの温度を帯域中１５０℃とした。半導体層にＧａ２Ｏ３ターゲットを用いスパッタリングした。絶縁性のスパッタリングターゲットだったため、ＤＣ３００Ｗに変わりＲＦ３００Ｗの成膜条件を用いた。
実施例１６
表２−２に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表２−２に記載する。また、この実施例の半導体素子は式（Ｉ）は満たしていた。
この実施例では、半導体層にＩｎＡｌＯ（９３：７）ターゲットを用いスパッタリングした。得られた断面ＴＥＭ測定時の回折像に変化が見られた。回折スポットがブロードながら存在し、複数点の測定箇所に対しスポット位置が変化した。ただし、膜厚方向に回折像をとってもスポット位置の変化は観察されなかった。よって本半導体膜は多結晶（柱状）であると判断した。
実施例１７
表２−２に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表２−２に記載する。また、この実施例の半導体素子は式（Ｉ）は満たしていた。
この実施例では、半導体層にＩｎＧａＯ（１：１）ターゲットを用いスパッタリングした。また、結晶性を得るためにアニール温度を６００℃に高温化した。それに伴い、実施例８と同様に、図２に示すように、半導体層上部にＰｄＯショットキー電極が位置する構成とした。これはＰｄＯが高温では還元されてＰｄとなり、ショットキーバリア性が低減するのを抑制するためである。
得られた断面ＴＥＭ測定時の回折像に変化が見られた。回折スポットがブロードながら存在し、複数点の測定箇所に対しスポット位置が変化した。ただし、膜厚方向に回折像をとってもスポット位置の変化は観察されなかった。よって本半導体膜は多結晶（柱状）であると判断した。
実施例２０
表２−２に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表２−２に記載する。
この実施例では、図３に示すように、半導体層上部にショットキー電極を有し、ショットキー電極の外周部からオーミック電極面へむかって垂線を引いたときに、オーミック電極面が前記垂線の外側にあることを特徴とする構成とした。
式（Ｉ）は満足したものの、実施例８に比べ耐圧の低下及びリーク電流の上昇が観察された。
Figure 0006975530
Figure 0006975530
比較例１
表３に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表３に記載する。
この実施例では、ＩｎＧａＺｎＯの成膜時の雰囲気をＡｒ１００体積％とした。また、半導体成膜後のアニールを実施しなかった。この結果、キャリア濃度が式（Ｉ）の範囲外となった。また、耐圧も０．１ＭＶ／ｃｍとなりパワー用途への適応が困難な特性となった。リーク電流は−５Ｖ印加時に測定装置のコンプライアンス電流値１００ｍＡを上回っており、測定不可能であった。よって、表３では＞１．０×１０−３Ａと表記した。
比較例２
表３に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表３に記載する。
この実施例では、Ｐｄ／ＰｄＯ層の成膜を省略し、ショットキー電極がＴｉとなるようにした。結果、整流特性は観察されたものの、キャリア濃度が式（Ｉ）の範囲外となった。また、リーク電流が高く、耐圧も０．３ＭＶ／ｃｍとなりパワー用途への適応が困難な特性となった。
比較例３
表３に示すように成膜条件を変更した他は、実施例１と同様にして半導体素子を製造し評価した。結果を表３に記載する。
この実施例では、半導体層にＩｎ２Ｏ３ターゲットを用いスパッタリングした。得られた断面ＴＥＭ測定時の回折像に変化が見られた。回折スポットがブロードながら存在し、複数点の測定箇所に対しスポット位置が変化した。ただし、膜厚方向に回折像をとってもスポット位置の変化は観察されなかった。よって本半導体膜は多結晶（柱状）であると判断した。
電気特性は、キャリア濃度が高く、作製したショットキーダイオードは整流比が得られず、キャリア濃度測定がＣＶ測定では不可能であった。また、順方向の『べき』も２〜３Ｖ範囲で２以下の値を維持し続けたので式（５）の関係性は成り立っていないと判断し、特性温度は評価できないとみなした。耐圧の低下及びリーク電流の上昇が観察された。
Figure 0006975530
本発明の半導体素子は、ショットキーバリアダイオードやジャンクショントランジスタに用いることができる。さらに、これらは電子回路に用いることができ、各種電気機器に利用される。
１，２，３，４ 半導体素子
１０ ショットキー電極
１２ ショットキー電極面の外周部
２０ オーミック電極
２２ オーミック電極面
３０ 半導体層
４０ 絶縁層
５０ 導電性基板
６０ 絶縁性基板
Ａ 垂線

Claims (15)

  1. 離間する一対のオーミック電極及びショットキー電極と、
    前記オーミック電極と前記ショットキー電極に接する半導体層を有し、
    前記ショットキー電極が金属酸化物から構成され、
    前記ショットキー電極が、Ｐｄ、Ｍｏ、Ｐｔ、Ｉｒ、Ｒｕ、Ｗ、Ｃｒ、Ｒｅ、Ｔｅ、Ｍｎ、Ｏｓ、Ｆｅ、Ｒｈ、Ｃｏ及びＮｉから選択される１以上の金属の酸化物を含み、
    下記式（Ｉ）を満たすことを特徴とする半導体素子。
    Figure 0006975530
     （式中、ｎは前記半導体層のキャリア濃度（ｃｍ−３）、εは前記半導体層の誘電率（Ｆ／ｃｍ）、Ｖｅは前記オーミック電極と前記ショットキー電極の間の順方向実効電圧（Ｖ）、ｑは素電荷（Ｃ）、Ｌは前記オーミック電極と前記ショットキー電極の間の距離（ｃｍ）である。）
  2. 前記半導体層が、金属酸化物からなることを特徴とする請求項１に記載の半導体素子。
  3. 前記半導体層の金属酸化物が、Ｉｎ、Ｚｎ、Ｇａ、Ｓｎ及びＡｌから選択される１以上の元素を含有することを特徴とする請求項２に記載の半導体素子。
  4. 前記オーミック電極が、Ｔｉ、Ｍｏ、Ａｇ、Ｉｎ、Ａｌ、Ｗ、Ｃｏ及びＮｉから選択される１以上の金属又はその化合物を含むことを特徴とする請求項１〜３のいずれかに記載の半導体素子。
  5. 前記半導体層が、アモルファス又は多結晶を含むことを特徴とする請求項１〜４のいずれかに記載の半導体素子。
  6. 前記半導体層の特性温度が、１５００Ｋ以下であることを特徴する請求項１〜５のいずれかに記載の半導体素子。
  7. ショットキー電極面の外周部からオーミック電極面へ向かって垂線を引いたときに、前記オーミック電極面が前記垂線の内側にあることを特徴とする請求項１〜６のいずれかに記載の半導体素子。
  8. 耐圧が０．５ＭＶ／ｃｍ以上であることを特徴とする請求項１〜７のいずれかに記載の半導体素子。
  9. 前記半導体層が、前記オーミック電極と前記ショットキー電極の間に介在することを特徴とする請求項１〜８のいずれかに記載の半導体素子。
  10. さらに、導電性シリコン基板を有し、
    前記オーミック電極又は前記ショットキー電極が前記導電性シリコン基板に接することを特徴とする請求項９に記載の半導体素子。
  11. 前記半導体層の一表面の上に、前記オーミック電極と前記ショットキー電極が間隔をあけて存在することを特徴とする請求項１〜８のいずれかに記載の半導体素子。
  12. 請求項１〜１１のいずれかに記載の半導体素子を用いたことを特徴とするショットキーバリアダイオード。
  13. 請求項１〜１１のいずれかに記載の半導体素子を用いたことを特徴とするジャンクショントランジスタ。
  14. 請求項１〜１１のいずれかに記載の半導体素子、請求項１２に記載のショットキーバリアダイオード又は請求項１３に記載のジャンクショントランジスタを用いたことを特徴とする電子回路。
  15. 請求項１４に記載の電子回路を用いたことを特徴とする電気機器、電子機器、車両、又は動力機関。
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