JP6974502B2 - Semiconductor device - Google Patents

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Description

本出願は、一般に、半導体装置に関する。特に、限定されるものではないが、本出願は、表面不活性化されたシリコン基板に関する。特に、限定されるものではないが、本出願は、集積型受動デバイス（ＩＰＤ：Ｉｎｔｅｇｒａｔｅｄ ｐａｓｓｉｖｅ ｄｅｖｉｃｅ）の無線周波数性能に関する。 This application generally relates to semiconductor devices. In particular, but not limited to, the present application relates to a surface-inactivated silicon substrate. In particular, but not limited to, the present application relates to the radio frequency performance of an integrated passive device (IPD).

背景background

このセクションは、本明細書に記載される任意の技術を入れることなく現行の技術を表す有用な背景情報を示す。 This section provides useful background information representing current technology without including any of the techniques described herein.

受動部品は、無線周波数（ＲＦ：ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）用途など、基本的にすべての電子モジュールおよびシステムに用いられる。１つの動向は、できるだけ多くの受動部品を半導体集積回路（ＩＣ：ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップへ集積化することであり、他の動向は、できるだけ多量の外部個別受動部品をプリント回路基板（ＰＣＢ：ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）および他の技術モジュール中に用いることである。実用化は、ときには中間にある。ＩＣ技術は、高集積化密度を許容するが、他方では表面積にかなり費用がかかり、大面積受動部品のＲＦ性能が低抵抗率基板に起因してむしろ低い。特に、インダクタは、性能が低く、それらの大きいサイズゆえにＩＣ技術で実現するには費用がかかる。他方、個別受動部品は、高性能を有するが、典型的にサイズが大きく、モジュールへのアセンブリを必要とする。 Passive components are used in essentially all electronic modules and systems, including radio frequency (RF) applications. One trend is to integrate as many passive components as possible into a semiconductor integrated circuit (IC) chip, and another trend is to integrate as many external individual passive components as possible into a printed circuit board (PCB) printed circuit board (PCB). It is to be used in board) and other technical modules. Practical use is sometimes in the middle. IC technology allows high integration densities, but on the other hand the surface area is quite costly and the RF performance of large area passive components is rather low due to the low resistivity substrate. Inductors, in particular, have low performance and are costly to implement with IC technology due to their large size. Individual passive components, on the other hand, have high performance but are typically large in size and require assembly into modules.

集積型受動デバイス（ＩＰＤ）技術は、高線質係数（Ｑ）の受動部品を低損失基板中で実現するための代わりの方法である。大部分の受動部品をＩＰＤへ組み合わせて、次にＩＰＤベースのモジュールをシステムへ集積化すると、高性能、高集積化密度およびより低いアセンブリコストが可能になる。特に、バラン、カプラ、フィルタ、ＬＣ共振子および整合回路など、高Ｑインダクタを必要とするＲＦフロントエンドモジュールおよび部品は、ＩＰＤへ集積化することが有益である。 Integrated passive device (IPD) technology is an alternative method for achieving high quality factor (Q) passive components in low loss substrates. Combining most passive components into the IPD and then integrating the IPD-based modules into the system allows for high performance, high integration density and lower assembly costs. In particular, RF front-end modules and components that require high Q inductors, such as baluns, couplers, filters, LC resonators and matching circuits, are beneficial to integrate into the IPD.

高抵抗率シリコン基板を利用したＲＦ用途のための既知の解決法、特に、集積型受動デバイス（ＩＰＤ）技術は、比較的高いＲＦ損失を示した。 Known solutions for RF applications utilizing high resistivity silicon substrates, especially integrated passive device (IPD) technology, have shown relatively high RF losses.

本発明の目的は、例えば、現行の技術の上記の問題を軽減する方法および装置を提供することである。 An object of the present invention is, for example, to provide methods and devices that alleviate the above problems of current technology.

摘要Description

本発明の例の様々な側面が請求項に提示される。 Various aspects of the example of the invention are presented in the claims.

本発明の第１の側面例によれば、半導体装置であって、
その少なくとも部分がある導電型のドーパントでドープされたシリコン基板層と；
シリコン基板層より上に形成された第１の絶縁体層であって、第１の絶縁体層とシリコン基板層のドーパントとは反対の電荷を有する、第１の絶縁体層と；
を備える、半導体装置が提供される。 According to the first aspect example of the present invention, it is a semiconductor device.
With a silicon substrate layer doped with a conductive dopant at least part of it;
A first insulator layer formed above the silicon substrate layer, which has a charge opposite to that of the dopant of the first insulator layer and the silicon substrate layer;
A semiconductor device is provided.

ある実施形態において、前記半導体装置は、集積型受動デバイス（ＩＰＤ）を備える。 In certain embodiments, the semiconductor device comprises an integrated passive device (IPD).

ある実施形態において、前記半導体装置は第１の金属層を備える。また、前記第１の絶縁体層がシリコン基板層と第１の金属層との間に配置されたパッシベーション層を備える。 In certain embodiments, the semiconductor device comprises a first metal layer. Further, the first insulator layer includes a passivation layer arranged between the silicon substrate layer and the first metal layer.

ある実施形態において、前記半導体装置は、第２の絶縁体層および第２の金属層をさらに備える。ここで前記第２の金属層は前記第１の金属層より上に配置され、前記第２の絶縁体層は前記第１の金属層と前記第２の金属層との間に配置される。 In certain embodiments, the semiconductor device further comprises a second insulator layer and a second metal layer. Here, the second metal layer is arranged above the first metal layer, and the second insulator layer is arranged between the first metal layer and the second metal layer.

ある実施形態において、前記半導体装置は第３の絶縁体層および第３の金属層をさらに備える。ここで、第３の金属層は第２の金属層より上に配置され、第３の絶縁体層は第２の金属層と第３の金属層との間に配置される。第３の絶縁体層の少なくとも一部分が第２の金属層と第３の金属層との間に配置される。 In certain embodiments, the semiconductor device further comprises a third insulator layer and a third metal layer. Here, the third metal layer is arranged above the second metal layer, and the third insulator layer is arranged between the second metal layer and the third metal layer. At least a portion of the third insulator layer is arranged between the second metal layer and the third metal layer.

ある実施形態において、前記半導体装置は、少なくとも１つの金属層の表面上に延びる少なくとも１つのバリア層をさらに備える。 In certain embodiments, the semiconductor device further comprises at least one barrier layer extending over the surface of at least one metal layer.

ある実施形態において、少なくとも１つの絶縁体層は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｏｎ）成長された酸化アルミニウム層、またはプラズマ強化化学気相堆積（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）層を備える。 In certain embodiments, the at least one insulator layer comprises an atomic layer deposition (ALD) grown aluminum oxide layer or a plasma enhanced chemical vapor deposition (PECVD) layer.

ある実施形態において、前記第１の絶縁体層は、前記シリコン基板層より上に配置された原子層堆積（ＡＬＤ）成長された負静電荷酸化アルミニウム層を備え、シリコン基板層のドーパントがｐ型である。 In certain embodiments, the first insulator layer comprises an atomic layer deposition (ALD) grown negative static charge aluminum oxide layer disposed above the silicon substrate layer, and the dopant of the silicon substrate layer is p-type. Is.

ある実施形態において、前記少なくとも１つの絶縁体層の静電荷は、前記少なくとも１つの絶縁体層と前記シリコン基板層との間の界面に空乏領域を生成するように構成される。 In certain embodiments, the electrostatic charge of the at least one insulator layer is configured to create a depletion region at the interface between the at least one insulator layer and the silicon substrate layer.

ある実施形態において、前記少なくとも１つの絶縁体層の静電荷は、前記少なくとも１つの絶縁体層と前記シリコン基板層との間の界面に蓄積領域を生成するように構成される。 In certain embodiments, the electrostatic charge of the at least one insulator layer is configured to create a storage region at the interface between the at least one insulator layer and the silicon substrate layer.

ある実施形態において、前記半導体装置は、前記第３の絶縁体層より上に配置され、前記第３の金属層の要素を少なくとも部分的に被うように、かつ前記第３の金属層の要素間で水平方向に延びるように構成された第４の絶縁体層をさらに備える。 In certain embodiments, the semiconductor device is disposed above the third insulator layer so as to at least partially cover the elements of the third metal layer and the elements of the third metal layer. It further comprises a fourth insulating layer configured to extend horizontally between them.

ある実施形態において、前記半導体装置は、第４の絶縁体層を通して少なくとも１つの金属層要素へ接続され、前記半導体装置への外部接続を提供するように構成された少なくとも１つの導電パッドをさらに備える。 In certain embodiments, the semiconductor device further comprises at least one conductive pad that is connected to at least one metal layer element through a fourth insulating layer and is configured to provide an external connection to the semiconductor device. ..

本発明の第２の側面例によれば、半導体装置を製造するための方法であって、
第１の導電型のドーパントを備えるシリコン基板を提供することと、
シリコン基板上に第１の絶縁体層を堆積することであって、第１の絶縁体層の静電荷が、第１の導電型とは反対の、第２の導電型である、堆積することと、
第１の絶縁体層より上に少なくとも１つの金属層を形成することと
を含む、方法が提供される。 According to the second aspect example of the present invention, it is a method for manufacturing a semiconductor device.
To provide a silicon substrate with a first conductive dopant,
To deposit the first insulator layer on a silicon substrate, wherein the electrostatic charge of the first insulator layer is the second conductive type opposite to the first conductive type. When,
A method is provided that comprises forming at least one metal layer above the first insulator layer.

ある実施形態において、前記方法は、少なくとも１つの金属層と接続してバリア層を堆積することをさらに含む。 In certain embodiments, the method further comprises connecting to at least one metal layer to deposit a barrier layer.

ある実施形態において、前記方法は、
第１の絶縁体層より上に少なくとも２つの金属層を形成することと、
集積型受動デバイス（ＩＰＤ）要素を提供するためにさらなる絶縁体層を堆積することであって、少なくとも１つの絶縁体層の少なくとも一部分が少なくとも２つの金属層間に配置される、堆積することと、
をさらに含む。 In certain embodiments, the method is
Forming at least two metal layers above the first insulator layer,
To deposit an additional layer of insulation to provide an integrated passive device (IPD) element, where at least a portion of at least one insulator layer is located between at least two metal layers.
Including further.

本発明の種々の拘束力のない側面例および実施形態を先に示してきた。先の実施形態は、本発明の実装に利用されてよい、選択された側面またはステップを説明するために用いたに過ぎない。いくつかの実施形態は、本発明のある側面例のみを参照して提示されてよい。当然のことながら、対応する実施形態が他の側面例に同様に適用されてよい。 Various non-binding side examples and embodiments of the present invention have been previously shown. The previous embodiments have only been used to illustrate selected aspects or steps that may be utilized in the implementation of the present invention. Some embodiments may be presented with reference to only certain aspects of the invention. Of course, the corresponding embodiments may be applied to other aspects as well.

本発明の実施形態例のより完全な理解のために、次の添付図面を参照しつつ以下の説明を参照されたい。 For a more complete understanding of the embodiments of the present invention, please refer to the following description with reference to the following accompanying drawings.

半導体装置の集積型受動デバイス（ＩＰＤ）を示す。An integrated passive device (IPD) of a semiconductor device is shown.

本発明のある実施形態による半導体装置を示す。A semiconductor device according to an embodiment of the present invention is shown.

本発明の別の実施形態による半導体装置を示す。A semiconductor device according to another embodiment of the present invention is shown.

本発明のある実施形態による方法のフローチャートを示す。A flowchart of the method according to an embodiment of the present invention is shown.

本発明のある実施形態による別の方法のフローチャートを示す。A flowchart of another method according to an embodiment of the present invention is shown.

図面の詳細な説明Detailed description of the drawing

複数の実施形態において、インダクタおよびキャパシタを用いて実現される受動部品および回路が開示される。例えば、集積型受動デバイス（ＩＰＤ）技術をハイブリッド集積された能動回路を用いたマルチチップモジュールのための集積化プラットフォームとして用いることもできる。 In a plurality of embodiments, passive components and circuits implemented using inductors and capacitors are disclosed. For example, integrated passive device (IPD) technology can also be used as an integrated platform for multi-chip modules with hybrid integrated active circuits.

集積型受動デバイス（ＩＰＤ）技術をクリーンルームにおける薄膜処理に適した任意の基板に製造できる。ＲＦ用途には、それらの良好なＲＦ特性ゆえに、典型的に溶融シリカ、石英または高抵抗率シリコンが用いられる。 Integrated passive device (IPD) technology can be manufactured on any substrate suitable for thin film processing in clean rooms. For RF applications, fused silica, quartz or high resistivity silicon are typically used because of their good RF properties.

高Ｑ受動部品および再配線層（ＲＤＬ：ｒｅ−ｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ）を有するために、集積型受動デバイス（ＩＰＤ）層をＣＭＯＳ、ＳｉＧｅまたはＧａＡｓなどの能動デバイスウェーハへ後処理することもできる。 Due to the high Q passive component and rewiring layer (RDL), the integrated passive device (IPD) layer can also be post-processed into an active device wafer such as CMOS, SiGe or GaAs.

ある実施形態においては、異なる目的のために異なる集積型受動デバイス（ＩＰＤ）プロセスを最適化できる。 In certain embodiments, different integrated passive device (IPD) processes can be optimized for different purposes.

本発明およびその潜在的な利点は、図面の図１〜５を参照することによって理解される。この文書では、同様の参照記号が同様の部分またはステップを示す。 The present invention and its potential advantages are understood by reference to FIGS. 1-5 of the drawings. In this document, similar reference symbols indicate similar parts or steps.

図１は、半導体装置１００の集積型受動デバイス（ＩＰＤ）を示す。 FIG. 1 shows an integrated passive device (IPD) of a semiconductor device 100.

半導体装置１００の上部にダイ（示されない）が結合されてよい。さらにまた、半導体装置１００の上部または下部に回路基板（示されない）が結合されてよい。結合のためにはんだボールが利用されてよい。 A die (not shown) may be coupled to the top of the semiconductor device 100. Furthermore, a circuit board (not shown) may be coupled to the top or bottom of the semiconductor device 100. Solder balls may be utilized for bonding.

半導体装置１００は、基板１１０、集積型受動デバイス（ＩＰＤ）１３０〜１４０、誘電体層１１１、および少なくとも１つのパッドまたは接続層１５０〜１５１を含む。 The semiconductor device 100 includes a substrate 110, an integrated passive device (IPD) 130-140, a dielectric layer 111, and at least one pad or connection layer 150-151.

基板１１０は、いくつかの実装において、ガラスまたはシリコン基板を備えてよい。集積型受動デバイス（ＩＰＤ）１３０〜１４０および誘電体層１１１が基板１１０の第１の表面（例えば、上面）上に示される。いくつかの実装において、集積型受動デバイス（ＩＰＤ）１３０〜１４０および誘電体層１１１は、基板１１０の第２の表面（例えば、底面）上、または両表面上に配置される。 The substrate 110 may include a glass or silicon substrate in some implementations. An integrated passive device (IPD) 130-140 and a dielectric layer 111 are shown on the first surface (eg, top surface) of the substrate 110. In some implementations, the integrated passive device (IPD) 130-140 and the dielectric layer 111 are located on a second surface (eg, bottom surface) of the substrate 110, or on both surfaces.

集積型受動デバイス（ＩＰＤ）１３０〜１４０は、キャパシタ、インダクタおよび抵抗器のうちの少なくとも１つであってよい。留意すべきは、図１が集積型受動デバイス（ＩＰＤ）１３０〜１４０の概念表現を示すことである。集積型受動デバイス（ＩＰＤ）１３０〜１４０の具体的な説明および例がさらに示され、記載される。 The integrated passive device (IPD) 130-140 may be at least one of a capacitor, an inductor and a resistor. It should be noted that FIG. 1 shows a conceptual representation of integrated passive devices (IPDs) 130-140. Specific description and examples of integrated passive devices (IPDs) 130-140 are further shown and described.

集積型受動デバイス（ＩＰＤ）プロセスは、高線質係数（Ｑ）インダクタ、キャパシタおよび伝送線路のような基本的ビルディングブロックを備えてよい。集積型受動デバイス（ＩＰＤ）を用いて実現されるのに適した高Ｑ部品および回路は、例えば、キャパシタ、インダクタ、バラン、フィルタ、整合ネットワーク、アンテナ、アンテナアレイ、およびフィードネットワークを備えてよい。 The integrated passive device (IPD) process may include basic building blocks such as high quality factor (Q) inductors, capacitors and transmission lines. High Q components and circuits suitable for implementation using integrated passive devices (IPDs) may include, for example, capacitors, inductors, baluns, filters, matched networks, antennas, antenna arrays, and feed networks.

無線周波数（ＲＦ）フロントエンドシステムのための集積化プラットフォームとして集積型受動デバイス（ＩＰＤ）プロセスを用いることができ、すべての受動素子が集積型受動デバイス（ＩＰＤ）基板上に配置され、集積型受動デバイス（ＩＰＤ）基板を考慮して能動要素が積み重ねられる。 An integrated passive device (IPD) process can be used as an integrated platform for radio frequency (RF) front-end systems, with all passive elements located on an integrated passive device (IPD) board and integrated passive. Active elements are stacked in consideration of the device (IPD) substrate.

パッド１５０〜１５１は、集積型受動デバイス（ＩＰＤ）１３０〜１４０へ電気的に結合するための少なくとも１つの金属層を備えてよい。半導体デバイス１００の金属層パッド１５０〜１５１が集積型受動デバイス（ＩＰＤ）端子１３０〜１３１へ結合されてよい。 Pads 150-151 may include at least one metal layer for electrical coupling to integrated passive devices (IPDs) 130-140. The metal layer pads 150 to 151 of the semiconductor device 100 may be coupled to the integrated passive device (IPD) terminals 130 to 131.

基板１１０および／または誘電体層１１１内に集積型受動デバイス（ＩＰＤ）１３０〜１４０の少なくとも一部が含まれてよい。集積型受動デバイス（ＩＰＤ）１３０〜１４０は、第１のＩＰＤ金属層１３０、第１のＩＰＤ誘電体層１４０、および第２のＩＰＤ金属層１３１を備える。第１のＩＰＤ金属層１３０は、基板１１０の第１の表面上に位置する。第１のＩＰＤ誘電体層１４０は、第１のＩＰＤ金属層１３０の一部分上に位置する。第２のＩＰＤ金属層１３１は、少なくとも第１のＩＰＤ誘電体層１４０上に位置する。 At least a portion of the integrated passive device (IPD) 130-140 may be contained within the substrate 110 and / or the dielectric layer 111. Integrated passive devices (IPDs) 130-140 include a first IPD metal layer 130, a first IPD dielectric layer 140, and a second IPD metal layer 131. The first IPD metal layer 130 is located on the first surface of the substrate 110. The first IPD dielectric layer 140 is located on a portion of the first IPD metal layer 130. The second IPD metal layer 131 is located on at least the first IPD dielectric layer 140.

図１にさらに示されるように、第１のＩＰＤ誘電体層１４０は、第１のＩＰＤ金属層１３０と第２のＩＰＤ金属層１３１との間に位置する。いくつかの実装において、第２のＩＰＤ金属層１３１の区域は、第１のＩＰＤ誘電体層１４０の区域と重なる。いくつかの実装において、第１のＩＰＤ誘電体層１４０は、誘電体層１１１の一部である。 As further shown in FIG. 1, the first IPD dielectric layer 140 is located between the first IPD metal layer 130 and the second IPD metal layer 131. In some implementations, the area of the second IPD metal layer 131 overlaps the area of the first IPD dielectric layer 140. In some implementations, the first IPD dielectric layer 140 is part of the dielectric layer 111.

集積型受動デバイス（ＩＰＤ）１３０〜１４０は、いくつかの実装においてキャパシタ（例えば、デカップリングキャパシタ）、抵抗器またはインダクタを備えてよい。集積型受動デバイス（ＩＰＤ）１３０〜１４０は、半導体デバイス１００の第１の表面（例えば、上面）または第２の表面上に配置されてよい。 Integrated Passive Devices (IPDs) 130-140 may include capacitors (eg, decoupling capacitors), resistors or inductors in some implementations. The integrated passive device (IPD) 130-140 may be located on a first surface (eg, top surface) or second surface of the semiconductor device 100.

半導体デバイス１００は、複数の集積型受動デバイス（ＩＰＤ）１３０〜１４０を備えてよい。 The semiconductor device 100 may include a plurality of integrated passive devices (IPDs) 130 to 140.

図２は、本発明のある実施形態による半導体装置２００を示す。半導体装置２００は、例えば、多金属層集積型受動デバイス（ＩＰＤ）を備えてよい。 FIG. 2 shows a semiconductor device 200 according to an embodiment of the present invention. The semiconductor device 200 may include, for example, a multi-metal layer integrated passive device (IPD).

半導体装置２００は、複数のＲＦ用途および超短波（ＶＨＦ：Ｖｅｒｙ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）〜ミリ波までの周波数に適した多目的技術を備えてよい。半導体装置２００は、薄膜抵抗器、金属インダクタ、および異なる金属層間の金属−絶縁体−金属（ＭＩＭ：ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）キャパシタをさらに備えてよい。 The semiconductor device 200 may be equipped with a plurality of RF applications and a multipurpose technique suitable for frequencies from very high frequency (VHF) to millimeter waves. The semiconductor device 200 may further include a thin film resistor, a metal inductor, and a metal-insulator-metal (MIM) capacitor between different metal layers.

半導体装置２００は、その少なくとも部分がある導電型のドーパントでドープされたシリコン基板層２１０、およびシリコン基板層２１０より上に形成された少なくとも１つの絶縁体層２１１、２２０、２４０を備え、少なくとも１つの絶縁体層２１１、２２０、２４０とシリコン基板層２１０のドーパントとは反対の電荷を有する。 The semiconductor device 200 comprises a silicon substrate layer 210 whose at least portion is doped with a conductive dopant, and at least one insulator layer 211, 220, 240 formed above the silicon substrate layer 210. The two insulator layers 211, 220, 240 and the silicon substrate layer 210 have opposite charges to the dopant.

ある実施形態において、半導体装置２００は、その少なくとも部分がある導電型のドーパントでドープされたシリコン基板層２１０、およびシリコン基板層２１０より上に形成された第１の絶縁体層２２０を備え、第１の絶縁体層２２０とシリコン基板層２１０のドーパントとは反対の電荷を有する。 In certain embodiments, the semiconductor device 200 comprises a silicon substrate layer 210, at least a portion thereof, doped with a conductive dopant, and a first insulator layer 220 formed above the silicon substrate layer 210. It has a charge opposite to that of the dopant of the insulator layer 220 and the silicon substrate layer 210 of 1.

第１の絶縁体層２２０は、シリコン基板層２１０およびそのドーパント特性に基づいて選択されてよい。 The first insulator layer 220 may be selected based on the silicon substrate layer 210 and its dopant characteristics.

例えば、シリコン基板層２１０がｐ型シリコン基板であるように選択されるならば、第１の絶縁体層２２０は、負の静電荷を備えるように選択される。 For example, if the silicon substrate layer 210 is selected to be a p-type silicon substrate, the first insulator layer 220 is selected to have a negative electrostatic charge.

ある実施形態において、第１の絶縁体層２２０は、第１の絶縁体層２２０がシリコン基板２１０のドーパントとは反対の静電荷を有するように選ばれる。第１の絶縁体層２２０内の静電荷が、そのときには、シリコン基板２１０と第１の絶縁体層２２０との間の界面に空乏領域を作り出すであろう。かかる空乏領域は、無線周波数（ＲＦ）信号がこの界面において送信されるのを防止する。 In certain embodiments, the first insulator layer 220 is chosen such that the first insulator layer 220 has an electrostatic charge opposite to that of the dopant on the silicon substrate 210. The static charge in the first insulator layer 220 will then create a depletion region at the interface between the silicon substrate 210 and the first insulator layer 220. Such a depletion region prevents radio frequency (RF) signals from being transmitted at this interface.

例えば、放射検出器の観点から、高抵抗率ｐ型シリコンと接触した負静電荷層ＡＬＤ窒化アルミニウムは、漏れ電流の低減をもたらすであろう。同じ効果が集積型受動デバイス（ＩＰＤ）について達成される。 For example, from the point of view of a radiation detector, a negative static charge layer ALD aluminum nitride in contact with high resistivity p-type silicon will result in a reduction in leakage current. The same effect is achieved for integrated passive devices (IPDs).

ある実施形態において、シリコン基板２１０は、ｐ型シリコンを備え、第１の絶縁層２２０は、シリコン基板２１０の観点から反対の静電荷を生成するために、ＡＬＤ、ＰＥＣＶＤ酸化物およびＰＥＣＶＤ窒化物などの、材料を備える。 In certain embodiments, the silicon substrate 210 comprises p-type silicon and the first insulating layer 220 includes ALDs, PECVD oxides, PECVD nitrides, etc. to generate opposite electrostatic charges in terms of the silicon substrate 210. Equipped with materials.

ある実施形態において、第１の絶縁体層２２０の厚さは、例えば、層２２０の静電荷および基板層２１０の特性に基づいて決定されてよい。従って、基板２１０の観点から第１の絶縁体層２２０の厚さを最適化することによって、装置２００の動作、特に、ＲＦ特性が改善される。 In certain embodiments, the thickness of the first insulator layer 220 may be determined, for example, based on the electrostatic charge of the layer 220 and the characteristics of the substrate layer 210. Therefore, by optimizing the thickness of the first insulator layer 220 from the viewpoint of the substrate 210, the operation of the apparatus 200, particularly the RF characteristics, is improved.

ある実施形態において、第１の絶縁体層２２０を成長させるために用いられる方法は、層２２０の静電荷に、結果として、装置２００の性能にも影響を与えうる。 In certain embodiments, the method used to grow the first insulator layer 220 can affect the electrostatic charge of the layer 220 and, as a result, the performance of the device 200.

例えば、ＰＥＣＶＤシランプロセス／酸化を用いて第１の絶縁層２２０のＰＥＣＶＤ酸化物を成長させることによって、第１の絶縁層２２０の静電荷は、例えば、熱酸化物を用いた場合より高い。 For example, by growing the PECVD oxide of the first insulating layer 220 using the PECVD silane process / oxidation, the static charge of the first insulating layer 220 is higher than, for example, with the thermal oxide.

ある実施形態において、第１の絶縁体層２２０は、パッシベーション層であると理解されてよい。 In certain embodiments, the first insulator layer 220 may be understood to be a passivation layer.

ある実施形態において、第１の絶縁層２２０（パッシベーション層）の組成および厚さは、シリコン基板などの基板層２１０に基づいて決定され、かつそれに依存してよい。第１の絶縁層２２０（パッシベーション層）は、複数の層を備えてよい。これらの複数の層は、絶縁体層および拡散バリア層のうちの少なくとも１つであってよく、これらの層は、複数のシステム、デバイスまたは装置を用いて成長されてよい。 In certain embodiments, the composition and thickness of the first insulating layer 220 (passivation layer) is determined and may depend on the substrate layer 210, such as a silicon substrate. The first insulating layer 220 (passivation layer) may include a plurality of layers. These plurality of layers may be at least one of an insulator layer and a diffusion barrier layer, and these layers may be grown using a plurality of systems, devices or devices.

ある実施形態において、半導体装置２００は、シリコン基板２１０と第１の金属層２３０との間に配置された第１の絶縁体層２２０を備える。第１の絶縁体層２２０は、基板層２１０の上面の少なくとも一部分、例えば、第１の金属層２３０の下面に対向するシリコン基板層２１０の部分を被ってよい。 In certain embodiments, the semiconductor device 200 comprises a first insulator layer 220 disposed between the silicon substrate 210 and the first metal layer 230. The first insulator layer 220 may cover at least a part of the upper surface of the substrate layer 210, for example, the portion of the silicon substrate layer 210 facing the lower surface of the first metal layer 230.

第２の絶縁体層２４０は、第１の金属層２３０要素と第２の金属層２３１要素との間に配置されてよく、第２の金属層２３１は、第１の金属層２３０より上に配置される。 The second insulator layer 240 may be arranged between the first metal layer 230 element and the second metal layer 231 element, and the second metal layer 231 is above the first metal layer 230. Be placed.

ある実施形態において、半導体装置２００は、第１の金属層２３０と第２の金属層２３１との間に配置された第２の絶縁体層２４０を備える。第２の絶縁体層２４０は、第１の金属層２３０の少なくとも一部分、例えば、第２の金属層２３１の下面に対向する第１の金属層２３０の上面の部分を被ってよい。 In certain embodiments, the semiconductor device 200 comprises a second insulator layer 240 disposed between the first metal layer 230 and the second metal layer 231. The second insulator layer 240 may cover at least a part of the first metal layer 230, for example, a portion of the upper surface of the first metal layer 230 facing the lower surface of the second metal layer 231.

第２の絶縁体層２４０の少なくとも一部分は、要素２３０、２５１間の接続を提供するために、第１の金属層２３０要素と第３の金属層２５０、２５１要素との間で途切れてよく、第３の金属層２５０、２５１は、第２の金属層２３１より上に配置される。 At least a portion of the second insulating layer 240 may be interrupted between the first metal layer 230 element and the third metal layer 250, 251 element to provide a connection between the elements 230, 251. The third metal layers 250 and 251 are arranged above the second metal layer 231.

ある実施形態において、半導体装置２００は、第２の絶縁体層２４０より上に配置された第３の絶縁体層２１１を備える。第３の絶縁体層２１１は、第２の金属層２３１と第３の金属層２５０、２５１との間に延びてよい。第３の絶縁体層２１１は、第２の絶縁体層２４０の少なくとも一部分および第２の金属層２３１の少なくとも一部分を被ってよい。第３の絶縁体層２１１の少なくとも一部分は、要素２３０、２５１間の接続を提供するために、第１の金属層２３０要素と第３の金属層２５０、２５１要素との間で途切れてよい。 In certain embodiments, the semiconductor device 200 comprises a third insulator layer 211 disposed above the second insulator layer 240. The third insulator layer 211 may extend between the second metal layer 231 and the third metal layers 250, 251. The third insulator layer 211 may cover at least a part of the second insulator layer 240 and at least a part of the second metal layer 231. At least a portion of the third insulator layer 211 may be interrupted between the first metal layer 230 element and the third metal layer 250, 251 element to provide a connection between the elements 230, 251.

ある実施形態において、第２の金属層２３１要素は、図２に示されるように、第２の金属層２３１要素の下面が第３の絶縁体層２１１の下面と、かつ第２の絶縁体層２４０の上面とも同じ高さになるように第３の絶縁体層２１１内に配置されてよい。 In one embodiment, in the second metal layer 231 element, as shown in FIG. 2, the lower surface of the second metal layer 231 element is the lower surface of the third insulator layer 211, and the second insulator layer is formed. It may be arranged in the third insulator layer 211 so as to be at the same height as the upper surface of the 240.

ある実施形態において、第３の絶縁体層２１１は、第２の金属層２３１の少なくとも一部分を被ってよい。第３の絶縁体層２１１の少なくとも一部分は、要素２３１、２５０間の接続を提供するために、第２の金属層２３１要素と第３の金属層２５０、２５１要素との間で途切れてよい。 In certain embodiments, the third insulator layer 211 may cover at least a portion of the second metal layer 231. At least a portion of the third insulator layer 211 may be interrupted between the second metal layer 231 element and the third metal layer 250, 251 element to provide a connection between the elements 231 and 250.

ある実施形態において、金属層２３０、２３１、２５０、２５１要素に対して少なくとも１つの金属層の表面上に延びる少なくとも１つのバリア層が形成されてよい。 In certain embodiments, at least one barrier layer may be formed that extends over the surface of at least one metal layer for the metal layers 230, 231, 250, and 251 elements.

バリア層は、減圧化学気相堆積窒化物（ＬＰＣＶＤ ＳｉＮ：ｌｏｗ−ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳｉＮ）またはプラズマ強化化学気相堆積窒化物（ＰＥＣＶＤ ＳｉＮ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳｉＮ）を備えてよい。 The barrier layer may be equipped with a vacuum chemical vapor deposition nitride (LPCVD SiN: low-pressure vapor deposition SiN) or a plasma-enhanced chemical vapor deposition nitride (PECVD SiN: plasma enhanced chemical vapor deposition SiN).

少なくとも１つの絶縁体層２２０は、原子層堆積（ＡＬＤ）成長された酸化アルミニウム層を備えてよい。原子層堆積（ＡＬＤ）成長された酸化アルミニウム層を基板２１０と接触するための第１の層２２０であるように配置することによって、改善された性能が達成される。絶縁体層２２０は、ＡＬＤ層の上部にＰＥＣＶＤ層を備えてもよい。 The at least one insulator layer 220 may comprise an atomic layer deposition (ALD) grown aluminum oxide layer. Improved performance is achieved by arranging the Atomic Layer Deposition (ALD) grown aluminum oxide layer to be the first layer 220 for contact with the substrate 210. The insulator layer 220 may include a PECVD layer on top of the ALD layer.

半導体装置２００の少なくとも１つの絶縁体層２２０、２４０は、テトラエチルオルソシリケート（ＴＥＯＳ：ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）など、プラズマ強化化学気相堆積（ＰＥＣＶＤ）層を備えてよい。 At least one insulator layer 220, 240 of the semiconductor device 200 may include a plasma-enhanced chemical vapor deposition (PECVD) layer such as tetraethyl orthosilicate (TEOS).

半導体装置２００の少なくとも１つの絶縁体層２１１は、スピンコートされたポリイミド層を備えてよい。 At least one insulator layer 211 of the semiconductor device 200 may include a spin-coated polyimide layer.

ある実施形態において、第１および第２の絶縁体層２２０、２４０のうちの少なくとも１つは、シリコン基板２１０より上に配置された、原子層堆積（ＡＬＤ）成長された負静電荷酸化アルミニウム層を備え、第３の絶縁体層２１１は、原子層堆積（ＡＬＤ）成長された酸化アルミニウム層より上に配置された、スピンコートされたポリイミド層を備える。 In certain embodiments, at least one of the first and second insulator layers 220, 240 is an atomic layer deposition (ALD) grown negative static charge aluminum oxide layer disposed above the silicon substrate 210. The third insulator layer 211 comprises a spin-coated polyimide layer disposed above the atomic layer deposition (ALD) grown aluminum oxide layer.

少なくとも１つの絶縁体層２２０、２４０の静電荷は、少なくとも１つの絶縁体層２１１、２２０、２４０とシリコン基板層２１０との間の界面に空乏または蓄積領域を生成する。 The electrostatic charge of at least one insulator layer 220, 240 creates a depletion or storage region at the interface between at least one insulator layer 211, 220, 240 and the silicon substrate layer 210.

ある実施形態において、導電パッドは、半導体装置２００の集積型受動デバイス（ＩＰＤ）へ電気的に結合するための少なくとも１つの金属層２３０、２３１、２５０、２５１要素へ接続されてよい。半導体装置２００の金属層パッドが、例えば、集積型受動デバイス（ＩＰＤ）端子へ結合されてよい。 In certain embodiments, the conductive pad may be connected to at least one metal layer 230, 231, 250, 251 element for electrical coupling to the integrated passive device (IPD) of the semiconductor device 200. The metal layer pad of the semiconductor device 200 may be coupled, for example, to an integrated passive device (IPD) terminal.

絶縁体層２１１、２２０、２４０は、装置２００のＲＦ性能に影響を与える。高抵抗率シリコン基板２１０と接触した第１の絶縁体層２２０は、第１の絶縁体層２２０がシリコン基板２１０のドーパントとは反対の静電荷を有するように選ばれるべきである。第１の絶縁体層２２０内の静電荷が、そのときには、シリコン１１０と第１の絶縁体２５０との間の界面に空乏領域を作り出すであろう。かかる空乏領域は、無線周波数（ＲＦ）信号がこの界面において送信されるのを防止する。 The insulator layers 211, 220 and 240 affect the RF performance of the apparatus 200. The first insulator layer 220 in contact with the high resistivity silicon substrate 210 should be selected so that the first insulator layer 220 has an electrostatic charge opposite to that of the dopant of the silicon substrate 210. The electrostatic charge in the first insulator layer 220 will then create a depletion region at the interface between the silicon 110 and the first insulator 250. Such a depletion region prevents radio frequency (RF) signals from being transmitted at this interface.

半導体装置２００のＲＦ性能を改善するために種々の方法がある。第１に、基板層２１０と比較して反対の静電荷を有する絶縁体層２２０を配置することによって空乏領域が生成されてよい。第２に、例えば、基板２１０および絶縁体層２２０の材料および形成方法の観点から絶縁体層２２０の厚さが最適化されてよい。第３に、実装に依存して、最小の静電荷を有する絶縁体層２２０が選択されてよい。種々の方法の組み合わせが同様に適用されてよい。 There are various methods for improving the RF performance of the semiconductor device 200. First, a depletion region may be created by arranging an insulator layer 220 having an electrostatic charge opposite to that of the substrate layer 210. Secondly, for example, the thickness of the insulator layer 220 may be optimized from the viewpoint of the material and the forming method of the substrate 210 and the insulator layer 220. Third, depending on the implementation, the insulator layer 220 with the least static charge may be selected. Combinations of different methods may be applied as well.

例えば、放射検出器の観点から、高抵抗率ｐ型シリコンと接触した負静電荷層ＡＬＤ酸化アルミニウムは、漏れ電流の低減をもたらすであろう。同じ効果が集積型受動デバイス（ＩＰＤ）について達成される。 For example, from the point of view of a radiation detector, a negative electrostatic charge layer ALD aluminum oxide in contact with high resistivity p-type silicon will result in a reduction in leakage current. The same effect is achieved for integrated passive devices (IPDs).

ある実施形態において、異なるＲＦ性能を生じさせるために異なる絶縁体堆積方法が用いられてよい。例えば、最小の静電荷をもつ薄い酸化物層２２０を用いてＲＦ性能が最適化されてもよい。 In certain embodiments, different insulation deposition methods may be used to produce different RF performance. For example, RF performance may be optimized with a thin oxide layer 220 with minimal static charge.

さらに注目されるのは、ＩＰＤ部品上で第１の絶縁体層２２０を消費しうるすべてのプロセスがＲＦ性能を悪化させかねないということである。例えば、基板２１０の熱酸化（高温）は、基板２１０の性能を悪化させないが、次に、酸化物がエッチング除去されて基板２１０が再酸化された場合には性能が弱められることがある。本記載および図２〜５を通じて開示される種々の実施形態によってこれを回避できる。 Of further note is that any process that can consume the first insulating layer 220 on an IPD component can degrade RF performance. For example, thermal oxidation (high temperature) of the substrate 210 does not deteriorate the performance of the substrate 210, but then the performance may be weakened when the oxide is removed by etching and the substrate 210 is reoxidized. This can be avoided by the various embodiments disclosed herein and through FIGS. 2-5.

ある実施形態において、高抵抗率シリコン２１０と接触した第１の絶縁体層２２０は、高抵抗率シリコンとは反対の静電荷を有するように選ばれるべきである。 In certain embodiments, the first insulator layer 220 in contact with the high resistivity silicon 210 should be chosen to have the opposite electrostatic charge to the high resistivity silicon.

ある実施形態において、第２の絶縁体層２４０は、最小の静電荷を有してよく、厚さは、小さく保たれてよい。 In certain embodiments, the second insulator layer 240 may have the least static charge and the thickness may be kept small.

ある実施形態において、半導体装置２００は、基板２１０、集積型受動デバイス（ＩＰＤ）金属層要素２３０、２３１、２５０、２５１、第１の絶縁体層２２０、第２の絶縁体層２４０、および第３の絶縁体層２１１を含む。絶縁体層のうちの１つに誘電体材料が用いられてよい。 In certain embodiments, the semiconductor device 200 comprises a substrate 210, an integrated passive device (IPD) metal layer element 230, 231, 250, 251, a first insulator layer 220, a second insulator layer 240, and a third. Includes the insulator layer 211 of. A dielectric material may be used for one of the insulator layers.

ある実施形態において、集積型受動デバイス（ＩＰＤ）処理は、特に高抵抗のシリコン基板２１０を用いて行われてよい。新規なアイソレータ（パッシベーション）層（単数または複数）をもつかかる高抵抗率シリコン基板２１０は、標準的なシリコンウェーハとは必ずしも同じように振舞わない。 In certain embodiments, the integrated passive device (IPD) process may be performed using a particularly high resistance silicon substrate 210. The high resistivity silicon substrate 210 with a new isolator (passivation) layer (s) does not necessarily behave in the same way as a standard silicon wafer.

集積型受動デバイス（ＩＰＤ）基板２１０と接触した絶縁体層２２０の厚さおよび材料種は、装置２００の性能に対して影響を与える。特に、ＲＦ性能が影響を受ける。 The thickness and material type of the insulator layer 220 in contact with the integrated passive device (IPD) substrate 210 affect the performance of the device 200. In particular, RF performance is affected.

基板２１０は、いくつかの実装において、ガラスまたはシリコン基板を備えてよい。集積型受動デバイス（ＩＰＤ）および絶縁用誘電体層が基板２１０の第１の表面（例えば、上面）上に示される。いくつかの実装において、集積型受動デバイス（ＩＰＤ）および絶縁用誘電体層は、基板２１０の第２の表面（例えば、底面）上、または両表面上に配置される。 The substrate 210 may include a glass or silicon substrate in some implementations. An integrated passive device (IPD) and an insulating dielectric layer are shown on the first surface (eg, top surface) of the substrate 210. In some implementations, the integrated passive device (IPD) and the insulating dielectric layer are located on a second surface (eg, bottom surface) of the substrate 210, or on both surfaces.

ある実施形態において、集積型受動デバイス（ＩＰＤ）は、キャパシタ、インダクタおよび抵抗器のうちの少なくとも１つであってよい。留意すべきは、図２が集積型受動デバイス（ＩＰＤ）の概念表現を示すことである。 In certain embodiments, the integrated passive device (IPD) may be at least one of a capacitor, an inductor and a resistor. It should be noted that FIG. 2 shows a conceptual representation of an integrated passive device (IPD).

集積型受動デバイス（ＩＰＤ）プロセスは、高線質係数（Ｑ）インダクタ、キャパシタおよび伝送線路のような基本的ビルディングブロックを備えてよい。集積型受動デバイス（ＩＰＤ）を用いて実現されるのに適した高Ｑ部品および回路は、例えば、キャパシタ、インダクタ、バラン、フィルタ、整合ネットワーク、アンテナ、アンテナアレイ、およびフィードネットワークを備えてよい。 The integrated passive device (IPD) process may include basic building blocks such as high quality factor (Q) inductors, capacitors and transmission lines. High Q components and circuits suitable for implementation using integrated passive devices (IPDs) may include, for example, capacitors, inductors, baluns, filters, matched networks, antennas, antenna arrays, and feed networks.

半導体装置２００は、例えば、薄膜抵抗器、または金属層要素２３０、２３１、２５０、２５１間の金属−絶縁体−金属（ＭＩＭ）キャパシタを備えてよい。さらにまた、例えば、高線質係数伝送線路および受動部品用に銅金属層が設けられてよい。複数の金属層がポリイミド層２１１によって分離されてよく、同じ金属層の異なる金属層要素が第２のポリイミド材料によって分離されてよい。さらなるステップとして、モジュールへの部品アセンブリを許容するためにフリップチップバンプが堆積されてよい。 The semiconductor device 200 may include, for example, a thin film resistor or a metal-insulator-metal (MIM) capacitor between the metal layer elements 230, 231, 250, 251. Furthermore, copper metal layers may be provided, for example, for high quality factor transmission lines and passive components. The plurality of metal layers may be separated by the polyimide layer 211, and different metal layer elements of the same metal layer may be separated by the second polyimide material. As a further step, flip-chip bumps may be deposited to allow component assembly to the module.

ＩＰＤプロセスのための誘電体材料としてＳｉＯ２が用いられてよいが、より高いキャパシタンス密度が必要であれば、他の材料も利用可能である。例えば、Ｔａ２Ｏ５、ＨｆＯまたはＺｒＯ２は、２５、１６および２０の誘電率を有する。薄膜抵抗器層の抵抗を用途に応じて選ぶことができる。例えば、標準プロセスの薄膜抵抗器の抵抗は、整合ＲＦ終端部および抵抗型ウィルキンソン電力分配器用抵抗器に有用である。ＲＦ ＭＥＭＳバイアス回路などの用途は、好ましくは５００オームを超える抵抗値を必要とする。 SiO2 may be used as the dielectric material for the IPD process, but other materials may be available if higher capacitance densities are required. For example, Ta2O5, HfO or ZrO2 has a dielectric constant of 25, 16 and 20. The resistance of the thin film resistor layer can be selected according to the application. For example, standard process thin film resistors resistors are useful for matched RF terminations and resistor type Wilkinson power distributor resistors. Applications such as RF MEMS bias circuits preferably require resistance values in excess of 500 ohms.

ある実施形態においては、高抵抗率シリコンと接触した第１の絶縁体層２２０として負静電荷ＡＬＤアルミナ（酸化アルミニウム層）を用いることができ、ＡＬＤの上部にはＰＥＣＶＤ ＴＥＯＳを用いることができるであろう。 In certain embodiments, negative electrostatic charge ALD alumina (aluminum oxide layer) can be used as the first insulator layer 220 in contact with the high resistivity silicon, and PECVD TEOS can be used on top of the ALD. There will be.

図３は、本発明の別の実施形態による半導体装置３００を示す。半導体装置３００は、例えば、多金属層集積型受動デバイス（ＩＰＤ）装置を備えてよい。 FIG. 3 shows a semiconductor device 300 according to another embodiment of the present invention. The semiconductor device 300 may include, for example, a multi-metal layer integrated passive device (IPD) device.

半導体装置３００は、複数のＲＦ用途および超短波（ＶＨＦ）〜ミリ波までの周波数に適した多目的技術を備えてよい。半導体装置３００は、薄膜抵抗器、金属インダクタ、および異なる金属層間の金属−絶縁体−金属（ＭＩＭ）キャパシタをさらに備えてよい。 The semiconductor device 300 may comprise multiple RF applications and multipurpose techniques suitable for frequencies from very high frequency (VHF) to millimeter waves. The semiconductor device 300 may further include a thin film resistor, a metal inductor, and a metal-insulator-metal (MIM) capacitor between different metal layers.

半導体装置３００は、その少なくとも部分がある導電型のドーパントでドープされたシリコン基板層２１０、およびシリコン基板層２１０より上に形成された少なくとも１つの絶縁体層２１１、２２０、２４０、３１２を備え、少なくとも１つの絶縁体層２２０とシリコン基板層２１０のドーパントとは反対の電荷を有する。 The semiconductor device 300 includes a silicon substrate layer 210 whose at least portion is doped with a conductive dopant, and at least one insulator layer 211, 220, 240, 312 formed above the silicon substrate layer 210. It has a charge opposite to that of the dopant of at least one insulator layer 220 and the silicon substrate layer 210.

ある実施形態において、半導体装置３００は、その少なくとも部分がある導電型のドーパントでドープされたシリコン基板層２１０、およびシリコン基板層２１０より上に形成された第１の絶縁体層２２０を備え、第１の絶縁体層２２０とシリコン基板層２１０のドーパントとは反対の電荷を有する。 In certain embodiments, the semiconductor device 300 comprises a silicon substrate layer 210, at least a portion thereof, doped with a conductive dopant, and a first insulator layer 220 formed above the silicon substrate layer 210. It has a charge opposite to that of the dopant of the insulator layer 220 and the silicon substrate layer 210 of 1.

第１の絶縁体層２２０は、シリコン基板層２１０およびそのドーパント特性に基づいて選択されてよい。 The first insulator layer 220 may be selected based on the silicon substrate layer 210 and its dopant characteristics.

例えば、シリコン基板層２１０がｐ型シリコン基板であるように選択されるならば、第１の絶縁体層２２０は、負の静電荷を備えるように選択される。 For example, if the silicon substrate layer 210 is selected to be a p-type silicon substrate, the first insulator layer 220 is selected to have a negative electrostatic charge.

ある実施形態において、第１の絶縁体層２２０は、第１の絶縁体層２２０がシリコン基板２１０のドーパントとは反対の静電荷を有するように選ばれる。第１の絶縁体層２２０内の静電荷が、そのときには、シリコン基板２１０と第１の絶縁体２２０との間の界面に空乏領域を作り出すであろう。かかる空乏領域は、無線周波数（ＲＦ）信号がこの界面において送信されるのを防止する。 In certain embodiments, the first insulator layer 220 is chosen such that the first insulator layer 220 has an electrostatic charge opposite to that of the dopant on the silicon substrate 210. The static charge in the first insulator layer 220 will then create a depletion region at the interface between the silicon substrate 210 and the first insulator 220. Such a depletion region prevents radio frequency (RF) signals from being transmitted at this interface.

例えば、放射検出器の観点から、高抵抗率ｐ型シリコンと接触した負静電荷層ＡＬＤ酸化／窒化アルミニウムは、漏れ電流の低減をもたらすであろう。同じ効果が集積型受動デバイス（ＩＰＤ）について達成される。 For example, from the point of view of a radiation detector, a negative static charge layer ALD oxide / aluminum nitride in contact with high resistivity p-type silicon will result in a reduction in leakage current. The same effect is achieved for integrated passive devices (IPDs).

代わりに、例えば、高抵抗率ｎ型シリコンと接触した正静電荷層ＡＬＤ酸化／窒化アルミニウムが用いられてもよい。 Alternatively, for example, a positive static charge layer ALD oxidized / aluminum nitride in contact with high resistivity n-type silicon may be used.

ある実施形態において、シリコン基板２１０は、ｐ型シリコンを備え、第１の絶縁層２２０は（例えば、単独でまたは第２の絶縁体層２４０と組み合わせて）、シリコン基板２１０の観点から反対の静電荷を生成するために、ＡＬＤ酸化アルミニウム（Ａｌ２Ｏ３）、ＰＥＣＶＤ酸化物およびＰＥＣＶＤ窒化物などの、材料を備える。 In certain embodiments, the silicon substrate 210 comprises p-type silicon and the first insulating layer 220 (eg, alone or in combination with the second insulating layer 240) is the opposite static in terms of the silicon substrate 210. Materials such as ALD aluminum oxide (Al2O3), PECVD oxides and PECVD nitrides are provided to generate charges.

ある実施形態において、第１の絶縁体層２２０の厚さは、例えば、第１の絶縁体層２２０の静電荷および基板層２１０の特性に基づいて決定されてよい。従って、基板２１０の観点から第１の絶縁体層２２０の厚さを最適化することによって、装置３００の動作、特に、ＲＦ特性が改善されうる。 In certain embodiments, the thickness of the first insulator layer 220 may be determined, for example, based on the electrostatic charge of the first insulator layer 220 and the characteristics of the substrate layer 210. Therefore, by optimizing the thickness of the first insulator layer 220 from the viewpoint of the substrate 210, the operation of the apparatus 300, particularly the RF characteristics, can be improved.

ある実施形態において、第１の絶縁体層２２０を成長させるために用いられる方法は、層２２０の静電荷に、結果として、装置３００の性能にも影響を与えうる。 In certain embodiments, the method used to grow the first insulator layer 220 can affect the electrostatic charge of the layer 220 and, as a result, the performance of the device 300.

例えば、ＰＥＣＶＤシランプロセス／酸化を用いて第１の絶縁層２２０のＰＥＣＶＤ酸化物を成長させることによって、第１の絶縁層２２０の静電荷は、例えば、熱酸化物を用いた場合より高い。 For example, by growing the PECVD oxide of the first insulating layer 220 using the PECVD silane process / oxidation, the static charge of the first insulating layer 220 is higher than, for example, with the thermal oxide.

ある実施形態において、第１の絶縁体層２２０は、パッシベーション層であると理解されてよい。 In certain embodiments, the first insulator layer 220 may be understood to be a passivation layer.

ある実施形態において、第１の絶縁層２２０（パッシベーション層）の組成および厚さは、シリコン基板などの、基板層２１０に基づいて決定され、かつそれに依存してよい。第１の絶縁層２２０（パッシベーション層）は、複数の層を備えてよい。これらの複数の層は、絶縁体層および拡散バリア層のうちの少なくとも１つであってよく、これらの層は、複数のシステム、デバイスまたは装置を用いて成長されてよい。 In certain embodiments, the composition and thickness of the first insulating layer 220 (passivation layer) is determined and may depend on the substrate layer 210, such as a silicon substrate. The first insulating layer 220 (passivation layer) may include a plurality of layers. These plurality of layers may be at least one of an insulator layer and a diffusion barrier layer, and these layers may be grown using a plurality of systems, devices or devices.

ある実施形態において、半導体装置３００は、シリコン基板層２１０と第１の金属層２３０との間に配置された第１の絶縁体層２２０を備える。第１の絶縁体層２２０は、基板層２１０の上面の少なくとも一部分、例えば、第１の金属層２３０の下面に対向する基板層２１０の部分を被ってよい。 In certain embodiments, the semiconductor device 300 comprises a first insulator layer 220 disposed between the silicon substrate layer 210 and the first metal layer 230. The first insulator layer 220 may cover at least a part of the upper surface of the substrate layer 210, for example, the portion of the substrate layer 210 facing the lower surface of the first metal layer 230.

ある実施形態において、半導体装置３００は、第１の金属層２３０と第２の金属層２３１との間に配置された第２の絶縁体層２４０を備える。第２の絶縁体層２４０は、第１の金属層２３０の少なくとも一部分、例えば、第２の金属層２３１の下面に対向する第１の金属層２３０の上面の部分を被ってよい。 In certain embodiments, the semiconductor device 300 comprises a second insulator layer 240 disposed between the first metal layer 230 and the second metal layer 231. The second insulator layer 240 may cover at least a part of the first metal layer 230, for example, a portion of the upper surface of the first metal layer 230 facing the lower surface of the second metal layer 231.

第２の絶縁体層２４０の少なくとも一部分は、要素２３０、２５１間の接続を提供するために、第１の金属層２３０要素と第３の金属層２５０、２５１要素との間で途切れてよく、第３の金属層２５０、２５１は、第２の金属層２３１より上に配置される。 At least a portion of the second insulating layer 240 may be interrupted between the first metal layer 230 element and the third metal layer 250, 251 element to provide a connection between the elements 230, 251. The third metal layers 250 and 251 are arranged above the second metal layer 231.

ある実施形態において、半導体装置３００は、第２の絶縁体層２４０より上に配置された第３の絶縁体層２１１を備える。第３の絶縁体層２１１は、第２の金属層２３１と第３の金属層２５０、２５１との間に延びてよい。第３の絶縁体層２１１は、第２の絶縁体層２４０の少なくとも一部分および第２の金属層２３１要素を被ってよい。第３の絶縁体層２１１の少なくとも一部分は、要素２３０、２５１間の接続を提供するために、第１の金属層２３０要素と第３の金属層２５０、２５１要素との間で途切れてよい。第３の絶縁体層２１１の少なくとも一部分は、要素２３１、２５０間の接続を提供するために、第２の金属層２３１要素と第３の金属層２５０、２５１要素との間で途切れてよい。 In certain embodiments, the semiconductor device 300 comprises a third insulator layer 211 disposed above the second insulator layer 240. The third insulator layer 211 may extend between the second metal layer 231 and the third metal layers 250, 251. The third insulator layer 211 may cover at least a part of the second insulator layer 240 and the second metal layer 231 element. At least a portion of the third insulator layer 211 may be interrupted between the first metal layer 230 element and the third metal layer 250, 251 element to provide a connection between the elements 230, 251. At least a portion of the third insulator layer 211 may be interrupted between the second metal layer 231 element and the third metal layer 250, 251 element to provide a connection between the elements 231 and 250.

ある実施形態において、第２の金属層２３１要素は、図３に示されるように、第２の金属層２３１要素の下面が第３の絶縁体層２１１の下面と、かつ第２の絶縁体層２４０の上面とも同じ高さになるように第３の絶縁体層２１１内に配置されてよい。 In one embodiment, in the second metal layer 231 element, as shown in FIG. 3, the lower surface of the second metal layer 231 element is the lower surface of the third insulator layer 211, and the second insulator layer is formed. It may be arranged in the third insulator layer 211 so as to be at the same height as the upper surface of the 240.

ある実施形態において、金属層２３０、２３１、２５０、２５１要素に対して少なくとも１つの金属層の表面上に延びる少なくとも１つのバリア層が形成されてよい。 In certain embodiments, at least one barrier layer may be formed that extends over the surface of at least one metal layer for the metal layers 230, 231, 250, and 251 elements.

バリア層は、減圧化学気相堆積窒化物（ＬＰＣＶＤ ＳｉＮ）またはプラズマ強化化学気相堆積窒化物（ＰＥＣＶＤ ＳｉＮ）を備えてよい。 The barrier layer may comprise decompression chemical vapor deposition nitride (LPCVD SiN) or plasma enhanced chemical gas phase deposition nitride (PECVD SiN).

少なくとも１つの絶縁体層２２０は、原子層堆積（ＡＬＤ）成長された酸化アルミニウム層を備えてよい。 The at least one insulator layer 220 may comprise an atomic layer deposition (ALD) grown aluminum oxide layer.

半導体装置２００の少なくとも１つの絶縁体層２２０、２４０は、テトラエチルオルソシリケート（ＴＥＯＳ）など、プラズマ強化化学気相堆積（ＰＥＣＶＤ）層を備えてよい。 At least one insulator layer 220, 240 of the semiconductor device 200 may include a plasma-enhanced chemical vapor deposition (PECVD) layer, such as tetraethyl orthosilicate (TEOS).

半導体装置２００の少なくとも１つの絶縁体層２１１は、スピンコートされたポリイミド層を備えてよい。 At least one insulator layer 211 of the semiconductor device 200 may include a spin-coated polyimide layer.

ある実施形態において、第１および第２の絶縁体層２２０、２４０のうちの少なくとも１つは、シリコン基板２１０より上に配置された、原子層堆積（ＡＬＤ）成長された負静電荷酸化アルミニウム層を備え、第３の絶縁体層２１１は、原子層堆積（ＡＬＤ）成長された酸化アルミニウム層より上に配置された、スピンコートされたポリイミド層を備える。 In certain embodiments, at least one of the first and second insulator layers 220, 240 is an atomic layer deposition (ALD) grown negative static charge aluminum oxide layer disposed above the silicon substrate 210. The third insulator layer 211 comprises a spin-coated polyimide layer disposed above the atomic layer deposition (ALD) grown aluminum oxide layer.

少なくとも１つの絶縁体層２２０、２４０の静電荷は、少なくとも１つの絶縁体層２１１、２２０、２４０とシリコン基板層２１０との間の界面に空乏領域を生成する。 The electrostatic charge of at least one insulator layer 220, 240 creates a depletion region at the interface between at least one insulator layer 211, 220, 240 and the silicon substrate layer 210.

ある実施形態において、半導体装置３００は、第３の絶縁体層２１１より上に配置された第４の絶縁体層３１２を備える。第４の絶縁体層３１２は、示されるように、第３の金属層２５０、２５１要素を被って、さらに要素２５０、２５１間で水平方向に延びてよい。第４の絶縁体層３１２は、第３の絶縁体層２１１の少なくとも一部分を被ってよい。第４の絶縁体層３１２の少なくとも一部分は、第４の絶縁体層を通る少なくとも１つの金属層２５０、２５１要素への接続を提供するために途切れてよい。第４の絶縁体層３１２の途切れは、例えば、半導体装置３００へ外部接続を提供するため、第３の金属層２５０、２５１要素とフリップバンプ３５１との間の接続パッド３５０のために配置されてよい。 In certain embodiments, the semiconductor device 300 comprises a fourth insulator layer 312 disposed above the third insulator layer 211. The fourth insulator layer 312 may cover the third metal layer 250, 251 elements and further extend horizontally between the elements 250, 251 as shown. The fourth insulator layer 312 may cover at least a part of the third insulator layer 211. At least a portion of the fourth insulator layer 312 may be interrupted to provide a connection to at least one metal layer 250, 251 element through the fourth insulator layer. The break in the fourth insulator layer 312 is arranged, for example, for the connection pad 350 between the third metal layer 250, 251 element and the flip bump 351 to provide an external connection to the semiconductor device 300. good.

ある実施形態において、半導体装置３００の第４の絶縁体層３１２は、例えば、テトラエチルオルソシリケート（ＴＥＯＳ）または他の何らかの誘電体材料など、プラズマ強化化学気相堆積（ＰＥＣＶＤ）層を備えてよい。 In certain embodiments, the fourth insulator layer 312 of the semiconductor device 300 may comprise a plasma-enhanced chemical vapor deposition (PECVD) layer, such as, for example, tetraethyl orthosilicate (TEOS) or some other dielectric material.

ある実施形態において、導電パッド３５０、３５１は、半導体装置３００の集積型受動デバイス（ＩＰＤ）へ電気的に結合するための少なくとも１つの金属層２３０、２３１、２５０、２５１要素へ接続されてよい。半導体装置３００の金属層パッドが、例えば、集積型受動デバイス（ＩＰＤ）端子へ結合されてよい。 In certain embodiments, the conductive pads 350, 351 may be connected to at least one metal layer 230, 231, 250, 251 element for electrical coupling to the integrated passive device (IPD) of the semiconductor device 300. The metal layer pad of the semiconductor device 300 may be coupled to, for example, an integrated passive device (IPD) terminal.

絶縁体層２１１、２２０、２４０、３１２のうちの少なくとも１つが装置３００のＲＦ性能に影響を与えうる。高抵抗率シリコン基板２１０と接触した第１の絶縁体層２２０は、第１の絶縁体層２２０がシリコン基板２１０のドーパントとは反対の静電荷を有するように選ばれるべきである。第１の絶縁体層２２０内の静電荷が、そのときには、シリコン１１０と第１の絶縁体２５０との間の界面に空乏領域を作り出すであろう。かかる空乏領域は、無線周波数（ＲＦ）信号がこの界面において送信されるのを防止する。 At least one of the insulator layers 211, 220, 240, 312 can affect the RF performance of the device 300. The first insulator layer 220 in contact with the high resistivity silicon substrate 210 should be selected so that the first insulator layer 220 has an electrostatic charge opposite to that of the dopant of the silicon substrate 210. The electrostatic charge in the first insulator layer 220 will then create a depletion region at the interface between the silicon 110 and the first insulator 250. Such a depletion region prevents radio frequency (RF) signals from being transmitted at this interface.

半導体装置３００のＲＦ性能を改善するために種々の方法がある。第１に、基板層２１０と比較して反対の静電荷を有する絶縁体層２２０を配置することによって空乏区域が生成されてよい。第２に、例えば、基板２１０および絶縁体層２２０の材料および形成方法の観点から絶縁体層２２０の厚さが最適化されてよい。第３に、実装に依存して、最小の静電荷を有する絶縁体層２２０が選択されてよい。種々の方法の組み合わせが同様に適用されてよい。 There are various methods for improving the RF performance of the semiconductor device 300. First, a depletion region may be created by arranging an insulator layer 220 having an electrostatic charge opposite to that of the substrate layer 210. Secondly, for example, the thickness of the insulator layer 220 may be optimized from the viewpoint of the material and the forming method of the substrate 210 and the insulator layer 220. Third, depending on the implementation, the insulator layer 220 with the least static charge may be selected. Combinations of different methods may be applied as well.

例えば、放射検出器の観点から、高抵抗率ｐ型シリコンと接触した負静電荷層ＡＬＤ酸化アルミニウムは、漏れ電流の低減をもたらすであろう。同じ効果が集積型受動デバイス（ＩＰＤ）について達成される。 For example, from the point of view of a radiation detector, a negative electrostatic charge layer ALD aluminum oxide in contact with high resistivity p-type silicon will result in a reduction in leakage current. The same effect is achieved for integrated passive devices (IPDs).

ある実施形態において、異なるＲＦ性能を生じさせるために異なる絶縁体堆積方法が用いられてよい。例えば、最小の静電荷をもつ薄い酸化物層２２０を用いてＲＦ性能が最適化されてもよい。 In certain embodiments, different insulation deposition methods may be used to produce different RF performance. For example, RF performance may be optimized with a thin oxide layer 220 with minimal static charge.

さらに注目されるのは、ＩＰＤ部品上で第１の絶縁体層２２０を消費しうるすべてのプロセスがＲＦ性能を悪化させかねないということである。例えば、基板２１０の熱酸化（高温）は、基板２１０の性能を悪化させないが、次に、酸化物がエッチング除去されて基板２１０が再酸化された場合には性能が弱められることがある。本記載および図２〜５を通じて開示される種々の実施形態によってこれを回避できる。 Of further note is that any process that can consume the first insulating layer 220 on an IPD component can degrade RF performance. For example, thermal oxidation (high temperature) of the substrate 210 does not deteriorate the performance of the substrate 210, but then the performance may be weakened when the oxide is removed by etching and the substrate 210 is reoxidized. This can be avoided by the various embodiments disclosed herein and through FIGS. 2-5.

ある実施形態において、高抵抗率シリコン２１０と接触した第１の絶縁体層２２０は、高抵抗率シリコンとは反対の静電荷を有するように選ばれるべきである。 In certain embodiments, the first insulator layer 220 in contact with the high resistivity silicon 210 should be chosen to have the opposite electrostatic charge to the high resistivity silicon.

ある実施形態において、第２の絶縁体層２４０は、最小の静電荷を有してよく、厚さは、小さく保たれてよい。 In certain embodiments, the second insulator layer 240 may have the least static charge and the thickness may be kept small.

ある実施形態において、半導体装置３００は、基板２１０、集積型受動デバイス（ＩＰＤ）金属層要素２３０、２３１、２５０、２５１、第１の絶縁体層２２０、第２の絶縁体層２４０、第３の絶縁体層２１１および第４の絶縁体層３１２を含む。さらにまた、導電パッドおよび／またはフリップバンプ３５０、３５１が含まれる。絶縁体層のうちの１つに誘電体材料が用いられてよい。 In certain embodiments, the semiconductor device 300 comprises a substrate 210, an integrated passive device (IPD) metal layer element 230, 231, 250, 251, a first insulator layer 220, a second insulator layer 240, a third. It includes an insulator layer 211 and a fourth insulator layer 312. Furthermore, conductive pads and / or flip bumps 350, 351 are included. A dielectric material may be used for one of the insulator layers.

ある実施形態において、集積型受動デバイス（ＩＰＤ）処理は、特に高抵抗のシリコン基板２１０を用いて行われてよい。新規なアイソレータ（パッシベーション）層（単数または複数）をもつかかる高抵抗率シリコン基板２１０は、標準的なシリコンウェーハとは必ずしも同じように振舞わない。 In certain embodiments, the integrated passive device (IPD) process may be performed using a particularly high resistance silicon substrate 210. The high resistivity silicon substrate 210 with a new isolator (passivation) layer (s) does not necessarily behave in the same way as a standard silicon wafer.

集積型受動デバイス（ＩＰＤ）基板２１０と接触した絶縁体層２２０の厚さおよび材料種は、装置２００の性能に対して影響を与える。特に、ＲＦ性能が影響を受ける。 The thickness and material type of the insulator layer 220 in contact with the integrated passive device (IPD) substrate 210 affect the performance of the device 200. In particular, RF performance is affected.

基板２１０は、いくつかの実装において、ガラスまたはシリコン基板を備えてよい。集積型受動デバイス（ＩＰＤ）および絶縁用誘電体層が基板２１０の第１の表面（例えば、上面）上に示される。いくつかの実装において、集積型受動デバイス（ＩＰＤ）および絶縁用誘電体層は、基板２１０の第２の表面（例えば、底面）上、または両表面上に配置される。 The substrate 210 may include a glass or silicon substrate in some implementations. An integrated passive device (IPD) and an insulating dielectric layer are shown on the first surface (eg, top surface) of the substrate 210. In some implementations, the integrated passive device (IPD) and the insulating dielectric layer are located on a second surface (eg, bottom surface) of the substrate 210, or on both surfaces.

ある実施形態において、集積型受動デバイス（ＩＰＤ）は、キャパシタ、インダクタおよび抵抗器のうちの少なくとも１つであってよい。留意すべきは、図３が集積型受動デバイス（ＩＰＤ）の概念表現を示すことである。 In certain embodiments, the integrated passive device (IPD) may be at least one of a capacitor, an inductor and a resistor. It should be noted that FIG. 3 shows a conceptual representation of an integrated passive device (IPD).

集積型受動デバイス（ＩＰＤ）プロセスは、高線質係数（Ｑ）インダクタ、キャパシタおよび伝送線路のような基本的ビルディングブロックを備えてよい。集積型受動デバイス（ＩＰＤ）を用いて実現されるのに適した高Ｑ部品および回路は、例えば、キャパシタ、インダクタ、バラン、フィルタ、整合ネットワーク、アンテナ、アンテナアレイ、およびフィードネットワークを備えてよい。 The integrated passive device (IPD) process may include basic building blocks such as high quality factor (Q) inductors, capacitors and transmission lines. High Q components and circuits suitable for implementation using integrated passive devices (IPDs) may include, for example, capacitors, inductors, baluns, filters, matched networks, antennas, antenna arrays, and feed networks.

半導体装置３００は、例えば、薄膜抵抗器、または金属層要素２３０、２３１、２５０、２５１、３５０、３５１間の金属−絶縁体−金属（ＭＩＭ）キャパシタを備えてよい。さらにまた、例えば、高線質係数伝送線路および受動部品用に銅金属層が設けられてよい。複数の金属層がポリイミド層２１１、３１２によって分離されてよく、同じ金属層の異なる金属層要素が第２のポリイミド材料によって分離されてよい。さらなるステップとして、モジュールへの部品アセンブリを許容するためにフリップチップバンプが堆積されてよい。 The semiconductor device 300 may include, for example, a thin film resistor or a metal-insulator-metal (MIM) capacitor between the metal layer elements 230, 231, 250, 251, 350, 351. Furthermore, copper metal layers may be provided, for example, for high quality factor transmission lines and passive components. The plurality of metal layers may be separated by the polyimide layers 211 and 312, and different metal layer elements of the same metal layer may be separated by the second polyimide material. As a further step, flip-chip bumps may be deposited to allow component assembly to the module.

ＩＰＤプロセスのための誘電体材料としてＳｉＯ２が用いられてよいが、より高いキャパシタンス密度が必要であれば、他の材料も利用可能である。例えば、Ｔａ２Ｏ５、ＨｆＯまたはＺｒＯ２は、２５、１６および２０の誘電率を有する。薄膜抵抗器層の抵抗を用途に応じて選ぶことができる。例えば、標準プロセスの薄膜抵抗器の抵抗は、整合ＲＦ終端部および抵抗型ウィルキンソン電力分配器用抵抗器に有用である。ＲＦ ＭＥＭＳバイアス回路などの用途は、好ましくは５００オームを超える抵抗値を必要とする。 SiO2 may be used as the dielectric material for the IPD process, but other materials may be available if higher capacitance densities are required. For example, Ta2O5, HfO or ZrO2 has a dielectric constant of 25, 16 and 20. The resistance of the thin film resistor layer can be selected according to the application. For example, standard process thin film resistors resistors are useful for matched RF terminations and resistor type Wilkinson power distributor resistors. Applications such as RF MEMS bias circuits preferably require resistance values in excess of 500 ohms.

ある実施形態において、高抵抗率シリコンと接触した第１の絶縁体層２２０として負静電荷ＡＬＤアルミナ酸化物を用いることができ、ＡＬＤの上部にはＰＥＣＶＤ ＴＥＯＳを用いることができるであろう。 In certain embodiments, a negative static charge ALD alumina oxide could be used as the first insulating layer 220 in contact with the high resistivity silicon, and PECVD TEOS could be used on top of the ALD.

ある実施形態において、半導体装置２００、３００は、その少なくとも部分がある導電型（例えば、ｐ型）のドーパントでドープされたシリコン基板層２１０を備え、第１の絶縁体層２２０は、シリコン基板層２１０より上に形成され、第１の絶縁体層２２０とシリコン基板層２１０のドーパントとは反対の電荷を有する。第１の絶縁体層２２０は、複数の材料の組み合わせであってよい。第１の絶縁体層２２０は、ＡＬＤアルミナ酸化物層（例えば、Ａｌ２Ｏ３）、絶縁体酸化物および絶縁体窒化物を備えてよい。 In certain embodiments, the semiconductor devices 200, 300 include a silicon substrate layer 210 doped with a conductive (eg, p-type) dopant having at least a portion thereof, and the first insulator layer 220 is a silicon substrate layer. It is formed above 210 and has a charge opposite to that of the dopant of the first insulator layer 220 and the silicon substrate layer 210. The first insulator layer 220 may be a combination of a plurality of materials. The first insulator layer 220 may include an ALD alumina oxide layer (for example, Al2O3), an insulator oxide, and an insulator nitride.

絶縁体酸化物は、例えば、シラン酸化物、ＴＥＯＳ酸化物、また熱酸化物を備えてよい。例えば、ＰＥＣＶＤシランプロセス／酸化を用いて第１の絶縁層２２０のＰＥＣＶＤ酸化物を成長させることによって、第１の絶縁層２２０の静電荷は、例えば、熱酸化物を用いた場合より高い。 The insulator oxide may include, for example, a silane oxide, a TEOS oxide, or a thermal oxide. For example, by growing the PECVD oxide of the first insulating layer 220 using the PECVD silane process / oxidation, the static charge of the first insulating layer 220 is higher than, for example, with the thermal oxide.

絶縁体窒化物は、例えば、ＰＥＣＶＤまたはＬＰＣＶＤ窒化物（ＳｉＮ）を備えてよい。 The insulator nitride may include, for example, PECVD or LPCVD nitride (SiN).

ある実施形態において、第１の絶縁体層２２０は、ＡＬＤアルミナ酸化物層（例えば、Ａｌ２Ｏ３）、ＰＥＣＶＤ酸化物（シランプロセス／酸化）を備える絶縁体酸化物、およびＰＥＣＶＤ窒化物（ＳｉＮ）を備えるバリアとしての絶縁体窒化物の組み合わせである。 In certain embodiments, the first insulator layer 220 comprises an ALD alumina oxide layer (eg, Al2O3), an insulator oxide with a PECVD oxide (silane process / oxidation), and a PECVD nitride (SiN). It is a combination of insulator nitride as a barrier.

ある実施形態において、絶縁体層２２０、２４０、２１１、３１２のうちの少なくとも２つは、異なる材料またはサブ層２２０、２４０を備える一体化された絶縁体層として提供されてよい。 In certain embodiments, at least two of the insulator layers 220, 240, 211, 312 may be provided as an integrated insulator layer comprising different materials or sublayers 220, 240.

図４は、本発明のある実施形態による方法のフローチャートを示す。 FIG. 4 shows a flowchart of a method according to an embodiment of the present invention.

不活性化されたシリコン基板を備える半導体装置を作製するための方法がステップ４１０において開始される。ステップ４２０において、シリコン基板が提供される。このステップは、例えば、典型的な反応器ツール、例えば、ＡＬＤタイプのプロセスを実施するのに適したツールの反応空間中にシリコン基板を持ち込むことを備えてよい。シリコン基板層の少なくとも一部分がある導電型のドーパントでドープされる。ステップ４３０において、パッシベーション層がシリコン基板層上に堆積され、パッシベーション層とシリコン基板層のドーパントとは反対の電荷を有する。パッシベーション層は、種々の実施形態に開示されるように、第１の絶縁体層を備えてよい。ステップ４４０において、少なくとも１つの金属層がパッシベーション層より上に形成される。ステップ４５０において、例えば、第２、第３および第４の層など、さらなる絶縁体層を堆積すること、および、例えば、第２および第３の層など、さらなる金属層を形成することが行われる。ステップ４６０において、方法が終了する。 A method for making a semiconductor device with an inactivated silicon substrate is initiated in step 410. In step 420, a silicon substrate is provided. This step may comprise, for example, bringing a silicon substrate into the reaction space of a typical reactor tool, eg, a tool suitable for carrying out an ALD-type process. It is doped with a conductive dopant that has at least a portion of the silicon substrate layer. In step 430, the passivation layer is deposited on the silicon substrate layer and has a charge opposite to that of the dopant of the passivation layer and the silicon substrate layer. The passivation layer may include a first insulating layer, as disclosed in various embodiments. In step 440, at least one metal layer is formed above the passivation layer. In step 450, depositing additional insulating layers, such as, for example, second, third and fourth layers, and forming additional metal layers, such as, for example, second and third layers. .. At step 460, the method ends.

図５は、本発明のある実施形態による別の方法のフローチャートを示す。 FIG. 5 shows a flowchart of another method according to an embodiment of the present invention.

不活性化されたシリコン基板を備える半導体装置を作製するための方法がステップ５１０において開始される。ステップ５２０において、シリコン基板が提供される。このステップは、例えば、典型的な反応器ツール、例えば、ＡＬＤタイプのプロセスを実施するのに適したツールの反応空間中にシリコン基板を持ち込むことを備えてよい。シリコン基板層の少なくとも一部分がある導電型のドーパントでドープされる。ステップ５３０において、パッシベーション層がシリコン基板層上に堆積され、パッシベーション層とシリコン基板層のドーパントとは反対の電荷を有する。ステップ５４０において、金属層がパッシベーション層より上に形成される。随意的に、バリア層が金属層と接続して堆積されてよい。ステップ５５０において、少なくとも１つの絶縁体層が金属層より上に形成される。ステップ５６０において、集積型受動デバイス（ＩＰＤ）要素を提供するために、例えば、第２および第３の層など、さらなる金属層を形成すること、およびさらなる絶縁体層を堆積することが行われ、少なくとも１つの絶縁体層の少なくとも一部分が少なくとも２つの金属層間に配置される。ステップ５７０において、導電パッドおよび／またはフリップバンプが装置のために生成されてよい。ステップ５８０において、方法が終了する。 A method for making a semiconductor device with an inactivated silicon substrate is initiated in step 510. In step 520, a silicon substrate is provided. This step may comprise, for example, bringing a silicon substrate into the reaction space of a typical reactor tool, eg, a tool suitable for carrying out an ALD-type process. It is doped with a conductive dopant that has at least a portion of the silicon substrate layer. In step 530, the passivation layer is deposited on the silicon substrate layer and has a charge opposite to that of the dopant of the passivation layer and the silicon substrate layer. In step 540, a metal layer is formed above the passivation layer. Optionally, the barrier layer may be deposited in connection with the metal layer. In step 550, at least one insulator layer is formed above the metal layer. In step 560, to provide an integrated passive device (IPD) element, the formation of additional metal layers, such as, for example, second and third layers, and the deposition of additional insulating layers are performed. At least a portion of at least one insulator layer is disposed between at least two metal layers. In step 570, conductive pads and / or flip bumps may be generated for the device. At step 580, the method ends.

ある実施形態において、不活性化層は、酸化アルミニウムを備え、不活性化層と導電電極との間にバリア層を作製することによって不活性化層と導電電極との間の化学的相互作用により生じる影響から保護するようにシリコン基板の表面上に形成される。 In certain embodiments, the inactivating layer comprises aluminum oxide and by creating a barrier layer between the inactivating layer and the conductive electrode by a chemical interaction between the inactivating layer and the conductive electrode. It is formed on the surface of the silicon substrate to protect it from the effects it causes.

反応空間において、前駆体のうちの少なくとも１つが酸素用の前駆体である、２つ以上の異なる前駆体の交互に繰り返される表面反応に不活性化層を曝露することによって、チタンおよび酸素、タンタルおよび酸素、ジルコニウムおよび酸素、ハフニウムおよび酸素、もしくはこれらのいずれかの組み合わせ、またはこれらのいずれかのアルミニウムおよび酸素との組み合わせを備えるバリア層が、不活性化層上に堆積されてよく、アルミニウムペーストを備える層をこのバリア層上に作ることによって、不活性化層上に堆積されたバリア層上に導電電極が形成される。 Titanium and oxygen, tantalum by exposing the inactivated layer to alternating surface reactions of two or more different precursors in the reaction space, where at least one of the precursors is a precursor for oxygen. And a barrier layer comprising oxygen, zirconium and oxygen, hafnium and oxygen, or a combination thereof, or a combination of any of these aluminum and oxygen may be deposited on the inactivated layer, an aluminum paste. By forming a layer comprising the above on the barrier layer, a conductive electrode is formed on the barrier layer deposited on the inactivated layer.

続いて、酸化アルミニウムを備える不活性化層を形成するのに適した圧力へ反応空間がポンプダウンされてよい。例えば、機械式真空ポンプを用いて反応空間を適切な圧力へポンプダウンでき、または大気圧ＡＬＤシステムおよび／またはプロセスのケースでは、堆積ゾーンを大気から保護するようにガス流を設定できる。
用いられる方法で不活性化層を形成するのに適した温度へシリコン基板が加熱されてもよい。例えば、気密なロードロックシステムを通して、または単にローディングハッチを通してシリコン基板を反応空間へ導入できる。例えば、反応空間全体も加熱する抵抗加熱要素によってシリコン基板を加熱できる。 Subsequently, the reaction space may be pumped down to a pressure suitable for forming the Inactivated Layer with Aluminum Oxide. For example, a mechanical vacuum pump can be used to pump down the reaction space to the appropriate pressure, or in the case of atmospheric pressure ALD systems and / or processes, the gas flow can be set to protect the deposition zone from the atmosphere.
The silicon substrate may be heated to a temperature suitable for forming the inactivated layer by the method used. For example, a silicon substrate can be introduced into the reaction space through an airtight load lock system or simply through a loading hatch. For example, a silicon substrate can be heated by a resistance heating element that also heats the entire reaction space.

シリコン基板および反応空間が目標温度および堆積に適した他の条件に達した後、基本的に、不活性化堆積物がシリコン表面上に直接に堆積されうるようにシリコン表面をコンディショニングできる。不活性化層が堆積されることになるシリコン表面のこのコンディショニングは、シリコン膜の表面の不純物および／または酸化からの化学的清浄化を含むことができる。特に、酸化物の除去は、シリコン表面が酸化性環境を介して反応空間中に持ち込まれたとき、例えば、露出されたシリコン表面を一方から別の堆積ツールへ搬送するときに有益である。シリコン膜の表面から不純物および／または酸化物を除去するためのプロセスの詳細は、本明細書の観点から当業者には明らかであろう。本発明のいくつかの実施形態では、コンディショニングをｅｘ−ｓｉｔｕで、すなわち、ＡＬＤタイプのプロセスに適したツールの外部で行うことができる。 After the silicon substrate and reaction space reach the target temperature and other conditions suitable for deposition, the silicon surface can basically be conditioned so that the inactivated deposits can be deposited directly on the silicon surface. This conditioning of the silicon surface on which the inactivated layer will be deposited can include chemical cleaning from impurities and / or oxidation of the surface of the silicon film. In particular, the removal of oxides is useful when the silicon surface is brought into the reaction space through an oxidizing environment, for example, when the exposed silicon surface is transported from one to another deposition tool. Details of the process for removing impurities and / or oxides from the surface of the silicon film will be apparent to those skilled in the art from the viewpoint of the present specification. In some embodiments of the invention, conditioning can be done ex-situ, i.e., outside of a tool suitable for ALD-type processes.

シリコン基板がコンディショニングされた後、シリコン基板上に直接に（例えば、酸化アルミニウムを備える）不活性化層を形成するために、堆積表面の異なる前駆化学物質への交互曝露が開始されてよい。対応する前駆体と堆積表面との吸着反応の結果として、堆積表面の前駆体への各曝露が堆積表面上に追加の堆積物の形成を生じさせる。 After the silicon substrate has been conditioned, alternating exposure to different precursor chemicals on the deposited surface may be initiated to form an inactivated layer directly on the silicon substrate (eg, with aluminum oxide). As a result of the adsorption reaction between the corresponding precursor and the sedimentary surface, each exposure of the sedimentary surface to the precursor results in the formation of additional deposits on the sedimentary surface.

ＡＬＤタイプの堆積に適した典型的な反応器は、次の前駆化学物質を反応空間中に導入する前に、過剰な化学物質および反応副生成物を反応空間からパージできるように、窒素またはアルゴンなど、キャリアガスを反応空間中に導入するためのシステムを備える。この特徴は、気化された前駆体のドージング制御と併せて、反応空間また反応器の他の部分で、異なる前駆体の著しい相互混合なしに、基板表面を前駆体へ交互に曝露することを可能にする。実際、キャリアガスの流れは、堆積プロセス全体にわたって、反応空間を通して概して連続的であり、キャリアガスとともに様々な前駆体のみが反応空間へ交互に導入される。 A typical reactor suitable for ALD-type deposition is nitrogen or argon so that excess chemicals and reaction by-products can be purged from the reaction space prior to introducing the next precursor chemical into the reaction space. It is equipped with a system for introducing carrier gas into the reaction space. This feature, in combination with dozing control of vaporized precursors, allows the substrate surface to be alternately exposed to the precursors in the reaction space or elsewhere in the reactor without significant intermixing of different precursors. To. In fact, the flow of carrier gas is generally continuous throughout the reaction space throughout the deposition process, with only various precursors being alternately introduced into the reaction space with the carrier gas.

堆積表面の異なる前駆体への曝露数によって、シリコン基板上の不活性化層の厚さを制御できる。目標厚さに達するまで不活性化層の厚さが増加されて、その後、少なくとも１つの絶縁体層が堆積される。 The number of exposures to different precursors on the deposited surface can control the thickness of the inactivated layer on the silicon substrate. The thickness of the inactivated layer is increased until the target thickness is reached, after which at least one insulating layer is deposited.

絶縁体層の堆積は、本発明の一実施形態では、不活性化層の堆積が終了した直後に同じ堆積ツールにおけるＡＬＤタイプのプロセスで実施される。このケースでは、前駆化学物質を不活性化層の堆積に用いられたものから絶縁体層の堆積に適したものへ単に変更することによって絶縁体層の堆積を開始できる。 The deposition of the insulator layer is carried out in one embodiment of the present invention by an ALD type process in the same deposition tool immediately after the deposition of the inactivated layer is completed. In this case, the deposition of the insulator layer can be initiated by simply changing the precursor chemical from the one used for the deposition of the Inactivated Layer to one suitable for the deposition of the Insulation Layer.

ある実施形態において、ワイヤボンドパッケージは、ダイ上に積み重ねられた集積型受動デバイス（ＩＰＤ）を含む。ダイは、リードフレーム上に配列されてよい。リードフレームは、ピングリッドアレイ（ＰＧＡ：ｐｉｎ ｇｒｉｄ ａｒｒａｙ）パッケージ、クワッドフラットノンリード（ＱＦＮ：ｑｕａｄ ｆｌａｔ ｎｏｎ−ｌｅａｄｅｄ）パッケージまたは他のパッケージであってよい。リードフレームは、第１のパッドを備えてよく、ＰＣＢ上に載せられてよい。集積型受動デバイス（ＩＰＤ）とダイとの間に中間層が配列されて、集積型受動デバイス（ＩＰＤ）をダイへ接続してよい。集積型受動デバイス（ＩＰＤ）、ダイ、および中間層が集積型受動デバイス（ＩＰＤ）およびダイに置き換えられてもよい。 In certain embodiments, the wire bond package comprises an integrated passive device (IPD) stacked on a die. The dies may be arranged on the lead frame. The lead frame may be a pin grid array (PGA) package, a quad flat non-read (QFN) package, or another package. The lead frame may be provided with a first pad and may be mounted on the PCB. An intermediate layer may be arranged between the integrated passive device (IPD) and the die to connect the integrated passive device (IPD) to the die. The integrated passive device (IPD), die, and middle layer may be replaced by the integrated passive device (IPD) and die.

ある実施形態において、半導体装置は、第１の基板を含む。基板は、ドープされた、Ｐ型基板またはＮ型基板であってよい。第２の基板は、ドープされていなくてよく、受動デバイス用に構成される。第２の基板は、その上に形成された１つ以上のメタライゼーション層を有してよい。第２の基板は、第２の基板上、および／または第２の基板下に配列された幾つものメタライゼーション層および／または絶縁層を有してよい。メタライゼーション層は、受動デバイス、受動デバイスの部分、および／または相互接続デバイス（例えば、カプラ、ジャンパ、トレースなど）を含んでよい。第２の基板は、例えば、第１の基板およびＰＣＢより高い抵抗率を有してよい。 In certain embodiments, the semiconductor device comprises a first substrate. The substrate may be a doped P-type or N-type substrate. The second substrate does not have to be doped and is configured for passive devices. The second substrate may have one or more metallization layers formed on it. The second substrate may have a number of metallization layers and / or insulating layers arranged on and / or under the second substrate. The metallization layer may include passive devices, parts of passive devices, and / or interconnect devices (eg, couplers, jumpers, traces, etc.). The second substrate may, for example, have a higher resistivity than the first substrate and PCB.

集積型受動デバイス（ＩＰＤ）は、絶縁層または第２の基板、およびメタライゼーション層を含む。絶縁層または第２の基板は、メタライゼーション層間に配列される。絶縁層または第２の基板は、ビアを含んでよい。ビアは、スルーガラスビア（ＴＧＶ：ｔｈｒｏｕｇｈ ｇｌａｓｓ ｖｉａ）またはスルーシリコンビア（ＴＳＶ：ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）であってよい。ビアは、第１のメタライゼーション層および／または第１のメタライゼーション層上の受動デバイスを第２のメタライゼーション層および／または第２のメタライゼーション層上の受動デバイスへ接続してよい。各々の受動デバイスは、集積型受動デバイス（ＩＰＤ）の１つ以上の層上に実装されてよい。 The integrated passive device (IPD) includes an insulating layer or a second substrate, and a metallization layer. The insulating layer or the second substrate is arranged between the metallization layers. The insulating layer or the second substrate may contain vias. The via may be a through glass via (TGV: through silicon via) or a through silicon via (TSV: through silicon via). Vias may connect passive devices on the first metallization layer and / or first metamorphization layer to passive devices on the second metamorphization layer and / or second metamorphization layer. Each passive device may be mounted on one or more layers of an integrated passive device (IPD).

例として、あるインダクタンスがＩＰＤ中に実装される。このインダクタンスは、メタライゼーション層中のトレース（または導電要素）およびビアのうちのいくつかを含んでよい。いずれのインダクタンスもＩＰＤの層中に実装されてよい。複数の層上に導電要素を有するインダクタンスの構成に起因して、このインダクタンスによって生成される磁界は、ＩＰＤにわたって横方向に向けられるであろう。これは、このインダクタンスによって生成される磁界がダイ中の能動デバイスおよび／または対応する信号に影響を与えることを防止し、能動デバイスによって経験される干渉を低減する。あるインダクタンスがＩＰＤ中の１つの平面構造として実装されることになれば、このインダクタンスは、ダイの方へ垂直に向かう磁界を生成することがあり、それによって干渉をもたらすであろう。 As an example, some inductance is implemented in the IPD. This inductance may include some of the traces (or conductive elements) and vias in the metallization layer. Any inductance may be mounted in the layer of the IPD. Due to the configuration of the inductance with the conductive elements on multiple layers, the magnetic field generated by this inductance will be directed laterally across the IPD. This prevents the magnetic field generated by this inductance from affecting the active device and / or the corresponding signal in the die and reduces the interference experienced by the active device. If an inductance were to be implemented as a planar structure in the IPD, this inductance could generate a magnetic field perpendicular to the die, thereby causing interference.

追加のパッドがＩＰＤ上に配列されてよい。これらのパッドは、ボンドワイヤによって第１のパッドへ接続されてよい。これらのパッドは、メタライゼーション層および／またはメタライゼーション層中の受動デバイスへ接続されてよい。 Additional pads may be arranged on the IPD. These pads may be connected to the first pad by a bond wire. These pads may be connected to the metallization layer and / or passive devices in the metallization layer.

添付される請求項の範囲、解釈、または適用を決して限定することなく、本明細書に開示される１つ以上の実施形態例の技術的効果は、表面不活性化されたシリコン基板の無線周波数（ＲＦ）性能向上である。本明細書に開示される１つ以上の実施形態例の別の技術的効果は、集積型受動デバイス（ＩＰＤ）の改善された作製プロセスである。本明細書に開示される１つ以上の実施形態例の別の技術的効果は、信頼性がありかつコンパクトな半導体装置の提供である。 Without limiting the scope, interpretation, or application of the accompanying claims, the technical effect of one or more embodiments disclosed herein is the radio frequency of a surface-inactivated silicon substrate. (RF) Performance improvement. Another technical effect of one or more embodiments disclosed herein is an improved fabrication process for integrated passive devices (IPDs). Another technical effect of one or more embodiments disclosed herein is the provision of reliable and compact semiconductor devices.

本発明の様々の側面が独立請求項に提示されるが、本発明の他の側面は、請求項に明示的に提示される組み合わせだけではなく、記載される実施形態および／または従属請求項からの特徴と独立請求項の特徴との他の組み合わせを備える。 Although various aspects of the invention are presented in the independent claims, the other aspects of the invention are not limited to the combinations expressly presented in the claims, but from the embodiments and / or dependent claims described. It comprises other combinations of the features of and the features of the independent claims.

本明細書において同様に注目されるのは、本発明の実施形態例を先に記載したが、これらの記載が限定的な意味で考えられるべきではないことである。むしろ、添付の特許請求の範囲において規定されるような本発明の範囲から逸脱することなくなされてよいいくつかの変形および修正がある。 Also of interest herein is that the embodiments of the present invention have been described above, but these descriptions should not be considered in a limited sense. Rather, there are some modifications and modifications that may be made without departing from the scope of the invention as defined in the appended claims.

Claims (13)

半導体装置であって、
その少なくとも部分がある導電型のドーパントでドープされたシリコン基板層であって、表面不活性化されたシリコン基板層と；
前記シリコン基板層より上に形成された第１の絶縁体層であって、前記第１の絶縁体層と前記シリコン基板層の前記ドーパントとは反対の電荷を有する、前記第１の絶縁体層と；
を備え、
前記第１の絶縁体層の静電荷は、前記第１の絶縁体層と前記シリコン基板層との間の界面に空乏領域が形成されることを生じさせ、
前記第１の絶縁体層は、該第１の絶縁体層の前記静電荷と前記シリコン基板層の性質に基づいて定まる厚さを有する、
半導体装置。 It ’s a semiconductor device,
A silicon substrate layer doped with a conductive dopant having at least a portion thereof, and a surface-inactivated silicon substrate layer;
A first insulator layer formed above the silicon substrate layer, the first insulator layer having a charge opposite to that of the dopant of the first insulator layer and the silicon substrate layer. When;
Equipped with
The electrostatic charge of the first insulator layer causes a depletion region to be formed at the interface between the first insulator layer and the silicon substrate layer.
The first insulator layer has a thickness determined based on the static charge of the first insulator layer and the properties of the silicon substrate layer.
Semiconductor device. 集積型受動デバイスを備える、請求項１に記載の半導体装置。 The semiconductor device according to claim 1, further comprising an integrated passive device. 第１の金属層を更に備え、
前記第１の絶縁体層は前記シリコン基板層と前記第１の金属層との間に配置される、
請求項１または２に記載の半導体装置。 Further equipped with a first metal layer,
The first insulator layer is arranged between the silicon substrate layer and the first metal layer.
The semiconductor device according to claim 1 or 2. 第２の絶縁体層および第２の金属層を更に備え、
前記第２の金属層は前記第１の金属層より上に配置され、前記第２の絶縁体層は前記第１の金属層と前記第２の金属層との間に配置される、
請求項３に記載の半導体装置。 Further provided with a second insulating layer and a second metal layer,
The second metal layer is arranged above the first metal layer, and the second insulator layer is arranged between the first metal layer and the second metal layer.
The semiconductor device according to claim 3. 第３の絶縁体層および第３の金属層をさらに備え、
前記第３の金属層は前記第２の金属層より上に配置され、前記第３の絶縁体層の少なくとも一部分が前記第２の金属層と前記第３の金属層との間に配置される、
請求項４に記載の半導体装置。 Further comprising a third insulating layer and a third metal layer,
The third metal layer is arranged above the second metal layer, and at least a part of the third insulator layer is arranged between the second metal layer and the third metal layer. ,
The semiconductor device according to claim 4. 少なくとも１つの金属層の表面上に延びる少なくとも１つのバリア層をさらに備える、請求項１〜５のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 5, further comprising at least one barrier layer extending on the surface of at least one metal layer. 前記第１の絶縁体層は、原子層堆積成長された酸化アルミニウム層、またはプラズマ強化化学気相堆積層を備える、請求項１〜６のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 6, wherein the first insulator layer includes an aluminum oxide layer deposited and grown in an atomic layer, or a plasma-enhanced chemical vapor deposition layer. 前記第１の絶縁体層は、前記シリコン基板層より上に配置された原子層堆積成長された負静電荷酸化アルミニウム層を備え、前記シリコン基板層の前記ドーパントがｐ型である、請求項１〜７のいずれか一項に記載の半導体装置。 Said first insulator layer, comprising a negative electrostatic charge aluminum oxide layer which is arranged atomic layer deposition growth above the silicon substrate layer, said dopant of said silicon substrate layer is p-type, according to claim 1 The semiconductor device according to any one of 7 to 7. 前記第３の絶縁体層より上に配置され、前記第３の金属層の要素を少なくとも部分的に被うように、かつ前記第３の金属層の要素間で水平方向に延びるように構成された第４の絶縁体層をさらに備える、請求項５に記載の半導体装置。 It is disposed above the third insulator layer and is configured to at least partially cover the elements of the third metal layer and to extend horizontally between the elements of the third metal layer. The semiconductor device according to claim 5, further comprising a fourth insulator layer. 前記第４の絶縁体層を通して、前記第１の金属層，前記第２の金属層，前記第３の金属層のいずれかへ接続され、前記半導体装置への外部接続を提供するように構成された少なくとも１つの導電パッドをさらに備える、請求項９に記載の半導体装置。 Through the fourth insulator layer, it is connected to any one of the first metal layer, the second metal layer, and the third metal layer, and is configured to provide an external connection to the semiconductor device. The semiconductor device according to claim 9, further comprising at least one conductive pad. 半導体装置を製造する方法であって、
第１の導電型のドーパントを備えるシリコン基板層であって、表面不活性化されたシリコン基板層を提供することと；
前記シリコン基板層上に第１の絶縁体層を堆積することであって、前記第１の絶縁体層の静電荷が、前記第１の導電型とは反対の、第２の導電型である、前記堆積することと；
前記第１の絶縁体層より上に少なくとも１つの金属層を形成することと；
を含み、
前記第１の絶縁体層の静電荷は、前記第１の絶縁体層と前記シリコン基板層との間の界面に空乏領域が形成されることを生じさせ、
前記第１の絶縁体層は、該第１の絶縁体層の前記静電荷と前記シリコン基板層の性質に基づいて定まる厚さを有する、
方法。 It is a method of manufacturing semiconductor devices.
To provide a surface-inactivated silicon substrate layer , which is a silicon substrate layer comprising a first conductive type dopant;
By depositing the first insulator layer on the silicon substrate layer, the electrostatic charge of the first insulator layer is the second conductive type opposite to the first conductive type. , Said depositing;
To form at least one metal layer above the first insulator layer;
Including
The electrostatic charge of the first insulator layer causes a depletion region to be formed at the interface between the first insulator layer and the silicon substrate layer.
The first insulator layer has a thickness determined based on the static charge of the first insulator layer and the properties of the silicon substrate layer.
Method. 前記少なくとも１つの金属層と接続してバリア層を堆積することをさらに含む、請求項１１に記載の方法。 11. The method of claim 11, further comprising connecting to the at least one metal layer to deposit a barrier layer. 前記第１の絶縁体層より上に少なくとも２つの金属層を形成することと；
集積型受動デバイス要素を提供するためにさらなる絶縁体層を堆積することであって、少なくとも１つの絶縁体層の少なくとも一部分が前記少なくとも２つの金属層間に配置される、前記堆積することと；
をさらに含む、請求項１１に記載の方法。 To form at least two metal layers above the first insulator layer;
To deposit an additional layer of insulation to provide an integrated passive device element, wherein at least a portion of the at least one insulator layer is located between the at least two metal layers;
11. The method of claim 11.
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