JP6961060B2 - Semiconductor device - Google Patents
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Description
本発明の一態様は、半導体装置、回路基板および電子機器に関する。 One aspect of the present invention relates to semiconductor devices, circuit boards and electronic devices.
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャまたは組成物（コンポジション・オブ
・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発
光装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法またはそれらの製造方法に関
する。
One aspect of the present invention is not limited to the above technical fields. The technical field of one aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method. Alternatively, one aspect of the invention relates to a process, machine, manufacture or composition (composition of matter). Alternatively, one aspect of the present invention relates to a semiconductor device, a display device, a light emitting device, a power storage device, a storage device, an image pickup device, a method for driving them, or a method for manufacturing them.
集積回路（ＩＣ）や表示装置のような半導体装置において、回路の入出力端子が不定にな
るのを防ぐためにプルアップ（またはプルダウン）抵抗が使用される。例えば、ゲートポ
リシリコンをＣＭＯＳインバータのプルアップ（またはプルダウン）抵抗として用いる技
術が開示されている（特許文献１参照。）。
In semiconductor devices such as integrated circuits (ICs) and display devices, pull-up (or pull-down) resistors are used to prevent the input / output terminals of the circuit from becoming indefinite. For example, a technique of using gate polysilicon as a pull-up (or pull-down) resistor of a CMOS inverter is disclosed (see Patent Document 1).
例えばＣＭＯＳ回路において、プルアップ（またはプルダウン）抵抗の抵抗値は数キロΩ
から数メガΩと、非常に大きいものが必要とされることがある。上述の特許文献１に示さ
れているように、ゲートアレイ半導体回路装置において抵抗としてポリシリコンを用いる
場合、ポリシリコンが占める面積が大きくなってしまうため、セルの寸法が増大するとい
う問題がある。
For example, in a CMOS circuit, the resistance value of a pull-up (or pull-down) resistor is several kiloΩ.
Very large ones, from several megaΩ to several megaΩ, may be required. As shown in Patent Document 1 described above, when polysilicon is used as a resistor in a gate array semiconductor circuit device, the area occupied by polysilicon becomes large, so that there is a problem that the cell size increases.
また、プルアップ（またはプルダウン）抵抗を有するＩＣは、入出力端子に信号が入出力
されている間は常に数μＡ程度の電流が流れ続けてしまうため、消費電力が大きくなると
いう問題がある。
Further, an IC having a pull-up (or pull-down) resistor has a problem that power consumption increases because a current of about several μA always continues to flow while a signal is input / output to / from the input / output terminal.
また、上記のようにプルアップ（またはプルダウン）抵抗を有するＩＣは、消費電力が大
きくなってしまう。そのため、この電力消費を抑え、より低消費電力なＩＣとするために
、ＩＣが安定動作を始めた後、プルアップ（またはプルダウン）抵抗を切断するためのス
イッチを設けることがある。該スイッチは、主にトランジスタにより形成することができ
るが、トランジスタをオフ状態にしてスイッチを切断した場合でも、オフリーク電流が流
れてしまうため、それによる消費電力の増加はみられてしまう。
Further, an IC having a pull-up (or pull-down) resistor as described above consumes a large amount of power. Therefore, in order to suppress this power consumption and obtain an IC with lower power consumption, a switch for disconnecting the pull-up (or pull-down) resistor may be provided after the IC starts stable operation. The switch can be formed mainly by a transistor, but even when the switch is turned off with the transistor turned off, an off-leakage current flows, so that an increase in power consumption is observed.
そこで、本発明の一態様は、新規な半導体装置、回路基板または電子機器を提供すること
を課題の一とする。または、本発明の一態様は、レイアウト面積を小さくすることまたは
それを実現可能な構成を提供することを課題の一とする。または、本発明の一態様は、定
常的に電流が生じることを防止することまたはそれを実現可能な構成を提供することを課
題の一とする。または、本発明の一態様は、消費電力を削減することまたはそれを実現可
能な構成を提供することを課題の一とする。または、本発明の一態様は、貫通電流が生じ
る時間を短くすることまたはそれを実現可能な構成を提供することを課題の一とする。
Therefore, one aspect of the present invention is to provide a new semiconductor device, circuit board, or electronic device. Alternatively, one aspect of the present invention is to reduce the layout area or provide a configuration capable of realizing the layout area. Alternatively, one aspect of the present invention is to prevent a steady current from being generated or to provide a configuration capable of realizing the current. Alternatively, one aspect of the present invention is to reduce power consumption or provide a configuration capable of achieving it. Alternatively, one aspect of the present invention is to shorten the time during which a through current is generated or to provide a configuration capable of achieving the same.
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも
一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を
妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ず
と明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を
抽出することが可能である。
It should be noted that one aspect of the present invention does not necessarily have to solve all of the above problems, as long as it can solve at least one problem. Moreover, the description of the above-mentioned problem does not prevent the existence of other problem. Issues other than these are self-evident from the description of the description, drawings, claims, etc., and it is possible to extract issues other than these from the description of the description, drawings, claims, etc. ..
本発明の一態様は、内部回路と、入出力端子と、信号線と、電源線と、抵抗部と、第１の
トランジスタと、制御信号生成回路と、を有し、内部回路は、信号線を介して入出力端子
と電気的に接続され、第１のトランジスタの第１の端子は、電源線と電気的に接続され、
第１のトランジスタの第２の端子は、抵抗部の第１の端子と電気的に接続され、抵抗部の
第２の端子は、信号線と電気的に接続され、制御信号生成回路は、第１のトランジスタの
ゲートと電気的に接続され、抵抗部および第１のトランジスタは、酸化物半導体を有する
半導体装置である。
One aspect of the present invention includes an internal circuit, an input / output terminal, a signal line, a power supply line, a resistance portion, a first transistor, and a control signal generation circuit, and the internal circuit is a signal line. It is electrically connected to the input / output terminal via, and the first terminal of the first transistor is electrically connected to the power supply line.
The second terminal of the first transistor is electrically connected to the first terminal of the resistance portion, the second terminal of the resistance portion is electrically connected to the signal line, and the control signal generation circuit is the first. Electrically connected to the gate of one transistor, the resistor and the first transistor are semiconductor devices having an oxide semiconductor.
本発明の一態様は、内部回路と、入出力端子と、信号線と、電源線と、抵抗部と、第１の
トランジスタと、制御信号生成回路と、を有し、内部回路は、信号線を介して入出力端子
と電気的に接続され、第１のトランジスタの第１の端子は、抵抗部の第２の端子と電気的
に接続され、第１のトランジスタの第２の端子は、信号線と電気的に接続され、抵抗部の
第１の端子は、電源線と電気的に接続され、制御信号生成回路は、第１のトランジスタの
ゲートと電気的に接続され、抵抗部および第１のトランジスタは、酸化物半導体を有する
半導体装置である。
One aspect of the present invention includes an internal circuit, an input / output terminal, a signal line, a power supply line, a resistance portion, a first transistor, and a control signal generation circuit, and the internal circuit is a signal line. The first terminal of the first transistor is electrically connected to the second terminal of the resistance portion, and the second terminal of the first transistor is a signal. It is electrically connected to the wire, the first terminal of the resistance part is electrically connected to the power supply line, the control signal generation circuit is electrically connected to the gate of the first transistor, and the resistance part and the first terminal are connected. Transistor is a semiconductor device having an oxide semiconductor.
本発明の一態様は、内部回路と、入出力端子と、信号線と、電源線と、第１のトランジス
タと、制御信号生成回路と、を有し、内部回路は、信号線を介して入出力端子と電気的に
接続され、第１のトランジスタの第１の端子は、電源線と電気的に接続され、第１のトラ
ンジスタの第２の端子は、信号線と電気的に接続され、制御信号生成回路は、第１のトラ
ンジスタのゲートと電気的に接続され、第１のトランジスタは、酸化物半導体を有する半
導体装置である。
One aspect of the present invention includes an internal circuit, an input / output terminal, a signal line, a power supply line, a first transistor, and a control signal generation circuit, and the internal circuit enters via the signal line. Electrically connected to the output terminal, the first terminal of the first transistor is electrically connected to the power supply line, and the second terminal of the first transistor is electrically connected to the signal line for control. The signal generation circuit is electrically connected to the gate of the first transistor, and the first transistor is a semiconductor device having an oxide semiconductor.
また、本発明の一態様は、上記記載の半導体装置と、第２のトランジスタと、を有し、制
御信号生成回路は、第２のトランジスタの第１の端子と電気的に接続され、第２のトラン
ジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第２のトラン
ジスタは、酸化物半導体を有する半導体装置である。
Further, one aspect of the present invention includes the semiconductor device described above and a second transistor, and the control signal generation circuit is electrically connected to the first terminal of the second transistor to form a second transistor. The second terminal of the transistor is electrically connected to the gate of the first transistor, and the second transistor is a semiconductor device having an oxide semiconductor.
また、本発明の一態様は、上記記載の半導体装置と、容量素子と、を有し、容量素子は、
第２のトランジスタの第２の端子および第１のトランジスタのゲートと、電気的に接続さ
れている半導体装置である。
Further, one aspect of the present invention includes the above-described semiconductor device and a capacitive element, and the capacitive element is a device.
It is a semiconductor device that is electrically connected to the second terminal of the second transistor and the gate of the first transistor.
また、上記制御信号生成回路と、第２のトランジスタのゲートは、電気的に接続されてい
てもよい。また、第２のトランジスタのゲートは、別の配線と接続されていてもよい。
Further, the control signal generation circuit and the gate of the second transistor may be electrically connected. Further, the gate of the second transistor may be connected to another wiring.
また、本発明の一態様は、上記記載の半導体装置と、プリント基板と、を有する回路基板
である。
Further, one aspect of the present invention is a circuit board having the above-described semiconductor device and a printed circuit board.
また、本発明の一態様は、上記記載の半導体装置または上記記載の回路基板と、表示部、
マイクロホン、スピーカーまたは操作キーと、を有する電子機器である。
Further, one aspect of the present invention includes the semiconductor device described above or the circuit board described above, and a display unit.
An electronic device having a microphone, a speaker, or an operation key.
なお、本明細書などにおいて、抵抗部とは酸化物半導体を有する層を抵抗として用いると
好ましい。
In the present specification and the like, it is preferable to use a layer having an oxide semiconductor as the resistor as the resistance portion.
本発明の一態様は、新規な半導体装置、回路基板または電子機器を提供することができる
。または、本発明の一態様は、レイアウト面積を小さくすることまたはそれを実現可能な
構成を提供することができる。または、本発明の一態様は、定常的に電流が生じることを
防止することまたはそれを実現可能な構成を提供することができる。または、本発明の一
態様は、消費電力を削減することまたはそれを実現可能な構成を提供することができる。
または、本発明の一態様は、貫通電流が生じる時間を短くすることまたはそれを実現可能
な構成を提供することができる。
One aspect of the present invention can provide a novel semiconductor device, circuit board or electronic device. Alternatively, one aspect of the present invention can reduce the layout area or provide a configuration capable of achieving it. Alternatively, one aspect of the present invention can provide a configuration that can prevent or realize a steady current generation. Alternatively, one aspect of the present invention can reduce power consumption or provide a configuration capable of achieving it.
Alternatively, one aspect of the present invention can provide a configuration in which the time during which a through current is generated can be shortened or can be realized.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
The description of these effects does not preclude the existence of other effects. It should be noted that one aspect of the present invention does not necessarily have to have all of these effects. It should be noted that the effects other than these are naturally clarified from the description of the description, drawings, claims, etc., and it is possible to extract the effects other than these from the description of the description, drawings, claims, etc. Is.
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の実施の形態における説明に限定されず、本発明の趣旨およびその範囲から逸脱すること
なくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。
したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない
。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, those skilled in the art can easily understand that the present invention is not limited to the description in the following embodiments, and that the embodiments and details can be variously changed without departing from the spirit and scope of the present invention. Will be done.
Therefore, the present invention is not construed as being limited to the description of the following embodiments.
なお、図面において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張され
ている場合がある。
In the drawings, the size, the thickness of the film (layer), or the region may be exaggerated for clarity.
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替え
ることが可能である。
In this specification, the notation "membrane" and the notation "layer" can be interchanged with each other.
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさに
よって決定される。したがって、「接地電位」などと記載されている場合であっても、電
位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合
もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合
には、その電位を基準として、正の電位と負の電位が規定される。
In addition, the voltage is a certain potential and a reference potential (for example, ground potential (GND) or source potential).
In many cases, it indicates the potential difference with. Therefore, it is possible to paraphrase voltage as electric potential. In general, the potential (voltage) is relative and is determined by its magnitude relative to the reference potential. Therefore, even when it is described as "ground potential", the potential is not always 0V. For example, the lowest potential in a circuit may be the "ground potential". Alternatively, a potential in the middle of the circuit may be the "ground potential". In that case, a positive potential and a negative potential are defined with the potential as a reference.
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」または「Ｈ電位」
ともいう。）とは、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」または「Ｌ電位」ともいう
。）よりも高い電位の電源電位を示す。また、低電源電位ＶＳＳとは、高電源電位ＶＤＤ
よりも低い電位の電源電位を示す。また、接地電位をＶＤＤまたはＶＳＳとして用いるこ
ともできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり
、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
Further, in the present specification and the like, the high power supply potential VDD (hereinafter, simply "VDD" or "H potential").
Also called. ) Indicates a power supply potential having a potential higher than the low power supply potential VSS (hereinafter, also simply referred to as “VSS” or “L potential”). The low power potential VSS is the high power potential VDD.
Indicates a power supply potential with a lower potential. The ground potential can also be used as VDD or VSS. For example, when VDD is the ground potential, VSS is a potential lower than the ground potential, and when VSS is the ground potential, VDD is a potential higher than the ground potential.
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」な
どと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞
と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
The ordinal numbers attached as the first and second numbers are used for convenience and do not indicate the process order or the stacking order. Therefore, for example, the "first" can be appropriately replaced with the "second" or "third" for explanation. In addition, the ordinal numbers described in the present specification and the like may not match the ordinal numbers used to specify one aspect of the present invention.
また、本発明の一態様は、集積回路の他、表示装置、ＲＦタグ、撮像装置を含むあらゆる
装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表
される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍ
ｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａ
ｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、集積回路を
有する表示装置が、その範疇に含まれる。
Moreover, one aspect of the present invention includes all devices including display devices, RF tags, and image pickup devices in addition to integrated circuits. Further, the display device includes a liquid crystal display device, a light emitting device having a light emitting element typified by an organic light emitting element in each pixel, electronic paper, and DMD (Digital M).
icromiror Device), PDP (Plasma Display Pa)
Display devices having integrated circuits such as nel) and FED (Field Emission Display) are included in the category.
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間
でも共通して用いることがある。
In explaining the structure of the invention using drawings, reference numerals indicating the same thing may be commonly used between different drawings.
また、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そして、その発明の一態様は明確であると言える。そのた
め、例えば、能動素子（トランジスタなど）、配線、受動素子（容量素子など）、導電層
、絶縁層、半導体層、部品、装置、動作方法、製造方法などが単数もしくは複数記載され
た図面または文章において、その一部分を取り出して、発明の一態様を構成することが可
能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等
）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジス
タ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例とし
ては、「Ａは、Ｂ、Ｃ、Ｄ、ＥまたはＦを有する」と記載されている文章から、一部の要
素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「
Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発
明の一態様を構成することは可能である。
Further, in the present specification and the like, it is possible to take out a part of the figure or text described in one embodiment to form one aspect of the invention. therefore,
When a figure or a sentence describing a certain part is described, the content obtained by taking out the figure or the sentence of the part is also disclosed as one aspect of the invention, and it is possible to constitute one aspect of the invention. Suppose there is. And it can be said that one aspect of the invention is clear. Therefore, for example, a drawing or text in which one or more active elements (transistors, etc.), wiring, passive elements (capacitive elements, etc.), conductive layers, insulating layers, semiconductor layers, parts, devices, operating methods, manufacturing methods, etc. are described. In, it is possible to take out a part thereof and construct one aspect of the invention. For example, from a circuit diagram composed of N circuit elements (transistors, capacitive elements, etc.), M (M is an integer, M <N) circuit elements (transistors, capacitive elements, etc.) Etc.) can be extracted to construct one aspect of the invention. As another example, some elements are arbitrarily extracted from the sentence "A has B, C, D, E or F", and "A has B and E". , "A has E and F", "
It is possible to construct one aspect of the invention, such as "A has C, E, and F" or "A has B, C, D, and E."
また、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは
、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる
図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概
念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可
能である。そして、その発明の一態様は、明確であると言える。
Further, in the present specification and the like, when at least one specific example is described in the figure or text described in one embodiment, it is easy for a person skilled in the art to derive a superordinate concept of the specific example. Understood by. Therefore, when at least one specific example is described in the figure or text described in one embodiment, the superordinate concept of the specific example is also disclosed as one aspect of the invention, and one of the inventions. It is possible to configure aspects. And it can be said that one aspect of the invention is clear.
また、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。そして、そ
の発明の一態様は明確であると言える。
Further, in the present specification and the like, at least the contents described in the figure (may be a part in the figure) are disclosed as one aspect of the invention, and one aspect of the invention can be configured. Is. Therefore, if a certain content is described in the figure, the content is disclosed as one aspect of the invention even if it is not described by using a sentence, and can constitute one aspect of the invention. It is possible. Similarly, a figure obtained by taking out a part of the figure is also disclosed as one aspect of the invention, and it is possible to construct one aspect of the invention. And it can be said that one aspect of the invention is clear.
また、明細書の中の文章や図面において規定されていない内容について、その内容を除く
ことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値
と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで
、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定
することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に
入らないことを規定することができる。
In addition, it is possible to construct an aspect of the invention that stipulates that the contents not specified in the texts and drawings in the specification are excluded. Alternatively, if a numerical range indicated by an upper limit value and a lower limit value is described for a certain value, the range can be narrowed arbitrarily or by excluding one point in the range. It is possible to specify one aspect of the invention excluding parts. These can, for example, specify that the prior art does not fall within the technical scope of one aspect of the invention.
また、本明細書等においては、能動素子（トランジスタなど）、受動素子（容量素子など
）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、
発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発
明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記
載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると
判断することが可能な場合がある。特に、端子の接続先の候補が複数存在する場合には、
その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジ
スタなど）、受動素子（容量素子など）などが有する一部の端子についてのみ、その接続
先を特定することによって、発明の一態様を構成することが可能な場合がある。
Further, in the present specification and the like, those skilled in the art can use the terminals of active elements (transistors, etc.), passive elements (capacitive elements, etc.), etc., without specifying the connection destinations.
It may be possible to construct one aspect of the invention. That is, it can be said that one aspect of the invention is clear without specifying the connection destination. When the content in which the connection destination is specified is described in the present specification or the like, it can be determined that one aspect of the invention in which the connection destination is not specified is described in the present specification or the like. There is. In particular, when there are multiple candidates for terminal connection destinations,
It is not necessary to limit the connection destination of the terminal to a specific place. Therefore, it may be possible to configure one aspect of the invention by specifying the connection destination of only some terminals of an active element (transistor or the like), a passive element (capacitive element or the like), or the like.
また、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
Further, in the present specification and the like, a person skilled in the art may be able to specify the invention if at least the connection destination is specified for a certain circuit. Alternatively, a person skilled in the art may be able to identify the invention by at least specifying the function of a certain circuit. That is, it can be said that one aspect of the invention is clear if the function is specified. Then, it may be possible to determine that one aspect of the invention whose function has been specified is described in the present specification or the like. Therefore, for a certain circuit, if the connection destination is specified without specifying the function, it is disclosed as one aspect of the invention, and one aspect of the invention can be configured. Alternatively, for a certain circuit, if the function is specified without specifying the connection destination, it is disclosed as one aspect of the invention, and one aspect of the invention can be configured.
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。
Further, in the present specification and the like, when it is explicitly stated that X and Y are connected, the case where X and Y are electrically connected and the case where X and Y function. It is assumed that the case where X and Y are directly connected and the case where X and Y are directly connected are disclosed in the present specification and the like.
Therefore, it is not limited to the predetermined connection relationship, for example, the connection relationship shown in the figure or text.
Other than the connection relationship shown in the figure or text, it shall be described in the figure or text.
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
Here, X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されてい4る場合である。
As an example of the case where X and Y are directly connected, an element (for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display) that enables an electrical connection between X and Y is used. Elements (eg, switches, transistors, capacitive elements, inductors) that enable electrical connection between X and Y when the element, light emitting element, load, etc. are not connected between X and Y. , A resistor element, a diode, a display element, a light emitting element, a load, etc.), and X and Y are connected to each other.
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
As an example of the case where X and Y are electrically connected, an element (for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display) that enables an electrical connection between X and Y is used. One or more elements, light emitting elements, loads, etc.) can be connected between X and Y. The switch has a function of controlling on / off. That is, the switch is in a conducting state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows. Alternatively, the switch has a function of selecting and switching the path through which the current flows. The case where X and Y are electrically connected includes the case where X and Y are directly connected.
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
As an example of the case where X and Y are functionally connected, a circuit that enables functional connection between X and Y (for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion, etc.) Circuits (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the potential level of the signal, etc.)
, Voltage source, current source, switching circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc. ) Can be connected one or more between X and Y. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do. In addition, X and Y
When and are functionally connected, when X and Y are directly connected, and when X and Y are connected.
It shall include the case where and is electrically connected.
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟ん
で接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹと
の間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されてい
る場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合
）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と
明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている
場合と同様な内容が、本明細書等に開示されているものとする。
When it is explicitly stated that X and Y are electrically connected, it is different when X and Y are electrically connected (that is, between X and Y). When X and Y are functionally connected (that is, when they are connected by sandwiching another circuit between X and Y) and when they are functionally connected by sandwiching another circuit between X and Y. When X and Y are directly connected (that is, when another element or another circuit is not sandwiched between X and Y). It shall be disclosed in documents, etc. That is, when it is explicitly stated that it is electrically connected, the same contents as when it is explicitly stated that it is simply connected are disclosed in the present specification and the like. It is assumed that it has been done.
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（また
は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）
が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタ
のソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部
がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の
一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合、以下のよ
うに表現することが出来る。
Note that, for example, the source of the transistor (or the first terminal, etc.) is electrically connected to X via (or not) Z1 and the drain of the transistor (or the second terminal, etc.).
Is electrically connected to Y via (or not) Z2, or the source of the transistor (or the first terminal, etc.) is directly connected to a part of Z1 and is connected to Z1. Another part is directly connected to X, the drain of the transistor (or the second terminal, etc.) is directly connected to part of Z2, and another part of Z2 is directly connected to Y. If so, it can be expressed as follows.
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または
第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（ま
たは第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で
電気的に接続されている。」と表現することができる。または、「トランジスタのソース
（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または
第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端
子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的
に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（
または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に
接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイ
ン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することが
できる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規
定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（また
は第２の端子など）とを、区別して、技術的範囲を決定することができる。
For example, "X and Y, the source of the transistor (or the first terminal, etc.) and the drain (or the second terminal, etc.) are electrically connected to each other, and the X, the source of the transistor (or the first terminal, etc.) (Terminals, etc.), transistor drains (or second terminals, etc.), and Y are electrically connected in that order. " Alternatively, "the source of the transistor (or the first terminal, etc.) is electrically connected to X, the drain of the transistor (or the second terminal, etc.) is electrically connected to Y, and the X, the source of the transistor (such as the second terminal). Or the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order. " Or, "X is the source of the transistor (
Alternatively, it is electrically connected to Y via a drain (or a second terminal, etc.) and a Drain (or a second terminal, etc.), and is X, a transistor source (or a first terminal, etc.), and a transistor drain (or a first terminal, etc.). (2 terminals, etc.) and Y are provided in this connection order. " By defining the order of connections in the circuit configuration using the same representation as these examples, the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined.
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など
）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、第１の接続経路は、
第２の接続経路を有しておらず、第２の接続経路は、トランジスタを介した、トランジス
タのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など
）との間の経路であり、第１の接続経路は、Ｚ１を介した経路であり、トランジスタのド
レイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に
接続され、第３の接続経路は、第２の接続経路を有しておらず、第３の接続経路は、Ｚ２
を介した経路である。」と表現することができる。または、「トランジスタのソース（ま
たは第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気
的に接続され、第１の接続経路は、第２の接続経路を有しておらず、第２の接続経路は、
トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など
）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、第３
の接続経路は、第２の接続経路を有していない。」と表現することができる。または、「
トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによっ
て、Ｚ１を介して、Ｘと電気的に接続され、第１の電気的パスは、第２の電気的パスを有
しておらず、第２の電気的パスは、トランジスタのソース（または第１の端子など）から
トランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタ
のドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を
介して、Ｙと電気的に接続され、第３の電気的パスは、第４の電気的パスを有しておらず
、第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジ
スタのソース（または第１の端子など）への電気的パスである。」と表現することができ
る。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定する
ことにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２
の端子など）とを、区別して、技術的範囲を決定することができる。
Alternatively, as another representation, for example, "the source of the transistor (or the first terminal, etc.) is electrically connected to X via at least the first connection path, and the first connection path is.
It does not have a second connection path, which is between the source of the transistor (or the first terminal, etc.) and the drain of the transistor (or the second terminal, etc.) via the transistor. The first connection path is a path via Z1, and the drain (or second terminal, etc.) of the transistor is electrically connected to Y via at least a third connection path. , The third connection path does not have a second connection path, and the third connection path is Z2.
It is a route via. Can be expressed as. Alternatively, "the source of the transistor (or the first terminal, etc.) is electrically connected to X via Z1 by at least the first connection path, and the first connection path is the second connection path. The second connection path does not have
It has a connection path through the transistor, and the drain (or second terminal, etc.) of the transistor is electrically connected to Y via Z2 by at least a third connection path, and a third.
The connection path of the above does not have a second connection path. Can be expressed as. or,"
The source of the transistor (or the first terminal, etc.) is electrically connected to X via Z1 by at least the first electrical path, the first electrical path passing through the second electrical path. The second electrical path, which does not have, is the electrical path from the source of the transistor (or the first terminal, etc.) to the drain of the transistor (or the second terminal, etc.) and the drain of the transistor (or the drain of the transistor, etc.). The second terminal, etc.) is electrically connected to Y via Z2 by at least a third electrical path, and the third electrical path does not have a fourth electrical path. , The fourth electrical path is the electrical path from the drain of the transistor (or the second terminal, etc.) to the source of the transistor (or the first terminal, etc.). Can be expressed as. By defining the connection path in the circuit configuration using the same representation as these examples, the source (or first terminal, etc.) and drain (or second) of the transistor
The technical scope can be determined by distinguishing it from (such as the terminal of).
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
Note that these expression methods are examples, and are not limited to these expression methods. Here, X
, Y, Z1, Z2 are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films,
Layer, etc.).
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、およ
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
Even if the circuit diagram shows that the independent components are electrically connected to each other, one component has the functions of a plurality of components. There is also. For example, when a part of the wiring also functions as an electrode, one conductive film has the functions of both the wiring function and the electrode function. Therefore, the term "electrically connected" as used herein includes the case where one conductive film has the functions of a plurality of components in combination.
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の一例について説明する。本発明の
一態様に係る半導体装置は、内部回路と、該内部回路へ信号を入出力する入出力端子と、
を有する回路において、回路の入出力端子が不定状態になるのを防ぐためのプルアップ（
またはプルダウン）抵抗を備えた回路である。
(Embodiment 1)
In the present embodiment, an example of the semiconductor device according to one aspect of the present invention will be described. The semiconductor device according to one aspect of the present invention includes an internal circuit, input / output terminals for inputting / outputting signals to the internal circuit, and the like.
In a circuit with, pull-up to prevent the input / output terminals of the circuit from becoming indefinite (
Or a circuit with a pull-down) resistor.
＜半導体装置の構成例＞
図１（Ａ）は、本発明の一態様に係る半導体装置１０の回路図である。図１（Ａ）に示す
半導体装置１０は、トランジスタ１１と、抵抗部１２と、入出力端子１３と、内部回路１
４と、電源線１５と、信号線１６と、制御信号生成回路１７と、を有する。
<Semiconductor device configuration example>
FIG. 1A is a circuit diagram of a
It has 4, a
半導体装置１０において、トランジスタ１１の第１の端子は電源線１５と接続され、トラ
ンジスタ１１の第２の端子は抵抗部１２の第１の端子と接続される。また、トランジスタ
１１のゲートは、制御信号生成回路１７と接続される。抵抗部１２の第２の端子は、信号
線１６と接続され、入出力端子１３は、信号線１６を介して内部回路１４と接続される。
In the
入出力端子１３は、内部回路１４に信号（ハイレベル信号、ロウレベル信号またはアナロ
グ信号）を入力、または内部回路１４からの信号（ハイレベル信号、ロウレベル信号また
はアナログ信号）を出力するための端子である。制御信号生成回路１７は、トランジスタ
１１のゲートに信号を送り、トランジスタ１１のオンオフ状態を制御するための回路であ
る。
The input /
電源線１５は、ハイレベル（Ｈ）の電位を与える高電位電源線ＶＤＤ、またはロウレベル
（Ｌ）の電位を与える低電位電源線ＶＳＳ（ＶＳＳ＜ＶＤＤ）、とすることができる。電
源線１５をＶＤＤとした場合、半導体装置１０における抵抗部１２は、プルアップ抵抗と
して機能する。電源線１５をＶＳＳとした場合、半導体装置１０における抵抗部１２は、
プルダウン抵抗として機能する。
The
Functions as a pull-down resistor.
プルアップ（またはプルダウン）抵抗が無いと、入出力端子１３に外部から回路または負
荷となるデバイス、が接続されていない場合、または入出力端子１３に何も信号が入出力
されていないときに、入出力端子１３は不定状態（ＨでもＬでもない状態。またはＨかＬ
か不明の状態。）となってしまう。入出力端子１３が不定状態になると、内部回路１４が
誤動作を起こす可能性がでてくる。
Without a pull-up (or pull-down) resistor, when no external circuit or load device is connected to the I /
Unknown state. ). If the input /
そのため、プルアップ（またはプルダウン）抵抗を図１（Ａ）のように設けることによっ
て、入出力端子１３をＨまたはＬに固定し、それにより内部回路の誤動作を防ぐことがで
きる。
Therefore, by providing a pull-up (or pull-down) resistor as shown in FIG. 1A, the input /
トランジスタ１１は、入出力端子１３に信号（ハイレベル信号、ロウレベル信号またはア
ナログ信号）が入出力されていないとき、オンとなっている。そのため、電源線１５がＶ
ＤＤである場合、入出力端子１３に信号が入力されていないときは、入出力端子はハイレ
ベルに保持されることになる。また、電源線１５がＶＳＳである場合、入出力端子１３に
信号が入出力されていないときは、入出力端子はロウレベルに保持されることになる。
The
In the case of DD, when no signal is input to the input /
トランジスタ１１は、入出力端子１３に信号（ハイレベル信号、ロウレベル信号またはア
ナログ信号）が入力され、内部回路１４が正常に起動した後、オフとなる。それによって
、電源線１５と信号線１６との間において、電流が流れるのを止めることができる。その
ため、抵抗部１２において定常的に電流が消費されるのを防ぎ、半導体装置１０の消費電
力を低減することができる。
The
トランジスタ１１および抵抗部１２は、酸化物半導体を有する。酸化物半導体は、ワイド
ギャップ半導体であり、さらにホールの有効質量も非常に大きい。また、酸化物半導体に
含まれる不純物をできるだけ少なくし、さらに酸素欠損を低減させることによって、酸化
物半導体のキャリア濃度を小さくすることができる。このように高純度真性化させた酸化
物半導体をトランジスタに用いることによって、非常にオフ電流の小さいトランジスタを
形成することができる。それにより、トランジスタ１１に酸化物半導体を用いることで、
半導体装置１０の消費電力を下げることができる。また抵抗部１２に用いた場合、上記示
したような酸化物半導体は非常に高抵抗であるため、抵抗部として用いることによって、
必要とする抵抗値にするための面積が小さくなる。つまり、抵抗部１２に酸化物半導体を
用いることによって、抵抗部１２のレイアウト面積を小さくすることができる。
The
The power consumption of the
The area for achieving the required resistance value is reduced. That is, by using an oxide semiconductor for the
また、酸化物半導体を用いたトランジスタおよび抵抗部は、容易に積層させた構造を形成
することができる。例えば、シリコンを用いたトランジスタなどと、積層させて形成する
ことができる。そのため、例えば本発明の一態様に係る半導体装置１０のように、トラン
ジスタ１１および抵抗部１２を、酸化物半導体を用いて形成し、内部回路１４を、シリコ
ンを用いたトランジスタなどにより形成することによって、トランジスタ１１および抵抗
部１２と、内部回路１４を積層させて形成することができるため、レイアウト面積を小さ
くすることができる。また、トランジスタ１１と、抵抗部１２と、を積層させて形成させ
てもよい。
Further, the transistor and the resistance portion using the oxide semiconductor can easily form a laminated structure. For example, it can be formed by laminating with a transistor using silicon or the like. Therefore, for example, as in the
また、抵抗層として機能する酸化物半導体と、該酸化物半導体と接触する導電層と、を有
する抵抗部は、非線形な抵抗となることがある。
Further, the resistance portion having the oxide semiconductor functioning as the resistance layer and the conductive layer in contact with the oxide semiconductor may be a non-linear resistance.
図１（Ｂ）は、本発明の一態様に係る半導体装置２０の回路図である。半導体装置２０は
、図１（Ａ）に示す半導体装置１０におけるトランジスタ１１および抵抗部１２の接続を
逆にした構成となっている。半導体装置２０は、トランジスタ２１と、抵抗部２２と、入
出力端子２３と、内部回路２４と、電源線２５と、信号線２６と、制御信号生成回路２７
と、を有する。
FIG. 1B is a circuit diagram of a
And have.
半導体装置２０において、トランジスタ２１の第１の端子は抵抗部２２の第２の端子と接
続され、トランジスタ２１の第２の端子は信号線２６と接続される。また、トランジスタ
２１のゲートは、制御信号生成回路２７と接続される。抵抗部２２の第１の端子は電源線
２５と接続され、入出力端子２３は、信号線２６を介して内部回路２４と接続される。
In the
図１（Ｃ）は、本発明の一態様に係る半導体装置３０の回路図である。半導体装置３０は
、トランジスタ３１と、入出力端子３３と、内部回路３４と、電源線３５と、信号線３６
と、制御信号生成回路３７と、を有する。
FIG. 1C is a circuit diagram of a
And a control
半導体装置３０は、図１（Ａ）の半導体装置１０において、抵抗部１２が無い構成である
。つまり、図１（Ｃ）の半導体装置３０は、電源線３５と信号線３６との間には、トラン
ジスタ３１のみの構成となっている。
The
半導体装置３０において、トランジスタ３１の第１の端子は電源線３５と接続され、トラ
ンジスタ３１の第２の端子は信号線３６と接続される。また、トランジスタ３１のゲート
は、制御信号生成回路３７と接続される。入出力端子３３は、信号線３６を介して内部回
路３４と接続される。
In the
半導体装置３０は、電源線３５と信号線３６との間に抵抗部が無い構成となっているが、
トランジスタ３１のオン状態のチャネル抵抗を、抵抗部の代わりとして用いることができ
、プルアップ（またはプルダウン）抵抗としても機能する。特に、トランジスタ３１に酸
化物半導体を用いると、高いチャネル抵抗を形成しやすく、またオフ電流が非常に小さい
ため好ましい。
The
The on-state channel resistor of the
図１（Ｄ）は、本発明の一態様に係る半導体装置４０の回路図である。半導体装置４０は
、抵抗部４２と、入出力端子４３と、内部回路４４と、電源線４５と、信号線４６と、を
有する。
FIG. 1D is a circuit diagram of a
半導体装置４０は、図１（Ａ）の半導体装置１０において、トランジスタ１１および制御
信号生成回路１７が無い構成である。つまり、図１（Ｄ）の半導体装置４０は、電源線４
５と信号線４６との間には、抵抗部４２のみの構成となっている。
The
Only the
半導体装置４０において、抵抗部４２の第１の端子は電源線４５と接続され、抵抗部４２
の第２の端子は、信号線４６と接続される。入出力端子４３は、信号線４６を介して内部
回路４４と接続される。
In the
The second terminal of is connected to the
半導体装置４０は、電源線４５と信号線４６との間にトランジスタが無い構成となってい
る。このように、電源線４５と信号線４６の間にトランジスタが形成されていなくとも、
抵抗部４２があるため、信号線４６が不定状態となることを抑制することができる。ただ
し、その場合、半導体装置４０が起動している間は、定常的に電流が流れてしまうため、
半導体装置４０の消費電力は増加してしまうが、トランジスタを形成する面積が不要とな
るため、レイアウトは小さくすることができる。
The
Since the
Although the power consumption of the
また、図１（Ａ）に示す半導体装置１０において、トランジスタ１１および抵抗部１２は
、それぞれ複数用いることができる。たとえば、図２（Ａ）に示す半導体装置７０のよう
に、抵抗部１２を２つ用いた構成としてもよい。なお、抵抗部１２を３つ以上用いた構成
としてもよい。また、図２（Ｂ）に示す半導体装置８０のように、トランジスタ１１を２
つ用いた構成としてもよい。なお、トランジスタ１１を３つ以上用いた構成としてもよい
。また、トランジスタ１１および抵抗部１２は、交互に接続する必要はなく、同じものを
連続して接続させた構成としてもよい。
Further, in the
It may be configured to be used. It should be noted that the configuration may be such that three or
また、図１（Ａ）に示す半導体装置１０における内部回路１４の例として、図３（Ａ）に
示すようにゲートドライバ回路を、図３（Ｂ）に示すようにクロックジェネレータなどを
用いることができる。また、これらに限らず、種々の回路を用いることができる。
Further, as an example of the
図４（Ａ）は、本発明の一態様に係る半導体装置５０の回路図である。半導体装置５０は
、図１（Ａ）の半導体装置１０の構成において、トランジスタ１１のゲートと制御信号生
成回路１７との間に、さらにトランジスタを設けた構成となっている。
FIG. 4A is a circuit diagram of the
半導体装置５０は、トランジスタ５１と、抵抗部５２と、入出力端子５３と、内部回路５
４と、電源線５５と、信号線５６と、制御信号生成回路５７と、トランジスタ５８と、を
有する。
The
It has 4, a
半導体装置５０において、トランジスタ５１の第１の端子は電源線５５と接続され、トラ
ンジスタ５１の第２の端子は抵抗部５２の第１の端子と接続され、抵抗部５２の第２の端
子は信号線５６と接続される。また、トランジスタ５１のゲートは、トランジスタ５８の
第１の端子と接続され、トランジスタ５８の第２の端子は制御信号生成回路５７と接続さ
れる。また、トランジスタ５８のゲートは、制御信号生成回路５７と接続される。入出力
端子５３は、信号線５６を介して内部回路５４と接続される。また、トランジスタ５１の
ゲートとトランジスタ５８の第１の端子との接続箇所に、フローティングノード（ＦＮ）
が形成される。
In the
Is formed.
トランジスタ５８は、トランジスタ５１および抵抗部５２と同様に、酸化物半導体を有す
る。酸化物半導体を有するトランジスタは、オフ電流が非常に小さい。そのため、半導体
装置５０において、トランジスタ５８のオンオフを切り替えることによって、トランジス
タ５１を動作させるための電圧を、ＦＮに保持することができる。そのため、トランジス
タ５１のオン状態またはオフ状態を保持する期間は、制御信号生成回路５７を止めること
ができる。本構成により、半導体装置５０の消費電力を下げることができる。
The
図４（Ａ）に示す半導体装置５０において、トランジスタ５８のゲートは、制御信号生成
回路５７と接続される構成を示したが、トランジスタ５８のゲートが、制御信号生成回路
５７と接続しない構成としてもよい。つまり、トランジスタ５８のゲートは、他の配線ま
たは回路などと接続される構成とすることができる。
In the
図４（Ｂ）は、本発明の一態様に係る半導体装置６０の回路図である。半導体装置６０は
、図４（Ａ）の半導体装置５０の構成において、トランジスタ５１のゲートとトランジス
タ５８との接続箇所に形成されるフローティングノードに、さらに容量素子が接続された
構成となっている。
FIG. 4B is a circuit diagram of the
半導体装置６０は、トランジスタ６１と、抵抗部６２と、入出力端子６３と、内部回路６
４と、電源線６５と、信号線６６と、制御信号生成回路６７と、トランジスタ６８と、容
量素子６９と、を有する。
The
4, a
半導体装置６０において、トランジスタ６１の第１の端子は電源線６５と接続され、トラ
ンジスタ６１の第２の端子は抵抗部６２の第１の端子と接続され、抵抗部６２の第２の端
子は信号線６６と接続される。また、トランジスタ６１のゲートは、トランジスタ６８の
第１の端子および容量素子６９と接続され、トランジスタ６８の第２の端子は制御信号生
成回路６７と接続される。また、トランジスタ６８のゲートは、制御信号生成回路６７と
接続される。入出力端子６３は、信号線６６を介して内部回路６４と接続される。また、
トランジスタ６１のゲートと、トランジスタ６８の第１の端子と、容量素子６９と、の接
続箇所に、フローティングノード（ＦＮ）が形成される。
In the
A floating node (FN) is formed at a connection point between the gate of the
半導体装置６０は、半導体装置５０と同様に、トランジスタ６８のオンオフを切り替える
ことによって、トランジスタ６１を動作させるための電圧を、ＦＮに保持することができ
る。さらに、半導体装置６０はＦＮに容量素子６９が接続されていることにより、よりＦ
Ｎに電圧を保持しやすい構成となっている。そのため、トランジスタ６１のオン状態また
はオフ状態を保持することがより容易となり、制御信号生成回路６７を止めることができ
るため、半導体装置６０の消費電力を下げることができる。
Similar to the
It has a structure that makes it easy to hold the voltage at N. Therefore, it becomes easier to keep the
図４（Ｂ）に示す半導体装置６０において、トランジスタ６８のゲートは、制御信号生成
回路６７と接続される構成を示したが、トランジスタ６８のゲートが、制御信号生成回路
６７と接続しない構成としてもよい。つまり、トランジスタ６８のゲートは、他の配線ま
たは回路などと接続される構成とすることができる。
In the
＜半導体装置の動作例＞
次に、図１（Ａ）に示す半導体装置１０が、図５（Ａ）および図５（Ｂ）に示すタイミン
グチャートに基づいて制御される場合の動作について説明する。ただし、図１（Ａ）に示
す半導体装置１０は、各配線の電位を適宜制御することによって、他にも様々な動作を行
うことが可能である。
<Operation example of semiconductor device>
Next, the operation when the
図５（Ａ）は、図１（Ａ）における半導体装置１０の電源線１５が、高電位電源線ＶＤＤ
として機能する場合について説明したタイミングチャートである。つまり、抵抗部１２は
、プルアップ抵抗として機能する。
5 (A) shows that the
It is a timing chart explaining the case of functioning as. That is, the
図５（Ａ）には、電源線１５の電位Ｖ１５、制御信号生成回路１７の電位Ｖ１７、入出力
端子１３の電位Ｖ１３を示す。
FIG. 5A shows the potential V15 of the
図５（Ａ）に示す期間Ｔ１１において、電源線１５および制御信号生成回路１７の電位が
徐々に増加し、トランジスタ１１の閾値電圧（Ｖｔｈ）まで昇圧される。また、入出力端
子１３の電位は、トランジスタ１１がオフ状態でありフローティングとなっているため、
不定状態となる。
During the period T11 shown in FIG. 5A, the potentials of the
It becomes an indefinite state.
期間Ｔ１２において、電源線１５および制御信号生成回路１７の電位はさらに増加し、Ｖ
ＤＤ（Ｈ）まで昇圧される。その後、電源線１５および制御信号生成回路１７の電位はＶ
ＤＤ（Ｈ）に保持される。また、入出力端子１３の電位は、トランジスタ１１がオン状態
となるため、電源線１５と同じ電位（ＶＤＤ）となる。
During period T12, the potentials of the
It is boosted to DD (H). After that, the potentials of the
It is held in DD (H). Further, the potential of the input /
期間Ｔ１３において、電源線１５および制御信号生成回路１７の電位はＶＤＤ（Ｈ）に保
持される。入出力端子１３には、ロウレベル（Ｌ）信号（ＶＳＳ）が入力される。つまり
、期間Ｔ１３において、トランジスタ１１および抵抗部１２に電流が流れるため、半導体
装置１０の消費電力が増加する。そのため期間Ｔ１３は短いほうが好ましい。
During period T13, the potentials of the
期間Ｔ１４において、電源線１５の電位はＶＤＤに保持される。制御信号生成回路１７に
は、ロウレベル（Ｌ）信号（ＶＳＳ）が入力され、トランジスタ１１はオフ状態となる。
入出力端子１３の電位は、ＶＳＳ（Ｌ）に保持される。
During period T14, the potential of the
The potential of the input /
期間Ｔ１５において、電源線１５の電位はＶＤＤ（Ｈ）に保持される。制御信号生成回路
１７には、ハイレベル信号（ＶＤＤ）が入力され、トランジスタ１１はオン状態となる。
入出力端子１３の電位は、ＶＳＳ（Ｌ）に保持される。つまり、期間Ｔ１５において、ト
ランジスタ１１および抵抗部１２に電流が流れるため、半導体装置１０の消費電力が増加
する。そのため期間Ｔ１５は短いほうが好ましい。
During the period T15, the potential of the
The potential of the input /
期間Ｔ１６において、電源線１５および制御信号生成回路１７の電位はＶＤＤに保持され
る。入出力端子１３の電位は、ロウレベル（Ｌ）信号の入力が停止するため、ＶＤＤ（Ｈ
）となる。
During period T16, the potentials of the
).
図５（Ｂ）は、図１（Ａ）における半導体装置１０の電源線１５が、低電位電源線ＶＳＳ
として機能する場合について説明したタイミングチャートである。つまり、抵抗部１２は
、プルダウン抵抗として機能する。
In FIG. 5B, the
It is a timing chart explaining the case of functioning as. That is, the
図５（Ｂ）には、電源線１５の電位Ｖ１５、制御信号生成回路１７の電位Ｖ１７、入出力
端子１３の電位Ｖ１３を示す。
FIG. 5B shows the potential V15 of the
図５（Ｂ）に示す期間Ｔ２１において、電源線１５はＶＳＳ（Ｌ）に保持される。制御信
号生成回路１７の電位は徐々に増加し、トランジスタ１１の閾値電圧（Ｖｔｈ）まで昇圧
される。また、入出力端子１３の電位は、トランジスタ１１がオフ状態のためフローティ
ングとなっており、不定状態となる。
During the period T21 shown in FIG. 5 (B), the
期間Ｔ２２において、電源線１５はＶＳＳ（Ｌ）に保持される。制御信号生成回路１７の
電位はさらに増加し、ＶＤＤ（Ｈ）まで昇圧される。その後、制御信号生成回路１７の電
位はＶＤＤ（Ｈ）に保持される。また、入出力端子１３の電位は、トランジスタ１１がオ
ン状態となるため、電源線１５と同じ電位（ＶＳＳ）となる。
During period T22, the
期間Ｔ２３において、電源線１５はＶＳＳ（Ｌ）に保持される。制御信号生成回路１７の
電位はＶＤＤに保持される。入出力端子１３には、ハイレベル信号（ＶＤＤ）が入力され
る。つまり、期間Ｔ２３において、トランジスタ１１および抵抗部１２に電流が流れるた
め、半導体装置１０の消費電力が増加する。そのため期間Ｔ２３は短いほうが好ましい。
During period T23, the
期間Ｔ２４において、電源線１５はＶＳＳ（Ｌ）に保持される。制御信号生成回路１７に
は、ロウレベル（Ｌ）信号（ＶＳＳ）が入力され、トランジスタ１１はオフ状態となる。
入出力端子１３の電位は、ＶＤＤ（Ｈ）に保持される。
During period T24, the
The potential of the input /
期間Ｔ２５において、電源線１５はＶＳＳ（Ｌ）に保持される。制御信号生成回路１７に
は、ハイレベル信号（ＶＤＤ）が入力され、トランジスタ１１はオン状態となる。入出力
端子１３の電位は、ＶＤＤ（Ｈ）に保持される。つまり、期間Ｔ２５において、トランジ
スタ１１および抵抗部１２に電流が流れるため、半導体装置１０の消費電力が増加する。
そのため期間Ｔ２５は短いほうが好ましい。
During period T25, the
Therefore, it is preferable that the period T25 is short.
期間Ｔ２６において、電源線１５の電位はＶＳＳ（Ｌ）に保持される。制御信号生成回路
１７の電位はＶＤＤに保持される。入出力端子１３の電位は、ハイレベル（Ｈ）信号の入
力が停止するため、ＶＳＳ（Ｌ）となる。
During period T26, the potential of the
以上のとおり、図１に示す半導体装置１０は、ＩＣなどのプルアップ（またはプルダウン
）抵抗を有する半導体装置として機能することができる。
As described above, the
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載され
ているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様と
して、プルアップ（またはプルダウン）抵抗を適用した場合の例を示したが、本発明の一
態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様
は、他の回路に適用してもよい。または例えば、場合によっては、または、状況に応じて
、本発明の一態様は、プルアップ（またはプルダウン）抵抗を適用しなくてもよい。例え
ば、本発明の一態様として、トランジスタに酸化物半導体を有する場合の例を示したが、
本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発
明の一態様では、トランジスタは、シリコン、ゲルマニウム、シリコンゲルマニウム、炭
化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム
、または、有機半導体などのように、様々な半導体材料を有していてもよい。または例え
ば、場合によっては、または、状況に応じて、本発明の一態様では、トランジスタは、酸
化物半導体を有していなくてもよい。
In the present embodiment, one aspect of the present invention has been described. Alternatively, in another embodiment, one aspect of the present invention will be described. However, one aspect of the present invention is not limited to these. That is, since various aspects of the invention are described in this embodiment and other embodiments, one aspect of the present invention is not limited to a specific aspect. For example, as one aspect of the present invention, an example in which a pull-up (or pull-down) resistor is applied is shown, but one aspect of the present invention is not limited thereto. In some cases, or depending on the circumstances, one aspect of the invention may be applied to other circuits. Or, for example, in some cases, or depending on the circumstances, one aspect of the invention may not apply a pull-up (or pull-down) resistor. For example, as one aspect of the present invention, an example in which an oxide semiconductor is provided in the transistor has been shown.
One aspect of the present invention is not limited to this. In some or, depending on the circumstances, in one aspect of the invention, the transistor may be a silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, or an organic semiconductor. As such, it may have various semiconductor materials. Or, for example, in some cases, or depending on the circumstances, in one aspect of the invention, the transistor may not have an oxide semiconductor.
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。よって、
本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の
内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述
べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行
うことができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、
様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のこと
である。また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別
の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ
若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせ
ることにより、さらに多くの図を構成させることができる。これは、以下の実施の形態に
おいても同様である。
It should be noted that this embodiment can be appropriately combined with the description of other embodiments. Therefore,
The content described in the present embodiment (which may be a part of the content) is another content (which may be a part of the content) described in the embodiment, and / or one or more other implementations. It is possible to apply, combine, or replace the contents described in the form (some contents may be used). The contents described in the embodiments are the contents described in the respective embodiments.
It is the content described using various figures or the content described using the sentences described in the specification. Moreover, the figure (which may be a part) described in one embodiment is another part of the figure, another figure (which may be a part) which is described in the embodiment, and / or one or more. By combining the figures (which may be a part) described in another embodiment of the above, more figures can be constructed. This also applies to the following embodiments.
（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置１０における、トランジスタ１１お
よび抵抗部１２の構成例について説明する。
(Embodiment 2)
In this embodiment, a configuration example of the
＜構成例１＞
図６に、トランジスタ１００および抵抗部２００の回路図、上面図および断面図を示す。
なお、トランジスタ１００は、図１（Ａ）におけるトランジスタ１１に用いることができ
る。また、抵抗部２００は、図１（Ａ）における抵抗部１２に用いることができる。また
、本実施の形成におけるトランジスタ１００および抵抗部２００は、酸化物半導体を有す
る構成について説明する。
<Structure example 1>
FIG. 6 shows a circuit diagram, a top view, and a cross-sectional view of the
The
図６（Ａ）は、トランジスタ１００および抵抗部２００が接続された回路図が示されてい
る。図６（Ａ）に示すトランジスタ１００および抵抗部２００について、図６（Ｂ）に構
成の一例を示す上面図を示す。図６（Ｃ）は、図６（Ａ）における一点鎖線Ａ１−Ａ２に
おける断面図を、図６（Ｄ）は、一点鎖線Ａ３−Ａ４における断面図を、図６（Ｅ）は、
一点鎖線Ａ５−Ａ６における断面図を示す。ここでは、一点鎖線Ａ１−Ａ２の方向をチャ
ネル長方向と、一点鎖線Ａ３−Ａ４の方向をチャネル幅方向と呼称する場合がある。よっ
て、図６（Ｃ）は、トランジスタ１００のチャネル長方向の断面構造を示す図になり、図
６（Ｄ）は、トランジスタ１００のチャネル幅方向の断面構造を示す図になる。なお、デ
バイス構造を明確にするため、図６（Ｂ）では、一部の構成要素が省略されている。
FIG. 6A shows a circuit diagram in which the
A cross-sectional view taken along the alternate long and short dash line A5-A6 is shown. Here, the direction of the alternate long and short dash line A1-A2 may be referred to as the channel length direction, and the direction of the alternate long and short dash line A3-A4 may be referred to as the channel width direction. Therefore, FIG. 6C is a diagram showing a cross-sectional structure of the
図６に示すトランジスタ１００は、基板１１０上の絶縁層１１２と、絶縁層１１２上の酸
化物半導体層１２０と、酸化物半導体層１２０と一部接して形成される、導電層１４１お
よび導電層１４２と、酸化物半導体層１２０、導電層１４１および導電層１４２上の絶縁
層１１３と、酸化物半導体層１２０と重畳し、絶縁層１１３上の導電層１３０と、導電層
１３０および絶縁層１１３上の絶縁層１１５と、を有する。
The
図６に示す抵抗部２００は、基板１１０上の絶縁層１１２と、絶縁層１１２上の、酸化物
半導体層１２１と、酸化物半導体層１２１と一部接して形成される、導電層１４２および
導電層１４３と、酸化物半導体層１２１、導電層１４２および導電層１４３上の絶縁層１
１３と、絶縁層１１３上の絶縁層１１５と、を有する。
The
It has 13 and an insulating
トランジスタ１００において、絶縁層１１２は、下地絶縁層として機能することができる
。酸化物半導体層１２０は、トランジスタ１００の活性層として機能することができる。
導電層１４１および導電層１４２は、ソース電極およびドレイン電極として機能すること
ができる。絶縁層１１３は、ゲート絶縁層として機能する領域を有する。導電層１３０は
、ゲート電極として機能することができる。絶縁層１１５は、層間絶縁層として機能する
ことができる。
In the
The
また、抵抗部２００において、酸化物半導体層１２１は、抵抗層として機能することがで
きる。
Further, in the
＜構成例２＞
図７に、トランジスタおよび抵抗部１０１の回路図、上面図および断面図を示す。なお、
トランジスタおよび抵抗部１０１は、図１（Ａ）におけるトランジスタ１１および抵抗部
１２に用いることができる。また、本実施の形成におけるトランジスタおよび抵抗部１０
１は、酸化物半導体を有する構成について説明する。
<Structure example 2>
FIG. 7 shows a circuit diagram, a top view, and a cross-sectional view of the transistor and the
The transistor and the
Reference numeral 1 denotes a configuration having an oxide semiconductor.
図７に示すトランジスタおよび抵抗部１０１は、図６におけるトランジスタ１００および
抵抗部２００を、１つに組み合わせたような構成となっている。特に、酸化物半導体を有
するトランジスタおよび抵抗部１０１とすることによって、オフ電流の小さいトランジス
タの活性層と、抵抗値の高い抵抗層を、直接接続した構造で形成できる。このようにトラ
ンジスタと抵抗部を合わせた構成とすることによって、レイアウト面積を縮小することが
できる。
The transistor and
図７（Ａ）は、トランジスタおよび抵抗部１０１の回路図が示されている。図７（Ａ）に
示すランジスタおよび抵抗部１０１について、図７（Ｂ）に構成の一例を示す上面図を示
す。図７（Ｃ）は、図７（Ａ）における一点鎖線Ａ１−Ａ２における断面図を、図７（Ｄ
）は、一点鎖線Ａ３−Ａ４における断面図を、図７（Ｅ）は、一点鎖線Ａ５−Ａ６におけ
る断面図を示す。なお、デバイス構造を明確にするため、図７（Ｂ）では、一部の構成要
素が省略されている。
FIG. 7A shows a circuit diagram of the transistor and the
) Shows a cross-sectional view taken along the alternate long and short dash line A3-A4, and FIG. 7 (E) shows a sectional view taken along the alternate long and short dash line A5-A6. In order to clarify the device structure, some components are omitted in FIG. 7B.
図７に示すトランジスタおよび抵抗部１０１は、基板１１０上の絶縁層１１２と、絶縁層
１１２上の、酸化物半導体層１２２と、酸化物半導体層１２２と一部接して形成される、
導電層１４１および導電層１４３と、酸化物半導体層１２２、導電層１４１および導電層
１４３上の絶縁層１１４と、酸化物半導体層１２２と一部重畳し、絶縁層１１４上の導電
層１３１と、導電層１３１および絶縁層１１４上の絶縁層１１５と、を有する。
The transistor and the
The
トランジスタおよび抵抗部１０１において、絶縁層１１２は、下地絶縁層として機能する
ことができる。酸化物半導体層１２２は、トランジスタおよび抵抗部１０１において、導
電層１３１と重畳する領域は、トランジスタの活性層として機能することができる。導電
層１４１および導電層１４３は、ソース電極およびドレイン電極として機能することがで
きる。絶縁層１１４は、ゲート絶縁層として機能する領域を有する。導電層１３１は、ゲ
ート電極として機能することができる。絶縁層１１５は、層間絶縁層として機能すること
ができる。
In the transistor and the
また、酸化物半導体層１２２は、トランジスタおよび抵抗部１０１において、導電層１３
１と導電層１４３との間の領域は、抵抗部の抵抗層として機能することができる。
Further, the
The region between 1 and the
＜構成例３＞
図８に、トランジスタ４００および抵抗部４０１の回路図、上面図および断面図を示す。
なお、トランジスタ４００および抵抗部４０１は、図１（Ａ）におけるトランジスタ１１
および抵抗部１２に用いることができる。また、本実施の形成におけるトランジスタ４０
０および抵抗部４０１は、酸化物半導体を有する構成について説明する。
<Structure example 3>
FIG. 8 shows a circuit diagram, a top view, and a cross-sectional view of the
The
And can be used for the
The configuration in which 0 and the
図８に示すトランジスタ４００は、図６および図７に示したようなトップゲート型のトラ
ンジスタではなく、ボトムゲート型のトランジスタである。
The
図８（Ａ）は、トランジスタ４００および抵抗部４０１の回路図が示されている。図８（
Ａ）に示すトランジスタ４００および抵抗部４０１について、図８（Ｂ）に構成の一例を
示す上面図を示す。図８（Ｃ）は、図８（Ａ）における一点鎖線Ａ１−Ａ２における断面
図を示す。なお、デバイス構造を明確にするため、図８（Ｂ）では、一部の構成要素が省
略されている。
FIG. 8A shows a circuit diagram of the
FIG. 8B shows a top view showing an example of the configuration of the
図８に示すトランジスタ４００は、基板１１０上の絶縁層１１２と、絶縁層１１２上の導
電層４１０と、導電層４１０上の絶縁層４１２と、絶縁層４１２上の酸化物半導体層４１
４と、酸化物半導体層４１４と一部接して形成される、導電層４１８および導電層４２０
と、酸化物半導体層４１４、導電層４１８および導電層４２０上の絶縁層４２４と、を有
する。
The
And an
図８に示す抵抗部４０１は、基板１１０上の絶縁層１１２と、絶縁層１１２上の絶縁層４
１２と、絶縁層４１２上の酸化物半導体層４１６と、酸化物半導体層４１６と一部接して
形成される、導電層４２０および導電層４２２と、酸化物半導体層４１６、導電層４２０
および導電層４２２上の絶縁層４２４と、を有する。
The
12, the
And an insulating
トランジスタ４００において、絶縁層１１２は、下地絶縁層として機能することができる
。酸化物半導体層４１４は、トランジスタ４００の活性層として機能することができる。
導電層４１８および導電層４２０は、ソース電極およびドレイン電極として機能すること
ができる。絶縁層４１２は、ゲート絶縁層として機能する領域を有する。導電層４１０は
、ゲート電極として機能することができる。絶縁層４２４は、層間絶縁層として機能する
ことができる。
In the
The
また、抵抗部４０１において、酸化物半導体層４１６は、抵抗層として機能することがで
きる。
Further, in the
また、図８に示したボトムゲート型のトランジスタ４００は、チャネルエッチ型の構造で
あるが、図９（Ａ）に示すように、チャネル保護型のトランジスタ４０２としてもよい。
The bottom
図９（Ａ）に示すトランジスタ４０２は、基板１１０上の絶縁層１１２と、絶縁層１１２
上の導電層４１０と、導電層４１０上の絶縁層４１２と、絶縁層４１２上の酸化物半導体
層４１４と、酸化物半導体層４１４上の絶縁層４２８と、酸化物半導体層４１４および絶
縁層４２８と一部接して形成される、導電層４３０および導電層４３２と、酸化物半導体
層４１４、絶縁層４２８、導電層４３０および導電層４３２上の絶縁層４３４と、を有す
る。
The
The above
トランジスタ４０２において、絶縁層１１２は、下地絶縁層として機能することができる
。酸化物半導体層４１４は、トランジスタ４００の活性層として機能することができる。
導電層４３０および導電層４３２は、ソース電極およびドレイン電極として機能すること
ができる。絶縁層４１２は、ゲート絶縁層として機能する領域を有する。導電層４１０は
、ゲート電極として機能することができる。絶縁層４３４は、層間絶縁層として機能する
ことができる。絶縁層４２８は、チャネル保護層として機能することができる。
In the
The
また、図９（Ｂ）に示すトランジスタ４０３は、図８のトランジスタ４００に、導電層４
１１を有する構造である。トランジスタ４０３において、導電層４１１はバックゲート電
極として機能することができる。
Further, the
It is a structure having 11. In the
また、図８に示した抵抗部４０１において、さらに導電層を有する構造としてもよい。抵
抗部４０１に、さらに導電層４３５を有する抵抗部４０４を、図９（Ｃ）に示す。
Further, the
図９（Ｃ）に示す抵抗部４０４は、基板１１０上の絶縁層１１２と、絶縁層１１２上の導
電層４３５と、導電層４３５上の絶縁層４３８と、絶縁層４３８上の、酸化物半導体層４
４４と、酸化物半導体層４４４と一部接して形成される、導電層４４０および導電層４４
２と、酸化物半導体層４４４、導電層４４０および導電層４４２上の絶縁層４４６と、を
有する。
The
The
2. It has an
また、抵抗部４０４において、酸化物半導体層４４４は、抵抗層として機能することがで
きる。
Further, in the
また、図９（Ｄ）に示す抵抗部４０５は、図９（Ｃ）の抵抗部４０４に、導電層４４８を
有する構造である。
Further, the
また、図９（Ｅ）に示す抵抗部４０６は、図８の抵抗部４０１に、絶縁層４５０を有する
構造である。
Further, the
絶縁層４５０に、水素を多く含む膜、たとえば窒化シリコンを有する膜などを用いた場合
、酸化物半導体層４１６の抵抗値を下げることができる場合がある。
When a film containing a large amount of hydrogen, for example, a film having silicon nitride is used for the insulating
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。
The configuration and method shown in this embodiment can be appropriately combined with the configuration and method shown in other embodiments.
（実施の形態３）
本実施の形態では、本発明の一態様に用いることができる酸化物半導体を有するトランジ
スタ（ＯＳトランジスタともいう。）の構成例について説明する。本実施の形態にて説明
するＯＳトランジスタは、たとえば図１（Ａ）のトランジスタ１１および図４（Ａ）のト
ランジスタ５８などに適用することができる。
(Embodiment 3)
In the present embodiment, a configuration example of a transistor having an oxide semiconductor (also referred to as an OS transistor) that can be used in one aspect of the present invention will be described. The OS transistor described in this embodiment can be applied to, for example, the
＜構成例１＞
図１０にＯＳトランジスタの構成の一例を示す。図１０（Ａ）はＯＳトランジスタの構成
の一例を示す上面図である。図１０（Ｂ）は、ｙ１−ｙ２線断面図であり、図１０（Ｃ）
はｘ１−ｘ２線断面図であり、図１０（Ｄ）はｘ３−ｘ４線断面図である。ここでは、ｙ
１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場
合がある。よって、図１０（Ｂ）は、ＯＳトランジスタのチャネル長方向の断面構造を示
す図になり、図１０（Ｃ）および図１０（Ｄ）は、ＯＳトランジスタのチャネル幅方向の
断面構造を示す図になる。なお、デバイス構造を明確にするため、図１０（Ａ）では、一
部の構成要素が省略されている。
<Structure example 1>
FIG. 10 shows an example of the configuration of the OS transistor. FIG. 10A is a top view showing an example of the configuration of the OS transistor. 10 (B) is a cross-sectional view taken along the line y1-y2, and FIG. 10 (C) is a cross-sectional view taken along the line y1-y2.
Is a cross-sectional view taken along the line x1-x2, and FIG. 10D is a cross-sectional view taken along the line x3-x4. Here, y
The 1-y2 line direction may be referred to as a channel length direction, and the x1-x2 line direction may be referred to as a channel width direction. Therefore, FIG. 10B is a diagram showing a cross-sectional structure of the OS transistor in the channel length direction, and FIGS. 10 (C) and 10 (D) are diagrams showing a cross-sectional structure of the OS transistor in the channel width direction. Become. In order to clarify the device structure, some components are omitted in FIG. 10A.
図１０に示すＯＳトランジスタ５０１は、バックゲートを有する。ＯＳトランジスタ５０
１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１
は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、絶縁層５１４および絶
縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯＳトランジスタ５０１
の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５
１３、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３、導電層５
３０、導電層５３１、導電層５４１、および導電層５４２を有する。ここでは、酸化物半
導体層５２１、酸化物半導体層５２２および酸化物半導体層５２３をまとめて、酸化物半
導体層５２０と呼称する。なお、ここではバックゲートを有する構造を示したが、バック
ゲートの無い構造としてもよい。
The
1 is formed on the insulating surface. Here, it is formed on the insulating
Is formed on the surface of the
It can also be regarded as a component of. The
13.
30, has a
絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極（
第１のゲート電極）として機能する。導電層５３１はバックゲート電極（第２のゲート電
極）として機能する。導電層５４１および導電層５４２は、それぞれ、ソース電極または
ドレイン電極として機能する。なお、導電層５３１は設けなくてもよい（以下同様）。
The insulating
It functions as a first gate electrode). The
図１０（Ｂ）、（Ｃ）に示すように、酸化物半導体層５２０は、酸化物半導体層５２１、
酸化物半導体層５２２、酸化物半導体層５２３が順に積層された領域を有する。絶縁層５
１３はこの積層部分を覆っている。導電層５３１は絶縁層５１３を介して酸化物半導体層
の積層部分と重なる。導電層５４１および導電層５４２は酸化物半導体層５２１および酸
化物半導体層５２３とでなる積層膜上に設けられており、これらは、この積層膜上面、お
よび積層膜のチャネル長方向の側面に接している。また、図１０の例では、導電層５４１
、５４２は絶縁層５１２とも接している。酸化物半導体層５２３は、酸化物半導体層５２
１、酸化物半導体層５２２、および導電層５４１、導電層５４２を覆うように形成されて
いる。酸化物半導体層５２３の下面は酸化物半導体層５２２の上面と接している。
As shown in FIGS. 10B and 10C, the
It has a region in which the
13 covers this laminated portion. The
, 542 are also in contact with the insulating
1. It is formed so as to cover the
酸化物半導体層５２０において、絶縁層５１３を介して、酸化物半導体層５２１乃至５２
３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図１
０（Ｃ）参照）。このため、この積層部分には、垂直方向からのゲート電界に加え、側面
方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは
、導電層５３１（ゲート電極層）に印加される電圧により形成される電界のことをいう。
よって、ゲート電界によって、酸化物半導体層５２１乃至５２３の積層部分全体を電気的
に取り囲むことができるので、酸化物半導体層５２２の全体（バルク）にチャネルが形成
される場合がある。そのため、ＯＳトランジスタ５０１は高いオン電流特性を有すること
ができる。
In the
A
See 0 (C)). Therefore, in addition to the gate electric field from the vertical direction, the gate electric field from the side direction is also applied to the laminated portion. In the
Therefore, since the entire laminated portion of the oxide semiconductor layers 521 to 523 can be electrically surrounded by the gate electric field, a channel may be formed in the entire (bulk) of the
本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるト
ランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）”
構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ−ｃｈａｎｎｅｌ構造である。ｓ−ｃｈａｎ
ｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状
態でのドレイン電流（オン電流）を高くすることができる。
In the present specification, the structure of the transistor capable of electrically surrounding the semiconductor by the gate electric field is referred to as "surrounded channel (s-channel)".
Called a structure. The
In the nel structure, a large current can flow between the source and drain of the transistor, and the drain current (on current) in the conductive state can be increased.
ＯＳトランジスタ５０１をｓ−ｃｈａｎｎｅｌ構造とすることで、酸化物半導体層５２２
の側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層５３０
が酸化物半導体層５２２の下方まで伸び、酸化物半導体層５２１の側面と対向している構
造では、さらに制御性が優れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレ
ッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑
制することができる。従って、微細化に適した構造である。
By forming the
It becomes easy to control the channel formation region by the gate electric field with respect to the side surface of.
Is preferable because the controllability is further excellent in the structure in which the
図１０に示すＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構
造とすることで、チャネル長を１００ｎｍ未満にすることができる。ＯＳトランジスタを
微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎ
ｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。
By making the OS transistor a three-dimensional device structure like the
It is preferably less than m, more preferably 30 nm or less or 20 nm or less.
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして
機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン
電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレイン
として機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレ
イン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す
場合がある。
The conductor that functions as the gate of the transistor is the gate electrode, the conductor that functions as the source of the transistor is the source electrode, the conductor that functions as the drain of the transistor is the drain electrode, the region that functions as the source of the transistor is the source region, and the drain of the transistor. The region that functions as a drain region is called a drain region. In the present specification, the gate electrode may be referred to as a gate, the drain electrode or the drain region may be referred to as a drain, and the source electrode or the source region may be referred to as a source.
チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタ
がオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチ
ャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つの
トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
The channel length is, for example, the source in the top view of the transistor, the region where the semiconductor (or the part where the current flows in the semiconductor when the transistor is on) and the gate overlap, or the region where the channel is formed. The distance to the drain. In one transistor, the channel length does not always take the same value in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in the present specification, the channel length is any one value, the maximum value, in the region where the channel is formed.
The minimum value or the average value.
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における
、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタ
において、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトラン
ジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チ
ャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値また
は平均値とする。
The channel width is, for example, the source and the drain facing each other in the region where the semiconductor (or the part where the current flows in the semiconductor when the transistor is on) and the gate overlap, or the region where the channel is formed. The length of the part. In one transistor, the channel width does not always take the same value in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in the present specification, the channel width is set to any one value, the maximum value, the minimum value, or the average value in the region where the channel is formed.
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に
形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示
される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の
方が大きくなる。
Depending on the structure of the transistor, the channel width in the region where the channel is actually formed (hereinafter referred to as the effective channel width) and the channel width shown in the top view of the transistor (hereinafter referred to as the apparent channel width). ) And may be different. for example,
In a transistor having a three-dimensional structure, the effective channel width may be larger than the apparent channel width shown in the top view of the transistor, and the influence thereof may not be negligible. For example, in a transistor having a fine and three-dimensional structure, the ratio of the channel region formed on the side surface of the semiconductor may be large. In that case, the effective channel width in which the channel is actually formed is larger than the apparent channel width shown in the top view.
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合が
ある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅
を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチ
ャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析す
ることなどによって、値を決定することができる。
In the present specification, the term "channel width" may refer to an apparent channel width. Alternatively, in the present specification, the term "channel width" may refer to an effective channel width. The channel length, channel width, effective channel width, apparent channel width, enclosed channel width, etc. can be determined by acquiring a cross-sectional TEM image or the like and analyzing the image. can.
＜構成例２＞
図１１に示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。図１
１（Ａ）はＯＳトランジスタ５０２の上面図である。図１１（Ｂ）は、ｙ１−ｙ２線断面
図であり、図１１（Ｃ）は、ｘ１−ｘ２線断面図であり、図１１（Ｄ）は、ｘ３−ｘ４線
断面図である。なお、デバイス構造を明確にするため、図１１（Ａ）では、一部の構成要
素が省略されている。
<Structure example 2>
The
1 (A) is a top view of the
図１１に示すＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ−ｃｈａ
ｎｎｅｌ構造である。導電層５４１および導電層５４２の形状がＯＳトランジスタ５０１
と異なる。ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、酸化物半導体
層５２１と酸化物半導体層５２２の積層膜を形成するために使用されるハードマスクから
作製されている。そのため、導電層５４１および導電層５４２は、酸化物半導体層５２１
および酸化物半導体層５２２の側面に接していない（図１１（Ｄ））。
The
It has a nnel structure. The shape of the
Different from. The
And is not in contact with the side surface of the oxide semiconductor layer 522 (FIG. 11 (D)).
次のような工程を経て、酸化物半導体層５２１、５２２、導電層５４１、５４２を作製す
ることができる。酸化物半導体層５２１、５２２を構成する２層の酸化物半導体膜を形成
する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチン
グしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエ
ッチングして、酸化物半導体層５２１と酸化物半導体層５２２の積層膜を形成する。次に
、ハードマスクをエッチングして、導電層５４１および導電層５４２を形成する。
The oxide semiconductor layers 521 and 522 and the
＜構成例３、４＞
図１２に示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例であり、図１
３に示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳトラ
ンジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、酸
化物半導体層５２３および絶縁層５１３がエッチングされている。そのため、酸化物半導
体層５３２および絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。
<Structure Examples 3 and 4>
The
The
＜構成例５、６＞
図１４に示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図１
５に示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳトラ
ンジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、酸化物半導体層５２３と導
電層５４１の間に層５５１を有し、酸化物半導体層５２３と導電層５４２の間に層５５２
を有する。
<Structure Examples 5 and 6>
The
The
Have.
層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化
物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層
で形成することができ、または、導電層５４１、５４２よりも抵抗が高い導電体層で形成
することができる。例えば、層５５１、層５５２として、インジウム、スズおよび酸素を
含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層
、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含
む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを
含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよ
い。例示したこれらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの
一または複数を含んでも構わない。
The
層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、
５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過
させない性質を有しても構わない。このような性質を有することで、迷光によるトランジ
スタの電気特性の変動を抑制できる場合がある。
The
The 552 may have a property of reflecting or absorbing visible light, ultraviolet rays, infrared rays, or X-rays so as not to transmit them. By having such a property, it may be possible to suppress fluctuations in the electrical characteristics of the transistor due to stray light.
また、層５５１、５５２は、酸化物半導体層５３２との間にショットキー障壁を形成しな
い層を用いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性
を向上させることができる。
Further, it is preferable to use
層５５１、５５２は、導電体５１６ａおよび導電体５１６ｂよりも高抵抗の層とすること
が好ましい。また、層５５１、５５２は、トランジスタのチャネル抵抗よりも低抵抗であ
ることが好ましい。例えば、層５５１、５５２の抵抗率を、０．１Ωｃｍ以上１００Ωｃ
ｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすれば
よい。層５５１、５５２の抵抗率を上述の範囲とすることにより、チャネルとドレインと
の境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性
の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー
電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽
和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成
であれば、層５５１、５５２のいずれか一方のみ（例えば、ドレイン側）を配置するほう
が好ましい場合がある。
The
It may be m or less, 0.5 Ωcm or more and 50 Ω cm or less, or 1 Ω cm or more and 10 Ω cm or less. By setting the resistivity of the
＜構成例７＞
図１０乃至図１５において、第１のゲート電極として機能する導電層５３０と、第２のゲ
ート電極として機能する導電層５３１は接続されていてもよい。一例として、図１０にお
ける導電層５３０と導電層５３１とが接続された構成を、図１６に示す。
<Structure example 7>
In FIGS. 10 to 15, the
図１６（Ｃ）に示すように、絶縁層５１２、絶縁層５１３に開口部が設けられ、当該開口
部には導電層５６０が設けられている。そして、導電層５３０は、導電層５６０を介して
導電層５３１と接続されている。これにより、ＯＳトランジスタ５０１の第１のゲート電
極と第２のゲート電極を接続することができる。なお、図１１乃至図１５においても同様
に、第１のゲート電極と第２のゲート電極が接続された構成を適用することができる。
As shown in FIG. 16C, openings are provided in the insulating
以下、ＯＳトランジスタ５０１乃至５０６の構成要素について説明する。
Hereinafter, the components of the
＜酸化物半導体層＞
酸化物半導体層５２１乃至５２３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物
、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ
、またはＮｄ）がある。また、酸化物半導体層５２１乃至５２３は、インジウムを含む酸
化物層に限定されない。酸化物半導体層５２１乃至５２３は、例えば、Ｚｎ−Ｓｎ酸化物
層、Ｇａ−Ｓｎ層、Ｚｎ−Ｍｇ酸化物等で形成することができる。また、酸化物半導体層
５２２は、Ｉｎ−Ｍ−Ｚｎ酸化物で形成することが好ましい。また、酸化物半導体層５２
１、酸化物半導体層５２３は、それぞれ、Ｇａ酸化物で形成することができる。
<Oxide semiconductor layer>
Typical semiconductor materials for the oxide semiconductor layers 521 to 523 include In-Ga oxide, In-Zn oxide, and In-M-Zn oxide (M is Ga, Sn, Y, Zr, La). , Ce
, Or Nd). Further, the oxide semiconductor layers 521 to 523 are not limited to the oxide layer containing indium. The oxide semiconductor layers 521 to 523 can be formed of, for example, a Zn—Sn oxide layer, a Ga—Sn layer, a Zn—Mg oxide, or the like. Further, the
1. The
酸化物半導体層５２１乃至５２３をスパッタリング法で成膜されたＩｎ−Ｍ−Ｚｎ酸化物
膜で形成する場合について説明する。酸化物半導体層５２２の形成に用いられるＩｎ−Ｍ
−Ｚｎ酸化物の成膜用のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１
：ｚ１とし、酸化物半導体層５２１、酸化物半導体層５２３の形成に用いられるターゲッ
トの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とする。
A case where the oxide semiconductor layers 521 to 523 are formed of an In—M—Zn oxide film formed by a sputtering method will be described. In-M used to form the
The atomic number ratio of the target metal element for film formation of −Zn oxide is In: M: Zn = x 1 : y 1
: And z 1, the
酸化物半導体層５２２の形成には、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６
以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下のＩｎ−Ｍ−Ｚ
ｎ酸化物の多結晶ターゲットを用いることが好ましい。ｚ１／ｙ１を１以上６以下とする
ことで、ＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代
表例は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚ
ｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、
Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等がある。なお、ＣＡＡ
Ｃ−ＯＳとは、ｃ軸に配向する結晶部を有する酸化物半導体のことであり、これについて
は後述する。ＣＡＡＣ−ＯＳ膜は、特にスピネル型の結晶構造が含まれないことが好まし
い。これにより、ＣＡＡＣ−ＯＳ膜を用いたトランジスタの電気特性、信頼性を向上させ
ることができる。
For the formation of the
Of the following, z 1 / y 1 is 1/3 or more and 6 or less, and further 1 or more and 6 or less In-M-Z.
It is preferable to use a polycrystalline target of n oxide. By setting z 1 / y 1 to 1 or more and 6 or less, the CAAC-OS film is likely to be formed. Typical examples of the atomic number ratio of the target metal element are In: M: Zn = 1: 1: 1, In: M: Zn = 1: 1: 1.2, In: M: Z.
n = 2: 1: 1.5, In: M: Zn = 2: 1: 2.3, In: M: Zn = 2: 1: 3,
There are In: M: Zn = 3: 1: 2, In: M: Zn = 4: 2: 4.1, and the like. CAA
C-OS is an oxide semiconductor having a crystal portion oriented on the c-axis, which will be described later. It is particularly preferable that the CAAC-OS film does not contain a spinel-type crystal structure. This makes it possible to improve the electrical characteristics and reliability of the transistor using the CAAC-OS film.
酸化物半導体層５２１、５２３の形成に用いられるターゲットは、ｘ２／ｙ２＜ｘ１／ｙ
１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ま
しい。ｚ２／ｙ２を１以上６以下とすることで、ＣＡＡＣ−ＯＳ膜が形成されやすくなる
。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ
：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ
：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、
Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：
５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：
５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
The target used for forming the oxide semiconductor layers 521 and 523 is x 2 / y 2 <x 1 / y.
It is 1 , and z 2 / y 2 is preferably 1/3 or more and 6 or less, and more preferably 1 or more and 6 or less. By setting z 2 / y 2 to 1 or more and 6 or less, the CAAC-OS film is likely to be formed. Typical examples of the atomic number ratio of the target metal element are In: M: Zn = 1: 3: 2, In: M.
: Zn = 1: 3: 4, In: M: Zn = 1: 3: 6, In: M: Zn = 1: 3: 8, In
: M: Zn = 1: 4: 4, In: M: Zn = 1: 4: 5, In: M: Zn = 1: 4: 6,
In: M: Zn = 1: 4: 7, In: M: Zn = 1: 4: 8, In: M: Zn = 1: 5:
5, In: M: Zn = 1: 5: 6, In: M: Zn = 1: 5: 7, In: M: Zn = 1:
There are 5: 8, In: M: Zn = 1: 6: 8, and the like.
Ｉｎ−Ｍ−Ｚｎ酸化物膜の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイ
ナス４０％の変動を含む。例えば、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１の酸化物ターゲット
を用いて成膜された酸化物半導体膜に含まれる金属元素の原子数比は、およそＩｎ：Ｍ：
Ｚｎ＝４：２：３である。
Each of the atomic number ratios of the In—M—Zn oxide film includes a fluctuation of plus or minus 40% of the above atomic number ratio as an error. For example, the atomic number ratio of the metal element contained in the oxide semiconductor film formed by using the oxide target of In: M: Zn = 4: 2: 4.1 is approximately In: M :.
Zn = 4: 2: 3.
［エネルギーバンド］次に、酸化物半導体層５２１乃至５２３の積層により構成される酸
化物半導体層５２０の機能およびその効果について、図１７（Ｂ）に示すエネルギーバン
ド構造図を用いて説明する。図１７（Ａ）は、ＯＳトランジスタ５０２のチャネル領域を
拡大した図であり、図１１（Ｂ）の部分拡大図である。図１７（Ｂ）に、図１７（Ａ）で
点線ｚ１−ｚ２で示した部位（ＯＳトランジスタ５０２のチャネル形成領域）のエネルギ
ーバンド構造を示す。以下、ＯＳトランジスタ５０２を例に説明するが、ＯＳトランジス
タ５０１、５０３乃至５０６でも同様である。
[Energy Band] Next, the function and effect of the
図１７（Ｂ）中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、そ
れぞれ、絶縁層５１２、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層
５２３、絶縁層５１３の伝導帯下端のエネルギーを示している。
In FIG. 17B, Ec512, Ec521, Ec522, Ec523, and Ec513 are the lower ends of the conduction bands of the insulating
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（
ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖ
ｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社
ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
Here, the difference between the vacuum level and the energy at the lower end of the conduction band (also referred to as "electron affinity") is the energy gap from the difference between the vacuum level and the energy at the upper end of the valence band (also referred to as ionization potential). It will be the subtracted value. The energy gap is a spectroscopic ellipsometer (
It can be measured using HORIBA JOBIN YVON UT-300). The energy difference between the vacuum level and the upper end of the valence band is determined by ultraviolet photoelectron spectroscopy (UPS: Ultrav).
It can be measured using an iolet Photolectron Spectroscopy) device (PHI VersaProbe).
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形
成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４
．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングター
ゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、
電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のス
パッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップ
は約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ
＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエ
ネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ
−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。
また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて
形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約
４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングタ
ーゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ
、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の
スパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャッ
プは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
The energy gap of the In-Ga-Zn oxide formed by using a sputtering target having an atomic number ratio of In: Ga: Zn = 1: 3: 2 is about 3.5 eV, and the electron affinity is about 4.
.. It is 5 eV. Further, the energy gap of the In-Ga-Zn oxide formed by using a sputtering target having an atomic number ratio of In: Ga: Zn = 1: 3: 4 is about 3.4 eV.
The electron affinity is about 4.5 eV. Further, the energy gap of the In-Ga-Zn oxide formed by using a sputtering target having an atomic number ratio of In: Ga: Zn = 1: 3: 6 is about 3.3 eV, and the electron affinity is about 4.5 eV. .. In addition, the atomic number ratio is In: Ga: Zn.
The energy gap of the In-Ga-Zn oxide formed using the = 1: 6: 2 sputtering target is about 3.9 eV, and the electron affinity is about 4.3 eV. In-Ga formed by using a sputtering target having an atomic number ratio of In: Ga: Zn = 1: 6: 8.
The energy gap of −Zn oxide is about 3.5 eV, and the electron affinity is about 4.4 eV.
Further, the energy gap of In-Ga-Zn oxide formed by using a sputtering target having an atomic number ratio of In: Ga: Zn = 1: 6: 10 is about 3.5 eV, and the electron affinity is about 4.5 eV. .. Further, the energy gap of the In-Ga-Zn oxide formed by using a sputtering target having an atomic number ratio of In: Ga: Zn = 1: 1: 1 is about 3.2 eV.
, The electron affinity is about 4.7 eV. Further, the energy gap of In-Ga-Zn oxide formed by using a sputtering target having an atomic number ratio of In: Ga: Zn = 3: 1: 2 is about 2.8 eV, and the electron affinity is about 5.0 eV. ..
絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２
１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
Since the insulating
Closer to vacuum level (less electron affinity) than 1, Ec522, and Ec523.
また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅ
ｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
Further, Ec521 is closer to the vacuum level than Ec522. Specifically, Ec521 is E.
0.05 eV or more, 0.07 eV or more, 0.1 eV or more or 0.15 e than c522
It is preferably V or more and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less, which is close to the vacuum level.
また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅ
ｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
Further, Ec523 is closer to the vacuum level than Ec522. Specifically, Ec523 is E.
0.05 eV or more, 0.07 eV or more, 0.1 eV or more or 0.15 e than c522
It is preferably V or more and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less, which is close to the vacuum level.
また、酸化物半導体層５２１と酸化物半導体層５２２との界面近傍、および、酸化物半導
体層５２２と酸化物半導体層５２３との界面近傍では、混合領域が形成されるため、伝導
帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しな
いか、ほとんどない。
Further, since a mixed region is formed near the interface between the
従って、当該エネルギーバンド構造を有する積層構造において、電子は酸化物半導体層５
２２を主として移動することになる。そのため、酸化物半導体層５２１と絶縁層５１２と
の界面、または、酸化物半導体層５２３と絶縁層５１３との界面に準位が存在したとして
も、当該準位は電子の移動にほとんど影響しない。また、酸化物半導体層５２１と酸化物
半導体層５２２との界面、および酸化物半導体層５２３と酸化物半導体層５２２との界面
に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害すること
もない。従って、上記酸化物半導体の積層構造を有するＯＳトランジスタ５０２は、高い
電界効果移動度を有することができる。
Therefore, in the laminated structure having the energy band structure, the electrons are the oxide semiconductor layer 5
22 will be mainly moved. Therefore, even if a level exists at the interface between the
なお、図１７（Ｂ）に示すように、酸化物半導体層５２１と絶縁層５１２の界面、および
酸化物半導体層５２３と絶縁層５１３の界面近傍には、不純物や欠陥に起因したトラップ
準位Ｅｔ５０２が形成され得るものの、酸化物半導体層５２１、および酸化物半導体層５
２３があることにより、酸化物半導体層５２２と当該トラップ準位とを遠ざけることがで
きる。
As shown in FIG. 17B, the trap level Et502 caused by impurities and defects is located near the interface between the
The presence of 23 makes it possible to keep the
ＯＳトランジスタ５０２は、チャネル幅方向において、酸化物半導体層５２２の上面と側
面が酸化物半導体層５２３と接し、酸化物半導体層５２２の下面が酸化物半導体層５２１
と接して形成されている（図１１（Ｃ）参照）。このように、酸化物半導体層５２２を酸
化物半導体層５２１と酸化物半導体層５２３で覆う構成とすることで、上記トラップ準位
の影響をさらに低減することができる。
In the
It is formed in contact with (see FIG. 11C). By covering the
ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、酸
化物半導体層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。
トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、ト
ランジスタのしきい値電圧はプラス方向にシフトしてしまう。
However, when the energy difference between Ec521 or Ec523 and Ec522 is small, the electrons in the
When electrons are trapped at the trap level, a negative fixed charge is generated at the interface of the insulating film, and the threshold voltage of the transistor shifts in the positive direction.
従って、Ｅｃ５２１、およびＥｃ５２３と、Ｅｃ５２２とのエネルギー差を、それぞれ０
．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変
動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい
。
Therefore, the energy difference between Ec521 and Ec523 and Ec522 is set to 0, respectively.
.. When it is 1 eV or more, preferably 0.15 eV or more, the fluctuation of the threshold voltage of the transistor is reduced and the electrical characteristics of the transistor can be improved, which is preferable.
また、酸化物半導体層５２１、および酸化物半導体層５２３のバンドギャップは、酸化物
半導体層５２２のバンドギャップよりも広いほうが好ましい。
Further, it is preferable that the band gaps of the
酸化物半導体層５２１および酸化物半導体層５２３には、例えば、（Ｇａ、Ｙ、Ｚｒ、Ｌ
ａ、Ｃｅ、またはＮｄを酸化物半導体層５２２よりも高い原子数比で含む材料を用いるこ
とができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好
ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導
体に生じることを抑制する機能を有する。すなわち、酸化物半導体層５２１および酸化物
半導体層５２３は、酸化物半導体層５２２よりも酸素欠損が生じにくいということができ
る。
The
A material containing a, Ce, or Nd at a higher atomic number ratio than that of the
酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３が、少なくともイ
ンジウム、亜鉛およびＭ（Ｍは、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含
むＩｎ−Ｍ−Ｚｎ酸化物である場合、酸化物半導体層５２１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ
１：ｚ１［原子数比］、酸化物半導体層５２２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原
子数比］、酸化物半導体層５２３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とす
ると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１
／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに
好ましくは３倍以上とする。このとき、酸化物半導体層５２２において、ｙ２がｘ２以上
であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍
以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍
未満であることが好ましい。
In-M- in which the
1 : z 1 [atomic number ratio],
/ X 1 and y 3 / x 3 are 1.5 times or more, preferably 2 times or more, and more preferably 3 times or more more than y 2 / x 2. At this time, in the
このような条件を満たすＩｎ−Ｍ−Ｚｎ酸化物膜は、上述した金属元素の原子数比を満た
すＩｎ−Ｍ−Ｚｎ酸化物のターゲットを用いることで形成することができる。
The In—M—Zn oxide film satisfying such conditions can be formed by using a target of In—M—Zn oxide that satisfies the atomic number ratio of the metal element described above.
酸化物半導体層５２１および酸化物半導体層５２３のＺｎおよびＯを除いてのＩｎおよび
Ｍの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％
よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％
よりも高くする。また、酸化物半導体層５２２のＺｎおよびＯを除いてのＩｎおよびＭの
原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ
％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ
％未満とする。
The atomic number ratios of In and M of the
Higher, more preferably In less than 25 atomic%, M 75 atomic%
To be higher than. Further, the atomic number ratio of In and M excluding Zn and O in the
%, More preferably In is higher than 34atomic% and M is 66atomic
It shall be less than%.
また、酸化物半導体層５２１および酸化物半導体層５２３の少なくとも一方が、インジウ
ムを含まなくても構わない場合がある。例えば、酸化物半導体層５２１および／または酸
化物半導体層５２３を酸化ガリウム膜で形成することができる。
Further, at least one of the
酸化物半導体層５２１および酸化物半導体層５２３の厚さは、３ｎｍ以上１００ｎｍ以下
、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層５２２の厚さは、３
ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎ
ｍ以上５０ｎｍ以下とする。また、酸化物半導体層５２３は、酸化物半導体層５２１およ
び酸化物半導体層５２３より薄いが好ましい。
The thickness of the
nm or more and 200 nm or less, preferably 3 nm or more and 100 nm or less, more preferably 3n
It shall be m or more and 50 nm or less. Further, the
なお、酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するに
は、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にす
ることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×
１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さ
らに好ましくは１×１０１３／ｃｍ３未満であることを指す。
In order to impart stable electrical characteristics to an OS transistor having an oxide semiconductor as a channel, it is effective to reduce the concentration of impurities in the oxide semiconductor and make the oxide semiconductor true or substantially true. .. Here, substantially true means that the carrier density of the oxide semiconductor is 1 ×.
It means that it is less than 10 17 / cm 3 , preferably less than 1 × 10 15 / cm 3 , and more preferably less than 1 × 10 13 / cm 3 .
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元
素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度
を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。
当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。し
たがって、酸化物半導体層５２１、酸化物半導体層５２２および酸化物半導体層５２３の
層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
Further, in oxide semiconductors, metal elements other than hydrogen, nitrogen, carbon, silicon, and main components are impurities. For example, hydrogen and nitrogen contribute to the formation of donor levels and increase carrier density. Silicon also contributes to the formation of impurity levels in oxide semiconductors.
The impurity level becomes a trap and may deteriorate the electrical characteristics of the transistor. Therefore, it is preferable to reduce the impurity concentration in the
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば
、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコ
ン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃ
ｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃
度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域にお
いて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ
３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１
０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある
深さにおいて、または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
In order to make an oxide semiconductor true or substantially true, in SIMS analysis, for example, at a certain depth of the oxide semiconductor or in a region of the oxide semiconductor, the silicon concentration is 1 × 10 19 atoms /. Less than cm 3 , preferably 5 × 10 18 atoms / c
Less than m 3 , more preferably less than 1 × 10 18 atoms / cm 3 . The hydrogen concentration is, for example, 2 × 10 20 atoms / cm 3 or less, preferably 5 × 10 19 atoms / cm, at a certain depth of the oxide semiconductor or in a certain region of the oxide semiconductor.
3 or less, more preferably 1 × 10 19 atoms / cm 3 or less, still more preferably 5 × 1
0 18 atoms / cm 3 or less. The nitrogen concentration is 5 × 10 19 atoms / c, for example, at a certain depth of the oxide semiconductor or in a certain region of the oxide semiconductor.
Less than m 3 , preferably 5 × 10 18 atoms / cm 3 or less, more preferably 1 × 10 1
8 atoms / cm 3 or less, more preferably 5 × 10 17 atoms / cm 3 or less.
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半
導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、
例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、
シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有
していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導
体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
未満とする部分を有していればよい。
Further, when the oxide semiconductor contains crystals, if silicon or carbon is contained in a high concentration, the crystallinity of the oxide semiconductor may be lowered. In order not to reduce the crystallinity of oxide semiconductors
For example, at a certain depth of an oxide semiconductor or in a region of an oxide semiconductor.
Silicon concentration less than 1 x 10 19 atoms / cm 3 , preferably 5 x 10 18 atoms
It suffices to have a portion of less than s / cm 3 , more preferably less than 1 × 10 18 atoms / cm 3. Further, for example, at a certain depth of the oxide semiconductor or in a certain region of the oxide semiconductor, the carbon concentration is less than 1 × 10 19 atoms / cm 3 , preferably 5.
× 10 18 atoms / cm 3 or less, more preferably 1 × 10 18 atoms / cm 3
It suffices to have a portion to be less than.
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジス
タのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ
、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を
数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
Further, the off-current of the transistor using the highly purified oxide semiconductor as described above in the channel forming region is extremely small. For example, the voltage between the source and drain is 0.1V, 5V.
Or, when the voltage is about 10 V, the off-current standardized by the channel width of the transistor can be reduced from several yA / μm to several zA / μm.
［オフ電流］本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオ
フ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態
とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧
Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートと
ソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネ
ル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖ
ｔｈよりも低いときのドレイン電流を言う場合がある。
[Off Current] In the present specification, unless otherwise specified, the off current means a drain current when a transistor is in an off state (also referred to as a non-conducting state or a cutoff state). Unless otherwise specified, the off state is a state in which the voltage Vgs between the gate and the source is lower than the threshold voltage Vth in the n-channel transistor, and the voltage Vgs between the gate and the source in the p-channel transistor. Is higher than the threshold voltage Vth. For example, the off-current of an n-channel transistor means that the voltage Vgs between the gate and the source is the threshold voltage V.
It may refer to the drain current when it is lower than th.
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ
電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在す
ることを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、
所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られる
Ｖｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
The off current of the transistor may depend on Vgs. Therefore, the fact that the off-current of the transistor is I or less may mean that there is a value of Vgs in which the off-current of the transistor is I or less. The off current of the transistor is the off state at a predetermined Vgs,
It may refer to an off-current in an off-state in Vgs within a predetermined range, an off-state in Vgs in which a sufficiently reduced off-current can be obtained, and the like.
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン
電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３
Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓ
がー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トラン
ジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、
または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であ
るから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある
。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため
、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
As an example, when the threshold voltage Vth is 0.5V, the drain current at Vgs is 0.5V is 1 × 10-9A , and the drain current at Vgs is 0.1V is 1 × 10-13.
A, Vgs is −0.5 V, drain current is 1 × 10 -19 A, Vgs
Assume an n-channel transistor having a drain current of 1 × 10-22 A at −0.8 V. The drain current of the transistor is such that Vgs is -0.5V.
Alternatively, since Vgs is 1 × 10 -19 A or less in the range of −0.5 V to −0.8 V, it may be said that the off current of the transistor is 1 × 10 -19 A or less. Since there are Vgs in which the drain current of the transistor is 1 × 10-22 A or less, it may be said that the off current of the transistor is 1 × 10-22 A or less.
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを
流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れ
る電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単
位（例えば、Ａ／μｍ）で表される場合がある。
In the present specification, the off-current of a transistor having a channel width W may be represented by a current value flowing per channel width W. Further, it may be represented by a current value flowing around a predetermined channel width (for example, 1 μm). In the latter case, the unit of off-current may be represented by a unit having a current / length dimension (eg, A / μm).
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は
、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電
流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証
される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例え
ば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トラン
ジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当
該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジ
スタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の
温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指
す場合がある。
The off current of the transistor may depend on the temperature. In the present specification, the off-current may represent an off-current at room temperature, 60 ° C., 85 ° C., 95 ° C., or 125 ° C., unless otherwise specified. Alternatively, at a temperature at which the reliability of the semiconductor device or the like containing the transistor is guaranteed, or at a temperature at which the semiconductor device or the like containing the transistor is used (for example, any one of 5 ° C. to 35 ° C.). May represent off-current. The off-current of a transistor is I or less, which means room temperature, 60 ° C., 85 ° C., 95 ° C., 125 ° C., a temperature at which the reliability of the semiconductor device including the transistor is guaranteed, or the transistor is included. It may indicate that there is a value of Vgs at which the off-current of the transistor at the temperature at which the semiconductor device or the like is used (for example, any one of 5 ° C. to 35 ° C.) is I or less.
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。
本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１
Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または
２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体
装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等
において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電
流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２
．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれ
る半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体
装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇ
ｓの値が存在することを指す場合がある。
The off-current of the transistor may depend on the voltage Vds between the drain and the source.
In the present specification, the off-current has Vds of 0.1V, 0.8V, 1 unless otherwise specified.
It may represent off-current at V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, or 20V. Alternatively, it may represent Vds in which the reliability of the semiconductor device or the like including the transistor is guaranteed, or the off-current in Vds used in the semiconductor device or the like including the transistor. When the off current of the transistor is I or less, Vds is 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2
.. Transistors in 5V, 3V, 3.3V, 10V, 12V, 16V, 20V, Vds in which the reliability of the semiconductor device including the transistor is guaranteed, or Vds used in the semiconductor device including the transistor. Vg whose off-current is I or less
It may indicate that the value of s exists.
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流
は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
In the above description of the off-current, the drain may be read as the source. That is, the off-current may refer to the current flowing through the source when the transistor is in the off state.
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。 In the present specification, it may be referred to as a leak current in the same meaning as an off current.
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソー
スとドレインとの間に流れる電流を指す場合がある。
As used herein, the off-current may refer to, for example, the current flowing between the source and the drain when the transistor is in the off state.
［酸化物半導体膜の結晶構造］以下に、酸化物半導体層５２０を構成する酸化物半導体膜
の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である
場合、六方晶系として表す。
[Crystal Structure of Oxide Semiconductor Film] The structure of the oxide semiconductor film constituting the
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
Oxide semiconductor films are roughly classified into non-single crystal oxide semiconductor films and single crystal oxide semiconductor films. The non-single crystal oxide semiconductor film is CAAC-OS (C Axis Aligned Crystals).
Talline Oxide Semiconductor) film, polycrystalline oxide semiconductor film, microcrystalline oxide semiconductor film, amorphous oxide semiconductor film, etc.
〈ＣＡＡＣ−ＯＳ膜〉ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半
導体膜の一つである。
<CAAC-OS film> The CAAC-OS film is one of oxide semiconductor films having a plurality of c-axis oriented crystal portions.
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
Transmission electron microscope (TEM)
Composite analysis image of bright field image and diffraction pattern of CAAC-OS film by scope)
Also called a high-resolution TEM image. ) Can be confirmed to confirm a plurality of crystal parts.
On the other hand, even with a high-resolution TEM image, a clear boundary between crystal portions, that is, a grain boundary (also referred to as a grain boundary) cannot be confirmed. Therefore, it can be said that the CAAC-OS film is unlikely to have a decrease in electron mobility due to grain boundaries.
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
When observing a high-resolution TEM image of the cross section of the CAAC-OS film from a direction substantially parallel to the sample surface,
It can be confirmed that the metal atoms are arranged in layers in the crystal part. Each layer of metal atom
The shape reflects the unevenness of the surface (also referred to as the surface to be formed) or the upper surface of the CAAC-OS film to be formed, and is arranged parallel to the surface to be formed or the upper surface of the CAAC-OS film.
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
On the other hand, when the high-resolution TEM image of the plane of the CAAC-OS film is observed from a direction substantially perpendicular to the sample plane, it can be confirmed that the metal atoms are arranged in a triangular or hexagonal shape in the crystal portion. However, there is no regularity in the arrangement of metal atoms between different crystal parts.
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。
When the structure of the CAAC-OS film is analyzed using an X-ray diffraction (XRD) apparatus, for example, in the analysis of the CAAC-OS film having InGaZnO 4 crystals by the out-of-plane method, A peak may appear near the diffraction angle (2θ) of 31 °. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, the crystal of the CAAC-OS film has c-axis orientation, and the c-axis is oriented in a direction substantially perpendicular to the surface to be formed or the upper surface. It can be confirmed that
ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による
解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合
がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さ
ない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピーク
を示し、２θが３６°近傍にピークを示さないことが好ましい。
In the analysis of the CAAC-OS film having InGaZnO 4 crystals by the out-of-plane method, a peak may appear in the vicinity of 2θ at 31 ° in addition to the peak in the vicinity of 2θ at 36 °. The peak in which 2θ is in the vicinity of 36 ° indicates that a part of the CAAC-OS film contains crystals having no c-axis orientation. In the CAAC-OS film, it is preferable that 2θ shows a peak near 31 ° and 2θ does not show a peak near 36 °.
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
The CAAC-OS film is an oxide semiconductor film having a low impurity concentration. The impurities are hydrogen, carbon,
It is an element other than the main component of the oxide semiconductor film such as silicon and transition metal elements. In particular, elements such as silicon, which have a stronger bond with oxygen than the metal elements constituting the oxide semiconductor film, disturb the atomic arrangement of the oxide semiconductor film by depriving the oxide semiconductor film of oxygen and have crystallinity. It becomes a factor to reduce. In addition, heavy metals such as iron and nickel, argon, carbon dioxide, etc. have a large atomic radius (or molecular radius), so if they are contained inside the oxide semiconductor film, they disturb the atomic arrangement of the oxide semiconductor film and are crystalline. It becomes a factor to reduce. The impurities contained in the oxide semiconductor film may serve as a carrier trap or a carrier generation source.
ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体
膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリ
ア発生源となることがある。
The CAAC-OS film is an oxide semiconductor film having a low defect level density. For example, oxygen deficiency in an oxide semiconductor film may become a carrier trap or a carrier generation source by capturing hydrogen.
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
A low impurity concentration and a low defect level density (less oxygen deficiency) is called high-purity intrinsic or substantially high-purity intrinsic. Since the oxide semiconductor film having high purity intrinsicity or substantially high purity intrinsicity has few carrier sources, the carrier density can be lowered. therefore,
Transistors using the oxide semiconductor film have electrical characteristics with a negative threshold voltage (
Also known as normal on. ) Is rare. Further, the oxide semiconductor film having high purity intrinsicity or substantially high purity intrinsicity has few carrier traps. Therefore, the transistor using the oxide semiconductor film is a highly reliable transistor with little fluctuation in electrical characteristics. The charge captured by the carrier trap of the oxide semiconductor film takes a long time to be released, and may behave as if it were a fixed charge. Therefore, a transistor using an oxide semiconductor film having a high impurity concentration and a high defect level density may have unstable electrical characteristics.
ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の
変動が小さい。
The OS transistor using the CAAC-OS film has a small fluctuation in electrical characteristics due to irradiation with visible light or ultraviolet light.
〈微結晶酸化物半導体膜〉微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部
を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有す
る。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎ
ｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または
１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有す
る酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像
では、結晶粒界を明確に確認できない場合がある。
<Microcrystalline Oxide Semiconductor Film> The microcrystalline oxide semiconductor film has a region in which a crystal portion can be confirmed and a region in which a clear crystal portion cannot be confirmed in a high-resolution TEM image. The crystal part contained in the microcrystalline oxide semiconductor film is 1 nm or more and 100 nm or less, or 1 n.
In many cases, the size is m or more and 10 nm or less. In particular, an oxide semiconductor film having nanocrystals (nc: nanocrystals) which are microcrystals of 1 nm or more and 10 nm or less, or 1 nm or more and 3 nm or less can be used as an nc-OS (nanocrystalline Oxide Se).
It is called a microdactor) membrane. Further, in the nc-OS film, for example, the crystal grain boundary may not be clearly confirmed in a high-resolution TEM image.
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
The nc-OS film has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). In addition, the nc-OS film does not show regularity in crystal orientation between different crystal portions. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS film may be indistinguishable from the amorphous oxide semiconductor film depending on the analysis method. For example, an XR that uses X-rays with a diameter larger than that of the crystal part for the nc-OS film.
When the structural analysis is performed using the D apparatus, the peak indicating the crystal plane is not detected in the analysis by the out-of-plane method. Further, when electron diffraction (also referred to as selected area electron diffraction) using an electron beam having a probe diameter larger than that of the crystal portion (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is observed. Will be done. On the other hand, when nanobeam electron diffraction is performed on the nc-OS film using an electron beam having a probe diameter close to the size of the crystal portion or smaller than the crystal portion, spots are observed. Further, when nanobeam electron diffraction is performed on the nc-OS film, a region having high brightness (in a ring shape) may be observed in a circular motion. again,
When nanobeam electron diffraction is performed on the nc-OS film, a plurality of spots may be observed in the ring-shaped region.
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
The nc-OS film is an oxide semiconductor film having higher regularity than the amorphous oxide semiconductor film. Therefore, the nc-OS film has a lower defect level density than the amorphous oxide semiconductor film. However,
In the nc-OS film, there is no regularity in crystal orientation between different crystal portions. Therefore, nc-O
The S film has a higher defect level density than the CAAC-OS film.
〈非晶質酸化物半導体膜〉非晶質酸化物半導体膜は、膜中における原子配列が不規則であ
り、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半
導体膜が一例である。
<Amorphous Oxide Semiconductor Film> The amorphous oxide semiconductor film is an oxide semiconductor film having an irregular atomic arrangement in the film and having no crystal portion. An example is an oxide semiconductor film having an amorphous state such as quartz.
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
The crystal part of the amorphous oxide semiconductor film cannot be confirmed in the high-resolution TEM image.
A structural analysis of the amorphous oxide semiconductor film using an XRD device reveals out-of-p.
In the analysis by the lane method, the peak indicating the crystal plane is not detected. Further, when electron diffraction is performed on the amorphous oxide semiconductor film, a halo pattern is observed. Further, when nanobeam electron diffraction is performed on the amorphous oxide semiconductor film, no spot is observed and a halo pattern is observed.
酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有す
る場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導
体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）膜と呼ぶ。
The oxide semiconductor film may have a structure showing physical properties between the nc-OS film and the amorphous oxide semiconductor film. Oxide semiconductor membranes having such a structure are particularly suitable for amorphous-like oxide semiconductors (a-like OS: amorphous-like Oxide Semiconductor).
It is called a ductor) membrane.
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、
ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
In the a-like OS film, voids (also referred to as voids) may be observed in a high-resolution TEM image. Further, in the high-resolution TEM image, it has a region where the crystal portion can be clearly confirmed and a region where the crystal portion cannot be confirmed. The a-like OS film is
Crystallization may occur and growth of the crystal part may be observed by a small amount of electron irradiation as observed by TEM. On the other hand, if it is a good quality nc-OS film, crystallization by a small amount of electron irradiation as observed by TEM is hardly observed.
ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像
を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−
Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉ
ｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重
なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面
間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求め
られている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．
２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎ
Ｏ４の結晶のａ−ｂ面に対応する。
The size of the crystal part of the a-like OS film and the nc-OS film can be measured by using a high-resolution TEM image. For example, the crystal of InGaZnO 4 has a layered structure and In-
Two Ga-Zn-O layers are provided between the O layers. The unit cell of the crystal of InGaZnO 4 is I
It has a structure in which three layers of n—O and six layers of Ga—Zn—O are formed, and a total of nine layers are layered in the c-axis direction. Therefore, the distance between these adjacent layers is about the same as the grid plane distance (also referred to as d value) of the (009) plane, and the value is determined to be 0.29 nm from the crystal structure analysis. Therefore, paying attention to the plaid in the high-resolution TEM image, the interval between the plaids is 0.
In the place where it is 28 nm or more and 0.30 nm or less, each lattice fringe is InGaZn.
Corresponding to a-b plane of the crystal of O 4.
酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜
の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較する
ことにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物
半導体膜の膜密度に対し、ａ−ｌｉｋｅ ＯＳ膜の膜密度は７８．６％以上９２．３％未
満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の膜密度
およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸
化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること
自体が困難である。
The oxide semiconductor film may have a different film density depending on the structure. For example, if the composition of a certain oxide semiconductor film is known, the structure of the oxide semiconductor film can be estimated by comparing with the film density of the single crystal oxide semiconductor film having the same composition as the composition. For example, the film density of the a-like OS film is 78.6% or more and less than 92.3% with respect to the film density of the single crystal oxide semiconductor film. Further, for example, the film density of the nc-OS film and the film density of the CAAC-OS film are 92.3% or more and less than 100% with respect to the film density of the single crystal oxide semiconductor film. It is difficult to form an oxide semiconductor film having a film density of less than 78% with respect to the film density of the single crystal oxide semiconductor film.
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４
の膜密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の膜密度は５．
０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：
１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡ
ＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
The above will be described with reference to specific examples. For example, in an oxide semiconductor film satisfying In: Ga: Zn = 1: 1: 1 [atomic number ratio], a single crystal InGaZnO 4 having a rhombohedral structure.
The film density of is 6.357 g / cm 3 . Therefore, for example, In: Ga: Zn = 1: 1:
In the oxide semiconductor film satisfying 1 [atomic number ratio], the film density of the a-like OS film is 5.
It is 0 g / cm 3 or more and less than 5.9 g / cm 3. Also, for example, In: Ga: Zn = 1:
In an oxide semiconductor film satisfying 1: 1 [atomic number ratio], the film density and CA of the nc-OS film
The film density of the AC-OS film is 5.9 g / cm 3 or more and less than 6.3 g / cm 3.
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合
で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸
化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導
体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重
平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物
半導体膜を組み合わせて算出することが好ましい。
In some cases, a single crystal oxide semiconductor film having the same composition does not exist. In that case, the film density corresponding to the single crystal oxide semiconductor film having a desired composition can be calculated by combining the single crystal oxide semiconductor films having different compositions at an arbitrary ratio. The film density of the single crystal oxide semiconductor film having a desired composition may be calculated by using a weighted average with respect to the ratio of combining the single crystal oxide semiconductor films having different compositions. However, the film density is preferably calculated by combining as few types of single crystal oxide semiconductor films as possible.
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結
晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
The oxide semiconductor film may be, for example, a laminated film having two or more of an amorphous oxide semiconductor film, an a-like OS film, a microcrystalline oxide semiconductor film, and a CAAC-OS film. ..
＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１
、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。
<Board>
The
, And one of the
＜下地絶縁層＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２
は酸化物半導体層５２０に酸素を供給する役割を有することが好ましい。担うことができ
る。したがって、絶縁層５１２は酸素を含む絶縁膜であることが好ましく、化学量論組成
よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａ
ｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において
、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲に
おける酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。基板
５１０が他のデバイスが形成された基板である場合、絶縁層５１１は、表面が平坦になる
ようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で
平坦化処理を行うことが好ましい。
<Underground insulation layer>
The insulating
Preferably has a role of supplying oxygen to the
l Deservation Spectroscopy) shows that the amount of oxygen molecules released when the surface temperature of the film is 100 ° C or higher and 700 ° C or lower, or 100 ° C or higher and 500 ° C or lower, is 1.0 × 10 18 [molecules]. / Cm 3 ] or more. When the
絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム
、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウ
ム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタ
ル、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこ
れらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物と
は、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸素よりも窒素の含有
量が多い材料である。
The insulating
＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、
アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケ
ル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）
、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）の
低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物で形成する
ことが好ましい。
<Gate electrode>
The
Aluminum (Al), Manganese (Mn), Titanium (Ti), Tantal (Ta), Nickel (Ni), Chromium (Cr), Lead (Pb), Tin (Sn), Iron (Fe), Cobalt (Co)
, Ruthenium (Ru), Iridium (Ir), Strontium (Sr), Platinum (Pt), a simple substance made of a low resistance material, or an alloy, or a compound containing these as a main component is preferable.
また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造
、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積
層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層す
る二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチ
タン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜
を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ
合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、
酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため
好ましい。
Further, the
There is a three-layer structure in which alloy films are laminated. In particular, the Cu—Mn alloy film has low electrical resistance and
It is preferable because manganese oxide can be formed at the interface with the insulating film containing oxygen to prevent the diffusion of Cu.
また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加し
たインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
Further, the
ここで、ＯＳトランジスタ５０１乃至５０６のように、あるトランジスタＴが、半導体膜
を間に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Ａが、他方
のゲートには固定電位Ｖｂが与えられてもよい。
Here, when a certain transistor T has a pair of gates existing with a semiconductor film in between, such as
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、
電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であ
ってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることがで
きる。信号Ａは、アナログ信号であってもよい。
The signal A is, for example, a signal for controlling a conductive state or a non-conducting state. Signal A is
It may be a digital signal having two types of potentials, potential V1 or potential V2 (V1> V2). For example, the potential V1 can be set to a high power supply potential, and the potential V2 can be set to a low power supply potential. The signal A may be an analog signal.
固定電位Ｖｂは、例えば、トランジスタＴのしきい値電圧ＶｔｈＡを制御するための電位
である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電
位Ｖｂを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Ｖｂは
、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすること
で、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖ
ｇｓが０Ｖのときのドレイン電流を低減し、トランジスタＴを有する回路のリーク電流を
低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定
電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、
ゲートーソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタＴ
を有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よ
りも高くしてもよい。
The fixed potential Vb is, for example, a potential for controlling the threshold voltage VthA of the transistor T. The fixed potential Vb may be the potential V1 or the potential V2. In this case, it is not necessary to separately provide a potential generation circuit for generating a fixed potential Vb, which is preferable. The fixed potential Vb may be a potential different from the potential V1 or the potential V2. By lowering the fixed potential Vb, the threshold voltage VthA may be increased. As a result, the gate-source voltage V
In some cases, the drain current when gs is 0V can be reduced, and the leakage current of the circuit having the transistor T can be reduced. For example, the fixed potential Vb may be lower than the low power supply potential. By increasing the fixed potential Vb, the threshold voltage VthA may be decreased. resulting in,
The drain current when the gate-source voltage Vgs is VDD is improved, and the transistor T
In some cases, the operating speed of the circuit having the above can be improved. For example, the fixed potential Vb may be higher than the low power supply potential.
また、トランジスタＴの一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられ
てもよい。信号Ｂは、例えば、トランジスタＴの導通状態または非導通状態を制御するた
めの信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の
電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４
を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。
Further, a signal A may be given to one gate of the transistor T, and a signal B may be given to the other gate. The signal B is, for example, a signal for controlling the conducting state or the non-conducting state of the transistor T. The signal B may be a digital signal having two types of potentials, the potential V3 or the potential V4 (V3> V4). For example, the potential V3 is set to a high power supply potential, and the potential V4
Can be set to a low power supply potential. The signal B may be an analog signal.
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持
つ信号であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴ
を有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂ
の電位Ｖ３と異なっていてもよい。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっ
ていてもよい。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが
入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ
４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トラ
ンジスタＴの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与え
る影響と、を同程度とすることができる場合がある。
When both the signal A and the signal B are digital signals, the signal B may be a signal having the same digital value as the signal A. In this case, the on-current of the transistor T is improved, and the transistor T is used.
In some cases, the operating speed of the circuit having the above can be improved. At this time, the potential V1 of the signal A is the signal B.
It may be different from the potential V3 of. Further, the potential V2 of the signal A may be different from the potential V4 of the signal B. For example, when the gate insulating film corresponding to the gate to which the signal B is input is thicker than the gate insulating film corresponding to the gate to which the signal A is input, the potential amplitude of the signal B (V3-V).
4) may be larger than the potential amplitude (V1-V2) of the signal A. By doing so, it may be possible to make the influence of the signal A and the influence of the signal B on the conductive state or the non-conducting state of the transistor T to the same degree.
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を
持つ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別
々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタＴが
ｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合
のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場
合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の
機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための
信号であってもよい。例えば、信号Ｂは、トランジスタＴを有する回路が動作している期
間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは
、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信
号Ａほど頻繁には電位が切り替わらない場合がある。
When both the signal A and the signal B are digital signals, the signal B may be a signal having a digital value different from that of the signal A. In this case, the transistor T can be controlled separately by the signal A and the signal B, and a higher function may be realized. For example, when the transistor T is an n-channel type, the conduction state is obtained only when the signal A has the potential V1 and the signal B has the potential V3, or the signal A has the potential V2 and the signal B. When the non-conducting state occurs only when the potential is V4, it may be possible to realize functions such as a NAND circuit and a NOR circuit with one transistor. Further, the signal B may be a signal for controlling the threshold voltage VthA. For example, the signal B may be a signal having different potentials depending on the period during which the circuit having the transistor T is operating and the period during which the circuit is not operating. The signal B may be a signal having a different potential according to the operation mode of the circuit. In this case, the potential of the signal B may not switch as frequently as the signal A.
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ
信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算も
しくは減算したアナログ信号等であってもよい。この場合、トランジスタＴのオン電流を
向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。信号Ｂは、信
号Ａと異なるアナログ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと
信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
When both signal A and signal B are analog signals, signal B is an analog signal having the same potential as signal A, an analog signal obtained by multiplying the potential of signal A by a constant, or the potential of signal A added or subtracted by a constant. It may be an analog signal or the like. In this case, the on-current of the transistor T may be improved, and the operating speed of the circuit having the transistor T may be improved. The signal B may be an analog signal different from the signal A. In this case, the transistor T can be controlled separately by the signal A and the signal B, and a higher function may be realized.
信号Ａがデジタル信号、信号Ｂがアナログ信号であってもよい。信号Ａがアナログ信号、
信号Ｂがデジタル信号であってもよい。
The signal A may be a digital signal and the signal B may be an analog signal. Signal A is an analog signal,
The signal B may be a digital signal.
また、トランジスタＴの一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖ
ｂが与えられてもよい。トランジスタＴの両方のゲートに固定電位を与える場合、トラン
ジスタＴを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、
トランジスタＴがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低
く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。
固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さな
いトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合が
ある。
Further, one gate of the transistor T has a fixed potential Va, and the other gate has a fixed potential V.
b may be given. When a fixed potential is applied to both gates of the transistor T, the transistor T may be able to function as an element equivalent to a resistance element. for example,
When the transistor T is an n-channel type, the effective resistance of the transistor may be lowered (high) by raising (lowering) the fixed potential Va or the fixed potential Vb.
By increasing (lowering) both the fixed potential Va and the fixed potential Vb, an effective resistance lower (higher) than the effective resistance obtained by a transistor having only one gate may be obtained.
＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸
化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む
絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。な
お、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物と
して含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができ
る。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的
には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
<Gate insulating layer>
The insulating
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがっ
て、酸化シリコンを用いた場合と比べて、絶縁層５１３の膜厚を大きくできるため、トン
ネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジ
スタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造
を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さい
トランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい
。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態
様は、これらに限定されない。
Hafnium oxide has a higher relative permittivity than silicon oxide and silicon nitride. Therefore, since the film thickness of the insulating
＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２および導電層５３１は、導電層５３０と同様に作製すること
ができる。Ｃｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体層５２０との界面
に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため、導電層５４１、導電層５
４２に用いることが好ましい。
<Source electrode, drain electrode, back gate electrode>
The
It is preferable to use it for 42.
＜保護絶縁層＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングで
きる機能を有することが好ましい。このような絶縁層５１４を設けることで、酸化物半導
体層５２０からの酸素の外部への拡散と、外部から酸化物半導体層５２０への水素、水等
の入り込みを防ぐことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いる
ことができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミ
ニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカ
リ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等の
ブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキン
グ効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化
ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウ
ム、酸化窒化ハフニウム等がある。
<Protective insulation layer>
The insulating
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過さ
せない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アル
ミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特
性の変動要因となる水素、水分などの不純物の酸化物半導体層５２０への混入防止、酸化
物半導体層５２０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁
層５１２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適して
いる。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもで
きる。
The aluminum oxide film is preferable for application to the insulating
＜層間絶縁層＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５
は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグ
ネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガ
リウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化
ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができ
る。
<Interlayer insulation layer>
Further, it is preferable that the insulating
Can be formed of a single-layer structure or a laminated structure insulating film. The insulating film contains one or more of magnesium oxide, silicon oxide, silicon nitride nitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide and tantalum oxide. An insulating film can be used.
＜成膜方法＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、
プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成するこ
と可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。ま
た、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用してもよい。
<Film formation method>
As a film forming method for an insulating film, a conductive film, a semiconductor film, etc. constituting a semiconductor device, a sputtering method or
The plasma CVD method is typical. It can be formed by another method, for example, a thermal CVD method. As a thermal CVD method, for example, MOCVD (Metal Organic)
The Chemical Vapor Deposition) method can be used. Further, the ALD (Atomic Layer Deposition) method may be used.
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧
下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応さ
せて基板上に堆積させることで成膜を行ってもよい。
Since the thermal CVD method is a film forming method that does not use plasma, it has an advantage that defects are not generated due to plasma damage. In the thermal CVD method, a film may be formed by setting the inside of the chamber under atmospheric pressure or reduced pressure, sending the raw material gas and the oxidizing agent into the chamber at the same time, reacting them in the vicinity of the substrate or on the substrate, and depositing them on the substrate. ..
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原
子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単
原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さにな
るまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の
厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調
節が可能であり、微細なＦＥＴを作製する場合に適している。
Further, in the ALD method, the inside of the chamber may be under atmospheric pressure or reduced pressure, the raw material gas for the reaction is sequentially introduced into the chamber, and the film formation may be performed by repeating the order of introducing the gas.
For example, each switching valve (also called a high-speed valve) is switched to supply two or more kinds of raw material gases to the chamber in order, and the first raw material gas is not mixed at the same time or thereafter so that the multiple kinds of raw materials gas are not mixed. An active gas (argon, nitrogen, etc.) or the like is introduced, and a second raw material gas is introduced. When the inert gas is introduced at the same time, the inert gas becomes a carrier gas, and the inert gas may be introduced at the same time when the second raw material gas is introduced. Further, instead of introducing the inert gas, the first raw material gas may be discharged by vacuum exhaust, and then the second raw material gas may be introduced. The first raw material gas is adsorbed on the surface of the substrate to form a first monatomic layer, and reacts with the second raw material gas introduced later, so that the second monoatomic layer becomes the first monoatomic layer. A thin film is formed by being laminated on the atomic layer. By repeating this process a plurality of times until the desired thickness is obtained while controlling the gas introduction order, a thin film having excellent step covering property can be formed. Since the thickness of the thin film can be adjusted by the number of times the gas introduction sequence is repeated, the film thickness can be precisely adjusted, which is suitable for manufacturing a fine FET.
ＭＯＣＶＤ法やＡＬＤ法などの成膜方法によって、これまでに記載した実施形態に開示さ
れた導電膜や半導体膜を形成することができる。例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜
を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を
用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリ
メチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、
Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウム
に代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチ
ル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
The conductive film or semiconductor film disclosed in the embodiments described so far can be formed by a film forming method such as a MOCVD method or an ALD method. For example, when forming an InGaZnO X (X> 0) film, trimethylindium, trimethylgallium, and dimethylzinc are used. The chemical formula of trimethylindium is (CH 3 ) 3 In. The chemical formula of trimethylgallium is (CH 3 ) 3 Ga. The chemical formula of dimethylzinc is
Zn (CH 3 ) 2 . Further, the combination is not limited to these, and triethylgallium (chemical formula (C 2 H 5 ) 3 Ga) can be used instead of trimethylgallium, and diethylzinc (chemical formula Zn (C 2 H 5 )) can be used instead of dimethylzinc. 2 ) can also be used.
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ
４ガスを用いてもよい。
For example, when a tungsten film is formed by a film forming apparatus using ALD, WF 6 gas and B 2 H 6 gas are sequentially and repeatedly introduced to form an initial tungsten film, and then WF 6 is formed.
Forming a tungsten film by using a gas and H 2 gas. In addition, SiH instead of B 2 H 6 gas
4 Gas may be used.
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ
＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入して
ＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入して
ＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入して
ＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガス
を混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層
などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバ
ブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が
好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよ
い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。ま
た、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
For example, an oxide semiconductor film, for example, InGaZnO X (X), is used by a film forming apparatus using ALD.
> 0) When forming a film, In (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced to form an InO 2 layer, and then Ga (CH 3 ) 3 gas and O 3 gas are introduced. The GaO layer is formed by sequentially and repeatedly introducing it, and then the Zn (CH 3 ) 2 gas and the O 3 gas are sequentially and repeatedly introduced to form the ZnO layer. The order of these layers is not limited to this example. Further, these gases may be mixed to form a mixed compound layer such as an InGaO 2 layer , an InZNO 2 layer, a GaInO layer, a ZnInO layer, or a GaZNO layer. Incidentally, instead of the O 3 gas may be used the H 2 O gas obtained by bubbling with an inert gas such as Ar, but better to use an O 3 gas containing no H are preferred. Further, In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas. Further, Ga (C 2 H 5 ) 3 gas may be used instead of Ga (CH 3 ) 3 gas. Further, Zn (CH 3 ) 2 gas may be used.
また、本実施の形態では、トップゲート型のトランジスタ構造について示したが、これに
限られない。例えば、ボトムゲート型トランジスタまたはプレーナー型トランジスタなど
を適用することができる。
Further, in the present embodiment, the top gate type transistor structure has been shown, but the present invention is not limited to this. For example, a bottom gate type transistor or a planar type transistor can be applied.
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。
The configuration and method shown in this embodiment can be appropriately combined with the configuration and method shown in other embodiments.
（実施の形態４）
本実施の形態では、本発明の一態様にかかる半導体装置の断面構造の一例を説明する。
(Embodiment 4)
In the present embodiment, an example of the cross-sectional structure of the semiconductor device according to one aspect of the present invention will be described.
＜構成例１＞
図１８に、トランジスタ３０１、トランジスタ３０２、抵抗部３０３の断面図を示す。な
お、トランジスタ３０２は図１（Ａ）におけるトランジスタ１１に、抵抗部３０３は図１
（Ａ）における抵抗部１２に用いることができる。また、トランジスタ３０２と接続され
たトランジスタ３０１は、図１（Ａ）における内部回路１４を構成するトランジスタなど
に用いることができる。また、図１８では、第１の層に単結晶半導体基板にチャネル形成
領域を有するトランジスタ３０１が位置し、第１の層上の第２の層にＯＳトランジスタで
あるトランジスタ３０２および抵抗部３０３が位置する場合の、半導体装置の断面構造を
例示している。
<Structure example 1>
FIG. 18 shows a cross-sectional view of the
It can be used for the
トランジスタ３０１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。シ
リコンの薄膜を用いてトランジスタ３０１を形成する場合、当該薄膜には、プラズマＣＶ
Ｄ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シ
リコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコ
ンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることが
できる。
The
Amorphous silicon produced by a vapor phase growth method such as the D method or a sputtering method, polycrystalline silicon obtained by crystallizing amorphous silicon by a treatment such as laser annealing, or a single crystal silicon wafer is injected with hydrogen ions or the like. Single crystal silicon or the like from which the surface layer portion has been peeled off can be used.
トランジスタ３０１が形成される半導体基板３１０は、例えば、シリコン基板、ゲルマニ
ウム基板、シリコンゲルマニウム基板等を用いることができる。図１８では、単結晶シリ
コン基板を半導体基板３１０として用いる場合を例示している。
As the
また、トランジスタ３０１は、素子分離法により電気的に分離されている。素子分離法と
して、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ）等を用いることができる。図１８では、トレンチ分離法を用いてトランジスタ３０
１を電気的に分離する場合を例示している。具体的に、図１８では、半導体基板３１０に
エッチング等によりトレンチを形成した後、酸化シリコンなどを含む絶縁物を当該トレン
チに埋め込むことで形成される素子分離領域３１１により、トランジスタ３０１を素子分
離させる場合を例示している。
Further, the
on method), trench separation method (STI method: Short Trench Isolati)
on) and the like can be used. In FIG. 18, the
The case where 1 is electrically separated is illustrated. Specifically, in FIG. 18, after forming a trench in the
トランジスタ３０１は、不純物領域３１２ａおよび不純物領域３１２ｂを有する。不純物
領域３１２ａおよび不純物領域３１２ｂは、トランジスタ３０１のソースまたはドレイン
として機能する。
The
トランジスタ３０１上には絶縁膜３２１が設けられ、絶縁膜３２１には開口部が形成され
ている。そして、当該開口部には、不純物領域３１２ａと接続された導電層３１３ａ、不
純物領域３１２ｂと接続された導電層３１３ｂが形成されている。また、導電層３１３ａ
は絶縁膜３２１上に形成された導電層３２２ａと接続されており、導電層３１３ｂは、絶
縁膜３２１上に形成された導電層３２２ｂと接続されている。
An insulating
Is connected to the
導電層３２２ａおよび導電層３２２ｂ上には、絶縁膜３２３が設けられ、絶縁膜３２３に
は開口部が形成されている。そして、当該開口部には、導電層３２２ａと接続された導電
層３２４が形成されている。また、導電層３２４は絶縁膜３２３上に形成された導電層３
２５と接続されている。
An insulating
It is connected to 25.
導電層３２５上には、絶縁膜３２６が設けられている。
An insulating
そして、絶縁膜３２６上には、ＯＳトランジスタであるトランジスタ３０２が設けられて
いる。トランジスタ３０２は、絶縁膜３２６上の酸化物半導体層３４１と、酸化物半導体
層３４１上の導電層３４３ａおよび導電層３４３ｂと、酸化物半導体層３４１、導電層３
４３ａ、導電層３４３ｂ上の絶縁膜３４４と、絶縁膜３４４上に位置し、酸化物半導体層
３４１と重なる領域を有する導電層３４５と、を有する。なお、導電層３４３ａおよび導
電層３４３ｂはトランジスタ３０２のソース電極またはドレイン電極としての機能を有し
、絶縁膜３４４はトランジスタ３０２のゲート絶縁膜としての機能を有し、導電層３４５
はトランジスタ３０２のゲート電極としての機能を有する。
A
43a, it has an insulating
Has a function as a gate electrode of the
また、絶縁膜３２６上には、抵抗部３０３が設けられている。抵抗部３０３は、絶縁膜３
２６上の、酸化物半導体層３４２と、酸化物半導体層３４２上の導電層３４３ｂおよび３
４３ｃと、酸化物半導体層３４２、導電層３４３ｂ、導電層３４３ｃ上の絶縁膜３４４と
、を有する。なお、酸化物半導体層３４２は、抵抗部３０３において抵抗層として機能す
る。
Further, a
It has 43c, an
絶縁膜３４４および導電層３４５上には、絶縁膜３４６が設けられている。また、絶縁膜
３４６上には導電層３５２および導電層３５３が設けられている。導電層３５２は、絶縁
膜３２６、絶縁膜３４４、絶縁膜３４６に設けられた開口部を介して導電層３２５と接続
され、絶縁膜３４４、絶縁膜３４６、絶縁膜３５１に設けられた開口部を介して導電層３
４３ｃと接続されている。導電層３５３は、絶縁膜３４４、絶縁膜３４６に設けられた開
口部を介して導電層３４３ａと接続されている。
An insulating
It is connected to 43c. The
また、図１８では、トランジスタ３０２が、１つの導電層３４５に対応した１つのチャネ
ル形成領域を有するシングルゲート構造である場合を例示している。しかし、トランジス
タ３０２は、互いに接続された複数のゲート電極を有することで、酸化物半導体層３４１
にチャネル形成領域を複数有する、マルチゲート構造であっても良い。また、バックゲー
トを有する構造であってもよい。
Further, FIG. 18 illustrates a case where the
It may have a multi-gate structure having a plurality of channel forming regions. Further, the structure may have a back gate.
以上のように、トランジスタ３０１と、トランジスタ３０２および抵抗部３０３と、を積
層させて形成させることにより、半導体装置の面積を縮小することができる。また、トラ
ンジスタ３０２と、抵抗部３０３を、積層させて形成させてもよい。
As described above, the area of the semiconductor device can be reduced by forming the
なお、トランジスタ３０２および抵抗部３０３は、図７に示すトランジスタおよび抵抗部
１０１のように形成してもよい。また、トランジスタ３０２は、図１０乃至図１６に示す
トランジスタのように形成してもよい。
The
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。
The configuration and method shown in this embodiment can be appropriately combined with the configuration and method shown in other embodiments.
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及
び該電子部品を具備する電子機器に適用する例について、図１９および図２０を用いて説
明する。
(Embodiment 5)
In the present embodiment, an example of applying the semiconductor device described in the above-described embodiment to an electronic component and an example of applying the semiconductor device to an electronic device including the electronic component will be described with reference to FIGS. 19 and 20.
図１９（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例につい
て説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この
電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
そこで、本実施の形態では、その一例について説明することにする。
FIG. 19A describes an example in which the semiconductor device described in the above embodiment is applied to an electronic component. The electronic component is also referred to as a semiconductor package or an IC package. This electronic component has a plurality of standards and names depending on the terminal take-out direction and the shape of the terminal.
Therefore, in the present embodiment, an example thereof will be described.
上記実施の形態に示すようなトランジスタで構成される回路部は、組み立て工程（後工程
）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
A circuit unit composed of transistors as shown in the above embodiment is completed by combining a plurality of removable parts on a printed circuit board through an assembly process (post-process).
後工程については、図１９（Ａ）に示す各工程を経ることで完成させることができる。具
体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削
する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を
低減し、部品としての小型化を図るためである。
The post-process can be completed by going through each process shown in FIG. 19 (A). Specifically, after the element substrate obtained in the previous step is completed (step S1), the back surface of the substrate is ground (step S2). This is because the thickness of the substrate is reduced at this stage to reduce the warpage of the substrate in the previous process and to reduce the size of the component.
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、
分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボン
ディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリー
ドフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適し
た方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合して
もよい。
A dicing step is performed in which the back surface of the substrate is ground to separate the substrate into a plurality of chips. and,
A die bonding step is performed in which the separated chips are individually picked up, mounted on a lead frame, and bonded (step S3). For the bonding between the chip and the lead frame in this die bonding step, a method suitable for the product is appropriately selected, such as bonding with a resin or bonding with a tape. The die bonding step may be mounted on an interposer and bonded.
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的
に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金
線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェ
ッジボンディングを用いることができる。
Next, wire bonding is performed in which the leads of the lead frame and the electrodes on the chip are electrically connected by a thin metal wire (wire) (step S4). A silver wire or a gold wire can be used as the thin metal wire. Further, as the wire bonding, ball bonding or wedge bonding can be used.
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ
、また水分や埃による特性の劣化を低減することができる。
The wire-bonded chips are subjected to a molding process in which they are sealed with an epoxy resin or the like (step S5). By performing the molding process, the inside of the electronic component is filled with resin,
It is possible to reduce damage to the built-in circuit part and wire due to mechanical external force, and it is possible to reduce deterioration of characteristics due to moisture and dust.
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する
（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装
する際のはんだ付けをより確実に行うことができる。
Next, the leads of the lead frame are plated. Then, the lead is cut and molded (step S6). This plating process prevents rust on the leads, and makes it possible to more reliably perform soldering when mounting on a printed circuit board later.
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終
的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
Next, a printing process (marking) is applied to the surface of the package (step S7). Then, the electronic component is completed through the final inspection step (step S8) (step S9).
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすること
ができる。そのため、消費電力の低減が図られた電子部品を実現することができる。
The electronic component described above can be configured to include the semiconductor device described in the above-described embodiment. Therefore, it is possible to realize an electronic component with reduced power consumption.
また、完成した電子部品の斜視模式図を図１９（Ｂ）に示す。また、図１９（Ｂ）に示す
回路基板１７０４における電子部品１７００を図１９（Ｃ）に示す。図１９（Ｂ）では、
電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を
示している。図１９（Ｂ）および図１９（Ｃ）に示す電子部品１７００は、リード１７０
１及び回路部１７０３を示している。図１９（Ｂ）に示す電子部品１７００は、例えばプ
リント基板１７０２に実装される。このような電子部品１７００が複数組み合わされて、
それぞれがプリント基板１７０２上で電気的に接続されることで電子機器の内部に搭載す
ることができる。完成した回路基板１７０４は、電子機器等の内部に設けられる。
Further, a schematic perspective view of the completed electronic component is shown in FIG. 19 (B). Further, the
As an example of an electronic component, a schematic perspective view of a QFP (Quad Flat Package) is shown. The
1 and the
Each of them can be mounted inside an electronic device by being electrically connected on the printed
また、本発明の一態様に係る半導体装置または電子部品は、表示機器、パーソナルコンピ
ュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓ
ａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有す
る装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いるこ
とができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍
端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッ
ドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、
デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機
、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら
電子機器の具体例を図２０に示す。
Further, the semiconductor device or electronic component according to one aspect of the present invention is an image reproduction device (typically, DVD: Digital Vers) including a display device, a personal computer, and a recording medium.
It can be used for a device having a display capable of reproducing a recording medium such as an atile Disc and displaying the image). In addition, as electronic devices that can use the semiconductor device according to one aspect of the present invention, mobile phones, game machines including portable types, mobile information terminals, electronic book terminals, video cameras, cameras such as digital still cameras, and goggles. Type display (head mount display), navigation system, sound reproduction device (car audio,
Digital audio players, etc.), copiers, facsimiles, printers, multifunction printers, automated teller machines (ATMs), vending machines, medical equipment, etc. Specific examples of these electronic devices are shown in FIG.
図２０（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各
種集積回路に用いることができる。なお、図２０（Ａ）に示した携帯型ゲーム機は、２つ
の表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の
数は、これに限定されない。
FIG. 20A shows a portable game machine, which includes a
It has a
図２０（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明
の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第
１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体
５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部
５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接
続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６
０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構
成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に
、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位
置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができ
る。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表
示装置の画素部に設けることでも、付加することができる。
FIG. 20B is a mobile information terminal, which includes a
It may be configured to switch according to the angle between the
図２０（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に
かかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることがで
きる。
FIG. 20C shows a notebook personal computer, which has a
,
図２０（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積
回路に用いることができる。
FIG. 20D shows an electric refrigerator / freezer, which has a
図２０（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様
にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５
８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２
筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接
続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は
、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８
０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成
としても良い。
FIG. 20E shows a video camera, which is a
It has 03, an
The 804 and the
It is provided in the
It may be configured to switch according to the angle between the
図２０（Ｆ）は自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、
ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、自動車の各種集積回
路に用いることができる。
FIG. 20 (F) shows an automobile, which includes a
It has a light 5104 and the like. The semiconductor device according to one aspect of the present invention can be used in various integrated circuits of automobiles.
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。
The configuration and method shown in this embodiment can be appropriately combined with the configuration and method shown in other embodiments.
１０ 半導体装置
１１ トランジスタ
１２ 抵抗部
１３ 入出力端子
１４ 内部回路
１５ 電源線
１６ 信号線
１７ 制御信号生成回路
２０ 半導体装置
２１ トランジスタ
２２ 抵抗部
２３ 入出力端子
２４ 内部回路
２５ 電源線
２６ 信号線
２７ 制御信号生成回路
３０ 半導体装置
３１ トランジスタ
３３ 入出力端子
３４ 内部回路
３５ 電源線
３６ 信号線
３７ 制御信号生成回路
４０ 半導体装置
４２ 抵抗部
４３ 入出力端子
４４ 内部回路
４５ 電源線
４６ 信号線
５０ 半導体装置
５１ トランジスタ
５２ 抵抗部
５３ 入出力端子
５４ 内部回路
５５ 電源線
５６ 信号線
５７ 制御信号生成回路
５８ トランジスタ
６０ 半導体装置
６１ トランジスタ
６２ 抵抗部
６３ 入出力端子
６４ 内部回路
６５ 電源線
６６ 信号線
６７ 制御信号生成回路
６８ トランジスタ
６９ 容量素子
７０ 半導体装置
８０ 半導体装置
１００ トランジスタ
１０１ 抵抗部
１１０ 基板
１１２ 絶縁層
１１３ 絶縁層
１１４ 絶縁層
１１５ 絶縁層
１２０ 酸化物半導体層
１２１ 酸化物半導体層
１２２ 酸化物半導体層
１３０ 導電層
１３１ 導電層
１４１ 導電層
１４２ 導電層
１４３ 導電層
２００ 抵抗部
３０１ トランジスタ
３０２ トランジスタ
３０３ 抵抗部
３１０ 半導体基板
３１１ 素子分離領域
３１２ａ 不純物領域
３１２ｂ 不純物領域
３１３ａ 導電層
３１３ｂ 導電層
３２１ 絶縁膜
３２２ａ 導電層
３２２ｂ 導電層
３２３ 絶縁膜
３２４ 導電層
３２５ 導電層
３２６ 絶縁膜
３４１ 酸化物半導体層
３４２ 酸化物半導体層
３４３ａ 導電層
３４３ｂ 導電層
３４３ｃ 導電層
３４４ 絶縁膜
３４５ 導電層
３４６ 絶縁膜
３５１ 絶縁膜
３５２ 導電層
３５３ 導電層
４００ トランジスタ
４０１ 抵抗部
４０２ トランジスタ
４０３ トランジスタ
４０４ 抵抗部
４０５ 抵抗部
４０６ 抵抗部
４１０ 導電層
４１１ 導電層
４１２ 絶縁層
４１４ 酸化物半導体層
４１６ 酸化物半導体層
４１８ 導電層
４２０ 導電層
４２２ 導電層
４２４ 絶縁層
４２８ 絶縁層
４３０ 導電層
４３２ 導電層
４３４ 絶縁層
４３５ 導電層
４３８ 絶縁層
４４０ 導電層
４４２ 導電層
４４４ 酸化物半導体層
４４６ 絶縁層
４４８ 導電層
４５０ 絶縁層
５０１ ＯＳトランジスタ
５０２ ＯＳトランジスタ
５０３ ＯＳトランジスタ
５０４ ＯＳトランジスタ
５０５ ＯＳトランジスタ
５０６ ＯＳトランジスタ
５１０ 基板
５１１ 絶縁層
５１２ 絶縁層
５１３ 絶縁層
５１４ 絶縁層
５１５ 絶縁層
５１６ａ 導電体
５１６ｂ 導電体
５２０ 酸化物半導体層
５２１ 酸化物半導体層
５２２ 酸化物半導体層
５２３ 酸化物半導体層
５３０ 導電層
５３１ 導電層
５３２ 酸化物半導体層
５４１ 導電層
５４２ 導電層
５５１ 層
５５２ 層
５６０ 導電層
１７００ 電子部品
１７０１ リード
１７０２ プリント基板
１７０３ 回路部
１７０４ 回路基板
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
10 Semiconductor device 11 Transistor 12 Resistance unit 13 Input / output terminal 14 Internal circuit 15 Power supply line 16 Signal line 17 Control signal generation circuit 20 Semiconductor device 21 Transistor 22 Resistance unit 23 Input / output terminal 24 Internal circuit 25 Power supply line 26 Signal line 27 Control signal Generation circuit 30 Semiconductor device 31 Transistor 33 Input / output terminal 34 Internal circuit 35 Power supply line 36 Signal line 37 Control signal generation circuit 40 Semiconductor device 42 Resistance unit 43 Input / output terminal 44 Internal circuit 45 Power supply line 46 Signal line 50 Semiconductor device 51 Transistor 52 Resistance part 53 Input / output terminal 54 Internal circuit 55 Power supply line 56 Signal line 57 Control signal generation circuit 58 Transistor 60 Semiconductor device 61 Transistor 62 Resistance part 63 Input / output terminal 64 Internal circuit 65 Power supply line 66 Signal line 67 Control signal generation circuit 68 Transistor 69 Capacitive element 70 Semiconductor device 80 Semiconductor device 100 Transistor 101 Resistance part 110 Substrate 112 Insulation layer 113 Insulation layer 114 Insulation layer 115 Insulation layer 120 Oxide semiconductor layer 121 Oxide semiconductor layer 122 Oxide semiconductor layer 130 Conductive layer 131 Conductive layer 141 Conductive layer 142 Conductive layer 143 Conductive layer 200 Resistance part 301 Transistor 302 Transistor 303 Resistance part 310 Semiconductor substrate 311 Element separation region 312a Impure region 312b Impure region 313a Conductive layer 313b Conductive layer 321 Insulation film 322a Conductive layer 322b Conductive layer 323 Insulation film 324 Conductive layer 325 Conductive layer 326 Insulating film 341 Oxide semiconductor layer 342 Oxide semiconductor layer 343a Conductive layer 343b Conductive layer 343c Conductive layer 344 Insulating film 345 Conductive layer 346 Insulating film 351 Insulating film 352 Conductive layer 353 Conductive layer 400 Transistor 401 Resistance part 402 Transistor 403 Transistor 404 Resistance part 405 Resistance part 406 Resistance part 410 Conductive layer 411 Conductive layer 412 Insulation layer 414 Oxide semiconductor layer 416 Oxide semiconductor layer 418 Conductive layer 420 Conductive layer 422 Conductive layer 424 Insulation layer 428 Insulation layer 430 Conductive layer 430 432 Conductive layer 434 Insulation layer 435 Conductive layer 438 Insulation layer 440 Conductive layer 442 Conductive layer 444 Oxide semiconductor layer 446 Insulation layer 448 Conductive layer 450 Insulation layer 501 OS transistor 502 OS transistor 503 OS transistor 504 OS transistor 505 OS Langista 506 OS Transistor 510 Substrate 511 Insulation layer 512 Insulation layer 513 Insulation layer 514 Insulation layer 515 Insulation layer 516a Conductor 516b Conductor 520 Oxide semiconductor layer 521 Oxide semiconductor layer 522 Oxide semiconductor layer 523 Oxide semiconductor layer 530 Conductive layer 531 Conductive layer 532 Oxide semiconductor layer 541 Conductive layer 542 Conductive layer 551 Layer 552 Layer 560 Conductive layer 1700 Electronic component 1701 Lead 1702 Printed circuit board 1703 Circuit part 1704 Circuit board 5001 Housing 5002 Housing 5003 Display 5004 Display 5005 Microphone 5006 Speaker 5007 Operation key 5008 Stylus 5101 Body 5102 Wheel 5103 Dashboard 5104 Light 5301 Housing 5302 Refrigerating room door 5303 Freezing room door 5401 Housing 5402 Display 5403 Keyboard 5404 Pointing device 5601 Housing 5602 Housing 5603 Display 5604 Display Part 5605 Connection part 5606 Operation key 5801 Housing 5802 Housing 5803 Display part 5804 Operation key 5805 Lens 5806 Connection part
Claims (1)
前記第１の導電層は、前記酸化物半導体層の上方に配置され、前記絶縁層を介して前記酸化物半導体層と重なる領域を有し、トランジスタのゲートとして機能し、
前記第２の導電層は、前記絶縁層の下方であって、前記第１の導電層の下方に配置され、前記トランジスタのソース又はドレインの一方の電極として機能し、
前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記酸化物半導体層は、前記トランジスタのチャネル形成領域と、抵抗領域と、を有し、
前記第３の導電層は、前記絶縁層の下方に配置され、前記抵抗領域の一端に電位を供給する機能し、
前記チャネル形成領域と前記抵抗領域の他端との電気的接続は、前記酸化物半導体層のみを介して行われ、
前記抵抗領域の他端は、前記トランジスタのソース又はドレインの他方として機能する、半導体装置。 It has a first conductive layer, a second conductive layer, a third conductive layer, an insulating layer, and an oxide semiconductor layer.
The first conductive layer is arranged above the oxide semiconductor layer, has a region overlapping the oxide semiconductor layer via the insulating layer, and functions as a gate of a transistor.
The second conductive layer is below the insulating layer, is arranged below the first conductive layer, and functions as one electrode of the source or drain of the transistor.
The oxide semiconductor layer has In, Ga, and Zn.
The oxide semiconductor layer has a channel forming region and a resistance region of the transistor.
The third conductive layer is arranged below the insulating layer and functions to supply an electric potential to one end of the resistance region.
The electrical connection between the channel forming region and the other end of the resistance region is made only through the oxide semiconductor layer.
The other end of the resistance region is a semiconductor device that functions as the other end of the source or drain of the transistor.
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