JP6954840B2 - データ処理装置、及び、データ処理方法 - Google Patents

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Description

本技術は、データ処理装置、及び、データ処理方法に関し、特に、インターリーブにおいて、より確実に有効なアドレスの生成を行うことができるようにしたデータ処理装置、及び、データ処理方法に関する。
デジタル放送の分野において、受信側で、データの伝送時のバーストエラーなどの影響を避けるために、伝送データを時間方向や周波数方向に分散させるインターリーブを行うことが知られている（例えば、非特許文献１参照）。
ATSC Candidate Standard：Physical Layer Protocol（Doc. S32-230r2128 September 2015）
ところで、周波数インターリーブ等のインターリーブでは、インターリーブ用のメモリのアドレスを生成してデータの書き込みや読み出しを行うことで、データを並び替えることになるが、アドレス生成時に有効なアドレスを生成できない場合があるため、より確実に有効なアドレスの生成を行うための提案が要請されていた。
本技術はこのような状況に鑑みてなされたものであり、インターリーブにおいて、より確実に有効なアドレスの生成を行うことができるようにするものである。
本技術の第１の側面のデータ処理装置は、データの書き込みと読み出しを行うインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記インターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記インターリーバメモリから前記データを読み出すことで、周波数インターリーブを行う周波数インターリーバを備え、前記アドレス生成部は、ランダムなビット列である第１のビット列を生成する第１の擬似乱数発生部と、ランダムなビット列である第２のビット列を生成する第２の擬似乱数発生部と、前記第１のビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部とを有し、前記追加ビットが最上位ビットに追加された前記第１のビット列と、前記第２のビット列との排他的論理和（XOR）を演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、前記追加ビットが追加された前記第１のビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにするデータ処理装置である。
本技術の第１の側面のデータ処理装置は、独立した装置であってもよいし、１つの装置を構成している内部ブロックであってもよい。また、本技術の第１の側面のデータ処理方法は、上述した本技術の第１の側面のデータ処理装置に対応するデータ処理方法である。
本技術の第１の側面のデータ処理装置、及び、データ処理方法においては、ランダムなビット列を生成する第１の擬似乱数発生部により生成される第１のビット列であって0であるビットと1であるビットとを交互に生成するビット生成部により生成される追加ビットが追加された第１のビット列と、ランダムなビット列を生成する第２の擬似乱数発生部により生成される第２のビット列との排他的論理和（XOR）が演算されて、ランダムなビット列からなる書き込みアドレス又は読み出しアドレスが生成される際に、前記追加ビットが追加された前記第１のビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにされる。
本技術の第２の側面のデータ処理装置は、データの書き込みと読み出しを行うデインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記デインターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記デインターリーバメモリから前記データを読み出すことで、周波数デインターリーブを行う周波数デインターリーバを備え、前記アドレス生成部は、ランダムなビット列である第１のビット列を生成する第１の擬似乱数発生部と、ランダムなビット列である第２のビット列を生成する第２の擬似乱数発生部と、前記第１のビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部とを有し、前記追加ビットが最上位ビットに追加された前記第１のビット列と、前記第２のビット列との排他的論理和（XOR）を演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、前記追加ビットが追加された前記第１のビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにするデータ処理装置である。
本技術の第２の側面のデータ処理装置は、独立した装置であってもよいし、１つの装置を構成している内部ブロックであってもよい。また、本技術の第２の側面のデータ処理方法は、上述した本技術の第２の側面のデータ処理装置に対応するデータ処理方法である。
本技術の第２の側面のデータ処理装置、及び、データ処理方法においては、ランダムなビット列を生成する第１の擬似乱数発生部により生成される第１のビット列であって0であるビットと1であるビットとを交互に生成するビット生成部により生成される追加ビットが追加された第１のビット列と、ランダムなビット列を生成する第２の擬似乱数発生部により生成される第２のビット列との排他的論理和（XOR）が演算されて、ランダムなビット列からなる書き込みアドレス又は読み出しアドレスが生成される際に、前記追加ビットが追加された前記第１のビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにされる。
本技術の第１の側面、及び、第２の側面によれば、インターリーブにおいて、より確実に有効なアドレスの生成を行うことができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した伝送システムの一実施の形態の構成例を示す図である。 周波数インターリーバの概要を説明する図である。 周波数インターリーバによる周波数インターリーブを説明する図である。 周波数インターリーバの構成例を示す図である。 アドレス生成部の構成例を示す図である。 アドレス用のビット列の生成の詳細を説明する図である。 FFTモードとMmaxの値との関係を示す図である。 8Kモードの場合におけるビット列の変換の例を示す図である。 16Kモードの場合におけるビット列の変換の例を示す図である。 32Kモードの場合におけるビット列の変換の例を示す図である。 オフセット用のビット列の生成の詳細を説明する図である。 修正前のアドレス生成式を示す図である。 修正前のアドレス生成式の具体例を示す図である。 修正後のアドレス生成式の例を示す図である。 修正後のアドレス生成式の具体例を示す図である。 修正後のアドレス生成式に対応したアドレス生成部の構成例を示す図である。 その他の修正後のアドレス生成式の例を示す図である。 周波数デインターリーバの構成例を示す図である。 送信側データ処理の流れを説明するフローチャートである。 受信側データ処理の流れを説明するフローチャートである。 コンピュータの構成例を示す図である。
以下、図面を参照しながら本技術の実施の形態について説明する。なお、説明は以下の順序で行うものとする。また、図面や数式中の「○」の中に「＋」を記述した記号は、排他的論理和（exclusive or）を意味し、本明細書中では、「XOR（EXOR）」と記述するものとする。
１．システムの構成
２．周波数インターリーブの概要
３．周波数インターリーブのアドレス生成式
４．周波数デインターリーブの概要
５．送信側と受信側の処理の流れ
６．変形例
７．コンピュータの構成
＜１．システムの構成＞
（伝送システムの構成例）
図１は、本技術を適用した伝送システムの一実施の形態の構成を示す図である。なお、システムとは、複数の装置が論理的に集合したものをいう。
図１において、伝送システム１は、送信装置１０と受信装置２０から構成される。この伝送システム１では、ATSC(Advanced Television Systems Committee)3.0等のデジタル放送の規格に準拠したデータ伝送が行われる。
送信装置１０は、ATSC3.0等のデジタル放送の規格に対応した送信機であって、伝送路３０を介してコンテンツを送信する。例えば、送信装置１０は、テレビ番組等のコンテンツを構成するビデオやオーディオ等（のコンポーネント）とシグナリングを含む放送ストリームを、デジタル放送信号として、伝送路３０を介して送信する。
送信装置１０は、処理部１０１及び送信部１０２から構成される。
処理部１０１は、前段の回路から入力される伝送データに対して必要な処理を施し、送信部１０２に供給する。ここでは、例えば、伝送データが伝送パケットにカプセル化され、BCH符号化やLDPC(Low Density Parity Check)符号化等の誤り訂正符号化処理が行われた後に、ビットインターリーブが行われる。また、所定の変調方式に応じた直交変調が行われ、それにより得られるデータに対して、時間方向や周波数方向のインターリーブが行われる。そして、インターリーブ後のデータが、送信部１０２に供給される。
送信部１０２は、処理部１０１から供給されるデータに対して必要な処理を施し、デジタル放送信号として送信する。ここでは、例えば、IFFT(Inverse Fast Fourier Transform)のほか、パイロットのシンボルやプリアンブル、ガードインターバルに関する処理などが行われ、フレームに対応するOFDM(Orthogonal Frequency Division Multiplexing)信号が生成され、伝送路３０を介して送信される。
受信装置２０は、ATSC3.0等のデジタル放送の規格に対応した受信機であって、送信装置１０から伝送路３０を介して送信されてくる、コンテンツを受信して出力する。例えば、受信装置２０は、送信装置１０からのデジタル放送信号を受信して、放送ストリームに含まれるビデオやオーディオ等（のコンポーネント）とシグナリングを処理し、テレビ番組等のコンテンツの映像や音声を再生する。
受信装置２０は、受信部２０１及び処理部２０２から構成される。
受信部２０１は、伝送路３０を介して送信されてくるデジタル放送信号を受信して必要な処理を施し、処理部２０２に供給する。ここでは、例えば、FFT(Fast Fourier Transform)のほか、パイロットのシンボルやプリアンブル、ガードインターバルに関する処理などが行われ、伝送路３０を介して送信されてくるOFDM信号から、データが抽出される。
処理部２０２は、受信部２０１から供給されるデータに対して必要な処理を施し、後段の回路に出力する。ここでは、例えば、受信部２０１からのデータに対して、周波数方向や時間方向のデインターリーブが行われる。また、所定の復調方式に応じた直交復調が行われ、それにより得られるデータに対して、ビットデインターリーブが行われた後に、LDPC復号やBCH復号等の誤り訂正復号処理が行われる。そして、伝送パケットに格納された伝送データが抽出され、後段の復号部等に出力される。
なお、伝送システム１において、伝送路３０は、地上波（地上波放送）のほか、例えば、放送衛星（BS：Broadcasting Satellite）や通信衛星（CS：Communications Satellite）を利用した衛星放送、あるいは、ケーブルを用いた有線放送（CATV）などであってもよい。
また、ATSC3.0は、現在策定が進められている米国の次世代放送規格である。ATSC3.0では、伝送方式として、現在広く普及しているMPEG2-TS(Transport Stream)方式ではなく、通信の分野で用いられているIP(Internet Protocol)パケットをデジタル放送に用いたIP伝送方式を導入することで、より高度なサービスを提供することが想定されている。
＜２．周波数インターリーブの概要＞
（周波数インターリーブの概要）
ところで、図１の伝送システム１においては、受信側で、データの伝送時のバーストエラーなどの影響を避けるために、伝送データを周波数方向に分散させる周波数インターリーブが行われる。図２には、送信装置１０の処理部１０１において、周波数インターリーブを行う周波数インターリーバ１１１が図示されている。
この周波数インターリーバ１１１においては、前段の回路から入力されるデータ（以下、書き込みデータXm,lともいう）を、書き込みアドレスに従い、インターリーバメモリに書き込むとともに、読み出しアドレスに従い、インターリーバメモリからデータ（以下、読み出しデータAm,lともいう）を読み出すことで、周波数インターリーブが行われる。
図３は、図２の周波数インターリーバ１１１により行われる周波数インターリーブを模式的に表している。図３においては、縦方向が時間方向を表し、横方向が周波数方向を表している。
図３においては、周波数方向の各行が、１シンボル（symbol）分のデータに相当している。すなわち、書き込みデータXm,lを、インターリーバメモリに書き込んで、周波数インターリーブを行うに際して、物理層フレーム（Frame）に含まれるサブフレーム（Subframe）内のOFDMセル（セル）が、１シンボル内で、周波数方向に不連続に並び替えられることで（かき混ぜられることで）、周波数特性が改善されることになる。
ただし、図３においては、１シンボル内に含まれるOFDMセルの個数を、Ndataとすれば、書き込みデータXm,lのmは、0 ≦ m < Ndataの関係を満たしている。また、サブフレーム内のシンボルの個数をLFとすれば、書き込みデータXm,lのlは、0 ≦ l < LFの関係を満たしている。
（周波数インターリーバの構成）
図４は、図２の周波数インターリーバ１１１の構成例を示す図である。
図４において、周波数インターリーバ１１１は、アドレス生成部１２１及びインターリーバメモリ１２２から構成される。
アドレス生成部１２１は、前段の回路から入力される書き込みデータXm,lをインターリーバメモリ１２２に書き込むための書き込みアドレスを生成し、インターリーバメモリ１２２に供給する。これにより、インターリーバメモリ１２２では、アドレス生成部１２１からの書き込みアドレスに従い、書き込みデータXm,lが書き込まれる。
また、アドレス生成部１２１は、インターリーバメモリ１２２に書き込まれたデータを、読み出しデータAm,lとして読み出すための読み出しアドレスを生成し、インターリーバメモリ１２２に供給する。これにより、インターリーバメモリ１２２では、アドレス生成部１２１からの読み出しアドレスに従い、読み出しデータAm,lが読み出され、後段の回路に出力される。
このように、周波数インターリーバ１１１においては、アドレス生成部１２１が、対象のデータを、インターリーバメモリ１２２に書き込むときの書き込みアドレスと、インターリーバメモリ１２２から読み出すときの読み出しアドレスとが異なるようにアドレス生成を行うことで、周波数方向のインターリーブが行われる。
（アドレス生成部の構成）
図５は、図４のアドレス生成部１２１の構成例を示す図である。
図５において、アドレス生成部１２１は、制御部１３１、擬似乱数発生部１３２、ビット生成部１３３、擬似乱数発生部１３４、オフセット演算部１３５、及び、アドレスチェック部１３６から構成される。
制御部１３１は、擬似乱数発生部１３２及びビット生成部１３３を制御する。
擬似乱数発生部１３２は、制御部１３１からの制御に従い、12ビットのビット列からなる擬似ランダムビット系列（PRBS：Pseudo Random Bit Sequence）を生成する擬似乱数発生器である。ここでは、擬似乱数発生部１３２により生成される、ある周期を持った擬似ランダムビット系列（PRBS）が、アドレス用のビット列として用いられる。
具体的には、擬似乱数発生部１３２は、12ビットの線形帰還シフトレジスタ（LFSR：Linear Feedback Shift Register）を含んでいる。この線形帰還シフトレジスタ（LFSR）では、タップシーケンスが［0,1,4,6］とされ、これらのタップが、順次XOR（排他的論理和）されて、その結果が左端の最上位ビット（MSB：Most Significant Bit）にフィードバックされることになる。これにより、12ビットのビット列R'が、パーミュテーション（permutation）され、12ビットのビット列Rに変換される。
ビット生成部１３３は、制御部１３１からの制御に従い、0であるビットと、1であるビットを交互に生成することで、出力される１ビットを、0と1でトグル（toggle）させる。この１ビットが、擬似乱数発生部１３２から出力される12ビットのアドレス用のビット列Rに対して、最上位ビット（MSB）として追加され、アドレス用のビット列は、13ビットのビット列Rとされる。
擬似乱数発生部１３４は、13ビットのビット列からなる擬似ランダムビット系列（PRBS）を生成する擬似乱数発生器である。ここでは、擬似乱数発生部１３４により生成される、ある周期を持った擬似ランダムビット系列（PRBS）が、オフセット用のビット列として用いられる。
具体的には、擬似乱数発生部１３４は、13ビットの線形帰還シフトレジスタ（LFSR）を含んでいる。この線形帰還シフトレジスタ（LFSR）では、タップシーケンスが［0,1,4,5,9,11］とされ、これらのタップが、順次XOR（排他的論理和）されて、その結果が下端の最上位ビット（MSB）にフィードバックされることになる。これにより、13ビットのビット列Gが出力される。ただし、このビット列G（オフセット用のビット列）は、２シンボルごとに更新されることになる。
オフセット演算部１３５には、擬似乱数発生部１３２からの12ビットのビット列Rに、1ビットの最上位ビットが追加された13ビットのビット列Rと、擬似乱数発生部１３４からの13ビットのビット列Gが入力される。オフセット演算部１３５は、13ビットのアドレス用のビット列Rに、13ビットのオフセット用のビット列Gを加算して、それにより得られる13ビットのビット列を、アドレス用のビット列として出力する。
すなわち、ここでは、アドレス用のビット列Rの系列と、オフセット用のビット列Gの系列とを足し合わせることで、より複雑なアドレスを生成することができるようにしている。ただし、アドレス用のビット列Rは、１シンボル内のOFDMセル（セル）ごとに生成されるものである一方で、オフセット用のビット列Gは、２シンボルごとに更新（生成）されるものである。
アドレスチェック部１３６は、オフセット演算部１３５から出力される13ビットのアドレス用のビット列が、データ長内に収まっているかどうかをチェックする。ここでは、アドレスH(p) < Ndataの関係を満たしているかどうかにより、アドレスのチェックが行われる。
アドレスチェック部１３６は、13ビットのアドレス用のビット列が、データ長内に収まっている場合には、生成されたアドレス用のビット列が、有効（valid）であると判定する。これにより、当該アドレスH(p)が、書き込みアドレス又は読み出しアドレスとして、アドレス生成部１２１からインターリーバメモリ１２２に供給される。
一方で、アドレスチェック部１３６は、13ビットのアドレス用のビット列が、データ長内に収まっていない場合には、生成されたアドレス用のビット列が、無効（invalid）であると判定する。この場合、アドレスチェック部１３６は、アドレスチェック結果を、制御部１３１に供給する。そして、制御部１３１は、そこに入力されるアドレスチェック結果に基づいて、擬似乱数発生部１３２やビット生成部１３３などを制御して、アドレス用のビット列Rが再生成されるようにする。
なお、図１の伝送システム１では、ATSC3.0等のデジタル放送の規格に準拠して、複数のFFTモード（8K，16K，32K）に対応可能であるが、図５のアドレス生成部１２１は、FFTモードとして8Kモードを実装する場合の構成を例示している。
（アドレス用のビット列Ri の生成）
ここで、図６乃至図１０を参照して、図５の擬似乱数発生部１３２における、アドレス用のビット列Riの生成の詳細な内容について説明する。
図６に示すように、ビット列R'iは、i = 0，1と、i = 2の場合に、以下に示す関係を有している。ただし、iは、アドレスのインデックスを表している。
i = 0，1：R'i［Nr-2，Nr-3，・・・，1，0］=［0，0，・・・，0，0］
i = 2 ：R'i［Nr-2，Nr-3，・・・，1，0］=［0，0，・・・，0，1］
また、ビット列R'iは、2 < i < Mmaxの場合には、以下に示す関係を有している。
2 < i < Mmax：R'i［Nr-3，Nr-4，・・・，1，0］= R'i-1［Nr-2，Nr-3，・・・，2，1］
ただし、Mmaxの値は、FFTモードに応じて変化するものであって、Nrの値は、log2Mmaxを演算することで求められる。例えば、図７に示すように、FFTモードが8Kモード（FFTサイズが8K）の場合には、Mmax = 8192となるので、Nr = log28192 = 13となる。また、FFTモードが16Kモード（FFTサイズが16K）の場合には、Mmax = 16384となるので、Nr = log216384 = 14となる。さらに、FFTモードが32Kモード（FFTサイズが32K）の場合には、Mmax = 32768となるので、Nr = log232768 = 15となる。
すなわち、図５に示したように、8Kモードの場合、擬似乱数発生部１３２（の線形帰還シフトレジスタ（LFSR））では、タップシーケンスが［0,1,4,6］とされ、これらのタップが、順次XOR（排他的論理和）されて、その結果が左端の最上位ビット（MSB）にフィードバックされる。そのため、図６に示すように、8Kモードの場合には、R'i［11］= R'i-1［0］ XOR R'i-1［1］ XOR R'i-1［4］ XOR R'i-1［6］の関係を有することになる。
図８は、8Kモードの場合におけるビット列R'iからビット列Riへの変換の例を示している。ただし、図８において、0〜11の数字は、各ビット列における最下位ビット（LSB：Least Significant Bit）から最上位ビット（MSB）の間のビット位置を表している。
8Kモードとなる場合であって、かつ、偶数（even）のシンボルとなるとき、12ビットのビット列R'i［11,10,9,8,7,6,5,4,3,2,1,0］は、12ビットのビット列Ri［5,11,3,0,10,8,6,9,2,4,1,7］に変換される。また、8Kモードとなる場合であって、かつ、奇数（odd）のシンボルとなるとき、12ビットのビット列R'i［11,10,9,8,7,6,5,4,3,2,1,0］は、12ビットのビット列Ri［8,10,7,6,0,5,2,1,3,9,4,11］に変換される。
図６の説明に戻り、図示はしていないが、FFTモードが16Kモードの場合には、線形帰還シフトレジスタ（LFSR）のタップシーケンスが、［0,1,4,5,9,11］とされ、これらのタップが、順次XOR（排他的論理和）されて、その結果が左端の最上位ビット（MSB）にフィードバックされる。
そのため、図６に示すように、16Kモードの場合には、R'i［12］= R'i-1［0］ XOR R'i-1［1］ XOR R'i-1［4］ XOR R'i-1［5］ XOR R'i-1［9］ XOR R'i-1［11］の関係を有することになる。なお、16Kモードの場合の線形帰還シフトレジスタ（LFSR）の構成は、上述した非特許文献１の「Figure 7.27 FI address generation scheme for the 16K mode」に開示されている。
図９は、16Kモードの場合におけるR'iからビット列Riへの変換の例を示している。ただし、図９において、0〜12の数字は、各ビット列におけるビット位置を表している。
16Kモードとなる場合であって、かつ、偶数のシンボルとなるとき、13ビットのビット列R'i［12,11,10,9,8,7,6,5,4,3,2,1,0］は、13ビットのビット列Ri［8,4,3,2,0,11,1,5,12,10,6,7,9］に変換される。また、16Kモードとなる場合であって、かつ、奇数のシンボルとなるとき、13ビットのビット列R'i［12,11,10,9,8,7,6,5,4,3,2,1,0］は、13ビットのビット列Ri［7,9,5,3,11,1,4,0,2,12,10,8,6］に変換される。
図６の説明に戻り、図示はしていないが、FFTモードが32Kモードの場合には、線形帰還シフトレジスタ（LFSR）のタップシーケンスが、［0,1,2,12］とされ、これらのタップが、順次XOR（排他的論理和）されて、その結果が左端の最上位ビット（MSB）にフィードバックされる。
そのため、図６に示すように、32Kモードの場合には、R'i［13］= R'i-1［0］ XOR R'i-1［1］ XOR R'i-1［2］ XOR R'i-1［12］の関係を有することになる。なお、32Kモードの場合の線形帰還シフトレジスタ（LFSR）の構成は、上述した非特許文献１の「Figure 7.28 FI address generation scheme for the 32K mode」に開示されている。
図１０は、32Kモードの場合におけるR'iからビット列Riへの変換の例を示している。ただし、図１０において、0〜13の数字は、各ビット列におけるビット位置を表している。
32Kモードとなる場合には、14ビットのビット列R'i［13,12,11,10,9,8,7,6,5,4,3,2,1,0］は、14ビットのビット列Ri［6,5,0,10,8,1,11,12,2,9,4,3,13,7］に変換される。
（オフセット用のビット列Gk の生成）
次に、図１１を参照して、図５の擬似乱数発生部１３４における、オフセット用のビット列Gkの生成の詳細な内容について説明する。
図１１に示すように、ビット列Gkは、k = 0の場合に、以下に示す関係を有している。ただし、kは、２シンボルごとに更新されるオフセットのインデックスを表している。
k = 0：Gk［Nr-1，Nr-2，・・・，1，0］=［1，1，・・・，1，1］
また、ビット列Gkは、0 < k < LF/2の場合には、以下に示す関係を有している。
0 < k < LF/2：Gk［Nr-2，Nr-3，・・・，1，0］= Gk-1［Nr-1，Nr-2，・・・，2，1］
すなわち、図５に示したように、FFTモードが8Kモードの場合、擬似乱数発生部１３４（の線形帰還シフトレジスタ（LFSR））では、タップシーケンスが［0,1,4,5,9,11］とされ、これらのタップが、順次XOR（排他的論理和）されて、その結果が下端の最上位ビット（MSB）にフィードバックされる。そのため、図１１に示すように、8Kモードの場合には、Gk［12］= Gk-1［0］ XOR Gk-1［1］ XOR Gk-1［4］ XOR Gk-1［5］ XOR Gk-1［9］ XOR Gk-1［11］の関係を有することになる。
また、図示はしていないが、FFTモードが16Kモードの場合には、線形帰還シフトレジスタ（LFSR）のタップシーケンスが［0,1,2,12］とされ、これらのタップが、順次XOR（排他的論理和）されて、その結果が下端の最上位ビット（MSB）にフィードバックされる。そのため、図１１に示すように、16Kモードの場合には、Gk［13］= Gk-1［0］ XOR Gk-1［1］ XOR Gk-1［2］ XOR Gk-1［12］の関係を有することになる。なお、16Kモードの場合の線形帰還シフトレジスタ（LFSR）の構成は、上述した非特許文献１の「Figure 7.27 FI address generation scheme for the 16K mode」に開示されている。
さらに、図示はしていないが、FFTモードが32Kモードの場合には、線形帰還シフトレジスタ（LFSR）のタップシーケンスが［0,1］とされ、これらのタップが、順次XOR（排他的論理和）されて、その結果が下端の最上位ビット（MSB）にフィードバックされる。そのため、図１１に示すように、32Kモードの場合には、Gk［14］= Gk-1［0］ XOR Gk-1［1］の関係を有することになる。なお、32Kモードの場合の線形帰還シフトレジスタ（LFSR）の構成は、上述した非特許文献１の「Figure 7.28 FI address generation scheme for the 32K mode」に開示されている。
＜３．周波数インターリーブのアドレス生成式＞
（修正前のアドレス生成式）
図１２は、図５のアドレス生成部１２１により生成される書き込みアドレス又は読み出しアドレスのアドレス生成式を示す図である。
図１２に示すように、図５のアドレス生成部１２１では、0 ≦ i < Mmaxにおいて、下記の式（１）によって、アドレスHl(p)が生成されることになる。
Figure 0006954840
 ・・・（１）
ただし、式（１）の右辺の［ ］内において、第１項は、ビット生成部１３３（図５）により生成される1ビットに相当し、i mod 2は、iを2で除算したときの余りを表している。また、第２項は、擬似乱数発生部１３２（図５）により生成されるアドレス用のビット列Riに相当し、第３項は、擬似乱数発生部１３４（図５）により生成されるオフセット用のビット列Gkに相当している。
また、式（１）において、左辺のlは、物理層フレームに含まれるサブフレーム内のシンボルの番号を表し、左辺のpは、シンボル内のセルの番号を表している。また、右辺のiは、アドレスのインデックスを表し、右辺のNrとMmaxは、FFTモードに応じて定められる値となる。すなわち、FFTモードが、8Kモードとなる場合には、Nr=13，Mmax=8192がそれぞれ設定される。また、FFTモードが16Kモードの場合には、Nr=14，Mmax=16384がそれぞれ設定され、FFTモードが32Kモードの場合には、Nr=15，Mmax=32768がそれぞれ設定される。
そして、図５のアドレス生成部１２１においては、アドレスチェック部１３６によって、式（１）により求められたアドレスHl(p)が、データ長（Ndata）内に収まっているかどうかがチェックされる。アドレスHl(p)が、データ長（Ndata）内に収まっている、すなわち、Hl(p) < Ndataとなる場合、当該アドレスHl(p)は、有効（valid）であると判定され、書き込みアドレス又は読み出しアドレスとして用いられる。
一方で、アドレスHl(p)が、データ長（Ndata）内に収まっていない、すなわち、Hl(p) ≧ Ndataとなる場合、当該アドレスHl(p)は、無効（invalid）であると判定される。この場合には、上記の式（１）によって、アドレスHl(p)が再生成されることになる。
（アドレス生成の具体例）
次に、図１３を参照して、図１２のアドレス生成式（式（１））により求められるアドレスの具体例を例示する。
図１３の具体例では、擬似乱数発生部１３２（図５）により生成されたアドレス用のビット列Rとして、Ri = 3000と、Ri+1 = 100が順に生成された場合に、擬似乱数発生部１３４（図５）により生成されたオフセット用のビット列Gが、Gk = 2000になると仮定したときのアドレスHl(p)の値が示されている。
Ri ：Hl(p) = 0 + Ri + Gk = 0 + 3000 + 2000 = 5000（mod 8192）
Ri+1：Hl(p) = 4096 + Ri+1 + Gk = 4096 + 100 + 2000 = 6196（mod 8192）
なお、ここでは、アドレスHl(p)を生成するための値を、10進数で表しているが、説明を分かりやすくするために、これらの値を、10進数ではなく、２進数で表せば、次のようになる。
0 → 0000000000000
3000 → 101110111000
2000 → 11111010000
5000 → 1001110001000
4096 → 1000000000000
100 → 1100100
2000 → 11111010000
6196 → 1100000110100
ただし、図１３の具体例においては、FFTモードが、8Kモードの場合を例示している。したがって、生成されるアドレスHl(p)は、13ビットとなっている。また、iは偶数（even）を表し、iが偶数の場合には、12ビットのビット列Ri の最上位ビットとして、0であるビットが追加されている。また、i+1は奇数（odd）を表し、iが奇数の場合には、12ビットのビット列Ri+1 の最上位ビットとして、1であるビットが追加されている。
また、ビット列Gk は、２シンボルごとに更新されるので、この例では、Gk = 2000で固定されているものとする。さらに、この例では、FFTモードが、8Kモードの場合には、Ndata が、Mmax/2 = 8192/2 = 4096よりも大きいことを前提としているため、Ndata = 4500であると仮定している。
このように、図１２のアドレス生成式（式（１））によって、Ri とRi+1 を用いてアドレスHl(p)を生成した場合、連続して生成された5000と6196の両方とも、Ndata = 4500を超えてしまうため、２回連続で、有効なアドレスHl(p)を生成することができずに、アドレスHl(p)の再生成を繰り返して行う必要が出てくる。
以上のように、図１２のアドレス生成式（式（１）：修正前のアドレス生成式）を適用した場合、有効なアドレスHl(p)がいつ生成されるか保障されず、ハードウェア（HW：Hardware）の実装を効率的に行うことができないため、アドレス生成部１２１により行われるアドレス生成において、より確実に有効なアドレスの生成を行うための提案が要請されていた。そこで、以下、周波数インターリーブにおいて、より確実に有効なアドレスの生成を行うことが可能なアドレス生成式（式（２）乃至式（４）：修正後のアドレス生成式）について説明する。
（修正後のアドレス生成式）
図１４は、図１２のアドレス生成式を修正した修正後のアドレス生成式の例を示す図である。
図１４に示すように、修正後のアドレス生成式では、下記の式（２）によって、アドレスHl(p)が生成されることになる。
Figure 0006954840
 ・・・（２）
ただし、式（２）の右辺において、［ ］内の第１項は、ビット生成部１３３により生成される１ビットに相当し、i mod 2は、iを2で除算したときの余りを表している。また、［ ］内の第２項は、擬似乱数発生部１３２により生成されるビット列Riに相当し、［ ］外の第３項は、擬似乱数発生部１３４により生成されるビット列Gkに相当している。
また、式（２）において、左辺のlは、物理層フレームに含まれるサブフレーム内のシンボルの番号を表し、左辺のpは、シンボル内のセルの番号を表している。また、右辺のiは、アドレスのインデックスを表し、右辺のNrは、FFTモードに応じて定められる値となる。すなわち、FFTモードが、8Kモードとなる場合には、Nr=13が設定される。また、FFTモードが16Kモードの場合には、Nr=14が設定され、FFTモードが32Kモードの場合には、Nr=15が設定される。
ここで、この修正後のアドレス生成式（式（２））を、上述した修正前のアドレス生成式（式（１））と比較すれば、右辺の第１項と第２項とを加算する点は一致するが、右辺の第３項の取り扱いが異なっている。すなわち、上述した式（１）では、第３項をオフセットとして加算していたが、式（２）においては、第３項により、排他的論理和（XOR）を求めている。
（アドレス生成の具体例）
次に、図１５を参照して、図１４のアドレス生成式（式（２））により求められるアドレスの具体例を例示する。
図１５の具体例では、図１３の具体例と同様に、擬似乱数発生部１３２により生成されたビット列Rとして、Ri = 3000と、Ri+1 = 100が順に生成された場合に、擬似乱数発生部１３４により生成されたビット列Gが、Gk = 2000になると仮定したときのアドレスHl(p)の値が示されている。
Ri ：Hl(p) = (0 + Ri) XOR Gk = (0 + 3000) XOR 2000 = 3000 XOR 2000 = 3176
Ri+1：Hl(p) = (4096 + Ri+1) XOR Gk = (4096 + 100) XOR 2000 = 4196 XOR 2000 = 6068
なお、ここでは、アドレスHl(p)を生成するための値を、10進数で表しているが、説明を分かりやすくするために、これらの値を、10進数ではなく、２進数で表せば、次のようになる。
0 → 0000000000000
3000 → 101110111000
2000 → 11111010000
3176 → 110001101000
4096 → 1000000000000
100 → 1100100
4196 → 1000001100100
2000 → 11111010000
6068 → 1011110110100
ただし、図１５の具体例の仮定の条件は、図１３の具体例と同様であり、この例においても、Ndata = 4500であると仮定されている。ここでは、例えば、FFTモードが、8Kモードの場合には、Ndata が、Mmax/2 = 8192/2 = 4096よりも大きいことを前提としているため、Ndata = 4500としている。
このように、図１４のアドレス生成式（式（２））によって、Ri とRi+1 を用いてアドレスHl(p)を生成した場合、連続して生成された3176と6068のうち、一方の6068が、4500（= Ndata）よりも大きくなるが、他方の3176が、4500（= Ndata）よりも小さくなっている。この場合、3176を有効なアドレスHl(p)とすることができる。
すなわち、図１４のアドレス生成式（式（２）：修正後のアドレス生成式）を適用した場合、少なくとも２回に１回は、有効なアドレスHl(p)が生成されるため、有効なアドレスHl(p)が生成された場合には、それを用いることができるし、仮に、有効なアドレスHl(p)が生成されずに、アドレスHl(p)の再生成を行った場合でも、次に生成されるアドレスHl(p)は、必ず有効なアドレスHl(p)となる。そのため、有効なアドレスHl(p)が２回に１回は生成されることが保障され、より確実に有効なアドレスの生成を行うことができる。
その理由であるが、図１４のアドレス生成式（式（２））では、右辺の第１項と第２項とを加算した後に、第３項によって排他的論理和（XOR）を求めているため、0と1でトグルしている最上位ビットに対する排他的論理和（XOR）を求めれば、最上位ビットの演算値は、２回に１回は必ず0となるので、ビットが0となるときには、必ず、アドレスHl(p)がNdataよりも小さくなることが保障されるためである。
ここで、DVB-T2(Digital Video Broadcasting - Second Generation Terrestrial)において、周波数インターリーバのアドレス生成では、上述した式（１）のような、右辺の第３項をオフセットとして加算することは行わずに、右辺の第１項と第２項とを加算することで、アドレス生成を行っていた。この場合において、１シンボル内のOFDMセル（セル）のサイズが、Mmax/2以上との制限もあったため、最上位ビットとして加算される１ビットが、0と1でトグルすることで、２回に１回は、必ず最上位ビットが0となる。そのため、トグルのビットが0となるときには、アドレスHl(p)の値が、Ndataよりも小さくなり、有効なアドレスHl(p)が２回に１回は生成されることが保障されていた。
そして、周波数インターリーバ１１１のアドレス生成部１２１においては、図１４のアドレス生成式（式（２））を適用することで、DVB-T2と同様に、２回に１回は、必ず、有効なアドレスHl(p)が生成されることを保障することが可能となる。例えば、有効なアドレスHl(p)が２回に１回は生成されることが保障されていないと、10回連続で有効なアドレスを生成することができないことなども想定され、ハードウェア（HW）の実装が難しくなる。それに対して、有効なアドレスHl(p)が２回に１回は生成されることが保障されていれば、例えばアドレス生成部１２１を２つ持つことで、一方のアドレス生成部１２１では必ず、有効なアドレスHl(p)を生成することが可能となるので、そのような実装も可能となる。
（アドレス生成部の構成）
図１６は、修正後のアドレス生成式（式（２））に対応したアドレス生成部１２１の構成例を示す図である。ただし、図１６のアドレス生成部１２１においても、FFTモードとして8Kモードを実装する場合の構成を例示している。
図１６のアドレス生成部１２１は、図５のアドレス生成部１２１と比べて、オフセット演算部１３５の代わりに、排他的論理和演算部１４１が設けられている。ただし、図１６のアドレス生成部１２１において、図５のアドレス生成部１２１と対応する箇所には、同一の符号が付してあり、その説明は適宜省略するものとする。
擬似乱数発生部１３２は、制御部１３１からの制御に従い、12ビットのビット列からなる、ある周期を持った擬似ランダムビット系列（PRBS）を生成して出力する。
具体的には、擬似乱数発生部１３２は、12ビットの線形帰還シフトレジスタ（LFSR）を含んでいる。この線形帰還シフトレジスタ（LFSR）では、タップシーケンスが［0,1,4,6］とされ、これらのタップが、順次XOR（排他的論理和）されて、その結果が左端の最上位ビット（MSB）にフィードバックされることになる。これにより、12ビットのビット列R'が、12ビットのビット列Rに変換される。
ビット生成部１３３は、制御部１３１からの制御に従い、0であるビットと、1であるビットを交互に生成することで、出力される１ビットを、0と1でトグル（toggle）させる。この１ビットが、擬似乱数発生部１３２から出力される12ビットのアドレス用のビット列Rに対して、最上位ビット（MSB）として追加され、アドレス用のビット列は、13ビットのビット列Rとされる。
擬似乱数発生部１３４は、13ビットのビット列からなる、ある周期を持った擬似ランダムビット系列（PRBS）を生成して出力する。
具体的には、擬似乱数発生部１３４は、13ビットの線形帰還シフトレジスタ（LFSR）を含んでいる。この線形帰還シフトレジスタ（LFSR）では、タップシーケンスが［0,1,4,5,9,11］とされ、これらのタップが、順次XOR（排他的論理和）されて、その結果が下端の最上位ビット（MSB）にフィードバックされることになる。これにより、13ビットのビット列Gが出力される。ただし、このビット列Gは、２シンボルごとに更新されることになる。
排他的論理和演算部１４１には、擬似乱数発生部１３２からの12ビットのビット列Rに、1ビットの最上位ビットが追加された13ビットのビット列Rと、擬似乱数発生部１３４からの13ビットのビット列Gが入力される。排他的論理和演算部１４１は、13ビットのビット列Rと、13ビットのビット列Gとの排他的論理和（XOR）を求めて、それにより得られる13ビットのビット列を、アドレス用のビット列として出力する。
アドレスチェック部１３６は、排他的論理和演算部１４１から出力される13ビットのアドレス用のビット列が、データ長内に収まっているかどうかをチェックする。アドレスチェック部１３６によって、有効であると判定されたアドレスH(p)は、書き込みアドレス又は読み出しアドレスとして、インターリーバメモリ１２２に供給される。一方で、アドレス用のビット列が無効であると判定された場合、アドレス用のビット列が再生成されることになる。
修正後のアドレス生成式（式（２））に対応したアドレス生成部１２１は、以上のように構成される。
（その他の修正後のアドレス生成式）
上述した図１４のアドレス生成式（式（２））は、修正後のアドレス生成式の一例であって、２回に１回は必ず、有効なアドレスHl(p)が生成されることを保障可能なアドレス生成式であれば、他のアドレス生成式を採用してもよい。図１７は、その他の修正後のアドレス生成式の例を示す図である。
図１７のＡに示すように、修正後のアドレス生成式として、下記の式（３）によって、アドレスHl(p)が生成されるようにしてもよい。
Figure 0006954840
 ・・・（３）
ただし、式（３）の右辺において、第１項は、ビット生成部１３３により生成される1ビットに相当し、i mod 2は、iを2で除算したときの余りを表している。また、右辺の第２項は、擬似乱数発生部１３２により生成されるビット列Riに相当し、第３項は、擬似乱数発生部１３４により生成されるビット列Gkに相当している。
また、式（３）において、左辺のlは、物理層フレームに含まれるサブフレーム内のシンボルの番号を表し、左辺のpは、シンボル内のセルの番号を表している。また、右辺のiは、アドレスのインデックスを表し、右辺のNrとMmaxは、FFTモードに応じて定められる値となる。すなわち、FFTモードが、8Kモードとなる場合には、Nr=13，Mmax=8192がそれぞれ設定される。また、FFTモードが16Kモードの場合には、Nr=14，Mmax=16384がそれぞれ設定され、FFTモードが32Kモードの場合には、Nr=15，Mmax=32768がそれぞれ設定される。
ここで、この修正後のアドレス生成式（式（３））を、上述した修正前のアドレス生成式（式（１））と比較すれば、右辺の第３項で、ビット列Gkのビット数が、Nr-1ビットからNr-2ビットに、1ビット削減され、ビット列Riのビット数と同一のビット数となっている点が異なっている。そして、同一のビット数となるビット列Riと、ビット列Gkとを加算してから、その最上位ビット（MSB）に、0又は1であるビットが追加されることになる。
例えば、FFTモードが、8Kモードの場合、擬似乱数発生部１３２（の線形帰還シフトレジスタ（LFSR））では、12ビットのビット列Riが生成される一方で、擬似乱数発生部１３４（の線形帰還シフトレジスタ（LFSR））でも、12ビットのビット列Gkが生成される。そして、12ビットのビット列Riと、12ビットのビット列Gkとを加算して得られるビット列の最上位ビット（MSB）に、ビット生成部１３３からの0又は1であるビットが追加され、それにより得られる13ビットのビット列が、アドレスHl(p)とされる。
また、例えば、FFTモードが、16Kモードである場合、13ビットのビット列Riと、13ビットのビット列Gkが生成され、それらのビット列を加算して得られるビット列の最上位ビット（MSB）に、0又は1であるビットが追加され、それにより得られる14ビットのビット列が、アドレスHl(p)とされる。さらに、例えば、FFTモードが、32Kモードである場合、14ビットのビット列Riと、14ビットのビット列Gkが生成され、それらのビット列を加算して得られるビット列の最上位ビット（MSB）に、0又は1であるビットが追加され、それにより得られる15ビットのビット列が、アドレスHl(p)とされる。
このように、図１７のＡのアドレス生成式（式（３））を適用した場合、右辺の第２項と第３項とを加算した後に、その最上位ビット（MSB）として、0又は1であるビットが追加されているため、最上位ビットが、0と1でトグルして、２回に１回は必ず0となる。そのため、アドレス生成部１２１において、有効なアドレスHl(p)が２回に１回は生成されることが保障され、より確実に有効なアドレスの生成を行うことができる。
また、図１７のＢに示すように、修正後のアドレス生成式として、下記の式（４）によって、アドレスHl(p)が生成されるようにしてもよい。
Figure 0006954840
 ・・・（４）
ただし、式（４）の右辺において、第１項は、ビット生成部１３３により生成される１ビットに相当し、i mod 2は、iを2で除算したときの余りを表している。また、第２項は、擬似乱数発生部１３２により生成されるビット列Riに相当し、第３項は、擬似乱数発生部１３４により生成されるビット列Gkに相当している。
また、式（４）において、左辺のlは、物理層フレームに含まれるサブフレーム内のシンボルの番号を表し、左辺のpは、シンボル内のセルの番号を表している。また、右辺のiは、アドレスのインデックスを表し、右辺のNrは、FFTモードに応じて定められる値となる。すなわち、FFTモードが、8Kモードとなる場合には、Nr=13が設定される。また、FFTモードが16Kモードの場合には、Nr=14が設定され、FFTモードが32Kモードの場合には、Nr=15が設定される。
ここで、この修正後のアドレス生成式（式（４））を、上述した修正後のアドレス生成式（式（３））と比較すれば、同一のビット数となるビット列Riと、ビット列Gkとを加算するのではなく、同一のビット数となるビット列Riと、ビット列Gkとの排他的論理和（XOR）を求めている点が異なっている。また、修正後のアドレス生成式（式（４））において、この排他的論理和（XOR）により求められるビット列の最上位ビット（MSB）に、0又は1であるビットを追加する点は、上述した修正後のアドレス生成式（式（３））と同様である。
例えば、FFTモードが、8Kモードの場合、擬似乱数発生部１３２（の線形帰還シフトレジスタ（LFSR））では、12ビットのビット列Riが生成される一方で、擬似乱数発生部１３４（の線形帰還シフトレジスタ（LFSR））でも、12ビットのビット列Gkが生成される。そして、12ビットのビット列Riと、12ビットのビット列Gkとの排他的論理和（XOR）を求めることで得られるビット列の最上位ビット（MSB）に、ビット生成部１３３からの0又は1であるビットが追加され、それにより得られる13ビットのビット列が、アドレスHl(p)とされる。
また、例えば、FFTモードが、16Kモードである場合、13ビットのビット列Riと、13ビットのビット列Gkが生成され、それらのビット列の排他的論理和（XOR）により得られるビット列の最上位ビット（MSB）に、0又は1であるビットが追加され、それにより得られる14ビットのビット列が、アドレスHl(p)とされる。さらに、例えば、FFTモードが、32Kモードである場合、14ビットのビット列Riと、14ビットのビット列Gkが生成され、それらのビット列の排他的論理和（XOR）により得られるビット列の最上位ビット（MSB）に、0又は1であるビットが追加され、それにより得られる15ビットのビット列が、アドレスHl(p)とされる。
このように、図１７のＢのアドレス生成式（式（４））を適用した場合、右辺の第２項と第３項との排他的論理和（XOR）を求めた後に、その最上位ビット（MSB）として、0又は1であるビットが追加されているため、最上位ビットが、0と1でトグルして、２回に１回は必ず0となる。そのため、アドレス生成部１２１において、有効なアドレスHl(p)が、２回に１回は生成されることが保障され、より確実に有効なアドレスの生成を行うことができる。
なお、上述した式（２）乃至式（４）は、修正後のアドレス生成式の一例であって、有効なアドレスHl(p)が２回に１回は生成されることを保障可能なアドレス生成式であれば、他のアドレス生成式を用いるようにしてもよい。また、上述した修正後のアドレス生成式としては、少なくとも２回に１回は有効なアドレスHl(p)が生成されるようにした場合を例にして説明したが、例えば、３回に１回や、４回に１回などのある決まった回数で、有効なアドレスHl(p)が生成されるようにすれば、有効なアドレスHl(p)がいつ生成されるかが保障されるため、例えば、３回に１回や、４回に１回などのある決まった回数で、有効なアドレスHl(p)が生成されるような修正後のアドレス生成式を用いるようにしてもよい。すなわち、修正後のアドレス生成式では、少なくともn回（nは、整数）に１回の割合で、有効なアドレスHl(p)が生成されればよいが、nの値が少ないほど、より好ましいといえる。
＜４．周波数デインターリーブの概要＞
上述した説明では、送信側の送信装置１０の周波数インターリーバ１１１により行われる周波数インターリーブについて説明したが、受信側の受信装置２０の周波数デインターリーバにより行われる周波数デインターリーブにおいても、同様にアドレス生成が行われる。
（周波数デインターリーバの構成）
図１８は、図１の受信装置２０（の処理部２０２）に含まれる周波数デインターリーバ２１１の構成例を示す図である。
図１８において、周波数デインターリーバ２１１は、アドレス生成部２２１及びデインターリーバメモリ２２２から構成される。
アドレス生成部２２１は、前段の回路から入力される書き込みデータAm,lをデインターリーバメモリ２２２に書き込むための書き込みアドレスを生成し、デインターリーバメモリ２２２に供給する。これにより、デインターリーバメモリ２２２では、アドレス生成部２２１からの書き込みアドレスに従い、書き込みデータAm,lが書き込まれる。
また、アドレス生成部２２１は、デインターリーバメモリ２２２に書き込まれたデータを、読み出しデータXm,lとして読み出すための読み出しアドレスを生成し、デインターリーバメモリ２２２に供給する。これにより、デインターリーバメモリ２２２では、アドレス生成部２２１からの読み出しアドレスに従い、読み出しデータXm,lが読み出され、後段の回路に出力される。
このように、周波数デインターリーバ２１１においては、アドレス生成部２２１が、対象のデータを、デインターリーバメモリ２２２に書き込むときの書き込みアドレスと、デインターリーバメモリ２２２から読み出すときの読み出しアドレスとが異なるようにアドレス生成を行うことで、周波数方向のデインターリーブが行われる。
ここでは、例えば、対象のデータについて、周波数インターリーバ１１１の周波数インターリーブ時に、アドレス生成部１２１により生成された読み出しアドレスと、アドレス生成部２２１により生成される書き込みアドレスが一致し、かつ、アドレス生成部１２１により生成された書き込みアドレスと、アドレス生成部２２１により生成される読み出しアドレスが一致するように、アドレス生成が行われる。
また、周波数デインターリーバ２１１のアドレス生成部２２１は、周波数インターリーバ１１１のアドレス生成部１２１と同様の構成を有し、例えば、上述した図１６の構成と同様の構成を採用することができる。すなわち、アドレス生成部２２１は、上述した式（２）の修正後のアドレス生成式によって、書き込みアドレスと読み出しアドレスを生成することができる。ただし、式（２）は、修正後のアドレス生成式の一例であって、アドレス生成部２２１は、例えば、上述した式（３）又は式（４）などを用いて、アドレスを生成するようにしてもよい。
＜５．送信側と受信側の処理の流れ＞
次に、図１９及び図２０のフローチャートを参照して、図１の伝送システム１において、送信側の送信装置１０と、受信側の受信装置２０で実行される処理の流れについて説明する。
（送信側データ処理）
まず、図１９のフローチャートを参照して、図１の送信装置１０で実行される送信側データ処理の流れを説明する。
ステップＳ１０１において、処理部１０１は、入力される伝送データを処理する。
ここでは、例えば、伝送データが伝送パケットにカプセル化され、BCH符号化やLDPC符号化等の誤り訂正符号化処理が行われた後に、ビットインターリーブが行われる。また、所定の変調方式に応じた直交変調が行われ、それにより得られるデータに対して、時間方向や周波数方向のインターリーブが行われる。
ここで、周波数インターリーブは、周波数インターリーバ１１１（図２や図４）によって行われる。この周波数インターリーバ１１１においては、アドレス生成部１２１により生成される書き込みアドレスに従い、書き込みデータをインターリーバメモリ１２２に書き込むとともに、アドレス生成部１２１により生成される読み出しアドレスに従い、インターリーバメモリ１２２から読み出しデータを読み出すことで、周波数方向のインターリーブが行われる。ただし、アドレス生成部１２１は、例えば、上述した式（２）乃至式（４）などの修正後のアドレス生成式に応じてアドレス生成を行う。
ステップＳ１０２において、送信部１０２は、ステップＳ１０１で処理された伝送データを送信する。
ここでは、例えば、IFFTのほか、パイロットのシンボルやプリアンブル、ガードインターバルに関する処理などが行われ、フレームに対応するOFDM信号が生成され、伝送路３０を介して送信される。
以上、送信側データ処理の流れについて説明した。この送信側データ処理では、周波数インターリーブを行うに際して、周波数インターリーバ１１１のアドレス生成部１２１が、上述した式（２）乃至式（４）などの修正後のアドレス生成式に応じてアドレス生成を行うため、アドレス生成時に、少なくとも２回に１回は、有効なアドレスを生成することが保障されることになり、結果として、周波数インターリーブにおいて、より確実に有効なアドレスの生成を行うことが可能となる。
（受信側データ処理）
次に、図２０のフローチャートを参照して、図１の受信装置２０で実行される受信側データ処理の流れを説明する。
ステップＳ２０１において、受信部２０１は、送信装置１０から伝送路３０を介して送信されてくる伝送データを受信する。
ここでは、例えば、FFTのほか、パイロットのシンボルやプリアンブル、ガードインターバルに関する処理などが行われ、伝送路３０を介して送信されてくるOFDM信号から、データが抽出される。
ステップＳ２０２において、処理部２０２は、ステップＳ２０１で受信された伝送データを処理する。
ここでは、例えば、ステップＳ２０１で受信されたデータに対して、周波数方向や時間方向のデインターリーブが行われる。また、所定の復調方式に応じた直交復調が行われ、それにより得られるデータに対して、ビットデインターリーブが行われた後に、LDPC復号やBCH復号等の誤り訂正復号処理が行われる。そして、伝送パケットに格納された伝送データが抽出され、後段の復号部等に出力される。
ここで、周波数デインターリーブは、周波数デインターリーバ２１１（図１８）によって行われる。この周波数デインターリーバ２１１においては、アドレス生成部２２１により生成される書き込みアドレスに従い、書き込みデータをデインターリーバメモリ２２２に書き込むとともに、アドレス生成部２２１により生成される読み出しアドレスに従い、デインターリーバメモリ２２２から読み出しデータを読み出すことで、周波数方向のデインターリーブが行われる。ただし、アドレス生成部２２１は、例えば、上述した式（２）乃至式（４）などの修正後のアドレス生成式に応じてアドレス生成を行う。
以上、受信側データ処理の流れについて説明した。この受信側データ処理では、周波数デインターリーブを行うに際して、周波数デインターリーバ２１１のアドレス生成部２２１が、上述した式（２）乃至式（４）などの修正後のアドレス生成式に応じてアドレス生成を行うため、アドレス生成時に、少なくとも２回に１回は、有効なアドレスを生成することが保障されることになり、結果として、周波数デインターリーブにおいて、より確実に有効なアドレスの生成を行うことが可能となる。
＜６．変形例＞
上述した説明としては、デジタル放送の規格として、米国等で採用されている方式であるATSC（特に、ATSC3.0）を説明したが、本技術は、日本等が採用する方式であるISDB(Integrated Services Digital Broadcasting)や、欧州の各国等が採用する方式であるDVB(Digital Video Broadcasting)などに適用するようにしてもよい。また、上述した説明では、IP伝送方式が採用されるATSC3.0を例にして説明したが、IP伝送方式に限らず、例えば、MPEG2-TS(Transport Stream)方式等の他の方式に適用するようにしてもよい。
また、デジタル放送としては、地上波放送のほか、放送衛星（BS)や通信衛星（CS）等を利用した衛星放送や、ケーブルテレビ（CATV）等の有線放送などに適用することができる。
さらに、本技術は、伝送路として、放送網以外の伝送路、すなわち、例えば、インターネットや電話網等の通信回線（通信網）などを利用することを想定して規定されている所定の規格（デジタル放送の規格以外の規格）などにも適用することができる。その場合には、伝送システム１（図１）の伝送路３０として、インターネットや電話網などの通信回線が利用され、送信装置１０は、インターネット上に設けられたサーバとすることができる。そして、受信装置２０が通信機能を有するようにすることで、送信装置１０（サーバ）は、受信装置２０からの要求に応じて、処理を行うことになる。一方で、受信装置２０は、送信装置１０（サーバ）から伝送路３０（通信回線）を介して送信されてくるデータを処理することになる。
また、上述した説明では、周波数インターリーブについて説明したが、周波数インターリーブは、本技術を適用したインターリーブの一例であり、インターリーブ時にアドレス生成を行う他のインターリーブにおいて、アドレス生成時に、上述した修正後のアドレス生成式（例えば、式（２）乃至式（４））に応じてアドレス生成が行われるようにしてもよい。同様に、周波数デインターリーブは、本技術を適用したデインターリーブの一例であり、本技術は、他のデインターリーブに適用することもできる。
＜７．コンピュータの構成＞
上述した一連の処理は、ハードウェアにより実行することもできるし、ソフトウェアにより実行することもできる。一連の処理をソフトウェアにより実行する場合には、そのソフトウェアを構成するプログラムが、コンピュータにインストールされる。図２１は、上述した一連の処理をプログラムにより実行するコンピュータのハードウェアの構成例を示す図である。
コンピュータ１０００において、CPU(Central Processing Unit)１００１，ROM(Read Only Memory)１００２，RAM(Random Access Memory)１００３は、バス１００４により相互に接続されている。バス１００４には、さらに、入出力インターフェース１００５が接続されている。入出力インターフェース１００５には、入力部１００６、出力部１００７、記録部１００８、通信部１００９、及び、ドライブ１０１０が接続されている。
入力部１００６は、キーボード、マウス、マイクロフォンなどよりなる。出力部１００７は、ディスプレイ、スピーカなどよりなる。記録部１００８は、ハードディスクや不揮発性のメモリなどよりなる。通信部１００９は、ネットワークインターフェースなどよりなる。ドライブ１０１０は、磁気ディスク、光ディスク、光磁気ディスク、又は半導体メモリなどのリムーバブルメディア１０１１を駆動する。
以上のように構成されるコンピュータ１０００では、CPU１００１が、ROM１００２や記録部１００８に記録されているプログラムを、入出力インターフェース１００５及びバス１００４を介して、RAM１００３にロードして実行することにより、上述した一連の処理が行われる。
コンピュータ１０００（CPU１００１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア１０１１に記録して提供することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線又は無線の伝送媒体を介して提供することができる。
コンピュータ１０００では、プログラムは、リムーバブルメディア１０１１をドライブ１０１０に装着することにより、入出力インターフェース１００５を介して、記録部１００８にインストールすることができる。また、プログラムは、有線又は無線の伝送媒体を介して、通信部１００９で受信し、記録部１００８にインストールすることができる。その他、プログラムは、ROM１００２や記録部１００８に、あらかじめインストールしておくことができる。
ここで、本明細書において、コンピュータがプログラムに従って行う処理は、必ずしもフローチャートとして記載された順序に沿って時系列に行われる必要はない。すなわち、コンピュータがプログラムに従って行う処理は、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含む。また、プログラムは、１のコンピュータ（プロセッサ）により処理されるものであってもよいし、複数のコンピュータによって分散処理されるものであってもよい。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、本技術は、以下のような構成をとることができる。
（１）
データの書き込みと読み出しを行うインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記インターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記インターリーバメモリから前記データを読み出すことで、周波数インターリーブを行う周波数インターリーバを備え、
前記アドレス生成部は、
ランダムなビット列である第１のビット列を生成する第１の擬似乱数発生部と、
ランダムなビット列である第２のビット列を生成する第２の擬似乱数発生部と、
ランダムなビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
を有し、
前記第１のビット列と、前記第２のビット列と、前記追加ビットとを演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、当該ランダムなビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
データ処理装置。
（２）
前記第１のビット列をRi，前記第２のビット列をGkで表し、アドレスのインデックスをi，FFTモードに応じて定められる値をNr，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、アドレスHl(p)は、
Figure 0006954840
 により求められる
（ただし、i mod 2は、iを2で除算したときの余りを表し、Nrには、FFTモードに応じて、8Kモードの場合に13，16Kモードの場合に14，32Kモードの場合に15がそれぞれ設定される）
（１）に記載のデータ処理装置。
（３）
前記第１のビット列をRi，前記第２のビット列をGkで表し、アドレスのインデックスをi，FFTモードに応じて定められる値をNrとMmax，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、アドレスHl(p)は、
Figure 0006954840
 により求められる
（ただし、i mod 2は、iを2で除算したときの余りを表し、NrとMmaxには、FFTモードに応じて、8Kモードの場合に13と8192，16Kモードの場合に14と16384，32Kモードの場合に15と32768がそれぞれ設定される）
（１）に記載のデータ処理装置。
（４）
前記第１のビット列をRi，前記第２のビット列をGkで表し、アドレスのインデックスをi，FFTモードに応じて定められる値をNr，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、アドレスHl(p)は、
Figure 0006954840
 により求められる
（ただし、i mod 2は、iを2で除算したときの余りを表し、Nrには、FFTモードに応じて、8Kモードの場合に13，16Kモードの場合に14，32Kモードの場合に15がそれぞれ設定される）
（１）に記載のデータ処理装置。
（５）
データの書き込みと読み出しを行うインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記インターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記インターリーバメモリから前記データを読み出すことで、周波数インターリーブを行う周波数インターリーバを備え、
前記アドレス生成部は、
ランダムなビット列である第１のビット列を生成する第１の擬似乱数発生部と、
ランダムなビット列である第２のビット列を生成する第２の擬似乱数発生部と、
ランダムなビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
を有する
データ処理装置のデータ処理方法において、
前記アドレス生成部が、前記第１のビット列と、前記第２のビット列と、前記追加ビットとを演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、当該ランダムなビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
ステップを含むデータ処理方法。
（６）
データの書き込みと読み出しを行うデインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記デインターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記デインターリーバメモリから前記データを読み出すことで、周波数デインターリーブを行う周波数デインターリーバを備え、
前記アドレス生成部は、
ランダムなビット列である第１のビット列を生成する第１の擬似乱数発生部と、
ランダムなビット列である第２のビット列を生成する第２の擬似乱数発生部と、
ランダムなビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
を有し、
前記第１のビット列と、前記第２のビット列と、前記追加ビットとを演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、当該ランダムなビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
データ処理装置。
（７）
前記第１のビット列をRi，前記第２のビット列をGkで表し、アドレスのインデックスをi，FFTモードに応じて定められる値をNr，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、アドレスHl(p)は、
Figure 0006954840
 により求められる
（ただし、i mod 2は、iを2で除算したときの余りを表し、Nrには、FFTモードに応じて、8Kモードの場合に13，16Kモードの場合に14，32Kモードの場合に15がそれぞれ設定される）
（６）に記載のデータ処理装置。
（８）
前記第１のビット列をRi，前記第２のビット列をGkで表し、アドレスのインデックスをi，FFTモードに応じて定められる値をNrとMmax，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、アドレスHl(p)は、
Figure 0006954840
 により求められる
（ただし、i mod 2は、iを2で除算したときの余りを表し、NrとMmaxには、FFTモードに応じて、8Kモードの場合に13と8192，16Kモードの場合に14と16384，32Kモードの場合に15と32768がそれぞれ設定される）
（６）に記載のデータ処理装置。
（９）
前記第１のビット列をRi，前記第２のビット列をGkで表し、アドレスのインデックスをi，FFTモードに応じて定められる値をNr，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、アドレスHl(p)は、
Figure 0006954840
 により求められる
（ただし、i mod 2は、iを2で除算したときの余りを表し、Nrには、FFTモードに応じて、8Kモードの場合に13，16Kモードの場合に14，32Kモードの場合に15がそれぞれ設定される）
（６）に記載のデータ処理装置。
（１０）
データの書き込みと読み出しを行うデインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記デインターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記デインターリーバメモリから前記データを読み出すことで、周波数デインターリーブを行う周波数デインターリーバを備え、
前記アドレス生成部は、
ランダムなビット列である第１のビット列を生成する第１の擬似乱数発生部と、
ランダムなビット列である第２のビット列を生成する第２の擬似乱数発生部と、
ランダムなビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
を有する
データ処理装置のデータ処理方法において、
前記アドレス生成部が、前記第１のビット列と、前記第２のビット列と、前記追加ビットとを演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、当該ランダムなビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
ステップを含むデータ処理方法。
１ 伝送システム， １０ 送信装置， ２０ 受信装置， ３０ 伝送路， １０１ 処理部， １０２ 送信部， １１１ 周波数インターリーバ， １２１ アドレス生成部， １２２ インターリーバメモリ， １３１ 制御部， １３２ 擬似乱数発生部， １３３ ビット生成部， １３４ 擬似乱数発生部， １３５ オフセット演算部， １３６ アドレスチェック部， １４１ 排他的論理和演算部， ２０１ 受信部， ２０２ 処理部， ２１１ 周波数デインターリーバ， ２２１ アドレス生成部， ２２２ デインターリーバメモリ， １０００ コンピュータ， １００１ CPU

Claims (12)

  1. データの書き込みと読み出しを行うインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記インターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記インターリーバメモリから前記データを読み出すことで、周波数インターリーブを行う周波数インターリーバを備え、
    前記アドレス生成部は、
    ランダムなビット列である第１のビット列を生成する第１の擬似乱数発生部と、
    ランダムなビット列である第２のビット列を生成する第２の擬似乱数発生部と、
    前記第１のビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
    を有し、
    前記追加ビットが最上位ビットに追加された前記第１のビット列と、前記第２のビット列との排他的論理和（XOR）を演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、前記追加ビットが追加された前記第１のビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
    データ処理装置。
  2. 前記第１のビット列をRi，前記第２のビット列をGkで表し、アドレスのインデックスをi，FFTモードに応じて定められる値をNr，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、前記書き込みアドレス又は前記読み出しアドレスとしてのアドレスHl(p)は、
    Figure 0006954840
     により求められる
    （ただし、i mod 2は、iを2で除算したときの余りを表し、Nrには、FFTモードに応じて、8Kモードの場合に13，16Kモードの場合に14，32Kモードの場合に15がそれぞれ設定される）
    請求項１に記載のデータ処理装置。
  3. 前記第１のビット列をRi，前記第２のビット列をGkで表し、アドレスのインデックスをi，FFTモードに応じて定められる値をNr，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、前記書き込みアドレス又は前記読み出しアドレスとしてのアドレスHl(p)は、
    Figure 0006954840
     により求められる
    （ただし、i mod 2は、iを2で除算したときの余りを表し、Nrには、FFTモードに応じて、8Kモードの場合に13，16Kモードの場合に14，32Kモードの場合に15がそれぞれ設定される）
    請求項１に記載のデータ処理装置。
  4. データの書き込みと読み出しを行うインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記インターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記インターリーバメモリから前記データを読み出すことで、周波数インターリーブを行う
    周波数インターリーバを備え、
    前記アドレス生成部は、
    ランダムなビット列である第１のビット列を生成する第１の擬似乱数発生部と、
    ランダムなビット列である第２のビット列を生成する第２の擬似乱数発生部と、
    前記第１のビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
    を有する
    データ処理装置のデータ処理方法において、
    前記アドレス生成部が、前記追加ビットが最上位ビットに追加された前記第１のビット列と、前記第２のビット列との排他的論理和（XOR）を演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、前記追加ビットが追加された前記第１のビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
    ステップを含むデータ処理方法。
  5. 前記第１のビット列をR i ，前記第２のビット列をG k で表し、アドレスのインデックスをi，FFTモードに応じて定められる値をN r ，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、前記書き込みアドレス又は前記読み出しアドレスとしてのアドレスH l (p)は、
    Figure 0006954840
     により求められる
    （ただし、i mod 2は、iを2で除算したときの余りを表し、N r には、FFTモードに応じて、8Kモードの場合に13，16Kモードの場合に14，32Kモードの場合に15がそれぞれ設定される）
    請求項４に記載のデータ処理方法。
  6. 前記第１のビット列をR i ，前記第２のビット列をG k で表し、アドレスのインデックスをi，FFTモードに応じて定められる値をN r ，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、前記書き込みアドレス又は前記読み出しアドレスとしてのアドレスH l (p)は、
    Figure 0006954840
     により求められる
    （ただし、i mod 2は、iを2で除算したときの余りを表し、N r には、FFTモードに応じて、8Kモードの場合に13，16Kモードの場合に14，32Kモードの場合に15がそれぞれ設定される）
    請求項４に記載のデータ処理方法。
  7. データの書き込みと読み出しを行うデインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記デインターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記デインターリーバメモリから前記データを読み出すことで、周波数デインターリーブを行う周波数デインターリーバを備え、
    前記アドレス生成部は、
    ランダムなビット列である第１のビット列を生成する第１の擬似乱数発生部と、
    ランダムなビット列である第２のビット列を生成する第２の擬似乱数発生部と、
    前記第１のビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
    を有し、
    前記追加ビットが最上位ビットに追加された前記第１のビット列と、前記第２のビット列との排他的論理和（XOR）を演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、前記追加ビットが追加された前記第１のビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
    データ処理装置。
  8. 前記第１のビット列をRi，前記第２のビット列をGkで表し、アドレスのインデックスをi，FFTモードに応じて定められる値をNr，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、前記書き込みアドレス又は前記読み出しアドレスとしてのアドレスHl(p)は、
    Figure 0006954840
     により求められる
    （ただし、i mod 2は、iを2で除算したときの余りを表し、Nrには、FFTモードに応じて、8Kモードの場合に13，16Kモードの場合に14，32Kモードの場合に15がそれぞれ設定される）
    請求項７に記載のデータ処理装置。
  9. 前記第１のビット列をRi，前記第２のビット列をGkで表し、アドレスのインデックスをi，FFTモードに応じて定められる値をNr，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、前記書き込みアドレス又は前記読み出しアドレスとしてのアドレスHl(p)は、
    Figure 0006954840
     により求められる
    （ただし、i mod 2は、iを2で除算したときの余りを表し、Nrには、FFTモードに応じて、8Kモードの場合に13，16Kモードの場合に14，32Kモードの場合に15がそれぞれ設定される）
    請求項７に記載のデータ処理装置。
  10. データの書き込みと読み出しを行うデインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記デインターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記デインターリーバメモリから前記データを読み出すことで、周波数デインターリーブを行う周波数デインターリーバを備え、
    前記アドレス生成部は、
    ランダムなビット列である第１のビット列を生成する第１の擬似乱数発生部と、
    ランダムなビット列である第２のビット列を生成する第２の擬似乱数発生部と、
    前記第１のビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
    を有する
    データ処理装置のデータ処理方法において、
    前記アドレス生成部が、前記追加ビットが最上位ビットに追加された前記第１のビット列と、前記第２のビット列との排他的論理和（XOR）を演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、前記追加ビットが追加された前記第１のビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
    ステップを含むデータ処理方法。
  11. 前記第１のビット列をR i ，前記第２のビット列をG k で表し、アドレスのインデックスをi，FFTモードに応じて定められる値をN r ，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、前記書き込みアドレス又は前記読み出しアドレスとしてのアドレスH l (p)は、
    Figure 0006954840
     により求められる
    （ただし、i mod 2は、iを2で除算したときの余りを表し、N r には、FFTモードに応じて、8Kモードの場合に13，16Kモードの場合に14，32Kモードの場合に15がそれぞれ設定される）
    請求項１０に記載のデータ処理方法。
  12. 前記第１のビット列をR i ，前記第２のビット列をG k で表し、アドレスのインデックスをi，FFTモードに応じて定められる値をN r ，物理層フレームに含まれるサブフレーム内のシンボルの番号をl，シンボル内のセルの番号をpとしたとき、前記書き込みアドレス又は前記読み出しアドレスとしてのアドレスH l (p)は、
    Figure 0006954840
     により求められる
    （ただし、i mod 2は、iを2で除算したときの余りを表し、N r には、FFTモードに応じて、8Kモードの場合に13，16Kモードの場合に14，32Kモードの場合に15がそれぞれ設定される）
    請求項１０に記載のデータ処理方法。
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