JP6954840B2 - データ処理装置、及び、データ処理方法 - Google Patents
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Description
2.周波数インターリーブの概要
3.周波数インターリーブのアドレス生成式
4.周波数デインターリーブの概要
5.送信側と受信側の処理の流れ
6.変形例
7.コンピュータの構成
図1は、本技術を適用した伝送システムの一実施の形態の構成を示す図である。なお、システムとは、複数の装置が論理的に集合したものをいう。
ところで、図1の伝送システム1においては、受信側で、データの伝送時のバーストエラーなどの影響を避けるために、伝送データを周波数方向に分散させる周波数インターリーブが行われる。図2には、送信装置10の処理部101において、周波数インターリーブを行う周波数インターリーバ111が図示されている。
図4は、図2の周波数インターリーバ111の構成例を示す図である。
図5は、図4のアドレス生成部121の構成例を示す図である。
ここで、図6乃至図10を参照して、図5の擬似乱数発生部132における、アドレス用のビット列Riの生成の詳細な内容について説明する。
i = 2 :R'i[Nr-2,Nr-3,・・・,1,0]=[0,0,・・・,0,1]
次に、図11を参照して、図5の擬似乱数発生部134における、オフセット用のビット列Gkの生成の詳細な内容について説明する。
図12は、図5のアドレス生成部121により生成される書き込みアドレス又は読み出しアドレスのアドレス生成式を示す図である。
次に、図13を参照して、図12のアドレス生成式(式(1))により求められるアドレスの具体例を例示する。
Ri+1:Hl(p) = 4096 + Ri+1 + Gk = 4096 + 100 + 2000 = 6196(mod 8192)
3000 → 101110111000
2000 → 11111010000
5000 → 1001110001000
100 → 1100100
2000 → 11111010000
6196 → 1100000110100
図14は、図12のアドレス生成式を修正した修正後のアドレス生成式の例を示す図である。
次に、図15を参照して、図14のアドレス生成式(式(2))により求められるアドレスの具体例を例示する。
Ri+1:Hl(p) = (4096 + Ri+1) XOR Gk = (4096 + 100) XOR 2000 = 4196 XOR 2000 = 6068
3000 → 101110111000
2000 → 11111010000
3176 → 110001101000
100 → 1100100
4196 → 1000001100100
2000 → 11111010000
6068 → 1011110110100
図16は、修正後のアドレス生成式(式(2))に対応したアドレス生成部121の構成例を示す図である。ただし、図16のアドレス生成部121においても、FFTモードとして8Kモードを実装する場合の構成を例示している。
上述した図14のアドレス生成式(式(2))は、修正後のアドレス生成式の一例であって、2回に1回は必ず、有効なアドレスHl(p)が生成されることを保障可能なアドレス生成式であれば、他のアドレス生成式を採用してもよい。図17は、その他の修正後のアドレス生成式の例を示す図である。
図18は、図1の受信装置20(の処理部202)に含まれる周波数デインターリーバ211の構成例を示す図である。
まず、図19のフローチャートを参照して、図1の送信装置10で実行される送信側データ処理の流れを説明する。
次に、図20のフローチャートを参照して、図1の受信装置20で実行される受信側データ処理の流れを説明する。
データの書き込みと読み出しを行うインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記インターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記インターリーバメモリから前記データを読み出すことで、周波数インターリーブを行う周波数インターリーバを備え、
前記アドレス生成部は、
ランダムなビット列である第1のビット列を生成する第1の擬似乱数発生部と、
ランダムなビット列である第2のビット列を生成する第2の擬似乱数発生部と、
ランダムなビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
を有し、
前記第1のビット列と、前記第2のビット列と、前記追加ビットとを演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、当該ランダムなビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
データ処理装置。
(2)
前記第1のビット列をRi,前記第2のビット列をGkで表し、アドレスのインデックスをi,FFTモードに応じて定められる値をNr,物理層フレームに含まれるサブフレーム内のシンボルの番号をl,シンボル内のセルの番号をpとしたとき、アドレスHl(p)は、
(ただし、i mod 2は、iを2で除算したときの余りを表し、Nrには、FFTモードに応じて、8Kモードの場合に13,16Kモードの場合に14,32Kモードの場合に15がそれぞれ設定される)
(1)に記載のデータ処理装置。
(3)
前記第1のビット列をRi,前記第2のビット列をGkで表し、アドレスのインデックスをi,FFTモードに応じて定められる値をNrとMmax,物理層フレームに含まれるサブフレーム内のシンボルの番号をl,シンボル内のセルの番号をpとしたとき、アドレスHl(p)は、
(ただし、i mod 2は、iを2で除算したときの余りを表し、NrとMmaxには、FFTモードに応じて、8Kモードの場合に13と8192,16Kモードの場合に14と16384,32Kモードの場合に15と32768がそれぞれ設定される)
(1)に記載のデータ処理装置。
(4)
前記第1のビット列をRi,前記第2のビット列をGkで表し、アドレスのインデックスをi,FFTモードに応じて定められる値をNr,物理層フレームに含まれるサブフレーム内のシンボルの番号をl,シンボル内のセルの番号をpとしたとき、アドレスHl(p)は、
(ただし、i mod 2は、iを2で除算したときの余りを表し、Nrには、FFTモードに応じて、8Kモードの場合に13,16Kモードの場合に14,32Kモードの場合に15がそれぞれ設定される)
(1)に記載のデータ処理装置。
(5)
データの書き込みと読み出しを行うインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記インターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記インターリーバメモリから前記データを読み出すことで、周波数インターリーブを行う周波数インターリーバを備え、
前記アドレス生成部は、
ランダムなビット列である第1のビット列を生成する第1の擬似乱数発生部と、
ランダムなビット列である第2のビット列を生成する第2の擬似乱数発生部と、
ランダムなビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
を有する
データ処理装置のデータ処理方法において、
前記アドレス生成部が、前記第1のビット列と、前記第2のビット列と、前記追加ビットとを演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、当該ランダムなビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
ステップを含むデータ処理方法。
(6)
データの書き込みと読み出しを行うデインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記デインターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記デインターリーバメモリから前記データを読み出すことで、周波数デインターリーブを行う周波数デインターリーバを備え、
前記アドレス生成部は、
ランダムなビット列である第1のビット列を生成する第1の擬似乱数発生部と、
ランダムなビット列である第2のビット列を生成する第2の擬似乱数発生部と、
ランダムなビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
を有し、
前記第1のビット列と、前記第2のビット列と、前記追加ビットとを演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、当該ランダムなビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
データ処理装置。
(7)
前記第1のビット列をRi,前記第2のビット列をGkで表し、アドレスのインデックスをi,FFTモードに応じて定められる値をNr,物理層フレームに含まれるサブフレーム内のシンボルの番号をl,シンボル内のセルの番号をpとしたとき、アドレスHl(p)は、
(ただし、i mod 2は、iを2で除算したときの余りを表し、Nrには、FFTモードに応じて、8Kモードの場合に13,16Kモードの場合に14,32Kモードの場合に15がそれぞれ設定される)
(6)に記載のデータ処理装置。
(8)
前記第1のビット列をRi,前記第2のビット列をGkで表し、アドレスのインデックスをi,FFTモードに応じて定められる値をNrとMmax,物理層フレームに含まれるサブフレーム内のシンボルの番号をl,シンボル内のセルの番号をpとしたとき、アドレスHl(p)は、
(ただし、i mod 2は、iを2で除算したときの余りを表し、NrとMmaxには、FFTモードに応じて、8Kモードの場合に13と8192,16Kモードの場合に14と16384,32Kモードの場合に15と32768がそれぞれ設定される)
(6)に記載のデータ処理装置。
(9)
前記第1のビット列をRi,前記第2のビット列をGkで表し、アドレスのインデックスをi,FFTモードに応じて定められる値をNr,物理層フレームに含まれるサブフレーム内のシンボルの番号をl,シンボル内のセルの番号をpとしたとき、アドレスHl(p)は、
(ただし、i mod 2は、iを2で除算したときの余りを表し、Nrには、FFTモードに応じて、8Kモードの場合に13,16Kモードの場合に14,32Kモードの場合に15がそれぞれ設定される)
(6)に記載のデータ処理装置。
(10)
データの書き込みと読み出しを行うデインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記デインターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記デインターリーバメモリから前記データを読み出すことで、周波数デインターリーブを行う周波数デインターリーバを備え、
前記アドレス生成部は、
ランダムなビット列である第1のビット列を生成する第1の擬似乱数発生部と、
ランダムなビット列である第2のビット列を生成する第2の擬似乱数発生部と、
ランダムなビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
を有する
データ処理装置のデータ処理方法において、
前記アドレス生成部が、前記第1のビット列と、前記第2のビット列と、前記追加ビットとを演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、当該ランダムなビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
ステップを含むデータ処理方法。
Claims (12)
- データの書き込みと読み出しを行うインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記インターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記インターリーバメモリから前記データを読み出すことで、周波数インターリーブを行う周波数インターリーバを備え、
前記アドレス生成部は、
ランダムなビット列である第1のビット列を生成する第1の擬似乱数発生部と、
ランダムなビット列である第2のビット列を生成する第2の擬似乱数発生部と、
前記第1のビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
を有し、
前記追加ビットが最上位ビットに追加された前記第1のビット列と、前記第2のビット列との排他的論理和(XOR)を演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、前記追加ビットが追加された前記第1のビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
データ処理装置。 - データの書き込みと読み出しを行うインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記インターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記インターリーバメモリから前記データを読み出すことで、周波数インターリーブを行う
周波数インターリーバを備え、
前記アドレス生成部は、
ランダムなビット列である第1のビット列を生成する第1の擬似乱数発生部と、
ランダムなビット列である第2のビット列を生成する第2の擬似乱数発生部と、
前記第1のビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
を有する
データ処理装置のデータ処理方法において、
前記アドレス生成部が、前記追加ビットが最上位ビットに追加された前記第1のビット列と、前記第2のビット列との排他的論理和(XOR)を演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、前記追加ビットが追加された前記第1のビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
ステップを含むデータ処理方法。 - データの書き込みと読み出しを行うデインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記デインターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記デインターリーバメモリから前記データを読み出すことで、周波数デインターリーブを行う周波数デインターリーバを備え、
前記アドレス生成部は、
ランダムなビット列である第1のビット列を生成する第1の擬似乱数発生部と、
ランダムなビット列である第2のビット列を生成する第2の擬似乱数発生部と、
前記第1のビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
を有し、
前記追加ビットが最上位ビットに追加された前記第1のビット列と、前記第2のビット列との排他的論理和(XOR)を演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、前記追加ビットが追加された前記第1のビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
データ処理装置。 - データの書き込みと読み出しを行うデインターリーバメモリと、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを有し、前記書き込みアドレスに従い、前記データを前記デインターリーバメモリに書き込むとともに、前記読み出しアドレスに従い、前記デインターリーバメモリから前記データを読み出すことで、周波数デインターリーブを行う周波数デインターリーバを備え、
前記アドレス生成部は、
ランダムなビット列である第1のビット列を生成する第1の擬似乱数発生部と、
ランダムなビット列である第2のビット列を生成する第2の擬似乱数発生部と、
前記第1のビット列の最上位ビットに追加される追加ビットとして、0であるビットと1であるビットとを交互に生成するビット生成部と
を有する
データ処理装置のデータ処理方法において、
前記アドレス生成部が、前記追加ビットが最上位ビットに追加された前記第1のビット列と、前記第2のビット列との排他的論理和(XOR)を演算して、ランダムなビット列からなる前記書き込みアドレス又は前記読み出しアドレスを生成する際に、前記追加ビットが追加された前記第1のビット列における最上位ビットとして、0であるビットと1であるビットとが交互に繰り返されるようにする
ステップを含むデータ処理方法。
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