JP6951903B2 - 半導体素子のための拡張領域 - Google Patents

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Description

関連出願についてのクロス・リファレンス
本願は２０１６年８月１０日に出願の米国仮出願番号第６２／３７３，１６４号に基づく優先権を主張するものであり、その全内容は参照により本明細書に含まれる。
この開示は、半導体デバイスへの改良全般に関する。より具体的には、本開示は、集積回路などの半導体デバイスの製造方法、及び集積回路用のトランジスタ及びトランジスタ部品に関する改良に関する。
（特に微視的スケールの）半導体デバイスの製造は、基板上に所望の半導体デバイスを形成するために繰り返し実行される、膜形成堆積、エッチングマスク作成パターニング、材料エッチング及び除去、さらに、ドーピング処理などの種々の製造プロセスを含む。歴史的には、微細加工では、トランジスタはその平面の上に形成されたワイヤリング／メタリゼーションによって、１つの平面内に形成されており、２次元（２Ｄ）回路又は２Ｄ製造として特徴付けられる。スケーリングへの努力により、２Ｄ回路の単位面積あたりのトランジスタ数が大幅に増加しており、今や、スケーリングが１桁ナノメートル半導体デバイス製造ノードに移行するにつれて、スケーリングへの努力がより大きな課題になっている。半導体デバイス製造業者は、トランジスタが互いに積層された三次元（３Ｄ）半導体デバイスに対する要望を表明している。
改良された高性能の半導体デバイスのスケーリング、及び対応する製造プロセスの必要性が依然として求められている。
本開示の一実施形態によれば、チャネルと、チャネルに結合されたソース・ドレインとを有する半導体デバイスを形成する方法が提供される。方法は、チャネル領域を取り囲むゲート構造内に、チャネル領域の端部が凹部を形成するように、チャネル領域をエッチングする、エッチングステップを含む。拡張領域は、チャネル領域と接触して形成され、凹部を少なくとも部分的に満たす。チャネル領域内に歪みが生じるように、拡張領域の拡張材料はチャネル領域のチャネル材料と異なる組成を有する。ソース・ドレイン領域は、拡張領域と接触し、前記ゲート構造に隣接する。
別の態様は、ゲートスペーサを含むゲート構造と、チャネルの端部がゲートスペーサの凹部内に陥没されるようにゲート構造を介して延在するチャネルと、を有する半導体デバイスを含む。拡張領域は凹部内でチャネルの端部と接触し、拡張領域は、チャネル内に歪みが生じるように、チャネルのチャネル材料と異なる組成を有する拡張材料で形成されている。ソース・ドレインコンタクトは、拡張領域に接触し、ゲート構造に隣接する。
さらに別の態様では、半導体デバイスは、ゲートスペーサ内の第１開口部を介する第１接続構造によって、ｐ型ソース・ドレイン領域に結合されたｐ型横方向ナノワイヤを含む。ｎ型横方向ナノワイヤは、ｐ型ナノワイヤに関して垂直に積層されて設けられ、ゲートスペーサ内の第２開口を介する第２接続構造によって、ｎ型ソース・ドレイン領域に結合されている。電極構造は、ｐ型ソース・ドレインと接触しているｐ型電極、及びｎ型ソース・ドレインと接触しているｎ型電極を含み、ｎ型電極が誘電体によって、ｐ型電極から電気的に絶縁されている。第１及び第２接続構造の少なくとも１つは、ゲートスペーサのそれぞれの開口の中で、拡張ドープ領域を含む。さらに、本開示の一実施形態によれば、半導体デバイスが提供される。半導体デバイスは、凹部を含むナノワイヤと、ナノワイヤに取り囲まれナノワイヤ内の凹部へのアクセスを提供するチャネルを含むゲートスペーサと、を含む。そこで、凹部とチャネルとはシリコン・ゲルマニウムの拡張ドープを含む。凹部の深さは、ゲートスペーサの幅より少ない。
例示的な実施形態及び以下の詳細な説明の前述の一般的な説明は、本開示の教示の例示的な態様に過ぎず、限定的なものではない。
添付の図面は、本明細書に組み込まれ、明細書の一部を構成し、１つ以上の実施形態を示し、説明と共に、これらの実施形態を説明する。添付の図面は、必ずしも縮尺通りに描かれていない。添付の図に示されている値の寸法は、説明目的のみのためのものであり、実際の値又は好ましい値又は寸法を表す場合もあれば、そうでない場合もある。該当する場合、基礎となる機能の説明を補助するために、一部又はすべての機能を図示していない場合がある。図面の説明は以下の通りである：
本開示の特定の態様による拡張領域を形成するための製造工程のフローチャートである。 本開示の特定の態様による半導体デバイスの断面を示す図である。 本開示の特定の態様による拡張ドーピングのための製造工程のフローチャートである。 本開示の特定の態様による図１のデバイス製造のための開始構造の実施例の断面を示す図である。 本開示の特定の態様による図４Ａの実施例構造の三次元表現である。 本開示の特定の態様による図３の製造工程の第１ステップ完了後の半導体の断面を示す図である。 本開示の特定の態様による図３の製造工程の第２ステップ完了後の半導体の断面を示す図である。 本開示の特定の態様による図３の製造工程の第３ステップの完了後の半導体の断面を示す図である。 本開示の特定の態様による図３の製造工程の第４ステップの完了後の半導体の断面を示す図である。 本開示の特定の態様による図３の製造工程の第５ステップの完了後の半導体の断面を示す図である。 本開示の特定の態様による図３の製造工程の第６ステップの完了後の半導体の断面を示す図である。 本開示の特定の態様による図３の製造工程の第７ステップの完了後の半導体の断面を示す図である。 本開示の特定の態様による図３の製造工程の第８ステップの完了後の半導体の断面を示す図である。 本開示の特定の態様による第２半導体デバイスの断面を示す図である。
添付の図面に関連して以下に述べる説明は、開示された内容の各種実施形態の説明を意図しており、必ずしも唯一の実施形態を表すことを目的とするというわけではない。特定の例において、開示された実施形態を理解するために、説明は、具体的な詳細を含む。しかしながら、開示された実施形態がそれらの具体的な詳細なしで実施されることができることは、当業者にとって明らかである。いくつかの例では、周知の構造及びコンポーネントはブロック図の形で示されて、開示された内容の概念をわかりにくくすることを回避できる。
本明細書を通じて、「一実施形態」又は「実施形態」は、実施形態に関連して説明される特定の特徴、構造、又は特性は、開示される主題の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書の様々な箇所における「一実施形態では」又は「実施形態で」という表現の出現は、必ずしも同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造又は特性は、１つ又は複数の実施形態において、任意の適切な方法で組み合わせることができる。さらに、開示される主題の実施形態は、その変形及び変更を含むことを意図する。
単数形「１つ（”ａ”、”ａｎ”）」及び「その又は前記（the）」は、文脈がそうでないことを明示的に指示しない限り、複数の指示対象を含むことに留意されたい。すなわち、特に明記しない限り、本明細書で使用する「１つ」、「その」、「前記」などの語は、「１つ以上」のような意味を有する。さらに、使用され得る「上」、「側」、「高さ」、「幅」、「上」、「下」、「内」、「内」などの用語は、参照のポイントを単に記載するだけであり、必ずしも本開示の実施形態を任意の特定の向き又は構成に限定するものではない。さらに、「第１」、「第２」、「第３」などの用語は、本明細書に開示されているような多くの部分、構成要素、ステップ、操作、機能、及び／又は参照点の１つを特定するだけであり、同様に 必ずしも本開示の実施形態を任意の特定の構成又は方向に限定するものではない。
さらに、用語「約」、「略」、「わずか」及び類似の用語は、特定の実施形態では２０％、１０％又は好ましくは５％のマージン内の識別された値及びそれらの間の任意の値を含む範囲を指す。
本明細書で使用する「基板」又は「ターゲット基板」という用語は、一般に、本開示に従って処理される物体を指す。基板は、デバイスの、特に半導体又は他のエレクトロニクスデバイスの、いかなる材料部分又は構造をも含むことができ、例えば、半導体ウェハ、レチクルのようなベース基板構造であるか、又は、ベース基板構造上の若しくはベース基板構造を覆う薄膜のような層でありうる。したがって、基板は、パターニングされた又はパターニングされていない、任意の特定のベース構造、下地層又はオーバーレイ層に限定されず、任意のそのような層又はベース構造、及び、層及び／又はベース構造の任意の組み合わせを含む。説明は、特定のタイプの基板を参照できるが、説明の目的のみである。
本明細書における技術は、ゲート及びソース・ドレイン（Ｓ／Ｄ）領域を有する半導体デバイス用の拡張領域を生成するための集積化及びハードウェア方法を含む。図１は、本願明細書における実施態様による拡張領域を有する半導体デバイスを形成するための製造工程の一実施例のフローチャートである。プロセスは、Ｓ／Ｄ領域の形成に先立ち、内部にチャネル領域を有するゲート構造を含む中間デバイス構造から始まる。方法１００は、Ｓ１０１において、チャネル領域の端部をゲート構造内への凹部形成によって、凹部を形成することにより開始される。凹部は、ゲート構造内に拡張領域を形成するためのスペースを提供するのに十分な深さであることが好ましいが、ゲート構造材料（例えば、置換ゲート材料）のソース・ドレイン領域処理への曝露を避けるのに、また、ソース・ドレイン領域材料及び／又は拡張領域材料のゲート処理（例ば、置換ゲートの除去）への曝露を避けるのに十分浅いことが好ましい。凹部は、以下の特定の例に関連してさらに説明するように、チャネル材料のエッチングによって、形成できる。
Ｓ１０３に示すように、凹部がデバイスのゲート構造内に形成されると、凹部内に少なくとも部分的に拡張領域が形成される。一つの実施例において、ステップＳ１０１により形成される凹部において、露出するチャンネルの端部材料から、拡張領域はエピタキシャル成長により形成されることができる。これに関して、凹部は、エピタキシャル成長のためのトンネルのような「ガイド」構造を提供して、最終的な拡張領域が凹部の形状（例えば、除去されたチャネル材料の形状）と適合するようにすることができる。拡張領域はチャネル材料と異なる材料組成物を有し、半導体デバイスの性能を強化するためのチャネル領域内で歪みを引き起こす。例えば、チャネル領域がシリコン（Ｓｉ）である場合、拡張領域は（ＳｉＧｅ）とすることができ、その逆も同様であり、ＳｉＧｅチャネル及びＳｉ拡張を有することもできる。拡張材料は、半導体素子の動作特性に影響を及ぼすために強化又は濃縮（enriched）されることができ及び／又はドーピングされることができる。例えば、拡張材料がＳｉＧｅである場合、ゲルマニウムの相対量を増加させるエンリッチメントプロセスに曝され得る。半導体ドーパント、又はカーボン若しくは他の中性種のような他の材料等の添加物を、デバイス特性に影響を及ぼすために拡張領域に供給できる。そのような材料は、エピタキシャル成長、拡散又は他の半導体プロセスによって、その場で（in-situ）添加できる。一実施形態において、コンタクト金属仕事関数をソース及びドレインへシフトするために、Ｂ２Ｏ３、Ｇａ、ＺｎＯ、ＴｉＯのような材料が用いられることが可能である。
ステップＳ１０５に見られるように、チャネルの端部に拡張領域が形成されると、ゲート構造に隣接するデバイスのＳ／Ｄ領域内にドープされたＳ／Ｄコンタクトが形成される。従って、拡張領域は、Ｓ／Ｄコンタクトとチャネルの端部の間に位置し、その結果、拡張領域は、ゲートスペーサのようなゲート構造の一部を介してチャネルをＳ／Ｄコンタクトに接続する。種々のドーパント材料をＳ／Ｄコンタクト材料（及び拡張材料）に使用できる。例えば、Ｓ／Ｄコンタクトは、ｐチャネルデバイスの場合はボロンでドープされ、ｎチャネルデバイスの場合はリンでドープされる。これらのドーパントは、Ｓ／Ｄコンタクトの形成及び／又はイオン注入のような後続の処理によって、その場で提供できる。Ｓ／Ｄコンタクトから拡張領域へドーパントを拡散するため及び／又は形成され拡張領域内に存在するドーパントの拡散プロファイルをさらに調整するために、スパイクアニーリングプロセスを任意に実行できる。アニーリングプロセスは、ドーパントを元のチャネル材料に拡散させることもできる。
Ｓ／Ｄコンタクトが形成されると、以下でさらに説明するように、置換ゲートへの開口形成（opening）、チャネル材料のリリース、チャネルのゲートメタリゼーション、Ｓ／Ｄメタリゼーションなどの従来の処理を行うことができる。
拡張領域を提供するための本明細書の技術は、ナノワイヤ電界効果トランジスタ（ＦＥＴ）及び／又は積層相補型ＦＥＴデバイス内にナノワイヤ又はナノシートを組み込んだゲートオールアラウンド処理を使用するデバイス製造に関する。ゲートオールアラウンド（ＧＡＡ）は、金属ゲートがシリコン又はシリコン／ゲルマニウムナノワイヤの周りを物理的に包むＦＥＴデバイスを特定する。ＧＡＡは、ゲートがシリコン又はシリコン／ゲルマニウムフィンに巻き付けられたトリゲートプロセスのさらなる拡張である。フィンＦＥＴでは、ゲートは４つの側面のうちの３つを包み、ＧＡＡ ＦＥＴデバイスでは、ゲートは（与えられたチャネルが長方形又は円形の断面を有するかどうかにかかわらず）与えられたチャネルのすべての側面を包む。ナノワイヤＦＥＴはＧＡＡ ＦＥＴの一種である。
ナノワイヤＦＥＴデバイスでは、電流はナノワイヤ又はナノシートチャネルを介してＳ／Ｄコンタクトを経由して供給され、ドープされた半導体材料（例えば、ＳｉＧｅ又はＳｉ）は、デバイスの上部相互接続及び／又はメタリゼーション層に接続された金属Ｓ／Ｄ電極を経由してチャージされる。エピタキシャル成長により形成されたドーピングされた半導体材料は、例えば、ＦＥＴを通る駆動電流を増大させるための歪み（straining）のための機構をさらに提供できる。本発明者らは、例えば、デバイスの性能又は設計仕様を満たすために、ナノワイヤ又はナノシート半導体デバイス内にＳ／Ｄエピタキシャル拡張部を生成できることを認識した。本開示によれば、そのような拡張部は、例えば、駆動電流を増大させるために、ナノワイヤチャネルの端部での歪みを増加させることができる。
図２は、本開示の実施態様による拡張領域を有するマルチチャネルＦＥＴデバイスの横断面を示す図である。デバイス２００は、ゲート構造と、ゲート構造に結合されナノワイヤＦＥＴデバイスを形成するソース・ドレイン領域とを含む。図示の実施形態では、ゲート構造は、デバイス２００（すなわち、マルチチャネルデバイス）のための電流チャネルとして機能するナノワイヤ１１０を含む。ゲート構造はまた、金属充填部１６０と、仕事関数材料（ＷＦＭ）１７０と、ナノワイヤ１１０を取り囲む高ｋ誘電材料１８０と、これらの材料を覆うゲートキャップ１２５とを含む。図１の実施態様において、ゲートスペーサ１２０もゲート構造の一部を形成すると考えられ、ナノワイヤ１１０の相対向する端部領域の周りを包む。
デバイス２００のＳ／Ｄ領域は、ゲートスペーサ１２０に隣接するゲート構造の両側に形成されたＳ／Ｄコンタクト１１２ａ及び１１２ｂを含む。Ｓ／Ｄコンタクト１１２ａ及び１１２ｂは、Ｓ／Ｄ領域内のＳ／Ｄ電極（Ｓ／Ｄバーとも呼ばれる）を形成するＳ／Ｄメタル１３０によって、取り囲まれている。図１では、Ｓ／Ｄコンタクト１１２ａ及び１１２ｂは互いに接続又は結合され、金属１３０はＳ／Ｄコンタクト１１２ａ及び１１２ｂの両方に対して単一のＳ／Ｄ電極を提供する。代替的に又は付加的に、いくつかの実施形態では、Ｓ／Ｄ領域１１２ａ及び１１２ｂは分離され、図５に関して述べられるように、各ナノワイヤ１１０のための別個のコンタクトを提供できる。エッチストップ層（ＥＳＬ）１４０及びシャロートレンチアイソレーション（ＳＴＩ）酸化物膜１５０も、デバイス１００に示されている。
構造２００はまた、ナノワイヤ１１０の端部でゲートスペーサ１２０のノッチ（又は凹部）内から生じるナノワイヤ拡張領域１１１ａ、１１１ｂを含む。したがって、図２の実施形態では、拡張領域１１１ａ及び１１１ｂは、ナノワイヤ１１０を、ゲートスペーサ１２０の開口部を介してＳ／Ｄコンタクト１１２ａ及び１１２ｂに接続する。拡張領域１１１ａ及び１１１ｂは、デバイス性能を改善するために、ドープされることができ及び／又はナノワイヤ１１０の端部に増大した歪みを提供できる。拡張領域１１１ａ及び１１１ｂは、Ｓ／Ｄコンタクトの材料と異なる組成を有する拡張材料で形成されている。
図３は、図２の構造２００を有する特定のデバイスを製造する例示的プロセスのフローチャートである。図４Ａ乃至４Ｊは、図３のプロセス中の種々のステージにおける構造を示す図である。周知のように、ナノワイヤ又はナノシートは、Ｓｉ及びＳｉＧｅなどの交互半導体材料の「フィン」構造から形成できる。シリコンナノワイヤの形成は、フィン内のＳｉＧｅの等方性エッチングと、ゲート構造の両端のシリコンワイヤの端部で終端するゲートスペーサ材料の形成とによって、達成できる。同様に、ＳｉＧｅナノワイヤは、ＳｉＧｅに対してフィン内のＳｉを選択的にエッチングすることによって、形成できる。本明細書の技術は、Ｓｉ及びＳｉＧｅナノワイヤ又はナノシート、並びに他の同様の半導体構造に適用可能である。本明細書の実施形態を説明する上での便宜のために、図３及び４Ａ乃至４Ｊは、シリコンナノワイヤが製造されるプロセスを対象とする。したがって、図３及び４Ａ乃至４Ｊは半導体デバイスのシリコンナノワイヤのための拡張領域を生成するための集積化及びハードウェア方法を開示している。
図３の方法３００は、図４Ａに示された例示的な構造４００Ａのような半導体構造から始めることができる。構造４００Ａは、デバイス処理の中間段階のゲート構造を示している。構造４００Ａは、ポリシリコン材料４１７と同様に、フィン構造のＳｉナノワイヤ４１０及びＳｉＧｅ領域４１５を含む。ＳｉＧｅ４１５及びポリシリコン４１７は、プロセス中の後にナノワイヤ４１０をリリースするために除去される犠牲層である。ＳｉＧｅ領域４１５は、約２０％のゲルマニウム（Ｇｅ）を有することができるが、他の化学量論組成が用いられてもよい。構造４００Ａにおいて、ナノワイヤ４１０を含むフィン構造は、ＳｉＯなどのライナー４１８により保護され、ポリシリコンは、キャップ層４２５により保護される。構造４００Ａは、「置換ゲート」と呼ぶことができる。
構造４００Ａはまた、置換ゲートの相対向する側でナノワイヤ４１０の端部領域の周りを取り囲むゲートスペーサ４２０を含む。ゲートスペーサ４２０は、ゲート領域を端部デバイスのＳ ／ Ｄ領域から電気的に絶縁する。ＥＳＬ（エッチストップ層）４４０及びＳＴＩ（シリコントレンチアイソレーション）酸化物４５０も示されている。
構造４００Ａの断面の３次元（３Ｄ）描写が図４Ｂに示されている。図４Ｂにおいて、Ｓｉ／ＳｉＧｅフィンがポリシリコン４１７の置換ゲートを通り、ナノワイヤ４１０がゲートスペーサ４２０を通って延在することがより明白である。
図３に戻ると、プロセスのステップＳ３０１で、Ｓｉナノワイヤ４１０は、凹部を形成するためにゲートスペーサ４２０内で選択的にエッチングされる。図４ＣにステップＳ３０１の結果の一例を示す。図示のように、例えば、典型的には３０乃至１００オングストロームの厚さ又は幅ＷＧを有するゲートスペーサ４２０内で、凹部４１０ａ及び４１０ｂは深さＤｒを有する。ナノワイヤ４１０の材料は、ゲートスペーサ４２０の幅ＷＧ全体にわたって除去されない。凹部の深さＤｒは、数オングストロームから、ゲートスペーサ４２０の厚さ又は幅ＷＧ未満の任意の深さに及ぶことができる。深さＤｒは、形成されるべき拡張領域のためのゲートスペーサ４２０内の領域を提供するのに十分であるべきであるが、ゲートスペーサ４２０を通る凹部４１０ａ及び４１０ｂの突き抜けを防止するように制限されるべきである。完全な材料除去（すなわち、ゲートスペーサ４２０の幅を越える）は、フィン内のＳｉＧｅ領域４１５をＳ／Ｄ領域の下流の処理（例えばエッチング）に曝し、同様にＳ／Ｄ材料をゲート処理に曝すことがあり、望ましくない場合がある。したがって、いくつかの実施形態では、目標凹部深さＤｒは、基板の下流処理ステップのプロセス制御リミット及び製造ばらつきを考慮して、突き抜けが発生しないことを確実にするように設定されるべきである。
いくつかの実施形態では、ある程度のＳｉＧｅが凹部形成されたワイヤの端部から成長できるように、及び、シリコン凹部エッチングによって、ゲートスペーサ内に形成されたトンネルがワイヤの端部からの一定のワイヤ形状のエピタキシャル成長を維持するのを助けることができるように、凹部深さＤｒが制御されている。いくつかの実施形態では、最大深さは、低ｋゲートスペーサの厚さの関数であり、ゲートスペーサの厚さに比例する。凹部が低ｋスペーサーを完全に貫通してはならないことに留意すべきである。いくつかの例では、低ｋスペーサーは、技術に応じて幅４０Ａから８０Ａのいずれかでありえ、凹部の深さは、１０Ａから２０Ａ、又は低ｋスペーサーの厚さのおよそ２０から２５％であり得る。
凹部４１０ａ及び４１０ｂの特定の深さＤｒは、原子層エッチング（ＡＬＥ）、準ＡＬＥ、又は選択的気相エッチングによって、制御できる。３つのプロセスはいずれもシリコン・ゲルマニウムに対するシリコンの優れた選択性を有するだけでなく、Ｓｉに対するＳｉＧｅの逆の選択性を有する。さらに、選択性は、ゲートスペーサ材料（例えば、低ｋ値を有する材料）と関連できる。本開示のいくつかの例では、低ｋゲートスペーサについて、例えばＳｉＧｅワイヤ又はＧｅワイヤを有するＰＭＯＳ及びＳｉワイヤを有するＮＭＯＳにおいて、ＳｉとＳｉＧｅとの間の選択性が望ましい場合がある。凹部４１０ａ及び４１０ｂを形成するために他の方法を使用してもよい。一実施例では、凹部エッチングは、例えば東京エレクトロン株式会社製のＣＥＲＴＡＳツールを用いて、等方性蒸気相エッチングプロセスによって、達成できる。ＣＥＲＴＡＳツールエッチングは、例えば、シリコンワイヤとゲートスペーサ材料との間で１００：１を超える選択性を達成できる。代替的に、オングストロームスケールの寸法でシリコンワイヤに選択的に凹部形成するために、原子層エッチング（ＡＬＥ）又は準原子層エッチング（準ＡＬＥ）を介して凹部エッチングを行ってもよい。
図３のステップＳ３０３において、露出した凹部内のシリコンナノワイヤ４１０上にＳｉＧｅのエピタキシャル成長を行い、拡張領域４１１ａ、４１１ｂ（以下、拡張部４１１と称する。）を形成する。一実施形態では、図４Ｄに示すように、拡張ドーピング４１１は、凹状形成されたナノワイヤ４１０からＳ／Ｄ領域内へと延在する、典型的なＳ／Ｄエピタキシャル成長として成長させることができる。しかしながら、拡張領域４１１の成長は、凹部内に限定されてもよい。
Ｓ３０１で形成された凹部４１０ａ、４１０ｂは、ＳｉＧｅ４１５又はポリシリコン４１７のいずれもゲート構造から（ゲートスペーサ４２０の内側に）露出させないので、拡張領域におけるＳｉＧｅのエピタキシャル成長は、ナノワイヤの端部４１０からのみ生じ、ＳｉＧｅ４１５などのゲート構造材料からは生じない。ｐ型ワイヤ（すなわちｐ型チャネル）又はｎ型ワイヤ（すなわちｎ型チャネル）デバイスに基づいて、エピタキシャルＳｉＧｅ又はエピタキシャルＳｉのいずれかを成長させることができる。図３及び４Ａ乃至４Ｊの実施例において、拡張領域４１１は、ＳｉＧｅエピタキシーである。これはＳｉナノワイヤ４１０との格子不整合をもたらし、ナノワイヤチャネル内にデバイス特性に影響を及ぼす歪みを引き起こす。
いくつかの実施態様では、拡張領域４１１は、ドーパント材料でドープすることができる。様々なドーパント材料を、製造されるデバイスのタイプに応じて使用できる。ドーピングは、拡張領域４１１のエピタキシャル成長中に、又は拡張領域の成長後の後続の処理によって、その場で行うことができる。図３及び図４Ａ乃至４Ｊの例示的なプロセスでは、ＳｉＧｅ拡張領域４１１は、Ｓｉナノワイヤ４１０の端部からのＳｉＧｅ：Ｂのエピタキシャル成長によって、その場でホウ素によってドープされる。ＳｉＧｅ：Ｂの組成は、２０％Ｇｅ（フィン内のＳｉＧｅ４１５のＧｅ含有量に一致する）から１００％の範囲内のいずれでもあり得る。いくつかの実施形態では、好ましくは、２０％から５０％のＧｅを有する拡張領域を出発点として使用し、より高いＧｅ％からあるいは純粋な（１００％）Ｇｅを得るようにさらに濃縮又は強化できる。いくつかの実施形態では、Ｇｅ％＜５０％について欠陥のより少ないエピタキシャル成長が観察され得る。エピタキシャル成長による比較的高いＧｅ％は、ＳｉとＧｅとの間の格子不整合を克服するために添加されるバッファ層／勾配層によって、達成できる。
図３のステップＳ３０５において、ゲートスペーサ４２０（又は凹部４１０）の外側のエピタキシャル成長は除去される。図４ＥにステップＳ３０５の結果の一例を示す。エピタキシャルＳｉＧｅ：Ｂ材料は、材料がナノワイヤ４１０の端部とゲートスペーサ４２０の外縁との間の領域にほぼ残るようにエッチングすることができる。したがって、図４Ｅに示されるように、ドーピングされた拡張領域４１１ｘは、凹部４１０内に保存される。ＳｉＧｅ：Ｂの除去は、気相エッチングにより行うことができ、ＳｉとＳｉＧｅとの間の（ゲートスペーサ材料４２０に対する）選択性は、１００：１を超える比を、東京エレクトロン株式会社製のＣＥＲＴＡＳシステムを使用して達成できるか、又は、ゲートキャップ４２５及びゲートスペーサ４２０がエッチングされることができる拡張領域４１１の材料の部分と残存できる部分とを画定するストレートダウン異方性エッチングを使用して達成できる。
過剰なエピタキシャル成長（例えば、ゲートスペーサ４２０の外側）が除去されると、図３のステップＳ３０７において、凹部４１０ａ及び４１０ｂ内の残りの材料を強化できる。図４Ｆに示すように、ドーピングされた拡張領域４１１ｘは、強化されドーピングされた拡張領域４１１ｘｒになる。記載された例では、ドープされた拡張領域４１１ｘのＳｉＧｅ：Ｂは、強化されドープされた拡張領域４１１ｘｒがエピタキシャル成長されたＳｉＧｅ：Ｂに対してより大きい量のＧｅを有するＳｉＧｅ：Ｂを提供するように、ゲルマニウムで強化される。一つの実施例において、エピタキシャル成長したＳｉＧｅ：Ｂは、２０乃至７０％のＧｅを含み、強化されたＳｉＧｅ：Ｂは、幾分増加したＧｅ含有量のパーセンテージを提供する。いくつかの実施例において、エピタキシャルＳｉＧｅは、Ｓｉ（８０％）Ｇｅ（２０％）からＳｉ（５０％）Ｇｅ（５０％）まで範囲であり得る。
ステップＳ３０７の強化プロセス（enrichment process）は、例えば、プラズマ凝縮処理であってもよく、例えば、東京エレクトロン（株）製のＳＰＡ表面波プラズマ装置により行うことができる。ＳＰＡプロセスは、ＳｉＧｅの場合には、Ｓｉを除去し、ナノワイヤ４１０の界面でよりゲルマニウムに富む材料を残す。他の強化プロセスが、用いられることもできる。拡張領域４１１内のより高濃度のゲルマニウムは、拡張領域から再成長されるナノワイヤ４１０とＳ／Ｄコンタクトとの間の界面における増加したドーピング濃度を提供するだけでなく、例えばＳ／Ｄコンタクトからナノワイヤを通るより良好な駆動電流を可能にする追加の歪みを提供する。ナノワイヤ４１０がゲートスペーサ４２０を介して完全に嵌め込まれていないので、ＳＰＡ処理は、置換ゲート４２０内の材料をリリースする前に、置換ゲート４２０内のＳｉ又はＳｉＧｅに影響を与えない。
拡張領域４１１がナノワイヤ４１０の端部に形成されると、Ｓ／Ｄコンタクトを形成するために、ドープされた半導体材料のエピタキシャル成長を行うことができる。したがって、拡張領域４１１は、ナノワイヤ４１０の端部とＳ／Ｄコンタクト４１２との間に位置する。説明した実施形態では、ステップ３０９において、Ｓ／Ｄコンタクト４１２が、効果的にＳ／Ｄコンタクトのドーピング拡張領域となる濃縮拡張領域４１１ｘｒからエピタキシャル成長される。これらのＳ／Ｄコンタクトは、拡張領域４１１ｘｒのものと一致するゲルマニウム含有量を有することができる。したがって、Ｓ／ＤコンタクトＳｉＧｅ：Ｂは、２０％〜７０％のＧｅであってもよい。
Ｓ／Ｄコンタクト４１２を形成した後、任意にスパイクアニール処理を行うことができる。Ｓ／Ｄスパイクアニールプロセスは、Ｓ ／ Ｄコンタクト４１２から拡張領域４１１ｘｒ及びシリコンワイヤ４１０の端部にボロンドーパントをドライブするために行うことができる。ステップＳ３０９の結果の一例が、図４Ｇに図示される。
Ｓ／ コンタクト４１２が完成すると、従来のナノワイヤ又はナノシート処理を行うことができる。具体的には、スパイクアニール後、Ｓ３１１に示すように、ゲートキャップ及びポリシリコンを除去できる。置換ゲート上のゲートキャップ４２５は、選択的エッチングプロセスにより開口されることができ、ポリシリコン４１７は、湿式プロセス又は気相エッチングプロセスのいずれかによって、等方的に除去できる。結果は、図４Ｈに示される。Ｓｉ／ＳｉＧｅフィン（すなわちＳｉナノワイヤ４１０及びＳｉＧｅ領域４１５）は、置換ゲートモジュールを形成する前に、フィンの上に堆積された選択的なライナー４１８によって、このポリシリコン除去エッチングプロセスから保護される。Ｓ／Ｄコンタクト４１２内のドープされたＳｉＧｅは、ゲートキャップの除去の前にゲートキャップ４２５と同じ高さまで磨き落されることができる流動可能な酸化物（ここには図示せず）のような選択材料をＳ／Ｄ領域に充填することによって、エッチングから保護される。
図３のステップＳ３１３において、Ｓｉナノワイヤ４１０は、図４Ｉの構造を提供するためにリリースされる。より詳しくは、ポリシリコン４１７が置換ゲート４２０内でから除去されたあと、置換ゲート内でＳｉ／ＳｉＧｅフィン（すなわちＳｉナノワイヤ４１０及びＳｉＧｅ４１５）を保護しているライナー４１８を、除去できる。Ｓ／Ｄコンタクト４１５のドーピングされたＳｉＧｅ材料は、流動可能なＳｉＯのような非選択的膜内に埋め込まれることによって、再び保護される。ＳｉＧｅ領域４１５は、純粋に等方性な、リリースされるべきＳｉナノワイヤ４１０に対して１００：１を超える選択性を有する気相エッチングを介して除去されることができる。そのような選択的なエッチングプロセスは、例えば、東京エレクトロンのＣＥＲＴＡＳシステムによって、容易にされる。図４Ｉに見られるように、置換ゲート４２０内のＳｉＧｅが除去されると、物理的にゲートスペーサ４２０の内部に残っているものは、ゲートモジュール生成プロセスの初期段階でナノワイヤ４１０の周りを包んでいたゲートスペーサ４２０によって、ゲートの両端に支持されたナノワイヤ４１０である。
ステップＳ３１５において、高ｋ材料、仕事関数材料、及び金属充填部材料を、ナノワイヤ４１０の周囲及びゲートスペーサ４２０の内部に堆積させることができ、一般にゲートオールアラウンド（ＧＡＡ）と呼ばれるものを形成することができ、ゲートスペーサ４２０の終端にあるナノワイヤ４１０の端部において、ドーピング拡張部４１１が維持される。ステップＳ３１５の結果の一例は、図４Ｊに図示される。図４Ｊにおいて、ゲートスペーサ４２０内の高ｋ部４８０、仕事関数金属部４７０及び金属充填部４６０は、凹部に設けられることができ、誘電体キャップ４２５で覆われることができる。その後、Ｓ／Ｄ領域（ＳｉＯはこの画像には示されていない）からＳｉＯを除去するために自己整合コンタクト（ＳＡＣ）エッチングを実施することができ、次いで金属Ｓ／Ｄ電極を形成するためにＳ／Ｄバーを金属で充填できる。結果の一例は、前に述べられる図２に図示される。
拡張領域は、図２の多チャネル・ナノワイヤＦＥＴデバイス以外のＧＡＡデバイスにおいて、用いられることもできる。ＧＡＡ又はナノワイヤＦＥＴの利点の１つは、デバイスを相補的にできることであり、ｎＦＥＴ及びｐＦＥＴ（ｎ型ＦＥＴ材料及びｐ型ＦＥＴ材料）ワイヤは、論理デバイスの重要な面積スケーリングを提供するように、互いの上に積層されることができる。本発明者らは、拡張ドーピングを見出し、図２に示すようなマルチチャネルＦＥＴデバイスと比較して、ソース／ドレインコンタクトサイズの減少を補償するために拡張ドーピングを使用でき、Ｓ／Ｄｅｐｉを成長させることができ、上部及び下部ワイヤの間に物理的に接触できることを見出した。相補型ＦＥＴの適用のために、上部及び下部ワイヤは、ｎＦＥＴ又はｐＦＥＴに個別に対応し、誘電体膜によって、Ｓ／Ｄバー領域内で分離され、共通ゲート又は変更された積層ＰＭＯＳ／ＮＭＯＳゲートのいずれかを通過する。相補型ＦＥＴデバイス製造プロセスにおけるフィンのアスペクト比のサイズ要件が与えられると、相補型デバイスのＳ／Ｄコンタクトサイズは、各チャネルを個別に分離する必要があるため、従来のマルチチャネルデバイスに比べて実質的に小さくなり得る。 本発明者らは、このようなＳ／Ｄ接触面積の減少を補償するために、拡張領域を見出し、拡張領域がデバイス性能を改善できることを見出した。
図５は、開示の実施態様による拡張領域を有する積層ナノワイヤ相補型ＦＥＴデバイスの横断面を示す図である。相補型デバイス５００は、下部デバイスとしてのナノワイヤｐＦＥＴデバイス上に設けられた上部デバイスとしてのナノワイヤｎＦＥＴデバイスを含む。図示のように、デバイス５００は、相補型ナノワイヤＦＥＴデバイスを形成するためにゲート構造及びＳ／Ｄ領域を含む。図示の実施形態では、ゲート構造は、ナノワイヤ２１０及び２１０’、金属充填材２６０、仕事関数材料（ＷＦＭ）２７０、及びナノワイヤ２１０，２１０’を取り囲む高ｋ誘電材料２８０、並びにこれらの材料を覆うゲートキャップ２２５を含む。ゲートスペーサ２２０はまた、ゲート構造の一部を形成すると考えられ、ナノワイヤ２１０及び２１０’の対向する領域の周りを包む。デバイス５００には、エッチストップ層（ＥＳＬ）２４０及びシャロートレンチアイソレーション（ＳＴＩ）酸化物コーティング２５０も示されている。
デバイス５００のＳ／Ｄ領域は、ゲートスペーサ２２０に隣接するゲート構造の両側に形成されたＳ／Ｄコンタクト２１２ａ及び２１２ｂを含む。Ｓ／Ｄコンタクト２１２ａ、２１２ｂは、それぞれＳ／Ｄ領域にＳ／Ｄ電極２３５及び２３０を形成するＳ／Ｄメタルで囲まれている。ｎＦＥＴワイヤ２１０は上部Ｓ／Ｄメタル２３５（上部金属電極とも呼ばれる）に結合され、ｐＦＥＴワイヤ２１０’は下部Ｓ／Ｄメタル２３０（下部金属電極とも呼ばれる）に結合される。上部金属及び下部金属は、互いにより高くそびえるように（ｏｖｅｒｔｏｐ）積層され、誘電体２３３により分離され、ｎＦＥＴ及びｐＦＥＴは独立したデバイスである。すなわち、図５に示すように、Ｓ／Ｄコンタクト２１２ａ及び２１２ｂは、各ナノワイヤ２１０，２１０’に対して別個のコンタクトを提供するように分離されており、図２のマルチチャネルデバイスと比較してより小さい電極接触面積という結果を生じることができる。
ナノワイヤ拡張領域２１１ａ、２１１ｂは、ナノワイヤ２１０の端部におけるゲートスペーサ２２０内のノッチ（又は、凹部）内部から始まる。したがって、図５の実施形態では、拡張領域２１１ａ及び２１１ｂは、ナノワイヤ２１０及び２１０’をゲートスペーサ２２０のそれぞれの開口を通じてＳ ／ Ｄコンタクト２１２ａ、２１２ｂに接続する。拡張領域２１１ａ及び２１１ｂは、ナノワイヤ２１０，２１０’の端部で増加した歪みを提供することができ、低減された電極接触面積を補償し得る改善されたデバイス性能を提供できる。例えば、拡張領域は、図３及び図４Ａ乃至４Ｊに関して上述したように、ナノワイヤチャネル領域に歪みを与えるために、ドーピング材料を強化及び／又はドープすることができる。強化及びドープ材料は、通常、デバイスの導電型に依存する。
上記の説明において、本明細書に記載された異なるステップの説明の順序は、明瞭にするために提示されている。一般に、これらのステップは、任意の適切な順序で実行できる。さらに、本明細書における異なる特徴、技術、構成などの各々は、本開示の異なる場所で論じることができるが、それぞれの概念を互いに独立して、又は互いに組み合わせて実行することが意図される。したがって、本開示は多くの異なる方法で具体化及び見られることが可能である。
特定の実施形態について説明してきたが、これらの実施形態は単なる一例として提示されたものであり、本開示の範囲を限定するものではない。実際、本明細書に記載の新規の方法、装置及びシステムは、様々な他の形態で実施できる。さらに、本開示の趣旨から逸脱することなく、本明細書に記載の方法、装置及びシステムの形態における様々な省略、置換及び変更を行うことができる。添付の特許請求の範囲及びそれらの等価物は、本開示の範囲及び精神に含まれるようなそのような形態又は改変を包含するように意図されている。例えば、この技術は、ネットワークを介して複数の装置間で１つの機能を共用して処理するクラウドコンピューティングとして構成できる。

Claims (20)

  1. チャネル及び該チャネルと結合されたソース・ドレインを有する半導体素子を形成する方法であって、
    チャネル領域をエッチングするステップであって、前記チャネル領域の端部が前記チャネル領域を取り囲むゲート構造内に凹部を形成するようにする、エッチングステップと、
    前記チャネル領域と接触し、前記凹部を少なくとも部分的に充填する拡張領域を形成するステップであって、前記拡張領域の拡張材料は、前記チャネル領域に歪みが生じるように、前記チャネル領域のチャネル材料とは異なる組成を有する、拡張領域形成ステップと、
    前記拡張領域と接触し、前記ゲート構造に隣接するソース・ドレイン領域を形成するソース・ドレイン領域形成ステップと、
    を含む、方法。
  2. 前記チャネル領域はナノワイヤを含み、
    前記ゲート構造は、前記ナノワイヤの端部を取り囲むゲートスペーサを含み、
    前記エッチングステップは、前記ゲートスペーサ内に凹部を形成するために前記ナノワイヤの端部を選択的にエッチングするステップを含む、
    請求項１記載の方法。
  3. 前記ナノワイヤを前記選択的にエッチングするステップは、前記ゲートスペーサの厚さより少ない深さまで前記ナノワイヤをエッチングするステップを含む、
    請求項２記載の方法。
  4. 前記拡張領域を形成するステップは、ナノワイヤ材料から前記拡張材料をエピタキシャル成長させるステップを含む、
    請求項１記載の方法。
  5. 前記拡張領域を形成するステップは、前記拡張材料をドーピングするステップを含む。
    請求項４記載の方法。
  6. 前記拡張材料をドーピングするステップは、前記拡張材料のエピタキシャル成長の間に、その場ドーピングするステップを含む、
    請求項５記載の方法。
  7. 前記拡張材料をドーピングするステップは、前記ソース・ドレインのコンタクトから前記拡張領域内へドーパントを拡散させるようにアニーリングするステップを含む、
    請求項５記載の方法。
  8. 前記拡張領域形成ステップは、
    前記拡張材料が、前記凹部の外側から前記ゲート構造の表面を超える、付加的な拡張材料を含む、前記拡張材料をエピタキシャル成長させるステップと、
    拡張ドーピング材料が前記凹部を充填し、前記ゲート構造の表面と実質的に同一平面になるように、前記付加的な拡張材料を除去するステップと、
    を含む、請求項４記載の方法。
  9. 前記拡張領域形成ステップは、前記拡張材料を強化するステップを含む、
    請求項１記載の方法。
  10. 前記ソース・ドレイン領域形成ステップは、前記の強化された拡張ドーピング材料からソース・ドレイン材料をエピタキシャル成長させるステップを含む、
    請求項９記載の方法。
  11. 半導体装置であって、
    ゲートスペーサを含むゲート構造と、
    前記ゲート構造を介して延在するチャネルであって、前記チャネルの端部が前記ゲート構造内の凹部に凹状形成された、チャネルと、
    前記凹部内で前記チャネルの前記端部と接触する拡張領域であって、該拡張領域は、前記チャネルに歪みが生じるように、前記チャネルのチャネル材料と異なる組成を有する拡張材料で形成されている、拡張領域と、
    前記拡張領域に接触し、前記ゲート構造に隣接する、ソース・ドレインコンタクトと、
    を含む、半導体装置。
  12. 前記チャネルはナノワイヤを含み、該ナノワイヤの端部には、前記ゲートスペーサの厚さより薄い深さで凹状形成されている、
    請求項１１記載の半導体装置。
  13. 前記ゲートスペーサは、３０〜１００オングストロームの厚さを有する、
    請求項１２記載の半導体装置。
  14. 前記ナノワイヤはシリコンを含む、
    請求項１３記載の半導体装置。
  15. 前記拡張領域はＳｉＧｅを含む、
    請求項１３記載の半導体装置。
  16. 前記拡張領域はＧｅで強化されている、
    請求項１５記載の半導体装置。
  17. 前記拡張領域は、２０％から７０％の範囲のゲルマニウムを含む強化されたＳｉＧｅを含む、
    請求項１６記載の半導体装置。
  18. ゲートスペーサ内の第１開口部を介して第１接続構造によって、ｐ型ソース・ドレイン領域に結合された横方向のｐ型ナノワイヤと、
    前記ｐ型ナノワイヤに関して垂直に積層されて設けられ、前記ゲートスペーサ内の第２開口部を介する第２接続構造によって、ｎ型ソース・ドレイン領域に結合された、横方向のｎ型ナノワイヤと、
    前記ｐ型ソース・ドレイン領域を備えるｐ型電極及び前記ｎ型ソース・ドレイン領域を備えるｎ型電極を含む電極構造であって、前記ｎ型電極は、誘電体によって、前記ｐ型電極から電気的に絶縁されており、前記第１接続構造及び第２接続構造のうちの少なくとも１つの接続構造は、前記ゲートスペーサの各開口内に拡張ドープ領域を含み、前記拡張ドープ領域はチャネル領域に歪みを与える材料で形成されており、前記チャネル領域は前記ｐ型ナノワイヤ及びｎ型ナノワイヤを含む、電極構造と、
    を有する半導体装置。
  19. 前記第１接続構造は、強化されたＳｉＧｅを含む、
    請求項１８記載の半導体装置。
  20. 前記強化されたＳｉＧｅは２０％から７０％のゲルマニウムを含む、
    請求項１９記載の半導体装置。
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