JP6949843B2 - ハードウェアインテグリティチェック - Google Patents
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Description
「アクティブ」な残りのハードウェアコンポーネントを除いた全てに、単にチャレンジ(「アクティブ」ハードウェアコンポーネントの上流)及び応答(「アクティブ」ハードウェアコンポーネントの下流)を通過させるためだけに、チャレンジを受信させ、応答を供給することにより、個々のチャレンジを各残りのハードウェアコンポーネントに送信し、第1ハードウェアコンポーネントにおける個々の応答を受信するサポートをすることができる。
有効なハードウェアコンポーネントについての期待される応答は、各ハードウェアコンポーネントの応答挙動の事前の知識に基づいて決定されてもよく、又は、製造プロセスの一部としてセットアップフェーズ中に確立してもよく、1又は複数のチャレンジがハードウェアコンポーネントに送信され、取得される応答及び期待される応答(又はハッシュのようにその検証を許可する情報)は、典型的には、例えばハードウェアコンポーネント102内のデバイス100のワンタイムの書き込みの物理メモリ内に記憶されてもよい。
ハードウェアコンポーネント104のデータシフトレジスタにデータがシフトされると、ハードウェアコンポーネント104のデータシフトレジスタ内の以前のデータは、ハードウェアコンポーネント106データシフトレジスタに漸進的にシフトされ、その他同様にシフトし、それに伴い、ハードウェアコンポーネント108のデータシフトレジスタ内のデータは、ハードウェアコンポーネント108のデータシフトレジスタからシフトアウトされ、ハードウェアコンポーネント102の入力Iへと戻ってくることに、理解されたい。第3モードにおいて、各ハードウェアコンポーネント104、106、108は、それぞれのデータシフトレジスタ内のデータを処理して応答を生成し、データシフトレジスタ内に当該応答を書き戻すようにされる。
例えば、外部テストハードウェアコンポーネントのような追加的なハードウェアコンポーネントによるテスト目的で駆動される別個のTCK、TMS、TDI及びTDOピンを備えるTAPそれ自体もまた実装してもよい。このようないくつかの実施形態において、TCK、TMS、TDO及びTDIピンの1又は複数(又は全て)は、ハードウェアコンポーネント102のCK、MS、O及びIピンのうち関連する1つと同じであってもよく、コンポーネント102は、コンポーネント104、106、108からの応答を引き出す第1モードと、TAPのチェーン内のTAPとして動作し、これらのコンポーネントのTMS及びTCKピンを駆動しない第2モードを有していてもよい。例えば、コンポーネント102は、第2モードにおいてTCK、TMS及びTDOピンとしてCK、MS及びOピンを使用してもよく、チェーン内の先行するTAPに接続された別個のTDIピンを有し、第2モードにおいて、Iピン上の応答のリスンを停止してもよい。
第1ハードウェアコンポーネントは、チャレンジを1又は複数の残りのハードウェアコンポーネントに送信するように構成され、
それぞれの残りのハードウェアコンポーネントは、それぞれのチャレンジを受信して、チャレンジを処理して応答を生成するように構成され、
デバイスは、1又は複数の残りのハードウェアコンポーネントにより生成された1又は複数の応答に基づいて、デバイスのインテグリティを検証するように構成される、
データ処理デバイス。
デバイス又はデバイスの1態様は、復号した形式のミッションクリティカルな情報を、機能するように要求し、デバイスは、1又は複数の残りのハードウェアコンポーネントにより生成された1又は複数の応答に基づいた1又は複数の検証キーを用いて、暗号化されたミッションクリティカルな情報を復号するように構成される、
項目1に記載のデータ処理デバイス。
各後続の残りのハードウェアコンポーネントによって受信されるチャレンジは、それぞれの先行する残りのハードウェアコンポーネントによって生成される応答であり、
最後の残りのハードウェアコンポーネントは、その応答を第1ハードウェアコンポーネントに送信するように構成され、
デバイスは、残りのハードウェアコンポーネントのうち最後のものから受信した応答を使用してデバイスのインテグリティを検証するように構成される、
項目1から項目6のいずれかに記載のデータ処理装置。
第1ハードウェアコンポーネントの出力に接続された、チェーン内の最初の残りのハードウェアコンポーネントの入力と、
チェーン内のそれぞれの先行する残りのハードウェアコンポーネントの出力に接続された、チェーン内の各後続の残りのハードウェアコンポーネントの入力と、
チェーン内の残りのハードウェアコンポーネントの最後のものの出力に接続された第1ハードウェアコンポーネントの入力と、
に、チェーン内において接続され、
第1ハードウェアコンポーネントは、
チェーン内の最初の残りのハードウェアコンポーネントの入力にチャレンジを送信し、
第1ハードウェアコンポーネントの入力において、残りのハードウェアコンポーネントによって生成された1又は複数の応答を受信するように構成される、
項目1から項目9のいずれかに記載のデータ処理デバイス。
命令セットの命令を受信するための命令シフトレジスタであって、チャレンジを処理し、応答を生成するための少なくとも1つのプロセスチャレンジ命令を含む命令セットと、
プロセスチャレンジ命令に対応してチャレンジを受信するためのデータシフトレジスタと、
を備え、
残りの各ハードウェアコンポーネントは、
第1モードでは、その入力から命令シフトレジスタに一度に1ビットシフトし、命令シフトレジスタからその出力に一度に1ビットシフトし、
第2モードでは、その入力からデータシフトレジスタに一度に1ビットシフトし、データシフトレジスタからその出力に一度に1ビットシフトし、
第3モードでは、プロセスチャレンジ命令が、命令シフトレジスタ内にあるときに、データシフトレジスタ内のチャレンジを読み出し、チャレンジを処理して応答を生成し、その応答をデータシフトレジスタに書き込む、
ように構成され、
第1ハードウェアコンポーネントは、残りのハードウェアコンポーネントのモードを、
それぞれの命令を命令シフトレジスタにシフトし、
チャレンジをデータシフトレジスタにシフトし、
残りのハードウェアコンポーネントに、応答を生成するためにチャレンジを処理させ、
データシフトレジスタからの応答をシフトし、それにより、1又は複数の応答を残りのハードウェアコンポーネントから受信する、
制御をするように構成され、
第1ハードウェアコンポーネントは、全ての残りのハードウェアコンポーネントのモードを全ての残りのハードウェアコンポーネントに共通のモード制御線を介して一緒に制御するように構成される、
項目10に記載のデータ処理デバイス。
チャレンジを、最初の残りのハードウェアコンポーネントのデータシフトレジスタにビット単位でシフトさせ、
最初の残りのハードウェアコンポーネントに、チャレンジを処理させ、そのデータシフトレジスタにその応答を書き込ませ、
チェーン内のそれぞれの先行するハードウェアコンポーネントのデータシフトレジスタからの応答を、チェーン内のそれぞれの後続のデータシフトレジスタにビット単位でシフトさせ、
各後続のハードウェアコンポーネントに、そのデータシフトレジスタへの応答を書き込むチャレンジとして、データシフトレジスタ内のそれぞれの先行するハードウェアコンポーネントからの応答を処理させ、
チェーン内の最後の残りのハードウェアコンポーネントのそれぞれのデータシフトレジスタに書き込まれた応答を、最初のハードウェアコンポーネントの入力にビット単位でシフトさせる、
項目11に記載のデータ処理デバイス。
複数のハードウェアコンポーネントから応答を受信するステップと、
データ処理装置のインテグリティを検証するために、応答を使用するステップと、
を備える、複数のハードウェアコンポーネントを有するデータ処理デバイスのインテグリティを検証する方法。
Claims (15)
- チャレンジを1又は複数の他の回路に送信するように構成される、第1回路と、
それぞれの前記他の回路は、それぞれのチャレンジを受信し、当該チャレンジを処理して応答を生成するように構成され、
前記第1回路は、1又は複数の前記他の回路により生成された1又は複数の応答に基づいてデータの前記処理のインテグリティの検証をするように構成されており、
それぞれの1又は複数の他の回路は、
チャレンジを処理し、応答を生成するプロセスチャレンジ命令を少なくとも1つ含む命令セットの命令を受信する、命令シフトレジスタと、
前記プロセスチャレンジ命令に関連し、チャレンジを受信する、データシフトレジスタと、
を備え、
それぞれの前記他の回路は、第1モードにおいて、前記他の回路の入力から前記命令シフトレジスタに1度に1ビットシフトし、前記命令シフトレジスタから前記他の回路の出力に1度に1ビットシフトする、
データ処理デバイス。 - ミッションクリティカルな情報を暗号化された形式で格納するメモリを備え、
前記第1回路又は前記第1回路の1態様は、前記ミッションクリティカルな情報を復号された形式で機能するように要求し、
前記第1回路は、暗号化された前記ミッションクリティカルな情報を、1又は複数の前記他の回路によって生成された1又は複数の前記応答に基づいた1又は複数のデバイス検証キーを用いて復号する、
請求項1に記載のデータ処理デバイス。 - 前記ミッションクリティカルな情報は、ソフトウェア、前記第1回路又は前記第1回路の1態様に要求される機能するファームウェア、バイオス、オペレーティングシステムカーネル、デバイスドライバ、ブートローダ及びコンテンツ復号キーの1又は複数備える、請求項2に記載のデータ処理デバイス。
- 条件付きアクセス回路を備え、
前記ミッションクリティカルな情報は、前記データ処理デバイスを使用して消費することができるコンテンツへのアクセスを前記条件付きアクセス回路が制御するための復号キーを備える、請求項2又は請求項3のいずれかに記載のデータ処理デバイス。 - 最初の他の回路は、前記第1回路から前記チャレンジを受信するように構成され、
それぞれの後続の他の回路により受信されたチャレンジは、先行する他の回路にそれぞれ生成される前記応答であり、
最後の他の回路は、前記応答を前記第1回路へ送信するように構成され、
前記第1回路は、前記第1回路の前記インテグリティを、前記最後の他の回路から受信した前記応答を用いて検証する、ように構成される、
請求項1乃至請求項4のいずれかに記載のデータ処理デバイス。 - 各前記他の回路は、非遷移関数を前記チャレンジに適用し、前記応答を生成するように構成される、請求項5に記載のデータ処理デバイス。
- 前記他の回路は、チェーン内において、
前記第1回路の出力に接続される前記チェーンの最初の他の回路の入力と、
前記チェーン内のそれぞれ先行する他の回路の出力に接続される前記チェーンの各後続の回路の入力と、
前記チェーン内の前記他の回路の最後の1つの出力に接続される前記第1回路の入力と、
に接続され、
前記第1回路は、
チャレンジを前記チェーン内の前記最初の他の回路の前記入力に送信し、
前記第1回路の前記入力において、前記他の回路により生成される前記応答の1又は複数を受信する、
ように構成されている、
請求項1乃至請求項6のいずれかに記載のデータ処理デバイス。 - それぞれの前記他の回路は、
第2モードにおいて、前記他の回路の入力から前記データシフトレジスタに1度に1ビットシフトし、前記データシフトレジスタから前記他の回路の出力に1度に1ビットシフトし、
第3モードにおいて、プロセスチャレンジ命令が前記命令シフトレジスタにある場合に、前記データシフトレジスタ内の前記チャレンジを読み出し、前記チャレンジを処理して応答を生成し、前記応答を前記データシフトレジスタに書き込みする、
ように構成され
前記第1回路は、
前記他の回路のモードを前記第1モードから前記第3モードのいずれかに制御し、
それぞれの命令を前記命令シフトレジスタにシフトし、
チャレンジを前記データシフトレジスタにシフトし、
前記他の回路に、前記チャレンジを処理させて応答を生成させ、
応答を前記データシフトレジスタにシフトして、前記他の回路から1又は複数の応答を受信する、
ように構成され、
前記第1回路は、
全ての前記他の回路のモードを、全ての他の回路に共通するモード制御ラインを介して一緒に制御するように構成される、
請求項7に記載のデータ処理デバイス。 - 前記第1回路は、
チャレンジを前記最初の他の回路の前記データシフトレジスタにビット単位でシフトさせ、
前記最初の他の回路に、前記チャレンジを処理させて前記最初の他の回路の応答を前記最初の他の回路のデータシフトレジスタに書き込ませ、
前記チェーン内のそれぞれの前記先行する回路の前記データシフトレジスタからの前記応答を、前記チェーン内の各後続の他の回路の前記データシフトレジスタにビット単位でシフトさせ、
各後続の回路に、前記データシフトレジスタへの前記応答を書き込むチャレンジとして、それぞれの前記先行する回路からの前記応答を処理させ、
前記チェーン内の前記最後の他の回路のそれぞれの前記データシフトレジスタに書き込まれた前記応答を、前記第1回路にビット単位でシフトさせる、
ように構成される、請求項8に記載のデータ処理デバイス。 - 前記第1回路は、前記チェーン内のそれぞれの前記先行する回路が前記応答を前記データレジスタに書き込まれる前ではないときに、プロセスチャレンジ命令を、前記チェーン内の各後続の他の回路に実行させるように構成される、請求項9に記載のデータ処理デバイス。
- 前記第1回路は、前記チェーン内の各他の回路に、前記チャレンジを前記チェーン内の前記最初の他の回路の前記データシフトレジスタにシフトすることと、前記チェーン内の前記最後の他の回路の前記データシフトレジスタに書き込まれた前記応答を前記第1回路にシフトすることの間に、プロセスチャレンジ命令を1度だけ実行させるように構成される、請求項9に記載のデータ処理デバイス。
- 物理層内に前記最初の及び他の回路との間、並びに、他の回路間における通信が実装され、IEEE1149.1(JTAG)仕様書に準拠し、各他の回路は、TMS、TCK、TDI及びTDOピン、並びに、仕様書に準拠したステートマシンを備える、請求項5乃至請求項11のいずれかに記載のデータ処理デバイス。
- 第1回路が、チャレンジを1又は複数の他の回路に送信し、
それぞれの前記他の回路が、それぞれのチャレンジを受信し、当該チャレンジを処理して応答を生成し、
前記第1回路が、1又は複数の前記他の回路により生成された1又は複数の応答に基づいてデータの前記処理のインテグリティの検証する、
方法であって、
それぞれの1又は複数の他の回路は、
チャレンジを処理し、応答を生成するプロセスチャレンジ命令を少なくとも1つ含む命令セットの命令を受信する、命令シフトレジスタと、
前記プロセスチャレンジ命令に関連し、チャレンジを受信する、データシフトレジスタと、
を備え、
それぞれの前記他の回路は、第1モードにおいて、前記他の回路の入力から前記命令シフトレジスタに1度に1ビットシフトし、前記命令シフトレジスタから前記他の回路の出力に1度に1ビットシフトする、
方法。 - 前記応答を受信するステップは、前記第1回路が、前記複数の回路の1つから応答を受信するステップを備え、前記複数の回路の1つからの前記応答は、他の前記複数の回路からの応答のそれぞれに依存し、前記複数の回路は、シーケンス内の応答をそれぞれ提供し、前記シーケンス内の後続の回路は、チャレンジとして、前記シーケンス内の直前の回路の前記応答を受信し、前記受信されたチャレンジに応答する前記応答は、前記受信したチャレンジの非遷移関数として生成される、請求項13に記載の方法。
- 前記第1回路が、前記複数の回路の前記応答を用いて、いずれかの回路における操作をするための復号された形式である情報に復号するステップを備える、請求項13又は請求項14に記載の方法。
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