JP6930635B2 - Field effect transistors and wireless communication devices - Google Patents

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Description

本開示は、高周波デバイスのスイッチ素子などに好適な電界効果トランジスタ（ＦＥＴ）およびこの電界効果トランジスタを備えた無線通信装置に関する。 The present disclosure relates to a field effect transistor (FET) suitable for a switch element of a high frequency device and the like, and a wireless communication device provided with the field effect transistor.

携帯電話などの携帯通信端末のフロントエンドには、高周波（ＲＦ）をオン・オフする高周波スイッチ（ＲＦ−ＳＷ）が用いられている。このような高周波スイッチの重要な特性は、通過する高周波の低損失化である。そのためには、オン状態のＦＥＴの抵抗（オン抵抗）またはオフ状態のＦＥＴの容量（オフ容量）を下げる、すなわちオン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を小さくすることが重要となる。 A high frequency switch (RF-SW) for turning on and off high frequency (RF) is used in the front end of a mobile communication terminal such as a mobile phone. An important characteristic of such a high frequency switch is low loss of passing high frequencies. For that purpose, it is important to reduce the resistance of the FET in the on state (on resistance) or the capacitance (off capacitance) of the FET in the off state, that is, to reduce the product (Ron * Coff) of the on resistance and the off capacitance. ..

オフ容量には、拡散層や基板などに生じる成分（内部（intrinsic ）成分）と、ゲート電極、コンタクトプラグおよびその上の配線などに生じる成分（外部（extrinsic ）成分）とがある。例えば微細ＭＯＳＦＥＴの分野では、ゲート電極の周りに空隙を作ることによりゲート電極とコンタクトプラグとの間の寄生容量を減らし、外部成分を低減することが提案されている（例えば特許文献１参照。）。 The off-capacity includes a component (intrinsic component) generated in the diffusion layer and the substrate, and a component (extrinsic) component generated in the gate electrode, the contact plug, and the wiring on the gate electrode. For example, in the field of fine MOSFETs, it has been proposed to reduce the parasitic capacitance between the gate electrode and the contact plug by creating a gap around the gate electrode and reduce the external component (see, for example, Patent Document 1). ..

特開２００２−３５９３６９号公報JP-A-2002-359369

しかしながら、特許文献１の構成では、ゲート電極とコンタクトプラグ上の配線との間の寄生容量、またはコンタクトプラグ上の配線どうしの間に生じる容量（配線間容量）などを十分に下げることが難しく、未だ改善の余地があった。 However, in the configuration of Patent Document 1, it is difficult to sufficiently reduce the parasitic capacitance between the gate electrode and the wiring on the contact plug, or the capacitance generated between the wirings on the contact plug (inter-wiring capacitance). There was still room for improvement.

本開示の目的は、オフ容量の外部成分を低減することが可能な電界効果トランジスタおよびこの電界効果トランジスタを備えた無線通信装置を提供することにある。 An object of the present disclosure is to provide a field effect transistor capable of reducing off-capacity external components and a wireless communication device including the field effect transistor.

本開示による電界効果トランジスタは、以下の（Ａ）〜（Ｆ）の構成要素を備えたものである。
（Ａ）ゲート電極
（Ｂ）ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層
（Ｃ）ソース領域の上に設けられた第１コンタクトプラグおよびドレイン領域の上に設けられた第２コンタクトプラグを含み、第１導電性材料を含む複数のコンタクトプラグ
（Ｄ）複数のコンタクトプラグの上にそれぞれ積層された複数の第１メタル
（Ｅ）一層以上の絶縁膜
（Ｆ）ゲート電極の上方に、ゲート電極の延長方向に沿って複数並べて配置された低誘電率領域
一層以上の絶縁膜は、第１領域と、第２領域と、第３領域とを含む。第１領域は、半導体層の面内方向において複数のコンタクトプラグの間の領域に設けられると共に、積層方向において複数の第１メタルの下面よりも下方に設けられている。第２領域は、半導体層の面内方向において複数のコンタクトプラグの間の領域に設けられると共に、積層方向において複数の第１メタルの上面と複数の第１メタルの下面との間に設けられている。第３領域は、半導体層の面内方向において複数のコンタクトプラグの間の領域に設けられると共に、積層方向において複数の第１メタルの上面よりも上方に設けられている。低誘電率領域は、第２領域と、第１領域もしくは第３領域またはその両方とに、積層方向において連続して一体に設けられている。 The field effect transistor according to the present disclosure includes the following components (A) to (F).
(A) Gate electrode (B) Semiconductor layer having a source region and a drain region with the gate electrode in between (C) A first contact plug provided on the source region and a second contact provided on the drain region. A plurality of contact plugs including a plug and containing a first conductive material (D) A plurality of first metal (E) one or more layers of insulating film (F) laminated on the plurality of contact plugs, respectively , above a gate electrode. A plurality of low dielectric constant regions arranged side by side along the extension direction of the gate electrode. The insulating film having one or more layers includes a first region, a second region, and a third region. The first region is provided in the region between the plurality of contact plugs in the in-plane direction of the semiconductor layer, and is provided below the lower surface of the plurality of first metals in the stacking direction. The second region is provided in the region between the plurality of contact plugs in the in-plane direction of the semiconductor layer, and is provided between the upper surface of the plurality of first metals and the lower surface of the plurality of first metals in the stacking direction. There is. The third region is provided in the region between the plurality of contact plugs in the in-plane direction of the semiconductor layer, and is provided above the upper surface of the plurality of first metals in the stacking direction. The low dielectric constant region is continuously and integrally provided in the second region, the first region, the third region, or both in the stacking direction.

本開示の電界効果トランジスタでは、一層以上の絶縁膜は、半導体層の積層方向において、第１メタルの下面よりも下方の第１領域、第１メタルの上面と第１メタルの下面との間の第２領域、および第１メタルの上面よりも上方の第３領域を含む。低誘電率領域は、第２領域と、第１領域もしくは第３領域またはその両方とに、積層方向において連続して一体に設けられている。低誘電率領域は、ゲート電極の上方に、ゲート電極の延長方向に沿って複数並べて配置されている。よって、ゲート電極とコンタクトプラグとの間の寄生容量、またはゲート電極と第１メタルとの間の寄生容量が小さくなり、オフ容量の外部成分が低減される。 In the field-effect transistor of the present disclosure, one or more insulating films are formed in the first region below the lower surface of the first metal, between the upper surface of the first metal and the lower surface of the first metal in the stacking direction of the semiconductor layers. It includes a second region and a third region above the top surface of the first metal. The low dielectric constant region is continuously and integrally provided in the second region, the first region, the third region, or both in the stacking direction. A plurality of low dielectric constant regions are arranged above the gate electrode along the extension direction of the gate electrode. Therefore, the parasitic capacitance between the gate electrode and the contact plug or the parasitic capacitance between the gate electrode and the first metal is reduced, and the external component of the off capacitance is reduced.

本開示による無線通信装置は、電界効果トランジスタを有する高周波スイッチと、高周波スイッチに接続された高周波集積回路とを備え、電界効果トランジスタは、以下の（Ａ）〜（Ｆ）の構成要素を有するものである。
（Ａ）ゲート電極
（Ｂ）ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層
（Ｃ）ソース領域の上に設けられた第１コンタクトプラグおよびドレイン領域の上に設けられた第２コンタクトプラグを含み、第１導電性材料を含む複数のコンタクトプラグ
（Ｄ）複数のコンタクトプラグの上にそれぞれ積層された複数の第１メタル
（Ｅ）一層以上の絶縁膜
（Ｆ）ゲート電極の上方に、ゲート電極の延長方向に沿って複数並べて配置された低誘電率領域
一層以上の絶縁膜は、第１領域と、第２領域と、第３領域とを含む。第１領域は、半導体層の面内方向において複数のコンタクトプラグの間の領域に設けられると共に、積層方向において複数の第１メタルの下面よりも下方に設けられている。第２領域は、半導体層の面内方向において複数のコンタクトプラグの間の領域に設けられると共に、積層方向において複数の第１メタルの上面と複数の第１メタルの下面との間に設けられている。第３領域は、半導体層の面内方向において複数のコンタクトプラグの間の領域に設けられると共に、積層方向において複数の第１メタルの上面よりも上方に設けられている。低誘電率領域は、第２領域と、第１領域もしくは第３領域またはその両方とに、積層方向において連続して一体に設けられている。 The wireless communication device according to the present disclosure includes a high-frequency switch having a field-effect transistor and a high-frequency integrated circuit connected to the high-frequency switch, and the field-effect transistor has the following components (A) to (F). Is.
(A) Gate electrode (B) Semiconductor layer having a source region and a drain region with the gate electrode in between (C) A first contact plug provided on the source region and a second contact provided on the drain region. A plurality of contact plugs including a plug and containing a first conductive material (D) A plurality of first metal (E) one or more layers of insulating film (F) laminated on the plurality of contact plugs, respectively , above a gate electrode. A plurality of low dielectric constant regions arranged side by side along the extension direction of the gate electrode. The insulating film having one or more layers includes a first region, a second region, and a third region. The first region is provided in the region between the plurality of contact plugs in the in-plane direction of the semiconductor layer, and is provided below the lower surface of the plurality of first metals in the stacking direction. The second region is provided in the region between the plurality of contact plugs in the in-plane direction of the semiconductor layer, and is provided between the upper surface of the plurality of first metals and the lower surface of the plurality of first metals in the stacking direction. There is. The third region is provided in the region between the plurality of contact plugs in the in-plane direction of the semiconductor layer, and is provided above the upper surface of the plurality of first metals in the stacking direction. The low dielectric constant region is continuously and integrally provided in the second region, the first region, the third region, or both in the stacking direction.

本開示の電界効果トランジスタ、または本開示の無線通信装置によれば、一層以上の絶縁膜に、半導体層の積層方向において、第１メタルの下面よりも下方の第１領域、第１メタルの上面と第１メタルの下面との間の第２領域、および第１メタルの上面よりも上方の第３領域を設けるようにした。それとともに、低誘電率領域を、第２領域と、第１領域もしくは第３領域またはその両方とに、積層方向において連続して一体に設けるようにした。また、低誘電率領域は、ゲート電極の上方に、ゲート電極の延長方向に沿って複数並べて配置するようにした。よって、オフ容量の外部成分を低減することが可能となる。 According to the field effect transistor of the present disclosure or the wireless communication device of the present disclosure, the first region below the lower surface of the first metal and the upper surface of the first metal in the stacking direction of the semiconductor layer on one or more insulating films. A second region between the and the lower surface of the first metal and a third region above the upper surface of the first metal are provided. At the same time, the low dielectric constant region is provided continuously and integrally in the second region, the first region, the third region, or both in the stacking direction. Further, a plurality of low dielectric constant regions are arranged above the gate electrode along the extension direction of the gate electrode. Therefore, it is possible to reduce the external component of the off capacity.

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。 The effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.

本開示の第１の実施の形態に係る電界効果トランジスタを有する高周波スイッチの一例を表す図である。It is a figure which shows an example of the high frequency switch which has a field effect transistor which concerns on 1st Embodiment of this disclosure. 図１に示した高周波スイッチの基本構成であるＳＰＳＴスイッチを表す図である。It is a figure which shows the SPST switch which is the basic configuration of the high frequency switch shown in FIG. 図２に示したＳＰＳＴスイッチの等価回路図である。It is an equivalent circuit diagram of the SPST switch shown in FIG. 図３に示したＳＰＳＴスイッチのオン時の等価回路図である。It is an equivalent circuit diagram at the time of turning on the SPST switch shown in FIG. 図３に示したＳＰＳＴスイッチのオフ時の等価回路図である。It is an equivalent circuit diagram when the SPST switch shown in FIG. 3 is off. 本開示の第１の実施の形態に係る電界効果トランジスタの全体構成を表す平面図である。It is a top view which shows the whole structure of the field effect transistor which concerns on 1st Embodiment of this disclosure. 図６のＶＩＩ−ＶＩＩ線における断面図である。FIG. 6 is a cross-sectional view taken along the line VII-VII of FIG. 一般的な電界効果トランジスタのオフ容量を構成要素ごとに分解して表す図である。It is a figure which decomposes and shows the off capacitance of a general field effect transistor for each component. 図７に示した低誘電率領域の変形例１を表す断面図である。It is sectional drawing which shows the modification 1 of the low dielectric constant region shown in FIG. 図７に示した低誘電率領域の変形例２を表す断面図である。It is sectional drawing which shows the modification 2 of the low dielectric constant region shown in FIG. 参照例１に係る電界効果トランジスタの構成を表す断面図である。It is sectional drawing which shows the structure of the field effect transistor which concerns on Reference Example 1. FIG. 図７に示した本実施の形態と、図１０に示した変形例２と、図１１に示した参照例１とについて、低誘電率領域の幅と容量の外部成分との関係を調べたシミュレーション結果を表す図である。Simulation of examining the relationship between the width of the low dielectric constant region and the external component of the capacitance with respect to the present embodiment shown in FIG. 7, the modified example 2 shown in FIG. 10, and the reference example 1 shown in FIG. It is a figure which shows the result. 図７に示した電界効果トランジスタおよび低誘電率領域と、多層配線部との位置関係を表す断面図である。FIG. 5 is a cross-sectional view showing a positional relationship between the field effect transistor and the low dielectric constant region shown in FIG. 7 and the multilayer wiring portion. 図７に示した電界効果トランジスタおよび低誘電率領域と、ゲートコンタクトとの位置関係を表す平面図である。FIG. 5 is a plan view showing the positional relationship between the field effect transistor and the low dielectric constant region shown in FIG. 7 and the gate contact. 図１４のＸＶ−ＸＶ線における断面図である。It is sectional drawing in the XV-XV line of FIG. 図１４のＸＶＩＡ−ＸＶＩＢ線における断面図である。It is sectional drawing in the XVIA-XVIB line of FIG. 図１４のＸＶＩＩＢ−ＸＶＩＩＣ線における断面図である。It is sectional drawing in the XVIIB-XVIIC line of FIG. 図１４のＸＶＩＩＩＣ−ＸＶＩＩＩＤ線における断面図である。It is sectional drawing in the XVIIIC-XVIIID line of FIG. 図７に示した電界効果トランジスタの製造方法を工程順に表す断面図である。It is sectional drawing which shows the manufacturing method of the field effect transistor shown in FIG. 7 in the order of a process. 図１９に続く工程を表す断面図である。It is sectional drawing which shows the process following FIG. 図２０に続く工程を表す断面図である。It is sectional drawing which shows the process which follows FIG. 図２１に続く工程を表す断面図である。It is sectional drawing which shows the process following FIG. 図２２に続く工程を表す断面図である。It is sectional drawing which shows the process which follows FIG. 図２３に続く工程を表す断面図である。It is sectional drawing which shows the process following FIG. 図２４に続く工程を表す断面図である。It is sectional drawing which shows the process following FIG. 図２５に続く工程を表す断面図である。It is sectional drawing which shows the process following FIG. 図２６に続く工程を表す断面図である。It is sectional drawing which shows the process following FIG. 図２７に続く工程を表す断面図である。It is sectional drawing which shows the process following FIG. 図２８に続く工程を表す断面図である。It is sectional drawing which shows the process which follows FIG. 図２９に続く工程を表す断面図である。It is sectional drawing which shows the process following FIG. 図３０に続く工程を表す断面図である。It is sectional drawing which shows the process following FIG. 本開示の第２の実施の形態に係る電界効果トランジスタの構成を表す断面図である。It is sectional drawing which shows the structure of the electric field effect transistor which concerns on 2nd Embodiment of this disclosure. 本開示の第３の実施の形態に係る電界効果トランジスタの構成を表す断面図である。It is sectional drawing which shows the structure of the electric field effect transistor which concerns on 3rd Embodiment of this disclosure. 本開示の第４の実施の形態に係る電界効果トランジスタの構成を表す断面図である。It is sectional drawing which shows the structure of the electric field effect transistor which concerns on 4th Embodiment of this disclosure. 本開示の第５の実施の形態に係る電界効果トランジスタの構成を表す平面図である。It is a top view which shows the structure of the field effect transistor which concerns on 5th Embodiment of this disclosure. 図３５のＸＸＸＶＩ−ＸＸＸＶＩ線における断面図である。FIG. 5 is a cross-sectional view taken along the line XXXVI-XXXVI of FIG. 35. 図３５のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線における断面図である。FIG. 3 is a cross-sectional view taken along the line XXXVII-XXXVII of FIG. 35. 図３５に示した電界効果トランジスタの製造方法を工程順に表す平面図である。It is a top view which shows the manufacturing method of the field effect transistor shown in FIG. 35 in the order of a process. 図３８のＸＸＸＩＸ−ＸＸＸＩＸ線における断面図である。FIG. 3 is a cross-sectional view taken along the line XXXIX-XXXIX of FIG. 38. 図３８に続く工程を表す平面図である。It is a top view which shows the process following FIG. 38. 図４０のＸＸＸＸＩ−ＸＸＸＸＩ線における断面図である。It is sectional drawing in the XXXXXI-XXXXI line of FIG. 40. 図４０のＸＸＸＸＩＩ−ＸＸＸＸＩＩ線における断面図である。It is sectional drawing in the XXXXII-XXXXII line of FIG. 40. 本開示の第６の実施の形態に係る電界効果トランジスタの構成を表す平面図である。It is a top view which shows the structure of the field effect transistor which concerns on 6th Embodiment of this disclosure. 無線通信装置の一例を表すブロック図である。It is a block diagram which shows an example of a wireless communication device.

以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（高周波スイッチ、電界効果トランジスタ；積層方向において、第１メタルの下面よりも下方の第１領域と、第１メタルの下面と上面との間の第２領域と、第１メタルの上面よりも上方の第３領域とに低誘電率領域を設ける例）
２．第２の実施の形態（電界効果トランジスタ；第１メタルの上に第２メタルを積層し、低誘電率領域を第２メタルの間にも延長して設ける例）
３．第３の実施の形態（電界効果トランジスタ；低誘電率領域を、第１絶縁膜および第２絶縁膜のうちゲート電極の表面を覆う部分よりも大きい幅で設ける例）
４．第４の実施の形態（電界効果トランジスタ；低誘電率領域のうち第１領域および第２領域を第５絶縁膜により埋め込み、第３領域を空隙とする例）
５．第５の実施の形態（電界効果トランジスタ；低誘電率領域を、ゲート電極に対して交差する方向に設ける例）
６．第６の実施の形態（電界効果トランジスタ；低誘電率領域を、ゲート電極のフィンガー部と、連結部の少なくとも一部とに設ける例）
７．適用例（無線通信装置） Hereinafter, embodiments of the present disclosure will be described in detail with reference to the drawings. The explanation will be given in the following order.
1. 1. The first embodiment (high frequency switch, field effect transistor; in the stacking direction, a first region below the lower surface of the first metal, a second region between the lower surface and the upper surface of the first metal, and the first Example of providing a low dielectric constant region with a third region above the upper surface of the metal)
2. The second embodiment (field effect transistor; an example in which a second metal is laminated on the first metal and a low dielectric constant region is extended between the second metals).
3. 3. Third embodiment (field effect transistor; an example in which a low dielectric constant region is provided with a width larger than a portion of the first insulating film and the second insulating film that covers the surface of the gate electrode).
4. Fourth Embodiment (field effect transistor; an example in which the first region and the second region of the low dielectric constant region are embedded with a fifth insulating film and the third region is a void).
5. Fifth Embodiment (field effect transistor; an example in which a low dielectric constant region is provided in a direction intersecting the gate electrode)
6. Sixth Embodiment (Example in which a field effect transistor; a low dielectric constant region is provided in a finger portion of a gate electrode and at least a part of a connecting portion)
7. Application example (wireless communication device)

（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る電界効果トランジスタを有する高周波スイッチの構成を表したものである。この高周波スイッチ１は、携帯電話などの携帯情報端末のフロントエンドに用いられるものであり、入出力のポート数により、図２に示したＳＰＳＴ（Single Pole Single Throw；単極単投）、ＳＰＤＴ（Single Pole Double Throw）、ＳＰ３Ｔ・・・ＳＰＮＴ（Ｎは実数）といった様々な構成で使い分けられている。図１には、ＳＰ１０Ｔスイッチの例を表している。ＳＰ１０Ｔスイッチは、例えば、アンテナＡＮＴに接続された一つの極と、１０個の接点とを有している。高周波スイッチ１は様々な構成をとりうるが、どの構成の高周波スイッチ１も、図２に示したＳＰＳＴスイッチの基本回路構成を組み合わせたものである。 (First Embodiment)
FIG. 1 shows the configuration of a high frequency switch having a field effect transistor according to the first embodiment of the present disclosure. This high-frequency switch 1 is used for the front end of a mobile information terminal such as a mobile phone, and depending on the number of input / output ports, SPST (Single Pole Single Throw) and SPDT (SPDT) shown in FIG. Single Pole Double Throw), SP3T ... SPNT (N is a real number) and so on. FIG. 1 shows an example of an SP10T switch. The SP10T switch has, for example, one pole connected to the antenna ANT and ten contacts. The high-frequency switch 1 can have various configurations, but the high-frequency switch 1 having any configuration is a combination of the basic circuit configurations of the SPST switch shown in FIG.

図３は、図２に示したＳＰＳＴスイッチ１Ａの等価回路を表したものである。ＳＰＳＴスイッチ１Ａは、例えば、アンテナＡＮＴに接続された第１ポートＰｏｒｔ１と、第２ポートＰｏｒｔ２と、第１スイッチング素子ＦＥＴ１と、第２スイッチング素子ＦＥＴ２とを有している。第１スイッチング素子ＦＥＴ１は、第１ポートＰｏｒｔ１とグランドとの間に接続されている。第２スイッチング素子ＦＥＴ２は、第１ポートＰｏｒｔ１と第２ポートＰｏｒｔ２との間に接続されている。 FIG. 3 shows an equivalent circuit of the SPST switch 1A shown in FIG. The SPST switch 1A has, for example, a first port Port1 connected to an antenna ANT, a second port Port2, a first switching element FET1, and a second switching element FET2. The first switching element FET1 is connected between the first port Port1 and the ground. The second switching element FET2 is connected between the first port Port1 and the second port Port2.

このＳＰＳＴスイッチ１Ａでは、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２のゲートに抵抗を介してコントロール電圧Ｖｃ１，Ｖｃ２を印加することにより、オン・オフの制御が行われる。オン時には、図４に示したように、第２スイッチング素子ＦＥＴ２が導通状態となり、第１スイッチング素子ＦＥＴ１が非導通状態となり、る。オフ時には、図５に示したように、第１スイッチング素子ＦＥＴ１が導通状態となり、第２スイッチング素子ＦＥＴ２が非導通状態となる。 In this SPST switch 1A, on / off control is performed by applying control voltages Vc1 and Vc2 to the gates of the first switching element FET1 and the second switching element FET2 via a resistor. When it is on, as shown in FIG. 4, the second switching element FET 2 is in a conductive state, and the first switching element FET 1 is in a non-conducting state. When off, as shown in FIG. 5, the first switching element FET1 is in a conductive state, and the second switching element FET2 is in a non-conducting state.

第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２のオン抵抗およびオフ容量は、単位長あたりのＦＥＴでの値Ｒｏｎ［Ωｍｍ］、Ｃｏｆｆ［ｆＦ／ｍｍ］、ゲート幅Ｗｇ１，Ｗｇ２［ｍｍ］を用いて、それぞれＲｏｎ／Ｗｇ１、Ｒｏｎ／Ｗｇ２、Ｃｏｆｆ＊Ｗｇ１、Ｃｏｆｆ＊Ｗｇ２と表される。オン抵抗はゲート幅Ｗｇ１，Ｗｇ２に反比例し、オフ容量はゲート幅Ｗｇ１，Ｗｇ２に比例する。 The on-resistance and off-capacity of the first switching element FET1 and the second switching element FET2 are determined by using the values Ron [Ωmm], Coff [fF / mm], and gate widths Wg1 and Wg2 [mm] of the FETs per unit length. , Ron / Wg1, Ron / Wg2, Coff * Wg1, and Coff * Wg2, respectively. The on resistance is inversely proportional to the gate widths Wg1 and Wg2, and the off capacitance is proportional to the gate widths Wg1 and Wg2.

オン抵抗およびオフ容量のもう一つの特徴は、オン抵抗による損失は周波数に依存しないが、オフ容量損は周波数が高くなると増大することである。損失を下げるためにゲート幅Ｗｇを大きくしようとすると入力容量による高周波損失を生じてしまう。そのため、できるだけ大きなゲート幅Ｗｇを使って低損失化を行うためには、単位長あたりのＲｏｎ、Ｃｏｆｆを共に下げる、すなわちＲｏｎ＊Ｃｏｆｆ（積）を極力小さくすることが重要となる。 Another feature of on-resistance and off-capacity is that the loss due to on-resistance is frequency-independent, but the off-capacity loss increases at higher frequencies. If an attempt is made to increase the gate width Wg in order to reduce the loss, a high frequency loss due to the input capacitance will occur. Therefore, in order to reduce the loss by using the gate width Wg as large as possible, it is important to reduce both Ron and Coff per unit length, that is, to make Ron * Coff (product) as small as possible.

図６は、本開示の第１の実施の形態に係る電界効果トランジスタの全体構成を表す平面図である。この電界効果トランジスタ１０は、図３に示したＳＰＳＴスイッチ１Ａにおいて第１スイッチング素子ＦＥＴ１または第２スイッチング素子ＦＥＴ２を構成する高周波デバイス用電界効果トランジスタであり、ゲート電極２０と、ソース電極３０Ｓと、ドレイン電極３０Ｄとを有している。 FIG. 6 is a plan view showing the overall configuration of the field effect transistor according to the first embodiment of the present disclosure. The field effect transistor 10 is a field effect transistor for a high frequency device that constitutes the first switching element FET1 or the second switching element FET2 in the SPST switch 1A shown in FIG. 3, and is a gate electrode 20, a source electrode 30S, and a drain. It has an electrode 30D.

ゲート電極２０は、同一方向（例えばＹ方向）に延長された複数のフィンガー部２１と、複数のフィンガー部２１を連結する連結部（ゲート引き回し配線）２２とを有するマルチフィンガー構造を有している。なお、高周波スイッチ１に用いられる電界効果トランジスタ１０のゲート幅Ｗｇは、低損失化を図るためにロジックなどに使われる電界効果トランジスタに比してかなり大きく、数百ｕｍないし数ｍｍ単位である。フィンガー部２１の長さ（フィンガー長）Ｌ２１は、例えば数十ｕｍである。連結部２２は、ゲートコンタクト（図６には図示せず、図１４参照。）に接続されている。図６では、ゲート電極２０に斜め線を付して表している。 The gate electrode 20 has a multi-finger structure having a plurality of finger portions 21 extended in the same direction (for example, the Y direction) and a connecting portion (gate routing wiring) 22 for connecting the plurality of finger portions 21. .. The gate width Wg of the field-effect transistor 10 used in the high-frequency switch 1 is considerably larger than that of the field-effect transistor used for logic or the like in order to reduce the loss, and is in the unit of several hundred um to several mm. The length (finger length) L21 of the finger portion 21 is, for example, several tens of um. The connecting portion 22 is connected to a gate contact (not shown in FIG. 6, see FIG. 14). In FIG. 6, the gate electrode 20 is shown with an oblique line.

なお、以下の説明および図面では、ゲート電極２０のフィンガー部２１の長手方向をＹ方向、連結部２２の長手方向をＸ方向とし、その両方に直交する方向（積層方向）をＺ方向とする。 In the following description and drawings, the longitudinal direction of the finger portion 21 of the gate electrode 20 is the Y direction, the longitudinal direction of the connecting portion 22 is the X direction, and the direction orthogonal to both (stacking direction) is the Z direction.

ソース電極３０Ｓは、ゲート電極２０と同様に、同一方向（例えばＹ方向）に延長されたフィンガー部３１Ｓと、複数のフィンガー部３１Ｓを連結する連結部（ソース引き回し配線）３２Ｓとを有する。連結部３２Ｓは、ソースコンタクト（図示せず）に接続されている。 Like the gate electrode 20, the source electrode 30S has a finger portion 31S extended in the same direction (for example, the Y direction) and a connecting portion (source routing wiring) 32S connecting a plurality of finger portions 31S. The connecting portion 32S is connected to a source contact (not shown).

ドレイン電極３０Ｄは、ゲート電極２０と同様に、同一方向（例えばＹ方向）に延長されたフィンガー部３１Ｄと、複数のフィンガー部３１Ｄを連結する連結部（ドレイン引き回し配線）３２Ｄとを有する。連結部３２Ｄは、ドレインコンタクト（図示せず）に接続されている。 Like the gate electrode 20, the drain electrode 30D has a finger portion 31D extended in the same direction (for example, the Y direction) and a connecting portion (drain routing wiring) 32D for connecting a plurality of finger portions 31D. The connecting portion 32D is connected to a drain contact (not shown).

ソース電極３０Ｓのフィンガー部３１Ｓと、ドレイン電極３０Ｄのフィンガー部３１Ｄとは、ゲート電極２０のフィンガー部２１の隙間に交互に配置されている。ゲート電極２０のフィンガー部２１と、ソース電極３０Ｓのフィンガー部３１Ｓと、ドレイン電極３０Ｄのフィンガー部３１Ｄとは、アクティブ領域（活性領域）ＡＡの内側に配置されている。ゲート電極２０の連結部２２と、ソース電極３０Ｓの連結部３２Ｓと、ドレイン電極３０Ｄの連結部３２Ｄとは、アクティブ領域ＡＡの外側の素子分離領域ＡＢ（図６には図示せず、図１４参照。）に配置されている。 The finger portion 31S of the source electrode 30S and the finger portion 31D of the drain electrode 30D are alternately arranged in the gap of the finger portion 21 of the gate electrode 20. The finger portion 21 of the gate electrode 20, the finger portion 31S of the source electrode 30S, and the finger portion 31D of the drain electrode 30D are arranged inside the active region (active region) AA. The connecting portion 22 of the gate electrode 20, the connecting portion 32S of the source electrode 30S, and the connecting portion 32D of the drain electrode 30D are element separation regions AB outside the active region AA (not shown in FIG. 6, see FIG. 14). .) Is located.

図７は、図６のＶＩＩ−ＶＩＩ線における断面構成を表したものであり、ゲート電極２０の一つのフィンガー部２１と、その両側に配置されたソース電極３０Ｓの一つのフィンガー部３１Ｓおよびドレイン電極３０Ｄの一つのフィンガー部３１Ｄとを表している。この電界効果トランジスタ１０は、上述したゲート電極２０と、半導体層５０と、コンタクトプラグ６０Ｓ，６０Ｄと、第１メタルＭ１と、低誘電率領域７０とを有している。 FIG. 7 shows the cross-sectional configuration of the line VII-VII of FIG. 6, which includes one finger portion 21 of the gate electrode 20, one finger portion 31S of the source electrodes 30S arranged on both sides thereof, and a drain electrode. It represents one finger portion 31D of 30D. The field effect transistor 10 has the above-mentioned gate electrode 20, the semiconductor layer 50, the contact plugs 60S and 60D, the first metal M1, and the low dielectric constant region 70.

ゲート電極２０は、半導体層５０の上に、ゲート酸化膜２３を間にして設けられている。ゲート電極２０は、例えば、厚みが１５０ｎｍないし２００ｎｍであり、ポリシリコンにより構成されている。ゲート酸化膜２３は、例えば、厚みが５ｎｍないし１０ｎｍ程度であり、酸化シリコン（ＳｉＯ2）により構成されている。 The gate electrode 20 is provided on the semiconductor layer 50 with a gate oxide film 23 in between. The gate electrode 20 has, for example, a thickness of 150 nm to 200 nm and is made of polysilicon. The gate oxide film 23 has a thickness of, for example, about 5 nm to 10 nm, and is made of silicon oxide (SiO 2 ).

半導体層５０は、例えばシリコン（Ｓｉ）により構成されている。半導体層５０は、ゲート電極２０を間にして、ｎ型（ｎ＋）シリコンよりなるソース領域５０Ｓおよびドレイン領域５０Ｄを有している。ソース領域５０Ｓおよびドレイン領域５０Ｄの表面には、コンタクトプラグ６０Ｓ，６０Ｄとの接続のため、高濃度ｎ型（ｎ＋＋）シリコンまたはシリサイドよりなる低抵抗領域５１Ｓ，５１Ｄが設けられている。ソース領域５０Ｓとゲート電極２０との間、およびドレイン領域５０Ｄとゲート電極２０との間には、低濃度ｎ型（ｎ−）シリコンよりなるエクステンション領域５２Ｓ，５２Ｄが設けられている。 The semiconductor layer 50 is made of, for example, silicon (Si). The semiconductor layer 50 has a source region 50S and a drain region 50D made of n-type (n +) silicon with a gate electrode 20 in between. The surfaces of the source region 50S and the drain region 50D are provided with low resistance regions 51S and 51D made of high-concentration n-type (n ++) silicon or silicide for connection with the contact plugs 60S and 60D. Extension regions 52S and 52D made of low-concentration n-type (n−) silicon are provided between the source region 50S and the gate electrode 20 and between the drain region 50D and the gate electrode 20.

半導体層５０は、例えば、支持基板５３の上に埋込み酸化膜５４を間にして設けられている。すなわち、支持基板５３、埋込み酸化膜５４および半導体層５０は、ＳＯＩ（Silicon on Insulator）基板５５を構成している。支持基板５３は、例えば高抵抗シリコン基板により構成されている。埋込み酸化膜５４は、例えばＳｉＯ2により構成されている。 The semiconductor layer 50 is provided, for example, on the support substrate 53 with an embedded oxide film 54 in between. That is, the support substrate 53, the embedded oxide film 54, and the semiconductor layer 50 constitute the SOI (Silicon on Insulator) substrate 55. The support substrate 53 is made of, for example, a high resistance silicon substrate. The embedded oxide film 54 is made of, for example, SiO 2 .

コンタクトプラグ６０Ｓ，６０Ｄは、ソース領域５０Ｓの低抵抗領域５１Ｓ，５１Ｄに接続されている。コンタクトプラグ６０Ｓ，６０Ｄは、例えば、チタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層およびタングステン（Ｗ）層の積層構造（図示せず）を有している。チタン層は、コンタクトプラグ６０Ｓ，６０Ｄの下層との接触抵抗を低減する膜である。窒化チタン層は、その内側に設けられるタングステン層のシリコンへの拡散を抑えるバリアメタルである。 The contact plugs 60S and 60D are connected to the low resistance regions 51S and 51D of the source region 50S. The contact plugs 60S and 60D have, for example, a laminated structure (not shown) of a titanium (Ti) layer, a titanium nitride (TiN) layer, and a tungsten (W) layer. The titanium layer is a film that reduces contact resistance with the lower layers of the contact plugs 60S and 60D. The titanium nitride layer is a barrier metal provided inside the titanium nitride layer that suppresses the diffusion of the tungsten layer into silicon.

第１メタルＭ１は、例えば、コンタクトプラグ６０Ｓの上に積層されたソース電極３０Ｓと、コンタクトプラグ６０Ｄの上に積層されたドレイン電極３０Ｄとを含む。第１メタルＭ１は、例えば、厚みが５００ｎｍないし１０００ｎｍであり、アルミニウム（Ａｌ）により構成されている。 The first metal M1 includes, for example, a source electrode 30S laminated on the contact plug 60S and a drain electrode 30D laminated on the contact plug 60D. The first metal M1 has a thickness of, for example, 500 nm to 1000 nm, and is made of aluminum (Al).

低誘電率領域７０は、半導体層５０のＸＹ面内方向において第１メタルＭ１の間の領域、つまりソース電極３０Ｓおよびドレイン電極３０Ｄの間の領域（ゲート電極２０のフィンガー部２１の上方）に設けられている。また、低誘電率領域７０は、積層方向Ｚにおいて少なくとも第１メタルＭ１の下面よりも下方の第１領域Ａ１に設けられている。これにより、この電界効果トランジスタ１０では、オフ容量の外部成分を低減することが可能となっている。 The low dielectric constant region 70 is provided in the region between the first metal M1 in the in-plane direction of the semiconductor layer 50, that is, the region between the source electrode 30S and the drain electrode 30D (above the finger portion 21 of the gate electrode 20). Has been done. Further, the low dielectric constant region 70 is provided in the first region A1 at least below the lower surface of the first metal M1 in the stacking direction Z. As a result, in the field effect transistor 10, it is possible to reduce the external component of the off capacitance.

すなわち、オフ容量には、図８に示したように、拡散層や基板などに生じる成分（内部（intrinsic ）成分）Ｃｉｎと、ゲート電極２０、コンタクトプラグ６０Ｓ，６０Ｄおよびその上の第１メタルＭ１などに生じる成分（外部（extrinsic ）成分）Ｃｅｘとがある。 That is, as shown in FIG. 8, the off capacitance includes Cin, which is a component (intrinsic) component generated in the diffusion layer, the substrate, etc., the gate electrode 20, the contact plugs 60S, 60D, and the first metal M1 on the same. There is a component (extrinsic component) Cex that occurs in the above.

内部成分Ｃｉｎは、例えば、以下のものを含む。ソース領域５０Ｓまたはドレイン領域５０Ｄと支持基板５３との間に生じる容量Ｃｓｓｕｂ，Ｃｄｓｕｂ。ソース領域５０Ｓまたはドレイン領域５０Ｄとゲート電極２０との間に生じる容量Ｃｓｇ，Ｃｄｇ。ソース領域５０Ｓとドレイン領域５０Ｄとの間に生じる容量Ｃｄｓ。ソース領域５０Ｓまたはドレイン領域５０Ｄと半導体層５０の下部（ボディ）との間に生じる容量Ｃｓｂ，Ｃｄｂ。 The internal component Cin includes, for example, the following. Capacities Cssub, Cdsub generated between the source region 50S or the drain region 50D and the support substrate 53. Capacities Csg, Cdg generated between the source region 50S or the drain region 50D and the gate electrode 20. Capacity Cds generated between the source region 50S and the drain region 50D. Capacities Csb, Cdb generated between the source region 50S or the drain region 50D and the lower portion (body) of the semiconductor layer 50.

外部成分Ｃｅｘは、例えば、以下のものを含む。ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭ。第１メタルＭ１どうしの間に生じる容量（配線間容量）ＣＭＭ１。 The external component Cex includes, for example, the following. The capacitance between the gate electrode 20 and the contact plugs 60S and 60D or the capacitance CgM between the gate electrode 20 and the first metal M1. Capacity generated between the first metal M1s (capacity between wirings) CMM1.

なお、図８は一般的な電界効果トランジスタにおいてオフ容量を構成要素ごとに分解して表したものである。図８において、図７に示した本実施の形態の電界効果トランジスタ１０に対応する構成要素には同一の符号を付して表している。 Note that FIG. 8 shows the off capacitance of a general field effect transistor decomposed for each component. In FIG. 8, the components corresponding to the field effect transistor 10 of the present embodiment shown in FIG. 7 are designated by the same reference numerals.

オフ容量を下げるためには、特に外部成分Ｃｅｘを下げることが有効である。本実施の形態は、低誘電率領域７０をＸＹ面内方向および積層方向Ｚにおいて上述した領域に設けることにより、外部成分Ｃｅｘを低減するようにしたものである。これにより、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を低減し、高周波スイッチ１の低損失化を図ることが可能となる。 In order to reduce the off capacity, it is particularly effective to reduce the external component Cex. In the present embodiment, the external component Cex is reduced by providing the low dielectric constant region 70 in the above-mentioned regions in the XY in-plane direction and the stacking direction Z. As a result, the product of the on-resistance and the off-capacity (Ron * Coff) can be reduced, and the loss of the high-frequency switch 1 can be reduced.

具体的には、低誘電率領域７０は、図７に示したように、積層方向Ｚにおいて、上述した第１領域Ａ１と、第１メタルＭ１の下面と上面との間の第２領域Ａ２と、第１メタルＭ１の上面よりも上方の第３領域Ａ３とに設けられていることが好ましい。これにより、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭ、または、第１メタルＭ１どうしの間に生じる容量（配線間容量）ＣＭＭ１などが抑えられ、オフ容量の外部成分Ｃｅｘが低減される。 Specifically, as shown in FIG. 7, the low dielectric constant region 70 includes the above-mentioned first region A1 and the second region A2 between the lower surface and the upper surface of the first metal M1 in the stacking direction Z. , It is preferable that the first metal M1 is provided in the third region A3 above the upper surface. As a result, the capacitance between the gate electrode 20 and the contact plugs 60S and 60D, the capacitance CgM between the gate electrode 20 and the first metal M1, or the capacitance generated between the first metal M1 (inter-wiring capacitance). CMM1 and the like are suppressed, and the off-capacity external component Cex is reduced.

（変形例１）
あるいは、低誘電率領域７０は、図９に示したように、積層方向Ｚにおいて、第１領域Ａ１と、第２領域Ａ２とに設けられていてもよい。このようにした場合にも、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭ、または、第１メタルＭ１どうしの間に生じる容量（配線間容量）ＣＭＭ１などが抑えられ、オフ容量の外部成分Ｃｅｘが低減される。 (Modification example 1)
Alternatively, as shown in FIG. 9, the low dielectric constant region 70 may be provided in the first region A1 and the second region A2 in the stacking direction Z. Even in this case, the capacitance between the gate electrode 20 and the contact plugs 60S and 60D, the capacitance CgM between the gate electrode 20 and the first metal M1, or the capacitance generated between the first metal M1s. (Capacity between wirings) CMM1 and the like are suppressed, and the external component Cex of off-capacity is reduced.

（変形例２）
更に、低誘電率領域７０は、図１０に示したように、積層方向Ｚにおいて、第１領域Ａ１に設けられていてもよい。この場合にも、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭなどが抑えられ、オフ容量の外部成分Ｃｅｘが低減される。 (Modification 2)
Further, as shown in FIG. 10, the low dielectric constant region 70 may be provided in the first region A1 in the stacking direction Z. Also in this case, the capacitance between the gate electrode 20 and the contact plugs 60S and 60D or the capacitance CgM between the gate electrode 20 and the first metal M1 is suppressed, and the off-capacity external component Cex is reduced.

（参照例１）
図１１は、参照例１に係る電界効果トランジスタ１０Ｒの断面構成を表したものである。参照例１は、低誘電率領域７０が、積層方向Ｚにおいて第２領域Ａ２に設けられていることを除いては、図７に示した本実施の形態の電界効果トランジスタ１０と同じ構成を有している。 (Reference example 1)
FIG. 11 shows a cross-sectional configuration of the field effect transistor 10R according to Reference Example 1. Reference Example 1 has the same configuration as the field effect transistor 10 of the present embodiment shown in FIG. 7, except that the low dielectric constant region 70 is provided in the second region A2 in the stacking direction Z. doing.

（シミュレーション結果）
図１２は、図７に示した本実施の形態と、図９に示した変形例１と、図１１に示した参照例１とについて、容量の外部成分Ｃｅｘの、低誘電率領域７０の幅Ｗ７０に対する依存性を調べたシミュレーション結果を表したものである。 (simulation result)
FIG. 12 shows the width of the low dielectric constant region 70 of the external component Cex of the capacitance with respect to the present embodiment shown in FIG. 7, the modified example 1 shown in FIG. 9, and the reference example 1 shown in FIG. It shows the simulation result which investigated the dependency on W70.

図１２から分かるように、容量の外部成分Ｃｅｘは低誘電率領域７０の幅Ｗ７０が増加すると共に減っていく傾向をもつ。また、低誘電率領域７０を積層方向Ｚにおいて第１領域Ａ１および第２領域Ａ２に設ける変形例１では、低誘電率領域７０を積層方向Ｚにおいて第２領域Ａ２のみに設ける参照例１に比べて、容量の外部成分Ｃｅｘが低減されている。更に、低誘電率領域７０を積層方向Ｚにおいて第１領域Ａ１、第２領域Ａ２および第３領域Ａ３に設ける本実施の形態では、低誘電率領域７０の積層方向Ｚの延伸長さにもよるが、変形例１と同等またはそれ以上の容量の外部成分Ｃｅｘ低減効果が得られることが分かる。 As can be seen from FIG. 12, the capacitance external component Cex tends to decrease as the width W70 of the low dielectric constant region 70 increases. Further, in the modified example 1 in which the low dielectric constant region 70 is provided in the first region A1 and the second region A2 in the stacking direction Z, as compared with the reference example 1 in which the low dielectric constant region 70 is provided only in the second region A2 in the stacking direction Z. Therefore, the external component Cex of the capacity is reduced. Further, in the present embodiment in which the low dielectric constant region 70 is provided in the first region A1, the second region A2, and the third region A3 in the stacking direction Z, it depends on the stretching length of the low dielectric constant region 70 in the stacking direction Z. However, it can be seen that the effect of reducing the external component Cex having a capacity equal to or larger than that of the modified example 1 can be obtained.

更に、図７に示した電界効果トランジスタ１０は、半導体層５０の上に、少なくとも一層の絶縁膜８０と、この少なくとも一層の絶縁膜８０の上面からゲート電極２０の上面に向けて設けられた開口（凹部）Ｐとを有している。低誘電率領域７０は、この開口Ｐ内に設けられていることが好ましい。これにより、開口Ｐの幅ＷＰを広くとることが可能となる。従って、ゲート電極２０の近傍にウェットエッチングにより空隙を設ける場合に狭い空隙にエッチング溶液が入りづらいという問題点が解消される。これにより、ＳＯＩ基板５５のウェハ面内におけるエッチング均一性、電界効果トランジスタ１０の特性の均一性を向上させることが可能となる。開口Ｐの幅ＷＰは、開口Ｐがソース電極３０Ｓとドレイン電極３０Ｄの間に設けられているので、例えば１００ｎｍ〜１０００ｎｍであることが好ましい。 Further, the field effect transistor 10 shown in FIG. 7 has at least one layer of the insulating film 80 and an opening provided on the semiconductor layer 50 from the upper surface of the at least one layer of the insulating film 80 toward the upper surface of the gate electrode 20. It has a (recess) P. The low dielectric constant region 70 is preferably provided in the opening P. This makes it possible to widen the width WP of the opening P. Therefore, when a gap is provided in the vicinity of the gate electrode 20 by wet etching, the problem that the etching solution is difficult to enter into the narrow gap is solved. This makes it possible to improve the etching uniformity of the SOI substrate 55 in the wafer surface and the uniformity of the characteristics of the field effect transistor 10. The width WP of the opening P is preferably 100 nm to 1000 nm, for example, because the opening P is provided between the source electrode 30S and the drain electrode 30D.

少なくとも一層の絶縁膜８０は、エッチングレートの異なる複数の絶縁膜を含むことが好ましい。後述する製造工程において、複数の絶縁膜のエッチングレートの違いを利用して開口Ｐのエッチング停止位置を高精度に制御することが可能となる。よって、ゲート電極２０の表面が削られたり、ゲート電極２０の側面が削られエッチングがＳｉ表面まで達した場合に起こるＳｉ表面のドーズロスや、ゲート酸化膜２３のサイドエッチングによるゲート長のばらつき、それに起因して引き起こされる閾値電圧のばらつきの増大を抑え、電界効果トランジスタ１０を安定的に製造し、電界効果トランジスタ１０の信頼性を向上させることが可能となる。 The insulating film 80 of at least one layer preferably contains a plurality of insulating films having different etching rates. In the manufacturing process described later, it is possible to control the etching stop position of the opening P with high accuracy by utilizing the difference in the etching rates of the plurality of insulating films. Therefore, the dose loss of the Si surface that occurs when the surface of the gate electrode 20 is scraped or the side surface of the gate electrode 20 is scraped and the etching reaches the Si surface, the variation of the gate length due to the side etching of the gate oxide film 23, and the variation of the gate length. It is possible to suppress the increase in the variation of the threshold voltage caused by the above, stably manufacture the field effect transistor 10, and improve the reliability of the field effect transistor 10.

具体的には、少なくとも一層の絶縁膜８０は、例えば、第１絶縁膜８１と、第２絶縁膜８２と、第３絶縁膜８３とを含むことが好ましい。第１絶縁膜８１は、ゲート電極２０の表面（上面および側面）と、半導体層５０の上面とを覆っている。第２絶縁膜８２は、第１絶縁膜８１の表面を覆っている。第３絶縁膜８３は、第２絶縁膜８２の表面と第１メタルＭ１の下面との間に設けられている。第２絶縁膜８２は、第１絶縁膜８１および第３絶縁膜８３とはエッチングレートの異なる材料により構成されていることが好ましい。例えば、第１絶縁膜８１および第３絶縁膜８３は、酸化シリコン（ＳｉＯ2）膜により構成され、第２絶縁膜８２は窒化シリコン（ＳｉＮ）膜により構成されていることが好ましい。これにより、第２絶縁膜８２にエッチングストッパ層としての機能をもたせることが可能となる。開口Ｐは、少なくとも第３絶縁膜８３を貫通して第２絶縁膜８２の上面に達していることが好ましい。 Specifically, the at least one layer of the insulating film 80 preferably includes, for example, a first insulating film 81, a second insulating film 82, and a third insulating film 83. The first insulating film 81 covers the surface (upper surface and side surface) of the gate electrode 20 and the upper surface of the semiconductor layer 50. The second insulating film 82 covers the surface of the first insulating film 81. The third insulating film 83 is provided between the surface of the second insulating film 82 and the lower surface of the first metal M1. The second insulating film 82 is preferably made of a material having an etching rate different from that of the first insulating film 81 and the third insulating film 83. For example, it is preferable that the first insulating film 81 and the third insulating film 83 are made of a silicon oxide (SiO 2 ) film, and the second insulating film 82 is made of a silicon nitride (SiN) film. As a result, the second insulating film 82 can have a function as an etching stopper layer. It is preferable that the opening P penetrates at least the third insulating film 83 and reaches the upper surface of the second insulating film 82.

また、少なくとも一層の絶縁膜８０は、第４絶縁膜８４を更に含むことが好ましい。第４絶縁膜８４は、第３絶縁膜８３の上面および第１メタルＭ１の表面（上面および側面）を覆っている。開口Ｐは、第４絶縁膜８４の上面から、第４絶縁膜８４および第３絶縁膜８３を貫通して、第２絶縁膜８２の上面に達していることが好ましい。第４絶縁膜８４は、例えば、酸化シリコン（ＳｉＯ2）膜により構成されていることが好ましい。 Further, it is preferable that the at least one layer of the insulating film 80 further includes the fourth insulating film 84. The fourth insulating film 84 covers the upper surface of the third insulating film 83 and the surface (upper surface and side surface) of the first metal M1. It is preferable that the opening P penetrates the fourth insulating film 84 and the third insulating film 83 from the upper surface of the fourth insulating film 84 and reaches the upper surface of the second insulating film 82. The fourth insulating film 84 is preferably made of, for example, a silicon oxide (SiO 2 ) film.

更に、少なくとも一層の絶縁膜８０は、第４絶縁膜８４の上に、第５絶縁膜８５を更に含むことが好ましい。開口Ｐ内の少なくとも一部に、低誘電率領域７０として、空隙ＡＧ（Ａｉｒ Ｇａｐ）が設けられていることが好ましい。低誘電率領域７０または空隙ＡＧの構成は、第３絶縁膜８３および第４絶縁膜８４を構成する酸化シリコン（ＳｉＯ2、誘電率３．９）膜よりも低い誘電率をもっていれば特に限定されず、例えば、空隙ＡＧ内に空気（誘電率１．０）が存在していてもよいし真空でもよい。空隙ＡＧの上部は、第５絶縁膜８５により閉塞されていることが好ましい。これにより、空隙ＡＧが第５絶縁膜８５により気密封止される。第５絶縁膜８５は、開口Ｐの側面および底面を被覆していてもよい。第５絶縁膜８５は、例えば酸化シリコン（ＳｉＯ2）膜により構成されている。なお、第５絶縁膜８５の上層には、必要に応じて、例えば酸化シリコン（ＳｉＯ2）よりなる第６絶縁膜８６が設けられていてもよい。 Further, it is preferable that the at least one layer of the insulating film 80 further includes the fifth insulating film 85 on the fourth insulating film 84. It is preferable that a gap AG (Air Gap) is provided as a low dielectric constant region 70 in at least a part of the opening P. The configuration of the low dielectric constant region 70 or the void AG is particularly limited as long as it has a dielectric constant lower than that of the silicon oxide (SiO 2, dielectric constant 3.9) film constituting the third insulating film 83 and the fourth insulating film 84. Instead, for example, air (dielectric constant 1.0) may be present in the void AG, or a vacuum may be used. The upper part of the void AG is preferably closed by the fifth insulating film 85. As a result, the void AG is hermetically sealed by the fifth insulating film 85. The fifth insulating film 85 may cover the side surface and the bottom surface of the opening P. The fifth insulating film 85 is made of, for example, a silicon oxide (SiO 2 ) film. If necessary, a sixth insulating film 86 made of , for example, silicon oxide (SiO 2 ) may be provided on the upper layer of the fifth insulating film 85.

低誘電率領域７０は、例えば、第１絶縁膜８１および第２絶縁膜８２のうちゲート電極２０の表面を覆う部分の幅Ｗ８２以下の幅Ｗ７０で設けられていることが好ましい。 The low dielectric constant region 70 is preferably provided with a width W70 of, for example, a width W82 or less of a portion of the first insulating film 81 and the second insulating film 82 that covers the surface of the gate electrode 20.

図１３は、図７に示した電界効果トランジスタ１０および低誘電率領域７０と、多層配線部９０との積層方向Ｚの位置関係を表したものである。電界効果トランジスタ１０および低誘電率領域７０は、アクティブ領域ＡＡの素子領域ＡＡ１内に設けられている。多層配線部９０は、アクティブ領域ＡＡ内において素子領域ＡＡ１の外側の配線領域ＡＡ２内に設けられている。素子領域ＡＡ１と配線領域ＡＡ２とは、ＳＴＩ（Shallow Trench Isolation）法による素子分離層１００により分離されている。 FIG. 13 shows the positional relationship between the field effect transistor 10 and the low dielectric constant region 70 shown in FIG. 7 and the multilayer wiring portion 90 in the stacking direction Z. The field effect transistor 10 and the low dielectric constant region 70 are provided in the element region AA1 of the active region AA. The multilayer wiring portion 90 is provided in the wiring region AA2 outside the element region AA1 in the active region AA. The element region AA1 and the wiring region AA2 are separated by an element separation layer 100 by the STI (Shallow Trench Isolation) method.

多層配線部９０は、例えば、第１配線層９１と、第２配線層９２とを有している。第１配線層９１は、例えば、ソース電極３０Ｓおよびドレイン電極３０Ｄつまり第１メタルＭ１と同層である。第２配線層９２は、例えば、第１メタルＭ１よりも上層の第２メタルＭ２である。第１配線層９１と第２配線層９２とは、例えばコンタクトプラグ９３により接続されている。 The multi-layer wiring unit 90 has, for example, a first wiring layer 91 and a second wiring layer 92. The first wiring layer 91 is, for example, the same layer as the source electrode 30S and the drain electrode 30D, that is, the first metal M1. The second wiring layer 92 is, for example, a second metal M2 that is higher than the first metal M1. The first wiring layer 91 and the second wiring layer 92 are connected by, for example, a contact plug 93.

低誘電率領域７０は、多層配線部９０の第１配線層９１どうしの間、または第２配線層９２どうしの間には設けられていない。すなわち、低誘電率領域７０は、アクティブ領域ＡＡ内の素子領域ＡＡ１内の電界効果トランジスタ１０内部に設けられている。 The low dielectric constant region 70 is not provided between the first wiring layers 91 of the multilayer wiring portion 90 or between the second wiring layers 92. That is, the low dielectric constant region 70 is provided inside the field effect transistor 10 in the element region AA1 in the active region AA.

図１４は、図７に示した電界効果トランジスタ１０および低誘電率領域７０と、ゲートコンタクトＧＣとのＸＹ面内方向の位置関係を表したものである。電界効果トランジスタ１０および低誘電率領域７０は、アクティブ領域ＡＡ内に設けられている。ゲートコンタクトＧＣは、アクティブ領域ＡＡの外側の素子分離領域ＡＢに設けられている。素子分離領域ＡＢには、半導体層５０に代えて、全面にわたりＳＴＩ法による素子分離層１００が設けられている。 FIG. 14 shows the positional relationship between the field effect transistor 10 and the low dielectric constant region 70 shown in FIG. 7 and the gate contact GC in the XY in-plane direction. The field effect transistor 10 and the low dielectric constant region 70 are provided in the active region AA. The gate contact GC is provided in the element separation region AB outside the active region AA. In the element separation region AB, instead of the semiconductor layer 50, the element separation layer 100 by the STI method is provided over the entire surface.

アクティブ領域ＡＡには、ゲート電極２０のフィンガー部２１と、ソース電極３０Ｓのフィンガー部３１Ｓと、ドレイン電極３０Ｄのフィンガー部３１Ｄとが設けられている。ゲート電極２０のフィンガー部２１は、一方向（例えばＹ方向）に延長されている。ソース電極３０Ｓのフィンガー部３１Ｓおよびドレイン電極３０Ｄのフィンガー部３１Ｄは、ゲート電極２０のフィンガー部２１の両側に、ゲート電極２０のフィンガー部２１に対して平行に延長されている。コンタクトプラグ６０Ｓ，６０Ｄは、ソース電極３０Ｓのフィンガー部３１Ｓおよびドレイン電極３０Ｄのフィンガー部３１Ｄの下に設けられ、ゲート電極２０のフィンガー部２１に対して平行に延長されている。低誘電率領域７０は、ゲート電極２０のフィンガー部２１の上に設けられ、ゲート電極２０のフィンガー部２１に対して平行に延長されている。換言すれば、低誘電率領域７０は、ＸＹ面内方向においてゲート電極２０のフィンガー部２１と重なり合う位置に設けられている。 The active region AA is provided with a finger portion 21 of the gate electrode 20, a finger portion 31S of the source electrode 30S, and a finger portion 31D of the drain electrode 30D. The finger portion 21 of the gate electrode 20 is extended in one direction (for example, the Y direction). The finger portion 31S of the source electrode 30S and the finger portion 31D of the drain electrode 30D extend on both sides of the finger portion 21 of the gate electrode 20 in parallel with the finger portion 21 of the gate electrode 20. The contact plugs 60S and 60D are provided below the finger portion 31S of the source electrode 30S and the finger portion 31D of the drain electrode 30D, and extend parallel to the finger portion 21 of the gate electrode 20. The low dielectric constant region 70 is provided on the finger portion 21 of the gate electrode 20 and extends parallel to the finger portion 21 of the gate electrode 20. In other words, the low dielectric constant region 70 is provided at a position where it overlaps with the finger portion 21 of the gate electrode 20 in the XY in-plane direction.

素子分離領域ＡＢには、ゲート電極２０の連結部２２と、ソース電極３０Ｓの連結部３２Ｓと、ドレイン電極３０Ｄの連結部３２Ｄとが設けられている。ゲート電極２０の連結部２２は、ゲートコンタクトＧＣに接続されている。ソース電極３０Ｓの連結部３２Ｓは、ソースコンタクト（図示せず）に接続されている。ドレイン電極３０Ｄの連結部３２Ｄは、ドレインコンタクト（図示せず）に接続されている。 The element separation region AB is provided with a connecting portion 22 of the gate electrode 20, a connecting portion 32S of the source electrode 30S, and a connecting portion 32D of the drain electrode 30D. The connecting portion 22 of the gate electrode 20 is connected to the gate contact GC. The connecting portion 32S of the source electrode 30S is connected to a source contact (not shown). The connecting portion 32D of the drain electrode 30D is connected to a drain contact (not shown).

図１５は、図１４に示したゲートコンタクトＧＣの断面構成を表したものである。ゲートコンタクトＧＣは、ＳＴＩ法による素子分離層１００の上に、ゲート電極２０の連結部２２と、ゲートコンタクトプラグ２４と、ゲートコンタクト層２５とをこの順に有している。ゲートコンタクトプラグ２４は、コンタクトプラグ６０Ｓ，６０Ｄと同層に設けられている。ゲートコンタクト層２５は、ソース電極３０Ｓおよびドレイン電極３０Ｄすなわち第１メタルＭ１と同層に設けられている。 FIG. 15 shows the cross-sectional structure of the gate contact GC shown in FIG. The gate contact GC has a connecting portion 22 of the gate electrode 20, a gate contact plug 24, and a gate contact layer 25 in this order on the element separation layer 100 by the STI method. The gate contact plug 24 is provided in the same layer as the contact plugs 60S and 60D. The gate contact layer 25 is provided in the same layer as the source electrode 30S and the drain electrode 30D, that is, the first metal M1.

図１６は、図１４のＸＶＩＡ−ＸＶＩＢ線における断面構成を表している。図１７は、図１４のＸＶＩＩＢ−ＸＶＩＩＣ線における断面構成を表している。図１８は、図１４のＸＶＩＩＩＣ−ＸＶＩＩＩＤ線における断面構成を表している。 FIG. 16 shows the cross-sectional configuration of the XVIA-XVIB line of FIG. FIG. 17 shows the cross-sectional configuration of the XVIIB-XVIIC line of FIG. FIG. 18 shows the cross-sectional configuration of the XVIIIC-XVIIID line of FIG.

図１４ないし図１８に示したように、低誘電率領域７０は、ゲートコンタクトＧＣを回避して設けられていることが好ましい。低誘電率領域７０がゲートコンタクトＧＣの連結部２２の上に設けられている場合には、連結部２２の上にゲートコンタクトプラグ２４を設けることが困難になるからである。 As shown in FIGS. 14 to 18, the low dielectric constant region 70 is preferably provided so as to avoid the gate contact GC. This is because when the low dielectric constant region 70 is provided on the connecting portion 22 of the gate contact GC, it becomes difficult to provide the gate contact plug 24 on the connecting portion 22.

また、ゲートコンタクトＧＣは、電界効果トランジスタ１０内のゲート電極２０と同様に、少なくとも一層の絶縁膜８０、すなわち第１絶縁膜８１ないし第６絶縁膜８６により覆われていることが好ましい。ゲートコンタクトＧＣが少なくとも一層の絶縁膜８０に覆われていることによりゲートコンタクトＧＣの信頼性が保たれる。 Further, it is preferable that the gate contact GC is covered with at least one layer of the insulating film 80, that is, the first insulating film 81 to the sixth insulating film 86, similarly to the gate electrode 20 in the field effect transistor 10. The reliability of the gate contact GC is maintained by covering the gate contact GC with at least one layer of the insulating film 80.

この電界効果トランジスタ１０は、例えば、次のようにして製造することができる。 The field effect transistor 10 can be manufactured, for example, as follows.

図１９ないし図３１は、電界効果トランジスタ１０の製造方法を工程順に表したものである。まず、図１９に示したように、支持基板５３の上に埋込み酸化膜５４および半導体層５０を有するＳＯＩ基板５５を用意し、このＳＯＩ基板５５の半導体層５０に、例えばＳＴＩ法による素子分離層１００を形成し、アクティブ領域ＡＡ内の素子領域ＡＡ１を区切る。 19 to 31 show the manufacturing method of the field effect transistor 10 in the order of processes. First, as shown in FIG. 19, an SOI substrate 55 having an embedded oxide film 54 and a semiconductor layer 50 is prepared on a support substrate 53, and an element separation layer by, for example, the STI method is applied to the semiconductor layer 50 of the SOI substrate 55. 100 is formed and the element region AA1 in the active region AA is divided.

次いで、例えば熱酸化法によりインプラスルー膜（図示せず）として酸化シリコン膜を形成し、アクティブ領域ＡＡにウェルインプランテーション、チャネルインプランテーションを施したのち、インプラスルー膜を除去する。続いて、図２０に示したように、熱酸化法により、例えば酸化シリコンよりなるゲート酸化膜２３を例えば５ｎｍないし１０ｎｍ程度の厚みで形成する。そののち、例えばＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法により、ポリシリコンよりなるゲート電極材料膜（図示せず）を例えば１５０ｎｍないし２００ｎｍの厚みで形成する。このゲート電極材料膜を、例えばフォトリソグラフィおよびエッチングにより加工することにより、同じく図２０に示したように、半導体層５０の上面側に、ゲート酸化膜２３を間にして、ゲート電極２０を形成する。 Then, for example, a silicon oxide film is formed as an implaslue film (not shown) by a thermal oxidation method, and well implantation and channel implantation are applied to the active region AA, and then the implaslue film is removed. Subsequently, as shown in FIG. 20, a gate oxide film 23 made of, for example, silicon oxide is formed by a thermal oxidation method having a thickness of, for example, about 5 nm to 10 nm. Then, for example, by a CVD (Chemical Vapor Deposition) method, a gate electrode material film (not shown) made of polysilicon is formed with a thickness of, for example, 150 nm to 200 nm. By processing this gate electrode material film by, for example, photolithography and etching, the gate electrode 20 is formed on the upper surface side of the semiconductor layer 50 with the gate oxide film 23 in between, as also shown in FIG. ..

ゲート電極２０を形成したのち、図２１に示したように、ゲート電極２０およびオフセットスペーサ（図示せず）をマスクとして、ヒ素（Ａｓ）またはリン（Ｐ）のインプランテーションＩＭＰＬにより、ゲート電極２０の両側にエクステンション領域５２Ｓ，５２Ｄを形成する。更に、ゲート電極２０の側面にサイドウォール（図示せず）を形成し、ヒ素（Ａｓ）またはリン（Ｐ）のインプランテーションを行う。これにより、半導体層５０に、ゲート電極２０を間にしてソース領域５０Ｓおよびドレイン領域５０Ｄを形成する。そののち、サイドウォールを除去する。 After forming the gate electrode 20, as shown in FIG. 21, the gate electrode 20 is subjected to an arsenic (As) or phosphorus (P) implantation IMPL using the gate electrode 20 and an offset spacer (not shown) as masks. Extension regions 52S and 52D are formed on both sides. Further, a sidewall (not shown) is formed on the side surface of the gate electrode 20, and arsenic (As) or phosphorus (P) is implanted. As a result, the source region 50S and the drain region 50D are formed in the semiconductor layer 50 with the gate electrode 20 in between. Then remove the sidewalls.

ソース領域５０Ｓおよびドレイン領域５０Ｄを形成したのち、図２２に示したように、ゲート電極２０の表面および半導体層５０の上面に、例えばＣＶＤ法により、例えば酸化シリコンよりなる第１絶縁膜８１を、数十ｎｍ、例えば１０ｎｍないし３０ｎｍの厚みで形成する。 After forming the source region 50S and the drain region 50D, as shown in FIG. 22, a first insulating film 81 made of, for example, silicon oxide is formed on the surface of the gate electrode 20 and the upper surface of the semiconductor layer 50 by, for example, a CVD method. It is formed with a thickness of several tens of nm, for example, 10 nm to 30 nm.

第１絶縁膜８１を形成したのち、図２３に示したように、第１絶縁膜８１の表面に、例えばＣＶＤ法により、第１絶縁膜８１とはエッチングレートが異なる材料、例えば窒化シリコンよりなる第２絶縁膜８２を、数ｎｍないし数十ｎｍ、例えば５ｎｍないし３０ｎｍの厚みで形成する。 After forming the first insulating film 81, as shown in FIG. 23, the surface of the first insulating film 81 is made of a material having an etching rate different from that of the first insulating film 81, for example, silicon nitride, by, for example, a CVD method. The second insulating film 82 is formed with a thickness of several nm to several tens of nm, for example, 5 nm to 30 nm.

第２絶縁膜８２を形成したのち、図２４に示したように、第２絶縁膜８２の上に、例えばＣＶＤにより、酸化シリコンよりなる第３絶縁膜８３を、例えば５００ｎｍないし１０００ｎｍの厚みで形成する。 After forming the second insulating film 82, as shown in FIG. 24, a third insulating film 83 made of silicon oxide is formed on the second insulating film 82, for example, by CVD, with a thickness of, for example, 500 nm to 1000 nm. do.

第３絶縁膜８３を形成したのち、図２５に示したように、フォトリソグラフィおよびエッチングにより第３絶縁膜８３，第２絶縁膜８２および第１絶縁膜８１の一部を除去し、ソース領域５０Ｓおよびドレイン領域５０ＤにコンタクトホールＨ１を形成する。コンタクトホールＨ１は、図１４の平面図に示したように、ゲート電極２０のフィンガー部２１と平行に設けられる。 After forming the third insulating film 83, as shown in FIG. 25, a part of the third insulating film 83, the second insulating film 82, and the first insulating film 81 is removed by photolithography and etching, and the source region 50S is formed. And a contact hole H1 is formed in the drain region 50D. As shown in the plan view of FIG. 14, the contact hole H1 is provided in parallel with the finger portion 21 of the gate electrode 20.

コンタクトホールＨ１を形成したのち、図２６に示したように、高濃度のヒ素（Ａｓ）またはリン（Ｐ）のインプランテーションＩＭＰＬにより、低抵抗領域５１Ｓ，５１Ｄを形成する。 After forming the contact hole H1, as shown in FIG. 26, the low resistance regions 51S and 51D are formed by the implantation IMPL of high concentration arsenic (As) or phosphorus (P).

低抵抗領域５１Ｓ，５１Ｄを形成したのち、図２７に示したように、コンタクトホールＨ１内に、チタン層、窒化チタン層およびタングステン層の積層構造をもつコンタクトプラグ６０Ｓ，６０Ｄを形成する。コンタクトプラグ６０Ｓ，６０Ｄは、ソース領域５０Ｓおよびドレイン領域５０Ｄの上に設けられる。また、コンタクトプラグ６０Ｓ，６０Ｄは、図１４の平面図に示したように、ゲート電極２０のフィンガー部２１と平行に設けられる。 After forming the low resistance regions 51S and 51D, as shown in FIG. 27, the contact plugs 60S and 60D having a laminated structure of a titanium layer, a titanium nitride layer and a tungsten layer are formed in the contact hole H1. The contact plugs 60S and 60D are provided on the source region 50S and the drain region 50D. Further, the contact plugs 60S and 60D are provided in parallel with the finger portion 21 of the gate electrode 20 as shown in the plan view of FIG.

コンタクトプラグ６０Ｓ，６０Ｄを形成したのち、図２８に示したように、コンタクトプラグ６０Ｓ，６０Ｄの上に、第１メタルＭ１として、アルミニウム（Ａｌ）よりなるソース電極３０Ｓおよびドレイン電極３０Ｄを形成する。ソース電極３０Ｓのフィンガー部３１Ｓおよびドレイン電極３０Ｄのフィンガー部３１Ｄは、図１４の平面図に示したように、ゲート電極２０のフィンガー部２１と平行に設けられる。 After forming the contact plugs 60S and 60D, as shown in FIG. 28, a source electrode 30S and a drain electrode 30D made of aluminum (Al) are formed as the first metal M1 on the contact plugs 60S and 60D. The finger portion 31S of the source electrode 30S and the finger portion 31D of the drain electrode 30D are provided in parallel with the finger portion 21 of the gate electrode 20 as shown in the plan view of FIG.

ソース電極３０Ｓおよびドレイン電極３０Ｄを形成したのち、図２９に示したように、第３絶縁膜８３の上面および第１メタルＭ１の表面に、例えばＣＶＤ法により、酸化シリコンよりなる第４絶縁膜８４を形成する。 After forming the source electrode 30S and the drain electrode 30D, as shown in FIG. 29, the fourth insulating film 84 made of silicon oxide is formed on the upper surface of the third insulating film 83 and the surface of the first metal M1, for example, by a CVD method. To form.

第４絶縁膜８４を形成したのち、図３０に示したように、フォトリソグラフィおよびドライエッチングにより、開口Ｐを形成する。開口Ｐは、半導体層５０のＸＹ面内方向において第１メタルＭ１の間の領域、具体的には、ソース電極３０Ｓおよびドレイン電極３０Ｄの間の領域（ゲート電極２０のフィンガー部２１の上方）に形成する。開口Ｐの幅ＷＰは、例えば１００ｎｍないし１０００ｎｍとする。このとき、第２絶縁膜８２がエッチングストッパーとして機能し、開口Ｐのエッチングは、酸化シリコンよりなる第４絶縁膜８４および第３絶縁膜８３を貫通して進み、第２絶縁膜８２の上面で停止する。 After forming the fourth insulating film 84, the opening P is formed by photolithography and dry etching as shown in FIG. The opening P is formed in a region between the first metal M1 in the in-plane direction of the semiconductor layer 50, specifically, a region between the source electrode 30S and the drain electrode 30D (above the finger portion 21 of the gate electrode 20). Form. The width WP of the opening P is, for example, 100 nm to 1000 nm. At this time, the second insulating film 82 functions as an etching stopper, and the etching of the opening P proceeds through the fourth insulating film 84 and the third insulating film 83 made of silicon oxide, and on the upper surface of the second insulating film 82. Stop.

開口Ｐを形成したのち、図３１に示したように、第４絶縁膜８４の上に、例えばＣＶＤ法により、酸化シリコンよりなる第５絶縁膜８５を形成する。第５絶縁膜８５は、開口Ｐの上部にオーバーハングしながら堆積する。よって、開口Ｐ内に第５絶縁膜８５が埋まる前に、開口Ｐの上部が第５絶縁膜８５で閉塞され、開口Ｐ内に気密封止された空隙ＡＧが形成される。開口Ｐの側面および底面は、第５絶縁膜８５で被覆されていてもよい。空隙ＡＧは、第３絶縁膜８３，第４絶縁膜８４および第５絶縁膜８５（酸化シリコン、誘電率３．９）よりも誘電率が低く、低誘電率領域７０としての機能を有する。空隙ＡＧ内には、空気（誘電率１．０）が存在していてもよいし真空でもよく、特に限定されない。空隙ＡＧすなわち低誘電率領域７０は、第１メタルＭ１の下面よりも下方の第１領域Ａ１と、第１メタルＭ１の下面と上面との間の第２領域Ａ２と、第１メタルの上面よりも上方の第３領域Ａ３とにわたって連続して一体に設けられる。 After forming the opening P, as shown in FIG. 31, a fifth insulating film 85 made of silicon oxide is formed on the fourth insulating film 84 by, for example, a CVD method. The fifth insulating film 85 is deposited on the upper part of the opening P while overhanging. Therefore, before the fifth insulating film 85 is buried in the opening P, the upper portion of the opening P is closed by the fifth insulating film 85, and an airtightly sealed void AG is formed in the opening P. The side surface and the bottom surface of the opening P may be covered with the fifth insulating film 85. The void AG has a lower dielectric constant than the third insulating film 83, the fourth insulating film 84, and the fifth insulating film 85 (silicon oxide, dielectric constant 3.9), and has a function as a low dielectric constant region 70. Air (dielectric constant 1.0) may be present in the gap AG or may be a vacuum, and is not particularly limited. The void AG, that is, the low dielectric constant region 70 is formed from the first region A1 below the lower surface of the first metal M1, the second region A2 between the lower surface and the upper surface of the first metal M1, and the upper surface of the first metal. Is continuously and integrally provided with the upper third region A3.

そののち、図７に示したように、第５絶縁膜８５の上に、必要に応じて第６絶縁膜８６を形成する。なお、図示しないが、第５絶縁膜８５上に、第１メタルＭ１と同様に絶縁膜の形成および金属層の形成を順次行うことにより、第２メタルＭ２，第３メタルＭ３等を形成してもよい。以上により、図７に示した電界効果トランジスタ１０が完成する。 After that, as shown in FIG. 7, a sixth insulating film 86 is formed on the fifth insulating film 85, if necessary. Although not shown, the second metal M2, the third metal M3, and the like are formed on the fifth insulating film 85 by sequentially forming the insulating film and the metal layer in the same manner as the first metal M1. May be good. As a result, the field effect transistor 10 shown in FIG. 7 is completed.

この電界効果トランジスタ１０では、半導体層５０のＸＹ面内方向において第１メタルＭ１の間の領域に、積層方向Ｚにおいて、第１メタルＭ１の下面よりも下方の第１領域Ａ１と、第１メタルＭ１の下面と上面との間の第２領域Ａ２と、第１メタルＭ１の上面よりも上方の第３領域Ａ３とに、低誘電率領域７０が設けられている。よって、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭ、または、第１メタルＭ１どうしの間に生じる容量（配線間容量）ＣＭＭ１などが小さくなり、オフ容量の外部成分Ｃｅｘが低減される。 In the field effect transistor 10, the first region A1 below the lower surface of the first metal M1 and the first metal in the region between the first metal M1 in the in-plane direction of the semiconductor layer 50 and the lower surface of the first metal M1 in the stacking direction Z. A low dielectric constant region 70 is provided in a second region A2 between the lower surface and the upper surface of the M1 and a third region A3 above the upper surface of the first metal M1. Therefore, the capacitance between the gate electrode 20 and the contact plugs 60S and 60D, the capacitance CgM between the gate electrode 20 and the first metal M1, or the capacitance (inter-wiring capacitance) CMM1 generated between the first metal M1s. Etc. are reduced, and the off-capacity external component Cex is reduced.

このように本実施の形態では、半導体層５０のＸＹ面内方向において第１メタルＭ１の間の領域に、積層方向Ｚにおいて少なくとも第１メタルＭ１の下面よりも下方の第１領域Ａ１に低誘電率領域７０を設けるようにしている。よって、オフ容量の外部成分Ｃｅｘを低減することが可能となり、オン抵抗とオフ容量との積（ＲｏｎＣｏｆｆ）を低減し、高周波スイッチ１の重要な特性である低損失化を促進することが可能となる。 As described above, in the present embodiment, the semiconductor layer 50 has a low dielectric constant in the region between the first metal M1 in the in-plane direction of the XY, and in the first region A1 below the lower surface of the first metal M1 at least in the stacking direction Z. The rate region 70 is provided. Therefore, it is possible to reduce the external component CeX of the off capacitance, reduce the product (RonCoff) of the on resistance and the off capacitance, and promote the reduction of loss, which is an important characteristic of the high frequency switch 1. Become.

また、低誘電率領域７０を、積層方向Ｚにおいて、上述した第１領域Ａ１、第２領域Ａ２および第３領域Ａ３にわたって設けるようにしている。よって、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭ、第１メタルＭ１どうしの間に生じる容量（配線間容量）ＣＭＭ１などを抑え、オフ容量の外部成分Ｃｅｘをより低減することが可能となる。 Further, the low dielectric constant region 70 is provided over the above-mentioned first region A1, second region A2, and third region A3 in the stacking direction Z. Therefore, the capacitance between the gate electrode 20 and the contact plugs 60S and 60D, the capacitance CgM between the gate electrode 20 and the first metal M1, the capacitance (inter-wiring capacitance) CMM1 generated between the first metal M1 and the like can be determined. It is possible to suppress and further reduce the off-capacity external component Cex.

更に、半導体層５０の上に、エッチングレートの異なる複数の絶縁膜を含む少なくとも一層の絶縁膜８０を設けるようにしている。よって、複数の絶縁膜のエッチングレートの違いを利用して開口Ｐのエッチング停止位置を高精度に制御することが可能となる。よって、ゲート電極２０の表面が削られたり、ゲート電極２０の側面が削られエッチングがＳｉ表面まで達した場合に起こるＳｉ表面のドーズロスや、ゲート酸化膜２３のサイドエッチングによるゲート長のばらつき、それに起因して引き起こされる閾値電圧のばらつきの増大を抑え、電界効果トランジスタ１０を安定的に製造し、電界効果トランジスタ１０の信頼性を向上させることが可能となる。 Further, at least one insulating film 80 including a plurality of insulating films having different etching rates is provided on the semiconductor layer 50. Therefore, it is possible to control the etching stop position of the opening P with high accuracy by utilizing the difference in the etching rates of the plurality of insulating films. Therefore, the dose loss of the Si surface that occurs when the surface of the gate electrode 20 is scraped or the side surface of the gate electrode 20 is scraped and the etching reaches the Si surface, the variation of the gate length due to the side etching of the gate oxide film 23, and the variation of the gate length. It is possible to suppress the increase in the variation of the threshold voltage caused by the above, stably manufacture the field effect transistor 10, and improve the reliability of the field effect transistor 10.

加えて、少なくとも一層の絶縁膜８０の上面からゲート電極２０の上面に向けて開口Ｐを設け、この開口Ｐ内に低誘電率領域７０を設けるようにしている。よって、開口Ｐの幅ＷＰを広くとることが可能となる。従って、ゲート電極２０の近傍にウェットエッチングにより空隙を設ける場合に狭い空隙にエッチング溶液が入りづらいという問題点が解消される。これにより、ＳＯＩ基板５５のウェハ面内におけるエッチング均一性、電界効果トランジスタ１０の特性の均一性を向上させることが可能となる。 In addition, an opening P is provided from the upper surface of at least one layer of the insulating film 80 toward the upper surface of the gate electrode 20, and a low dielectric constant region 70 is provided in the opening P. Therefore, the width WP of the opening P can be widened. Therefore, when a gap is provided in the vicinity of the gate electrode 20 by wet etching, the problem that the etching solution is difficult to enter into the narrow gap is solved. This makes it possible to improve the etching uniformity of the SOI substrate 55 in the wafer surface and the uniformity of the characteristics of the field effect transistor 10.

（第２の実施の形態）
なお、上記第１の実施の形態では、コンタクトプラグ６０Ｓ，６０Ｄの上に、第１メタルＭ１のみを積層した場合について説明した。しかしながら、本開示は、図３２に示した電界効果トランジスタ１０Ａのように、第１メタルＭ１の上に第２メタルＭ２を積層した場合にも適用可能である。また、この場合には、低誘電率領域７０を第２メタルＭ２の間にも延長して設けることにより、第２メタルＭ２どうしの間の容量（配線間容量）ＣＭＭ２を低減し、オフ容量の外部成分Ｃｅｘを更に抑えることが可能である。 (Second Embodiment)
In the first embodiment, the case where only the first metal M1 is laminated on the contact plugs 60S and 60D has been described. However, the present disclosure is also applicable to the case where the second metal M2 is laminated on the first metal M1 as in the field effect transistor 10A shown in FIG. 32. Further, in this case, by extending the low dielectric constant region 70 also between the second metal M2, the capacitance (inter-wiring capacitance) CMM2 between the second metal M2 is reduced, and the off capacitance is increased. It is possible to further suppress the external component Cex.

第２メタルＭ２は、第４絶縁膜８４と第５絶縁膜８５との間に設けられている。第１メタルＭ１と第２メタルＭ２とはコンタクトプラグ９４により接続されている。また、少なくとも一層の絶縁膜８０は、第４絶縁膜８４の上面および第２メタルＭ２の表面を覆う第７絶縁膜８７を更に含んでいる。開口Ｐは、第７絶縁膜８７の上面から、第７絶縁膜８７、第４絶縁膜８４および第３絶縁膜８３を貫通し、第２絶縁膜８２の上面に達している。開口Ｐ内には、低誘電率領域７０として、第１の実施の形態と同様の空隙ＡＧが設けられている。 The second metal M2 is provided between the fourth insulating film 84 and the fifth insulating film 85. The first metal M1 and the second metal M2 are connected by a contact plug 94. Further, at least one layer of the insulating film 80 further includes a seventh insulating film 87 that covers the upper surface of the fourth insulating film 84 and the surface of the second metal M2. The opening P penetrates the seventh insulating film 87, the fourth insulating film 84, and the third insulating film 83 from the upper surface of the seventh insulating film 87, and reaches the upper surface of the second insulating film 82. In the opening P, a void AG similar to that of the first embodiment is provided as a low dielectric constant region 70.

空隙ＡＧは、積層方向Ｚにおいて、第１メタルＭ１の下面よりも下方の第１領域Ａ１と、第１メタルＭ１の下面と上面との間の第２領域Ａ２と、第１メタルＭ１の上面よりも上方の第３領域Ａ３とに設けられている。第３領域Ａ３において、空隙ＡＧは、第１メタルＭ１の間および第２メタルＭ２の間に設けられている。よって、本実施の形態では、上記第１の実施の形態と同様に、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭ、または、第１メタルＭ１どうしの間に生じる容量（配線間容量）ＣＭＭ１が抑えられることに加えて、第２メタルＭ２どうしの間に生じる容量（配線間容量）ＣＭＭ２も抑えられ、オフ容量の外部成分Ｃｅｘが低減される。 The gap AG is formed from the first region A1 below the lower surface of the first metal M1, the second region A2 between the lower surface and the upper surface of the first metal M1, and the upper surface of the first metal M1 in the stacking direction Z. Is also provided in the upper third region A3. In the third region A3, the void AG is provided between the first metal M1 and between the second metal M2. Therefore, in the present embodiment, the capacitance between the gate electrode 20 and the contact plugs 60S and 60D or the capacitance CgM between the gate electrode 20 and the first metal M1 or the capacitance CgM between the gate electrode 20 and the first metal M1 is the same as in the first embodiment. In addition to suppressing the capacitance (inter-wiring capacitance) CMM1 generated between the first metal M1, the capacitance (inter-wiring capacitance) CMM2 generated between the second metal M2 is also suppressed, and an external component of off-capacity is suppressed. Cex is reduced.

（第３の実施の形態）
また、上記第１の実施の形態では、低誘電率領域７０が、第１絶縁膜８１および第２絶縁膜８２のうちゲート電極２０の表面を覆う部分の幅Ｗ８２以下の幅Ｗ７０で設けられている場合について説明した。しかしながら、ゲート電極２０のフィンガー部２１の幅を小さくした場合には、図３３に示した電界効果トランジスタ１０Ｂのように、低誘電率領域７０は、第１絶縁膜８１および第２絶縁膜８２のうちゲート電極２０の表面を覆う部分の幅Ｗ８２よりも大きい幅Ｗ７０で設けられていることも可能である。 (Third Embodiment)
Further, in the first embodiment, the low dielectric constant region 70 is provided with a width W70 equal to or less than the width W82 of the portion of the first insulating film 81 and the second insulating film 82 that covers the surface of the gate electrode 20. I explained the case where there is. However, when the width of the finger portion 21 of the gate electrode 20 is reduced, the low dielectric constant region 70 is formed in the first insulating film 81 and the second insulating film 82 as in the field effect transistor 10B shown in FIG. 33. It is also possible that the gate electrode 20 is provided with a width W70 larger than the width W82 of the portion covering the surface of the gate electrode 20.

（第４の実施の形態）
更に、上記第１の実施の形態では、低誘電率領域７０として、開口Ｐ内に気密封止された空隙ＡＧを設ける場合について説明した。しかしながら、低誘電率領域７０は空隙ＡＧに限られず、第３絶縁膜８３および第４絶縁膜８４（開口Ｐが貫通する絶縁膜）よりも低誘電率の材料により構成されていてもよい。具体的には、例えば第３絶縁膜８３および第４絶縁膜８４が酸化シリコン（ＳｉＯ2、誘電率３．９）膜である場合には、第５絶縁膜８５をＳｉＯＣ（炭素が添加された酸化シリコン、誘電率２．９）により構成し、開口Ｐの少なくとも一部を第５絶縁膜８５で埋め込むようにすることも可能である。例えば図３４に示した電界効果トランジスタ１０Ｃのように、低誘電率領域７０のうち第１領域Ａ１および第２領域Ａ２は、第３絶縁膜８３および第４絶縁膜８４よりも低誘電率の第５絶縁膜８５により埋め込まれていてもよい。また、低誘電率領域７０のうち第３領域Ａ３には空隙ＡＧが設けられていてもよい。 (Fourth Embodiment)
Further, in the first embodiment, the case where the airtightly sealed void AG is provided in the opening P as the low dielectric constant region 70 has been described. However, the low dielectric constant region 70 is not limited to the void AG, and may be made of a material having a lower dielectric constant than the third insulating film 83 and the fourth insulating film 84 (the insulating film through which the opening P penetrates). Specifically, for example, when the third insulating film 83 and the fourth insulating film 84 are silicon oxide (SiO 2 , dielectric constant 3.9) films, the fifth insulating film 85 is SiOC (carbon added). It is also possible to use silicon oxide and a dielectric constant of 2.9) so that at least a part of the opening P is embedded in the fifth insulating film 85. For example, as in the field effect transistor 10C shown in FIG. 34, the first region A1 and the second region A2 of the low dielectric constant region 70 have a lower dielectric constant than the third insulating film 83 and the fourth insulating film 84. 5 It may be embedded by the insulating film 85. Further, a void AG may be provided in the third region A3 of the low dielectric constant region 70.

（第５の実施の形態）
加えて、上記第１の実施の形態では、低誘電率領域７０が、ゲート電極２０のフィンガー部２１と平行に延長されている場合について説明した。しかしながら、図３５ないし図３７に示した電界効果トランジスタ１０Ｄのように、低誘電率領域７０は、ゲート電極２０のフィンガー部２１に対して交差する方向、例えばゲート電極２０のフィンガー部２１に対して垂直な方向（Ｘ方向）に延長されていてもよい。これにより、ゲート電極２０と開口Ｐおよび低誘電率領域７０との合わせずれの影響を小さくすることが可能となる。また、この場合、低誘電率領域７０は、ゲート電極２０のフィンガー部２１の延長方向（Ｙ方向）に沿って複数並べて配置されていてもよい。 (Fifth Embodiment)
In addition, in the first embodiment, the case where the low dielectric constant region 70 is extended in parallel with the finger portion 21 of the gate electrode 20 has been described. However, as in the field effect transistor 10D shown in FIGS. 35 to 37, the low dielectric constant region 70 intersects the finger portion 21 of the gate electrode 20, for example, with respect to the finger portion 21 of the gate electrode 20. It may be extended in the vertical direction (X direction). This makes it possible to reduce the influence of misalignment between the gate electrode 20, the opening P, and the low dielectric constant region 70. Further, in this case, a plurality of low dielectric constant regions 70 may be arranged side by side along the extension direction (Y direction) of the finger portion 21 of the gate electrode 20.

図３８ないし図４２は、本実施の形態に係る電界効果トランジスタ１０Ｄの製造方法を工程順に表したものである。なお、第１の実施の形態と重複する工程については図１９ないし図３１を参照して説明する。 38 to 42 show the manufacturing method of the field effect transistor 10D according to the present embodiment in the order of processes. The steps overlapping with the first embodiment will be described with reference to FIGS. 19 to 31.

まず、図３８および図３９に示したように、第１の実施の形態と同様にして、図１９ないし図２９に示した工程により、半導体層５０の上面側にゲート電極２０を形成し、半導体層５０にソース領域５０Ｓおよびドレイン領域５０Ｄを形成したのち、第１絶縁膜８１ないし第３絶縁膜８３、コンタクトプラグ６０Ｓ，６０Ｄ、第１メタルＭ１および第４絶縁膜８４を形成する。 First, as shown in FIGS. 38 and 39, the gate electrode 20 is formed on the upper surface side of the semiconductor layer 50 by the steps shown in FIGS. 19 to 29 in the same manner as in the first embodiment, and the semiconductor is formed. After forming the source region 50S and the drain region 50D in the layer 50, the first insulating film 81 to the third insulating film 83, the contact plugs 60S and 60D, the first metal M1 and the fourth insulating film 84 are formed.

次いで、図４０ないし図４２に示したように、第４絶縁膜８４の上にレジスト膜Ｒ１を形成し、このレジスト膜Ｒ１をマスクとしたドライエッチングにより開口Ｐを形成する。 Next, as shown in FIGS. 40 to 42, a resist film R1 is formed on the fourth insulating film 84, and an opening P is formed by dry etching using the resist film R1 as a mask.

続いて、レジスト膜Ｒ１を除去し、図３５ないし図３７に示したように、第４絶縁膜８４の上に第５絶縁膜８５を形成し、開口Ｐの上部を第５絶縁膜８５で閉塞させ、開口Ｐ内に気密封止された空隙ＡＧを形成する。以上により、図３５ないし図３７に示した電界効果トランジスタ１０Ｄが完成する。 Subsequently, the resist film R1 is removed, a fifth insulating film 85 is formed on the fourth insulating film 84, and the upper portion of the opening P is closed with the fifth insulating film 85, as shown in FIGS. 35 to 37. To form an airtightly sealed void AG in the opening P. As a result, the field effect transistor 10D shown in FIGS. 35 to 37 is completed.

（第６の実施の形態）
更にまた、上記第１の実施の形態では、図１４に示したように、低誘電率領域７０（空隙ＡＧ等）が、アクティブ領域ＡＡ内のゲート電極２０のフィンガー部２１の上方に設けられている場合について説明した。しかしながら、図４３に示した電界効果トランジスタ１０Ｅのように、低誘電率領域７０は、フィンガー部２１の上方または、連結部２２の少なくとも一部の上方に設けられていることも可能である。具体的には、低誘電率領域７０は、連結部２２のうち、ドレイン電極３０Ｄのフィンガー部３１Ｄおよび連結部３２Ｄを回避した領域の上方に設けられていることが好ましい。なお、図４３では、ゲート電極２０のフィンガー部２１の上方の低誘電率領域７０は省略している。 (Sixth Embodiment)
Furthermore, in the first embodiment, as shown in FIG. 14, a low dielectric constant region 70 (void AG or the like) is provided above the finger portion 21 of the gate electrode 20 in the active region AA. I explained the case where there is. However, as in the field effect transistor 10E shown in FIG. 43, the low dielectric constant region 70 may be provided above the finger portion 21 or above at least a part of the connecting portion 22. Specifically, the low dielectric constant region 70 is preferably provided above the region of the connecting portion 22 that avoids the finger portion 31D and the connecting portion 32D of the drain electrode 30D. In FIG. 43, the low dielectric constant region 70 above the finger portion 21 of the gate electrode 20 is omitted.

（適用例）
図４４は、無線通信装置の一例を表したものである。この無線通信装置３は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。無線通信装置３は、例えば、アンテナＡＮＴと、高周波スイッチ１と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ−ＬＡＮ；Wireless Local Area Network ）、Bluetooth （登録商標）、他）とを有している。高周波スイッチ１は、第１の実施の形態において図１ないし図５を参照して説明した高周波スイッチ１により構成されている。高周波集積回路ＲＦＩＣとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。 (Application example)
FIG. 44 shows an example of a wireless communication device. The wireless communication device 3 is a mobile phone system having multiple functions such as voice, data communication, and LAN connection. The wireless communication device 3 includes, for example, an antenna ANT, a high frequency switch 1, a high power amplifier HPA, a high frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), a base band unit BB, an audio output unit MIC, and a data output unit. It has a DT and an interface unit I / F (for example, wireless LAN (W-LAN; Wireless Local Area Network), Bluetooth (registered trademark), etc.). The high frequency switch 1 is configured by the high frequency switch 1 described with reference to FIGS. 1 to 5 in the first embodiment. The high-frequency integrated circuit RFIC and the baseband portion BB are connected by an interface portion I / F.

この無線通信装置３では、送信時、すなわち、無線通信装置３の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、および高周波スイッチ１を介してアンテナＡＮＴへと出力される。 In the wireless communication device 3, when transmitting, that is, when the transmission signal is output from the transmission system of the wireless communication device 3 to the antenna ANT, the transmission signal output from the baseband unit BB is the high frequency integrated circuit RFIC. It is output to the antenna ANT via the high power amplifier HPA and the high frequency switch 1.

受信時、すなわち、アンテナＡＮＴで受信した信号を無線通信装置３の受信系へ入力させる場合には、受信信号は、高周波スイッチ１および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。 At the time of reception, that is, when the signal received by the antenna ANT is input to the receiving system of the wireless communication device 3, the received signal is input to the baseband unit BB via the high frequency switch 1 and the high frequency integrated circuit RFIC. The signal processed by the baseband unit BB is output from an audio output unit MIC, a data output unit DT, and an output unit such as an interface unit I / F.

以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。 Although the present disclosure has been described above with reference to the embodiments, the present disclosure is not limited to the above-described embodiments, and various modifications can be made.

更に、例えば、上記実施の形態では、高周波スイッチ１、電界効果トランジスタ１０、および無線通信措置３の構成を具体的に挙げて説明したが、これらは、図示した構成要素を全て備えるものに限定されるものではない。また、一部の構成要素を他の構成要素に置換することも可能である。 Further, for example, in the above embodiment, the configurations of the high frequency switch 1, the field effect transistor 10, and the wireless communication measure 3 have been specifically described, but these are limited to those including all the illustrated components. It's not something. It is also possible to replace some components with other components.

加えて、上記実施の形態では、電界効果トランジスタ１０を無線通信装置３の高周波スイッチ１に適用した場合について説明したが、電界効果トランジスタ１０は高周波スイッチ（ＲＦ−ＳＷ）のほか、ＰＡ（Power Amplifier ）などの他の高周波デバイスにも適用可能である。 In addition, in the above embodiment, the case where the field effect transistor 10 is applied to the high frequency switch 1 of the wireless communication device 3 has been described. However, the field effect transistor 10 has a high frequency switch (RF-SW) and a PA (Power Amplifier). ) And other high frequency devices.

更にまた、上記実施の形態において説明した各層の形状、材料および厚み、または成膜方法等は限定されるものではなく、他の形状、材料および厚みとしてもよく、または他の成膜方法としてもよい。 Furthermore, the shape, material and thickness of each layer described in the above embodiment, the film forming method and the like are not limited, and may be another shape, material and thickness, or may be another film forming method. good.

更にまた、例えば、上記実施の形態では、ＳＯＩ基板５５の支持基板５３が高抵抗シリコン基板である場合について説明した。しかしながら、ＳＯＩ基板５５は、サファイアよりなる支持基板５３を有する、いわゆるＳＯＳ（Silicon on Sapphire ）基板でもよい。サファイアよりなる支持基板５３は絶縁性なので、ＳＯＳ基板上に形成された電界効果トランジスタ１０は、ＧａＡｓなどの化合物系ＦＥＴにより近い特性を示す。なお、本開示は、ＳＯＩ基板またはＳＯＳ基板に限られず、バルク基板に電界効果トランジスタ１０を形成する場合にも適用可能である。 Furthermore, for example, in the above embodiment, the case where the support substrate 53 of the SOI substrate 55 is a high resistance silicon substrate has been described. However, the SOI substrate 55 may be a so-called SOS (Silicon on Sapphire) substrate having a support substrate 53 made of sapphire. Since the support substrate 53 made of sapphire is insulating, the field effect transistor 10 formed on the SOS substrate exhibits characteristics closer to those of a compound FET such as GaAs. The present disclosure is not limited to the SOI substrate or the SOS substrate, and is also applicable to the case where the field effect transistor 10 is formed on the bulk substrate.

なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。 It should be noted that the effects described in the present specification are merely examples and are not limited, and other effects may be obtained.

なお、本技術は以下のような構成もとることができる。
（１）
ゲート電極と、
前記ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層と、
前記ソース領域および前記ドレイン領域の上に設けられたコンタクトプラグと、
前記コンタクトプラグの上に積層された第１メタルと、
前記半導体層の面内方向において前記第１メタルの間の領域に設けられると共に、積層方向において少なくとも前記第１メタルの下面よりも下方の第１領域に設けられた低誘電率領域と
を備えた電界効果トランジスタ。
（２）
前記低誘電率領域は、積層方向において、前記第１領域と、前記第１メタルの下面と前記第１メタルの上面との間の第２領域とに設けられている
前記（１）記載の電界効果トランジスタ。
（３）
前記低誘電率領域は、積層方向において、前記第１領域および前記第２領域と、前記第１メタルの上面よりも上方の第３領域とに設けられている
前記（２）記載の電界効果トランジスタ。
（４）
前記半導体層の上に設けられた少なくとも一層の絶縁膜と、
前記少なくとも一層の絶縁膜の上面から前記ゲート電極の上面に向けて設けられた開口と
を更に備え、
前記低誘電率領域は、前記開口内に設けられている
前記（３）記載の電界効果トランジスタ。
（５）
前記少なくとも一層の絶縁膜は、エッチングレートの異なる複数の絶縁膜を含む
前記（４）記載の電界効果トランジスタ。
（６）
前記少なくとも一層の絶縁膜は、
前記ゲート電極の表面および前記半導体層の上面を覆う第１絶縁膜と、
前記第１絶縁膜の表面を覆う第２絶縁膜と、
前記第２絶縁膜の表面と前記第１メタルの下面との間に設けられた第３絶縁膜と、
を含み、
前記第２絶縁膜は、前記第１絶縁膜および前記第３絶縁膜とはエッチングレートの異なる材料により構成され、
前記開口は、少なくとも前記第３絶縁膜を貫通して前記第２絶縁膜の上面に達している
前記（４）または（５）記載の電界効果トランジスタ。
（７）
前記少なくとも一層の絶縁膜は、前記第３絶縁膜の上面および前記第１メタルの表面を覆う第４絶縁膜を更に含み、
前記開口は、前記第４絶縁膜の上面から前記第２絶縁膜の上面に達している
前記（６）記載の電界効果トランジスタ。
（８）
前記少なくとも一層の絶縁膜は、前記第４絶縁膜の上に、第５絶縁膜を更に含み、
前記開口内の少なくとも一部に、前記低誘電率領域として、空隙が設けられ、
前記空隙の上部は、前記第５絶縁膜により閉塞されている
前記（７）記載の電界効果トランジスタ。
（９）
前記第５絶縁膜は、前記開口の側面および底面を被覆している
前記（８）記載の電界効果トランジスタ。
（１０）
前記低誘電率領域は、前記第１絶縁膜および前記第２絶縁膜のうち前記ゲート電極の表面を覆う部分の幅以下の幅で設けられている
前記（６）ないし（９）のいずれかに記載の電界効果トランジスタ。
（１１）
前記ゲート電極は、一方向に延長されており、
前記コンタクトプラグ、前記第１メタルおよび前記低誘電率領域は、前記ゲート電極に対して平行に延長されている
前記（１）ないし（１０）のいずれかに記載の電界効果トランジスタ。
（１２）
前記半導体層に前記ソース領域および前記ドレイン領域が設けられた素子領域と、
多層配線部を有する配線領域と、
前記素子領域および前記配線領域を区画する素子分離層と
を更に備え、
前記低誘電率領域は、前記素子領域内に設けられている
前記（１）ないし（１１）のいずれかに記載の電界効果トランジスタ。
（１３）
前記素子領域および前記配線領域を含むアクティブ領域と、
前記アクティブ領域の外側に設けられ、前記素子分離層が設けられた素子分離領域と
を備え、
前記素子分離領域は、前記素子分離層上に、前記ゲート電極に接続されたゲートコンタクトを有し、
前記低誘電率領域は、前記ゲートコンタクトを回避して設けられている
前記（１２）記載の電界効果トランジスタ。
（１４）
前記第４絶縁膜と前記第５絶縁膜との間に、第２メタルを更に備え、
前記少なくとも一層の絶縁膜は、前記第４絶縁膜の上面および前記第２メタルの表面を覆う第７絶縁膜を更に含み、
前記開口は、前記第７絶縁膜の上面から前記第２絶縁膜の上面に達している
前記（８）記載の電界効果トランジスタ。
（１５）
前記低誘電率領域は、前記第１絶縁膜および前記第２絶縁膜のうち前記ゲート電極の表面を覆う部分の幅よりも大きい幅で設けられている
前記（６）ないし（９）のいずれかに記載の電界効果トランジスタ。
（１６）
前記開口の少なくとも一部に、前記低誘電率領域として、前記第３絶縁膜および前記第４絶縁膜よりも誘電率の低い材料よりなる第５絶縁膜が埋め込まれている
前記（７）記載の電界効果トランジスタ。
（１７）
前記ゲート電極は、一方向に延長されており、
前記コンタクトプラグおよび前記第１メタルは、前記ゲート電極に対して平行に延長され、
前記低誘電率領域は、前記ゲート電極に対して交差する方向に延長されている
前記（１）ないし（１６）のいずれかに記載の電界効果トランジスタ。
（１８）
前記ゲート電極は、同一方向に延長された複数のフィンガー部と、前記複数のフィンガー部を連結する連結部とを有し、
前記低誘電率領域は、前記フィンガー部の上方または前記連結部の少なくとも一部の上方に設けられている
前記（１）ないし（１７）のいずれかに記載の電界効果トランジスタ。
（１９）
高周波デバイス用電界効果トランジスタである
前記（１）ないし（１８）のいずれかに記載の電界効果トランジスタ。
（２０）
半導体層の上面側にゲート電極を形成する工程と、
前記半導体層に、前記ゲート電極を間にしてソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域の上にコンタクトプラグを設ける工程と、
前記コンタクトプラグの上に第１メタルを積層する工程と、
前記半導体層の面内方向において前記第１メタルの間の領域に、積層方向において少なくとも前記第１メタルの下面よりも下方の第１領域に低誘電率領域を設ける工程と
を含む電界効果トランジスタの製造方法。 The present technology can have the following configurations.
(1)
With the gate electrode
A semiconductor layer having a source region and a drain region with the gate electrode in between,
With the contact plugs provided above the source area and the drain area,
The first metal laminated on the contact plug and
The semiconductor layer is provided with a low dielectric constant region provided in a region between the first metals in the in-plane direction and at least in a first region below the lower surface of the first metal in the stacking direction. Field effect transistor.
(2)
The electric field according to (1), wherein the low dielectric constant region is provided in the first region and a second region between the lower surface of the first metal and the upper surface of the first metal in the stacking direction. Effect transistor.
(3)
The field effect transistor according to (2), wherein the low dielectric constant region is provided in the first region, the second region, and the third region above the upper surface of the first metal in the stacking direction. ..
(4)
With at least one insulating film provided on the semiconductor layer,
Further provided with an opening provided from the upper surface of the at least one layer of the insulating film toward the upper surface of the gate electrode.
The field effect transistor according to (3) above, wherein the low dielectric constant region is provided in the opening.
(5)
The field effect transistor according to (4) above, wherein the at least one layer of the insulating film includes a plurality of insulating films having different etching rates.
(6)
The at least one layer of the insulating film is
A first insulating film covering the surface of the gate electrode and the upper surface of the semiconductor layer, and
A second insulating film that covers the surface of the first insulating film and
A third insulating film provided between the surface of the second insulating film and the lower surface of the first metal, and
Including
The second insulating film is made of a material having an etching rate different from that of the first insulating film and the third insulating film.
The field effect transistor according to (4) or (5), wherein the opening penetrates at least the third insulating film and reaches the upper surface of the second insulating film.
(7)
The at least one layer of the insulating film further includes a fourth insulating film that covers the upper surface of the third insulating film and the surface of the first metal.
The field effect transistor according to (6), wherein the opening reaches from the upper surface of the fourth insulating film to the upper surface of the second insulating film.
(8)
The at least one layer of the insulating film further includes a fifth insulating film on the fourth insulating film.
A gap is provided as the low dielectric constant region in at least a part of the opening.
The field effect transistor according to (7) above, wherein the upper part of the gap is closed by the fifth insulating film.
(9)
The field effect transistor according to (8) above, wherein the fifth insulating film covers the side surface and the bottom surface of the opening.
(10)
The low dielectric constant region is provided in any of the above (6) to (9) provided with a width equal to or less than the width of the portion of the first insulating film and the second insulating film that covers the surface of the gate electrode. The described field effect transistor.
(11)
The gate electrode is extended in one direction and
The field effect transistor according to any one of (1) to (10), wherein the contact plug, the first metal, and the low dielectric constant region are extended in parallel with the gate electrode.
(12)
An element region in which the source region and the drain region are provided in the semiconductor layer, and
A wiring area with a multi-layer wiring section and
Further provided with an element separation layer for partitioning the element region and the wiring region,
The field effect transistor according to any one of (1) to (11), wherein the low dielectric constant region is provided in the element region.
(13)
An active region including the element region and the wiring region,
It is provided with an element separation region provided outside the active region and provided with the element separation layer.
The element separation region has a gate contact connected to the gate electrode on the element separation layer.
The field effect transistor according to (12), wherein the low dielectric constant region is provided so as to avoid the gate contact.
(14)
A second metal is further provided between the fourth insulating film and the fifth insulating film.
The at least one layer of the insulating film further includes a seventh insulating film that covers the upper surface of the fourth insulating film and the surface of the second metal.
The field effect transistor according to (8), wherein the opening reaches from the upper surface of the seventh insulating film to the upper surface of the second insulating film.
(15)
The low dielectric constant region is provided with a width larger than the width of the portion of the first insulating film and the second insulating film that covers the surface of the gate electrode. The field effect transistor according to.
(16)
The fifth insulating film made of a material having a dielectric constant lower than that of the third insulating film and the fourth insulating film is embedded in at least a part of the opening as the low dielectric constant region. Field effect transistor.
(17)
The gate electrode is extended in one direction and
The contact plug and the first metal extend parallel to the gate electrode.
The field-effect transistor according to any one of (1) to (16), wherein the low dielectric constant region extends in a direction intersecting with the gate electrode.
(18)
The gate electrode has a plurality of finger portions extending in the same direction and a connecting portion for connecting the plurality of finger portions.
The field effect transistor according to any one of (1) to (17), wherein the low dielectric constant region is provided above the finger portion or at least a part above the connecting portion.
(19)
The field-effect transistor according to any one of (1) to (18) above, which is a field-effect transistor for high-frequency devices.
(20)
The process of forming the gate electrode on the upper surface side of the semiconductor layer and
A step of forming a source region and a drain region in the semiconductor layer with the gate electrode in between, and
A step of providing a contact plug on the source region and the drain region, and
The process of laminating the first metal on the contact plug and
A field-effect transistor that includes a step of providing a low dielectric constant region in a region between the first metals in the in-plane direction of the semiconductor layer and at least in a first region below the lower surface of the first metal in the stacking direction. Production method.

１…高周波スイッチ、３…無線通信装置、１０，１０Ａ〜１０Ｅ…電界効果トランジスタ、２０…ゲート電極、２１…フィンガー部、２２…連結部、２３…ゲート酸化膜、２４…ゲートコンタクトプラグ、２５…ゲートコンタクト層、３０Ｓ…ソース電極、３１Ｓ…フィンガー部、３２Ｓ…連結部、３０Ｄ…ドレイン電極、３１Ｄ…フィンガー部、３２Ｄ…連結部、５０…半導体層、５０Ｓ…ソース領域、５０Ｄ…ドレイン領域、５１Ｓ，５１Ｄ…低抵抗領域、５２Ｓ，５２Ｄ…エクステンション領域、５３…支持基板、５４…埋込み酸化膜、５５…ＳＯＩ基板、６０Ｓ，６０Ｄ…コンタクトプラグ、７０…低誘電率領域、８０…少なくとも一層の絶縁膜、８１…第１絶縁膜、８２…第２絶縁膜、８３…第３絶縁膜、８４…第４絶縁膜、８５…第５絶縁膜、８６…第６絶縁膜、８７…第７絶縁膜、９０…多層配線部、９１…第１配線層、９２…第２配線層、９３…コンタクトプラグ、１００…素子分離層、Ａ１…第１領域、Ａ２…第２領域、Ａ３…第３領域、ＡＡ…アクティブ領域、ＡＡ１…素子領域、ＡＡ２…配線領域、ＡＢ…素子分離領域、ＡＧ…空隙、Ｍ１…第１メタル、Ｍ２…第２メタル、Ｐ…開口。 1 ... High frequency switch, 3 ... Wireless communication device, 10, 10A to 10E ... Field effect transistor, 20 ... Gate electrode, 21 ... Finger part, 22 ... Connecting part, 23 ... Gate oxide film, 24 ... Gate contact plug, 25 ... Gate contact layer, 30S ... source electrode, 31S ... finger part, 32S ... connecting part, 30D ... drain electrode, 31D ... finger part, 32D ... connecting part, 50 ... semiconductor layer, 50S ... source region, 50D ... drain region, 51S , 51D ... Low resistance region, 52S, 52D ... Extension region, 53 ... Support substrate, 54 ... Embedded oxide film, 55 ... SOI substrate, 60S, 60D ... Contact plug, 70 ... Low dielectric constant region, 80 ... At least one layer of insulation Film, 81 ... 1st insulating film, 82 ... 2nd insulating film, 83 ... 3rd insulating film, 84 ... 4th insulating film, 85 ... 5th insulating film, 86 ... 6th insulating film, 87 ... 7th insulating film , 90 ... multilayer wiring unit, 91 ... first wiring layer, 92 ... second wiring layer, 93 ... contact plug, 100 ... element separation layer, A1 ... first region, A2 ... second region, A3 ... third region, AA ... active region, AA1 ... element region, AA2 ... wiring region, AB ... element separation region, AG ... void, M1 ... first metal, M2 ... second metal, P ... opening.

Claims (21)

ゲート電極と、
前記ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層と、
前記ソース領域の上に設けられた第１コンタクトプラグおよび前記ドレイン領域の上に設けられた第２コンタクトプラグを含み、第１導電性材料を含む複数のコンタクトプラグと、
前記複数のコンタクトプラグの上にそれぞれ積層された複数の第１メタルと、
一層以上の絶縁膜と、
前記ゲート電極の上方に、前記ゲート電極の延長方向に沿って複数並べて配置された低誘電率領域と
を備え、
前記一層以上の絶縁膜が、
前記半導体層の面内方向において前記複数のコンタクトプラグの間の領域に設けられると共に、前記積層方向において前記複数の第１メタルの下面よりも下方に設けられた第１領域と、
前記半導体層の面内方向において前記複数のコンタクトプラグの間の領域に設けられると共に、前記積層方向において前記複数の第１メタルの上面と前記複数の第１メタルの下面との間に設けられた第２領域と、
前記半導体層の面内方向において前記複数のコンタクトプラグの間の領域に設けられると共に、前記積層方向において前記複数の第１メタルの上面よりも上方に設けられた第３領域と
を含み、
前記低誘電率領域は、前記第２領域と、前記第１領域もしくは前記第３領域またはその両方とに、前記積層方向において連続して一体に設けられている
電界効果トランジスタ。 With the gate electrode
A semiconductor layer having a source region and a drain region with the gate electrode in between,
A plurality of contact plugs including a first contact plug provided above the source region and a second contact plug provided above the drain region, including a first conductive material.
A plurality of first metals laminated on the plurality of contact plugs, respectively,
With more than one layer of insulating film,
Above the gate electrode, a plurality of low dielectric constant regions arranged side by side along the extension direction of the gate electrode are provided.
The insulating film of one or more layers
A first region provided in the region between the plurality of contact plugs in the in-plane direction of the semiconductor layer and below the lower surface of the plurality of first metals in the stacking direction.
It is provided in the region between the plurality of contact plugs in the in-plane direction of the semiconductor layer, and is provided between the upper surface of the plurality of first metals and the lower surface of the plurality of first metals in the stacking direction. The second area and
The semiconductor layer includes a third region provided in the region between the plurality of contact plugs in the in-plane direction and above the upper surface of the plurality of first metals in the stacking direction.
A field-effect transistor in which the low dielectric constant region is continuously and integrally provided in the second region, the first region, the third region, or both in the stacking direction. 前記低誘電率領域は、前記ゲート電極の延長方向に対して交差する方向に延長されている
請求項１記載の電界効果トランジスタ。 The low dielectric constant region, the electric field effect transistor according to claim 1, wherein which is extended in a direction crossing the extending direction of the gate electrode. 前記第１メタルは、前記第１導電性材料とは異なる第２導電性材料を含む
請求項１または２記載の電界効果トランジスタ。 The field effect transistor according to claim 1 or 2, wherein the first metal contains a second conductive material different from the first conductive material. 前記低誘電率領域は、空隙により構成されている
請求項１ないし３のいずれか１項に記載の電界効果トランジスタ。 The field effect transistor according to any one of claims 1 to 3, wherein the low dielectric constant region is composed of voids. 前記一層以上の絶縁膜は、第１絶縁膜および第２絶縁膜を有し、
前記第１絶縁膜は、少なくとも前記ゲート電極の側面に沿って延在し、
前記第１絶縁膜の少なくとも一部は、前記第２絶縁膜と前記ゲート電極との間に設けられている
請求項４記載の電界効果トランジスタ。 The one-layer or higher insulating film has a first insulating film and a second insulating film, and has a first insulating film and a second insulating film.
The first insulating film extends at least along the side surface of the gate electrode.
The field effect transistor according to claim 4, wherein at least a part of the first insulating film is provided between the second insulating film and the gate electrode. 前記第２絶縁膜は、少なくとも前記ゲート電極の側面に沿って延在している
請求項５記載の電界効果トランジスタ。 The field effect transistor according to claim 5, wherein the second insulating film extends at least along the side surface of the gate electrode. 前記一層以上の絶縁膜は、前記半導体層の面内方向において前記複数のコンタクトプラグの間の領域に設けられた第３絶縁膜を更に有し、
前記低誘電率領域は、空隙により構成され、
前記第３絶縁膜は、前記空隙の側部の外側に位置する
請求項５または６記載の電界効果トランジスタ。 The one-layer or higher insulating film further has a third insulating film provided in the region between the plurality of contact plugs in the in-plane direction of the semiconductor layer.
The low dielectric constant region is composed of voids.
The field effect transistor according to claim 5 or 6, wherein the third insulating film is located outside the side portion of the gap. 前記第３絶縁膜は、前記積層方向において第１メタルの下面よりも下方に設けられている
請求項７記載の電界効果トランジスタ。 The field effect transistor according to claim 7, wherein the third insulating film is provided below the lower surface of the first metal in the stacking direction. 前記一層以上の絶縁膜は、前記第３絶縁膜の上面よりも上方に設けられた第４絶縁膜を更に有し、
前記低誘電率領域は、前記積層方向において第４絶縁膜よりも下方にある
請求項７または８記載の電界効果トランジスタ。 The one-layer or higher insulating film further has a fourth insulating film provided above the upper surface of the third insulating film.
The field effect transistor according to claim 7 or 8, wherein the low dielectric constant region is below the fourth insulating film in the stacking direction. 前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜、および前記第４絶縁膜のうち少なくとも一つは、前記空隙と前記ゲート電極との間に設けられている
請求項９記載の電界効果トランジスタ。 The ninth aspect of claim 9, wherein at least one of the first insulating film, the second insulating film, the third insulating film, and the fourth insulating film is provided between the gap and the gate electrode. Field effect transistor. 前記低誘電率領域は、空隙により構成され、
前記ゲート電極の上方の前記空隙は、前記積層方向と前記ソース領域から前記ドレイン領域に向かう方向とを含む断面で見ると、単一の空隙である
請求項１ないし１０のいずれか１項に記載の電界効果トランジスタ。 The low dielectric constant region is composed of voids.
The gap above the gate electrode is a single void when viewed in a cross section including the stacking direction and the direction from the source region to the drain region. Field effect transistor. 前記低誘電率領域は、前記第１領域および前記第２領域に設けられている
請求項１ないし１１のいずれか１項に記載の電界効果トランジスタ。 The field effect transistor according to any one of claims 1 to 11, wherein the low dielectric constant region is provided in the first region and the second region. 前記ゲート電極、前記半導体層、および前記複数のコンタクトプラグを含むアクティブ領域と、
前記ゲート電極に接続されたゲートコンタクトを有し、前記アクティブ領域の外側に設けられた分離領域と
を含む請求項１ないし１２のいずれか１項に記載の電界効果トランジスタ。 An active region containing the gate electrode, the semiconductor layer, and the plurality of contact plugs,
The field effect transistor according to any one of claims 1 to 12, which has a gate contact connected to the gate electrode and includes a separation region provided outside the active region. 前記半導体層内に前記ソース領域および前記ドレイン領域が設けられ、前記低誘電率領域を有する素子領域と、
多層配線部を有する配線領域と、
前記素子領域と前記配線領域とを区画する素子分離領域と
を更に有する請求項１ないし１３のいずれか１項に記載の電界効果トランジスタ。 An element region in which the source region and the drain region are provided in the semiconductor layer and has the low dielectric constant region, and
A wiring area with a multi-layer wiring section and
The field effect transistor according to any one of claims 1 to 13, further comprising an element separation region for partitioning the element region and the wiring region. 前記低誘電率領域は、前記第１領域、前記第２領域、および前記第３領域に連続して一体に設けられている
請求項１ないし１４のいずれか１項に記載の電界効果トランジスタ。 The field effect transistor according to any one of claims 1 to 14, wherein the low dielectric constant region is continuously and integrally provided in the first region, the second region, and the third region. 前記低誘電率領域のうち前記第３領域に設けられている部分の、前記積層方向を横断する方向における幅は、前記低誘電率領域のうち前記第１領域および前記第２領域に設けられている部分の、前記積層方向を横断する方向における幅よりも小さい
請求項１ないし１５のいずれか１項に記載の電界効果トランジスタ。 The width of the portion of the low dielectric constant region provided in the third region in the direction crossing the stacking direction is provided in the first region and the second region of the low dielectric constant region. The field effect transistor according to any one of claims 1 to 15, which is smaller than the width of the portion in the direction crossing the stacking direction. 前記ゲート電極の、前記積層方向を横断する方向における幅は、前記低誘電率領域の、前記積層方向を横断する方向における最大幅よりも小さい
請求項１ないし１６のいずれか１項に記載の電界効果トランジスタ。 The electric field according to any one of claims 1 to 16, wherein the width of the gate electrode in the direction crossing the stacking direction is smaller than the maximum width of the low dielectric constant region in the direction crossing the stacking direction. Effect transistor. 前記ゲート電極の、前記積層方向を横断する方向における幅は、前記低誘電率領域の、前記積層方向を横断する方向における最大幅よりも大きい
請求項１ないし１６のいずれか１項に記載の電界効果トランジスタ。 The electric field according to any one of claims 1 to 16, wherein the width of the gate electrode in the direction crossing the stacking direction is larger than the maximum width of the low dielectric constant region in the direction crossing the stacking direction. Effect transistor. 電界効果トランジスタを有する高周波スイッチと、
前記高周波スイッチに接続された高周波集積回路と
を備え、
前記電界効果トランジスタは、
ゲート電極と、
前記ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層と、
前記ソース領域の上に設けられた第１コンタクトプラグおよび前記ドレイン領域の上に設けられた第２コンタクトプラグを含み、第１導電性材料を含む複数のコンタクトプラグと、
前記複数のコンタクトプラグの上にそれぞれ積層された複数の第１メタルと、
一層以上の絶縁膜と、
前記ゲート電極の上方に、前記ゲート電極の延長方向に沿って複数並べて配置された低誘電率領域と
を備え、
前記一層以上の絶縁膜が、
前記半導体層の面内方向において前記複数のコンタクトプラグの間の領域に設けられると共に、前記積層方向において前記複数の第１メタルの下面よりも下方に設けられた第１領域と、
前記半導体層の面内方向において前記複数のコンタクトプラグの間の領域に設けられると共に、前記積層方向において前記複数の第１メタルの上面と前記複数の第１メタルの下面との間に設けられた第２領域と、
前記半導体層の面内方向において前記複数のコンタクトプラグの間の領域に設けられると共に、前記積層方向において前記複数の第１メタルの上面よりも上方に設けられた第３領域と
を含み、
前記低誘電率領域は、前記第２領域と、前記第１領域もしくは前記第３領域またはその両方とに、前記積層方向において連続して一体に設けられている
無線通信装置。 A high frequency switch with a field effect transistor and
It is equipped with a high-frequency integrated circuit connected to the high-frequency switch.
The field effect transistor is
With the gate electrode
A semiconductor layer having a source region and a drain region with the gate electrode in between,
A plurality of contact plugs including a first contact plug provided above the source region and a second contact plug provided above the drain region, including a first conductive material.
A plurality of first metals laminated on the plurality of contact plugs, respectively,
With more than one layer of insulating film,
Above the gate electrode, a plurality of low dielectric constant regions arranged side by side along the extension direction of the gate electrode are provided.
The insulating film of one or more layers
A first region provided in the region between the plurality of contact plugs in the in-plane direction of the semiconductor layer and below the lower surface of the plurality of first metals in the stacking direction.
It is provided in the region between the plurality of contact plugs in the in-plane direction of the semiconductor layer, and is provided between the upper surface of the plurality of first metals and the lower surface of the plurality of first metals in the stacking direction. The second area and
The semiconductor layer includes a third region provided in the region between the plurality of contact plugs in the in-plane direction and above the upper surface of the plurality of first metals in the stacking direction.
A wireless communication device in which the low dielectric constant region is continuously and integrally provided in the second region, the first region, the third region, or both in the stacking direction. 前記高周波集積回路に接続されたベースバンド部を更に備えた
請求項１９記載の無線通信装置。 The wireless communication device according to claim 19, further comprising a baseband portion connected to the high-frequency integrated circuit. 前記高周波スイッチに接続されたアンテナを更に備えた
請求項１９または２０記載の無線通信装置。 The wireless communication device according to claim 19 or 20, further comprising an antenna connected to the high frequency switch.
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