JP6924166B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6924166B2
JP6924166B2 JP2018093030A JP2018093030A JP6924166B2 JP 6924166 B2 JP6924166 B2 JP 6924166B2 JP 2018093030 A JP2018093030 A JP 2018093030A JP 2018093030 A JP2018093030 A JP 2018093030A JP 6924166 B2 JP6924166 B2 JP 6924166B2
Authority
JP
Japan
Prior art keywords
region
electrode
semiconductor device
insulating layer
partial region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018093030A
Other languages
English (en)
Other versions
JP2019201036A (ja
Inventor
重哉 木村
重哉 木村
学史 吉田
学史 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2018093030A priority Critical patent/JP6924166B2/ja
Priority to US16/286,649 priority patent/US10707310B2/en
Publication of JP2019201036A publication Critical patent/JP2019201036A/ja
Application granted granted Critical
Publication of JP6924166B2 publication Critical patent/JP6924166B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1602—Diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明の実施形態は、半導体装置に関する。
例えば、ＧａＮ層及びＡｌＧａＮ層を含むＨＥＭＴなどの半導体装置がある。半導体装置において、特性の向上が望まれる。
Zhanwei Shen, Feng Zhang, Sima Dimitrijev, Jisheng Han, Lixin Tian, Guoguo Yan, Zhengxin Wen, Wanshun Zhao, Lei Wang, Xingfang Liu, Guosheng Sun, and Yiping Zeng; "Prediction of High-Density and High-Mobility Two-Dimensional Electron Gas at AlxGa1-xN/4H-SiC Interface", Materials Science Forum, ISSN: 1662-9752, Vol. 897, pp 719-722, 2017, Trans Tech Publications, Switzerland.
本発明の実施形態は、特性の向上が可能な半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、第１〜第３領域、及び、第１〜第３電極を含む。前記第１領域は、炭化シリコン、シリコン、カーボン及びゲルマニウムよりなる群から選択された少なくとも１つを含む第１材料を含み、第１部分領域と、第２部分領域と、前記第１部分領域と前記第２部分領域との間の第３部分領域と、を含む。前記第１部分領域から前記第１電極への方向は第１方向に沿う。前記第２部分領域から前記第２電極への方向は前記第１方向に沿う。前記第１電極から前記第２電極への第２方向は、前記第１方向と交差する。前記第３部分領域から前記第３電極への方向は前記第１方向に沿う。前記第２方向における前記第３電極の位置は、前記第２方向における前記第１電極の位置と、前記第２方向における前記第２電極の位置と、の間にある。前記第２領域は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１）を含む。前記第２領域の少なくとも一部は前記第２方向において前記第１電極と前記第２電極との間に設けられる。前記第３領域は、誘電体を含む。前記第３領域の少なくとも一部は、前記第１領域と前記第２領域との間に設けられる。
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図２は、第１実施形態に係る半導体装置の特性を例示する模式図である。 図３（ａ）及び図３（ｂ）は、半導体装置の特性を例示するグラフ図である。 図４（ａ）及び図４（ｂ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図５は、第２実施形態に係る半導体装置を例示する模式的断面図である。 図６は、第２実施形態に係る半導体装置の特性を例示する模式図である。 図７（ａ）及び図７（ｂ）は、第２実施形態に係る半導体装置を例示する模式的断面図である。 図８（ａ）〜図８（ｄ）は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図９（ａ）〜図９（ｄ）は、第４実施形態に係る半導体装置を例示する模式的断面図である。 図１０は、第５実施形態に係る半導体装置を例示する模式的断面図である。 図１１（ａ）〜図１１（ｃ）は、半導体装置の特性を例示するグラフ図である。 図１２は、第５実施形態に係る半導体装置を例示する顕微鏡写真像である。 図１３は、第５実施形態に係る半導体装置を例示する模式的断面図である。 図１４（ａ）及び図１４（ｂ）は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図１５は、第６実施形態に係る半導体装置を例示する模式的断面図である。 図１６（ａ）及び図１６（ｂ）は、第６実施形態に係る半導体装置を例示する模式的断面図である。 図１７（ａ）〜図１７（ｄ）は、第７実施形態に係る半導体装置を例示する模式的断面図である。 図１８（ａ）〜図１８（ｄ）は、第８実施形態に係る半導体装置を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、第１実施形態に係る半導体装置１１０は、第１領域１０、第２領域２０、第３領域３０、及び、第１〜第３電極５１〜５３を含む。この例では、絶縁部４０がさらに設けられている。
第１領域１０は、第１材料を含む。第１材料は、炭化シリコン、シリコン、カーボン及びゲルマニウムよりなる群から選択された少なくとも１つを含む。第１材料がＳｉＣを含む場合、このＳｉＣは、例えば、６Ｈ−ＳｉＣ及び４Ｈ−ＳｉＣよりなる群から選択された少なくとも１つを含む。例えば、第１領域１０は、結晶を含む。第１領域１０は、例えばダイヤモンドを含んでも良い。
第１領域１０は、第１〜第３部分領域１１〜１３を含む。第３部分領域１３は、第１部分領域１１と第２部分領域１２との間である。
第１部分領域１１から第１電極５１への方向は、第１方向に沿う。
第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
第２部分領域１２から第２電極５２への方向は、第１方向（Ｚ軸方向）に沿う。第１電極５１から第２電極５２への第２方向は、第１方向と交差する。第２方向は、例えば、Ｘ軸方向である。
第３部分領域１３から第３電極５３への方向は、第１方向（Ｚ軸方向）に沿う。第２方向（この例では、Ｘ軸方向）における第３電極５３の位置は、第２方向における第１電極５１の位置と、第２方向における第２電極５２の位置と、の間にある。
第２領域２０は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１）を含む。第２領域２０は、例えば、ＡｌＮを含む。第２領域２０の少なくとも一部は、第２方向（例えばＸ軸方向）において、第１電極５１と第２電極５２との間に設けられる。この例では、第２領域２０の少なくとも一部は、第１方向（Ｚ軸方向）において、第３電極５３の少なくとも一部と、第１領域１０と、の間に設けられる。例えば、第２領域２０は、結晶を含む。
第３領域３０は、誘電体を含む。第３領域３０は、例えば、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、窒化アルミニウム、窒化ホウ素及び酸化ハフニウムよりなる群から選択された少なくとも１つを含む。
例えば、第３領域３０の少なくとも一部は、アモルファスでも良い。例えば、第３領域３０の少なくとも一部は、多結晶を含んでも良い。例えば、第３領域３０の少なくとも一部の結晶性は、第１領域１０の結晶性よりも低くても良い。例えば、第３領域３０の少なくとも一部の結晶性は、第２領域２０の結晶性よりも低くても良い。
第３領域３０の少なくとも一部は、第２方向（例えばＸ軸方向）において、第１電極５１と第２電極５２との間に設けられる。第３領域３０の少なくとも一部は、第１方向（Ｚ軸方向）において、第２領域２０と第１領域１０との間に設けられる。この例では、第３領域３０の少なくとも一部は、第１方向（Ｚ軸方向）において、第３電極５３と第１領域１０との間に設けられている。
この例では、第３領域３０は、第１領域１０と接する。第３領域３０は、第２領域２０と接する。
第１方向（Ｚ軸方向）において、絶縁部４０と第１領域１０との間に、第２領域２０の少なくとも一部が設けられる。第１方向（Ｚ軸方向）において、第３電極５３と第３領域３０との間に、第２領域２０の少なくとも一部が設けられている。この例では、絶縁部４０の少なくとも一部は、第１方向（Ｚ軸方向）において、第３電極５３と第２領域２０との間に設けられている。
この例では、絶縁部４０は、第１絶縁層４１及び第２絶縁層４２を含む。第１方向（Ｚ軸方向）において、第１絶縁層４１と第２領域２０との間に、第２絶縁層４２が設けられる。第１絶縁層４１は、酸素を含む。第２絶縁層４２は、窒素を含む。第２絶縁層４２は、酸素を含まない。または、第２絶縁層４２における酸素の濃度は、第１絶縁層４１における酸素の濃度よりも低い。例えば、第１絶縁層４１は、酸化シリコンを含む。第２絶縁層４２は、例えば、窒化シリコンまたは酸窒化シリコンを含む。酸素を含む第１絶縁層４１と第２領域２０（例えば、ＡｌＮ）との間に、窒素を含む第２絶縁層４２が設けられることで、例えば、第２領域２０における安定性が向上する。より安定した特性が得やすくなる。
実施形態において、第３領域３０の第１方向（Ｚ軸方向）に沿う厚さｔ３（図１参照）は、第１領域１０の第１方向に沿う厚さｔ１（図１参照）よりも薄い。例えば、第１領域１０の厚さｔ２は、１００ｎｍ以上である。第３領域３０の厚さｔ３は、１ｎｍ以上２０ｎｍ以下である。
厚さｔ３は、第１方向（Ｚ軸方向）に沿う長さである。第３領域３０の上記の少なくとも一部は、第１面３０ａ及び第２面３０ｂを含む（図１参照）。第１面３０ａ及び第２面３０ｂは、第２方向（例えばＸ軸方向）に沿う。これらの面は、例えば、Ｘ−Ｙ平面に沿う。第１面３０ａは、第１領域１０の側の面である。第１面３０ａは、第１領域１０に対向する。第２面３０ｂは、第２領域２０に対向する。第１面３０ａと第２面３０ｂとの間の第１方向（Ｚ軸方向）に沿う距離が、厚さｔ３に対応する。
第２領域２０の第１方向(Ｚ軸方向）に沿う厚さｔ２は、第１領域１０の第１方向に沿う厚さｔ１（図１参照）よりも薄い。本実施形態において、厚さｔ２は、例えば、５ｎｍ以上５００ｎｍ以下である。
第１電極５１は、例えば、第１領域１０の第１部分領域１１と電気的に接続される。第２電極５２は、例えば、第１領域１０の第２部分領域１２と電気的に接続される。
第１電極５１は、例えば、ソース電極として機能する。第２電極５２は、例えば、ドレイン電極として機能する。第３電極５３は、例えば、ゲート電極として機能する。後述するように、第１領域１０の第３領域３０の側の部分に、キャリア領域が形成される。
既に説明したように、第２領域２０は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１）を含む。第２領域２０は、極性を有する。一方、第１領域１０における極性は、第２領域２０における極性よりも小さい。例えば、第１領域１０は、実質的に極性を有しない。
このような第２領域２０が分極（例えば自発分極）を有すると、誘電体を含む第３領域３０を介して、第１領域１０にキャリア領域が誘起される。このキャリア領域を介して、第１電極５１及び第２電極５２との間に電流が流れる。キャリア領域の誘起が、第３電極５３により制御できる。
キャリア領域は、例えば、２次元電子ガス１０Ｅを含む。半導体装置１１０は、例えば、ＨＥＭＴ（High Electron Mobility Transistor）である。後述するように、他の実施形態において、キャリア領域は、２次元ホールガスを含んでも良い。
第２領域２０の極性の向きは、＜０００１＞方向または＜０００−１＞方向である。図１に示す例では、＜０００１＞方向は、Ｘ−Ｙ平面と交差する。この例では、＜０００１＞方向は、第１領域１０から第２領域２０への方向の成分を有する。別の実施形態において、＜０００−１＞方向は、第１領域１０から第２領域２０への方向の成分を有しても良い。
以下、第２領域２０の＜０００１＞方向が、第１領域１０から第２領域２０への向きに沿う場合について説明する。以下、第１領域１０から第２領域２０への向きを＋Ｚ向きとし、第２領域２０から第１領域１０への向きを−Ｚ向きとする。
以下、半導体装置１１０の特性のシミュレーション結果の例について説明する。
図２は、第１実施形態に係る半導体装置の特性を例示する模式図である。
図２は、半導体装置１１０の特性のシミュレーション結果を例示している。図２において、横軸は、Ｚ軸方向に沿った位置ｐＺ（ｎｍ）である。縦軸は、エネルギーＥ１（ｅＶ）である。図２には、伝導帯ＣＢ及び価電子帯ＶＢのエネルギーが示されている。この例では、第１領域１０は、６Ｈ−ＳｉＣ基板である。第２領域２０は、ＡｌＮであり、第２領域２０の厚さｔ２は、３０ｎｍである。第３領域３０は、ＳｉＯ２であり、第３領域３０の厚さｔ３は３ｎｍである。
図２に示すように、第１領域１０の第２領域２０の側の伝導帯ＣＢにおいて、局所的なボトムが観察される。この局所的なボトムが、キャリア領域（例えば、２次元電子ガス１０Ｅ）に対応する。
実施形態においては、例えば、ＳｉＣ層の第１領域１０、及び、ＡｌＧａＮ層（またはＡｌＮ層）の第２領域２０が用いられる。一方、第１領域１０にＧａＮ層が用いられ、第２領域２０及び第３領域３０にＡｌＧａＮ層が用いられる第１参考例がある。ＳｉＣにおける放熱性は、ＧａＮにおける放熱性よりも高い。このため、実施形態における放熱性は、第１参考例における放熱性よりも高い。
例えば、ＳｉＣの耐圧は、ＧａＮの耐圧よりも高い。実施形態においては、例えば、第１参考例よりも高い耐圧が得られる。
一方、第１領域１０に接して第２領域２０（Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１））が設けられる第２参考例がある。第２参考例においては、第３領域３０が設けられない。第２参考例において、第２領域２０の格子長は、第１領域１０の格子長の影響を大きく受ける。以下、説明を簡単にするために、第１領域１０が６Ｈ−ＳｉＣであり、第２領域２０がＡｌＮであるとする。第１領域１０（６Ｈ−ＳｉＣ）の無歪みのａ軸方向の格子長（格子定数）は、０．３０７３ｎｍである。第２領域２０（ＡｌＮ）の無歪みのａ軸方向の格子長（格子定数）は、０．３１１２である。このような第１領域１０の上に第２領域２０が成長すると、第２領域２０の格子長が第１領域１０の格子長の影響を受けて、短くなる。例えば、第２領域２０に圧縮応力が加わる。
第２領域２０に応力が加わると、自発分極に加えて、ピエゾ分極が生じる。例えば、第２領域２０に引っ張り応力が加わる場合は、引っ張り応力に基づいて生じるピエゾ分極の向きは、自発分極の向き（＜０００１＞方向）と同じである。このため、第２領域２０における分極の大きさは、自発分極及びピエゾ分極の和となる。
これに対して、第２領域２０に圧縮応力が加わる場合は、圧縮応力に基づいて生じるピエゾ分極の向きは、自発分極の向き（＜０００１＞方向）と逆である。このため、第２領域２０における分極の大きさは、自発分極とピエゾ分極との差に対応する。
自発分極及びピエゾ分極の総和（自発分極及びピエゾ分極の和、または、自発分極とピエゾ分極との差）に対応するキャリアが、第１領域１０に生じる。自発分極及びピエゾ分極の総和を大きくすることで、第１領域１０におけるキャリア密度を高めることができる。
実施形態においては、第１領域１０と第２領域２０との間に、第３領域３０が設けられる。第３領域３０は、第１領域１０の結晶状態が第２領域２０に伝わることを抑制できる。これにより、第２領域２０に圧縮応力が加わることが抑制できる。例えば、自発分極及びピエゾ分極の総和を大きくできる。第１領域１０におけるキャリア密度を高めることができる。例えば、実施形態によれば、例えば、オン抵抗を低くできる。実施形態によれば、特性の向上が可能な半導体装置を提供できる。
実施形態において、例えば、第３領域３０の第１方向（Ｚ軸方向）に沿う厚さｔ３は、第２領域２０の第１方向に沿う厚さｔ２よりも薄い。厚さｔ３は、例えば、１ｎｍ以上である。厚さｔ３が１ｎｍ以上であることにより、第１領域１０の結晶状態が第２領域２０に伝わることが抑制できる。例えば、第２領域２０の圧縮応力を抑制できる。厚さｔ３は、例えば、２０ｎｍ以下である。厚さｔ３が過度に厚いと、第２領域２０に生じる分極（自発分極及びピエゾ分極の総和）が第１領域１０に与える影響が弱まる。第１領域１０におけるキャリア密度が十分に高くならない場合がある。厚さｔ３が２０ｎｍ以下であることにより、第２領域２０に生じる分極の影響が第１領域１０に効果的に生じる。第１領域１０におけるキャリア密度を向上できる。
以下、半導体装置の特性の例について説明する。
図３（ａ）及び図３（ｂ）は、半導体装置の特性を例示するグラフ図である。
これらの図は、第３領域３０の特性と、第１領域１０に生じるキャリア濃度と、の関係のシミュレーション結果を例示している。シミュレーションのモデルにおいて、第１領域１０は、６Ｈ−ＳｉＣ基板である。第２領域２０は、厚さｔ２が３０ｎｍのＡｌＮ層である。このＡｌＮ層は、無歪みである。
図３（ａ）においては、第３領域３０の厚さｔ３は５ｎｍである。図３（ａ）の横軸は、第３領域３０の比誘電率εｒである。図３（ａ）の縦軸は、第１領域１０の第３領域３０の側の領域に生じるキャリア濃度ＣＣ（×１０１９ｃｍ−３）である。図３（ａ）に示すように、比誘電率εｒが高くなると、キャリア濃度ＣＣが高くなる。
図３（ｂ）の横軸は、第３領域３０の厚さｔ３（ｎｍ）である。図３（ｂ）の縦軸は、第１領域１０の第３領域３０の側の領域に生じるキャリア濃度ＣＣ（×１０１９ｃｍ−３）である。図３（ｂ）においては、比誘電率εｒが３．８の時の特性、及び、比誘電率εｒが８．８の時の特性が示されている。図３（ｂ）に示すように、厚さｔ３が薄いと、キャリア濃度ＣＣが高くなる。
第３領域３０を設けず、第２領域２０が第１領域１０と接する第２参考例においては、第２領域２０のａ軸方向の格子長は、第１領域１０のａ軸方向の格子長（例えば、無歪みの格子定数）と同じである。実施形態においては、第３領域３０を設けることで、第２領域２０の格子が緩和できる。実施形態においては、第２領域２０の格子長が、第２領域２０の材料の無歪みの格子長（格子定数）に近づく。
格子の緩和状態に対応するパラメータとして、以下の「緩和率α」を導入する。第１領域１０に含まれる上記の第１材料は、無歪みのときの第１格子定数を有する。第１格子定数は、第１方向（Ｚ軸方向）と交差する１つの軸方向における格子長である。第２領域２０に含まれるＡｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１）は、無歪みのときの第２格子定数を有する。第２格子定数は、上記の軸方向における格子長である。上記の軸方向は、例えば、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１）のａ軸方向である。例えば、第１領域１０が６Ｈ−ＳｉＣである場合、第１格子定数（無歪み）は、約０．３０７３ｎｍである。例えば、第２領域２０がＡｌＮである場合、第２格子定数（無歪み）は、約０．３１１２ｎｍである。第２領域２０は、その軸方向における第２格子長を有する。第２格子長は、半導体装置１１０における第２領域２０の実際の格子長である。緩和率αを、「第１格子定数と第２格子定数との差の絶対値に対する、第１格子定数と第２格子長との差の絶対値の比」と定義する。
例えば、記第１格子定数をＣ１とし、第２格子定数をＣ２とし、第２格子長をＬ２とする。緩和率αは、｜Ｃ１−Ｌ２｜／｜Ｃ１−Ｃ２｜に対応する。
第２領域２０の第２格子長Ｌ２が第２格子定数Ｃ２と同じ場合は、緩和率αは１である。この場合は、完全緩和に対応する。一方、第２領域２０の第２格子長Ｌ２が第１格子定数Ｃ１と同じ場合は、緩和率αは０である。この場合は、第２領域２０の格子は、第１領域１０の格子と完全に一致しており、大きな圧縮歪みが第２領域２０に生じる。
実施形態においては、緩和率α（上記の比）は、０よりも高い。例えば、緩和率αは０．１５以上である。緩和率αは、０．５８以上でも良い。緩和率αは、０．７４以上でも良い。
緩和率αが０よりも高い（例えば、０．１５以上）ことで、第２領域２０の格子は、第１領域１０の格子と完全に一致している場合と比べて、第２領域２０における圧縮歪みが弱まる。これにより、自発分極及びピエゾ分極の総和を大きくできる。第１領域１０におけるキャリア密度を、より高めることができる。
上記の格子長（格子定数を含む）に関する情報は、例えば、Ｘ線回折分析などにより得られる。第２領域２０の格子定数に関する情報は、例えば、第２領域２０の組成の分析結果、及び、ベガード則などに基づいて得られる。第１領域１０の格子定数に関する情報は、例えば、第１領域１０の組成の分析結果などに基づいて得られる。
図４（ａ）及び図４（ｂ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図４（ａ）に示すように、半導体装置１１１においては、第１電極５１及び第２電極５２の構成が、半導体装置１１０におけるそれらの構成とは異なる。半導体装置１１１におけるこれ以外の構成は、半導体装置１１０の構成と同じである。
半導体装置１１１において、第１電極５１の少なくとも一部は、第２方向（例えばＸ軸方向）において、第１領域１０と重なる。第２電極５２の少なくとも一部は、第２方向において、第１領域１０と重なる。第１電極５１の少なくとも一部、及び、第２電極５２の少なくとも一部の少なくともいずれかは、第１領域１０に埋め込まれても良い。
図４（ｂ）に示すように、半導体装置１１２においては、第４領域１０ｄ及び第５領域１０ｅが設けられる。半導体装置１１２におけるこれ以外の構成は、半導体装置１１０の構成と同じである。
第４領域１０ｄは、第１部分領域１１と第１電極５１との間に設けられる。第５領域１０ｅは、第２部分領域１２と第２電極５２との間に設けられる。第４領域１０ｄにおける不純物濃度は、第１部分領域１１における不純物濃度よりも高い。第５領域１０ｅにおける不純物濃度は、第２部分領域１２における不純物濃度よりも高い。
この不純物は、例えば、窒素（Ｎ）及びリン（Ｐ）よりなる群から選択された少なくとも１つを含む。第４領域１０ｄ及び第５領域１０ｅは、例えば、第１領域１０となる領域に、不純物となるこれらの元素を注入することにより得られる。
第４領域１０ｄ及び第５領域１０ｅは、上記の半導体装置１１１において設けられても良い。
（第２実施形態）
図５は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図５に示すように、第２実施形態に係る半導体装置１２０も、第１領域１０、第２領域２０、第３領域３０、及び、第１〜第３電極５１〜５３を含む。半導体装置１２０においてこれらの配置は、半導体装置１１０におけるこれらの配置と同じである。半導体装置１２０においては、＜０００−１＞方向は、第１領域１０から第２領域２０への方向の成分を有する。
以下では、第２領域２０の＜０００−１＞方向が、第１領域１０から第２領域２０への向き（＋Ｚ向き）に沿うとする。
図６は、第２実施形態に係る半導体装置の特性を例示する模式図である。
図６は、半導体装置１２０の特性のシミュレーション結果を例示している。図６において、横軸は、Ｚ軸方向に沿った位置ｐＺ（ｎｍ）である。縦軸は、エネルギーＥ１（ｅＶ）である。図６には、伝導帯ＣＢ及び価電子帯ＶＢのエネルギーが示されている。この例では、第１領域１０は、６Ｈ−ＳｉＣ基板である。第２領域２０は、ＡｌＮであり、第２領域２０の厚さｔ２は、３０ｎｍである。第３領域３０は、ＳｉＯ２であり、第３領域３０の厚さｔ３は３ｎｍである。
図６に示すように、第１領域１０の第３領域３０の側の価電子帯ＶＢにおいて、局所的なピークが観察される。この局所的なピークが、キャリア領域（例えば、２次元ホールガス１０Ｈ）に対応する。
半導体装置１２０においても、例えば、第２領域２０における圧縮応力が抑制できる。これにより、高い濃度の２次元ホールガス１０Ｈが得られる。実施形態によれば、例えば、オン抵抗を低くできる。実施形態によれば、特性の向上が可能な半導体装置を提供できる。
第２実施形態においても、緩和率αは、０よりも高い。例えば、緩和率αは０．１５以上でも良い。緩和率αは、０．５８以上でも良い。緩和率αは、０．７４以上でも良い。
図７（ａ）及び図７（ｂ）は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図７（ａ）に示す半導体装置１２１のように、第２実施形態において、第１電極５１の少なくとも一部は、第２方向（例えばＸ軸方向）において、第１領域１０と重なっても良い。第２電極５２の少なくとも一部は、第２方向において、第１領域１０と重なっても良い。
図７（ｂ）に示す半導体装置１２２のように、第４領域１０ｄ及び第５領域１０ｅが設けられても良い。第４領域１０ｄは、第１部分領域１１と第１電極５１との間に設けられる。第５領域１０ｅは、第２部分領域１２と第２電極５２との間に設けられる。第４領域１０ｄにおける不純物濃度は、第１部分領域１１における不純物濃度よりも高い。第５領域１０ｅにおける不純物濃度は、第２部分領域１２における不純物濃度よりも高い。
第２実施形態においては、この不純物は、例えば、アルミニウム（Ａｌ）及びホウ素（Ｂ）よりなる群から選択された少なくとも１つを含む。第４領域１０ｄ及び第５領域１０ｅは、例えば、第１領域１０となる領域に、不純物となるこれらの元素を注入することにより得られる。
第４領域１０ｄ及び第５領域１０ｅは、上記の半導体装置１２１において設けられても良い。
第１及び第２実施形態においても、第２領域２０のＡｌ組成比ｘ２は、例えば、０．５以上である。これにより、例えば、高いキャリア濃度が得易い。Ａｌ組成比ｘ２は、０．８以上でも良い。Ａｌ組成比ｘ２は、０．９以上でも良く、実質的に１でも良い。
（第３実施形態）
図８（ａ）〜図８（ｄ）は、第３実施形態に係る半導体装置を例示する模式的断面図である。
これらの図に示すように、半導体装置１４０ａ〜１４０ｄは、第１領域１０、第２領域２０、第３領域３０、第１〜第３電極５１〜５３、及び、絶縁部４０を含む。半導体装置１４０ａ〜１４０ｄにおいて、＜０００１＞方向は、第１領域１０から第２領域２０への向きに沿う。半導体装置１４０ａ〜１４０ｄにおいて、以下の説明以外の構成は、例えば、半導体装置１１０の構成と同様である。
半導体装置１４０ａ〜１４０ｄにおいては、第２領域２０の一部は、第１方向（Ｚ軸方向）において、第３電極５３と第１領域１０との間に設けられる。第２領域２０の別の一部は、第１方向（Ｚ軸方向）において、第３電極５３と重ならない。例えば、第２領域２０に穴（または凹部）が設けられ、穴（または凹部）に絶縁部４０の一部が設けられている。
半導体装置１４０ａ〜１４０ｄにおいては、例えば、絶縁部４０の一部は、第２方向（例えばＸ軸方向）において、第２領域２０と重なる。
半導体装置１４０ｃ及び１４０ｄにおいては、第３電極５３の少なくとも一部は、第２方向（例えばＸ軸方向）において、第３領域３０と重なる。
半導体装置１４０ｄにおいては、絶縁部４０の一部は、第２方向（例えば、Ｘ軸方向）において、第１領域１０と重なる。半導体装置１４０ｄの例では、第３電極５３の少なくとも一部は、第２方向（Ｘ軸方向）において、第２領域２０と重なる。半導体装置１４０ｄの例では、第３電極５３の少なくとも一部は、第２方向（Ｘ軸方向）において、第１領域１０と重なる。
半導体装置１４０ａ〜１４０ｄにおいては、第１絶縁層４１の一部は、第１方向（Ｚ軸方向）において、第３部分領域１３と第３電極５３との間にある。
半導体装置１４０ｂ〜１４０ｄのように、第１絶縁層４１の上記の一部は、第１方向（Ｚ軸方向）において、第３部分領域１３と接しても良い。
半導体装置１４０ａ〜１４０ｄにおいて、例えば、ノーマリオフの動作が得られる。半導体装置１４０ａ〜１４０ｄにおいて、高いキャリア濃度のキャリア領域（例えば、２次元電子ガス１０Ｅ）が得られる。
半導体装置１４０ａにおいて、第２領域２０の一部（第３電極５３と重なる部分）が、第２領域２０の他の部分よりも薄くても良い。この場合も、例えば、ノーマリオフの動作が得られる。
（第４実施形態）
図９（ａ）〜図９（ｄ）は、第４実施形態に係る半導体装置を例示する模式的断面図である。
これらの図に示すように、半導体装置１４１ａ〜１４１ｄも、第１領域１０、第２領域２０、第３領域３０、第１〜第３電極５１〜５３、及び、絶縁部４０を含む。半導体装置１４１ａ〜１４１ｄにおいて、＜０００−１＞方向は、第１領域１０から第２領域２０への向きに沿う。半導体装置１４１ａ〜１４１ｄにおけるこれ以外の構成は、半導体装置１４０ａ〜１４０ｄの構成とそれぞれ同様である。半導体装置１４１ａ〜１４１ｄにおいて、例えば、高いキャリア濃度のキャリア領域（例えば、２次元ホールガス１０Ｈ）が得られる。
第３実施形態及び第４実施形態において、第２領域２０のうちの、第１方向において第３電極５３と重なる部分の少なくとも一部が、５ｎｍ以下でも良い。
上記の第１〜第４実施形態において、第３領域３０は、例えば、化学気相成長（ＣＶＤ）法やスパッタ法、原子層堆積（ＡＬＤ）法、有機金属気相成長（ＭＯＣＶＤ）法、及び、分子線エピタキシー（ＭＢＥ）法などの少なくともいずれかの方法により形成できる。
（第５実施形態）
図１０は、第５実施形態に係る半導体装置を例示する模式的断面図である。
図１０に示すように、第５実施形態に係る半導体装置１５０は、第１領域１０、第２領域２０及び、第１〜第３電極５１〜５３を含む。この例では、絶縁部４０がさらに設けられている。半導体装置１５０においては、半導体装置１１０における第３領域３０が設けられない。半導体装置１５０におけるこれ以外の構成は、半導体装置１１０の構成と同じでも良い。
半導体装置１５０においても、第１領域１０は、第１材料を含む。第１材料は、炭化シリコン、シリコン、カーボン及びゲルマニウムよりなる群から選択された少なくとも１つを含む。第１領域１０は、第１部分領域１１、第２部分領域１２及び第３部分領域１３を含む。第１領域１０は、例えば、結晶を含む。
第１部分領域１１から第１電極５１への方向は、第１方向（Ｚ軸方向）に沿う。第２部分領域１２から第２電極５２への方向は、第１方向に沿う。第３部分領域１３から第３電極５３への方向は第１方向に沿う。第１電極５１から第２電極５２への第２方向（例えばＸ軸方向）は、第１方向と交差する。第２方向における第３電極５３の位置は、第２方向における第１電極５１の位置と、第２方向における第２電極５２の位置と、の間にある。
第２領域２０は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１）を含む。例えば、第２領域２０はＡｌＮを含む。第２領域２０の少なくとも一部は、第２方向において第１電極５１と第２電極５２との間に設けられる。第２領域２０は、例えば、結晶を含む。
本実施形態において、第２領域２０の第１方向に沿う厚さｔ２は、例えば、１０ｎｍ以上５００ｎｍ以下である。これにより、高い緩和率αが得易くなる。第２領域２０の厚さｔ２は、第１方向（Ｚ軸方向）に沿う厚さ（長さ）である。第２領域２０の少なくとも一部は、第３面２０ａ及び第４面２０ｂを含む（図１０参照）。第３面２０ａ及び第４面２０ｂは、第２方向（例えばＸ軸方向）に沿う。これらの面は、例えば、Ｘ−Ｙ平面に沿う。第３面２０ａは、第１領域１０の側の面である。第３面２０ａは、第１領域１０に対向する。第４面２０ｂは、第３面２０ａとは反対の面である。この例では、第４面２０ｂは、絶縁部４０に対向する。第３面２０ａと第４面２０ｂとの間の第１方向（Ｚ軸方向）に沿う距離が、厚さｔ２に対応する。
半導体装置１５０においては、緩和率αは０よりも高い。例えば、第１領域１０の第１材料は、無歪みのときの、１つの軸方向における第１格子定数（Ｃ１）を有する。Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１）は、無歪みのときの上記の軸方向における第２格子定数（Ｃ２）を有する。上記の軸方向は、第１方向と交差する。上記の軸方向は、例えば、第２領域２０のａ軸である。第２領域２０は、上記の軸方向における第２格子長（Ｌ２）を有する。半導体装置１５０においては、第１格子定数と第２格子定数との差の絶対値に対する、第１格子定数と第２格子長との差の絶対値の比（緩和率α）は、０よりも高い。この比は、例えば、０．１５以上である。これにより、第２領域２０における圧縮歪みを抑制でき、自発分極及びピエゾ分極の総和を大きくできる。第１領域１０におけるキャリア密度をより高めることができる。
例えば、第２領域２０の形成時の条件を変更することで、緩和率αを制御することができる。以下、この例について説明する。
図１１（ａ）〜図１１（ｃ）は、半導体装置の特性を例示するグラフ図である。
これらの図は、第１〜第３試料ＣＮ−１〜ＣＮ−３のＸ線回折測定による逆格子マッピング像の例である。横軸は、成長方向に対して垂直な＜１１−２０＞方向の（１１−２０）面の格子面間隔の逆数Ｑｘ（ｎｍ−１）である。逆数Ｑｘは、ａ軸の格子間隔の逆数に比例する値である。縦軸は、成長方向に対して平行な＜０００１＞方向の面の格子面間隔の逆数Ｑｙ（ｎｍ−１）である。逆数Ｑｙは、ｃ軸の格子間隔の逆数に比例する値である。
第１〜第３試料ＣＮ−１〜ＣＮ−３においては、第１領域１０は、６Ｈ−ＳｉＣである。この第１領域１０の上に、成長条件が変更されて、第２領域２０となるＡｌＮの結晶が成長される。この例では、原料ガスの流量比が変更される。第１試料ＣＮ−１においては、アンモニアの流量に対する、III族原料の流量の比は、２５００００である。第２試料ＣＮ−２においては、アンモニアの流量に対する、III族原料の流量の比は、８３００である。第３試料ＣＮ−３においては、アンモニアの流量に対する、III族原料の流量の比は、２１０である。これらの図において、点ｐ１０は、第１領域１０の格子に対応する。点ｐ２０は、第２領域２０の格子に対応する。
これらの図から分かるように、成長条件を変更すると、点ｐ１０と点ｐ２０との間の、逆数Ｑｘ方向における距離が大きく変化する。そして、成長条件を変更すると、点ｐ２０の位置が大きく変化する。第２領域２０の格子長（第２格子長）は、成長条件に依存する。
例えば、第１試料ＣＮ−１においては、緩和率αは、０．７４である。例えば、第２試料ＣＮ−２においては、緩和率αは、０．５８である。例えば、第３試料ＣＮ−３においては、緩和率αは、０．１５である。
実施形態においては、例えば、成長条件を変更することで、例えば、緩和率αを０．１５以上にすることができる。例えば、成長条件を変更することで、例えば、緩和率αを０．５８以上にすることができる。例えば、成長条件を変更することで、例えば、緩和率αを０．７４以上にすることができる。高い緩和率αにより、第２領域２０における圧縮応力を抑制できる。
図１２は、第５実施形態に係る半導体装置を例示する顕微鏡写真像である。
図１２は、第１試料ＣＮ−１の成長条件で作製した試料の断面のＴＥＭ像の例である。図１２に示すように、第１領域１０の上に形成された第２領域２０において、領域２０ｒ及び領域２０ｓが観察される。領域２０ｒは、領域２０ｓと第１領域１０との間に設けられる。図１２に示すように、領域２０ｒにおける転位密度は、領域２０ｓにおける転位密度よりも高い。このような領域２０ｒにおいては、第２領域２０と第１領域１０との間の格子不整合より、結晶に乱れが生じている。この結晶の乱れにより、格子が緩和する。例えば、領域２０ｒは、格子の遷移領域である。領域２０ｓにおいては、高い均一性が観察される。領域２０ｓにおいて、高い緩和率αが得られる。
図１３は、第５実施形態に係る半導体装置を例示する模式的断面図である。
図１３は、第５実施形態に係る半導体装置１５０ａの一部を例示しており、第１〜第３電極５１〜５３は省略されている。半導体装置１５０ａにおいては、第１領域１０の上に、第２領域２０の一部となる領域２０ｒが形成される。一方、歪みが小さい領域２０ｓが別途形成される。この領域２０ｓが、例えば、領域２０ｒと接合される。このような構成によっても、高い緩和率αが得られる。
図１４（ａ）及び図１４（ｂ）は、第３実施形態に係る半導体装置を例示する模式的断面図である。
図１４（ａ）に示すように、半導体装置１５１においては、第１電極５１の少なくとも一部は、第２方向（例えばＸ軸方向）において、第１領域１０と重なる。第２電極５２の少なくとも一部は、第２方向において、第１領域１０と重なる。第１電極５１の少なくとも一部、及び、第２電極５２の少なくとも一部の少なくともいずれかは、第１領域１０に埋め込まれても良い。
図１４（ｂ）に示すように、半導体装置１５２において、第４領域１０ｄ及び第５領域１０ｅが設けられても良い。第４領域１０ｄにおける不純物濃度は、第１部分領域１１における不純物濃度よりも高い。第５領域１０ｅにおける不純物濃度は、第２部分領域１２における不純物濃度よりも高い。この不純物は、例えば、窒素（Ｎ）及びリン（Ｐ）よりなる群から選択された少なくとも１つを含む。第４領域１０ｄ及び第５領域１０ｅは、例えば、第１領域１０となる領域に、不純物となるこれらの元素を注入することにより得られる。第４領域１０ｄ及び第５領域１０ｅは、上記の半導体装置１５１において設けられても良い。
（第６実施形態）
図１５は、第６実施形態に係る半導体装置を例示する模式的断面図である。
図１５に示すように、第６実施形態に係る半導体装置１６０も、第１領域１０、第２領域２０、及び、第１〜第３電極５１〜５３を含む。半導体装置１２０においては、第２領域２０の＜０００−１＞方向が、第１領域１０から第２領域２０への向き（＋Ｚ向き）への成分を有する。この場合も、キャリア領域（例えば、２次元ホールガス１０Ｈ）が得られる。半導体装置１６０においても、緩和率αは、０よりも高い。例えば、緩和率αは０．１５以上でも良い。緩和率αは、０．５８以上でも良い。緩和率αは、０．７４以上でも良い。半導体装置１６０においても、例えば、第２領域２０における圧縮応力が抑制できる。これにより、高い濃度の２次元ホールガス１０Ｈが得られる。実施形態によれば、例えば、オン抵抗を低くできる。
図１６（ａ）及び図１６（ｂ）は、第６実施形態に係る半導体装置を例示する模式的断面図である。
図１６（ａ）に示す半導体装置１６１のように、第１電極５１の少なくとも一部は、第２方向（例えばＸ軸方向）において、第１領域１０と重なっても良い。第２電極５２の少なくとも一部は、第２方向において、第１領域１０と重なっても良い。
図１６（ｂ）に示す半導体装置１６２のように、第４領域１０ｄ及び第５領域１０ｅが設けられても良い。第４領域１０ｄにおける不純物濃度は、第１部分領域１１における不純物濃度よりも高い。第５領域１０ｅにおける不純物濃度は、第２部分領域１２における不純物濃度よりも高い。この不純物は、例えば、アルミニウム（Ａｌ）及びホウ素（Ｂ）よりなる群から選択された少なくとも１つを含む。第４領域１０ｄ及び第５領域１０ｅは、例えば、第１領域１０となる領域に、不純物となるこれらの元素を注入することにより得られる。第４領域１０ｄ及び第５領域１０ｅは、上記の半導体装置１６１において設けられても良い。
第５及び第６実施形態において、第２領域２０のＡｌ組成比ｘ２は、例えば、０．５以上である。これにより、例えば、高いキャリア濃度が得易い。Ａｌ組成比ｘ２は、０．８以上でも良い。Ａｌ組成比ｘ２は、０．９以上でも良く、実質的に１でも良い。
（第７実施形態）
図１７（ａ）〜図１７（ｄ）は、第７実施形態に係る半導体装置を例示する模式的断面図である。
これらの図に示すように、半導体装置１７０ａ〜１７０ｄは、第１領域１０、第２領域２０、第１〜第３電極５１〜５３、及び、絶縁部４０を含む。半導体装置１７０ａ〜１７０ｄにおいて、＜０００１＞方向は、第１領域１０から第２領域２０への向きに沿う。半導体装置１７０ａ〜１７０ｄにおいて、以下の説明以外の構成は、例えば、半導体装置１５０の構成と同様でも良い。
半導体装置１７０ａ〜１７０ｄにおいては、第２領域２０の一部は、第１方向（Ｚ軸方向）において、第３電極５３と第１領域１０との間に設けられる。第２領域２０の別の一部は、第１方向（Ｚ軸方向）において、第３電極５３と重ならない。半導体装置１７０ａ〜１７０ｄにおいて、第３領域３０が設けられないことを除いて、半導体装置１４０ａ〜１４０ｄの構成が適用できる。
（第８実施形態）
図１８（ａ）〜図１８（ｄ）は、第８実施形態に係る半導体装置を例示する模式的断面図である。
これらの図に示すように、半導体装置１７１ａ〜１７１ｄも、第１領域１０、第２領域２０、第１〜第３電極５１〜５３、及び、絶縁部４０を含む。半導体装置１７１ａ〜１７１ｄにおいて、＜０００−１＞方向は、第１領域１０から第２領域２０への向きに沿う。半導体装置１７１ａ〜１７１ｄにおけるこれ以外の構成は、半導体装置１７０ａ〜１７０ｄの構成とそれぞれ同様である。
半導体装置１７１ａ〜１７１ｄにおいて、例えば、高いキャリア濃度のキャリア領域（例えば、２次元ホールガス１０Ｈ）が得られる。
半導体装置１７１ａ〜１７１ｄにおいて、第３領域３０が設けられないことを除いて、半導体装置１４１ａ〜１４１ｄの構成が適用できる。
上記の第１〜第８実施形態において、第２領域２０は、例えば、ＭＯＣＶＤ(有機金属気相)法、分子線エピタキシ(ＭＢＥ)法、ハライド気相成長(ＨＶＰＥ)法、スパッタ法、及び、パルスレーザー堆積法よりなる群から選択された少なくとも１つにより形成される。
上記の第１〜第８実施形態において、第２領域２０の＜０００１＞方向または＜０００−１＞方向と、第１方向（Ｚ軸方向）との間の角度の差の絶対値は、例えば、８度以下である。＜０００１＞方向または＜０００−１＞方向は、第１方向（Ｚ軸方向）に対して平行でも良い。＜０００１＞方向または＜０００−１＞方向は、第１方向から８度以下の角度で傾斜しても良い。例えば、第２領域２０の第１領域１０の側の第３面２０ａ（図１０などを参照）と、第２領域２０の＜０００１＞方向または＜０００−１＞方向と、の間の角度の絶対値は、８２度以上９８度以下である。このような角度において、第２領域２０の結晶の自発分極に基づくキャリアが第１領域１０に効率的に生じる。
実施形態によれば、特性の向上が可能な半導体装置を提供することができる。
本願明細書において、「電気的に接続される状態」は、複数の導電体が物理的に接してこれら複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、別の導電体が挿入されて、これらの複数の導電体の間に電流が流れる状態を含む。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる、領域、電極及び絶縁部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１領域、 １０Ｅ…２次元電子ガス、 １０Ｈ…２次元ホールガス、 １０ｄ…第４領域、 １０ｅ…第５領域、 １１〜１３…第１〜第３部分領域、 ２０…第２領域、 ２０ａ、２０ｂ…第３、第４面、 ２０ｒ、２０ｓ…領域、 ３０…第３領域、 ３０ａ、３０ｂ…第１、第２面、 ４０…絶縁部、 ４１、４２…第１、第２絶縁層、 ５１〜５３…第１〜第３電極、 １１０、１１１、１１２、１２０、１２１、１２２、１４０ａ〜１４０ｄ、１４１ａ〜１４１ｄ、１５０、１５０ａ、１５１、１５２、１６０、１６１、１６２、１７０ａ〜１７０ｄ、１７１ａ〜１７１ｄ…半導体装置、 εｒ…比誘電率、 ＣＢ…伝導帯、 ＣＣ…キャリア濃度、 ＣＮ−１〜ＣＮ−３…第１〜第３試料、 Ｅ１…エネルギー、 Ｑｘ、Ｑｙ…逆数、 ＶＢ…価電子帯、 ｐ１０、ｐ２０…点、 ｐＺ…位置、 ｔ１〜ｔ３…厚さ

Claims (18)

  1. 炭化シリコン、シリコン、カーボン及びゲルマニウムよりなる群から選択された少なくとも１つを含む第１材料を含み、第１部分領域と、第２部分領域と、前記第１部分領域と前記第２部分領域との間の第３部分領域と、を含む第１領域と、
    第１電極であって、前記第１部分領域から前記第１電極への方向は第１方向に沿う、前記第１電極と
    第２電極であって、前記第２部分領域から前記第２電極への方向は前記第１方向に沿い、前記第１電極から前記第２電極への第２方向は、前記第１方向と交差した、前記第２電極と、
    第３電極であって、前記第３部分領域から前記第３電極への方向は前記第１方向に沿い、前記第２方向における前記第３電極の位置は、前記第２方向における前記第１電極の位置と、前記第２方向における前記第２電極の位置と、の間にある、前記第３電極と、
    Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１）を含む第２領域であって、前記第２領域の少なくとも一部は前記第２方向において前記第１電極と前記第２電極との間に設けられた、前記第２領域と、
    誘電体を含む第３領域であって、前記第３領域の少なくとも一部は、前記第１領域と前記第２領域との間に設けられた、前記第３領域と、
    絶縁部と、
    を備え、
    前記第１方向において、前記絶縁部と前記第１領域との間に前記第２領域の少なくとも一部が設けられ、
    前記絶縁部の少なくとも一部は、前記第１方向において前記第３電極と前記第２領域との間に設けられ、
    前記絶縁部は、第１絶縁層及び第２絶縁層を含み、
    前記第１方向において、前記第１絶縁層と前記第２領域との間に前記第２絶縁層が設けられ、
    前記第１絶縁層は、酸素を含み、
    前記第２絶縁層は、窒素を含み、
    前記第２絶縁層は、酸素を含まない、または、前記第２絶縁層における酸素の濃度は、前記第１絶縁層における酸素の濃度よりも低く、
    前記第１絶縁層の一部は、前記第１方向において前記第３部分領域と前記第３電極との間にあり、
    前記第１絶縁層の前記一部は、前記第１方向において前記第３部分領域と接した、半導体装置。
  2. 炭化シリコン、シリコン、カーボン及びゲルマニウムよりなる群から選択された少なくとも１つを含む第１材料を含み、第１部分領域と、第２部分領域と、前記第１部分領域と前記第２部分領域との間の第３部分領域と、を含む第１領域と、
    第１電極であって、前記第１部分領域から前記第１電極への方向は第１方向に沿う、前記第１電極と
    第２電極であって、前記第２部分領域から前記第２電極への方向は前記第１方向に沿い、前記第１電極から前記第２電極への第２方向は、前記第１方向と交差した、前記第２電極と、
    第３電極であって、前記第３部分領域から前記第３電極への方向は前記第１方向に沿い、前記第２方向における前記第３電極の位置は、前記第２方向における前記第１電極の位置と、前記第２方向における前記第２電極の位置と、の間にある、前記第３電極と、
    Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１）を含む第２領域であって、前記第２領域の少なくとも一部は前記第２方向において前記第１電極と前記第２電極との間に設けられた、前記第２領域と、
    を備え、
    前記第１材料は、無歪みのときの前記第１方向と交差する軸方向における第１格子定数を有し、
    前記Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１）は、無歪みのときの前記軸方向における第２格子定数を有し、
    前記第２領域は、前記軸方向における第２格子長を有し、
    前記第１格子定数と前記第２格子定数との差の絶対値に対する、前記第１格子定数と前記第２格子長との差の絶対値の比は、０．１５以上である、半導体装置。
  3. 前記比は、０．５８以上である、請求項２記載の半導体装置。
  4. 前記比は、０．７４以上である、請求項２記載の半導体装置。
  5. 前記第２領域の前記第１方向に沿う厚さは、１０ｎｍ以上５００ｎｍ以下である、請求項２〜４のいずれか１つに記載の半導体装置。
  6. 前記第２領域の少なくとも一部は、前記第３電極の少なくとも一部と、前記第１領域と、の間に設けられた、請求項１〜５のいずれか１つに記載の半導体装置。
  7. 絶縁部をさらに備え、
    前記第１方向において、前記絶縁部と前記第１領域との間に前記第２領域の少なくとも一部が設けられた、請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記絶縁部の少なくとも一部は、前記第１方向において前記第３電極と前記第２領域との間に設けられた、請求項７記載の半導体装置。
  9. 前記絶縁部は、第１絶縁層及び第２絶縁層を含み、
    前記第１方向において、前記第１絶縁層と前記第２領域との間に前記第２絶縁層が設けられ、
    前記第１絶縁層は、酸素を含み、
    前記第２絶縁層は、窒素を含み、
    前記第２絶縁層は、酸素を含まない、または、前記第２絶縁層における酸素の濃度は、前記第１絶縁層における酸素の濃度よりも低い、請求項８記載の半導体装置。
  10. 前記第１絶縁層の一部は、前記第１方向において前記第３部分領域と前記第３電極との間にあり、
    前記第１絶縁層の前記一部は、前記第１方向において前記第３部分領域と接した、請求項９記載の半導体装置。
  11. 前記絶縁部の一部は、前記第２方向において前記第２領域と重なる、請求項１、８〜１０のいずれか１つに記載の半導体装置。
  12. 前記絶縁部の一部は、前記第２方向において前記第１領域と重なる、請求項１、８〜１０のいずれか１つに記載の半導体装置。
  13. 前記第３電極の少なくとも一部は、前記第２方向において前記第２領域と重なる、請求項１〜１２のいずれか１つに記載の半導体装置。
  14. 前記第１電極は、前記第１部分領域と電気的に接続され、
    前記第２電極は、前記第２部分領域と電気的に接続された、請求項１〜１３のいずれか１つに記載の半導体装置。
  15. 前記第１電極の少なくとも一部は、前記第２方向において、前記第１領域と重なり、
    前記第２電極の少なくとも一部は、前記第２方向において、前記第１領域と重なる、請求項１〜１４のいずれか１つに記載の半導体装置。
  16. 前記第１部分領域と前記第１電極との間に設けられた第４領域と、
    前記第２部分領域と前記第２電極との間に設けられた第５領域と、
    をさらに備え、
    前記第４領域における不純物濃度は、前記第１部分領域における不純物濃度よりも高く、
    前記第５領域における不純物濃度は、前記第２部分領域における不純物濃度よりも高い、請求項１〜１５のいずれか１つに記載の半導体装置。
  17. 前記ｘ２は、０．５以上である、請求項１〜１６のいずれか１つに記載の半導体装置。
  18. 前記第２領域の前記第１領域の側の第１面と、前記第２領域の＜０００１＞方向または＜０００−１＞方向と、の間の角度の絶対値は、８２度以上９８度以下である、請求項１〜１７のいずれか１つに記載の半導体装置。
JP2018093030A 2018-05-14 2018-05-14 半導体装置 Active JP6924166B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018093030A JP6924166B2 (ja) 2018-05-14 2018-05-14 半導体装置
US16/286,649 US10707310B2 (en) 2018-05-14 2019-02-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018093030A JP6924166B2 (ja) 2018-05-14 2018-05-14 半導体装置

Publications (2)

Publication Number Publication Date
JP2019201036A JP2019201036A (ja) 2019-11-21
JP6924166B2 true JP6924166B2 (ja) 2021-08-25

Family

ID=68463417

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018093030A Active JP6924166B2 (ja) 2018-05-14 2018-05-14 半導体装置

Country Status (2)

Country Link
US (1) US10707310B2 (ja)
JP (1) JP6924166B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6903604B2 (ja) * 2018-05-14 2021-07-14 株式会社東芝 半導体装置
JP6924166B2 (ja) * 2018-05-14 2021-08-25 株式会社東芝 半導体装置
TWI780167B (zh) * 2018-06-26 2022-10-11 晶元光電股份有限公司 半導體基底以及半導體元件
JP7021063B2 (ja) 2018-12-10 2022-02-16 株式会社東芝 半導体装置
WO2020252623A1 (zh) * 2019-06-17 2020-12-24 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
US20230061811A1 (en) * 2021-08-25 2023-03-02 Kabushiki Kaisha Toshiba Semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246076B1 (en) * 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
US20070252223A1 (en) * 2005-12-05 2007-11-01 Massachusetts Institute Of Technology Insulated gate devices and method of making same
JP5207874B2 (ja) 2008-08-08 2013-06-12 親夫 木村 半導体装置およびその製造方法
KR20100079760A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 반도체 트랜지스터 및 그 제조 방법
JP5589850B2 (ja) * 2009-01-16 2014-09-17 日本電気株式会社 半導体装置及びその製造方法
US10002957B2 (en) * 2011-12-21 2018-06-19 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
JP6173493B2 (ja) * 2014-10-03 2017-08-02 日本碍子株式会社 半導体素子用のエピタキシャル基板およびその製造方法
KR102409201B1 (ko) * 2016-02-01 2022-06-16 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 자외선 발광소자 및 조명시스템
JP6917160B2 (ja) * 2017-02-26 2021-08-11 住友化学株式会社 半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法
JP6924166B2 (ja) * 2018-05-14 2021-08-25 株式会社東芝 半導体装置
JP7055533B2 (ja) * 2018-07-23 2022-04-18 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2019201036A (ja) 2019-11-21
US10707310B2 (en) 2020-07-07
US20190348503A1 (en) 2019-11-14

Similar Documents

Publication Publication Date Title
JP6924166B2 (ja) 半導体装置
JP6857786B2 (ja) ミスカット基板を用いた高パワーの窒化ガリウムエレクトロニクス
CN110224019B (zh) 一种半导体器件及其制造方法
US10084052B2 (en) Semiconductor device and method for manufacturing the same
EP3067921B1 (en) Process for producing an epitaxial substrate for a semiconductor element
US8653561B2 (en) III-nitride semiconductor electronic device, and method of fabricating III-nitride semiconductor electronic device
EP3270409A1 (en) Compound semiconductor substrate
JP6903604B2 (ja) 半導体装置
US10964802B2 (en) Semiconductor device and method for manufacturing the same
US11967641B2 (en) Semiconductor device including different nitride regions improving characteristics of the semiconductor device
US9293539B2 (en) Nitride semiconductor epitaxial wafer and nitride semiconductor device
JP2019169572A (ja) 半導体装置及びその製造方法
JP7016311B2 (ja) 半導体装置
JPWO2018181200A1 (ja) 半導体装置
US11443946B2 (en) Method for manufacturing silicon carbide base body, method for manufacturing semiconductor device, silicon carbide base body, and semiconductor device
US20190198655A1 (en) Semiconductor device
Caban et al. AlGaN/GaN Heterostructures in High Electron Mobility Transistors
JP5697046B2 (ja) 高移動度電界効果トランジスタ
US10861941B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6781293B2 (ja) 半導体装置
JP5036225B2 (ja) ヘテロ接合電界効果型トランジスタ
US20240162338A1 (en) Semiconductor Device with a Changeable Polarization Direction
Ha Thermal Stability of Plasma-enhanced chemical vapor deposition Silicon Nitride Passivation on AlGaN/GaN High-electron-mobility transistors
Moseley et al. Growth of BGaN Alloys on AlN.

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200313

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210202

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210401

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210701

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210730

R151 Written notification of patent or utility model registration

Ref document number: 6924166

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151