JP6915766B2 - Semiconductor integrated circuit layout method - Google Patents
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Description
本発明は、配線層をカスタマイズするマスタースライス方式を用いた半導体集積回路の設計方法に関し、既存のレイアウトデータをもとに新規に開発する新たな半導体集積回路をレイアウトする方法に関する。 The present invention relates to a method of designing a semiconductor integrated circuit using a master slice method for customizing a wiring layer, and relates to a method of laying out a new semiconductor integrated circuit newly developed based on existing layout data.
近年、アナログ半導体集積回路の分野において開発期間の短縮が強く求められている。レイアウト設計期間短縮のための方法として、マスタースライス方式がある。 In recent years, there has been a strong demand for shortening the development period in the field of analog semiconductor integrated circuits. There is a master slice method as a method for shortening the layout design period.
マスタースライス方式とは、図１１に示すように、半導体基板１０上にパッド１１、容量素子１２、抵抗素子１３、ＰＮＰトランジスタ１４、ＮＰＮトランジスタ１５等の素子をそれぞれ所定の数だけ予め準備して、新たに開発する半導体集積回路の機能に合わせて必要な半導体素子間の配線のみを行うレイアウト手法である。（例えば特許文献１，２）
In the master slice method, as shown in FIG. 11, a predetermined number of elements such as a
上述したように、マスタースライス方式はレイアウト期間の短縮には有効である。しかし特定の回路を想定しておらず、予め素子数に余裕を持たせて形成し、配線容易性を優先させるため配置も余裕を持たせている。そのため、回路によっては素子使用効率が悪く、カスタムＩＣと比べて集積度が低くなりチップサイズが拡大するというデメリットがある。チップサイズの拡大は半導体集積回路の製造コストが増大するという問題があるだけでなく、レイアウトによる特性依存性が大きいアナログ回路では、配線の寄生抵抗や寄生容量などにより、所望の特性が得られないといった問題が発生する可能性がある。 As described above, the master slice method is effective in shortening the layout period. However, a specific circuit is not assumed, and the number of elements is formed with a margin in advance, and the arrangement is also provided with a margin in order to prioritize the ease of wiring. Therefore, depending on the circuit, there is a demerit that the element usage efficiency is poor, the degree of integration is lower than that of a custom IC, and the chip size is increased. Increasing the chip size not only has the problem of increasing the manufacturing cost of semiconductor integrated circuits, but also the desired characteristics cannot be obtained in analog circuits, which are highly dependent on the characteristics due to the layout, due to the parasitic resistance and capacitance of the wiring. Such problems may occur.
本発明は上記問題点を解消し、レイアウトの素子使用効率が良く、所望の特性を持つ半導体集積回路のレイアウト設計期間を短縮することが可能なマスタースライス方式のレイアウト方法を提供することを目的とする。 An object of the present invention is to provide a master slice type layout method capable of solving the above problems, improving the efficiency of using elements in the layout, and shortening the layout design period of a semiconductor integrated circuit having desired characteristics. do.
上記目的を達成するために、請求項１にかかる発明は、マスタースライス方式を用いた半導体集積回路のレイアウト設計方法であって、レイアウト済みの半導体集積回路の製品データベースを作成する工程と、新たな半導体集積回路の回路図情報を作成する工程と、レイアウト済みの半導体集積回路の製品データベースと前記新たな半導体集積回路の回路図情報を比較して素子割り当てを行う工程と、前記素子割り当ての結果から、マスターレイアウトとする製品データベースを決定し、配線変更する箇所をレイアウトエディタ上で強調表示してガイドする工程とを有することを特徴とする。
In order to achieve the above object, the invention according to
請求項２にかかる発明は、前記素子割り当てを行う工程は、プロセスが一致する製品データベースを絞り込む工程と、前記製品データベースと前記新たな半導体集積回路の回路図情報とを比較するデータベース検索を行う工程と、前記データベース検索にて一致した素子の割り当て情報を記載した素子対応表を作成する工程とを有することを特徴とする。
In the invention according to
請求項３にかかる発明は、前記データベース検索を行う工程は、前記新たな半導体集積回路のネットリストの機能ブロックが割り当て可能か判断する工程と、前記新たな半導体集積回路のネットリストの素子が割り当て可能か判断する工程と、条件変更により前記新たな半導体集積回路のネットリストの素子が割り当て可能か判断する工程と、マニュアル作業により前記新たな半導体集積回路のネットリストの素子が割り当て可能か判断する工程と、回路変更が可能かを判断する工程とを有することを特徴とする。
In the invention according to
請求項４にかかる発明は、前記素子割り当てを行う工程は、レイアウト済みの半導体集積回路のレイアウトデータと新たな半導体集積回路の回路図情報と配線変更を行った新たな半導体集積回路のレイアウトデータの関係を機械学習し、レイアウト済みの半導体集積回路の製品データベースに重みづけを行い、その後の新たな半導体集積回路のレイアウト設計時に素子割り当てが可能か判断する工程を有することを特徴とする。
In the invention according to
本発明によれば、レイアウト済みの半導体集積回路をマスターレイアウトとし、配線層の変更により新たな半導体集積回路をレイアウトすることで、素子使用効率の良いレイアウトとなり製造コストが抑えられる。所望の回路特性を得られることが確認された回路構成とすることができるため、レイアウトによる特性依存性が大きいアナログ回路の設計に好適である。また、レイアウト設計の際には配線の変更を行う部分についてガイドが示されるため、レイアウト設計期間を短縮することができる。 According to the present invention, the layout of the semiconductor integrated circuit that has already been laid out is used as the master layout, and a new semiconductor integrated circuit is laid out by changing the wiring layer, so that the layout has good element usage efficiency and the manufacturing cost can be suppressed. Since the circuit configuration can be confirmed to obtain desired circuit characteristics, it is suitable for designing an analog circuit having a large characteristic dependence depending on the layout. In addition, since a guide is shown for the portion where the wiring is changed at the time of layout design, the layout design period can be shortened.
以下、本発明のレイアウト方法について、図面を参照しながら説明する。図１は本発明のレイアウト装置のシステム構成図であり、レイアウト済みの半導体集積回路の製品データベース（以下、「製品ＤＢ」という）を作成し（ステップ１）、新たな半導体集積回路の回路図と比較し素子割り当てを行って、その比較結果を新たな半導体集積回路の配線レイアウトに反映してレイアウト設計を行うことができる装置を示している。 Hereinafter, the layout method of the present invention will be described with reference to the drawings. FIG. 1 is a system configuration diagram of the layout device of the present invention. A product database of laid-out semiconductor integrated circuits (hereinafter referred to as “product DB”) is created (step 1), and a circuit diagram of a new semiconductor integrated circuit is created. It shows a device capable of performing layout design by comparing and allocating elements and reflecting the comparison result in the wiring layout of a new semiconductor integrated circuit.
レイアウト済みの半導体集積回路の製品ＤＢ作成（ステップ１）では、回路図のネットリスト情報から端子名、インスタンス名、階層情報、機能ブロック名、素子モデル名、各種パラメータの情報を収集し、レイアウトデータから機能ブロックおよび素子や各端子の座標の情報を収集し、それらの情報にプロセス（デザインルール）とパッケージと製造コスト、各端子の最大定格の情報の他、使用済みフラグの情報も収集する。階層情報とは、図２に示すように、素子レベルを階層１とし、機能セルを階層２、機能ブロックを階層３というようにレベル分けを示す情報であり、素子割り当ての際にユーザーが予め検索する階層のレベルを指定することが可能である。使用済みフラグは、製品ＤＢと新たな半導体集積回路の回路図情報を比較するデータベース検索（ステップ４）で用いる情報で、初期値はＦＡＬＳＥ（以下、「Ｆ」という）と設定する。レイアウトデータの素子や各端子の座標データは、市販のソフトウェアで抽出可能である。また、この製品ＤＢは一般的な関係データベース管理システム（ＲＤＢＭＳ）などに構築可能である。なお、機能セルとしてレイアウトされたＤＦＦなどロジックセルの一部は、トランジスタ単体として新たな半導体集積回路への再利用に向かない。このようなセルはトランジスタレベルの記述はせず、機能セルを一単位として扱う。
In creating a product database of a semiconductor integrated circuit that has already been laid out (step 1), information on terminal names, instance names, hierarchical information, functional block names, element model names, and various parameters is collected from the net list information of the circuit diagram, and layout data is created. It collects information on functional blocks, elements, and coordinates of each terminal from, and collects information on processes (design rules), packages, manufacturing costs, maximum rating of each terminal, and used flags. As shown in FIG. 2, the hierarchical information is information indicating level division such that the element level is
図３は本発明のレイアウト設計のフロー図である。まず、新たな半導体集積回路の回路図情報を作成する（ステップ２）。次いでプロセスやパッケージ情報、各端子の最大定格といった新たな半導体集積回路の回路図情報データをもとにマスターレイアウトの候補となる製品ＤＢを絞り込み、新たな半導体集積回路の回路図情報と比較する優先順位を決める（ステップ３）。その後、新たな半導体集積回路の回路図に使用されている全ての機能ブロックや素子が製品ＤＢに存在するかデータベース検索を行う（ステップ４）。新たな半導体集積回路の回路図の全ての素子が割り当て可能な製品ＤＢが見つかった場合には、素子の一致情報を記載した素子対応表を作成する（ステップ５）。続いて素子対応表をレイアウトエディタに読み込み、そのガイドに従って配線データの変更を行い（ステップ６）、ＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）／ＬＶＳ（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）といった各種検証を行い（ステップ７）、レイアウト設計を完了する。なお、ステップ３で絞り込んだ全ての製品ＤＢで素子割り当てができなかった場合は、配線層の変更によるレイアウト設計は不可能と判断する。
FIG. 3 is a flow chart of the layout design of the present invention. First, the circuit diagram information of a new semiconductor integrated circuit is created (step 2). Next, the product DB that is a candidate for the master layout is narrowed down based on the circuit diagram information data of the new semiconductor integrated circuit such as the process, package information, and the maximum rating of each terminal, and the priority is compared with the circuit diagram information of the new semiconductor integrated circuit. Determine the ranking (step 3). After that, a database search is performed to see if all the functional blocks and elements used in the circuit diagram of the new semiconductor integrated circuit exist in the product DB (step 4). When a product DB to which all the elements of the circuit diagram of the new semiconductor integrated circuit can be assigned is found, an element correspondence table describing the matching information of the elements is created (step 5). Subsequently, the element correspondence table is read into the layout editor, the wiring data is changed according to the guide (step 6), various verifications such as DRC (Design Rule Check) / LVS (Layout Versus Schematic) are performed (step 7), and the layout design is performed. To complete. If the elements cannot be assigned in all the product DBs narrowed down in
以下、各ステップについて詳細に説明する。まず、新たな半導体集積回路の回路図情報作成（ステップ２）では、回路図エディタから得られるネットリストに含まれる端子名、インスタンス名、階層情報、機能ブロック名、素子モデル名、各種パラメータ、プロセス（デザインルール）といった情報の他に、製品ＤＢの絞り込み（ステップ３）の際に必要なデータとなるパッケージや各端子の最大定格の情報も加えた一覧を作成する。 Hereinafter, each step will be described in detail. First, in creating circuit diagram information for a new semiconductor integrated circuit (step 2), terminal names, instance names, hierarchical information, functional block names, element model names, various parameters, and processes included in the netlist obtained from the circuit diagram editor. In addition to information such as (design rules), create a list that includes information on packages and the maximum rating of each terminal, which are necessary data when narrowing down the product database (step 3).
製品ＤＢの絞り込み（ステップ３）では、図４に示すように、新たな半導体集積回路のネットリストの他にプロセス（デザインルール）やパッケージ、各端子の最大定格といった回路図情報のデータをもとに、マスターレイアウトの候補となる製品ＤＢを絞り込み、新たな半導体集積回路の回路図情報と比較する優先順位を決定する。プロセス（デザインルール）の情報のみでは合致する製品ＤＢが多くある場合も、パッケージや端子の最大定格の情報を加えて比較することにより、より類似した製品ＤＢを選択することができる。また、配線データの変更が容易そうな製品ＤＢが予めわかっている場合は、優先的にデータベース検索を行うよう指定することも可能である。 In narrowing down the product DB (step 3), as shown in FIG. 4, in addition to the netlist of new semiconductor integrated circuits, the data of the circuit diagram information such as the process (design rule), the package, and the maximum rating of each terminal are used. In addition, the product DBs that are candidates for the master layout are narrowed down, and the priority order for comparison with the circuit diagram information of the new semiconductor integrated circuit is determined. Even if there are many product DBs that match only with the process (design rule) information, a more similar product DB can be selected by adding and comparing the information on the maximum rating of the package and the terminal. Further, if the product DB in which the wiring data is likely to be changed is known in advance, it is possible to specify that the database search should be performed preferentially.
データベース検索（ステップ４）では、図５に示すように、まず新たな半導体集積回路の上位の階層である機能ブロックが全て製品ＤＢ内に存在し、割り当て可能かどうかを判断する（ステップ４１）。一致する機能ブロックが見つかった場合、製品ＤＢ内の使用済みフラグをＦからＴＲＵＥ（以下、「Ｔ」という）に設定し、一致一覧に記述する。使用済みフラグがＴに設定された機能ブロックは、それ以降の検索対象から除外される。新たな半導体集積回路ネットリスト内にマスターレイアウトと一致する機能ブロックが予め判っている場合は、その機能ブロックを検索対象から除外するように、事前に使用済みフラグをＴとしておくことも可能である。あるいは、回路図の変更箇所ではなく、且つＬＶＳで一致している部分も検索対象から除外するように、事前に使用済みフラグをＴとしておくことも可能である。全ての検索が完了した後、使用済みフラグがＦの未使用素子一覧を作成する。なお、機能ブロックとして割り当て済みであっても、その機能ブロック内に未使用素子がある場合には、未使用素子一覧に加えられ、ステップ４２の素子レベルでの検索の際には機能ブロック間で素子を融通して割り当てをすることが可能となる。この段階で全ての機能ブロックが一致した場合には、素子対応表の作成（ステップ５）に進む。製品ＤＢに一致する機能ブロックが見つからなかった場合は、その機能ブロックおよびインスタンスを不一致一覧に記述する。 In the database search (step 4), as shown in FIG. 5, first, it is determined whether or not all the functional blocks, which are the upper layers of the new semiconductor integrated circuit, exist in the product DB and can be assigned (step 41). When a matching functional block is found, the used flag in the product DB is set from F to TRUE (hereinafter referred to as "T") and described in the matching list. Functional blocks whose used flag is set to T are excluded from the subsequent search targets. If the functional block that matches the master layout is known in advance in the new semiconductor integrated circuit netlist, it is possible to set the used flag to T in advance so that the functional block is excluded from the search target. .. Alternatively, it is also possible to set the used flag to T in advance so that the part that is not the changed part of the circuit diagram and that matches in LVS is also excluded from the search target. After all the searches are completed, a list of unused elements with a used flag of F is created. Even if it has been assigned as a functional block, if there is an unused element in the functional block, it is added to the list of unused elements, and when searching at the element level in step 42, it is added between the functional blocks. It is possible to flexibly assign elements. If all the functional blocks match at this stage, the process proceeds to the creation of the element correspondence table (step 5). If a functional block that matches the product DB is not found, describe the functional block and instance in the mismatch list.
ステップ４１のデータベース検索後に不一致一覧に素子が存在する場合は、素子レベルでの検索を行う（ステップ４２）。新たな半導体集積回路の回路図情報の一覧にある素子モデル名、パラメータの全てが一致する素子が製品ＤＢ内に存在し、割り当て可能かどうかを判断する。一致する素子が見つかった場合、製品ＤＢ内の使用済みフラグをＦからＴに設定し、一致一覧に記述する。使用済みフラグがＴに設定された素子は、それ以降の検索対象から除外される。新たな半導体集積回路ネットリスト内にマスターレイアウトと一致する素子が予め判っている場合は、その素子を検索対象から除外するよう事前にマニュアル作業により使用済みフラグをＴとしておいてもよい。全ての検索が完了した後、使用済みフラグがＦの未使用素子一覧を作成する。全ての機能ブロックや素子が一致した場合には、続いて素子対応表の作成（ステップ５）に進む。製品ＤＢに一致する素子が見つからなかった場合は、そのインスタンスを不一致一覧に記述する。 If an element exists in the mismatch list after the database search in step 41, a search is performed at the element level (step 42). It is determined whether or not an element having all the element model names and parameters in the list of circuit diagram information of the new semiconductor integrated circuit exists in the product DB and can be assigned. When a matching element is found, the used flag in the product DB is set from F to T and described in the matching list. The element whose used flag is set to T is excluded from the subsequent search targets. If an element matching the master layout is known in advance in the new semiconductor integrated circuit netlist, the used flag may be set to T in advance by manual work so as to exclude the element from the search target. After all the searches are completed, a list of unused elements with a used flag of F is created. If all the functional blocks and elements match, the process proceeds to the creation of the element correspondence table (step 5). If the element matching the product DB is not found, the instance is described in the mismatch list.
ステップ４１およびステップ４２のデータベース検索後に不一致一覧に素子が存在する場合は、条件変更すれば割り当て可能か判断する（ステップ４３）。条件変更とは、素子パラメータの合わせこみを指す。ＭＯＳトランジスタのゲート幅はゲート幅（Ｗ）と個数（Ｍ）の積であるＷ×Ｍで表現され、回路図ではＷ＝１０ｕｍのトランジスタ１個（Ｍ＝１）と表記されているものをレイアウトではＷ＝５ｕｍのトランジスタ２個（Ｍ＝２）使用するといったように、ＷとＭが異なる場合がある。このように、ＷとＭとを単純比較するのみでは、一致しないインスタンスが増えてしまう。抵抗や容量も同様に、回路図で１個の抵抗値、容量値で表現されているものをレイアウトで複数個の抵抗、容量で実現できる場合にも単純比較では一致しない。そこで、ＭＯＳトランジスタは、図６（ｄ）の製品ＤＢの記述例に示すように、同一階層で同一ゲート長（Ｌ）のものはグループプロパティを付与して予めグルーピングしておく。抵抗については、単位抵抗セルを複数個組み合わせることで実現可能な抵抗テーブルを予め作成しておく。例えば、単位抵抗セルの抵抗値が１０ｋΩの場合、２本の並列で５ｋΩ、直列で２０ｋΩ、３本の並列で３．３ｋΩ、直列で３０ｋΩ、直並列で１５ｋΩが実現可能である。容量値については複数個の容量で回路図の容量となるよう演算して必要数を求める。 If an element exists in the mismatch list after the database search in steps 41 and 42, it is determined whether the element can be assigned by changing the condition (step 43). Condition change refers to the matching of element parameters. The gate width of the MOS transistor is represented by W × M, which is the product of the gate width (W) and the number (M), and the layout is described as one transistor (M = 1) with W = 10um in the circuit diagram. Then, W and M may be different, such as using two transistors (M = 2) with W = 5um. In this way, simply comparing W and M will increase the number of instances that do not match. Similarly, resistances and capacitances do not match in a simple comparison even when a circuit diagram expressing one resistance value and capacitance value can be realized by a plurality of resistors and capacitances in a layout. Therefore, as shown in the description example of the product DB in FIG. 6D, the MOS transistors having the same layer and the same gate length (L) are grouped in advance by adding group properties. For resistance, a resistance table that can be realized by combining a plurality of unit resistance cells is created in advance. For example, when the resistance value of the unit resistance cell is 10 kΩ, 5 kΩ in parallel, 20 kΩ in series, 3.3 kΩ in parallel, 30 kΩ in series, and 15 kΩ in series and parallel can be realized. For the capacitance value, calculate the required number by calculating the capacitance of the circuit diagram with a plurality of capacitances.
ステップ４３の条件変更で割り当てが不可能で、不一致一覧に素子が存在する場合は、マニュアル作業で割り当てが可能かどうか判断する（ステップ４４）。マニュアル作業での割り当てとは、例えばステップ４１の機能ブロックの検索で、回路図とレイアウトが一致しているもののレイアウト側に未使用の素子が含まれている場合に、この未使用の素子を使用することで、別の機能ブロックの素子が割り当て可能となる場合などである。この場合は一致一覧への記述、不一致一覧からの削除、使用フラグの設定はユーザーがマニュアルで変更する。 If the assignment is not possible due to the condition change in step 43 and the element is present in the mismatch list, it is determined manually whether or not the assignment is possible (step 44). Manual assignment means, for example, in the search for the functional block in step 41, when an unused element is included on the layout side although the circuit diagram and the layout match, this unused element is used. By doing so, an element of another functional block can be assigned. In this case, the user manually changes the description in the match list, deletion from the mismatch list, and the setting of the usage flag.
マニュアル作業での割り当てを行っても不一致一覧に素子が存在する場合は、回路設計に戻り、回路変更が可能かどうか不足素子の扱いを判断する（ステップ４５）。不足解消の見込みがある場合には、ネットリストを変更し回路図情報を更新して、再度ステップ４１の機能ブロックのデータベース検索から順次処理を行い、マスターレイアウトとする製品ＤＢを決定する。 If an element is present in the mismatch list even after manual assignment, the process returns to the circuit design and determines whether the circuit can be changed or not (step 45). If there is a possibility that the shortage will be resolved, the netlist is changed, the circuit diagram information is updated, and the database search of the functional block in step 41 is sequentially performed to determine the product DB to be the master layout.
選択した全ての製品ＤＢに対してデータベース検索を行って、新たな半導体集積回路の回路図の全ての素子が一致した場合には、一致一覧をもとに素子の割り当て情報を記載した素子対応表を作成する（ステップ５）。なお、新たな半導体集積回路の回路図情報と一致する製品ＤＢが複数存在した場合は、未使用素子が少ないもの、あるいは製造コストが低いものを優先してマスターレイアウトとする製品ＤＢを決定する。 A database search is performed for all the selected product DBs, and if all the elements in the circuit diagram of the new semiconductor integrated circuit match, the element correspondence table that describes the element allocation information based on the matching list. Is created (step 5). If there are a plurality of product DBs that match the circuit diagram information of the new semiconductor integrated circuit, the product DB having few unused elements or the one with low manufacturing cost is prioritized to determine the product DB to be used as the master layout.
マスターレイアウトとする製品ＤＢが決定すると、素子対応表と製品ＤＢの情報から各素子の位置座標を取得し、回路図エディタで選択した回路素子がレイアウトエディタ上で強調表示（ハイライト）され、そのガイドに従ってマニュアル作業で配線データの変更を行う（ステップ６）。なお、回路図の１つの素子に対して複数の未使用素子が該当する場合は、製品のアナログ特性に最適な素子をマニュアル作業で選択する。さらに、配線データの変更を行う際、未使用素子一覧と製品ＤＢの情報から未使用素子の位置座標を取得し、レイアウトエディタ上で確認することも可能であり、素子対応表に割り当てられた素子以外に製品特性に適した素子がないかどうかを確認して選択することもできる。 When the product DB to be the master layout is determined, the position coordinates of each element are acquired from the element correspondence table and the information in the product DB, and the circuit element selected in the schematic editor is highlighted (highlighted) in the layout editor. Manually change the wiring data according to the guide (step 6). When a plurality of unused elements correspond to one element in the circuit diagram, the element most suitable for the analog characteristics of the product is manually selected. Furthermore, when changing the wiring data, it is also possible to acquire the position coordinates of the unused element from the unused element list and the information in the product DB and check it on the layout editor, and the element assigned to the element correspondence table. It is also possible to confirm and select whether or not there is an element suitable for the product characteristics other than the above.
配線データを変更した後、ＤＲＣ／ＬＶＳといった各種検証を行い（ステップ７）、新たな半導体集積回路のレイアウト設計が終了する。 After changing the wiring data, various verifications such as DRC / LVS are performed (step 7), and the layout design of the new semiconductor integrated circuit is completed.
また、レイアウト済みの半導体集積回路のレイアウトデータと新たな半導体集積回路の回路図情報および配線変更を行った新たな半導体集積回路のレイアウトデータを機械学習し、レイアウト済みの半導体集積回路の製品ＤＢに重みづけを行う。その後の新たな半導体集積回路のレイアウト設計時に、この重みづけに基づいてレイアウト済みの半導体集積回路の製品ＤＢの絞り込みが可能となるようにしてもよい。 In addition, the layout data of the laid-out semiconductor integrated circuit, the circuit diagram information of the new semiconductor integrated circuit, and the layout data of the new semiconductor integrated circuit whose wiring has been changed are machine-learned and stored in the product DB of the laid-out semiconductor integrated circuit. Weight. When designing the layout of a new semiconductor integrated circuit after that, the product DB of the laid-out semiconductor integrated circuit may be narrowed down based on this weighting.
次に、本発明の実施例を用いて詳細に説明する。図６乃至図１０は本発明の実施例である。図６（ａ）はレイアウト済みの半導体集積回路の回路図、図６（ｂ）はレイアウト済みの半導体集積回路のネットリスト、図６（ｃ）はレイアウト済みの半導体集積回路の配線層を除いたレイアウト図面（マスターレイアウト）である。ここでは、説明のため、レイアウト図面にマスターレイアウトでのインスタンス名と、レイアウト済みの半導体集積回路の回路図インスタンス名を併記してある。図６（ｄ）は、レイアウト済みの半導体集積回路のネットリスト情報と、レイアウトデータから抽出した素子や各端子の座標と、プロセス（デザインルール）、パッケージ、製造コスト、各端子の最大定格の情報を加えた製品ＤＢの記述例である。 Next, the examples of the present invention will be described in detail. 6 to 10 are examples of the present invention. FIG. 6A is a circuit diagram of a laid-out semiconductor integrated circuit, FIG. 6B is a netlist of laid-out semiconductor integrated circuits, and FIG. 6C excludes the wiring layer of the laid-out semiconductor integrated circuit. It is a layout drawing (master layout). Here, for the sake of explanation, the instance name in the master layout and the circuit diagram instance name of the laid-out semiconductor integrated circuit are shown together in the layout drawing. FIG. 6D shows the netlist information of the laid-out semiconductor integrated circuit, the coordinates of the elements and terminals extracted from the layout data, the process (design rule), the package, the manufacturing cost, and the maximum rating information of each terminal. This is a description example of the product DB with the addition of.
図７は新たな半導体集積回路の回路図とネットリストで、図６（ａ）の回路図からトランジスタサイズが変更になった回路である。これを図６（ｄ）の製品ＤＢの素子に割り当てる流れを説明する。図８（ａ）は製品ＤＢの記述で、使用済みフラグが全てＦとなった初期状態である。ステップ４２のデータベース検索で、新たな半導体集積回路の回路図情報と製品ＤＢとで素子タイプやＬおよびＷなどのパラメータが一致する素子が見つかり、使用済みフラグがＴとなった状態が図８（ｂ）である。次に、ステップ４３の条件変更を行い、素子パラメータＬが等しくＷをＮ倍してパラメータが一致する素子が見つかり使用済みフラグがＴに設定された状態が図８（ｃ）である。この時、Ｔに設定される素子はＮ個である。 FIG. 7 is a circuit diagram and a netlist of a new semiconductor integrated circuit, and is a circuit in which the transistor size is changed from the circuit diagram of FIG. 6 (a). The flow of allocating this to the element of the product DB of FIG. 6D will be described. FIG. 8A is a description of the product DB, which is an initial state in which all used flags are set to F. In the database search in step 42, an element having the same element type and parameters such as L and W was found in the circuit diagram information of the new semiconductor integrated circuit and the product DB, and the used flag was set to T in FIG. 8 (FIG. 8). b). Next, FIG. 8C shows a state in which the condition of step 43 is changed, the element parameters L are equal, W is multiplied by N, an element having the same parameters is found, and the used flag is set to T. At this time, the number of elements set to T is N.
図７の新たな半導体集積回路を図６（ｃ）のマスターレイアウトに割り当てた際のレイアウト図面が図９（ａ）、素子一覧表が図９（ｂ）である。ここでは、説明のため、レイアウト図面にマスターレイアウトでのインスタンス名と、割り当てられた新たな半導体集積回路の回路図インスタンス名を併記してある。次に、素子割り当ての結果得られた素子一覧表を回路図エディタおよびレイアウトエディタに読み込み、配線データの変更を行う。図１０は割り当てが可能と判明した新たな半導体集積回路の回路図とマスターレイアウトの関連を確認する例で、図１０（ａ）は新たな半導体集積回路の回路図であり、回路図エディタ上でＭＳ３を選択すると、図１０（ｂ）の素子一覧表にてＭＳ３を検索し、マスターレイアウトのインスタンス名Ｘ０／Ｍ２４およびＸ０／Ｍ２５に変換される。そして図１０（ｃ）のマスターレイアウトの製品ＤＢから位置情報を取得し、図１０（ｄ）のようにレイアウトエディタ上で該当する素子が強調表示（ハイライト）され、配線のガイドが示される。 9 (a) is a layout drawing when the new semiconductor integrated circuit of FIG. 7 is assigned to the master layout of FIG. 6 (c), and FIG. 9 (b) is a list of elements. Here, for the sake of explanation, the instance name in the master layout and the circuit diagram instance name of the assigned new semiconductor integrated circuit are shown together in the layout drawing. Next, the element list obtained as a result of element allocation is read into the circuit diagram editor and the layout editor, and the wiring data is changed. FIG. 10 is an example of confirming the relationship between the circuit diagram of the new semiconductor integrated circuit found to be assignable and the master layout, and FIG. 10 (a) is the circuit diagram of the new semiconductor integrated circuit on the circuit diagram editor. When MS3 is selected, MS3 is searched for in the element list of FIG. 10B and converted to the master layout instance names X0 / M24 and X0 / M25. Then, the position information is acquired from the product DB of the master layout shown in FIG. 10 (c), the corresponding element is highlighted (highlighted) on the layout editor as shown in FIG. 10 (d), and the wiring guide is shown.
以上のように、本発明によれば、レイアウト済みの半導体集積回路をマスターレイアウトとし、配線層の変更により新たな半導体集積回路をレイアウトすることで、素子使用効率の良いレイアウトとなり製造コストが抑えられ、且つレイアウトによる特性依存性が大きいアナログ回路において所望の特性を得ることができる。また、レイアウト設計の際には配線変更を行う部分についてガイドが示されるため、レイアウト設計期間を短縮することができる。 As described above, according to the present invention, by using the laid-out semiconductor integrated circuit as the master layout and laying out a new semiconductor integrated circuit by changing the wiring layer, the layout becomes efficient in device use and the manufacturing cost is suppressed. Moreover, desired characteristics can be obtained in an analog circuit having a large characteristic dependence due to the layout. In addition, since a guide is shown for the portion where the wiring is changed at the time of layout design, the layout design period can be shortened.
ＭＳ１、ＭＳ２、ＭＳ２’、ＭＳ３、ＭＳ３’：ＰＭＯＳトランジスタ
ＭＳ４、ＭＳ５：ＮＭＯＳトランジスタ
ＶＤＤ：電源端子
ＧＮＤ：接地端子
１：ＰＭＯＳトランジスタ
２：ＮＭＯＳトランジスタ
３：ゲート
４：ソース
５：ドレイン
６：電極
７：第１の配線
８：第２の配線
９：第３の配線
１０：半導体基板
１１：パッド
１２：容量素子
１３：抵抗素子
１４：ＰＮＰトランジスタ
１５：ＮＰＮトランジスタ
MS1, MS2, MS2', MS3, MS3': msgstr Transistor MS4, MS5: NMOS Transistor VDD: Power Supply Terminal GND: Ground Terminal 1: NetBackup Transistor 2: NMOS Transistor 3: Gate 4: Source 5: Drain 6: Electrode 7: 1st wiring 8: 2nd wiring 9: 3rd wiring 10: Semiconductor substrate 11: Pad 12: Capacitive element 13: Resistance element 14: PNP transistor 15: NPN transistor
Claims (4)
レイアウト済みの半導体集積回路の製品データベースを作成する工程と、
新たな半導体集積回路の回路図情報を作成する工程と、
レイアウト済みの半導体集積回路の製品データベースと前記新たな半導体集積回路の回路図情報を比較して素子割り当てを行う工程と、
前記素子割り当ての結果から、マスターレイアウトとする製品データベースを決定し、配線変更する箇所をレイアウトエディタ上で強調表示してガイドする工程と、
を有することを特徴とする半導体集積回路のレイアウト設計方法。 This is a layout design method for semiconductor integrated circuits using the master slice method.
The process of creating a product database of laid-out semiconductor integrated circuits,
The process of creating schematic information for a new semiconductor integrated circuit,
The process of comparing the product database of the laid-out semiconductor integrated circuit with the circuit diagram information of the new semiconductor integrated circuit and allocating the elements,
From the result of the element assignment, the product database to be the master layout is determined, and the process of highlighting and guiding the part to be changed in the wiring on the layout editor.
A method for designing a layout of a semiconductor integrated circuit, which comprises.
プロセスが一致する製品データベースを絞り込む工程と、
前記製品データベースと前記新たな半導体集積回路の回路図情報とを比較するデータベース検索を行う工程と、
前記データベース検索にて一致した素子の割り当て情報を記載した素子対応表を作成する工程と、
を有することを特徴とする請求項１に記載の半導体集積回路のレイアウト設計方法。 The step of assigning the element is
The process of narrowing down the product database that matches the process, and
A process of performing a database search comparing the product database with the circuit diagram information of the new semiconductor integrated circuit, and
The process of creating an element correspondence table that describes the element allocation information that matches in the database search, and
The method for designing a layout of a semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is provided with.
前記新たな半導体集積回路のネットリストの機能ブロックが割り当て可能か判断する工程と、
前記新たな半導体集積回路のネットリストの素子が割り当て可能か判断する工程と、
条件変更により前記新たな半導体集積回路のネットリストの素子が割り当て可能か判断する工程と、
マニュアル作業により前記新たな半導体集積回路のネットリストの素子が割り当て可能か判断する工程と、
回路変更が可能かを判断する工程と、
を有することを特徴とする請求項２に記載の半導体集積回路のレイアウト設計方法。 The process of performing the database search is
The process of determining whether the functional blocks of the netlist of the new semiconductor integrated circuit can be assigned, and
The process of determining whether the elements of the netlist of the new semiconductor integrated circuit can be assigned, and
The process of determining whether the elements of the netlist of the new semiconductor integrated circuit can be assigned by changing the conditions, and
The process of determining whether the elements of the netlist of the new semiconductor integrated circuit can be assigned by manual work, and
The process of determining whether the circuit can be changed and
2. The layout design method for a semiconductor integrated circuit according to claim 2.
レイアウト済みの半導体集積回路のレイアウトデータと新たな半導体集積回路の回路図情報と配線変更を行った新たな半導体集積回路のレイアウトデータの関係を機械学習し、レイアウト済みの半導体集積回路の製品データベースに重みづけを行い、その後の新たな半導体集積回路のレイアウト設計時に素子割り当てが可能か判断する工程を有することを特徴とする請求項１に記載の半導体集積回路のレイアウト設計方法。 The step of assigning the element is
Machine learning the relationship between layout data of laid-out semiconductor integrated circuits, circuit diagram information of new semiconductor integrated circuits, and layout data of new semiconductor integrated circuits with wiring changes, and creating a product database of laid-out semiconductor integrated circuits. The layout design method for a semiconductor integrated circuit according to claim 1, further comprising a step of weighting and then determining whether element allocation is possible at the time of layout design of a new semiconductor integrated circuit.
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