JP6914867B2 - 過電流保護機能を備えたドライバ回路 - Google Patents

Description

本実施形態は、過電流保護機能を備えたドライバ回路に関する。

従来、過電流からドライバ回路の出力トランジスタを保護する種々の技術が開示されている。過電流の状態は、天絡、あるいは、地絡といった過電流状態が継続する場合に限らず、ノイズ等によっても生じる。

従来、過電流による誤動作を回避する為、過電流状態を示す過電流検出信号が検出された後、一定期間、過電流検出信号に応答しないマスク時間を設ける構成が試みられている。しかしながら、このマスク時間に地絡等による過電流が流れる場合には出力トランジスタに過電流が流れ続け、出力トランジスタが破壊に至る恐れがある。また、ドライバ回路は、例えば、出力トランジスタのオンデューティを制御して出力電圧、出力電流を調整する。従って、過電流状態が発生した場合には瞬時に出力トランジスタを保護する必要がある一方、過電流状態が解除された場合には保護状態から定常の制御状態に短時間で復帰させ、オンデューティによって出力電圧を調整する制御への影響を抑制できる構成で有ることが望まれる。

特開２０１６−２１８６３９号公報

一つの実施形態は、過電流状態が検出された場合には瞬時に出力トランジスタを保護すると共に、過電流状態が解除された場合には短時間で定常の制御に復帰させることが出来る過電流保護機能を備えたドライバ回路を提供することを目的とする。

一つの実施形態によれば、過電流保護機能を備えたドライバ回路は、出力電流を負荷に供給する出力トランジスタを有する。前記出力トランジスタのオン／オフを制御する制御信号を出力する制御回路を有する。前記出力トランジスタを流れる電流を検知する電流検知回路を有する。前記電流検知回路が検知した電流の値が予め設定したしきい値を超えた時に前記出力トランジスタをオフにする遮断信号を出力する過電流検出回路を有する。前記制御信号と前記遮断信号に応答し、前記制御信号が前記出力トランジスタをオンさせる制御の状態の場合に前記遮断信号が出力されたタイミングから所定の時間後に前記出力トランジスタをオンさせる出力信号を出力するインターバル設定回路を有する。前記インターバル設定回路の出力信号と前記過電流検出回路の遮断信号に応答し、前記インターバル設定回路の出力信号と前記遮断信号のいずれか一方が前記出力トランジスタをオフにする状態にある場合に前記出力トランジスタをオフにする駆動信号を前記出力トランジスタに供給するゲート回路を有する。

図１は、第１の実施形態の過電流保護機能を備えたドライバ回路を示す図である。 図２は、地絡に対する過電流保護の動作を説明する為の図である。 図３は、地絡が解除した場合の過電流保護の動作を説明する為の図である。 図４は、天絡に対する過電流保護の動作を説明する為の図である。

以下に添付図面を参照して、実施形態にかかる過電流保護機能を備えたドライバ回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の過電流保護機能を備えたドライバ回路を示す図である。本実施形態のドライバ回路１０は、負荷１に出力電流ＩＯＵＴを供給するＰＭＯＳ出力トランジスタ１１を有する。ＰＭＯＳ出力トランジスタ１１のソースは、電源供給端子３に接続され、ドレインは出力端子４に接続される。すなわち、ＰＭＯＳ出力トランジスタ１１の主電流路であるソース・ドレイン路は、電源供給端子３と出力端子４の間に接続される。ＰＭＯＳ出力トランジスタ１１は、電源供給端子３側に設けられることから、ハイサイド側の出力トランジスタと呼ばれることが有る。

電源供給端子３には、入力電圧ＶＩＮを供給する電源２が接続される。出力端子４は、負荷１に接続される。負荷１は、例えばモータ、ソレノイド、ＤＣＤＣコンバータ等の抵抗、コイル、コンデンサである。これらに電流を供給することで電力変換が行われる。

本実施形態は、ＰＭＯＳ出力トランジスタ１１に流れる電流を検出する電流検出回路２０を備える。電流検出回路２０は、ＰＭＯＳトランジスタ２１と、抵抗２２とを有する。ＰＭＯＳトランジスタ２１は、ドレインをＰＭＯＳトランジスタ１１のドレインに接続され、ソースを抵抗値ＲｓＨの抵抗２２を介して電源供給端子３に接続される。

ＰＭＯＳ出力トランジスタ１１とＰＭＯＳトランジスタ２１のドレインとゲートは、夫々共通接続される。従って、ＰＭＯＳ出力トランジスタ１１とＰＭＯＳトランジスタ２１はカレントミラー回路を構成する。

ＰＭＯＳトランジスタ２１とＰＭＯＳ出力トランジスタ１１の寸法比を１対Ｎｐ（Ｎｐは任意の正数）に設定することで、ＰＭＯＳ出力トランジスタ１１の１／Ｎｐのドレイン電流がＰＭＯＳトランジスタ２１に流れる。従って、ＰＭＯＳトランジスタ２１のドレイン電流を検知することによりＰＭＯＳ出力トランジスタ１１に流れる電流を検知することが出来る。

例えば、Ｎｐの値を１０００とすると、ＰＭＯＳ出力トランジスタ１１には、出力電流ＩＯＵＴに略等しい電流が流れる。従って、ＰＭＯＳトランジスタ２１のドレイン電流を検知することにより出力電流ＩＯＵＴを監視することが出来る。

ＰＭＯＳトランジスタ２１に流れる電流をＰＭＯＳ出力トランジスタ１１に流れるドレイン電流の１／Ｎｐとすることで、電流検出回路２０による電力消費を軽減することが出来る。

本実施形態は、過電流検出回路２３を備える。過電流検出回路２３は、抵抗２２の両端に入力端が接続された比較回路２４を有する。比較回路２４の非反転入力端（＋）は抵抗２２の電源供給端子３側に接続され、反転入力端（−）は、抵抗２２のＰＭＯＳトランジスタ２１側に接続される。比較回路２４は、抵抗２２における電圧降下が比較回路２４のしきい値を超えた時にＨレベルの過電流検出信号ＯＣＰＨを出力する。過電流検出信号ＯＣＰＨはゲート回路８０に供給される。

ゲート回路８０は、Ｈレベルの過電流検出信号ＯＣＰＨが供給されることでＨレベルの駆動信号ＤＨを出力トランジスタ１１のゲートに供給する。すなわち、ＰＭＯＳ出力トランジスタ１１をオフにさせる制御が行われる。この制御により、マスク時間を設けることなく、過電流検出回路２３が所定のしきい値を超える出力電流ＩＯＵＴを検出した時に、瞬時にＰＭＯＳ出力トランジスタ１１をオフにする。これにより、過電流がＰＭＯＳ出力トランジスタ１１に流れ続けることにより出力トランジスタや負荷等が破壊する事態を回避することが出来る。

過電流検出信号ＯＣＰＨは、インターバル設定回路４０に供給される。インターバル設定回路４０は、ゲートに過電流検出信号ＯＣＰＨが供給されるＮＭＯＳトランジスタ４４を有する。ＮＭＯＳトランジスタ４４のソース・ドレイン間にはコンデンサ４２が接続される。また、インターバル設定回路４０は、コンデンサ４２を充電する定電流源４１とＡＮＤ回路４３を有する。

ＡＮＤ回路４３の一方の入力端はコンデンサ４２と定電流源４１の接続点に接続され、他方の入力端には制御回路１００からの制御信号ＣＨが供給される。ＡＮＤ回路４３の出力信号はインバータ回路４５に供給され、インバータ回路４５の出力信号はゲート回路８０に供給される。

ＡＮＤ回路４３は、制御信号ＣＨとコンデンサ４２の電圧が共にＨレベルの時にＨレベルの信号を出力する。ＡＮＤ回路４３のＨレベルの出力信号はインバータ回路４５でＬレベルの信号に反転され、ゲート回路８０を介して出力される。すなわち、インバータ回路４５の出力信号がＬレベルの時、ゲート回路８０から出力される駆動信号ＤＨはＬレベルとなり、ＰＭＯＳ出力トランジスタ１１をオンさせる。

一方、過電流検出回路２３が過電流を検出し、過電流検出信号ＯＣＰＨがＨレベルになると、ＮＭＯＳトランジスタ４４がオンとなり、コンデンサ４２の電荷を放電する。これにより、コンデンサ４２の電圧はＬレベルになる為、ＡＮＤ回路４３の出力信号はＬレベルとなり、インバータ回路４５はＨレベルの信号を出力する。インバータ回路４５からＨレベルの信号が供給されることでゲート回路８０は、Ｈレベルの駆動信号ＤＨをＰＭＯＳ出力トランジスタ１１のゲートに供給する。これにより、ＰＭＯＳ出力トランジスタ１１はオフとなる。すなわち、ゲート回路８０は、比較回路２３からのＨレベルの過電流検出信号ＯＣＰＨ、又は、インバータ回路４５からのＨレベルの信号の供給を受けることにより、Ｈレベルの駆動信号ＤＨをＰＭＯＳ出力トランジスタ１１のゲートに供給する。

コンデンサ４２は、定電流源４１によって充電されることで、ＡＮＤ回路４３に接続された電極側の電圧が時間に比例して直線的に上昇する。コンデンサ４２の電圧が上昇しＨレベルに達すると、ＡＮＤ回路４３はＨレベルの信号を出力する。この時、インバータ回路４５からＬレベルの信号がゲート回路８０に供給され、Ｌレベルの駆動信号ＤＨがＰＭＯＳ出力トランジスタ１１のゲートに供給される。これにより、ＰＭＯＳ出力トランジスタ１１はオンする。

すなわち、過電流検出回路２３が過電流状態を検出してＨレベルの過電流検出信号ＯＣＰＨが出力される場合、定電流源４１の電流値とコンデンサ４２の容量値、及びＡＮＤ回路４３のしきい値で決まる所定の時間間隔でＰＭＯＳ出力トランジスタ１１をオンさせる制御が行われる。

過電流検出回路２３からＨレベルの過電流検出信号ＯＣＰＨが出力されない場合、すなわち過電流状態ではない場合には、コンデンサ４２の電圧はＨレベルを維持する。従って、制御信号ＣＨがＨレベルの時にＰＭＯＳ出力トランジスタ１１をオンにし、Ｌレベルの時にＰＭＯＳ出力トランジスタ１１をオフさせる制御、すなわち、制御信号ＣＨのレベルに応じてＰＭＯＳ出力トランジスタ１１をオン／オフさせる定常の制御状態となる。

過電流検出信号ＯＣＰＨは、カウント回路６０に供給される。カウント回路６０は、Ｈレベルの過電流検出信号ＯＣＰＨの数をカウントするカウンタ６２を有する。過電流検出信号ＯＣＰＨのカウント値が所定の数、例えば、４になった時、カウンタ６２はＨレベルの信号を出力し、ＡＮＤ回路６１はＨレベルの過電流検出フラグＦＨを出力する。従って、過電流検出フラグＦＨは、ＰＭＯＳ出力トランジスタ１１に過電流が流れる状態が継続していることを示す。

過電流検出フラグＦＨは、制御回路１００に供給される。制御回路１００は、過電流検出フラグＦＨの供給を受けた場合、例えば、制御信号ＣＨを制御して、ＰＭＯＳ出力トランジスタ１１をオフにする制御を行う。すなわち、制御信号ＣＨをＬレベルにする。この制御により、ＰＭＯＳ出力トランジスタ１１に過電流が流れ続ける状態を回避することが出来る。

所定の時間内に、所定数のＨレベルの過電流検出信号ＯＣＰＨがカウントされなかった場合には、制御回路１００は、カウント値をリセットするリセット信号Ｒｅｓｅｔ１をカウンタ６２に供給する。例えば、制御回路１００に過電流検出信号ＯＣＰＨに応答して所定時間内のＨレベルの過電流検出信号ＯＣＰＨの数をカウントするカウンタ回路（図示せず）を設け、そのカウント値が所定数に達しない場合に、リセット信号Ｒｅｓｅｔ１をカウンタ６２に供給する構成とすることが出来る。

ＰＭＯＳ出力トランジスタ１１に過電流が流れる状態は、例えば、出力端子４が接地状態となる状態、すなわち、地絡の場合に生じる。この場合、ＰＭＯＳ出力トランジスタ１１のソース・ドレイン間に入力電圧ＶＩＮが直接印加されることで、過電流が流れる状態が生じる。図１において、地絡の状態を示す為に、スイッチ７を示している。スイッチ７がオンした場合が地絡に対応する。

本実施形態は、出力端子４と接地端子５間に主電流路であるソース・ドレイン路が接続されたＮＭＯＳ出力トランジスタ１２を備える。ＰＭＯＳ出力トランジスタ１１がオンで、ＮＭＯＳ出力トランジスタ１２がオフの時、ＰＭＯＳ出力トランジスタ１１のドレイン電流によって、例えばコイルである負荷１にエネルギーが蓄積される。ＮＭＯＳ出力トランジスタ１２は、ＰＭＯＳ出力トランジスタ１１がオフの時にオンとなり、負荷１に蓄積したエネルギーを放出させる。すなわち、ＮＭＯＳ出力トランジスタ１２は、ＰＭＯＳ出力トランジスタ１１と交互にオン／オフする出力トランジスタである。ＮＭＯＳ出力トランジスタ１２は、接地端子側に設けられることから、ローサイド側の出力トランジスタと呼ばれることが有る。

本実施形態は、ＮＭＯＳ出力トランジスタ１２に過電流が流れる状態から保護する構成を備える。例えば、出力端子４が電源供給端子３に接触する状態、すなわち、天絡の場合に、ＮＭＯＳ出力トランジスタ１２に過電流が流れる状態が生じる。本実施形態は、ＮＭＯＳ出力トランジスタ１２に流れる電流を検出する電流検出回路３０を備える。電流検出回路３０は、ＮＭＯＳトランジスタ３１と、抵抗３２とを有する。ＮＭＯＳトランジスタ３１は、ドレインをＮＭＯＳ出力トランジスタ１２のドレインに接続され、ソースを抵抗値ＲｓＬの抵抗３２を介して接地端子５に接続される。

ＮＭＯＳ出力トランジスタ１２とＮＭＯＳトランジスタ３１のドレインとゲートは、夫々共通接続される。従って、ＮＭＯＳ出力トランジスタ１２とＮＭＯＳトランジスタ３１はカレントミラー回路を構成する。

ＮＭＯＳトランジスタ３１とＮＭＯＳ出力トランジスタ１２の寸法比を１対Ｎｎ（Ｎｎは任意の正数）に設定することで、ＮＭＯＳ出力トランジスタ１２の１／Ｎｎのドレイン電流がＮＭＯＳトランジスタ３１に流れる。従って、ＮＭＯＳトランジスタ３１のドレイン電流を検知することによりＮＭＯＳ出力トランジスタ１２に流れる電流を検知することが出来る。

例えば、Ｎｎの値を１０００とすると、ＮＭＯＳ出力トランジスタ１２には、出力電流ＩＯＵＴに略等しい電流が流れる。従って、ＮＭＯＳトランジスタ３１のドレイン電流を検知することにより出力電流ＩＯＵＴを監視することが出来る。

ＮＭＯＳトランジスタ３１に流れる電流をＮＭＯＳ出力トランジスタ１２に流れるドレイン電流の１／Ｎｎとすることで、電流検出回路３０による電力消費を軽減することが出来る。

本実施形態は、過電流検出回路３３を備える。過電流検出回路３３は、抵抗３２の両端に入力端が接続された比較回路３４を有する。比較回路３４の非反転入力端（＋）はＮＭＯＳトランジスタ３１側に接続され、反転入力端（−）は接地端子５側に接続される。比較回路３４は、抵抗３２における電圧降下が比較回路３４のしきい値を超えた時にＨレベルの過電流検出信号ＯＣＰＬを出力する。過電流検出信号ＯＣＰＬはゲート回路９０に供給される。

ゲート回路９０は、Ｈレベルの過電流検出信号ＯＣＰＬが供給されることでＬレベルの駆動信号ＤＬをＮＭＯＳ出力トランジスタ１２のゲートに供給する。すなわち、ＮＭＯＳ出力トランジスタ１２をオフにさせる制御が行われる。マスク時間を設けることなく、過電流検出回路３３が所定のしきい値を超える出力電流ＩＯＵＴを検出した時に、瞬時にＮＭＯＳ出力トランジスタ１２をオフにする。これにより、過電流がＮＭＯＳ出力トランジスタ１２に流れ続けることにより破壊する事態を回避することが出来る。

過電流検出信号ＯＣＰＬは、インターバル設定回路５０に供給される。インターバル設定回路５０は、ゲートに過電流検出信号ＯＣＰＬが供給されるＮＭＯＳトランジスタ５４を有する。ＮＭＯＳトランジスタ５４のソース・ドレイン間にはコンデンサ５２が接続される。また、インターバル設定回路５０は、コンデンサ５２を充電する定電流源５１とＡＮＤ回路５３を有する。

ＡＮＤ回路５３の一方の入力端はコンデンサ５２と定電流源５１の接続点に接続され、他方の入力端には制御回路１００からの制御信号ＣＬが供給される。ＡＮＤ回路５３の出力信号は、ゲート回路９０に供給される。

ＡＮＤ回路５３は、制御信号ＣＬとコンデンサ５２の電圧が共にＨレベルの時にＨレベルの信号を出力する。ＡＮＤ回路５３のＨレベルの出力信号は、ゲート回路９０を介して出力される。すなわち、ＡＮＤ回路５３の出力信号がＨレベルの時、ゲート回路９０から出力される駆動信号ＤＬはＨレベルとなり、ＮＭＯＳ出力トランジスタ１２をオンさせる。

一方、過電流検出回路３３が過電流を検出し、過電流検出信号ＯＣＰＬがＨレベルになると、ＮＭＯＳトランジスタ５４がオンとなり、コンデンサ５２の電荷を放電する。これにより、コンデンサ５２の電圧はＬレベルになる為、ＡＮＤ回路５３の出力信号はＬレベルとなる。ＡＮＤ回路５３からＬレベルの信号が供給されることでゲート回路９０は、Ｌレベルの駆動信号ＤＬをＮＭＯＳ出力トランジスタ１２のゲートに供給する。これにより、ＮＭＯＳ出力トランジスタ１２はオフとなる。

コンデンサ５２は、定電流源５１によって充電されることで、ＡＮＤ回路５３に接続された電極側の電圧が時間に比例して直線的に上昇する。コンデンサ５２の電圧が上昇しＨレベルに達すると、ＡＮＤ回路５３はＨレベルの信号を出力し、ゲート回路９０に供給される。これにより、Ｈレベルの駆動信号ＤＬがＮＭＯＳ出力トランジスタ１２のゲートに供給される。これにより、ＮＭＯＳ出力トランジスタ１２はオンする。

すなわち、過電流検出回路３３が過電流状態を検出してＨレベルの過電流検出信号ＯＣＰＬが出力される場合、定電流源５１の電流値とコンデンサ５２の容量値、及びＡＮＤ回路５３のしきい値で決まる所定の時間間隔でＮＭＯＳ出力トランジスタ１２をオンさせる制御が行われる。

過電流検出回路３３からＨレベルの過電流検出信号ＯＣＰＬが出力されない場合、すなわち過電流状態ではない場合には、コンデンサ５２の電圧はＨレベルを維持する。従って、制御信号ＣＬがＨレベルの時にＮＭＯＳ出力トランジスタ１２をオンにし、Ｌレベルの時にＮＭＯＳ出力トランジスタ１２をオフさせる制御、すなわち、制御信号ＣＬのレベルに応じてＮＭＯＳ出力トランジスタ１２をオン／オフさせる定常の制御状態となる。

過電流検出信号ＯＣＰＬは、カウント回路７０に供給される。カウント回路７０は、Ｈレベルの過電流検出信号ＯＣＰＬの数をカウントするカウンタ７２を有する。過電流検出信号ＯＣＰＬのカウント値が所定の数、例えば、４になった時、カウンタ７２はＨレベルの信号を出力し、ＡＮＤ回路７１はＨレベルの過電流検出フラグＦＬを出力する。従って、過電流検出フラグＦＬは、ＮＭＯＳ出力トランジスタ１２に過電流が流れる状態が継続していることを示す。

過電流検出フラグＦＬは、制御回路１００に供給される。制御回路１００は、過電流検出フラグＦＬの供給を受けた場合、例えば、制御信号ＣＬを制御して、ＮＭＯＳ出力トランジスタ１２をオフにする制御を行う。すなわち、制御信号ＣＬをＬレベルにする。この制御により、ＮＭＯＳ出力トランジスタ１２に過電流が流れ続ける状態を回避することが出来る。

所定の時間内に、所定数のＨレベルの過電流検出信号ＯＣＰＬがカウントされなかった場合には、制御回路１００は、カウント値をリセットするリセット信号Ｒｅｓｅｔ２をカウンタ７２に供給する。例えば、制御回路１００に過電流検出信号ＯＣＰＬに応答して所定時間内のＨレベルの過電流検出信号ＯＣＰＬの数をカウントするカウント回路（図示せず）を設け、そのカウント値が所定数に達しない場合に、リセット信号Ｒｅｓｅｔ２をカウンタ７２に供給する構成とすることが出来る。

ＮＭＯＳ出力トランジスタ１２に過電流が流れる状態は、例えば、出力端子４が電源供給端子３に接触した状態、すなわち、天絡の場合に生じる。この場合、ＮＭＯＳ出力トランジスタ１２のソース・ドレイン間に入力電圧ＶＩＮが直接印加されることで、過電流が流れる状態が生じる。図１において、天絡の状態を示す為に、スイッチ６を示している。スイッチ６がオンした場合が天絡に対応する。

本実施形態によれば、過電流検出回路２３、３３が出力トランジスタ１１、１２の過電流状態を検出した場合に、瞬時に出力トランジスタ１１、１２をオフさせる制御が行われる。予め設定した時間内に、過電流の状態を示す過電流検出信号ＯＣＰＨ、ＯＣＰＬが所定の数だけカウントされた場合、すなわち、過電流状態が継続している場合には、異常を知らせる過電流検出フラグＦＨ、ＦＬを出力すると共に、制御信号ＣＨ、ＣＬを制御して出力トランジスタ１１、１２を、例えば、所定時間オフにする制御を行う。

一方、予め設定した時間内に過電流検出信号ＯＣＰＨ、ＯＣＰＬを所定回数カウントしなかった場合には、定常の制御動作に復帰させる。例えば、ノイズによる過電流の発生の様な場合には、インターバル設定回路４０、５０のインターバル時間内に過電流状態が解除される。この様な場合、インターバル設定回路４０、５０で設定される所定の時間経過後に定常の制御に復帰させることが出来る。

インターバル時間の間は、過電流状態が解除されていても出力トランジスタ１１、１２は強制的にオフとなるが、インターバル時間を適宜、短時間に設定することにより、制御信号ＣＨ、ＣＬによる出力トランジスタ１１、１２のオンデューティへの影響を抑制することが出来る。

本実施形態のドライバ回路では、ハイサイド側のＰＭＯＳ出力トランジスタ１１とローサイド側のＮＭＯＳ出力トランジスタ１２の夫々に、既述した保護回路を設けることにより、天絡、あるいは地絡、によって過電流が流れる状態から出力トランジスタ１１、１２を保護することが出来る。

図２は、地絡に対する過電流保護の動作を説明する為の図である図２は、制御信号ＣＨ、出力電圧ＶＯＵＴ、駆動信号ＤＨ、出力電流ＩＯＵＴ、過過電流検出信号ＯＣＰＨ、及び過電流検出フラグＦＨの信号波形を示す。

制御信号ＣＨがＨレベルの状態で、タイミングＴ１で地絡が発生した場合、出力電圧ＶＯＵＴは接地電位になりＰＭＯＳ出力トランジスタ１１に流れる出力電流ＩＯＵＴは過電流となる。

電流検出回路２０は、ＰＭＯＳ出力トランジスタ１１のドレイン電流を検出する。過電流検出回路２３は、予め設定したしきい値ＩｏｃｐＨを超える電流を検出することで、Ｈレベルの過電流検出信号ＯＣＰＨを出力する。Ｈレベルの過電流検出信号ＯＣＰＨが出力されると、駆動信号ＤＨはＨレベルとなり、ＰＭＯＳ出力トランジスタ１２のゲートに印加される。

Ｈレベルの過電流検出信号ＯＣＰＨは、ＮＭＯＳトランジスタ４４のゲートに印加され、コンデンサ４２の電荷が放電される。そして、インターバル設定回路４０からＨレベルの信号がゲート回路８０に供給される。ゲート回路８０は、比較回路２３からのＨレベルの過電流検出信号ＯＣＰＨ、又は、インバータ回路４５からのＨレベルの信号の供給を受けることにより、Ｈレベルの駆動信号ＤＨをＰＭＯＳ出力トランジスタ１１のゲートに供給し、ＰＭＯＳ出力トランジスタ１１をオフさせる。

ＰＭＯＳ出力トランジスタ１１のオフにより、出力電流ＩＯＵＴがしきい値ＩｏｃｐＨを下回った後、コンデンサ４２は、定電流源４１によって充電され、所定のインターバル時間ＴｉｎｔＨの後に、コンデンサ４２の電圧がＨレベルになる。この時、インターバル設定回路４０からはＬレベルの信号が出力され、ゲート回路８０に供給される。この為、駆動信号ＤＨのレベルが下がり、ＰＭＯＳ出力トランジスタ１１をオンさせる。ＰＭＯＳ出力トランジスタ１１がオンすることで、出力電圧ＶＯＵＴは上昇する。

ＰＭＯＳ出力トランジスタ１１がオンした時にＰＭＯＳ出力トランジスタ１１に流れる電流が、再び、電流検出回路２０によって検知される。この時、検知した電流がしきい値ＩｏｃｐＨを超える場合には、Ｈレベルの過電流検出信号ＯＣＰＨが出力され、既述した制御が繰り返される。

カウント回路６０は、Ｈレベルの過電流検出信号ＯＣＰＨをカウントする。例えば、所定の時間内におけるＨレベルの過電流検出信号ＯＣＰＨが所定の回数に達した場合には、過電流検出フラグＦＨを出力する。図２の場合、所定の時間内に４個のＨレベルの過電流検出信号ＯＣＰＨがカウントされ、タイミングＴ２で過電流検出フラグＦＨが出力されている。

過電流検出フラグＦＨにより、制御回路１００は、制御信号ＣＨをＬレベルにする。すなわち、ＰＭＯＳ出力トランジスタ１１をオフにする制御を行う。

ＰＭＯＳ出力トランジスタ１１に過電流が流れていることが検知された場合に、過電流検出信号ＯＣＰＨによって瞬時にＰＭＯＳ出力トランジスタ１１をオフにする制御が行われると共に、地絡により、過電流が流れている状態が継続している場合には、その状態を示す過電流検出フラグＦＨにより、制御信号ＣＨ自体を制御してＰＭＯＳ出力トランジスタ１１をオフにして過電流から保護することが出来る。

図３は、地絡が解除した場合の過電流保護の動作を説明する為の図である。図２の説明と対応する重複した説明は省略する。タイミングＴ３で地絡となり、インターバル時間ＴｉｎｔＨ中のタイミングＴ４で地絡が解除となった場合である。タイミングＴ４で地絡が解除することで、タイミングＴ５では、ＰＭＯＳ出力トランジスタ１１には過電流は流れない。従って、Ｈレベルの過電流検出信号ＯＣＰＨは出力されない。この為、ＮＭＯＳトランジスタ４４は、オンすることはなく、タイミングＴ５で制御信号ＤＨによる定常の制御状態に復帰する。

すなわち、ノイズ等で過電流状態が短期間の場合には、インターバル時間ＴｉｎｔＨの後、定常の制御状態に移行させることが出来る。換言すれば、所定のインターバル時間ＴｉｎｔＨを設けることにより、短時間で定常の制御状態に復帰させることが出来る。

図４は、天絡に対する過電流保護の動作を説明する為の図である。ＮＭＯＳ出力トランジスタ１２がオン状態の時に、天絡が発生した場合に生じる過電流保護動作を示す。図４は、制御信号ＣＬ、出力電圧ＶＯＵＴ、駆動信号ＤＬ、出力電流ＩＯＵＴ、過電流検出信号ＯＣＰＬ、及び過電流検出フラグＦＬの信号波形を示す。

制御信号ＣＬがＨレベルの状態で、タイミングＴ６で天絡が発生した場合、出力電圧ＶＯＵＴは入力電圧ＶＩＮになり、ＮＭＯＳ出力トランジスタ１２に流れる出力電流ＩＯＵＴは過電流となる。尚、出力端子４から出力電流ＩＯＵＴが流れ出す方向を正としている為、図においては負の電流として示している。

電流検出回路３０は、ＮＭＯＳ出力トランジスタ１２のドレイン電流を検出する。過電流検出回路３３は、予め設定したしきい値ＩｏｃｐＬを超える電流を検出することで、Ｈレベルの過電流検出信号ＯＣＰＬを出力する。Ｈレベルの過電流検出信号ＯＣＰＬが出力されると、駆動信号ＤＬはＬレベルとなり、ＮＭＯＳ出力トランジスタ１２のゲートに印加される。

Ｈレベルの過電流検出信号ＯＣＰＬが、ＮＭＯＳトランジスタ５４のゲートに印加され、コンデンサ５２の電荷が放電される。インターバル設定回路５０からはＬレベルの出力信号が出力され、ゲート回路９０に供給される。

ＮＭＯＳ出力トランジスタ１２のオフにより、出力電流ＩＯＵＴがしきい値ＩｏｃｐＬを下回った後、コンデンサ５２は、定電流源５１によって充電され、所定のインターバル時間ＴｉｎｔＬの後に、コンデンサ５２の電圧がＨレベルになる。この時、インターバル設定回路５０からＨレベルの出力信号がゲート回路９０に供給される。これにより、駆動信号ＤＬのレベルが上がり、ＮＭＯＳ出力トランジスタ１２をオンさせる。ＮＭＯＳ出力トランジスタ１２がオンすることで、出力電圧ＶＯＵＴは下降する。

ＮＭＯＳ出力トランジスタ１２がオンした時にＮＭＯＳ出力トランジスタ１２に流れる電流が、再び、電流検出回路３０によって検知される。電流検出回路３０によって検知した電流がしきい値ＩｏｃｐＬを超える場合には、Ｈレベルの過電流検出信号ＯＣＰＬが出力され、既述した制御が繰り返される。

カウント回路７０は、Ｈレベルの過電流検出信号ＯＣＰＬの数をカウントする。例えば、所定の時間内におけるＨレベルの過電流検出信号ＯＣＰＬのカウント値が所定の回数に達した場合には、過電流検出フラグＦＬを出力する。図４の場合、所定の時間内に４個のＨレベルの過電流検出信号ＯＣＰＬがカウントされ、タイミングＴ７で過電流検出フラグＦＬが出力されている。

過電流検出フラグＦＬにより、制御回路１００は、制御信号ＣＬをＬレベルにする。すなわち、ＮＭＯＳ出力トランジスタ１２をオフにする制御を行う。

ＮＭＯＳ出力トランジスタ１２に過電流が流れていることが検知された場合に、過電流検出回路３３の出力信号によって瞬時にＮＭＯＳ出力トランジスタ１２をオフにする制御が行われると同時に、天絡により、過電流が流れる状態が継続している場合には、その状態を示す過電流検出フラグＦＬにより、制御信号ＣＬ自体を制御してＮＭＯＳ出力トランジスタ１２をオフにして過電流から保護することが出来る。

インターバル時間ＴｉｎｔＬの間に天絡が解除された場合には、過電流検出信号ＯＣＰＬが出力されない為、制御信号ＣＬに応答してＮＭＯＳ出力トランジスタ１２のオン／オフが制御される定常の制御に復帰する。

すなわち、ＮＭＯＳ出力トランジスタ１２に過電流が流れる状態になった場合には、過電流検出信号ＯＣＰＬによって、ＮＭＯＳ出力トランジスタ１２を瞬時にオフにする制御により、過電流状態からＮＭＯＳ出力トランジスタ１２が保護される。

また、カウント回路７０が所定の期間内にカウントするＨレベルの過電流検出信号ＯＣＰＬの回数により過電流状態が継続しているか否かを判断することが出来る。過電流状態が継続している場合には過電流検出フラグＦＬが出力される為、この過電流検出フラグＦＬに応答して、制御信号ＣＬを制御し、ＮＭＯＳ出力トランジスタ１２をオフにする制御を行うことが出来る。

更に、インターバル時間ＴｉｎｔＬ内に過電流状態が解除された場合、あるいは、所定期間内における過電流検出信号ＯＣＰＬのカウント値が予め定めた数に達しない場合等、過電流状態が短時間の場合には、インターバル時間ＴｉｎｔＬの後、あるいは、予め設定した時間の後に、定常の制御に復帰させる。従って、制御信号ＣＨ、ＣＬによってＰＭＯＳ出力トランジスタ１１、ＮＭＯＳ出力トランジスタ１２のオンデューティを設定する制御への影響を抑制することが出来る。

インターバル時間ＴｉｎｔＨ、ＴｉｎｔＬは、例えば、ＰＭＯＳ出力トランジスタ１１、ＮＭＯＳ出力トランジスタ１２の容量に応じて適宜設定することが出来る。例えば、５μ秒〜１０μ秒に設定することが出来る。カウント回路６０、７０が過電流検出フラグＦＨ、ＦＬを出力する際の所定のカウント値を、例えば、４にした場合には、インターバル時間ＴｉｎｔＨ、ＴｉｎｔＬの４倍の時間が、カウント回路６０、７０が所定回数の過電流検出信号ＯＣＰＨ、ＯＣＰＬをカウントしたか否かを判断する為の時間として設定される。

尚、出力トランジスタ１１、１２のソースに抵抗（図示せず）を夫々接続し、その抵抗に生じる電圧降下を検出する構成とすることで、各出力トランジスタ１１、１２に流れる電流の検出と過電流状態の検出を行う構成とすることも可能である。

また、ハイサイド側のＰＭＯＳ出力トランジスタ１１とローサイド側のＮＭＯＳ出力トランジスタ１２に既述した保護回路を設ける必要は無く、いずれか一方に設ける構成であっても良い。

また、ハイサイド側のみにＰＭＯＳ出力トランジスタ１１を設けて負荷１に電流を供給する構成のドライバ回路に、既述したハイサイド側の保護回路の構成を設ける構成とすることも出来る。

また、過電流検出フラグＦＨ、ＦＬが供給された時に、制御信号ＣＨ、ＣＬの信号レベルを変える制御に代えて、制御信号ＣＨ、ＣＬの信号レベルは変えず、ＰＭＯＳ出力トランジスタ１１、ＮＭＯＳ出力トランジスタ１２をオフにする信号を別途供給する構成とすることも出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ ドライバ回路、１１ ＰＭＯＳ出力トランジスタ、１２ ＮＭＯＳ出力トランジスタ、２０ 電流検出回路、２３ 過電流検出回路、３０ 電流検出回路、３３ 過電流検出回路、４０及び５０ インターバル設定回路、６０及び７０ カウント回路、８０及び９０ ゲート回路。

Claims (5)

1. 出力電流を負荷に供給する出力トランジスタと、
   前記出力トランジスタのオン／オフを制御する制御信号を出力する制御回路と、
   前記出力トランジスタを流れる電流を検知する電流検知回路と、
   前記電流検知回路が検知した電流の値が予め設定したしきい値を超えた時に前記出力トランジスタをオフにする遮断信号を出力する過電流検出回路と、
   前記制御信号と前記遮断信号に応答し、前記制御信号が前記出力トランジスタをオフさせる制御の状態の時には前記出力トランジスタをオフさせる出力信号を出力し、前記制御信号が前記出力トランジスタをオンさせる制御の状態の時には前記遮断信号が出力される毎に、前記遮断信号が出力されたタイミングから所定の時間間隔で前記出力トランジスタをオンさせる出力信号を出力するインターバル設定回路と、
   前記出力信号と前記遮断信号に応答し、前記出力信号と前記遮断信号のいずれか一方が前記出力トランジスタをオフにする状態にある場合に前記出力トランジスタをオフにする駆動信号を前記出力トランジスタに供給するゲート回路と、
   前記遮断信号をカウントし、予め定めた時間内に前記遮断信号を所定の個数カウントした場合に、前記制御信号が前記出力トランジスタをオフさせる制御の状態になる様に前記制御回路を制御する識別信号を前記制御回路に供給するカウント回路と、
   を具備することを特徴とする過電流保護機能を備えたドライバ回路。
2. 前記電流検知回路は、前記出力トランジスタに並列に接続され、前記出力トランジスタと共にカレントミラー回路を構成する第２のトランジスタを具備することを特徴とする請求項１に記載の過電流保護機能を備えたドライバ回路。
3. 前記インターバル設定回路は、
   定電流によって充電されるコンデンサと、
   前記遮断信号に応答して前記コンデンサに充電された電荷を放電するスイッチと、
   を具備することを特徴とする請求項１または２に記載の過電流保護機能を備えたドライバ回路。
4. 前記予め定めた時間内に前記遮断信号を所定個数カウントしなかった場合に、前記制御回路はカウント値をリセットするリセット信号を前記カウント回路に供給することを特徴とする請求項１から３のいずれか一項に記載の過電流保護機能を備えたドライバ回路。
5. 前記出力トランジスタは、電源供給端子と出力端子間に主電流路が接続され、
   前記制御回路は、前記出力端子と接地端子間に主電流路が接続された第２の出力トランジスタのオン／オフを制御する第２の制御信号を出力し、
   前記第２の出力トランジスタを流れる電流を検知する第２の電流検知回路と、
   前記第２の電流検知回路が検知した電流の値が予め設定したしきい値を超えた時に前記第２の出力トランジスタをオフにする第２の遮断信号を出力する第２の過電流検出回路と、
   前記第２の制御信号と前記第２の遮断信号に応答し、前記第２の制御信号が前記第２の出力トランジスタをオンさせる制御の状態の場合に前記第２の遮断信号が出力されたタイミングから所定の時間後に前記第２の出力トランジスタをオンさせる第２の出力信号を出力する第２のインターバル設定回路と、
   前記第２の出力信号と前記第２の遮断信号に応答し、前記第２の出力信号と前記第２の遮断信号のいずれか一方が前記第２の出力トランジスタをオフにする状態にある場合に前記第２の出力トランジスタをオフにする第２の駆動信号を前記第２の出力トランジスタに供給する第２のゲート回路と、
   を具備することを特徴とする請求項１から４のいずれか一項に記載の過電流保護機能を備えたドライバ回路。

Images