JP6911576B2 - 量子カスケード半導体レーザ - Google Patents

Description

本発明は、量子カスケード半導体レーザに関するものである。

非特許文献１に開示された量子カスケード半導体レーザ（ＱＣＬ：Quantum Cascade Laser）は、下部電極と、半導体基板と、半導体積層と、上部電極とが順次積層された構成を有している。このＱＣＬのレーザ共振器を構成する端面上には、絶縁膜を介して金属膜が設けられる。絶縁膜には、ＳｉＯ_２が用いられており、金属膜には、Ａｕが用いられている。このＱＣＬは、電子部品上に半田を介して実装される。

S.R.Darvish, et al. "High-power,continuous-wave operation of distributed-feedback quantum-cascade lasers at λ〜7.8μm", Applied Physics Letters 89, 251119, 2006.

ＱＣＬには、下部電極と、半導体基板と、半導体積層と、上部電極とが順次積層された構造を備えるものがある。このようなＱＣＬのレーザ共振器を構成する端面上には、当該端面におけるレーザ光の反射率を高める為に、反射膜として金属膜が成膜されることがある。しかし、金属膜を当該端面上に直接成膜すると、当該端面において半導体素子部の各層が短絡（ショート）することによってＱＣＬの動作不良を招くおそれがある。従って、当該端面と金属膜との間に、下地層として絶縁膜が設けられることが望ましい（例えば非特許文献１参照）。これら絶縁膜及び金属膜は、当該端面と対向する側から当該端面上に順に成膜される。このとき、絶縁膜及び金属膜は、上部電極上及び下部電極上への回り込みにより、上部電極上及び下部電極上にも成膜される。このようにして絶縁膜及び金属膜が成膜されたＱＣＬを、例えば半田を介して電子部品上に実装すると、下部電極上の金属膜が、半田に接触する。このように金属膜が半田に接触した状態で、レーザ発振の為に上部電極と下部電極との間に電圧（例えば１０Ｖ以上の高電圧）が印加されると、下部電極に印加された電圧が、半田を介して金属膜に印加される。その結果、上部電極上の金属膜と上部電極との間に、絶縁膜を介して同等の電圧が印加される。

しかしながら、上部電極上の絶縁膜の厚さは、当該端面上の絶縁膜の厚さよりも極めて薄く（例えば数分の一程度）なり易いので、このような極めて薄い絶縁膜を介して上部電極上の金属膜と上部電極との間に例えば１０Ｖ以上の高電圧が印加されると、その間の絶縁膜が破壊されるおそれがある。その結果、絶縁膜の破壊された部分を経由して当該端面付近に大電流（いわゆる突入電流）が流れ、例えば端面破壊等の故障がＱＣＬに生じるおそれがある。

なお、上部電極上の絶縁膜の厚さを厚くしようとすると、これに伴い、当該端面上の絶縁膜の厚さを更に厚く（例えば数倍程度）する必要がある。この場合、絶縁膜を当該端面上に成膜する時間が増大（例えば数倍程度）するので、ＱＣＬの生産性が低下する。加えて、このような極めて厚い絶縁膜が当該端面上に成膜されると、その絶縁膜に発生する応力が増大することによる当該端面の劣化や、絶縁膜の亀裂、絶縁膜の当該端面からの剥離等が生じるおそれがある。

本発明は、このような問題点に鑑みてなされたものであり、レーザ共振器を構成する端面上に順に積層される絶縁膜及び金属膜を有する量子カスケード半導体レーザにおいて、絶縁膜の破壊を抑えることを目的とする。

本発明の一実施形態の量子カスケード半導体レーザは、第１方向において互いに対向する主面及び裏面、並びに第１方向と直交する第２方向と交差する基板端面を有する半導体基板と、第１方向において主面とは反対側に設けられる表面、基板端面を含む平面内に含まれる積層端面、積層端面から第２方向に沿って延びるコア層、及びコア層上に設けられるクラッド層を有し、主面上に設けられる半導体積層と、表面上に設けられる第１電極と、裏面上に設けられる第２電極と、積層端面上及び基板端面上に設けられ、第１電極上にわたって延びる第１絶縁膜と、第１絶縁膜を介して積層端面上及び基板端面上に設けられ、第１電極上にわたって延びる金属膜と、第１絶縁膜及び金属膜を介して基板端面上に設けられ、第２電極上にわたって延びており、金属膜の一部又は全部を覆う第２絶縁膜と、を備える。

本発明によれば、レーザ共振器を構成する端面上に順に積層される絶縁膜及び金属膜を有する量子カスケード半導体レーザにおいて、絶縁膜の破壊を抑えることができる。

図１は、一実施形態の量子カスケード半導体レーザが実装された状態を示す斜視図である。 図２は、図１の量子カスケード半導体レーザの斜視図である。 図３は、図１のIII−III線に沿った断面図である。 図４（ａ）〜図４（ｃ）は、図１の量子カスケード半導体レーザの作製工程を示す図である。 図５（ａ）〜図５（ｃ）は、図１の量子カスケード半導体レーザの作製工程を示す図である。 図６は、図１の量子カスケード半導体レーザの作製工程を示す図である。 図７（ａ）及び図７（ｂ）は、図１の量子カスケード半導体レーザの作製工程を示す図である。 図８（ａ）及び図８（ｂ）は、図１の量子カスケード半導体レーザの作製工程を示す図である。 図９は、比較例としての量子カスケード半導体レーザの斜視図である。 図１０は、図９のＸ−Ｘ線に沿った断面図である。 図１１は、第１変形例による量子カスケード半導体レーザの断面図である。 図１２は、図１１の量子カスケード半導体レーザの作製工程を示す図である。 図１３は、第１変形例の別の例による量子カスケード半導体レーザの断面図である。 図１４は、第２変形例による量子カスケード半導体レーザの断面図である。 図１５（ａ）〜図１５（ｃ）は、図１４の量子カスケード半導体レーザの作製工程を示す図である。 図１６は、第２変形例の別の例による量子カスケード半導体レーザの断面図である。 図１７（ａ）〜図１７（ｃ）は、図１６の量子カスケード半導体レーザの作製工程を示す図である。 図１８は、第３変形例による量子カスケード半導体レーザの断面図である。 図１９は、第３変形例の別の例による量子カスケード半導体レーザの断面図である。 図２０は、第４変形例による量子カスケード半導体レーザの断面図である。 図２１（ａ）〜図２１（ｃ）は、図２０の量子カスケード半導体レーザの作製工程を示す図である。 図２２は、第５変形例による量子カスケード半導体レーザの断面図である。

［本発明の実施形態の説明］
最初に、本発明の実施形態の内容を列記して説明する。本発明の一実施形態の量子カスケード半導体レーザは、第１方向において互いに対向する主面及び裏面、並びに第１方向と直交する第２方向と交差する基板端面を有する半導体基板と、第１方向において主面とは反対側に設けられる表面、基板端面を含む平面内に含まれる積層端面、積層端面から第２方向に沿って延びるコア層、及びコア層上に設けられるクラッド層を有し、主面上に設けられる半導体積層と、表面上に設けられる第１電極と、裏面上に設けられる第２電極と、積層端面上及び基板端面上に設けられ、第１電極上にわたって延びる第１絶縁膜と、第１絶縁膜を介して積層端面上及び基板端面上に設けられ、第１電極上にわたって延びる金属膜と、第１絶縁膜及び金属膜を介して基板端面上に設けられ、第２電極上にわたって延びており、金属膜の一部又は全部を覆う第２絶縁膜と、を備える。

上述した量子カスケード半導体レーザでは、例えば半田を介して第２電極が電子部品上に搭載され、第１電極と第２電極との間に電圧（例えば１０Ｖ以上の高電圧）が印加されることにより、レーザ光が発振する。ここで、もし仮に、金属膜に半田が接触すると、第２電極に印加された電圧が半田を介して金属膜に印加され、第１電極上の金属膜と第１電極との間に第１絶縁膜を介して当該電圧が印加される。金属膜と第１電極との間の第１絶縁膜は薄く形成され易いので、このような電圧が第１絶縁膜に印加されると、その電圧によって第１絶縁膜が破壊されるおそれがある。しかし、上述した量子カスケード半導体レーザでは、第２絶縁膜が、金属膜を介して積層端面上に設けられ、第２電極上にわたって設けられる。加えて、第２絶縁膜が金属膜を覆っているので、金属膜と上記の半田との間には第２絶縁膜が介在する。これにより、金属膜と上記の半田との接触を抑えることができる。すなわち、金属膜と、第２電極及び上記の半田とを互いに電気的に絶縁することができる。従って、上述した量子カスケード半導体レーザによれば、第１電極上の金属膜と第１電極との間に第１絶縁膜を介して当該電圧が印加されることを抑えることができ、当該電圧による第１絶縁膜の破壊を抑えることができる。その結果、その第１絶縁膜の破壊に起因する端面破壊等による、上述した量子カスケード半導体レーザの素子特性の劣化を抑えることができる。

また、上述した量子カスケード半導体レーザでは、第２絶縁膜は、積層端面上に延びるか、或いは、積層端面上に延びており且つ第１電極上にわたって延びてもよい。これにより、第１絶縁膜及び金属膜の機械的強度を高めることができる。

また、上述した量子カスケード半導体レーザでは、表面は、第１領域、及び、第２方向において積層端面と第１領域との間に位置する第２領域を含み、第２領域上に設けられる第１電極の厚さは、第１領域上に設けられる第１電極の厚さよりも薄くてもよい。このように劈開面となる積層端面及び基板端面の近傍の第１電極の厚さを薄くすることによって、積層端面及び基板端面において容易に劈開することができる。その結果、量子カスケード半導体レーザを作製する際の歩留りを高めることができる。また、第１領域上に設けられる第１電極の厚さよりも第２領域上に設けられる第１電極の厚さの方が薄いので、第１領域上に設けられる第１電極の電気抵抗よりも第２領域上に設けられる第１電極の電気抵抗の方が大きくなる。これにより、積層端面及び基板端面の近傍を流れるリーク電流を低減することができる。その結果、上述した量子カスケード半導体レーザの素子特性を向上させる（例えば閾値電流を低減する）ことができる。また、上述した量子カスケード半導体レーザでは、第１電極は、第１領域上のみに設けられてもよい。このように第１電極が、劈開面となる積層端面及び基板端面の近傍には設けられないようにすることにより、上記の効果をより顕著に奏することができる。

また、上述した量子カスケード半導体レーザでは、裏面は、第３領域、及び、第２方向において基板端面と第３領域との間に位置する第４領域を含み、第４領域上に設けられる第２電極の厚さは、第３領域上に設けられる第２電極の厚さよりも薄くてもよい。このように劈開面となる積層端面及び基板端面の近傍の第２電極の厚さを薄くすることによって、積層端面及び基板端面において容易に劈開することができる。その結果、上述した量子カスケード半導体レーザを作製する際の歩留りを高めることができる。また、第３領域の第２電極の厚さよりも第４領域の第２電極の厚さの方が薄いので、第３領域の第２電極の電気抵抗よりも第４領域の第２電極の電気抵抗の方が大きくなる。これにより、積層端面及び基板端面の近傍を流れるリーク電流を低減することができる。その結果、上述した量子カスケード半導体レーザの素子特性を向上させる（例えば閾値電流を低減する）ことができる。また、上述した量子カスケード半導体レーザでは、第２電極は、第３領域上のみに設けられてもよい。このように第２電極が、劈開面となる積層端面及び基板端面の近傍には設けられないようにすることにより、上記の効果をより顕著に奏することができる。

また、上述した量子カスケード半導体レーザは、第１方向において第１電極と第１絶縁膜との間に設けられる第３絶縁膜を更に備えてもよい。このように第１電極と金属膜との間に第１絶縁膜に加えて第３絶縁膜が設けられることにより、その間の絶縁領域（すなわち第１絶縁膜と第３絶縁膜とから成る領域）を十分に確保することができる。すなわち、第１電極と金属膜との間の絶縁耐性を高めることができる。これにより、仮に、レーザ光の発振の為の電圧（例えば１０Ｖ以上の高電圧）が、第１電極と金属膜との間に印加された場合であっても、当該電圧による絶縁膜の破壊を抑えることができる。すなわち、その絶縁膜の破壊に起因する端面破壊等による、上述した量子カスケード半導体レーザの素子特性の劣化をより確実に抑えることができる。

また、上述した量子カスケード半導体レーザでは、第３絶縁膜は、ＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、及びポリイミド樹脂のうち少なくとも一つを含んでもよい。これらは、積層端面及び基板端面の保護膜として優れた耐久性や絶縁性を有する。また、これらは、例えばスパッタ、ＣＶＤ、又はスピンコートといった一般的な誘電体膜成膜方法を用いて積層端面上、及び基板端面上に容易に成膜される。すなわち、上述した量子カスケード半導体レーザの作製工程に第３絶縁膜の成膜工程を容易に導入することができる。

また、上述した量子カスケード半導体レーザは、第４絶縁膜を更に備え、第１絶縁膜及び金属膜は、第２電極上にわたって延びており、第４絶縁膜は、第１方向において第２電極と第１絶縁膜との間に設けられてもよい。このように第２電極と金属膜との間に第１絶縁膜に加えて第４絶縁膜が設けられることにより、その間の絶縁領域（すなわち第１絶縁膜と第４絶縁膜とから成る領域）を十分に確保することができる。すなわち、第２電極と金属膜との間の絶縁耐性を高めることができる。これにより、仮に、レーザ発振の為の電圧（例えば１０Ｖ以上の高電圧）が、第２電極と金属膜との間に印加された場合であっても、当該電圧による絶縁膜の破壊を抑えることができる。すなわち、その絶縁膜の破壊に起因する端面破壊等による、上述した量子カスケード半導体レーザの素子特性の劣化をより確実に抑えることができる。

また、上述した量子カスケード半導体レーザでは、第４絶縁膜は、ＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、及びポリイミド樹脂のうち少なくとも一つを含んでもよい。これらは、積層端面及び基板端面の保護膜として優れた耐久性や絶縁性を有する。また、これらは、例えばスパッタ、ＣＶＤ、又はスピンコートといった一般的な誘電体膜成膜方法を用いて積層端面上、及び基板端面上に容易に成膜される。すなわち、上述した量子カスケード半導体レーザの作製工程に第４絶縁膜の成膜工程を容易に導入することができる。

また、上述した量子カスケード半導体レーザでは、金属膜は、第２電極上には設けられていなくてもよい。これにより、金属膜と第２電極とをより確実に互いに電気的に絶縁することができる。その結果、第１電極上の金属膜と第１電極との間に第１絶縁膜を介してレーザ発振の為の電圧が印加されることを更に抑えることができる。すなわち、当該電圧による第１絶縁膜の破壊を更に抑えることができる。これにより、その第１絶縁膜の破壊に起因する端面破壊等による、上述した量子カスケード半導体レーザの素子特性の劣化を更に抑えることができる。また、上述した量子カスケード半導体レーザでは、第１絶縁膜は、第２電極上には設けられていなくてもよい。このように金属膜に加えて第１絶縁膜が第２電極上に設けられていない場合であっても、上記と同様の効果を奏することができる。

また、上述した量子カスケード半導体レーザでは、第１絶縁膜及び第２絶縁膜の少なくとも一方は、ＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、又はポリイミド樹脂のうち少なくとも一つを含んでもよい。これらは、積層端面及び基板端面の保護膜として優れた耐久性や絶縁性を有する。また、これらは、例えばスパッタ、ＣＶＤ、又はスピンコートといった一般的な誘電体膜成膜方法を用いて積層端面上、及び基板端面上に容易に成膜される。すなわち、上述した量子カスケード半導体レーザの作製工程にこれらの絶縁膜の成膜工程を容易に導入することができる。

また、上述した量子カスケード半導体レーザでは、金属膜は、Ａｕを含んでもよい。これにより、積層端面及び基板端面において、金属膜を、例えば９０％を超える高反射率を有する反射膜として有効に機能させることができる。

また、上述した量子カスケード半導体レーザでは、クラッド層は、ＩｎＰ層でもよい。ＩｎＰは、中赤外域の発振光に対して透明（光吸収を示さない）であるので、クラッド層の材料として好適である。また、ＩｎＰは２元混晶でありＩｎＰ基板に格子整合するので、ＩｎＰ層をＩｎＰ基板上に良好に結晶成長させることができる。また、ＩｎＰの熱伝導性は良好である為、クラッド層を介してコア層からの熱を良好に放出できる。これにより、上述した量子カスケード半導体レーザの温度特性を高めることができる。

また、上述した量子カスケード半導体レーザでは、コア層は、発光領域である複数の活性層と、活性層にキャリアを注入するための複数の注入層とを含み、活性層及び注入層が、第１方向に沿って交互に配列されていてもよい。このように活性層間に注入層を設けることにより、隣り合う活性層に電子が連続的にスムーズに受け渡されて、活性層内の伝導帯において電子がサブバンド間を遷移することによる発光を効率良く生じさせることができる。その結果、上述した量子カスケード半導体レーザの発振特性を高めることができる。

また、上述した量子カスケード半導体レーザでは、活性層及び注入層は、ＧａＩｎＡｓ／ＡｌＩｎＡｓの超格子列を含んでもよい。この超格子列は、中赤外域の波長（例えば３〜２０μｍ）に相当する、活性層内の伝導帯における電子のサブバンド間の遷移を提供できる。従って、中赤外域の波長の光を発振可能な量子カスケード半導体レーザのコア層の材料として好適である。

また、上述した量子カスケード半導体レーザでは、半導体基板は、ＩｎＰ基板でもよい。中赤外域の量子カスケード半導体レーザを構成する半導体積層は、ＩｎＰに近い格子定数を有する。従って、半導体基板をＩｎＰ基板とすることにより、半導体基板上において半導体積層を良好な結晶品質にて成長させることができる。また、ＩｎＰは中赤外域の光に対して透明であるので、ＩｎＰ基板をコア層に対するクラッド層として機能させることができる。

［本発明の実施形態の詳細］
本発明の実施形態の量子カスケード半導体レーザの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

（実施形態）
図１は、一実施形態の量子カスケード半導体レーザ（ＱＣＬ）１が実装された状態を示す斜視図である。なお、図１には、理解の容易の為、ＸＹＺ直交座標系が示されている。ＱＣＬ１は、シングルモードの光を発振する分布帰還（ＤＦＢ）型の素子であり、例えば３μｍ〜２０μｍの中赤外域での発振が可能である。図１に示されるように、ＱＣＬ１は、キャリア２上に実装されたサブマウント３上に半田４を介して実装されている。具体的には、ＱＣＬ１は、エピアップ形態（エピタキシャル成長した側が上面になるように配置する形態）にて、サブマウント３上に半田４を用いてダイボンド実装される。ＱＣＬ１の後述する下部電極は、サブマウント３及び半田４を介してキャリア２と電気的に接続される。また、ＱＣＬ１の後述する上部電極上には、ＱＣＬ１に給電する為のワイヤ５の一端が接続されている。ワイヤ５の他端は、図示しないボンディングパッドに接続される。ＱＣＬ１の上部電極は、ワイヤ５を介して、ボンディングパッドと電気的に接続される。キャリア２及びボンディングパッドは、図示しない外部電源と電気的に接続される。そして、外部電源から所定の電圧をＱＣＬ１の上部電極及び下部電極に印加することにより、ＱＣＬ１がターンオンしてＱＣＬ１の内部に電流が流れ、ＱＣＬ１がレーザ発振する。

なお、キャリア２のＸ方向及びＹ方向の長さＷ１，Ｌ１はそれぞれ、例えば４ｍｍ〜８ｍｍであり、キャリア２のＺ方向の厚さＨ１は、例えば１ｍｍ〜８ｍｍである。サブマウント３のＸ方向及びＹ方向の長さＷ２，Ｌ２はそれぞれ、例えば1ｍｍ〜４ｍｍ、２ｍｍ〜４ｍｍであり、サブマウント３のＺ方向の厚さＨ２は、例えば０．１ｍｍ〜０．５ｍｍである。また、サブマウント３には、例えばＡＩＮ又はＣｕＷ等が用いられ、キャリア２には、例えばＣｕ又はＣｕＷが用いられる。また、半田４には、例えばＡｕＳｎ、Ｉｎ又は銀ペースト等が用いられ、ワイヤ５には、例えばＡｕ線等が用いられる。

図２は、図１のＱＣＬ１の斜視図である。図３は、図１のIII−III線に沿ったＹＺ断面図である。図２及び図３に示されるように、ＱＣＬ１は、半導体素子部１０と、絶縁膜７１（第１絶縁膜）と、金属膜７２と、絶縁膜７５（第２絶縁膜）とを備える。半導体素子部１０は、埋め込みヘテロストラクチャー（ＢＨ）の電流狭窄構造を有する。半導体素子部１０は、共振方向（Ｙ方向）を長手方向とする直方体状を呈している。なお、半導体素子部１０のＹ方向の長さＬ３は、例えば１ｍｍ〜３ｍｍであり、半導体素子部１０のＸ方向の長さＷ３は、例えば４００μｍ〜８００μｍであり、半導体素子部１０のＺ方向の長さ（厚さ）Ｈ３は、例えば１００μｍ〜２００μｍである。半導体素子部１０は、Ｙ方向において互いに対向する後端面１０ａ及び前端面１０ｂを有する。また、半導体素子部１０は、半導体基板２０、半導体積層３０、２つの電流ブロック部４０、上部電極（第１電極）５０、及び下部電極（第２電極）６０を有する。

半導体基板２０は、図３に示されるように、半田４を介してサブマウント３上に搭載されている。半導体基板２０は、例えばｎ型のＩｎＰ基板である。半導体基板２０は、上部電極５０及び下部電極６０に電圧を印加して半導体積層３０に電流を供給する為に、導電性を有する。なお、ＱＣＬ１では、キャリアとしては電子が用いられるので、半導体基板２０の導電型は、通常ｎ型である。半導体基板２０はコア層３３に対する下部クラッド層として機能する。なお、半導体基板２０は、下部クラッド層として機能しなくてもよく、その場合には、半導体基板２０とコア層３３との間に下部クラッド層が設けられる。半導体基板２０は、主面２０ａ、裏面２０ｂ、及び基板端面２０ｃを含む。主面２０ａと裏面２０ｂとは、厚さ方向（第１方向であるＺ方向）において互いに対向している。裏面２０ｂは、主面２０ａに対して、半導体基板２０のＺ方向におけるサブマウント３側に配置される。なお、一例では、主面２０ａと裏面２０ｂとのＺ方向における距離（すなわち、半導体基板２０のＺ方向の厚さ）は、１００ｎｍである。基板端面２０ｃは、Ｙ方向（第２方向）と交差しており、主面２０ａと裏面２０ｂとを繋いでいる。基板端面２０ｃは、後端面１０ａに含まれる。

半導体積層３０は、半導体基板２０の主面２０ａ上に設けられる。半導体積層３０は、Ｚ方向と交差する上面（表面）３０ａ、及びＹ方向と交差する積層端面３０ｂを含む。上面３０ａは、Ｚ方向において主面２０ａとは反対側に設けられる。積層端面３０ｂは、基板端面２０ｃを含む平面内に含まれる。すなわち、積層端面３０ｂは、基板端面２０ｃを含む後端面１０ａに含まれる。また、半導体積層３０は、メサ形状を呈している。すなわち、半導体積層３０は、Ｘ方向における所定幅ＷＭを有すると共にＹ方向に沿って延びるストライプ形状を呈しており、ＱＣＬ１のＸ方向における中央部分に位置している。半導体積層３０は、Ｙ方向において互いに対向する両端面、並びにＸ方向において互いに対向する両側面を含む。半導体積層３０の両端面は、ＱＣＬ１のレーザ共振器を構成する為のミラーとなっている。両端面のうち一方の端面は、積層端面３０ｂに含まれる。半導体積層３０は、半導体基板２０上に順に積層される、バッファ層３２、コア層３３、回折格子層３４、上部クラッド層３５、及びコンタクト層３６を含む。

バッファ層３２及び上部クラッド層３５は、例えばｎ型のＩｎＰ層である。バッファ層３２は、半導体基板２０と共に、コア層３３に対する下部クラッド層として機能する。上部クラッド層３５は、回折格子層３４を介してコア層３３上に設けられている。なお、バッファ層３２は、半導体積層３０に設けられていなくてもよい。この場合、コア層３３が半導体基板２０の主面２０ａ上に設けられる。コア層３３は、積層端面３０ｂからＹ方向に沿って延びている。コア層３３は、複数の単位構造を有する。複数の単位構造は、積層方向（Ｚ方向）に並んで配置されており、隣り合う単位構造同士が互いに接している。単位構造の数は、例えば数十である。各単位構造は、量子井戸層（数ｎｍ厚）とバリア層（数ｎｍ厚）とがＺ方向に沿って交互に積層された超格子列を構成する。量子井戸層には、ＧａＩｎＡｓ又はＧａＩｎＡｓＰが用いられることが多く、バリア層には、ＡｌＩｎＡｓが用いられることが多い。また、各単位構造は、一つの活性層と、一つの注入層とから成る。活性層は、発光領域である。注入層は、活性層にキャリアを注入する為に設けられる。一例では、活性層及び注入層は、Ｚ方向に沿って互いに積層され、ＧａＩｎＡｓ／ＡｌＩｎＡｓの超格子列を構成する。

ここで、ＱＣＬ１の発光原理を簡単に説明する。ＱＣＬ１では、キャリアとしては電子のみが利用され、活性層内の伝導帯において電子がサブバンド間を遷移することにより発光が生じる。その発光により生じた光がＱＣＬ１のレーザ共振器内にて増幅されることにより、ＱＣＬ１は、中赤外域でのレーザ光を発振する。具体的には、ＱＣＬ１では、活性層内の伝導帯において次に述べる３準位レーザ動作を実現する。まず、注入層から活性層の上位準位へトンネリングにより電子が注入される。この電子は、活性層の上位準位から下位準位に遷移する。このとき、この遷移に応じて、遷移エネルギー（上位準位と下位準位とのサブバンド間のエネルギー差）に相当する波長の光が放出される。下位準位に遷移した電子は、ＬＯフォノン散乱により、短い緩和時間でもって基底準位に非発光遷移する。なお、上記のような電子の振る舞いは、ＬＯフォノン散乱を共鳴的に生じさせる為に下位準位と基底準位とのエネルギー差がＬＯフォノンのエネルギーとなるように設計されていることに起因する。このように電子が短い緩和時間でもって基底準位に非発光遷移することにより、活性層において上位準位と下位準位との間に反転分布が実現される。基底準位に緩和した電子は、所定の電界によって次段の注入層の上位準位へ移動する。以降、同様の動作を例えば数十周期にわたって繰り返すことにより、ＱＣＬ１のレーザ発振に必要な利得が得られる。ここで、量子井戸層及びバリア層の材料組成、及びこれらの層の膜厚を適切に選択し、上位準位と下位準位とのエネルギー差を適宜調節することにより、例えば３μｍ〜２０μｍの中赤外域での発振が可能なＱＣＬ１が実現される。

回折格子層３４には、図３に示されるように、Ｙ方向に沿って凹部と凸部とが周期Λで交互に繰り返し配列される凹凸パターンから成る回折格子３４ａが形成されている。なお、回折格子３４ａは、凸部となる回折格子層３４上にレジストを周期Λの間隔でパターニングしたのち、凹部となる回折格子層３４の一部をＺ方向において周期的にエッチングすることによって形成される。周期Λは適宜設定されるものであり、この周期Λに対応するブラッグ波長の光のみが、回折格子にて選択的に反射されて、レーザ共振器内にて増幅される。これにより、ＱＣＬ１は、このブラッグ波長のみでのシングルモードのレーザ光を発振する。回折格子層３４の性能は、レーザ共振器内において前進する導波光と後進する導波光との結合の大きさを示す結合係数で表される。ＱＣＬ１がシングルモードのレーザ光を良好に発振する為には、大きな結合係数が得られる回折格子３４ａを用いることが望ましい。従って、回折格子層３４の材料としては、大きな結合係数を実現する為に有利な高屈折率の半導体が用いられる。一例では、回折格子層３４には、例えばアンドープ又はｎ型のＧａＩｎＡｓ等が用いられる。

コンタクト層３６は、上部電極５０との間で良好なオーミックコンタクトを実現する。コンタクト層３６は、その良好なオーミックコンタクトの実現の為に、バンドギャップが小さく且つ半導体基板２０に格子整合することが可能な材料を含むことが望ましい。コンタクト層３６は、例えばｎ型のＧａＩｎＡｓである。なお、上部クラッド層３５と上部電極５０との間で良好なオーミックコンタクトが実現できる場合には、半導体積層３０にコンタクト層３６が設けられていなくてもよい。

図２に示す２つの電流ブロック部４０は、半導体積層３０に電流（キャリア）を狭窄するための電流狭窄層として機能する。２つの電流ブロック部４０は、半導体積層３０の両側面をそれぞれ埋め込んでいる。換言すれば、２つの電流ブロック部４０は、半導体基板２０の主面２０ａ上において、半導体積層３０の両側面上にそれぞれ配置されている。各電流ブロック部４０には、アンドープ又は半絶縁性の半導体が用いられる。これらの半導体は、キャリアである電子に対して電気抵抗が高いので、電流ブロック部４０の材料として好適である。半導体の半絶縁性は、例えばＦｅ、Ｔｉ、Ｃｒ、及びＣｏといった遷移金属をＩＩＩ−Ｖ化合物半導体に添加（ドープ）して、電子をトラップする深い準位を禁制帯中に形成することによって実現される。上記の遷移金属が添加されたＩＩＩ−Ｖ化合物半導体は、電子に対して例えば１０^５Ωｃｍ以上の十分に高い電気抵抗特性を有する。上記の遷移金属としてはＦｅが好適である。なお、アンドープの半導体が電子に対して十分に高い電気抵抗性を有する場合には、アンドープの半導体を電流ブロック部４０に適用してもよい。アンドープ又は半絶縁性のＩＩＩ−Ｖ化合物半導体としては、例えばＩｎＰ、ＧａＩｎＡｓ、ＡｌＩｎＡｓ、ＧａＩｎＡｓＰ、及びＡｌＧａＩｎＡｓ等が挙げられる。これらの半導体は、半導体基板２０と格子整合し、例えば分子線エピタキシー（ＭＢＥ）及び有機金属気相成長法（ＯＭＶＰＥ）等の一般的な成長方法を用いて成長される。

上部電極５０及び下部電極６０は、コア層３３に電流を供給する為に設けられる。上部電極５０及び下部電極６０には、例えばＴｉ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕ、又はＡｕ／Ｇｅが用いられる。上部電極５０は、例えばカソード電極である。上部電極５０は、半導体積層３０の上面３０ａ上（具体的にはコンタクト層３６上）及び電流ブロック部４０上に設けられる。下部電極６０は、例えばアノード電極である。下部電極６０は、半導体基板２０の裏面２０ｂと半田４との間に設けられる。下部電極６０は、上部電極５０に対してプラスの電位にある。

なお、コア層３３と半導体基板２０との間、及び、コア層３３と上部クラッド層３５との間に、光閉じ込め層が設けられてもよい。光閉じ込め層のバンドギャップは、半導体基板２０及び上部クラッド層３５のバンドギャップよりも小さく、コア層３３のバンドギャップよりも大きい。これにより、バッファ層３２から注入された電子は、光閉じ込め層によって阻止されること無く、コア層３３へ効率よく注入される。上記のようなバンドギャップの大小関係が満たされる場合、光閉じ込め層の屈折率は、半導体基板２０及び上部クラッド層３５よりも大きく、コア層３３の屈折率よりも小さい。従って、半導体基板２０及び上部クラッド層３５は、コア層３３において発生した光を、コア層３３及び光閉じ込め層に閉じ込めるように働き、その結果、コア層３３への光の閉じ込めが強められる。光閉じ込め層は、コア層３３への導波光の閉じ込めを強化するために、半導体基板２０及び上部クラッド層３５よりも高い屈折率を有しており且つ半導体基板２０に格子整合することが可能な材料からなることが望ましい。光閉じ込め層には、例えばアンドープ又はｎ型のＧａＩｎＡｓが用いられる。

絶縁膜７１は、半導体素子部１０のＹ方向における後端面１０ａ側に設けられている。具体的には、絶縁膜７１は、積層端面３０ｂ及び基板端面２０ｃ上に設けられ、上部電極５０上及び下部電極６０上にわたって延びている。より詳細には、絶縁膜７１は、積層端面３０ｂ及び基板端面２０ｃを全て覆うと共に、上部電極５０の後端面１０ａ側の端部、及び下部電極６０の後端面１０ａ側の端部を全て覆う。後端面１０ａ上の絶縁膜７１のＹ方向の厚さは、上部電極５０上の絶縁膜７１のＺ方向の厚さ、及び下部電極６０上の絶縁膜７１のＺ方向の厚さよりも大きい。一例では、後端面１０ａ上の絶縁膜７１のＹ方向の厚さは、１００ｎｍ〜２００ｎｍであり、上部電極５０上及び下部電極６０上の絶縁膜７１のＺ方向の厚さは、２０ｎｍ〜３０ｎｍである。絶縁膜７１は、例えばＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、Ａｌ_２Ｏ_３（アルミナ）、ＢＣＢ樹脂、ポリイミド樹脂のうち少なくとも一つを含む誘電体膜である。

金属膜７２は、絶縁膜７１を介して積層端面３０ｂ及び基板端面２０ｃ上に設けられ、上部電極５０上及び下部電極６０上にわたって延びている。具体的には、金属膜７２は、積層端面３０ｂ及び基板端面２０ｃを全て覆うと共に、上部電極５０の後端面１０ａ側の端部、及び下部電極６０の後端面１０ａ側の端部を覆う。なお、上部電極５０上の金属膜７２の縁は、上部電極５０上の絶縁膜７１の縁に対して、Ｙ方向における後端面１０ａ側に設けられており、上部電極５０に直接接触していない。また、下部電極６０上の金属膜７２の縁は、下部電極６０上の絶縁膜７１の縁に対して、Ｙ方向における後端面１０ａ側に設けられており、下部電極６０に直接接触していない。金属膜７２は、例えばＡｕを含み、例えば９０％を超える高反射率を有する。

絶縁膜７５は、金属膜７２の一部を覆う。具体的には、絶縁膜７５は、絶縁膜７１及び金属膜７２を介して基板端面２０ｃ上に設けられ、下部電極６０上にわたって延びており、絶縁膜７１及び金属膜７２の一部を覆っている。当該一部は、絶縁膜７１及び金属膜７２における、基板端面２０ｃのＺ方向における裏面側に位置する部分上、及び下部電極６０上に設けられる部分である。下部電極６０上の絶縁膜７５の縁は、下部電極６０上の絶縁膜７１の縁及び金属膜７２の縁に対して、Ｙ方向における前端面１０ｂ側に延びており、下部電極６０と直接接触している。このように、絶縁膜７５が絶縁膜７１及び金属膜７２を覆っているので、金属膜７２は半田４と直接接触していない。下部電極６０上且つ金属膜７２上の絶縁膜７５のＺ方向の厚さは、例えば１００〜３００ｎｍであり、より好ましくは、例えば１５０〜３００ｎｍである。絶縁膜７５は、絶縁膜７１と同じ材料から構成される誘電体膜であってもよく、絶縁膜７１とは異なる材料から成る誘電体膜であってもよい。絶縁膜７５は、例えばＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、ポリイミド樹脂のうち少なくとも一つを含む誘電体膜である。

以上の構成を備えるＱＣＬ１の作製方法の一例について、以下に説明する。図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）、図６、図７（ａ）及び図７（ｂ）、並びに図８（ａ）及び図８（ｂ）は、図１のＱＣＬ１の作製工程を示す図である。なお、図４（ａ）〜図４（ｃ）並びに図６は、図１のIII−III線に沿ったＹＺ断面に対応する断面を示しており、図５（ａ）〜図５（ｃ）は、ＸＺ断面を示している。まず、半導体基板２０となるウェハを準備する。そして、１回目の結晶成長工程にて、例えばＭＢＥ及びＯＭＶＰＥ等の成長方法を用いて、ウェハの主面上に、バッファ層３２、コア層３３、及び回折格子層３４をこの順に結晶成長させる。その後、回折格子層３４上にレジスト８０を塗布する。続いて、図４（ａ）に示されるように、通常のフォトリソグラフィ技術によって回折格子３４ａのためのパターンをレジスト８０に形成する。このとき、Ｙ方向におけるレジスト８０のパターンの幅をΛとする。続いて、回折格子層３４に対してＺ方向においてエッチングを行うことにより、図４（ｂ）に示されるように、回折格子３４ａのための周期構造が回折格子層３４上に形成される。

次に、２回目の結晶成長工程にて、図４（ｃ）に示されるように、回折格子層３４上に上部クラッド層３５、及びコンタクト層３６をこの順に結晶成長させる。次に、図５（ａ）に示されるように、通常のフォトリソグラフィ技術によって半導体積層３０となる領域にマスク８１を形成する。なお、半導体積層３０となる領域とは、Ｘ方向における所定幅ＷＭを有しており、ＱＣＬ１のＸ方向における中央においてＹ方向に延在する領域である。なお、マスク８１には、例えば絶縁膜７１の材料と同じ材料が用いられる。すなわち、マスク８１には、ＳｉＮ、ＳｉＯＮ、アルミナ、及びＳｉＯ_２のうち少なくとも１つを含む誘電体材料が用いられる。

その後、このマスク８１を用いて、コンタクト層３６、上部クラッド層３５、回折格子層３４、コア層３３、バッファ層３２、及び半導体基板２０に対してＺ方向においてエッチングすることによって、図５（ｂ）に示されるように、メサ状の半導体積層３０が形成される。なお、半導体積層３０のエッチングとしては、ドライエッチング又はウェットエッチングを適用することができるが、ドライエッチングを適用することが好ましい。その理由は、半導体積層３０の所定幅ＷＭは、ＱＣＬ１の素子特性に大きく影響するので、垂直エッチング性に優れるドライエッチングによれば、所定幅ＷＭを精度良く加工することができるからである。ドライエッチングとして、例えば反応性イオンエッチング（ＲＩＥ）を使用できる。反応性イオンエッチングでは、プラズマ状のエッチングガスが用いられる。

次に、３回目の結晶成長工程にて、半導体積層３０上にマスク８１を残した状態にて、例えばＦｅを添加したＩｎＰ等の半絶縁性の半導体層を成長する。このとき、図５（ｃ）に示されるように、マスク８１の上には結晶成長がされず、半導体積層３０の両側面上の２つの領域（すなわち、図５（ｂ）においてエッチングにより除去された部分に対応する２つの領域）をそれぞれ埋め込むように当該半導体層が成長される。このようにして、２つの電流ブロック部４０が形成される。次に、マスク８１を除去した後、図６に示されるように、半導体積層３０の上面３０ａ上に上部電極５０を形成する。その後、研磨等によりウェハの厚さを劈開可能な厚さ（例えば１００〜２００μｍ）まで薄くした後、図６に示されるように、下部電極６０を半導体基板２０の裏面２０ｂ上に形成する。

以上の工程を経ると、図７（ａ）に示されるように、ウェハ全面において、複数のＱＣＬ１の半導体素子部１０がＸ方向及びＹ方向にて整列した状態にて形成される。なお、図７（ａ）には、複数の半導体素子部１０を個々に分割する際における各半導体素子部１０間の境界線Ｂ１，Ｂ２が示されている。境界線Ｂ１は、Ｘ方向に沿っており、境界線Ｂ２は、Ｙ方向に沿っている。そして、境界線Ｂ１にて複数の半導体素子部１０を劈開することによって、境界線Ｂ１に沿ってウェハに亀裂を生じさせる。これにより、ウェハが境界線Ｂ１に沿って分割され、図７（ｂ）に示されるようなチップバー８５が形成される。チップバー８５は、Ｘ方向に沿って配列される複数の半導体素子部１０から成る。チップバー８５は、Ｘ方向においてＱＣＬ１の後端面１０ａを含む端面８５ａを有する。

続いて、絶縁膜７１及び金属膜７２を端面８５ａ上に成膜する工程について説明する。まず、図８（ａ）に示されるように、チップバー８５の所望の領域に絶縁膜７１を成膜する為に、２枚の保護板９０を用意する。所望の領域とは、チップバー８５の端面８５ａを含む一部の領域である。保護板９０は、Ｘ方向を長手方向とする長方形薄板状を呈している。図８（ａ）に示されるように、１枚の保護板９０を用いて、チップバー８５の当該一部の領域を除く他の領域に含まれる上部電極５０を全て覆う。そして、もう１枚の保護板９０を用いて、チップバー８５の当該他の領域に含まれる下部電極６０を全て覆う。次に、端面８５ａ上に絶縁膜７１を成膜する。具体的には、例えばＣＶＤやスパッタを用いて、絶縁膜７１の構成原子を、端面８５ａと対向する側から端面８５ａ上に堆積させる。端面８５ａと対向する側とは、端面８５ａの法線方向において端面８５ａと対向する位置を指す。このとき、絶縁膜７１は、上部電極５０上及び下部電極６０上への回り込みにより、上部電極５０上及び下部電極６０上にも成膜される。このようにして、絶縁膜７１がチップバー８５の当該一部の領域に形成される。

続けて、金属膜７２を端面８５ａ上に成膜する。具体的には、例えば電子ビーム蒸着を用いて、金属膜７２の構成原子を端面８５ａと対向する側から端面８５ａ上に堆積させる。このとき、金属膜７２は、上部電極５０上及び下部電極６０上への回り込みにより、上部電極５０上及び下部電極６０上の絶縁膜７１上にも成膜される。このようにして、金属膜７２がチップバー８５の当該一部の領域に形成される。なお、金属膜７２を成膜するときに用いる保護板９０のＹ方向の長さは、絶縁膜７１を成膜するときに用いる保護板９０のＹ方向の長さよりも長い。これにより、上部電極５０上の絶縁膜７１の縁が、上部電極５０上の金属膜７２の縁に対して、Ｙ方向における端面８５ａとは反対側に位置するので、金属膜７２が上部電極５０に直接接触することによる短絡の発生を防止することができる。

続いて、絶縁膜７５を端面８５ａ上に成膜する工程について説明する。まず、図８（ｂ）に示されるように、下部電極６０を保護板９０により覆うと共に、上部電極５０を覆っていた保護板９０に代えて保護板９１により上部電極５０を覆う。保護板９１のＬ字状に屈曲した部分は、端面８５ａにおける、絶縁膜７５の縁が形成される位置に対してＺ方向における上部電極５０側に位置する部分を全て覆う。そして、保護板９１の屈曲した部分を除く部分は、上部電極５０を全て覆う。次に、端面８５ａ上に絶縁膜７５を成膜する。具体的には、例えばＣＶＤやスパッタを用いて、絶縁膜７５の構成原子を端面８５ａと対向する側から端面８５ａ上に堆積させる。このとき、絶縁膜７５は、下部電極６０上への回り込みにより、下部電極６０上の金属膜７２上にも成膜される。このようにして、絶縁膜７５が形成される。

最後に、Ｙ方向に沿った境界線Ｂ２（図７（ｂ）参照）に沿ってチップバー８５を劈開することによって、境界線Ｂ２に沿ってウェハに亀裂を生じさせる。これにより、チップバー８５が境界線Ｂ２に沿って個々に分割される。最終的に、図１に示したようなＱＣＬ１が形成される。

以上に説明した、本実施形態のＱＣＬ１によって得られる効果を、従来技術の課題と共に説明する。ＱＣＬは、例えば環境ガス分析、医療診断、及び産業加工といった今後高い成長が期待される技術分野において使用可能な光源として有望視されている。ＱＣＬは、中赤外域（例えば波長３μｍ〜３０μｍ）のレーザ発振光を生成することが可能である。ＱＣＬは、小型化及び低コスト化を実現する光源として期待されおり、現在盛んに開発されている。特に、中赤外域で有望なガスセンシング分野においては、特定ガスの吸収線のみを検知する必要があることから、中赤外域における単一モード動作が可能なＤＦＢ型のＱＣＬの開発が主流となっている。このようなＱＣＬでは、原理上、LOフォノン散乱等に起因する非発光再結合が顕著に生じる為、ＱＣＬのレーザ発振に必要な閾値電流が数百ｍＡ〜数Ａと増大し、これに伴い、ＱＣＬの消費電力も増大する。このような閾値電流の増大は、ＱＣＬの実用化を阻む一因である。そこで、このような閾値電流の増大を抑えるために、ＱＣＬのレーザ共振器を構成する端面に金属膜を設けることが考えられる。

ここで、金属膜が当該端面上に設けられたＱＣＬの構造を比較例として説明する。図９は、比較例としてのＱＣＬ１００の斜視図である。図１０は、図９のＸ−Ｘ線に沿った断面図である。なお、各図には、理解の容易の為、ＸＹＺ直交座標系が示されている。また、このＱＣＬ１００は、実際には例えばサブマウント上に半田４を介して実装されるので、図１０には、ＱＣＬ１００の下に半田４が付着した状態が示されている。このＱＣＬ１００の電流狭窄構造は、本実施形態のＱＣＬ１の構造と同様の埋め込みヘテロストラクチャーである。ＱＣＬ１００は、図９に示されるように、半導体素子部１０と、絶縁膜７１と、金属膜７２とを備える。

ＱＣＬ１００と本実施形態のＱＣＬ１との相違点は、ＱＣＬ１００が絶縁膜７５を備えていない点である。このＱＣＬ１００を、半田４を介してサブマウント上に実装すると、下部電極６０上の金属膜７２が、半田４に接触する。このように金属膜７２が半田４に接触した状態で、ＱＣＬ１００のレーザ発振の為に上部電極５０と下部電極６０との間に電圧（例えば１０Ｖ以上の高電圧）が印加されると、下部電極６０に印加された電圧が、半田４を介して金属膜７２に印加される。その結果、上部電極５０上の金属膜７２と上部電極５０との間に、絶縁膜７１を介して当該電圧が印加される。

しかしながら、上部電極５０上の絶縁膜７１の厚さＴ２は、上述したように、後端面１０ａ上の絶縁膜７１の厚さＴ１よりも極めて薄くなり易いので、このような極めて薄い絶縁膜７１を介して上部電極５０上の金属膜７２と上部電極５０との間に例えば１０Ｖ以上の高電圧が印加されると、その間の絶縁膜７１が破壊されるおそれがある。その結果、絶縁膜７１の破壊された部分を経由して後端面１０ａ付近に大電流（いわゆる突入電流）が流れ、例えば端面破壊等の故障がＱＣＬ１００に生じるおそれがある。なお、上部電極５０上の絶縁膜７１の厚さを厚くしようとすると、これに伴い、後端面１０ａ上の絶縁膜７１の厚さを更に厚く（例えば数倍程度）する必要がある。この場合、絶縁膜７１を後端面１０ａ上に成膜する時間が増大（例えば数倍程度）するので、ＱＣＬ１００の生産性が低下する。加えて、このような極めて厚い絶縁膜７１が後端面１０ａ上に成膜されると、その絶縁膜７１に発生する応力が増大することによる後端面１０ａの劣化や、絶縁膜７１の亀裂、絶縁膜７１の後端面１０ａからの剥離等が生じるおそれがある。

これに対し、本実施形態のＱＣＬ１では、図３に示されるように、絶縁膜７５が、金属膜７２を介して基板端面２０ｃ上に設けられ、下部電極６０上にわたって設けられる。加えて、絶縁膜７５が、下部電極６０上の金属膜７２を全て覆っているので、金属膜７２と半田４との間には絶縁膜７５が介在する。これにより、金属膜７２と半田４との接触を抑えることができる。すなわち、金属膜７２と、下部電極６０及び半田４とを互いに電気的に絶縁することができる。従って、上述したＱＣＬ１によれば、上部電極５０上の金属膜７２と上部電極５０との間に絶縁膜７１を介して当該電圧が印加されることを抑えることができ、当該電圧による絶縁膜７１の破壊を抑えることができる。その結果、その絶縁膜７１の破壊に起因する端面破壊等による、ＱＣＬ１の素子特性の劣化を抑えることができる。なお、金属膜７２が、ＱＣＬ１のレーザ共振器内の導波光の大半が分布する積層端面３０ｂ上を少なくとも全て覆うことにより、金属膜７２を、導波光を反射する高反射膜として好適に機能させることができる。これにより、ＱＣＬ１の素子特性を改善する（例えば閾値電流の低減）ことができる。

また、本実施形態のように、絶縁膜７１及び絶縁膜７５の少なくとも一方は、ＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、及びポリイミド樹脂のうち少なくとも一つを含んでもよい。これらは、優れた耐久性や絶縁性を有する。また、これらは、例えばスパッタ、ＣＶＤ、又はスピンコートといった一般的な誘電体膜成膜方法を用いて容易に成膜される。すなわち、上述したＱＣＬ１の作製工程に絶縁膜７１，７５の成膜工程を容易に導入することができる。

また、本実施形態のように、金属膜７２は、Ａｕを含んでもよい。これにより、後端面１０ａにおいて、金属膜７２を、例えば９０％を超える反射率を有する高反射膜として有効に機能させることができる。

また、本実施形態のように、上部クラッド層３５は、ＩｎＰ層でもよい。ＩｎＰは、中赤外域の発振光に対して透明（光吸収を示さない）であるので、上部クラッド層３５の材料として好適である。また、ＩｎＰは２元混晶でありＩｎＰの半導体基板２０に格子整合するので、ＩｎＰ層をＩｎＰ基板上に良好に結晶成長させることができる。また、ＩｎＰの熱伝導性は良好である為、上部クラッド層３５を介してコア層３３からの熱を良好に放出できる。これにより、ＱＣＬ１の温度特性を高めることができる。

また、本実施形態のように、コア層３３は、発光領域である複数の活性層と、活性層にキャリアを注入するための複数の注入層とを含み、活性層及び注入層が、Ｚ方向に沿って交互に配列されていてもよい。このように活性層間に注入層を設けることにより、電子が隣り合う活性層に連続的にスムーズに受け渡されて、活性層内の伝導帯において電子がサブバンド間を遷移することによる発光が効率良く生じさせることができる。その結果、ＱＣＬ１の発振特性を高めることができる。

また、本実施形態のように、活性層及び注入層は、それぞれＧａＩｎＡｓ／ＡｌＩｎＡｓの超格子列を含んでもよい。この超格子列は、中赤外域の波長（例えば３〜２０μｍ）に相当する、活性層内の伝導帯における電子のサブバンド間の遷移を提供できる。従って、中赤外域の波長の光を発振可能なＱＣＬ１のコア層３３の材料として好適である。

また、本実施形態のように、半導体基板２０は、ＩｎＰ基板でもよい。ＱＣＬ１を構成する半導体積層３０は、ＩｎＰに近い格子定数を有する。従って、半導体基板２０をＩｎＰ基板とすることにより、半導体基板２０上において半導体積層３０を良好な結晶品質にて成長させることができる。また、ＩｎＰは、中赤外域の光に対して透明であるので、ＩｎＰ基板をコア層３３に対する下部クラッド層として機能させることができる。

（第１変形例）
図１１は、上記実施形態の第１変形例によるＱＣＬ１Ａの断面図である。なお、図１１では、ＱＣＬ１Ａの半導体積層３０を含むＹＺ断面を示している。また、ＱＣＬ１Ａは、実際には、上記実施形態のようにサブマウント３上に半田４を介して実装されるので、図１１には、ＱＣＬ１Ａの下に半田４が付着した状態が示されている。本変形例と上記実施形態との相違点は、絶縁膜が設けられる範囲である。すなわち、本変形例による絶縁膜７５Ａは、上記実施形態の絶縁膜７５の構成に加えて、基板端面２０ｃ上から積層端面３０ｂ上に延びている。具体的には、絶縁膜７５Ａは、絶縁膜７１及び金属膜７２を介して積層端面３０ｂ及び基板端面２０ｃを全て覆っている。積層端面３０ｂ上の絶縁膜７５ＡのＹ方向の厚さは、例えば１００〜３００ｎｍである。このように絶縁膜７５Ａが積層端面３０ｂ上及び基板端面２０ｃ上に設けられることにより、絶縁膜７１及び金属膜７２の機械的強度を高めることができる。また、このように絶縁膜７５Ａが設けられた場合であっても、上記実施形態と同様に、金属膜７２を高反射膜として有効に機能させることができる。

続いて、本変形例によるＱＣＬ１Ａの作製方法の一例について、以下に説明する。本変形例によるＱＣＬ１Ａの作製方法は、金属膜７２を端面８５ａ上に成膜する工程（図８（ａ）参照）までは上記実施形態と同じである。従って、以下では、その工程までの説明については省略し、端面８５ａ上に絶縁膜７５Ａを成膜する工程以降の工程について説明する。図１２は、図１１のＱＣＬ１Ａの作製工程を示す図である。まず、Ｘ方向を長手方向とする長方形薄板状を呈する保護板９２を新たに用意する。保護板９２のＹ方向の長さは、保護板９０のＹ方向の長さよりも長くなっており、上部電極５０を全て覆うことができる長さである。そして、図１２に示されるように、下部電極６０を保護板９０により覆うと共に、上部電極５０を覆っていた保護板９０に代えて保護板９２により上部電極５０を全て覆う。このとき、保護板９２は、上部電極５０上の絶縁膜７１及び金属膜７２も全て覆う。

次に、端面８５ａ上に絶縁膜７５Ａを成膜する。具体的には、例えばＣＶＤやスパッタを用いて、絶縁膜７５Ａの構成原子を端面８５ａと対向する側から端面８５ａ上に堆積させる。このとき、絶縁膜７５Ａは、端面８５ａ上の全体にわたって成膜されると共に、下部電極６０上への回り込みによって下部電極６０上にも成膜される。なお、上部電極５０上は保護板９２に覆われているので、絶縁膜７５Ａは、上部電極５０上には成膜されない。このようにして、端面８５ａ上に絶縁膜７５Ａが形成される。その後の工程は、上記実施形態と同じであるので、説明を省略する。

図１３は、本変形例の別の例によるＱＣＬ１Ｂの断面図である。図１３では、ＱＣＬ１Ｂの半導体積層３０を含むＹＺ断面を示している。ＱＣＬ１Ｂは、実際には、上記実施形態のようにサブマウント３上に半田４を介して実装されるので、図１３には、ＱＣＬ１Ｂの下に半田４が付着した状態が示されている。図１３に示されるように、絶縁膜７５Ｂは、上記実施形態の絶縁膜７５の構成に加えて、積層端面３０ｂ上に延びており且つ上部電極５０上にわたって延びている。すなわち、絶縁膜７５Ｂは、絶縁膜７１及び金属膜７２を全て覆っている。絶縁膜７５Ｂの縁は、上部電極５０上の絶縁膜７１及び金属膜７２の縁に対して、Ｙ方向における前端面１０ｂ側に延びており、上部電極５０と直接接触している。

このように絶縁膜７５Ｂが積層端面３０ｂ上及び上部電極５０上に設けられることにより、上記の効果をより顕著に奏することができる。すなわち、本変形例によるＱＣＬ１Ｂによれば、絶縁膜７１及び金属膜７２の機械的強度を更に高めることができる。なお、ＱＣＬ１Ｂの作製方法は、金属膜７２を端面８５ａ上に成膜する工程（図８（ａ）参照）までは上記実施形態と同じである。その工程の後、ＱＣＬ１Ｂの作製方法では、上部電極５０及び下部電極６０を覆っていた保護板９０に代えて、保護板９０よりもＹ方向の長さが僅かに短い保護板により、上部電極５０及び下部電極６０を覆う。その後、端面８５ａ上に絶縁膜７５Ｂを成膜する。このとき、絶縁膜７５Ｂは、上部電極５０及び下部電極６０上への回り込みにより、上部電極５０及び下部電極６０上の金属膜７２上にも成膜される。このようにして、絶縁膜７５Ｂが形成される。

（第２変形例）
図１４は、上記実施形態の第２変形例によるＱＣＬ１Ｃの断面図である。なお、図１４では、ＱＣＬ１Ｃの半導体積層３０を含むＹＺ断面を示している。本変形例と上記実施形態との相違点は、上部電極及び下部電極の厚さである。すなわち、本変形例の上部電極５０Ａ及び下部電極６０Ａの一部が薄くなっている。図１４に示されるように、上面３０ａは、領域３０ｃ（第１領域）、及び、Ｙ方向において積層端面３０ｂと領域３０ｃとの間に位置する領域３０ｄ（第２領域）を含む。領域３０ｃ及び領域３０ｄは、Ｙ方向に沿って配列されている。領域３０ｃは、上面３０ａの領域３０ｄを除く領域であり、前端面１０ｂに繋がっている。領域３０ｄは、上面３０ａのＹ方向における一端部に設けられる領域であり、後端面１０ａに繋がっている。上部電極５０Ａは、領域３０ｃ上及び領域３０ｄ上に設けられる。領域３０ｄ上に設けられる上部電極５０Ａの厚さは、領域３０ｃ上に設けられる上部電極５０Ａの厚さよりも薄い。

また、裏面２０ｂは、領域２０ｆ（第３領域）、及び、Ｙ方向において基板端面２０ｃと領域３０ｃとの間に位置する領域２０ｇ（第４領域）を含む。領域２０ｆ及び領域２０ｇは、Ｙ方向に沿って配列されている。領域２０ｆは、裏面２０ｂの領域２０ｇを除く領域であり、前端面１０ｂに繋がっている。領域２０ｇは、裏面２０ｂのＹ方向における一端部に設けられる領域であり、後端面１０ａに繋がっている。下部電極６０Ａは、領域２０ｆ上及び領域２０ｇ上に設けられる。領域２０ｇ上に設けられる下部電極６０Ａの厚さは、領域２０ｆ上に設けられる下部電極６０Ａの厚さよりも薄い。

領域３０ｃ上に設けられる上部電極５０ＡのＺ方向の厚さ、及び領域２０ｆ上に設けられる下部電極６０ＡのＺ方向の厚さは、ＱＣＬ１Ｃの放熱性の低下を抑制する為に、例えば５μｍ〜１０μｍの厚さに設定される。これに対して、領域３０ｄ上に設けられる上部電極５０ＡのＺ方向の厚さ、及び領域２０ｇ上に設けられる下部電極６０ＡのＺ方向の厚さは、例えば０．５〜１μｍである。また、領域３０ｄ上に設けられる上部電極５０ＡのＹ方向の長さ（すなわち領域３０ｄのＹ方向の長さ）、及び、領域２０ｇ上に設けられる下部電極６０ＡのＹ方向の長さ（すなわち領域２０ｇのＹ方向の長さ）は、例えば１０〜１００μｍである。

絶縁膜７１、絶縁膜７５、及び金属膜７２は、領域２０ｇ上から領域２０ｆ上にわたって延びる。絶縁膜７１及び金属膜７２は、更に、領域３０ｄ上から領域３０ｃ上にわたって延びる。絶縁膜７１には、領域３０ｃ上に設けられる上部電極５０Ａと、領域３０ｄ上に設けられる上部電極５０Ａとの間の境界付近に段差部７１ａが形成されている。また、絶縁膜７１には、領域２０ｆ上に設けられる下部電極６０Ａと、領域２０ｇ上に設けられる下部電極６０Ａとの間の境界付近に段差部７１ｂが形成されている。一例では、段差部７１ａ及び段差部７１ｂは、Ｙ方向と直交する。

このように劈開面となる後端面１０ａ（すなわち積層端面３０ｂ及び基板端面２０ｃ）の近傍の上部電極５０Ａ及び下部電極６０Ａの厚さを薄くすることによって、後端面１０ａにおいて容易に劈開することができる。その結果、ＱＣＬ１Ｃを作製する際の歩留りを高めることができる。また、領域３０ｃ上に設けられる上部電極５０Ａの厚さよりも、領域３０ｄ上に設けられる上部電極５０Ａの厚さの方が薄いので、領域３０ｃ上に設けられる上部電極５０Ａの電気抵抗よりも、領域３０ｄ上に設けられる上部電極５０Ａの電気抵抗の方が大きくなる。また、領域２０ｆ上に設けられる下部電極６０Ａの厚さよりも、領域２０ｇ上に設けられる下部電極６０Ａの厚さの方が薄いので、領域２０ｆ上に設けられる下部電極６０Ａの電気抵抗よりも、領域２０ｇ上に設けられる下部電極６０Ａの電気抵抗の方が大きくなる。これにより、後端面１０ａの近傍を流れるリーク電流を低減することができる。その結果、ＱＣＬ１Ｃの素子特性を向上させる（例えば閾値電流を低減する）ことができる。また、このように領域３０ｄ上に設けられる上部電極５０Ａの厚さ、及び領域２０ｇ上に設けられる下部電極６０Ａの厚さを薄くした場合であっても、上記実施形態の効果と同様の効果を好適に奏することができる。

続いて、本変形例によるＱＣＬ１Ｃの作製方法の一例について、以下に説明する。本変形例によるＱＣＬ１Ｃの作製方法は、２つの電流ブロック部４０を形成する３回目の結晶成長工程（図５（ｃ）参照）までは上記実施形態と同じである。従って、その工程までの説明については省略し、半導体積層３０上に上部電極５０Ａを形成する工程以降の工程について説明する。図１５（ａ）〜図１５（ｃ）は、図１４のＱＣＬ１Ｃの作製工程を示す図である。なお、図１５（ａ）〜図１５（ｃ）は、ＱＣＬ１Ｃの半導体積層３０を含むＹＺ断面を示している。まず、図１５（ａ）に示されるように、半導体積層３０の上面３０ａの全面上に、上部電極５０Ａとなる金属膜５１を薄く形成する。その後、領域３０ｄ上に設けられる金属膜５１を覆うようにレジスト８６をパターニングする。

次に、図１５（ｂ）に示されるように、薄く形成された金属膜５１上に、更に金属膜５１を形成する。このとき、レジスト８６上には金属膜５１は形成されないので、領域３０ｃ上に設けられる金属膜５１上にのみ更に金属膜５１が形成される。その結果、領域３０ｄ上に設けられる金属膜５１の厚さが、領域３０ｃ上に設けられる金属膜５１の厚さよりも小さくなる。このようにして、上部電極５０Ａが上面３０ａ上に形成される。次に、図１５（ｃ）に示されるように、レジスト８６を除去する。続いて、上部電極５０Ａを形成する工程と同じようにして、半導体基板２０の裏面２０ｂ上に下部電極６０Ａを形成する。その後の工程は、上記実施形態と同じであるので、説明を省略する。

ここで、端面８５ａと対向する側から端面８５ａ上に金属膜７２を成膜する際に、金属膜７２を構成する金属粒子が段差部７１ａにて跳ね返されるので、金属膜７２が、領域３０ｃ上に設けられる上部電極５０Ａ上に回り込み難くなる。これにより、金属膜７２が、領域３０ｃ上に設けられる上部電極５０Ａ上に成膜され難くなるので、金属膜７２と上部電極５０Ａとの電気的な絶縁をより確実にすることができる。また、このとき、金属膜７２を構成する金属粒子が段差部７１ｂにも跳ね返されるので、金属膜７２が、領域２０ｆ上に設けられる下部電極６０Ａ上に回り込み難くなる。これにより、金属膜７２が、領域２０ｆ上に設けられる下部電極６０Ａ上に成膜され難くなるので、金属膜７２と下部電極６０Ａとの電気的な絶縁をより確実にすることができる。すなわち、本変形例のＱＣＬ１Ｃによれば、後端面１０ａ近傍の絶縁性を高めることができ、後端面１０ａ近傍の絶縁膜７１の破壊を抑えることができる。

なお、本変形例では、領域３０ｄ上に設けられる上部電極５０Ａ、及び領域２０ｇ上に設けられる下部電極６０Ａの両方の厚さが、領域３０ｃ上に設けられる上部電極５０Ａ、及び領域２０ｆ上に設けられる下部電極６０Ａの厚さよりもそれぞれ薄い場合を例示したが、領域３０ｄ上に設けられる上部電極５０Ａのみが、領域３０ｃ上に設けられる上部電極５０Ａよりも薄くてもよく、領域２０ｇ上に設けられる下部電極６０Ａのみが、領域２０ｆ上に設けられる下部電極６０Ａよりも薄くてもよい。このような場合であっても、上記の効果を好適に奏することができる。

図１６は、本変形例の別の例によるＱＣＬ１Ｄの断面図である。図１６に示されるように、上部電極５０Ａが、領域３０ｃ上のみに設けられており、下部電極６０Ａが、領域２０ｆ上のみに設けられてもよい。すなわち、上部電極５０Ａは、領域３０ｄ上には設けられておらず、下部電極６０Ａは、領域２０ｇ上には設けられていない。絶縁膜７１、絶縁膜７５、及び金属膜７２は、領域２０ｇ上から領域２０ｆ上にわたって延びる。絶縁膜７１及び金属膜７２は、更に、領域３０ｄ上から領域３０ｃ上にわたって延びる。

このように上部電極５０Ａ及び下部電極６０Ａが、後端面１０ａの近傍に設けられないようにすることにより、上記の効果をより顕著に奏することができる。すなわち、このＱＣＬ１Ｄによれば、後端面１０ａにおいて更に容易に劈開することができる。その結果、ＱＣＬ１Ｄを作製する際の歩留りを更に高めることができる。また、上部電極５０Ａ及び下部電極６０Ａが、後端面１０ａの近傍には設けられていないので、後端面１０ａの近傍の電気抵抗をより大きくすることができる。これにより、後端面１０ａの近傍を流れるリーク電流を更に低減することができる。その結果、ＱＣＬ１Ｄの素子特性を更に向上させる（例えば閾値電流を低減する）ことができる。

なお、ＱＣＬ１Ｄを作製する際には、上記実施形態の２つの電流ブロック部４０を形成する３回目の結晶成長工程（図５（ｃ）参照）の後、以下の工程を経る。図１７（ａ）〜図１７（ｃ）は、図１６のＱＣＬ１Ｄの作製工程を示す図である。なお、図１７（ａ）〜図１７（ｃ）では、ＱＣＬ１Ｄの半導体積層３０を含むＹＺ断面を示している。まず、図１７（ａ）に示されるように、領域３０ｄを覆うようにレジスト８７をパターニングする。次に、図１７（ｂ）に示されるように、蒸着等により領域３０ｃ上及びレジスト８７上に上部電極５０Ａとなる金属膜５２を形成する。次に、図１７（ｃ）に示されるように、レジスト８７をリフトオフにより除去する。これにより、レジスト８７と、レジスト８７上に形成された金属膜５２とが同時に除去される。このようにして、上部電極５０Ａが上面３０ａ上に形成される。

続いて、上部電極５０Ａを形成する工程と同じようにして、半導体基板２０の裏面２０ｂ上に下部電極６０Ａを形成する。このようにして、本変形例によるＱＣＬ１Ｄの半導体素子部１０Ａが完成する。その後の工程は、上記実施形態と同じであるので、説明を省略する。なお、ＱＣＬ１Ｄでは、上部電極５０Ａ及び下部電極６０Ａの両方が、領域３０ｃ上及び領域２０ｆ上にのみそれぞれ設けられている場合を例示したが、上部電極５０Ａが領域３０ｃ上のみに設けられる構成、下部電極６０Ａが領域２０ｆ上のみに設けられる構成のうちいずれか一方のみを採用してもよい。このような場合であっても、上記の効果を好適に奏することができる。

（第３変形例）
図１８は、上記実施形態の第３変形例によるＱＣＬ１Ｅの断面図である。なお、図１８では、ＱＣＬ１Ｅの半導体積層３０を含むＹＺ断面を示している。本変形例と上記実施形態との相違点は、金属膜が設けられる範囲である。すなわち、本変形例による金属膜７２Ａは、図１８に示されるように、下部電極６０上には設けられておらず、後端面１０ａ上及び上部電極５０上のみに設けられている。このように金属膜７２Ａが下部電極６０上に設けられないことにより、金属膜７２Ａと下部電極６０とをより確実に互いに電気的に絶縁することができる。その結果、上部電極５０上の金属膜７２Ａと上部電極５０との間に、絶縁膜７１を介してレーザ発振の為の電圧が印加されることを更に抑えることができる。すなわち、当該電圧による絶縁膜７１の破壊を更に抑えることができる。これにより、その絶縁膜７１の破壊に起因する端面破壊等によるＱＣＬ１Ｅの素子特性の劣化を更に抑えることができる。

続いて、本変形例によるＱＣＬ１Ｅの作製方法の一例について、以下に説明する。本変形例によるＱＣＬ１Ｅの作製方法は、絶縁膜７１を端面８５ａ上に成膜する工程（図８（ａ）参照）までは上記実施形態と同じである。従って、以下では、その工程までの説明については省略し、端面８５ａ上に金属膜７２Ａを成膜する工程以降の工程について説明する。まず、上記の第１変形例にて用いた保護板９２を用意する。上部電極５０を保護板９０により覆うと共に、下部電極６０を覆っていた保護板９０に代えて保護板９２により下部電極６０を全て覆う。このとき、保護板９２は、下部電極６０上の絶縁膜７１も覆う。

次に、端面８５ａ上に金属膜７２Ａを成膜する。具体的には、例えば電子ビーム蒸着を用いて、金属膜７２Ａの構成原子を端面８５ａと対向する側から端面８５ａ上に堆積させる。このとき、金属膜７２Ａは、上部電極５０上への回り込みにより、上部電極５０上にも成膜される。なお、下部電極６０は、保護板９２により覆われているので、金属膜７２Ａは、下部電極６０上には成膜されない。このようにして、金属膜７２Ａが形成される。その後の工程は、上記実施形態と同じであるので、説明を省略する。

なお、上記のＱＣＬ１Ｅの作製方法では、保護板９２を使用して金属膜７２Ａを形成したが、保護板９２を使用せずに金属膜７２Ａを形成することもできる。この場合、端面８５ａ上に絶縁膜７１を成膜する工程の後、続けて金属膜７２Ａを端面８５ａ上に成膜する。このとき、金属膜７２Ａの構成原子を、端面８５ａと対向する側よりも高い位置から端面８５ａ上に堆積させる。すなわち、当該構成原子を端面８５ａのＹ方向に沿った法線方向に対して斜め上方から端面８５ａ上の絶縁膜７１上に堆積させる。これにより、金属膜７２Ａは、下部電極６０上へ回り込まないので、下部電極６０上に成膜されない。

図１９は、本変形例の別の例によるＱＣＬ１Ｆの断面図である。なお、図１９では、ＱＣＬ１Ｆの半導体積層３０を含むＹＺ断面を示している。本変形例によるＱＣＬ１Ｆでは、図１９に示されるように、金属膜７２Ａに加えて絶縁膜７１Ａも、下部電極６０上には設けられておらず、後端面１０ａ上及び上部電極５０上のみに設けられている。このように絶縁膜７１Ａが下部電極６０上に設けられない場合であっても、上記と同様の効果を奏することができる。なお、ＱＣＬ１Ｆを作製する際には、チップバー８５を形成する工程（上記実施形態の図７（ｂ）参照）の後、以下の工程を経る。まず、上部電極５０を保護板９０により覆うと共に、下部電極６０を保護板９２により全て覆う。このとき、保護板９２は、Ｙ方向において下部電極６０に隣接する、絶縁膜７１のＺ方向における縁も覆う。その後、端面８５ａ上に絶縁膜７１Ａ及び金属膜７２Ａを続けて成膜する。このようにして、絶縁膜７１Ａ及び金属膜７２Ａが形成される。その後の工程は、上記実施形態と同じであるので、説明を省略する。

（第４変形例）
図２０は、上記実施形態の第４変形例によるＱＣＬ１Ｇの断面図である。なお、図２０では、ＱＣＬ１Ｇの半導体積層３０を含むＹＺ断面を示している。本変形例と上記実施形態との相違点は、本変形例によるＱＣＬ１Ｇが、絶縁膜７６（第３絶縁膜）を更に備える点である。ＱＣＬ１Ｇでは、絶縁膜７６は、Ｚ方向において上部電極５０と絶縁膜７１との間に設けられており、上部電極５０及び絶縁膜７１に接している。また、絶縁膜７６のＹ方向における一端は、後端面１０ａを含む平面内に含まれており、絶縁膜７６の他端は、当該平面からＹ方向における前端面１０ｂ側に向かって延びている。絶縁膜７６上には、上部電極５０上の絶縁膜７１の縁及び金属膜７２の縁が位置している。すなわち、絶縁膜７１及び金属膜７２は、絶縁膜７６の当該平面側の一部を覆っている。なお、絶縁膜７６上において、金属膜７２の縁は、絶縁膜７１の縁に対してＹ方向における当該平面側に位置している。

また、絶縁膜７６のＺ方向の厚さは、上部電極５０上の絶縁膜７１のＺ方向の厚さの厚さよりも厚い。絶縁膜７６のＺ方向の厚さは、例えば１００ｎｍ以上であり、より好ましくは、例えば１５０ｎｍ以上である。絶縁膜７６は、絶縁膜７１と同じ材料から成る誘電体膜であってもよく、絶縁膜７１とは異なる材料から成る誘電体膜であってもよい。絶縁膜７６は、例えばＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、ポリイミド樹脂のうち少なくとも一つを含む誘電体膜である。ＳｉＮ及びＳｉＯＮは、上部電極５０との密着性が良好な為、絶縁膜７６の材料に用いられる。

このように上部電極５０と金属膜７２との間に絶縁膜７１に加えて絶縁膜７６が設けられることにより、その間の絶縁領域（すなわち絶縁膜７１と絶縁膜７６とから成る領域）を十分に確保することができる。すなわち、上部電極５０と金属膜７２との間の絶縁耐性を高めることができる。これにより、仮に、レーザ光の発振の為の電圧（例えば１０Ｖ以上の高電圧）が、上部電極５０と金属膜７２との間に印加された場合であっても、当該電圧による絶縁膜７１，７６の破壊を抑えることができる。すなわち、その絶縁膜７１，７６の破壊に起因する端面破壊等によるＱＣＬ１Ｇの素子特性の劣化をより確実に抑えることができる。

続いて、本変形例によるＱＣＬ１Ｇの作製方法の一例について、以下に説明する。本変形例によるＱＣＬ１Ｇの作製方法は、３回目の結晶成長工程（上記実施形態の図５（ｃ）参照）までは上記実施形態と同じであるので、それまでの工程の説明については省略する。図２１（ａ）〜図２１（ｃ）は、図２０のＱＣＬ１Ｇの作製工程を示す図である。なお、図２１（ａ）〜図２１（ｃ）では、ＱＣＬ１Ｇの半導体積層３０を含むＹＺ断面を示している。ＱＣＬ１Ｇの作製方法では、３回目の結晶成長工程の後、マスク８１を除去し、図２１（ａ）に示されるように、上面３０ａ上に上部電極５０を形成する。その後、図２１（ｂ）に示されるように、絶縁膜７６となる絶縁膜７７を上部電極５０上に形成する。次に、上部電極５０の、絶縁膜７６が形成される領域上に、レジスト８８をパターニングする。次に、絶縁膜７７に対してＺ方向においてエッチングすると、レジスト８８に保護された絶縁膜７７のみが、上部電極５０上に残存する。その後、レジスト８８を除去すると、図２１（ｃ）に示されるように、上部電極５０上に絶縁膜７６が形成される。その後の工程は、上記実施形態と同じであるので、説明を省略する。

（第５変形例）
図２２は、第５変形例によるＱＣＬ１Ｈの断面図である。なお、図２２では、ＱＣＬ１Ｈの半導体積層３０を含むＹＺ断面を示している。本変形例と上記実施形態との相違点は、本変形例によるＱＣＬ１Ｈが、絶縁膜７８（第４絶縁膜）を更に備える点である。なお、ＱＣＬ１Ｈは、第４変形例の絶縁膜７６も備えている。ＱＣＬ１Ｈでは、絶縁膜７８は、Ｚ方向において下部電極６０と絶縁膜７１との間に設けられており、下部電極６０及び絶縁膜７１に接している。また、絶縁膜７８のＹ方向における一端は、後端面１０ａを含む平面内に含まれており、絶縁膜７８の他端は、当該平面からＹ方向における前端面１０ｂ側に向かって延びている。絶縁膜７８上には、下部電極６０上の絶縁膜７１の縁及び金属膜７２の縁が位置している。すなわち、絶縁膜７１及び金属膜７２は、絶縁膜７８の当該平面側の一部を覆っている。なお、絶縁膜７８上において、金属膜７２の縁は、絶縁膜７１の縁に対してＹ方向における当該平面側に位置している。

また、絶縁膜７８のＺ方向の厚さは、下部電極６０上の絶縁膜７１のＺ方向の厚さの厚さよりも厚い。絶縁膜７８のＺ方向の厚さは、例えば１００ｎｍ以上であり、より好ましくは、例えば１５０ｎｍ以上である。絶縁膜７８は、絶縁膜７１と同じ材料から成る誘電体膜であってもよく、絶縁膜７１とは異なる材料から成る誘電体膜であってもよい。すなわち、絶縁膜７８は、例えばＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、ポリイミド樹脂のうち少なくとも一つを含む誘電体膜である。ＳｉＮ及びＳｉＯＮは、下部電極６０との密着性が良好な為、絶縁膜７８の材料に用いられる。

このように、下部電極６０と金属膜７２との間に、絶縁膜７１に加えて絶縁膜７８が設けられることにより、その間の絶縁領域（すなわち絶縁膜７１と絶縁膜７８とから成る領域）を十分に確保することができる。すなわち、下部電極６０と金属膜７２との間の絶縁耐性を高めることができる。これにより、仮に、レーザ発振の為の電圧（例えば１０Ｖ以上の高電圧）が、下部電極６０と金属膜７２との間に印加された場合であっても、当該電圧による絶縁膜７１，７８の破壊を抑えることができる。すなわち、その絶縁膜７１，７８の破壊に起因する端面破壊等によるＱＣＬ１Ｈの素子特性の劣化をより確実に抑えることができる。

なお、ＱＣＬ１Ｈを作製する際には、上部電極５０上に絶縁膜７６を形成する工程（図２１（ａ）〜図２１（ｃ）参照）の後、この工程と同じようにして、下部電極６０上に絶縁膜７８を形成する。その後の工程は、上記実施形態と同じであるので、説明を省略する。

本発明の量子カスケード半導体レーザは、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態及び各変形例を、必要な目的及び効果に応じて互いに組み合わせてもよい。また、上述した実施形態及び各変形例では、絶縁膜及び金属膜が、半導体素子部のＹ方向における後端面側にのみ設けられていたが、絶縁膜及び金属膜は、半導体素子部の前端面側にのみ設けられてもよく、半導体素子部の前端面及び後端面の両方に設けられてもよい。また、上述した実施形態及び各変形例では、ＱＣＬは埋め込みヘテロストラクチャーを有していたが、例えば半導体積層３０の両側面上に絶縁膜（例えばＳｉＯ_２等の誘電体膜）を成膜したハイメサ構造等の他の任意の構造を有してもよい。また、上述した実施形態及び各変形例では、回折格子層３４を有するＤＦＢ型のＱＣＬを説明したが、これに限定されることはない。すなわち、上述した実施形態及び各変形例は、例えば回折格子層３４を有さないファブリーペロー（ＦＰ）型のＱＣＬにも同様に適用できる。このＦＰ型のＱＣＬは、ＤＦＢ型のＱＣＬと同様の改善を提供できる。また、上述した実施形態及び各変形例では、上部電極がカソード電極であり、下部電極がアノード電極である場合を例示したが、上部電極がアノード電極であり、下部電極がカソード電極であってもよく、この場合にも上述した実施形態及び各変形例の効果と同様の効果が得られる。

１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ…量子カスケード半導体レーザ、２…キャリア、３…サブマウント、４…半田、５…ワイヤ、１０…半導体素子部、１０ａ…後端面、１０ｂ…前端面、２０…半導体基板、２０ａ…主面、２０ｂ…裏面、２０ｃ…基板端面、２０ｆ，２０ｇ，３０ｃ，３０ｄ…領域、３０…半導体積層、３０ａ…上面、３０ｂ…積層端面、３２…バッファ層、３３…コア層、３４…回折格子層、３４ａ…回折格子、３５…上部クラッド層、３６…コンタクト層、４０…電流ブロック部、５０，５０Ａ…上部電極、６０，６０Ａ…下部電極、７１，７１Ａ，７５，７５Ａ，７５Ｂ，７６，７８…絶縁膜、７２，７２Ａ…金属膜。

Claims (17)

1. 第１方向において互いに対向する主面及び裏面、並びに前記第１方向と直交する第２方向と交差する基板端面を有する半導体基板と、
   前記第１方向において前記主面とは反対側に設けられる表面、前記基板端面を含む平面内に含まれる積層端面、前記積層端面から前記第２方向に沿って延びるコア層、及び前記コア層上に設けられるクラッド層を有し、前記主面上に設けられる半導体積層と、
   前記表面上に設けられる第１電極と、
   前記裏面上に設けられる第２電極と、
   前記積層端面上及び前記基板端面上に設けられ、前記第１電極上にわたって延びる第１絶縁膜と、
   前記第１絶縁膜を介して前記積層端面上及び前記基板端面上に設けられ、前記第１電極上にわたって延びる金属膜と、
   前記第１絶縁膜及び前記金属膜を介して前記基板端面上に設けられ、前記第２電極上にわたって延びており、前記金属膜の一部を覆う第２絶縁膜と、
   を備え、
   前記第２電極上の前記第２絶縁膜の縁は、前記第２電極に接触している、量子カスケード半導体レーザ。
2. 前記表面は、第１領域、及び、前記第２方向において前記積層端面と前記第１領域との間に位置する第２領域を含み、
   前記第２領域上に設けられる前記第１電極の厚さは、前記第１領域上に設けられる前記第１電極の厚さよりも薄い、請求項１に記載の量子カスケード半導体レーザ。
3. 前記表面は、第１領域、及び、前記第２方向において前記積層端面と前記第１領域との間に位置する第２領域を含み、
   前記第１電極は、前記第１領域上のみに設けられている、請求項１に記載の量子カスケード半導体レーザ。
4. 前記裏面は、第３領域、及び、前記第２方向において前記基板端面と前記第３領域との間に位置する第４領域を含み、
   前記第４領域上に設けられる前記第２電極の厚さは、前記第３領域上に設けられる前記第２電極の厚さよりも薄い、請求項１〜３のいずれか１項に記載の量子カスケード半導体レーザ。
5. 前記裏面は、第３領域、及び、前記第２方向において前記基板端面と前記第３領域との間に位置する第４領域を含み、
   前記第２電極は、前記第３領域上のみに設けられている、請求項１〜３のいずれか１項に記載の量子カスケード半導体レーザ。
6. 第１方向において互いに対向する主面及び裏面、並びに前記第１方向と直交する第２方向と交差する基板端面を有する半導体基板と、
   前記第１方向において前記主面とは反対側に設けられる表面、前記基板端面を含む平面内に含まれる積層端面、前記積層端面から前記第２方向に沿って延びるコア層、及び前記コア層上に設けられるクラッド層を有し、前記主面上に設けられる半導体積層と、
   前記表面上に設けられる第１電極と、
   前記裏面上に設けられる第２電極と、
   前記積層端面上及び前記基板端面上に設けられ、前記第１電極上にわたって延びる第１絶縁膜と、
   前記第１絶縁膜を介して前記積層端面上及び前記基板端面上に設けられ、前記第１電極上にわたって延びる金属膜と、
   前記第１絶縁膜及び前記金属膜を介して前記基板端面上に設けられ、前記第２電極上にわたって延びており、前記金属膜の一部又は全部を覆う第２絶縁膜と、
   前記第１方向において前記第１電極と前記第１絶縁膜との間に設けられる第３絶縁膜と、を備える、量子カスケード半導体レーザ。
7. 前記第３絶縁膜は、ＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、及びポリイミド樹脂のうち少なくとも一つを含む、請求項６に記載の量子カスケード半導体レーザ。
8. 第１方向において互いに対向する主面及び裏面、並びに前記第１方向と直交する第２方向と交差する基板端面を有する半導体基板と、
   前記第１方向において前記主面とは反対側に設けられる表面、前記基板端面を含む平面内に含まれる積層端面、前記積層端面から前記第２方向に沿って延びるコア層、及び前記コア層上に設けられるクラッド層を有し、前記主面上に設けられる半導体積層と、
   前記表面上に設けられる第１電極と、
   前記裏面上に設けられる第２電極と、
   前記積層端面上及び前記基板端面上に設けられ、前記第１電極上にわたって延びる第１絶縁膜と、
   前記第１絶縁膜を介して前記積層端面上及び前記基板端面上に設けられ、前記第１電極上にわたって延びる金属膜と、
   前記第１絶縁膜及び前記金属膜を介して前記基板端面上に設けられ、前記第２電極上にわたって延びており、前記金属膜の一部又は全部を覆う第２絶縁膜と、
   第４絶縁膜と、を備え、
   前記第１絶縁膜及び前記金属膜は、前記第２電極上にわたって延びており、
   前記第４絶縁膜は、前記第１方向において前記第２電極と前記第１絶縁膜との間に設けられる、量子カスケード半導体レーザ。
9. 前記第４絶縁膜は、ＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、及びポリイミド樹脂のうち少なくとも一つを含む、請求項８に記載の量子カスケード半導体レーザ。
10. 前記金属膜は、前記第２電極上には設けられていない、請求項１〜７のいずれか１項に記載の量子カスケード半導体レーザ。
11. 前記第１絶縁膜及び前記金属膜は、前記第２電極上には設けられていない、請求項１〜７のいずれか１項に記載の量子カスケード半導体レーザ。
12. 前記第１絶縁膜及び前記第２絶縁膜の少なくとも一方は、ＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、及びポリイミド樹脂のうち少なくとも一つを含む、請求項１〜１１のいずれか１項に記載の量子カスケード半導体レーザ。
13. 前記金属膜は、Ａｕを含む、請求項１〜１２のいずれか１項に記載の量子カスケード半導体レーザ。
14. 前記クラッド層は、ＩｎＰ層である、請求項１〜１３のいずれか１項に記載の量子カスケード半導体レーザ。
15. 前記コア層は、発光領域である複数の活性層と、前記活性層にキャリアを注入するための複数の注入層とを含み、
    前記活性層と前記注入層とが、前記第１方向に沿って交互に配列されている、請求項１〜１４のいずれか１項に記載の量子カスケード半導体レーザ。
16. 前記活性層及び前記注入層は、ＧａＩｎＡｓ／ＡｌＩｎＡｓの超格子列を含む、請求項１５に記載の量子カスケード半導体レーザ。
17. 前記半導体基板は、ＩｎＰ基板である、請求項１〜１６のいずれか１項に記載の量子カスケード半導体レーザ。

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