JP6904085B2 - Board with built-in electronic components - Google Patents

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Description

本発明は、電子部品内蔵基板に関する。 The present invention relates to a substrate with built-in electronic components.

電子部品の小型化に伴い、電子部品内蔵基板に用いられる電子部品についても、低背化を含む小型化が求められている。例えば、特許文献１及び特許文献２には、全厚が薄く、電子部品内蔵基板への埋め込みに適した薄膜キャパシタが記載されている。 Along with the miniaturization of electronic components, the electronic components used in the boards for incorporating electronic components are also required to be miniaturized, including the reduction in height. For example, Patent Document 1 and Patent Document 2 describe thin-film capacitors having a thin overall thickness and suitable for embedding in an electronic component-embedded substrate.

特開２００８−３４４１７号公報Japanese Unexamined Patent Publication No. 2008-34417 特開２００８−３４４１８号公報Japanese Unexamined Patent Publication No. 2008-34418

しかしながら、上記のような低背化されたキャパシタでは、電子部品内蔵基板をハンドリングした際などに生じる外力がキャパシタに加わった場合、キャパシタの誘電体層等が変形するおそれがある。 However, in the above-mentioned low-profile capacitor, when an external force generated when handling an electronic component-embedded substrate is applied to the capacitor, the dielectric layer of the capacitor or the like may be deformed.

本発明は上記に鑑みてなされたものであり、電子部品が外力の影響を受けることを抑制可能な電子部品内蔵基板を提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide an electronic component-embedded substrate capable of suppressing the influence of an external force on an electronic component.

上記の目的を達成するために、本発明の一形態に係る電子部品内蔵基板は、配線層及び配線層に対して積層された絶縁層を有する基板と、基板に内蔵され、基板の積層方向に交差する方向に延在する一対の電極層及び一対の電極層の間に設けられた誘電体層を有する電子部品と、積層方向において、絶縁層に対して配線層側に設けられた応力緩和層と、を備え、積層方向において、電子部品の配線層側の端部の少なくとも一部は応力緩和層に接しており、積層方向において、電子部品の絶縁層側の端部の少なくとも一部は絶縁層に接しており、応力緩和層のヤング率は、配線層側に位置する電極層のヤング率よりも低い。 In order to achieve the above object, the electronic component-embedded substrate according to one embodiment of the present invention includes a substrate having an insulating layer laminated with respect to the wiring layer and the wiring layer, and is incorporated in the substrate in the stacking direction of the substrate. An electronic component having a pair of electrode layers extending in the intersecting direction and a dielectric layer provided between the pair of electrode layers, and a stress relaxation layer provided on the wiring layer side with respect to the insulating layer in the stacking direction. In the stacking direction, at least a part of the end portion of the electronic component on the wiring layer side is in contact with the stress relaxation layer, and in the stacking direction, at least a part of the end portion of the electronic component on the insulating layer side is insulated. The young ratio of the stress relaxation layer, which is in contact with the layer, is lower than the young ratio of the electrode layer located on the wiring layer side.

上記の電子部品内蔵基板では、電子部品の配線層側の端部の少なくとも一部は、応力緩和層に接している。この応力緩和層のヤング率は、配線層側に位置する電極層のヤング率よりも低いので、電子部品に加わる外力は応力緩和層によって緩和される。したがって、電子部品が外力の影響を受けることを抑制することができる。 In the electronic component built-in substrate, at least a part of the end portion of the electronic component on the wiring layer side is in contact with the stress relaxation layer. Since the Young's modulus of this stress relaxation layer is lower than the Young's modulus of the electrode layer located on the wiring layer side, the external force applied to the electronic component is relaxed by the stress relaxation layer. Therefore, it is possible to suppress the influence of external force on the electronic component.

一形態では、応力緩和層は、絶縁性を有する第１応力緩和層と、導電性を有する第２応力緩和層と、を含み、第２応力緩和層は、配線層側に位置する電極層に対して配線層側に設けられていてもよい。この場合、配線層側に位置する電極層と配線層との間等といった絶縁性が必要となる箇所に第１応力緩和層を配置し、配線層側に位置する電極層に対して配線層側等といった導電性が必要となる箇所に第２応力緩和層を配置することができる。これにより、応力緩和層と電子部品との接触面積を大きくすることができるので、電子部品加わる外力が更に緩和される。したがって、電子部品が外力の影響を受けることを更に抑制することができる。 In one form, the stress relaxation layer includes a first stress relaxation layer having an insulating property and a second stress relaxation layer having conductivity, and the second stress relaxation layer is an electrode layer located on the wiring layer side. On the other hand, it may be provided on the wiring layer side. In this case, the first stress relaxation layer is arranged at a place where insulation is required, such as between the electrode layer located on the wiring layer side and the wiring layer, and the wiring layer side with respect to the electrode layer located on the wiring layer side. The second stress relaxation layer can be arranged at a place where conductivity is required. As a result, the contact area between the stress relaxation layer and the electronic component can be increased, so that the external force applied to the electronic component is further relaxed. Therefore, it is possible to further suppress the influence of external force on the electronic component.

本発明の一形態に係る電子部品内蔵基板は、配線層及び配線層に対して積層された絶縁層を有する基板と、基板に内蔵され、基板の積層方向に交差する方向に延在する一対の電極層及び一対の電極層の間に設けられた誘電体層を有する電子部品と、積層方向において、絶縁層に対して配線層側に設けられ、絶縁性を有する応力緩和層と、を備え、積層方向において、電子部品の配線層側の端部の少なくとも一部は応力緩和層に接しており、積層方向において、電子部品の絶縁層側の端部の少なくとも一部は絶縁層に接しており、応力緩和層のヤング率は、配線層側に位置する電極層のヤング率よりも低い。 The electronic component-embedded substrate according to one embodiment of the present invention includes a substrate having an insulating layer laminated with respect to a wiring layer and a wiring layer, and a pair of substrates built in the substrate and extending in a direction intersecting the stacking direction of the substrates. An electronic component having a dielectric layer provided between an electrode layer and a pair of electrode layers, and a stress relaxation layer provided on the wiring layer side with respect to the insulating layer and having an insulating property in the stacking direction are provided. In the stacking direction, at least a part of the end of the electronic component on the wiring layer side is in contact with the stress relaxation layer, and in the stacking direction, at least a part of the end of the electronic component on the insulating layer side is in contact with the insulating layer. The young ratio of the stress relaxation layer is lower than the young ratio of the electrode layer located on the wiring layer side.

上記の電子部品内蔵基板では、配線層側に位置する電子部品の積層方向における一端部の少なくとも一部は、応力緩和層に接している。この応力緩和層のヤング率は、配線層側に位置する電極層のヤング率よりも低いので、電子部品に加わる外力は応力緩和層によって緩和される。したがって、電子部品が外力の影響を受けることを抑制することができる。また、応力緩和層は絶縁性を有しているので、外力によって電子部品に変形が生じた場合であっても、応力緩和層によって配線層側に位置する電極層と他の部品との絶縁を保つことができる。 In the above-mentioned substrate with built-in electronic components, at least a part of one end in the stacking direction of the electronic components located on the wiring layer side is in contact with the stress relaxation layer. Since the Young's modulus of this stress relaxation layer is lower than the Young's modulus of the electrode layer located on the wiring layer side, the external force applied to the electronic component is relaxed by the stress relaxation layer. Therefore, it is possible to suppress the influence of external force on the electronic component. Further, since the stress relaxation layer has an insulating property, even if the electronic component is deformed by an external force, the stress relaxation layer insulates the electrode layer located on the wiring layer side from other components. Can be kept.

本発明の一形態に係る電子部品内蔵基板は、配線層及び配線層に対して積層された絶縁層を有する基板と、基板に内蔵され、基板の積層方向に交差する方向に延在する一対の電極層及び一対の電極層の間に設けられた誘電体層を有する電子部品と、配線層側に位置する電極層に対して配線層側に設けられ、導電性を有する応力緩和層と、を備え、応力緩和層のヤング率は、配線層側に位置する電極層のヤング率よりも低い。 The electronic component-embedded substrate according to one embodiment of the present invention includes a substrate having a wiring layer and an insulating layer laminated on the wiring layer, and a pair of substrates built in the substrate and extending in a direction intersecting the stacking direction of the substrates. An electronic component having a dielectric layer provided between the electrode layer and the pair of electrode layers, and a stress relaxation layer provided on the wiring layer side with respect to the electrode layer located on the wiring layer side and having conductivity. The young ratio of the stress relaxation layer is lower than the young ratio of the electrode layer located on the wiring layer side.

上記の電子部品内蔵基板では、配線層側に位置する電極層の配線層側に応力ギャップ層が設けられている。この応力ギャップ層のヤング率は、電極層のヤング率よりも低いので、電子部品に加わる外力は応力ギャップ層によって緩和される。したがって、外力による電子部品の誘電体層の変形を抑制することができる。また、応力ギャップ層は導電性を有しているので、電極層との電気的な接続を保ちつつ、電子部品が外力の影響を受けることを抑制することができる。 In the above-mentioned substrate with built-in electronic components, a stress gap layer is provided on the wiring layer side of the electrode layer located on the wiring layer side. Since the Young's modulus of this stress gap layer is lower than the Young's modulus of the electrode layer, the external force applied to the electronic component is relaxed by the stress gap layer. Therefore, it is possible to suppress the deformation of the dielectric layer of the electronic component due to an external force. Further, since the stress gap layer has conductivity, it is possible to suppress the influence of external force on the electronic component while maintaining the electrical connection with the electrode layer.

一形態では、電子部品の少なくとも一部は配線層に埋め込まれ、応力緩和層は、電子部品内蔵基板の配線層側から露出していてもよい。この構成によれば、電子部品の少なくとも一部が配線層に埋め込まれているので、電子部品内蔵基板の積層方向における寸法を小さくすることができる。 In one form, at least a part of the electronic component may be embedded in the wiring layer, and the stress relaxation layer may be exposed from the wiring layer side of the electronic component built-in substrate. According to this configuration, since at least a part of the electronic components is embedded in the wiring layer, the dimensions of the electronic component-embedded substrate in the stacking direction can be reduced.

一形態では、応力緩和層及び電子部品は配線層に対して順に積層され、応力緩和層は配線層に接していてもよい。この構成によれば、電子部品と配線層との間に応力緩和層が形成されることにより、特に電子部品及び応力緩和層の積層方向からの外力の影響を電子部品が受けることを抑制することができる。また、応力緩和層が導電性を有する場合、応力緩和層を介して電極層と配線層とを電気的に接続することができる。 In one form, the stress relaxation layer and the electronic component may be laminated with respect to the wiring layer in order, and the stress relaxation layer may be in contact with the wiring layer. According to this configuration, the stress relaxation layer is formed between the electronic component and the wiring layer, thereby suppressing the influence of the external force from the stacking direction of the electronic component and the stress relaxation layer on the electronic component. Can be done. Further, when the stress relaxation layer has conductivity, the electrode layer and the wiring layer can be electrically connected via the stress relaxation layer.

一形態では、応力緩和層のヤング率は、配線層のヤング率よりも低くてもよい。この構成によれば、応力緩和層のヤング率は、配線層のヤング率よりも低いので、電子部品が配線層に対して積層されている場合に、電子部品に加わる外力をより緩和することができる。したがって、電子部品が外力の影響を受けることを効果的に抑制することができる。特に、外力による電子部品の誘電体層の変形を効果的に抑制することができる。 In one embodiment, the Young's modulus of the stress relaxation layer may be lower than the Young's modulus of the wiring layer. According to this configuration, the Young's modulus of the stress relaxation layer is lower than the Young's modulus of the wiring layer, so that the external force applied to the electronic component can be further relaxed when the electronic component is laminated with respect to the wiring layer. it can. Therefore, it is possible to effectively suppress the influence of external force on the electronic component. In particular, deformation of the dielectric layer of electronic components due to external force can be effectively suppressed.

一形態では、応力緩和層のヤング率は、絶縁層のヤング率よりも低くてもよい。この構成によれば、応力緩和層のヤング率は絶縁層のヤング率よりも低いので、電子部品に加わる外力を更に緩和することができる。したがって、電子部品が外力の影響を受けることを効果的に抑制することができる。 In one form, the Young's modulus of the stress relaxation layer may be lower than the Young's modulus of the insulating layer. According to this configuration, the Young's modulus of the stress relaxation layer is lower than the Young's modulus of the insulating layer, so that the external force applied to the electronic component can be further relaxed. Therefore, it is possible to effectively suppress the influence of external force on the electronic component.

本発明によれば、電子部品が外力の影響を受けることを抑制可能な電子部品内蔵基板が提供される。 According to the present invention, there is provided an electronic component built-in substrate capable of suppressing the influence of an external force on an electronic component.

本発明の第１実施形態に係る電子部品内蔵基板を概略的に示す断面図である。It is sectional drawing which shows typically the electronic component built-in substrate which concerns on 1st Embodiment of this invention. 図１に示す電子部品内蔵基板の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the electronic component built-in substrate shown in FIG. 図１に示す電子部品内蔵基板の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the electronic component built-in substrate shown in FIG. 図１に示す電子部品内蔵基板の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the electronic component built-in substrate shown in FIG. 本発明の第２実施形態に係る電子部品内蔵基板を概略的に示す断面図である。It is sectional drawing which shows typically the electronic component built-in substrate which concerns on 2nd Embodiment of this invention. 図５に示す電子部品内蔵基板の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the electronic component built-in substrate shown in FIG. 図５に示す電子部品内蔵基板の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the electronic component built-in substrate shown in FIG. 図５に示す電子部品内蔵基板の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the electronic component built-in substrate shown in FIG. 本発明の第３実施形態に係る電子部品内蔵基板を概略的に示す断面図である。It is sectional drawing which shows typically the electronic component built-in substrate which concerns on 3rd Embodiment of this invention. 図９に示す電子部品内蔵基板の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the electronic component built-in substrate shown in FIG. 図９に示す電子部品内蔵基板の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the electronic component built-in substrate shown in FIG. 図９に示す電子部品内蔵基板の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the electronic component built-in substrate shown in FIG. 本発明の第４実施形態に係る電子部品内蔵基板を概略的に示す断面図である。It is sectional drawing which shows typically the electronic component built-in substrate which concerns on 4th Embodiment of this invention. 図１３に示す電子部品内蔵基板の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the electronic component built-in substrate shown in FIG. 図１３に示す電子部品内蔵基板の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the electronic component built-in substrate shown in FIG. 図１３に示す電子部品内蔵基板の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the electronic component built-in substrate shown in FIG. 図１に示す電子部品内蔵基板の変形例を概略的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing a modified example of the electronic component built-in substrate shown in FIG. 1. 図１に示す電子部品内蔵基板の他の変形例を概略的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing another modification of the electronic component built-in substrate shown in FIG. 1. 図１８に示す電子部品内蔵基板の変形例を概略的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing a modified example of the electronic component built-in substrate shown in FIG.

以下、図面を参照して種々の実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を付し、重複する説明を省略する。 Hereinafter, various embodiments will be described in detail with reference to the drawings. In each drawing, the same or corresponding parts are designated by the same reference numerals, and duplicate description will be omitted.

（第１実施形態）
図１は、本発明の第１実施形態に係る電子部品内蔵基板を概略的に示す断面図である。図１に示す電子部品内蔵基板１は、例えば、通信端末などに使用される基板である。図１に示すように、電子部品内蔵基板１は、基板１０と、基板１０に内蔵された電子部品２０と、応力緩和層３０と、を備えている。基板１０は、配線層１１及び配線層１１に対して積層された絶縁層１２を有している。電子部品２０は基板１０に内蔵されており、配線層１１及び絶縁層１２が積層された積層方向に交差する方向に延在する第１電極層２１Ａ及び第２電極層２１Ｂより構成される一対の電極層と、一対の電極層の間に設けられた誘電体層２２を有している。ここで、電子部品２０が基板１０に「内蔵されている」とは、電子部品２０が基板１０の主面（主面１０ａ又は主面１０ｂ）から露出していない状態をいう。 (First Embodiment)
FIG. 1 is a cross-sectional view schematically showing an electronic component built-in substrate according to the first embodiment of the present invention. The electronic component built-in substrate 1 shown in FIG. 1 is, for example, a substrate used for a communication terminal or the like. As shown in FIG. 1, the electronic component-embedded substrate 1 includes a substrate 10, an electronic component 20 incorporated in the substrate 10, and a stress relaxation layer 30. The substrate 10 has a wiring layer 11 and an insulating layer 12 laminated on the wiring layer 11. The electronic component 20 is built in the substrate 10, and is a pair composed of a first electrode layer 21A and a second electrode layer 21B extending in a direction intersecting the stacking direction in which the wiring layer 11 and the insulating layer 12 are laminated. It has a dielectric layer 22 provided between an electrode layer and a pair of electrode layers. Here, the term "built-in" of the electronic component 20 in the substrate 10 means a state in which the electronic component 20 is not exposed from the main surface (main surface 10a or main surface 10b) of the substrate 10.

また、電子部品内蔵基板１の応力緩和層３０は、積層方向に沿って絶縁層１２に対して配線層１１側に設けられている。積層方向において、配線層１１側に位置する電子部品２０の一端部（第２電極層２１Ｂ）の少なくとも一部は応力緩和層３０に接しており、絶縁層１２側に位置する電子部品２０の他端部（第１電極層２１Ａ）の少なくとも一部は、絶縁層１２に接している。ここで、「端部」とは、積層方向における第１電極層２１Ａ又は第２電極層２１Ｂの端面近傍の部分であり、第１電極層２１Ａ又は第２電極層２１Ｂの端面に交差する方向（積層方向）に延びる側面なども含むものとする。 Further, the stress relaxation layer 30 of the electronic component built-in substrate 1 is provided on the wiring layer 11 side with respect to the insulating layer 12 along the stacking direction. In the stacking direction, at least a part of one end (second electrode layer 21B) of the electronic component 20 located on the wiring layer 11 side is in contact with the stress relaxation layer 30, and the other electronic component 20 located on the insulating layer 12 side. At least a part of the end portion (first electrode layer 21A) is in contact with the insulating layer 12. Here, the "end portion" is a portion near the end face of the first electrode layer 21A or the second electrode layer 21B in the stacking direction, and is a direction intersecting the end face of the first electrode layer 21A or the second electrode layer 21B ( It shall also include the side surface extending in the stacking direction).

また、電子部品内蔵基板１は、電子部品２０の第１電極層２１Ａと電気的に接続される接続端子４０を有している。本実施形態においては、配線層１１に開口１３が設けられており、電子部品２０は開口１３内に配置されている。これにより、電子部品２０の少なくとも一部が配線層１１に埋め込まれた状態となっている。なお、ここで、電子部品２０の「少なくとも一部が配線層１１に埋め込まれた状態」とは、積層方向において電子部品２０と配線層１１とが重なる部分を有している状態をいう。 Further, the electronic component built-in substrate 1 has a connection terminal 40 that is electrically connected to the first electrode layer 21A of the electronic component 20. In the present embodiment, the wiring layer 11 is provided with an opening 13, and the electronic component 20 is arranged in the opening 13. As a result, at least a part of the electronic component 20 is embedded in the wiring layer 11. Here, the "state in which at least a part of the electronic component 20 is embedded in the wiring layer 11" means a state in which the electronic component 20 and the wiring layer 11 overlap in the stacking direction.

基板１０は、いわゆる多層回路基板であり、一対の主面１０ａ，１０ｂは、それぞれ配線層１１及び絶縁層１２の積層方向の両端側となる。主面１０ａは、基板１０の絶縁層１２側の端面であり、主面１０ｂは、基板１０の配線層１１側の端面である。配線層１１は、例えば銅（Ｃｕ）などの導電性材料により構成されている。また、配線層１１には、電子部品２０を配置するための開口１３が設けられている。絶縁層１２は、例えばエポキシ樹脂、ポリイミド樹脂、アクリル樹脂、またはフェノール樹脂などの絶縁性材料によって構成さる。なお、絶縁層１２を構成する絶縁性材料は、例えば、熱硬化性樹脂又は光硬化性樹脂などといった、特定の処理によって硬度が変化する材料であることが好ましい。また、絶縁層１２は、配線層１１の開口１３においても、電子部品２０と開口１３との隙間を埋めるように設けられている。基板１０の全体の厚みは、例えば４０μｍ〜１０００μｍ程度とすることができる。また、配線層１１の厚みを２μｍ〜４０μｍ程度とし、絶縁層１２の厚みを１μｍ〜２００μｍ程度とすることができる。なお、基板１０の全体の厚み、配線層１１の厚み、及び絶縁層１２の厚みは特に限定されない。 The substrate 10 is a so-called multilayer circuit board, and the pair of main surfaces 10a and 10b are both ends of the wiring layer 11 and the insulating layer 12 in the stacking direction, respectively. The main surface 10a is an end surface of the substrate 10 on the insulating layer 12 side, and the main surface 10b is an end surface of the substrate 10 on the wiring layer 11 side. The wiring layer 11 is made of a conductive material such as copper (Cu). Further, the wiring layer 11 is provided with an opening 13 for arranging the electronic component 20. The insulating layer 12 is made of an insulating material such as an epoxy resin, a polyimide resin, an acrylic resin, or a phenol resin. The insulating material constituting the insulating layer 12 is preferably a material whose hardness changes depending on a specific treatment, such as a thermosetting resin or a photocurable resin. Further, the insulating layer 12 is also provided in the opening 13 of the wiring layer 11 so as to fill the gap between the electronic component 20 and the opening 13. The total thickness of the substrate 10 can be, for example, about 40 μm to 1000 μm. Further, the thickness of the wiring layer 11 can be set to about 2 μm to 40 μm, and the thickness of the insulating layer 12 can be set to about 1 μm to 200 μm. The total thickness of the substrate 10, the thickness of the wiring layer 11, and the thickness of the insulating layer 12 are not particularly limited.

電子部品２０は、第１電極層２１Ａ、第２電極層２１Ｂ、及び第１電極層２１Ａと第２電極層２１Ｂとの間に設けられた誘電体層２２を有する低背化されたコンデンサである。第１電極層２１Ａ及び第２電極層２１Ｂは、それぞれ複数に分割されている。本実施形態においては、第１電極層２１Ａは５つに分割されている。また、第２電極層２１Ｂは３つに分割されている。本実施形態では、電子部品２０が、第１電極層が金属薄膜により構成され、誘電体層２２が誘電体膜により構成されたいわゆるＴＦＣＰ（Thin Film Capacitor：薄膜コンデンサ）である場合について説明する。電子部品２０は、３層の厚みの合計が５μｍ〜６５０μｍ程度であり、第１電極層２１Ａの厚みを０．１μｍ〜５０μｍ程度とし、誘電体層２２の厚みを０．０５μｍ〜１００μｍ程度とし、第２電極層２１Ｂの厚みを５μｍ〜５００μｍ程度とすることができる。 The electronic component 20 is a low-profile capacitor having a first electrode layer 21A, a second electrode layer 21B, and a dielectric layer 22 provided between the first electrode layer 21A and the second electrode layer 21B. .. The first electrode layer 21A and the second electrode layer 21B are each divided into a plurality of parts. In the present embodiment, the first electrode layer 21A is divided into five. Further, the second electrode layer 21B is divided into three parts. In the present embodiment, the case where the electronic component 20 is a so-called TFCP (Thin Film Capacitor) in which the first electrode layer is made of a metal thin film and the dielectric layer 22 is made of a dielectric film will be described. In the electronic component 20, the total thickness of the three layers is about 5 μm to 650 μm, the thickness of the first electrode layer 21A is about 0.1 μm to 50 μm, and the thickness of the dielectric layer 22 is about 0.05 μm to 100 μm. The thickness of the second electrode layer 21B can be about 5 μm to 500 μm.

第１電極層２１Ａ及び第２電極層２１Ｂの材料としては、主成分がニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、これらの金属を含有する合金、又は金属間化合物である材料が好適に用いられる。ただし、第１電極層２１Ａ及び第２電極層２１Ｂの材料は、導電性材料であれば特に限定されない。本実施形態では、第１電極層２１Ａが銅を主成分とすると共に、第２電極層２１Ｂがニッケルを主成分とする場合について説明する。なお、「主成分」であるとは、当該成分の占める割合が５０質量％以上であることをいう。また、第１電極層２１Ａ及び第２電極層２１Ｂの態様としては、合金や金属間化合物を形成する場合のほか、二種類以上からなる積層体構造体である場合も含む。例えば、Ｎｉ薄膜上にＣｕ薄膜を設けた二層構造として電極層を形成してもよい。また、第１電極層２１Ａ及び／又は第２電極層２１Ｂとして純Ｎｉを使用する場合、そのＮｉの純度は９９．９９％以上が好ましい。更に、Ｎｉを含有する合金の場合、Ｎｉ以外の金属として含まれる金属は、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、銀（Ａｇ）、銅（Ｃｕ）からなる群より選ばれる少なくとも一種とすれば好適である。なお、第２電極層２１Ｂに用いられる材料のヤング率は、例えば１０ＧＰａ〜２５０ＧＰａ程度である。 As the material of the first electrode layer 21A and the second electrode layer 21B, the main components are nickel (Ni), copper (Cu), aluminum (Al), platinum (Pt), an alloy containing these metals, or between metals. Materials that are compounds are preferably used. However, the materials of the first electrode layer 21A and the second electrode layer 21B are not particularly limited as long as they are conductive materials. In the present embodiment, a case where the first electrode layer 21A contains copper as a main component and the second electrode layer 21B contains nickel as a main component will be described. The term "main component" means that the proportion of the component is 50% by mass or more. In addition, the first electrode layer 21A and the second electrode layer 21B include not only the case of forming an alloy or an intermetallic compound but also the case of a laminated structure composed of two or more types. For example, the electrode layer may be formed as a two-layer structure in which a Cu thin film is provided on a Ni thin film. When pure Ni is used as the first electrode layer 21A and / or the second electrode layer 21B, the purity of Ni is preferably 99.99% or more. Further, in the case of an alloy containing Ni, the metals contained as metals other than Ni are platinum (Pt), palladium (Pd), iridium (Ir), rhodium (Rh), ruthenium (Ru), osmium (Os), and the like. It is preferable that it is at least one selected from the group consisting of ruthenium (Re), tungsten (W), chromium (Cr), tantalum (Ta), silver (Ag), and copper (Cu). The Young's modulus of the material used for the second electrode layer 21B is, for example, about 10 GPa to 250 GPa.

また、誘電体層２２は、ペロブスカイト系の誘電体材料から構成される。ここで、本実施形態におけるペロブスカイト系の誘電体材料としては、ＢａＴｉＯ３（チタン酸バリウム）、（Ｂａ１−ｘＳｒｘ）ＴｉＯ３（チタン酸バリウムストロンチウム）、（Ｂａ１−ｘＣａｘ）ＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３、などのペロブスカイト構造を持った（強）誘電体材料や、Ｐｂ（Ｍｇ１／３Ｎｂ２／３）Ｏ３などに代表される複合ペロブスカイトリラクサー型強誘電体材などが含まれる。ここで、上記のペロブスカイト構造、ペロブスカイトリラクサー型誘電体材料において、ＡサイトとＢサイトとの比は、通常整数比であるが、特性向上のために意図的に整数比からずらしてもよい。なお、誘電体層２２の特性制御のため、誘電体層２２に適宜、副成分として添加物質が含有されていてもよい。 The dielectric layer 22 is made of a perovskite-based dielectric material. Here, as the perovskite-based dielectric material in the present embodiment, BaTiO 3 (barium titanate), (Ba 1-x Sr x ) TiO 3 (barium titanate strontium), (Ba 1-x Ca x ) TiO Represented by (strong) dielectric materials having a perovskite structure such as 3 , PbTIO 3 , Pb (Zr x Ti 1-x ) O 3 , and Pb (Mg 1/3 Nb 2/3 ) O 3. Includes composite perovskite relaxer type ferroelectric materials and the like. Here, in the above-mentioned perovskite structure and perovskite relaxer type dielectric material, the ratio of A site to B site is usually an integer ratio, but it may be intentionally deviated from the integer ratio in order to improve the characteristics. In addition, in order to control the characteristics of the dielectric layer 22, an additive substance may be appropriately contained in the dielectric layer 22 as an auxiliary component.

応力緩和層３０は、積層方向に沿って絶縁層１２に対して配線層１１側に設けられており、電子部品２０の第２電極層２１Ｂのうち、配線層１１側（図示下側）の端面の一部及び配線層１１側の側面の配線層１１側の一部と接している。また、応力緩和層３０は、配線層１１の開口１３内に設けられており、基板１０の配線層１１側の主面１０ｂから露出している。また、応力緩和層３０は、基板１０の積層方向において電子部品２０の第２電極層２１Ｂと重なる高さ位置まで設けられている。本実施形態においては、応力緩和層３０には、分割された第２電極層２１Ｂのそれぞれに対応した複数（例えば３つ）の開口３１が設けられており、第２電極層２１Ｂの端面は開口３１から露出している。電子部品２０は、開口３１から露出した第２電極層２１Ｂを介して外部の電子部品又は配線などと電気的に接続されている。このような構造を有することにより、応力緩和層３０は第２電極層２１Ｂよりも配線層１１側にも設けられている。 The stress relaxation layer 30 is provided on the wiring layer 11 side with respect to the insulating layer 12 along the stacking direction, and is the end surface of the second electrode layer 21B of the electronic component 20 on the wiring layer 11 side (lower side in the drawing). It is in contact with a part of the wiring layer 11 side and a part of the side surface of the wiring layer 11 side. Further, the stress relaxation layer 30 is provided in the opening 13 of the wiring layer 11 and is exposed from the main surface 10b on the wiring layer 11 side of the substrate 10. Further, the stress relaxation layer 30 is provided up to a height position where it overlaps with the second electrode layer 21B of the electronic component 20 in the stacking direction of the substrate 10. In the present embodiment, the stress relaxation layer 30 is provided with a plurality of (for example, three) openings 31 corresponding to each of the divided second electrode layers 21B, and the end face of the second electrode layer 21B is an opening. It is exposed from 31. The electronic component 20 is electrically connected to an external electronic component, wiring, or the like via a second electrode layer 21B exposed from the opening 31. By having such a structure, the stress relaxation layer 30 is also provided on the wiring layer 11 side of the second electrode layer 21B.

応力緩和層３０は、基板１０の積層方向における第２電極層２１Ｂの端部の少なくとも一部と接していればよいが、電子部品内蔵基板１のように、積層方向における第２電極層２１Ｂの端面、及びこの端面に交差すると共に端面に連続する側面の両方に接していることが好ましい。本実施形態においては、応力緩和層３０は、分割された第２電極層２１Ｂ同士の間、及び、第２電極層２１Ｂと配線層１１との間にも設けられている。このような構造であることにより、基板１０の積層方向における外力だけでなく、積層方向と異なる方向からの外力も緩和することが可能である。また、応力緩和層３０は絶縁性を有しているので、分割された第２電極層２１Ｂ同士、又は、第２電極層２１Ｂと配線層１１との短絡を確実に抑制することが可能である。 The stress relaxation layer 30 may be in contact with at least a part of the end portion of the second electrode layer 21B in the stacking direction of the substrate 10, but the stress relaxation layer 30 may be in contact with at least a part of the end portion of the second electrode layer 21B in the stacking direction as in the electronic component built-in substrate 1. It is preferable that the end face and the side surface that intersects the end face and is continuous with the end face are in contact with each other. In the present embodiment, the stress relaxation layer 30 is also provided between the divided second electrode layers 21B and between the second electrode layer 21B and the wiring layer 11. With such a structure, it is possible to alleviate not only the external force in the stacking direction of the substrate 10 but also the external force from a direction different from the stacking direction. Further, since the stress relaxation layer 30 has an insulating property, it is possible to reliably suppress a short circuit between the divided second electrode layers 21B or between the second electrode layer 21B and the wiring layer 11. ..

応力緩和層３０の材料は、絶縁性の材料であれば特に限定されないが、例えば、非導電性樹脂（Non Conductive Paste：ＮＣＰ）などが好適に用いられる。また、応力緩和層３０のヤング率は、例えば、０．１ＧＰａ〜５０ＧＰａとすることができるが、電子部品２０の第２電極層２１Ｂのヤング率よりも低いヤング率を有する材料により構成されている。また、応力緩和層３０を構成する材料のヤング率は、電子部品２０の他の部材（第１電極層２１Ａ及び誘電体層２２）、配線層１１、及び絶縁層１２のいずれよりも低いことが好ましい。なお、電子部品内蔵基板１としての耐久性向上の観点から、応力緩和層３０は、電子部品２０と接触しているだけでなく、物理的に接合されていることが好ましい。したがって、応力緩和層３０には、例えば熱硬化性樹脂又は光硬化性樹脂などといった硬度が変化する材料が用いられることがより好ましい。 The material of the stress relaxation layer 30 is not particularly limited as long as it is an insulating material, but for example, a non-conductive resin (NCP) is preferably used. The Young's modulus of the stress relaxation layer 30 can be, for example, 0.1 GPa to 50 GPa, but is composed of a material having a Young's modulus lower than the Young's modulus of the second electrode layer 21B of the electronic component 20. .. Further, the Young's modulus of the material constituting the stress relaxation layer 30 is lower than that of any of the other members of the electronic component 20 (first electrode layer 21A and dielectric layer 22), the wiring layer 11, and the insulating layer 12. preferable. From the viewpoint of improving the durability of the electronic component-embedded substrate 1, it is preferable that the stress relaxation layer 30 is not only in contact with the electronic component 20 but also physically joined. Therefore, it is more preferable to use a material whose hardness changes, such as a thermosetting resin or a photocurable resin, for the stress relaxation layer 30.

接続端子４０は、分割された第１電極層２１Ａのそれぞれに対応して設けられており、第１電極層２１Ａと電気的に接続されている。本実施形態においては、５つの接続端子４０が設けられている例を示している。接続端子４０のそれぞれは、基板１０の主面１０ａから第１電極層２１Ａまでの間において絶縁層１２を貫通するビア４１と、ビア４１に連続して主面１０ａから露出する端子部４２と、を有している。第１電極層２１Ａは、接続端子４０を介して外部の電子部品又は配線などと電気的に接続される。 The connection terminal 40 is provided corresponding to each of the divided first electrode layers 21A, and is electrically connected to the first electrode layer 21A. In this embodiment, an example in which five connection terminals 40 are provided is shown. Each of the connection terminals 40 includes a via 41 penetrating the insulating layer 12 between the main surface 10a of the substrate 10 and the first electrode layer 21A, and a terminal portion 42 continuously exposed to the via 41 from the main surface 10a. have. The first electrode layer 21A is electrically connected to an external electronic component, wiring, or the like via the connection terminal 40.

次に、図２〜図４を参照して、電子部品内蔵基板１の製造方法について説明する。図２〜図４は、図１に示された電子部品内蔵基板の製造方法を説明するための図である。なお、図２〜図４では、一つの電子部品内蔵基板１の製造方法を示しているが、実際には複数の電子部品内蔵基板１を一枚のウェハ上で形成した後に、それぞれの電子部品内蔵基板１に個片化する。したがって、図２〜図４は、一枚のウェハ上の一部を拡大して示しているものである。 Next, a method of manufacturing the electronic component built-in substrate 1 will be described with reference to FIGS. 2 to 4. 2 to 4 are views for explaining a method of manufacturing the electronic component built-in substrate shown in FIG. 1. Although FIGS. 2 to 4 show a method of manufacturing one electronic component-embedded substrate 1, in reality, after forming a plurality of electronic component-embedded substrates 1 on one wafer, each electronic component is formed. It is separated into the built-in substrate 1. Therefore, FIGS. 2 to 4 are enlarged views of a part on one wafer.

まず、図２（ａ）に示すように、基材となるウェハＷを準備し、ウェハＷ上に配線層１１を形成する。ウェハＷの材料は特に限定されず、例えば、Ｓｉウェハなどを用いることができる。配線層１１は、例えばメッキによって形成される。なお、予め配線層１１が形成されたウェハＷを準備してもよい。 First, as shown in FIG. 2A, a wafer W as a base material is prepared, and a wiring layer 11 is formed on the wafer W. The material of the wafer W is not particularly limited, and for example, a Si wafer or the like can be used. The wiring layer 11 is formed by plating, for example. The wafer W on which the wiring layer 11 is formed in advance may be prepared.

次に、図２（ｂ）に示すように、電子部品２０を埋め込むための開口１３を配線層１１に形成する。開口１３の形成には、一般的なフォトリソグラフィ技術を用いることができる。具体的には、配線層１１上にフォトレジストを塗布した後、フォトマスクを通してＵＶ光などの活性光線を照射する。次に、現像を行うことにより開口１３を形成する部分のフォトレジストを除去する。その後、フォトレジストをマスクとして配線層１１をエッチングする。配線層１１のエッチングが完了した後、フォトレジストを除去する。なお、マスクの材料は特に限定されず、フォトレジストではなく、クロム（Ｃｒ）又はタングステン（Ｗ）などの金属薄膜を用いてもよい。また、配線層１１のエッチング方法も特に限定されず、公知のウェットエッチングプロセス又はドライエッチングプロセスを用いることができる。 Next, as shown in FIG. 2B, an opening 13 for embedding the electronic component 20 is formed in the wiring layer 11. A general photolithography technique can be used to form the opening 13. Specifically, after applying a photoresist on the wiring layer 11, an active ray such as UV light is irradiated through a photomask. Next, the photoresist of the portion forming the opening 13 is removed by developing. Then, the wiring layer 11 is etched using the photoresist as a mask. After the etching of the wiring layer 11 is completed, the photoresist is removed. The material of the mask is not particularly limited, and a metal thin film such as chromium (Cr) or tungsten (W) may be used instead of the photoresist. Further, the etching method of the wiring layer 11 is not particularly limited, and a known wet etching process or dry etching process can be used.

次に、図２（ｃ）に示すように、開口１３の中に応力緩和層３０を形成する。応力緩和層３０が熱硬化性樹脂又は光硬化性樹脂などの硬度が変化する材料によって形成される場合には、未硬化の状態の樹脂材料を開口１３内に配置する。樹脂材料は、後の工程で電子部品２０を埋め込むために未硬化のままの状態にしておく。 Next, as shown in FIG. 2C, a stress relaxation layer 30 is formed in the opening 13. When the stress relaxation layer 30 is formed of a material having a variable hardness such as a thermosetting resin or a photocurable resin, the uncured resin material is arranged in the opening 13. The resin material is left in an uncured state for embedding the electronic component 20 in a later step.

次に、図３（ａ）に示すように、電子部品２０を開口１３内に配置する。第１電極層２１Ａ、誘電体層２２及び第２電極層２１Ｂを含む電子部品２０は、公知の方法によって製造することができる。電子部品２０は、少なくともその一部が未硬化の応力緩和層３０内に埋め込まれた状態で配置される。その後、未硬化の応力緩和層３０を硬化させる。これにより、電子部品２０が開口１３及び応力緩和層３０に埋め込まれた状態となり、電子部品２０と応力緩和層３０とが物理的に接合された状態となる。 Next, as shown in FIG. 3A, the electronic component 20 is arranged in the opening 13. The electronic component 20 including the first electrode layer 21A, the dielectric layer 22 and the second electrode layer 21B can be manufactured by a known method. The electronic component 20 is arranged in a state where at least a part thereof is embedded in the uncured stress relaxation layer 30. Then, the uncured stress relaxation layer 30 is cured. As a result, the electronic component 20 is embedded in the opening 13 and the stress relaxation layer 30, and the electronic component 20 and the stress relaxation layer 30 are physically joined.

次に、図３（ｂ）に示すように、配線層１１上に絶縁層１２を形成する。絶縁層１２は、例えば、未硬化の状態の熱硬化性樹脂を塗布した後、加熱して硬化させることによって形成される。また、絶縁層１２は、未硬化の状態の光硬化性樹脂を塗布した後、特定の波長の光を照射して硬化させることによって形成されてもよい。この工程により、配線層１１上に絶縁層１２が積層されると共に、開口１３及び電極同士の間に絶縁層１２を構成する樹脂が充填され、電子部品２０及び応力緩和層３０が絶縁層１２によって封止された状態となる。 Next, as shown in FIG. 3B, the insulating layer 12 is formed on the wiring layer 11. The insulating layer 12 is formed, for example, by applying a thermosetting resin in an uncured state and then heating and curing the resin. Further, the insulating layer 12 may be formed by applying an uncured photocurable resin and then irradiating it with light having a specific wavelength to cure it. By this step, the insulating layer 12 is laminated on the wiring layer 11, the resin constituting the insulating layer 12 is filled between the opening 13 and the electrodes, and the electronic component 20 and the stress relaxation layer 30 are formed by the insulating layer 12. It will be in a sealed state.

次に、図４（ａ）に示すように、電子部品２０の第１電極層２１Ａのそれぞれに対応した複数の開口１４を絶縁層１２に形成する。開口１４の形成には、例えば、パターニングされたフォトレジストをマスクとしたドライエッチングなどを用いることができる。この工程により、電子部品２０の第１電極層２１Ａのそれぞれは、開口１４から露出した状態となる。 Next, as shown in FIG. 4A, a plurality of openings 14 corresponding to each of the first electrode layers 21A of the electronic component 20 are formed in the insulating layer 12. For the formation of the opening 14, for example, dry etching using a patterned photoresist as a mask can be used. By this step, each of the first electrode layers 21A of the electronic component 20 is exposed from the opening 14.

次に、図４（ｂ）に示すように、接続端子４０を形成するための導電層１５を形成する。導電層１５は、例えばメッキなどによって形成される。この工程により、絶縁層１２上に導電層１５が形成され、複数の開口１４は導電層１５によって埋められた状態となり、複数の接続端子４０のビア４１が形成される。 Next, as shown in FIG. 4B, the conductive layer 15 for forming the connection terminal 40 is formed. The conductive layer 15 is formed by, for example, plating. By this step, the conductive layer 15 is formed on the insulating layer 12, the plurality of openings 14 are filled with the conductive layer 15, and vias 41 of the plurality of connection terminals 40 are formed.

次に、図４（ｃ）に示すように、エッチングなどによって導電層１５をパターニングすることにより、導電層１５から複数の接続端子４０の端子部４２を形成する。この工程により、複数の接続端子４０が形成される。 Next, as shown in FIG. 4C, the conductive layer 15 is patterned by etching or the like to form terminal portions 42 of a plurality of connection terminals 40 from the conductive layer 15. By this step, a plurality of connection terminals 40 are formed.

最後に、ウェハＷを取り除き、エッチングなどによって応力緩和層３０に開口３１を形成する。この工程により、開口３１から電子部品２０の第２電極層２１Ｂが露出した状態となる。その後、ダイシングなどによって個片化を行うことにより、図１に示すような電子部品内蔵基板１が得られる。 Finally, the wafer W is removed, and an opening 31 is formed in the stress relaxation layer 30 by etching or the like. By this step, the second electrode layer 21B of the electronic component 20 is exposed from the opening 31. After that, the electronic component built-in substrate 1 as shown in FIG. 1 can be obtained by performing individualization by dicing or the like.

以上説明したように、電子部品内蔵基板１では、電子部品２０のうち配線層１１側に位置する第２電極層２１Ｂの少なくとも一部は、応力緩和層３０に接している。この応力緩和層３０のヤング率は、配線層１１側に位置する第２電極層２１Ｂのヤング率よりも低いので、電子部品２０に加わる外力は応力緩和層３０によって緩和される。したがって、電子部品２０が外力の影響を受けることによる誘電体層２２の変形等を抑制することができる。 As described above, in the electronic component built-in substrate 1, at least a part of the second electrode layer 21B located on the wiring layer 11 side of the electronic component 20 is in contact with the stress relaxation layer 30. Since the Young's modulus of the stress relaxation layer 30 is lower than the Young's modulus of the second electrode layer 21B located on the wiring layer 11 side, the external force applied to the electronic component 20 is relaxed by the stress relaxation layer 30. Therefore, it is possible to suppress deformation of the dielectric layer 22 due to the influence of the external force on the electronic component 20.

また、応力緩和層３０は絶縁性を有している。これにより、外力によって電子部品２０に変形が生じた場合であっても、応力緩和層３０によって配線層１１側に位置する第２電極層２１Ｂ層と他の部品との絶縁を保つことができる。 Further, the stress relaxation layer 30 has an insulating property. As a result, even when the electronic component 20 is deformed by an external force, the stress relaxation layer 30 can maintain the insulation between the second electrode layer 21B layer located on the wiring layer 11 side and the other components.

電子部品内蔵基板１においては、上述したように低背化された電子部品２０が用いられている。このように電子部品２０が低背化されている場合、誘電体層２２は外力の影響を大きく受けやすい。特に、配線層１１は絶縁層１２よりもヤング率が高く、配線層１１側からの外力は誘電体層２２に直接影響を与える可能性が高いと考えられる。そこで、誘電体層２２を挟み込む一対の電極層のうち、配線層１１側に設けられる第２電極層２１Ｂの積層方向における端面に接するように、すなわち、第２電極層２１Ｂよりも配線層１１側に応力緩和層３０を設けることで、特に、基板１０及び電子部品２０の積層方向に沿って外力を受けた場合に、応力緩和層３０が外力を好適に緩和することができる。このように、電子部品２０の端面（第２電極層２１Ｂの端面）よりも配線層１１側に応力緩和層３０が設けられていると、電子部品内蔵基板１の製造時及び取り扱い時に、電子部品２０が外力の影響を受けることによる誘電体層２２の変形等を抑制することができる。 In the electronic component built-in substrate 1, the electronic component 20 having a low profile is used as described above. When the electronic component 20 has a low profile in this way, the dielectric layer 22 is greatly affected by an external force. In particular, the wiring layer 11 has a higher Young's modulus than the insulating layer 12, and it is considered that the external force from the wiring layer 11 side is likely to directly affect the dielectric layer 22. Therefore, of the pair of electrode layers sandwiching the dielectric layer 22, the second electrode layer 21B provided on the wiring layer 11 side is in contact with the end face in the stacking direction, that is, the wiring layer 11 side of the second electrode layer 21B. By providing the stress relaxation layer 30 on the surface, the stress relaxation layer 30 can suitably relax the external force, particularly when an external force is applied along the stacking direction of the substrate 10 and the electronic component 20. When the stress relaxation layer 30 is provided on the wiring layer 11 side of the end face of the electronic component 20 (the end face of the second electrode layer 21B) in this way, the electronic component is manufactured and handled when the electronic component built-in substrate 1 is manufactured and handled. Deformation of the dielectric layer 22 due to the influence of an external force on 20 can be suppressed.

また、応力緩和層３０のヤング率は、絶縁層１２のヤング率よりも低くすることができる。このように、応力緩和層３０のヤング率は絶縁層１２のヤング率よりも低い場合には、電子部品２０に加わる外力を更に緩和することができる。したがって、電子部品２０が外力の影響を受けることによる誘電体層２２の変形等を効果的に抑制することができる。 Further, the Young's modulus of the stress relaxation layer 30 can be made lower than the Young's modulus of the insulating layer 12. As described above, when the Young's modulus of the stress relaxation layer 30 is lower than the Young's modulus of the insulating layer 12, the external force applied to the electronic component 20 can be further relaxed. Therefore, the deformation of the dielectric layer 22 due to the influence of the external force on the electronic component 20 can be effectively suppressed.

なお、応力緩和層３０のヤング率が第２電極層２１Ｂのヤング率よりも低ければ、電子部品２０が外力の影響を受けることを抑制することができるが、応力緩和層３０のヤング率と第２電極層２１Ｂのヤング率との差は５０ＧＰａ以上であることが好ましい。また、応力緩和層３０のヤング率と絶縁層１２のヤング率との差は１ＧＰａ以上であることが好ましい。このようなヤング率の差があることにより、応力緩和層３０による外力の緩和をより好適に行うことができる。 If the Young's modulus of the stress relaxation layer 30 is lower than the Young's modulus of the second electrode layer 21B, it is possible to suppress the influence of the external force on the electronic component 20, but the Young's modulus of the stress relaxation layer 30 and the Young's modulus The difference from the Young's modulus of the two-electrode layer 21B is preferably 50 GPa or more. Further, the difference between the Young's modulus of the stress relaxation layer 30 and the Young's modulus of the insulating layer 12 is preferably 1 GPa or more. Due to such a difference in Young's modulus, the stress relaxation layer 30 can more preferably relax the external force.

また、電子部品２０の少なくとも一部は配線層１１の開口１３に埋め込まれ、応力緩和層３０は、基板１０の配線層１１側（基板１０の主面１０ｂ）から露出している。このように、電子部品２０の少なくとも一部が配線層１１に埋め込まれているので、電子部品内蔵基板１の積層方向における寸法を小さくすることができる。 Further, at least a part of the electronic component 20 is embedded in the opening 13 of the wiring layer 11, and the stress relaxation layer 30 is exposed from the wiring layer 11 side (main surface 10b of the substrate 10) of the substrate 10. In this way, since at least a part of the electronic component 20 is embedded in the wiring layer 11, the dimension of the electronic component built-in substrate 1 in the stacking direction can be reduced.

（第２実施形態）
次に、図５を参照して本発明の第２実施形態に係る電子部品内蔵基板２について説明する。図５は、本発明の第２実施形態に係る電子部品内蔵基板を概略的に示す断面図である。電子部品内蔵基板２は、電子部品内蔵基板１と同様に、基板１０と、電子部品２０と、応力緩和層３０と、を備えている。電子部品内蔵基板２が電子部品内蔵基板１と相違している点は、応力緩和層３０及び電子部品２０が配線層１１に対して順に積層されている点である。また、電子部品２０が配線層１１上に積層されているため、電子部品２０の分割された第２電極層２１Ｂに対応して、配線層１１が複数に分割されている。電子部品内蔵基板２では、応力緩和層３０は、第２電極層２１Ｂと配線層１１との間を埋めるように設けられていると共に、分割された配線層１１の隙間を埋めるように設けられている。本実施形態においては、第２電極層２１Ｂは３つに分割されており、配線層１１も、それぞれの第２電極層２１Ｂに対応して少なくとも３つに分割されている。 (Second Embodiment)
Next, the electronic component built-in substrate 2 according to the second embodiment of the present invention will be described with reference to FIG. FIG. 5 is a cross-sectional view schematically showing an electronic component built-in substrate according to a second embodiment of the present invention. Like the electronic component-embedded substrate 1, the electronic component-embedded substrate 2 includes a substrate 10, an electronic component 20, and a stress relaxation layer 30. The difference between the electronic component-embedded substrate 2 and the electronic component-embedded substrate 1 is that the stress relaxation layer 30 and the electronic component 20 are sequentially laminated with respect to the wiring layer 11. Further, since the electronic component 20 is laminated on the wiring layer 11, the wiring layer 11 is divided into a plurality of parts corresponding to the divided second electrode layer 21B of the electronic component 20. In the electronic component built-in substrate 2, the stress relaxation layer 30 is provided so as to fill the space between the second electrode layer 21B and the wiring layer 11, and is provided so as to fill the gap between the divided wiring layers 11. There is. In the present embodiment, the second electrode layer 21B is divided into three, and the wiring layer 11 is also divided into at least three corresponding to each second electrode layer 21B.

また、第２電極層２１Ｂと配線層１１との間には、例えば導電性を有する接続部材５０がそれぞれ設けられ、第２電極層２１Ｂと配線層１１とを電気的に接続している。これにより、電子部品２０の第２電極層２１Ｂは、接続部材５０及び配線層１１を介して外部の電子部品又は配線などと電気的に接続される。図５に示すように、積層方向で見たときに第２電極層２１Ｂよりも接続部材５０が小さいことで、第２電極層２１Ｂの端面側に応力緩和層３０が配置されることになる。すなわち、応力緩和層３０は、第２電極層２１Ｂと配線層１１との間を埋めるように設けられている状態となる。なお、第２電極層２１Ｂと配線層１１とは、接続部材５０を介さず、直接電気的に接続されていてもよい。第２電極層２１Ｂと配線層１１とを直接電気的に接続する場合、第２電極層２１Ｂと配線層１１との間に応力緩和層３０が設けられるように、第２電極層２１Ｂ又は配線層１１の形状が図５に示す形状から変更される。 Further, for example, a conductive connecting member 50 is provided between the second electrode layer 21B and the wiring layer 11, and the second electrode layer 21B and the wiring layer 11 are electrically connected to each other. As a result, the second electrode layer 21B of the electronic component 20 is electrically connected to an external electronic component or wiring via the connecting member 50 and the wiring layer 11. As shown in FIG. 5, since the connecting member 50 is smaller than the second electrode layer 21B when viewed in the stacking direction, the stress relaxation layer 30 is arranged on the end face side of the second electrode layer 21B. That is, the stress relaxation layer 30 is provided so as to fill the space between the second electrode layer 21B and the wiring layer 11. The second electrode layer 21B and the wiring layer 11 may be directly electrically connected to each other without the connection member 50. When the second electrode layer 21B and the wiring layer 11 are directly electrically connected, the second electrode layer 21B or the wiring layer is provided so that the stress relaxation layer 30 is provided between the second electrode layer 21B and the wiring layer 11. The shape of 11 is changed from the shape shown in FIG.

続いて、図６〜図８を参照して、電子部品内蔵基板２の製造方法について説明する。図６〜図８は、図５に示された電子部品内蔵基板の製造方法を説明するための図である。なお、図６〜図８では、一つの電子部品内蔵基板２の製造方法を示しているが、実際には複数の電子部品内蔵基板２を一枚のウェハ上で形成した後に、それぞれの電子部品内蔵基板２に個片化する。したがって、図６〜図８は、一枚のウェハ上の一部を拡大して示しているものである。 Subsequently, a method of manufacturing the electronic component built-in substrate 2 will be described with reference to FIGS. 6 to 8. 6 to 8 are diagrams for explaining a method of manufacturing the electronic component built-in substrate shown in FIG. Although FIGS. 6 to 8 show a method of manufacturing one electronic component-embedded substrate 2, in reality, after forming a plurality of electronic component-embedded substrates 2 on one wafer, each electronic component is formed. It is separated into the built-in board 2. Therefore, FIGS. 6 to 8 are enlarged views of a part on one wafer.

図６（ａ）に示すように、基材となるウェハＷを準備し、ウェハＷ上に配線層１１を形成する。ウェハＷの材料は特に限定されず、例えば、Ｓｉウェハなどを用いることができる。配線層１１は、例えばメッキによって形成される。なお、予め配線層１１が形成されたウェハＷを準備してもよい。 As shown in FIG. 6A, a wafer W as a base material is prepared, and a wiring layer 11 is formed on the wafer W. The material of the wafer W is not particularly limited, and for example, a Si wafer or the like can be used. The wiring layer 11 is formed by plating, for example. The wafer W on which the wiring layer 11 is formed in advance may be prepared.

次に、図６（ｂ）に示すように、エッチングなどにより配線層１１を複数に分割する。配線層１１のエッチングには、例えばパターニングされたフォトレジストまたは金属薄膜をマスクとして用いることができる。この工程により、配線層１１は、後に配置される電子部品２０の第２電極層２１Ｂに対応して分割された状態となる。 Next, as shown in FIG. 6B, the wiring layer 11 is divided into a plurality of pieces by etching or the like. For etching of the wiring layer 11, for example, a patterned photoresist or a metal thin film can be used as a mask. By this step, the wiring layer 11 is in a state of being divided corresponding to the second electrode layer 21B of the electronic component 20 arranged later.

次に、図６（ｃ）に示すように、分割された配線層１１上に接続部材５０を形成する。この工程により、分割された配線層１１のそれぞれに対して、接続部材５０が積層された状態となる。接続部材５０を構成する材料は導電性を有していればよく、任意の材料を用いることができる。 Next, as shown in FIG. 6C, the connecting member 50 is formed on the divided wiring layer 11. By this step, the connecting member 50 is laminated on each of the divided wiring layers 11. The material constituting the connecting member 50 may be any material as long as it has conductivity.

次に、図７（ａ）に示すように、接続部材５０上に電子部品２０を積層する。電子部品２０は、分割された第２電極層２１Ｂの位置が、それぞれの接続部材５０の位置と対応するようにアライメントされた状態で配置される。これにより、第２電極層２１Ｂは接続部材５０及び配線層１１と電気的に接続される。 Next, as shown in FIG. 7A, the electronic component 20 is laminated on the connecting member 50. The electronic component 20 is arranged in a state in which the positions of the divided second electrode layers 21B are aligned so as to correspond to the positions of the respective connecting members 50. As a result, the second electrode layer 21B is electrically connected to the connecting member 50 and the wiring layer 11.

次に、図７（ｂ）に示すように、応力緩和層３０を形成する。応力緩和層３０は、例えば、未硬化の状態の熱硬化性樹脂又は光硬化性樹脂を塗布した後、硬化させることによって形成される。この工程により、第２電極層２１Ｂ同士の間、及び、第２電極層２１Ｂと配線層１１との間などの隙間に応力緩和層３０を構成する樹脂が充填される。これにより、配線層１１に対して応力緩和層３０及び電子部品２０が順に積層された状態となる。 Next, as shown in FIG. 7B, the stress relaxation layer 30 is formed. The stress relaxation layer 30 is formed, for example, by applying a thermosetting resin or a photocurable resin in an uncured state and then curing the stress layer 30. By this step, the resin constituting the stress relaxation layer 30 is filled in the gaps between the second electrode layers 21B and between the second electrode layers 21B and the wiring layer 11. As a result, the stress relaxation layer 30 and the electronic component 20 are sequentially laminated on the wiring layer 11.

次に、図８（ａ）に示すように、絶縁層１２を形成する。絶縁層１２は、例えば、未硬化の状態の熱硬化性樹脂を塗布した後、加熱して硬化させることによって形成される。また、絶縁層１２は、未硬化の状態の光硬化性樹脂を塗布した後、特定の波長の光を照射して硬化させることによって形成されてもよい。この工程により、絶縁層１２が形成されると共に、電子部品２０の電極同士の間などの隙間に絶縁層１２を構成する樹脂が充填される。これにより、電子部品２０及び応力緩和層３０が絶縁層１２によって封止された状態となる。 Next, as shown in FIG. 8A, the insulating layer 12 is formed. The insulating layer 12 is formed, for example, by applying a thermosetting resin in an uncured state and then heating and curing the resin. Further, the insulating layer 12 may be formed by applying an uncured photocurable resin and then irradiating it with light having a specific wavelength to cure it. By this step, the insulating layer 12 is formed, and the resin constituting the insulating layer 12 is filled in the gaps between the electrodes of the electronic components 20. As a result, the electronic component 20 and the stress relaxation layer 30 are sealed by the insulating layer 12.

次に、図８（ｂ）に示すように、電子部品２０の分割された第１電極層２１Ａのそれぞれに対応した複数の開口１４を絶縁層１２に形成する。開口１４の形成には、例えば、パターニングされたフォトレジストをマスクとしたドライエッチングなどを用いることができる。この工程により、電子部品２０の分割された第１電極層２１Ａのそれぞれは、開口１４から露出した状態となる。 Next, as shown in FIG. 8B, a plurality of openings 14 corresponding to each of the divided first electrode layers 21A of the electronic component 20 are formed in the insulating layer 12. For the formation of the opening 14, for example, dry etching using a patterned photoresist as a mask can be used. By this step, each of the divided first electrode layers 21A of the electronic component 20 is exposed from the opening 14.

次に、図８（ｃ）に示すように、接続端子４０を形成するための導電層１５を形成する。導電層１５は、例えばメッキなどによって形成される。この工程により、絶縁層１２上に導電層１５が形成され、複数の開口１４は導電層１５によって埋められた状態となり、接続端子４０のビア４１が形成される。 Next, as shown in FIG. 8C, the conductive layer 15 for forming the connection terminal 40 is formed. The conductive layer 15 is formed by, for example, plating. By this step, the conductive layer 15 is formed on the insulating layer 12, the plurality of openings 14 are filled with the conductive layer 15, and the via 41 of the connection terminal 40 is formed.

最後に、エッチングなどによって導電層１５をパターニングすることにより、導電層１５から複数の接続端子４０の端子部４２を形成する。この工程により、複数の接続端子４０が形成される。その後、ダイシングなどによって個片化を行い、ウェハＷを取り除くことで、図５に示すような電子部品内蔵基板２が得られる。 Finally, the conductive layer 15 is patterned by etching or the like to form the terminal portions 42 of the plurality of connection terminals 40 from the conductive layer 15. By this step, a plurality of connection terminals 40 are formed. After that, the wafer W is removed by individualizing by dicing or the like to obtain the electronic component-embedded substrate 2 as shown in FIG.

以上説明したように、電子部品内蔵基板２においても、配線層１１側に位置する電子部品２０の積層方向における一端部（第２電極層２１Ｂ）の少なくとも一部は、応力緩和層３０に接している。この応力緩和層３０のヤング率は、配線層１１側に位置する第２電極層２１Ｂのヤング率よりも低いので、電子部品２０に加わる外力は応力緩和層３０によって緩和される。したがって、応力緩和層３０及び電子部品２０が配線層１１に対して順に積層された構造を有する場合であっても、電子部品２０が外力の影響を受けることによる誘電体層２２の変形等を抑制することができる。 As described above, also in the electronic component built-in substrate 2, at least a part of one end portion (second electrode layer 21B) of the electronic component 20 located on the wiring layer 11 side in the stacking direction is in contact with the stress relaxation layer 30. There is. Since the Young's modulus of the stress relaxation layer 30 is lower than the Young's modulus of the second electrode layer 21B located on the wiring layer 11 side, the external force applied to the electronic component 20 is relaxed by the stress relaxation layer 30. Therefore, even when the stress relaxation layer 30 and the electronic component 20 have a structure in which the stress relaxation layer 30 and the electronic component 20 are sequentially laminated with respect to the wiring layer 11, the deformation of the dielectric layer 22 due to the influence of the external force on the electronic component 20 is suppressed. can do.

また、電子部品内蔵基板２では、応力緩和層３０のヤング率が、配線層１１のヤング率よりも低いことが好ましい。このように、応力緩和層３０のヤング率が配線層１１のヤング率よりも低い場合には、電子部品２０に加わる外力をより緩和することができる。したがって、電子部品２０が外力の影響を受けることによる誘電体層２２の変形等を効果的に抑制することができる。 Further, in the electronic component-embedded substrate 2, the Young's modulus of the stress relaxation layer 30 is preferably lower than the Young's modulus of the wiring layer 11. As described above, when the Young's modulus of the stress relaxation layer 30 is lower than the Young's modulus of the wiring layer 11, the external force applied to the electronic component 20 can be further relaxed. Therefore, the deformation of the dielectric layer 22 due to the influence of the external force on the electronic component 20 can be effectively suppressed.

（第３実施形態）
次に、図９を参照して本発明の第２実施形態に係る電子部品内蔵基板３について説明する。図９は、本発明の第３実施形態に係る電子部品内蔵基板を概略的に示す断面図である。図９に示すように、電子部品内蔵基板３は、基板１０と、基板１０に内蔵された電子部品２０と、応力緩和層３０（応力ギャップ層）と、を備えている。電子部品内蔵基板３が電子部品内蔵基板１と相違している点は、応力緩和層３０が導電性を有する点である。応力緩和層３０が電子部品２０の第２電極層２１Ｂに対して配線層１１側に設けられており、第２電極層２１Ｂと接触している。また、応力緩和層３０は、配線層１１の開口１３の中に配置されており、基板１０の配線層１１側の主面１０ｂから露出している。 (Third Embodiment)
Next, the electronic component built-in substrate 3 according to the second embodiment of the present invention will be described with reference to FIG. FIG. 9 is a cross-sectional view schematically showing an electronic component built-in substrate according to a third embodiment of the present invention. As shown in FIG. 9, the electronic component-embedded substrate 3 includes a substrate 10, an electronic component 20 incorporated in the substrate 10, and a stress relaxation layer 30 (stress gap layer). The difference between the electronic component-embedded substrate 3 and the electronic component-embedded substrate 1 is that the stress relaxation layer 30 has conductivity. The stress relaxation layer 30 is provided on the wiring layer 11 side with respect to the second electrode layer 21B of the electronic component 20, and is in contact with the second electrode layer 21B. Further, the stress relaxation layer 30 is arranged in the opening 13 of the wiring layer 11 and is exposed from the main surface 10b on the wiring layer 11 side of the substrate 10.

応力緩和層３０は、例えば、はんだ合金又は銀（Ａｇ）などといった導電性を有する材料によって構成される。これにより、第２電極層２１Ｂは、応力緩和層３０を介して外部の電子部品又は配線などと電気的に接続されている。なお、電子部品内蔵基板３においても、耐久性向上の観点から、応力緩和層３０は、電子部品２０に対して電気的に接続されているだけでなく、物理的に接続されていることが好ましい。したがって、応力緩和層３０は硬度が変化する材料であることが好ましい。上記の観点からも、はんだ合金は応力緩和層３０として好適に用いられる。 The stress relaxation layer 30 is made of a conductive material such as a solder alloy or silver (Ag). As a result, the second electrode layer 21B is electrically connected to an external electronic component, wiring, or the like via the stress relaxation layer 30. In the electronic component built-in substrate 3, the stress relaxation layer 30 is preferably not only electrically connected to the electronic component 20 but also physically connected from the viewpoint of improving durability. .. Therefore, the stress relaxation layer 30 is preferably a material whose hardness changes. From the above viewpoint, the solder alloy is preferably used as the stress relaxation layer 30.

本実施形態においては、第２電極層２１Ｂに対応して、応力緩和層３０も３つに分割されている。このように、応力緩和層３０は、第２電極層に対応した形状とされている。なお、図９では、積層方向で見た際に、応力緩和層３０の面積は第２電極層２１Ｂの面積よりもわずかに小さくなっている場合について示している。このような構造により、電子部品内蔵基板３の応力緩和層３０から誘電体層２２の方向へ加わる縦方向（積層方向）の圧力に対する耐久性を高めることができるという効果が得られる。応力緩和層３０は第２電極層２１Ｂと面で固定されている。応力緩和層３０は、第２電極層２１Ｂよりも小さいため、第２電極層２１Ｂの面内に延び代を有する。縦方向の圧力がかかった際、応力緩和層３０は第２電極層２１Ｂの外縁方向へ変形して、縦方向の圧力を横方向（面方向）に逃がす。このとき、第２電極層２１Ｂの面内に延び代を有していれば、変形後の応力緩和層３０同士の接触により電気特性を損なう可能性は低下する。ただし、変形後の応力緩和層３０同士の接触により起こり得る問題は、後述する応力緩和層３０のヤング率を適切な値に設定すること、あるいは、絶縁層１２により電子部品２０と開口１３との隙間を埋めること、これら二つの手段によっても防止することができる。そのため、必ずしも図９に示すように、積層方向で見た際に、応力緩和層３０の面積が第２電極層２１Ｂの面積よりも小さくなっている必要はなく、同一の面積であってもよいし、応力緩和層３０の面積が第２電極層２１Ｂの面積よりも大きくなっていてもよい。 In the present embodiment, the stress relaxation layer 30 is also divided into three parts corresponding to the second electrode layer 21B. As described above, the stress relaxation layer 30 has a shape corresponding to the second electrode layer. Note that FIG. 9 shows a case where the area of the stress relaxation layer 30 is slightly smaller than the area of the second electrode layer 21B when viewed in the stacking direction. With such a structure, it is possible to obtain an effect that the durability against the pressure in the vertical direction (lamination direction) applied in the direction from the stress relaxation layer 30 to the dielectric layer 22 of the electronic component built-in substrate 3 can be improved. The stress relaxation layer 30 is fixed to the second electrode layer 21B in a plane. Since the stress relaxation layer 30 is smaller than the second electrode layer 21B, it has an extension allowance in the plane of the second electrode layer 21B. When the pressure in the vertical direction is applied, the stress relaxation layer 30 is deformed in the outer edge direction of the second electrode layer 21B, and the pressure in the vertical direction is released in the horizontal direction (plane direction). At this time, if the second electrode layer 21B has an extension allowance in the plane, the possibility that the electrical characteristics are impaired due to the contact between the stress relaxation layers 30 after the deformation is reduced. However, the problem that may occur due to the contact between the stress relaxation layers 30 after deformation is that the Young's modulus of the stress relaxation layer 30 described later is set to an appropriate value, or the insulating layer 12 causes the electronic component 20 and the opening 13 to be connected to each other. It can also be prevented by filling the gap and these two means. Therefore, as shown in FIG. 9, the area of the stress relaxation layer 30 does not necessarily have to be smaller than the area of the second electrode layer 21B when viewed in the stacking direction, and may be the same area. However, the area of the stress relaxation layer 30 may be larger than the area of the second electrode layer 21B.

応力緩和層３０のヤング率は、例えば、５ＧＰａ〜１２０ＧＰａ程度とすることができるが、第２電極層２１Ｂのヤング率よりも低いヤング率を有する材料により構成されている。また、基板１０の積層方向における応力緩和層３０の寸法は、２μｍ〜５０μｍとすることができる。 The Young's modulus of the stress relaxation layer 30 can be, for example, about 5 GPa to 120 GPa, but is composed of a material having a Young's modulus lower than the Young's modulus of the second electrode layer 21B. Further, the dimensions of the stress relaxation layer 30 in the stacking direction of the substrate 10 can be 2 μm to 50 μm.

次に、図１０〜図１２を参照して、電子部品内蔵基板３の製造方法について説明する。図１０〜図１２は、図９に示された電子部品内蔵基板の製造方法を説明するための図である。なお、図１０〜図１２では、一つの電子部品内蔵基板３の製造方法を示しているが、実際には複数の電子部品内蔵基板３を一枚のウェハ上で形成した後に、それぞれの電子部品内蔵基板３に個片化する。したがって、図１０〜図１２は、一枚のウェハ上の一部を拡大して示しているものである。 Next, a method of manufacturing the electronic component built-in substrate 3 will be described with reference to FIGS. 10 to 12. 10 to 12 are views for explaining a method of manufacturing the electronic component built-in substrate shown in FIG. 9. Although FIGS. 10 to 12 show a method of manufacturing one electronic component-embedded substrate 3, in reality, after forming a plurality of electronic component-embedded substrates 3 on one wafer, each electronic component is formed. It is separated into the built-in substrate 3. Therefore, FIGS. 10 to 12 are enlarged views of a part on one wafer.

まず、図１０（ａ）に示すように、基材となるウェハＷを準備し、ウェハＷ上に配線層１１を形成する。ウェハＷの材料は特に限定されず、例えば、Ｓｉウェハなどを用いることができる。配線層１１は、例えばメッキによって形成される。なお、予め配線層１１が形成されたウェハＷを準備してもよい。 First, as shown in FIG. 10A, a wafer W as a base material is prepared, and a wiring layer 11 is formed on the wafer W. The material of the wafer W is not particularly limited, and for example, a Si wafer or the like can be used. The wiring layer 11 is formed by plating, for example. The wafer W on which the wiring layer 11 is formed in advance may be prepared.

次に、図１０（ｂ）に示すように、電子部品２０を埋め込むための開口１３を配線層１１に形成する。開口１３の形成には、一般的なフォトリソグラフィ技術を用いることができる。具体的には、配線層１１上にフォトレジストを塗布した後、フォトマスクを通してＵＶ光などの活性光線を照射する。次に、現像を行うことにより開口１３を形成する部分のフォトレジストを除去する。その後、フォトレジストをマスクとして配線層１１をエッチングする。配線層１１のエッチングが完了した後、フォトレジストを除去する。なお、マスクの材料は特に限定されず、フォトレジストではなく、クロム（Ｃｒ）又はタングステン（Ｗ）などの金属薄膜を用いてもよい。また、配線層１１のエッチング方法も特に限定されず、公知のウェットエッチングプロセス又はドライエッチングプロセスを用いることができる。 Next, as shown in FIG. 10B, an opening 13 for embedding the electronic component 20 is formed in the wiring layer 11. A general photolithography technique can be used to form the opening 13. Specifically, after applying a photoresist on the wiring layer 11, an active ray such as UV light is irradiated through a photomask. Next, the photoresist of the portion forming the opening 13 is removed by developing. Then, the wiring layer 11 is etched using the photoresist as a mask. After the etching of the wiring layer 11 is completed, the photoresist is removed. The material of the mask is not particularly limited, and a metal thin film such as chromium (Cr) or tungsten (W) may be used instead of the photoresist. Further, the etching method of the wiring layer 11 is not particularly limited, and a known wet etching process or dry etching process can be used.

次に、図１０（ｃ）に示すように、開口１３の中に応力緩和層３０を形成する。応力緩和層３０は、後に埋め込まれる電子部品２０の第２電極層２１Ｂに対応する位置に形成される。応力緩和層３０は、例えば印刷法、転写法あるいは導電性フィルムラミネート法によって形成することができる。 Next, as shown in FIG. 10 (c), the stress relaxation layer 30 is formed in the opening 13. The stress relaxation layer 30 is formed at a position corresponding to the second electrode layer 21B of the electronic component 20 to be embedded later. The stress relaxation layer 30 can be formed by, for example, a printing method, a transfer method, or a conductive film laminating method.

次に、図１１（ａ）に示すように、電子部品２０を開口１３内に配置する。第１電極層２１Ａ、誘電体層２２及び第２電極層２１Ｂを含む電子部品２０は、公知の方法によって製造することができる。電子部品２０は、分割された第２電極層２１Ｂの位置が、それぞれの応力緩和層３０の位置と対応するようにアライメントされた状態で配置される。これにより、第２電極層２１Ｂは応力緩和層３０と電気的に接続される。応力緩和層３０がはんだ合金のように硬度が変化する材料である場合には、応力緩和層３０が硬化する前に電子部品２０を配置し、応力緩和層３０を硬化させることにより、電子部品２０と応力緩和層３０とを物理的に接続することができる。 Next, as shown in FIG. 11A, the electronic component 20 is arranged in the opening 13. The electronic component 20 including the first electrode layer 21A, the dielectric layer 22 and the second electrode layer 21B can be manufactured by a known method. The electronic component 20 is arranged in a state in which the positions of the divided second electrode layers 21B are aligned so as to correspond to the positions of the respective stress relaxation layers 30. As a result, the second electrode layer 21B is electrically connected to the stress relaxation layer 30. When the stress relaxation layer 30 is a material having a variable hardness such as a solder alloy, the electronic component 20 is arranged before the stress relaxation layer 30 is cured, and the stress relaxation layer 30 is cured by curing the electronic component 20. And the stress relaxation layer 30 can be physically connected.

次に、図１１（ｂ）に示すように、配線層１１上に絶縁層１２を形成する。絶縁層１２は、例えば、未硬化の状態の熱硬化性樹脂を塗布した後、加熱して硬化させることによって形成される。また、絶縁層１２は、未硬化の状態の光硬化性樹脂を塗布した後、特定の波長の光を照射して硬化させることによって形成されてもよい。この工程により、配線層１１上に絶縁層１２が積層されると共に、開口１３及び電極同士の間に絶縁層１２を構成する樹脂が充填され、応力緩和層３０及び電子部品２０が絶縁層１２によって封止された状態となる。 Next, as shown in FIG. 11B, the insulating layer 12 is formed on the wiring layer 11. The insulating layer 12 is formed, for example, by applying a thermosetting resin in an uncured state and then heating and curing the resin. Further, the insulating layer 12 may be formed by applying an uncured photocurable resin and then irradiating it with light having a specific wavelength to cure it. By this step, the insulating layer 12 is laminated on the wiring layer 11, the resin constituting the insulating layer 12 is filled between the opening 13 and the electrodes, and the stress relaxation layer 30 and the electronic component 20 are formed by the insulating layer 12. It will be in a sealed state.

次に、図１２（ａ）に示すように、電子部品２０の第１電極層２１Ａのそれぞれに対応した複数の開口１４を絶縁層１２に形成する。開口１４の形成には、例えば、パターニングされたフォトレジストをマスクとしたドライエッチングなどを用いることができる。この工程により、電子部品２０の第１電極層２１Ａのそれぞれは、開口１４から露出した状態となる。 Next, as shown in FIG. 12A, a plurality of openings 14 corresponding to each of the first electrode layers 21A of the electronic component 20 are formed in the insulating layer 12. For the formation of the opening 14, for example, dry etching using a patterned photoresist as a mask can be used. By this step, each of the first electrode layers 21A of the electronic component 20 is exposed from the opening 14.

次に、図１２（ｂ）に示すように、接続端子４０を形成するための導電層１５を形成する。導電層１５は、例えばメッキなどによって形成される。この工程により、絶縁層１２上に導電層１５が形成され、複数の開口１４は導電層１５によって埋められた状態となり、複数の接続端子４０のビア４１が形成される。 Next, as shown in FIG. 12B, the conductive layer 15 for forming the connection terminal 40 is formed. The conductive layer 15 is formed by, for example, plating. By this step, the conductive layer 15 is formed on the insulating layer 12, the plurality of openings 14 are filled with the conductive layer 15, and vias 41 of the plurality of connection terminals 40 are formed.

最後に、エッチングなどによって導電層１５をパターニングすることにより、導電層１５から複数の接続端子４０の端子部４２を形成する。この工程により、複数の接続端子４０が形成される。その後、ダイシングなどによって個片化を行い、ウェハＷを取り除くことで、図９に示すような電子部品内蔵基板３が得られる。 Finally, the conductive layer 15 is patterned by etching or the like to form the terminal portions 42 of the plurality of connection terminals 40 from the conductive layer 15. By this step, a plurality of connection terminals 40 are formed. After that, the wafer W is removed by individualizing by dicing or the like to obtain the electronic component-embedded substrate 3 as shown in FIG.

以上説明したように、電子部品内蔵基板３においても、基板１０の配線層１１側に位置する第２電極層２１Ｂの配線層１１側に応力緩和層３０が設けられている。この応力緩和層３０のヤング率は、第２電極層２１Ｂのヤング率よりも低いので、電子部品２０に加わる外力は応力緩和層３０によって緩和される。したがって、外力による電子部品２０の誘電体層２２の変形を抑制することができる。また、応力緩和層３０は導電性を有しているので、第２電極層２１Ｂとの電気的な接続を保ちつつ、外力による電子部品２０の誘電体層２２の変形を抑制することができる。 As described above, also in the electronic component built-in substrate 3, the stress relaxation layer 30 is provided on the wiring layer 11 side of the second electrode layer 21B located on the wiring layer 11 side of the substrate 10. Since the Young's modulus of the stress relaxation layer 30 is lower than the Young's modulus of the second electrode layer 21B, the external force applied to the electronic component 20 is relaxed by the stress relaxation layer 30. Therefore, it is possible to suppress the deformation of the dielectric layer 22 of the electronic component 20 due to an external force. Further, since the stress relaxation layer 30 has conductivity, it is possible to suppress the deformation of the dielectric layer 22 of the electronic component 20 due to an external force while maintaining the electrical connection with the second electrode layer 21B.

電子部品内蔵基板３においては、上述したように低背化された電子部品２０が用いられている。このように電子部品２０が低背化されている場合、誘電体層２２は外力の影響を大きく受けやすい。特に、配線層１１は絶縁層１２よりもヤング率が高く、配線層１１側からの外力は誘電体層２２に直接影響を与える可能性が高いと考えられる。そこで、誘電体層２２を挟み込む一対の電極層のうち、配線層１１側に設けられる第２電極層２１Ｂよりも配線層１１側に応力緩和層３０を設けることで、特に、基板１０及び電子部品２０の積層方向に沿って外力を受けた場合に、応力緩和層３０が外力を好適に緩和することができる。したがって、電子部品内蔵基板３の製造時及び取り扱い時に、外力によって誘電体層２２が変形することを抑制することができる。 In the electronic component built-in substrate 3, the electronic component 20 having a low profile is used as described above. When the electronic component 20 has a low profile in this way, the dielectric layer 22 is greatly affected by an external force. In particular, the wiring layer 11 has a higher Young's modulus than the insulating layer 12, and it is considered that the external force from the wiring layer 11 side is likely to directly affect the dielectric layer 22. Therefore, among the pair of electrode layers sandwiching the dielectric layer 22, the stress relaxation layer 30 is provided on the wiring layer 11 side of the second electrode layer 21B provided on the wiring layer 11 side, so that the substrate 10 and the electronic components are particularly provided. When an external force is applied along the stacking direction of 20, the stress relaxation layer 30 can suitably relax the external force. Therefore, it is possible to prevent the dielectric layer 22 from being deformed by an external force during the manufacture and handling of the electronic component-embedded substrate 3.

なお、応力緩和層３０のヤング率が第２電極層２１Ｂのヤング率よりも低ければ、外力による電子部品２０の変形を抑制することができるが、応力緩和層３０のヤング率と第２電極層２１Ｂのヤング率との差は５０ＧＰａ以上であることが好ましい。このように、ヤング率の差が５０ＧＰａ以上であることにより、応力緩和層３０による外力の緩和をより好適に行うことができる。 If the Young's modulus of the stress relaxation layer 30 is lower than the Young's modulus of the second electrode layer 21B, the deformation of the electronic component 20 due to an external force can be suppressed, but the Young's modulus of the stress relaxation layer 30 and the second electrode layer The difference from the Young's modulus of 21B is preferably 50 GPa or more. As described above, when the difference in Young's modulus is 50 GPa or more, the stress relaxation layer 30 can more preferably relax the external force.

また、電子部品２０の少なくとも一部は配線層１１の開口１３に埋め込まれ、応力緩和層３０は、基板１０の配線層１１側（基板１０の主面１０ｂ）から露出している。これにより、応力緩和層３０を介して第２電極層２１Ｂと外部の部品とを電気的に接続することができる。また、電子部品２０の少なくとも一部が配線層１１に埋め込まれているので、電子部品内蔵基板３の積層方向における寸法を小さくすることができる。 Further, at least a part of the electronic component 20 is embedded in the opening 13 of the wiring layer 11, and the stress relaxation layer 30 is exposed from the wiring layer 11 side (main surface 10b of the substrate 10) of the substrate 10. As a result, the second electrode layer 21B and the external component can be electrically connected via the stress relaxation layer 30. Further, since at least a part of the electronic component 20 is embedded in the wiring layer 11, the dimension of the electronic component built-in substrate 3 in the stacking direction can be reduced.

（第４実施形態）
次に、図１３を参照して本発明の第４実施形態に係る電子部品内蔵基板４について説明する。図１３は、本発明の第４実施形態に係る電子部品内蔵基板を概略的に示す断面図である。電子部品内蔵基板４は、電子部品内蔵基板３と同様に、基板１０と、電子部品２０と、導電性を有する応力緩和層３０と、を備えている。電子部品内蔵基板４が電子部品内蔵基板３と相違している点は、応力緩和層３０及び電子部品２０が配線層１１に対して順に積層されており、電子部品２０の分割された第２電極層２１Ｂに対応して、配線層１１が複数に分割されている点である。本実施形態においては、第２電極層２１Ｂは３つに分割されており、配線層１１も、それぞれの第２電極層２１Ｂに対応して少なくとも３つに分割されている。これにより、電子部品２０の第２電極層２１Ｂは、応力緩和層３０及び配線層１１を介して外部の電子部品又は配線などと電気的に接続される。 (Fourth Embodiment)
Next, the electronic component built-in substrate 4 according to the fourth embodiment of the present invention will be described with reference to FIG. FIG. 13 is a cross-sectional view schematically showing an electronic component built-in substrate according to a fourth embodiment of the present invention. Like the electronic component-embedded substrate 3, the electronic component-embedded substrate 4 includes a substrate 10, an electronic component 20, and a conductive stress relaxation layer 30. The difference between the electronic component-embedded substrate 4 and the electronic component-embedded substrate 3 is that the stress relaxation layer 30 and the electronic component 20 are laminated in this order on the wiring layer 11, and the second electrode of the electronic component 20 is divided. The point is that the wiring layer 11 is divided into a plurality of layers corresponding to the layer 21B. In the present embodiment, the second electrode layer 21B is divided into three, and the wiring layer 11 is also divided into at least three corresponding to each second electrode layer 21B. As a result, the second electrode layer 21B of the electronic component 20 is electrically connected to an external electronic component or wiring via the stress relaxation layer 30 and the wiring layer 11.

続いて、図１４〜図１６を参照して、電子部品内蔵基板４の製造方法について説明する。図１４〜図１６は、図１３に示された電子部品内蔵基板の製造方法を説明するための図である。なお、図１４〜図１６では、一つの電子部品内蔵基板４の製造方法を示しているが、実際には複数の電子部品内蔵基板４を一枚のウェハ上で形成した後に、それぞれの電子部品内蔵基板４に個片化する。したがって、図１４〜図１６は、一枚のウェハ上の一部を拡大して示しているものである。 Subsequently, a method of manufacturing the electronic component built-in substrate 4 will be described with reference to FIGS. 14 to 16. 14 to 16 are diagrams for explaining a method of manufacturing the electronic component built-in substrate shown in FIG. 13. Although FIGS. 14 to 16 show a method of manufacturing one electronic component-embedded substrate 4, in reality, after forming a plurality of electronic component-embedded substrates 4 on one wafer, each electronic component is formed. It is separated into the built-in board 4. Therefore, FIGS. 14 to 16 show an enlarged part of one wafer.

図１４（ａ）に示すように、基材となるウェハＷを準備し、ウェハＷ上に配線層１１を形成する。ウェハＷの材料は特に限定されず、例えば、Ｓｉウェハなどを用いることができる。配線層１１は、例えばメッキによって形成される。なお、予め配線層１１が形成されたウェハＷを準備してもよい。 As shown in FIG. 14A, a wafer W as a base material is prepared, and a wiring layer 11 is formed on the wafer W. The material of the wafer W is not particularly limited, and for example, a Si wafer or the like can be used. The wiring layer 11 is formed by plating, for example. The wafer W on which the wiring layer 11 is formed in advance may be prepared.

次に、図１４（ｂ）に示すように、エッチングなどにより配線層１１を複数に分割する。配線層１１のエッチングには、例えばパターニングされたフォトレジストまたは金属薄膜をマスクとして用いることができる。この工程により、配線層１１は、後に配置される電子部品２０の第２電極層２１Ｂに対応して分割された状態となる。 Next, as shown in FIG. 14B, the wiring layer 11 is divided into a plurality of pieces by etching or the like. For etching of the wiring layer 11, for example, a patterned photoresist or a metal thin film can be used as a mask. By this step, the wiring layer 11 is in a state of being divided corresponding to the second electrode layer 21B of the electronic component 20 arranged later.

次に、図１４（ｃ）に示すように、分割された配線層１１上に応力緩和層３０を形成する。応力緩和層３０は、例えば、印刷法、転写法あるいは導電性フィルムラミネート法によって形成される。この工程により、分割された配線層１１のそれぞれに対して、応力緩和層３０が積層された状態となる。 Next, as shown in FIG. 14 (c), the stress relaxation layer 30 is formed on the divided wiring layer 11. The stress relaxation layer 30 is formed by, for example, a printing method, a transfer method, or a conductive film laminating method. By this step, the stress relaxation layer 30 is laminated on each of the divided wiring layers 11.

次に、図１４（ａ）に示すように、応力緩和層３０上に電子部品２０を積層する。電子部品２０は、分割された第２電極層２１Ｂの位置が、それぞれの応力緩和層３０の位置と対応するようにアライメントされた状態で配置される。これにより、第２電極層２１Ｂは応力緩和層３０と電気的に接続される。 Next, as shown in FIG. 14A, the electronic component 20 is laminated on the stress relaxation layer 30. The electronic component 20 is arranged in a state in which the positions of the divided second electrode layers 21B are aligned so as to correspond to the positions of the respective stress relaxation layers 30. As a result, the second electrode layer 21B is electrically connected to the stress relaxation layer 30.

次に、図１４（ｂ）に示すように、絶縁層１２を形成する。絶縁層１２は、例えば、未硬化の状態の熱硬化性樹脂を塗布した後、加熱して硬化させることによって形成される。また、絶縁層１２は、未硬化の状態の光硬化性樹脂を塗布した後、特定の波長の光を照射して硬化させることによって形成されてもよい。この工程により、絶縁層１２が形成されると共に、分割された配線層１１同士の間、及び電子部品２０の電極同士の間などの隙間に絶縁層１２を構成する樹脂が充填される。これにより、応力緩和層３０及び電子部品２０が絶縁層１２によって封止された状態となる。 Next, as shown in FIG. 14B, the insulating layer 12 is formed. The insulating layer 12 is formed, for example, by applying a thermosetting resin in an uncured state and then heating and curing the resin. Further, the insulating layer 12 may be formed by applying an uncured photocurable resin and then irradiating it with light having a specific wavelength to cure it. By this step, the insulating layer 12 is formed, and the resin constituting the insulating layer 12 is filled in the gaps between the divided wiring layers 11 and between the electrodes of the electronic components 20. As a result, the stress relaxation layer 30 and the electronic component 20 are sealed by the insulating layer 12.

次に、図１５（ａ）に示すように、電子部品２０の分割された第１電極層２１Ａのそれぞれに対応した複数の開口１４を絶縁層１２に形成する。開口１４の形成には、例えば、パターニングされたフォトレジストをマスクとしたドライエッチングなどを用いることができる。この工程により、電子部品２０の分割された第１電極層２１Ａのそれぞれは、開口１４から露出した状態となる。 Next, as shown in FIG. 15A, a plurality of openings 14 corresponding to each of the divided first electrode layers 21A of the electronic component 20 are formed in the insulating layer 12. For the formation of the opening 14, for example, dry etching using a patterned photoresist as a mask can be used. By this step, each of the divided first electrode layers 21A of the electronic component 20 is exposed from the opening 14.

次に、図１５（ｂ）に示すように、接続端子４０を形成するための導電層１５を形成する。導電層１５は、例えばメッキなどによって形成される。この工程により、絶縁層１２上に導電層１５が形成され、複数の開口１４は導電層１５によって埋められた状態となり、接続端子４０のビア４１が形成される。 Next, as shown in FIG. 15B, the conductive layer 15 for forming the connection terminal 40 is formed. The conductive layer 15 is formed by, for example, plating. By this step, the conductive layer 15 is formed on the insulating layer 12, the plurality of openings 14 are filled with the conductive layer 15, and the via 41 of the connection terminal 40 is formed.

最後に、エッチングなどによって導電層１５をパターニングすることにより、導電層１５から複数の接続端子４０の端子部４２を形成する。この工程により、複数の接続端子４０が形成される。その後、ダイシングなどによって個片化を行い、ウェハＷを取り除くことで、図１３に示すような電子部品内蔵基板２が得られる。 Finally, the conductive layer 15 is patterned by etching or the like to form the terminal portions 42 of the plurality of connection terminals 40 from the conductive layer 15. By this step, a plurality of connection terminals 40 are formed. After that, the wafer W is removed by individualizing by dicing or the like to obtain the electronic component-embedded substrate 2 as shown in FIG.

以上説明したように、電子部品内蔵基板４においても、配線層１１側に位置する第２電極層２１Ｂの配線層１１側に応力緩和層３０が設けられている。この応力緩和層３０のヤング率は、第２電極層２１Ｂのヤング率よりも低いので、電子部品２０に加わる外力は応力緩和層３０によって緩和される。したがって、外力による電子部品２０の誘電体層２２の変形を抑制することができる。また、応力緩和層３０は導電性を有しているので、第２電極層２１Ｂとの電気的な接続を保ちつつ、外力による電子部品２０の誘電体層２２の変形を抑制することができる。 As described above, also in the electronic component built-in substrate 4, the stress relaxation layer 30 is provided on the wiring layer 11 side of the second electrode layer 21B located on the wiring layer 11 side. Since the Young's modulus of the stress relaxation layer 30 is lower than the Young's modulus of the second electrode layer 21B, the external force applied to the electronic component 20 is relaxed by the stress relaxation layer 30. Therefore, it is possible to suppress the deformation of the dielectric layer 22 of the electronic component 20 due to an external force. Further, since the stress relaxation layer 30 has conductivity, it is possible to suppress the deformation of the dielectric layer 22 of the electronic component 20 due to an external force while maintaining the electrical connection with the second electrode layer 21B.

また、応力緩和層３０及び電子部品２０は配線層１１に対して順に積層され、応力緩和層３０は配線層１１に接している。これにより、応力緩和層３０を介して第２電極層２１Ｂと配線層１１とを電気的に接続することができる。 Further, the stress relaxation layer 30 and the electronic component 20 are laminated on the wiring layer 11 in order, and the stress relaxation layer 30 is in contact with the wiring layer 11. As a result, the second electrode layer 21B and the wiring layer 11 can be electrically connected via the stress relaxation layer 30.

また、電子部品内蔵基板４では、応力緩和層３０のヤング率が、配線層１１のヤング率よりも低いことが好ましい。このように、応力緩和層３０のヤング率が配線層１１のヤング率よりも低い場合には、電子部品２０に加わる外力をより緩和することができる。したがって、外力による電子部品２０の誘電体層２２の変形を効果的に抑制することができる。 Further, in the electronic component-embedded substrate 4, the Young's modulus of the stress relaxation layer 30 is preferably lower than the Young's modulus of the wiring layer 11. As described above, when the Young's modulus of the stress relaxation layer 30 is lower than the Young's modulus of the wiring layer 11, the external force applied to the electronic component 20 can be further relaxed. Therefore, the deformation of the dielectric layer 22 of the electronic component 20 due to an external force can be effectively suppressed.

以上、本発明の実施形態について説明してきたが、本発明は上記の実施形態に限定されず、種々の変更を行うことができる。 Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and various modifications can be made.

例えば、電子部品内蔵基板に内蔵される電子部品は、電子部品２０に限定されず、電子部品２０と異なる構造を有していてもよい。図１７は、図１に示す電子部品内蔵基板１の変形例に係る電子部品内蔵基板５を概略的に示す断面図である。図１７に示すように、電子部品内蔵基板５が電子部品内蔵基板１と相違する点は、電子部品２０に代えて電子部品６０を内蔵しており、応力緩和層３０に開口が設けられていない点である。 For example, the electronic component built in the electronic component built-in substrate is not limited to the electronic component 20, and may have a structure different from that of the electronic component 20. FIG. 17 is a cross-sectional view schematically showing an electronic component-embedded substrate 5 according to a modification of the electronic component-embedded substrate 1 shown in FIG. As shown in FIG. 17, the difference between the electronic component-embedded substrate 5 and the electronic component-embedded substrate 1 is that the electronic component 60 is built in instead of the electronic component 20, and the stress relaxation layer 30 is not provided with an opening. It is a point.

電子部品６０は、一対の電極層（第１電極層６１Ａ、第２電極層６１Ｂ）及び第１電極層６１Ａと第２電極層６１Ｂとの間に配置された誘電体層６２に加え、基材層６３を更に備えている。第２電極層６１Ｂ、誘電体層６２、及び第１電極層６１Ａは、この順に基材層６３に対して積層されている。基材層６３は、例えば、シリコン（Ｓｉ）などの半導体材料によって構成される。電子部品６０においては、第２電極層６１Ｂは、配線層１１側ではなく、絶縁層１２側から外部の電子部品又は配線などと電気的接続される。上記の電子部品６０が内蔵された電子部品内蔵基板５では、応力緩和層３０が電子部品６０の配線層１１側の端部、すなわち基材層６３を全て覆うように設けられる。電子部品内蔵基板５では、配線層１１側において電子部品６０の第２電極層６１Ｂとの電気的接続を確保する必要がなく、第２電極層６１Ｂの電気的接続のための開口を応力緩和層３０に設ける必要がなくなるので、応力緩和層３０と電子部品６０との接触面積を大きくすることができる。したがって、電子部品６０が外力の影響を受けることによる誘電体層６２の変形等を効果的に抑制することが可能である。 The electronic component 60 includes a pair of electrode layers (first electrode layer 61A, second electrode layer 61B), a dielectric layer 62 arranged between the first electrode layer 61A and the second electrode layer 61B, and a base material. A layer 63 is further provided. The second electrode layer 61B, the dielectric layer 62, and the first electrode layer 61A are laminated with respect to the base material layer 63 in this order. The base material layer 63 is made of a semiconductor material such as silicon (Si). In the electronic component 60, the second electrode layer 61B is electrically connected to an external electronic component or wiring from the insulating layer 12 side instead of the wiring layer 11 side. In the electronic component-embedded substrate 5 in which the electronic component 60 is incorporated, the stress relaxation layer 30 is provided so as to cover the entire end portion of the electronic component 60 on the wiring layer 11 side, that is, the base material layer 63. In the electronic component built-in substrate 5, it is not necessary to secure the electrical connection of the electronic component 60 with the second electrode layer 61B on the wiring layer 11 side, and the opening for the electrical connection of the second electrode layer 61B is a stress relaxation layer. Since it is not necessary to provide the stress relaxation layer 30, the contact area between the stress relaxation layer 30 and the electronic component 60 can be increased. Therefore, it is possible to effectively suppress the deformation of the dielectric layer 62 due to the influence of the external force on the electronic component 60.

また、電子部品内蔵基板の応力緩和層３０は、外力を更に緩和することを目的として、絶縁性を有する第１応力緩和層３０Ａと、導電性を有する第２応力緩和層３０Ｂとを含んでいてもよい。図１８は、図１に示す電子部品内蔵基板１の変形例に係る電子部品内蔵基板６を概略的に示す断面図である。図１８に示すように、電子部品内蔵基板６が電子部品内蔵基板１と相違する点は、電子部品２０の一端部（第２電極層２１Ｂ）の少なくとも一部に接し、絶縁性を有する第１応力緩和層３０Ａと、第２電極層２１Ｂの配線層１１側、すなわち、第１応力緩和層３０Ａの開口３１内に設けられた導電性を有する第２応力緩和層３０Ｂとを備えている点である。具体的には、第１応力緩和層３０Ａは、積層方向における第２電極層２１Ｂの端面、及びこの端面に交差すると共に端面に連続する側面の両方に接しており、分割された第２電極層２１Ｂ同士の間、及び、第２電極層２１Ｂと配線層１１との間に設けられている。第２応力緩和層３０Ｂの一端は第２電極層２１Ｂと接触し、他端は基板１０の主面１０ｂから露出している。これにより、電子部品２０の第２電極層２１Ｂは、第２応力緩和層３０Ｂを介して外部の電子部品又配線などと電気的に接続可能となっている。 Further, the stress relaxation layer 30 of the substrate for incorporating electronic components includes a first stress relaxation layer 30A having insulating properties and a second stress relaxation layer 30B having conductivity for the purpose of further relaxing external forces. May be good. FIG. 18 is a cross-sectional view schematically showing an electronic component-embedded substrate 6 according to a modification of the electronic component-embedded substrate 1 shown in FIG. As shown in FIG. 18, the difference between the electronic component-embedded substrate 6 and the electronic component-embedded substrate 1 is that the electronic component-embedded substrate 6 is in contact with at least a part of one end (second electrode layer 21B) of the electronic component 20 and has insulating properties. The stress relaxation layer 30A and the second electrode layer 21B on the wiring layer 11 side, that is, the second stress relaxation layer 30B having conductivity provided in the opening 31 of the first stress relaxation layer 30A are provided. is there. Specifically, the first stress relaxation layer 30A is in contact with both the end face of the second electrode layer 21B in the stacking direction and the side surface that intersects the end face and is continuous with the end face, and is divided into the second electrode layers. It is provided between the 21Bs and between the second electrode layer 21B and the wiring layer 11. One end of the second stress relaxation layer 30B is in contact with the second electrode layer 21B, and the other end is exposed from the main surface 10b of the substrate 10. As a result, the second electrode layer 21B of the electronic component 20 can be electrically connected to an external electronic component, wiring, or the like via the second stress relaxation layer 30B.

第１応力緩和層３０Ａの材料は、電子部品内蔵基板１及び電子部品内蔵基板２における応力緩和層３０（絶縁性を有する応力緩和層３０）と同様に、例えば、非導電性樹脂（Non Conductive Paste：ＮＣＰ）などが好適に用いられる。また、第１応力緩和層３０Ａのヤング率は、例えば、０．１ＧＰａ〜５０ＧＰａとすることができる。 The material of the first stress relaxation layer 30A is, for example, a non-conductive resin (Non Conductive Paste), similarly to the stress relaxation layer 30 (stress relaxation layer 30 having insulating properties) in the electronic component-embedded substrate 1 and the electronic component-embedded substrate 2. : NCP) and the like are preferably used. The Young's modulus of the first stress relaxation layer 30A can be, for example, 0.1 GPa to 50 GPa.

第２応力緩和層３０Ｂの材料は、電子部品内蔵基板３及び電子部品内蔵基板４における応力緩和層３０（導電性を有する応力緩和層３０）と同様に、例えば、はんだ合金又は銀（Ａｇ）などといった導電性を有する材料によって構成される。また、第２応力緩和層３０Ｂを構成する材料のヤング率は、第２電極層２１Ｂのヤング率よりも低く、例えば５ＧＰａ〜１２０ＧＰａとすることができるが、更に、配線層１１を構成する材料のヤング率よりも低いことが好ましい。また、第２応力緩和層３０Ｂの厚さは、例えば、２μｍ〜５０μｍ程度とすることができる。 The material of the second stress relaxation layer 30B is, for example, a solder alloy or silver (Ag) or the like, similarly to the stress relaxation layer 30 (conducting stress relaxation layer 30) in the electronic component-embedded substrate 3 and the electronic component-embedded substrate 4. It is composed of a material having conductivity such as. Further, the Young's modulus of the material constituting the second stress relaxation layer 30B is lower than the Young's modulus of the second electrode layer 21B, for example, 5 GPa to 120 GPa, but further, the Young's modulus of the material constituting the wiring layer 11 It is preferably lower than Young's modulus. The thickness of the second stress relaxation layer 30B can be, for example, about 2 μm to 50 μm.

このように応力緩和層３０が第１応力緩和層３０Ａと、第２応力緩和層３０Ｂとを含むことにより、応力緩和層３０と電子部品２０との接触面積を大きくすることができる。具体的には、図１８に示すように、配線層１１側に位置する第２電極層２１Ｂと配線層１１との間等といった絶縁性が必要となる箇所に第１応力緩和層３０Ａを配置し、配線層１１側に位置する第２電極層２１Ｂに対して配線層１１側等といった導電性が必要となる箇所に第２応力緩和層３０Ｂを配置することができる。このように、応力緩和層３０と電子部品２０との接触面積を大きくすることができるので、第２電極層２１Ｂと外部の電子部品などとの電気的接続を確保しつつ、電子部品２０が外力の影響を受けることによる誘電体層２２の変形等を更に効果的に抑制することが可能である。 By including the first stress relaxation layer 30A and the second stress relaxation layer 30B in this way, the contact area between the stress relaxation layer 30 and the electronic component 20 can be increased. Specifically, as shown in FIG. 18, the first stress relaxation layer 30A is arranged at a place where insulation is required, such as between the second electrode layer 21B located on the wiring layer 11 side and the wiring layer 11. The second stress relaxation layer 30B can be arranged at a place where conductivity is required, such as the wiring layer 11 side with respect to the second electrode layer 21B located on the wiring layer 11 side. In this way, the contact area between the stress relaxation layer 30 and the electronic component 20 can be increased, so that the electronic component 20 exerts an external force while ensuring the electrical connection between the second electrode layer 21B and the external electronic component or the like. It is possible to more effectively suppress the deformation of the dielectric layer 22 due to the influence of the above.

また、電子部品２０が複数の第２電極層２１Ｂを有する場合においても、電子部品２０の配線層１１側の端部の全てを覆うように一層の応力緩和層を設けてもよい。図１９は、図１８に示す電子部品内蔵基板６の変形例に係る電子部品内蔵基板７を概略的に示す断面図である。図１９に示すように、電子部品内蔵基板７が電子部品内蔵基板６と相違する点は、１種類の応力緩和層７０によって複数の第２電極層２１Ｂの間、及び第２電極層２１Ｂと配線層１１との間が絶縁され、且つ、第２電極層２１Ｂと外部の電子部品などとの電気的接続が確保されている点である。 Further, even when the electronic component 20 has a plurality of second electrode layers 21B, a layer of stress relaxation layer may be provided so as to cover all the ends of the electronic component 20 on the wiring layer 11 side. FIG. 19 is a cross-sectional view schematically showing an electronic component-embedded substrate 7 according to a modification of the electronic component-embedded substrate 6 shown in FIG. As shown in FIG. 19, the difference between the electronic component-embedded substrate 7 and the electronic component-embedded substrate 6 is that one type of stress relaxation layer 70 is used for wiring between the plurality of second electrode layers 21B and with the second electrode layer 21B. The point is that the layer 11 is insulated from the layer 11 and the electrical connection between the second electrode layer 21B and an external electronic component or the like is secured.

応力緩和層７０は、例えば、積層方向においては導電性を有し、積層方向に交差する方向においては絶縁性を有する異方性導電フィルムが用いられ得る。このような電子部品内蔵基板７においても、応力緩和層７０と電子部品２０との接触面積を大きくすることができるので、第２電極層２１Ｂと外部の電子部品などとの電気的接続を確保しつつ、電子部品２０が外力の影響を受けることによる誘電体層２２の変形等を更に効果的に抑制することが可能である。 As the stress relaxation layer 70, for example, an anisotropic conductive film having conductivity in the laminating direction and insulating in the direction intersecting the laminating direction can be used. Even in such an electronic component-embedded substrate 7, the contact area between the stress relaxation layer 70 and the electronic component 20 can be increased, so that an electrical connection between the second electrode layer 21B and an external electronic component or the like is ensured. On the other hand, it is possible to more effectively suppress the deformation of the dielectric layer 22 due to the influence of the external force on the electronic component 20.

また、上記の実施形態では、応力緩和層３０は、基板１０の積層方向において電子部品２０の第２電極層２１Ｂと重なる高さ位置まで設けられているが、応力緩和層３０の高さ（厚み）は、電子部品２０の第１電極層２１Ａの端部の一部が絶縁層１２と接する範囲内で適宜変更することができる。例えば、応力緩和層３０は、配線層１１より厚く設けられていてもよいし、第２電極層２１Ｂと重ならず、積層方向における第２電極層２１Ｂの端面のみと接するように設けられていてもよい。なお、外力を緩和するという観点においては、応力緩和層３０は厚く設けられていることが好ましく、例えば、第１電極層２１Ａと重なる高さ位置まで設けられていてもよい。 Further, in the above embodiment, the stress relaxation layer 30 is provided up to a height position where it overlaps with the second electrode layer 21B of the electronic component 20 in the stacking direction of the substrate 10, but the height (thickness) of the stress relaxation layer 30. ) Can be appropriately changed within a range in which a part of the end portion of the first electrode layer 21A of the electronic component 20 is in contact with the insulating layer 12. For example, the stress relaxation layer 30 may be provided thicker than the wiring layer 11, or may be provided so as not to overlap with the second electrode layer 21B and to be in contact with only the end surface of the second electrode layer 21B in the stacking direction. May be good. From the viewpoint of relaxing the external force, the stress relaxation layer 30 is preferably provided thickly, and may be provided up to a height position overlapping with the first electrode layer 21A, for example.

また、応力緩和層３０は、電子部品２０の配線層１１側の端部の少なくとも一部と接していればよい。上記の実施形態では、応力緩和層３０の一部が電子部品２０の第２電極層２１Ｂ側の端面と接している場合について説明したが、応力緩和層３０は第２電極層２１Ｂの端面とは接しておらず、端面から連続する側面と接している構成であってもよい。この場合、電子部品２０の端面（第２電極層２１Ｂの端面）よりも配線層１１側には応力緩和層３０が設けられていない構成となるが、この場合であっても、応力緩和層３０は積層方向とは異なる方向からの外力が電子部品２０に影響を与えることを防ぐことができるため、電子部品が外力の影響を受けることを抑制することができる。 Further, the stress relaxation layer 30 may be in contact with at least a part of the end portion of the electronic component 20 on the wiring layer 11 side. In the above embodiment, the case where a part of the stress relaxation layer 30 is in contact with the end face of the electronic component 20 on the second electrode layer 21B side has been described, but the stress relaxation layer 30 is different from the end face of the second electrode layer 21B. The configuration may be such that it is not in contact with the side surface and is in contact with the side surface continuous from the end surface. In this case, the stress relaxation layer 30 is not provided on the wiring layer 11 side of the end face of the electronic component 20 (the end face of the second electrode layer 21B), but even in this case, the stress relaxation layer 30 is provided. Since it is possible to prevent an external force from a direction different from the stacking direction from affecting the electronic component 20, it is possible to suppress the influence of the external force on the electronic component.

また、上記の実施形態では、電子部品２０は、電子部品２０の第１電極層２１Ａが絶縁層１２側、第２電極層２１Ｂが配線層１１側となるように、基板１０に内蔵されているが、電子部品２０は、第２電極層２１Ｂが絶縁層１２側、第１電極層２１Ａが配線層１１側となるように、基板１０に内蔵されていてもよい。 Further, in the above embodiment, the electronic component 20 is built in the substrate 10 so that the first electrode layer 21A of the electronic component 20 is on the insulating layer 12 side and the second electrode layer 21B is on the wiring layer 11 side. However, the electronic component 20 may be built in the substrate 10 so that the second electrode layer 21B is on the insulating layer 12 side and the first electrode layer 21A is on the wiring layer 11 side.

また、応力緩和層３０が絶縁性を有する場合（第１実施形態及び第２実施形態）、応力緩和層３０（又は第１応力緩和層３０Ａ）は、基板１０の積層方向において電子部品２０と重なる高さ位置となっていることが好ましいが、応力緩和層３０の高さ（厚み）は適宜変更することができる。 When the stress relaxation layer 30 has insulating properties (first embodiment and second embodiment), the stress relaxation layer 30 (or the first stress relaxation layer 30A) overlaps with the electronic component 20 in the stacking direction of the substrate 10. The height position is preferable, but the height (thickness) of the stress relaxation layer 30 can be appropriately changed.

また、第３実施形態及び第４実施形態（応力緩和層３０が導電性を有する場合）では、電子部品２０と応力緩和層３０とが接触している場合について説明したが、電子部品２０と応力緩和層３０との間に導電性を有する他の層が設けられていてもよい。ただし、この場合、電子部品２０の第２電極層２１Ｂの形状に対応した形状である必要がある。 Further, in the third embodiment and the fourth embodiment (when the stress relaxation layer 30 has conductivity), the case where the electronic component 20 and the stress relaxation layer 30 are in contact with each other has been described, but the electronic component 20 and the stress Another layer having conductivity may be provided between the relaxation layer 30 and the relaxation layer 30. However, in this case, the shape needs to correspond to the shape of the second electrode layer 21B of the electronic component 20.

また、上記の実施形態では、電子部品内蔵基板内の電子部品２０について、第１電極層２１Ａ及び第２電極層２１Ｂのそれぞれが複数に分割されている例について説明したが、第１電極層２１Ａ及び第２電極層２１Ｂの形状は上記実施形態に限定されず、適宜変更することができる。 Further, in the above embodiment, with respect to the electronic component 20 in the electronic component built-in substrate, an example in which each of the first electrode layer 21A and the second electrode layer 21B is divided into a plurality of parts has been described, but the first electrode layer 21A has been described. The shape of the second electrode layer 21B is not limited to the above embodiment, and can be changed as appropriate.

１，２，３，４，５，６，７…電子部品内蔵基板、１０…基板、１０ａ，１０ｂ…主面、１１…配線層、１２…絶縁層、１３…開口、２０，６０…電子部品、２１Ａ…第１電極層、２１Ｂ…第２電極層、２２…誘電体層、３０，７０…応力緩和層、３０Ａ…第１応力緩和層、３０Ｂ…第２応力緩和層、４０…接続端子、５０…接続部材。 1,2,3,4,5,6,7 ... Electronic component built-in substrate, 10 ... Substrate, 10a, 10b ... Main surface, 11 ... Wiring layer, 12 ... Insulation layer, 13 ... Opening, 20, 60 ... Electronic component , 21A ... 1st electrode layer, 21B ... 2nd electrode layer, 22 ... dielectric layer, 30, 70 ... stress relaxation layer, 30A ... first stress relaxation layer, 30B ... second stress relaxation layer, 40 ... connection terminal, 50 ... Connecting member.

Claims (5)

配線層及び前記配線層に対して積層された絶縁層を有する基板と、
前記基板に内蔵され、前記基板の積層方向に交差する方向に延在する一対の電極層及び前記一対の前記電極層の間に設けられた誘電体層を有する電子部品と、
前記積層方向において、前記絶縁層に対して前記配線層側に設けられた応力緩和層と、を備え、
前記積層方向において、前記電子部品の前記配線層側の端部の少なくとも一部は前記応力緩和層に接しており、
前記積層方向において、前記電子部品の前記絶縁層側の端部の少なくとも一部は前記絶縁層に接しており、
前記応力緩和層は、絶縁性を有する第１応力緩和層と、導電性を有する第２応力緩和層と、を含み、
前記第２応力緩和層は、前記配線層側に位置する前記電極層に対して前記配線層側に設けられていて、
前記応力緩和層のヤング率は、前記配線層側に位置する前記電極層のヤング率よりも低い、電子部品内蔵基板。 A substrate having a wiring layer and an insulating layer laminated on the wiring layer,
An electronic component having a pair of electrode layers built in the substrate and extending in a direction intersecting the stacking direction of the substrates and a dielectric layer provided between the pair of electrode layers.
In the stacking direction, a stress relaxation layer provided on the wiring layer side with respect to the insulating layer is provided.
In the stacking direction, at least a part of the end portion of the electronic component on the wiring layer side is in contact with the stress relaxation layer.
In the stacking direction, at least a part of the end portion of the electronic component on the insulating layer side is in contact with the insulating layer.
The stress relaxation layer includes a first stress relaxation layer having an insulating property and a second stress relaxation layer having conductivity.
The second stress relaxation layer is provided on the wiring layer side with respect to the electrode layer located on the wiring layer side .
A substrate with built- in electronic components, wherein the Young's modulus of the stress relaxation layer is lower than the Young's modulus of the electrode layer located on the wiring layer side. 前記電子部品の少なくとも一部は前記配線層に埋め込まれ、
前記応力緩和層は、前記電子部品内蔵基板の前記配線層側から露出している、請求項１に記載の電子部品内蔵基板。 At least a portion of the electronic component is embedded in the wiring layer and
The electronic component-embedded substrate according to claim 1, wherein the stress relaxation layer is exposed from the wiring layer side of the electronic component-embedded substrate. 前記応力緩和層及び前記電子部品は前記配線層に対して順に積層され、
前記応力緩和層は前記配線層に接している、請求項１に記載の電子部品内蔵基板。 The stress relaxation layer and the electronic component are sequentially laminated with respect to the wiring layer.
The electronic component built-in substrate according to claim 1 , wherein the stress relaxation layer is in contact with the wiring layer. 前記応力緩和層のヤング率は、前記配線層のヤング率よりも低い、請求項１〜３のいずれか一項に記載の電子部品内蔵基板。 The electronic component-embedded substrate according to any one of claims 1 to 3, wherein the stress relaxation layer has a Young's modulus lower than that of the wiring layer. 前記応力緩和層のヤング率は、前記絶縁層のヤング率よりも低い、請求項１〜４の何れか一項に記載の電子部品内蔵基板。 The substrate for incorporating electronic components according to any one of claims 1 to 4 , wherein the Young's modulus of the stress relaxation layer is lower than the Young's modulus of the insulating layer.
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