JP6896203B2 - 整流回路、直流電源合成回路、及び全波整流回路 - Google Patents
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Description
実施の形態1.
図1は、実施の形態1に係る整流回路IDPの構成例を示す回路図である。整流回路IDPは、PチャンネルMOSFETQMp、PNPトランジスタQ1、PNPトランジスタQ2、PNPトランジスタQ3、NPNトランジスタQ4、抵抗器R1、抵抗器R2、抵抗器R3、及び抵抗器R4を備える。
整流回路IDPの定常状態において、PNPトランジスタQ2のベースエミッタ間電圧VBE、PNPトランジスタQ1のベースエミッタ間電圧とPNPトランジスタQ2のベースエミッタ間電圧との差異δ>0とし、PNPトランジスタQ1のベースエミッタ間電圧をVBE+δとする。また、PチャンネルMOSFETQMpのゲートの直流リーク電流と、PNPトランジスタQ1のベース電流と、PNPトランジスタQ2のベース電流とを無視する。さらに、抵抗器R2の抵抗値を正の値とする。この場合、PNPトランジスタQ1のエミッタ側の電流とコレクタ側の電流とが等しいことから、出力端子Voutの電位、及び入力端子Viと出力端子Voutとの間の電位差(つまり、順方向電圧)Vfには、以下の式(1)及び式(2)の関係が成り立つ。
これに対し、PNPトランジスタQ1が図2Bのように接続された場合、コレクタベース間に全電流が流れ、電圧ドロップが大きくなる。そのため、アノード端子(A)とカソード端子(K)との間の電圧は、図2Aの場合に比べて大きくなる。すなわち、δ>0となる。また、一般に、コレクタベース間の耐圧は、エミッタベース間の耐圧より高いので、図2Bの接続方法は、入力端子Viに重畳され得る電源サージ等に対して耐性が高い。
図5は、実施の形態1における電流ブースト回路の変形例を示す図である。図5に示される電流ブースト回路では、第3トランジスタ素子として、PNPトランジスタQ3の代わりに、PチャンネルMOSFETQ3pが使用される。また、第4トランジスタ素子として、NPNトランジスタQ4の代わりに、NチャンネルMOSFETQ4nが使用される。PチャンネルMOSFETQ3p及びNチャンネルMOSFETQ4nにおいて、ドレイン端子は第1端子に、ソース端子は第2端子に、ゲート端子は第3端子に相当する。
図6は、実施の形態2に係る整流回路IDNの構成例を示す回路図である。整流回路IDNは、NチャンネルMOSFETQMn、NPNトランジスタQ11、NPNトランジスタQ12、NPNトランジスタQ13、PNPトランジスタQ14、抵抗器R1、抵抗器R2、抵抗器R3、及び抵抗器R4を備える。
整流回路IDNの定常状態において、NPNトランジスタQ12のベースエミッタ間電圧VBE、NPNトランジスタQ11のベースエミッタ間電圧とNPNトランジスタQ12のベースエミッタ間電圧との差異δ>0とし、NPNトランジスタQ11のベースエミッタ間電圧をVBE+δとする。また、NチャンネルMOSFETQMnのゲートの直流リーク電流と、NPNトランジスタQ11のベース電流と、NPNトランジスタQ12のベース電流とを無視する。電源Vccの電位は入力端子Viの電位より高いものとする。さらに、抵抗器R2の抵抗値を正の値とする。この場合、NPNトランジスタQ11のエミッタ側の電流とコレクタ側の電流とが等しいことから、出力端子Voutの電位、及び入力端子Viと出力端子Voutとの間の電位差(つまり、順方向電圧)Vfには、以下の式(4)及び式(5)の関係が成り立つ。
これに対し、NPNトランジスタQ11が図7Bのように接続された場合、コレクタベース間に全電流が流れ、電圧ドロップが大きくなる。そのため、アノード端子(A)とカソード端子(K)との間の電圧は、図7Aの場合に比べて大きくなる。すなわち、δ>0となる。
図10は、実施の形態2における電流ブースト回路の変形例を示す図である。図10に示される電流ブースト回路では、第3トランジスタ素子として、NPNトランジスタQ13の代わりに、NチャンネルMOSFETQ13nが使用される。また、第4トランジスタ素子として、PNPトランジスタQ14の代わりに、PチャンネルMOSFETQ14pが使用される。NチャンネルMOSFETQ13n及び、PチャンネルMOSFETQ14pにおいて、ドレイン端子は第1端子に、ソース端子は第2端子に、ゲート端子は第3端子に相当する。
図11は、実施の形態2における電源Vccの回路例を示す図である。昇圧回路は、スイッチング動作を行うスイッチ部SWと、キャパシタC11と、キャパシタC12と、ダイオードD11と、ダイオードD12とで構成されている。キャパシタC11は第1キャパシタに相当し、キャパシタC12は第2キャパシタに相当する。ダイオードD11は第1ダイオード素子に相当し、ダイオードD12は第2ダイオード素子に相当する。ダイオードD11とダイオードD12の順方向電圧は共にVfである。
図12は、実施の形態3に係る整流回路IDPの構成例を示す回路図である。実施の形態3に係る整流回路IDPは、図1に示された実施の形態1の整流回路IDPに対して、ツェナーダイオードDZが追加された構成である。実施の形態3において図1〜図5と同一又は相当する部分は、同一の符号を付し説明を省略する。
図14は、実施の形態4に係る整流回路IDNの構成例を示す回路図である。実施の形態4に係る整流回路IDNは、図6に示された実施の形態2の整流回路IDNに対して、ツェナーダイオードDZが追加された構成である。実施の形態4において図6〜図11と同一又は相当する部分は、同一の符号を付し説明を省略する。
図16は、実施の形態5に係る直流電源合成回路1の構成例を示す回路図である。実施の形態5において図1〜図15と同一又は相当する部分は、同一の符号を付し説明を省略する。
図17は、実施の形態6に係る全波整流回路2の構成例を示す回路図である。実施の形態6において図1〜図15と同一又は相当する部分は、同一の符号を付し説明を省略する。
図18は、実施の形態7に係る全波整流回路3の構成例を示す回路図である。実施の形態7において図1〜図15と同一又は相当する部分は、同一の符号を付し説明を省略する。
Claims (18)
- PチャンネルMOSFET素子と、第1PNPバイポーラトランジスタ素子と、第2PNPバイポーラトランジスタ素子と、互いに逆極性を持つ第3トランジスタ素子及び第4トランジスタ素子と、第1抵抗器と、第2抵抗器と、第3抵抗器と、第4抵抗器と、入力端子と、出力端子とを備え、
前記PチャンネルMOSFET素子のドレイン端子と前記第1抵抗器の一方端子との接続点が前記入力端子に接続され、
前記第1PNPバイポーラトランジスタ素子は等価ダイオード素子を構成し、前記等価ダイオード素子のアノード端子と前記第1抵抗器の他方端子とが接続され、前記等価ダイオード素子のカソード端子と前記第2PNPバイポーラトランジスタ素子のベース端子と前記第2抵抗器の一方端子とが接続され、
前記第2抵抗器の他方端子と前記第3抵抗器の一方端子と前記第3トランジスタ素子の第1端子との接続点がグラウンドに接続され、
前記第3抵抗器の他方端子と前記第2PNPバイポーラトランジスタ素子のコレクタ端子と前記第3トランジスタ素子の第3端子と前記第4トランジスタ素子の第3端子と前記第4抵抗器の一方端子とが接続され、
前記第3トランジスタ素子の第2端子と前記第4トランジスタ素子の第2端子と前記第4抵抗器の他方端子と前記PチャンネルMOSFET素子のゲート端子とが接続され、
前記第2PNPバイポーラトランジスタ素子のエミッタ端子と前記PチャンネルMOSFET素子のソース端子と前記第4トランジスタ素子の第1端子との接続点が前記出力端子に接続されていることを特徴とする整流回路。 - 前記第1PNPバイポーラトランジスタ素子のエミッタ端子は前記等価ダイオード素子の前記アノード端子であり、前記第1PNPバイポーラトランジスタ素子のベース端子とコレクタ端子との接続点は前記等価ダイオード素子の前記カソード端子であることを特徴とする請求項1記載の整流回路。
- 前記第1PNPバイポーラトランジスタ素子のコレクタ端子は前記等価ダイオード素子の前記アノード端子であり、前記第1PNPバイポーラトランジスタ素子のベース端子は前記等価ダイオード素子の前記カソード端子であり、前記第1PNPバイポーラトランジスタ素子のエミッタ端子は開放されていることを特徴とする請求項1記載の整流回路。
- カソード端子が前記出力端子に接続され、アノード端子が前記第4トランジスタ素子の前記第3端子に接続されているツェナーダイオード素子を備えることを特徴とする請求項1記載の整流回路。
- 前記第3トランジスタ素子はPNPバイポーラトランジスタ素子であり、前記第3トランジスタ素子の前記第1端子、前記第2端子、及び前記第3端子はそれぞれ前記PNPバイポーラトランジスタ素子のコレクタ端子、エミッタ端子、及びベース端子であり、
前記第4トランジスタ素子はNPNバイポーラトランジスタ素子であり、前記第4トランジスタ素子の前記第1端子、前記第2端子、及び前記第3端子はそれぞれ前記NPNバイポーラトランジスタ素子のコレクタ端子、エミッタ端子、及びベース端子であることを特徴とする請求項1記載の整流回路。 - 前記第3トランジスタ素子はPチャンネルMOSFET素子であり、前記第3トランジスタ素子の前記第1端子、前記第2端子、及び前記第3端子はそれぞれ前記PチャンネルMOSFET素子のドレイン端子、ソース端子、及びゲート端子であり、
前記第4トランジスタ素子はNチャンネルMOSFET素子であり、前記第4トランジスタ素子の前記第1端子、前記第2端子、及び前記第3端子はそれぞれ前記NチャンネルMOSFET素子のドレイン端子、ソース端子、及びゲート端子であることを特徴とする請求項1記載の整流回路。 - NチャンネルMOSFET素子と、第1NPNバイポーラトランジスタ素子と、第2NPNバイポーラトランジスタ素子と、互いに逆極性を持つ第3トランジスタ素子及び第4トランジスタ素子と、第1抵抗器と、第2抵抗器と、第3抵抗器と、第4抵抗器と、入力端子と、出力端子とを備え、
前記NチャンネルMOSFET素子のソース端子と前記第2NPNバイポーラトランジスタ素子のエミッタ端子との接続点が前記入力端子に接続され、
前記第1NPNバイポーラトランジスタ素子は等価ダイオード素子を構成し、前記等価ダイオード素子のアノード端子と前記第2NPNバイポーラトランジスタ素子のベース端子と前記第2抵抗器の一方端子とが接続され、
前記第2抵抗器の他方端子と前記第3抵抗器の一方端子と前記第3トランジスタ素子の第1端子との接続点が、前記入力端子の入力電圧よりも高電位な電源に接続され、
前記第3抵抗器の他方端子と前記第2NPNバイポーラトランジスタ素子のコレクタ端子と前記第3トランジスタ素子の第3端子と前記第4トランジスタ素子の第3端子と前記第4抵抗器の一方端子とが接続され、
前記第3トランジスタ素子の第2端子と前記第4トランジスタ素子の第2端子と前記第4抵抗器の他方端子と前記NチャンネルMOSFET素子のゲート端子とが接続され、
前記等価ダイオード素子のカソード端子と前記第1抵抗器の一方端子とが接続され、
前記NチャンネルMOSFET素子のドレイン端子と前記第1抵抗器の他方端子との接続点が前記出力端子に接続されていることを特徴とする整流回路。 - 前記第1NPNバイポーラトランジスタ素子のエミッタ端子は前記等価ダイオード素子のカソード端子であり、前記第1NPNバイポーラトランジスタ素子のベース端子とコレクタ端子との接続点は前記等価ダイオード素子の前記アノード端子であることを特徴とする請求項7記載の整流回路。
- 前記第1NPNバイポーラトランジスタ素子のコレクタ端子は前記等価ダイオード素子の前記カソード端子であり、前記第1NPNバイポーラトランジスタ素子のベース端子は前記等価ダイオード素子の前記アノード端子であり、前記第1NPNバイポーラトランジスタ素子のエミッタ端子は開放されていることを特徴とする請求項7記載の整流回路。
- アノード端子が前記入力端子に接続され、カソード端子が第4トランジスタ素子の前記第3端子に接続されているツェナーダイオード素子を備えることを特徴とする請求項7記載の整流回路。
- 前記入力端子の入力電圧よりも高電位な前記電源は、スイッチング動作を行うスイッチ部と、第1キャパシタと、第2キャパシタと、第1ダイオード素子と、第2ダイオード素子とで構成された昇圧回路であり、
前記スイッチ部の入力側と前記第1ダイオード素子のアノード端子と前記第2キャパシタの一方端子とが前記出力端子に接続され、
前記スイッチ部の出力側と前記第1キャパシタの一方端子とが接続され、
前記第1キャパシタの他方端子と前記第1ダイオード素子のカソード端子と前記第2ダイオード素子の前記アノード端子とが接続され、
前記第2ダイオード素子のカソード端子と前記第2キャパシタの他方端子との接続点が、前記第2抵抗器の前記他方端子と前記第3抵抗器の前記一方端子と前記第3トランジスタ素子の前記第1端子との前記接続点に接続されていることを特徴とする請求項7記載の整流回路。 - 前記第3トランジスタ素子はNPNバイポーラトランジスタ素子であり、前記第3トランジスタ素子の前記第1端子、前記第2端子、及び前記第3端子はそれぞれ前記NPNバイポーラトランジスタ素子のコレクタ端子、エミッタ端子、及びベース端子であり、
前記第4トランジスタ素子はPNPバイポーラトランジスタ素子であり、前記第4トランジスタ素子の前記第1端子、前記第2端子、及び前記第3端子はそれぞれ前記PNPバイポーラトランジスタ素子のコレクタ端子、エミッタ端子、及びベース端子であることを特徴とする請求項7記載の整流回路。 - 前記第3トランジスタ素子はNチャンネルMOSFET素子であり、第3トランジスタ素子の前記第1端子、前記第2端子、及び前記第3端子はそれぞれ前記NチャンネルMOSFET素子のドレイン端子、ソース端子、及びゲート端子であり、
前記第4トランジスタ素子はPチャンネルMOSFET素子であり、前記第4トランジスタ素子の前記第1端子、前記第2端子、及び前記第3端子はそれぞれ前記PチャンネルMOSFET素子のドレイン端子、ソース端子、及びゲート端子であることを特徴とする請求項7記載の整流回路。 - 複数の直流電源と、
請求項1記載の整流回路と、
ダイオード素子とを備え、
前記複数の直流電源のそれぞれが、前記整流回路の入力端子又は前記ダイオード素子のアノード端子のいずれか一方に接続され、
すべての前記整流回路の出力端子とすべての前記ダイオード素子のカソード端子とが接続されていることを特徴とする直流電源合成回路。 - 複数の直流電源と、
請求項7記載の整流回路と、
ダイオード素子とを備え、
前記複数の直流電源のそれぞれが、前記整流回路の入力端子又は前記ダイオード素子のアノード端子のいずれか一方に接続され、
前記複数の直流電源に接続された前記整流回路の各出力端子と前記ダイオード素子の各カソード端子とが接続されていることを特徴とする直流電源合成回路。 - 複数の直流電源と、
請求項1記載の整流回路である第1整流回路と、
請求項7記載の整流回路である第2整流回路と、
ダイオード素子とを備え、
前記複数の直流電源のそれぞれが、前記第1整流回路の入力端子、前記第2整流回路の入力端子、又は前記ダイオード素子のアノード端子のうちのいずれか1つに接続され、
すべての前記第1整流回路の出力端子とすべての前記第2整流回路の出力端子とすべての前記ダイオード素子のカソード端子とが接続されていることを特徴とする直流電源合成回路。 - 1次巻線、2次巻線、及び前記2次巻線に設けられたセンタタップを有する変圧器が出力する交流電圧を全波整流するブリッジ型の全波整流回路であって、
2個の請求項1記載の整流回路と、2個の請求項7記載の整流回路とを備えることを特徴とする全波整流回路。 - n相(nは3以上の整数)の正弦波交流電源が接続された中性点を持つn相交流発電回路が出力するn相交流電圧を全波整流するブリッジ型の全波整流回路であって、
n個の請求項1記載の整流回路と、n個の請求項7記載の整流回路とを備えることを特徴とする全波整流回路。
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