JP6883689B2

JP6883689B2 - Regulator circuit and sensor circuit

Info

Publication number: JP6883689B2
Application number: JP2020081635A
Authority: JP
Inventors: 隆二野平
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2020-05-05
Filing date: 2020-05-05
Publication date: 2021-06-09
Anticipated expiration: 2036-09-05
Also published as: JP2020115398A

Description

本発明は、レギュレータ回路およびセンサ回路に関する。 The present invention relates to regulator circuits and sensor circuits.

従来、入力された電源電圧ＶＤＤに応じて動作し、出力の平均電圧Ｖａｖｅが一定となるように制御するレギュレータ回路が知られている（例えば、特許文献１参照）。
特許文献１国際公開第２０１０／０２７６５８号 Conventionally, there is known a regulator circuit that operates according to an input power supply voltage VDD and controls the average output voltage Wave to be constant (see, for example, Patent Document 1).
Patent Document 1 International Publication No. 2010/027658

しかしながら、従来のレギュレータ回路は、電源電圧ＶＤＤが平均電圧Ｖａｖｅを大きく下回った場合、出力を維持することができない。 However, the conventional regulator circuit cannot maintain the output when the power supply voltage VDD is much lower than the average voltage Vave.

本発明の第１の態様においては、電源電圧が入力され、電源電圧の振幅を低減して出力するプリレギュレータ部と、振幅が低減された電源電圧により動作するレギュレータ部とを備えるレギュレータ回路を提供する。 In the first aspect of the present invention, there is provided a regulator circuit including a pre-regulator unit in which a power supply voltage is input and the power supply voltage is reduced in amplitude and output, and a regulator unit in which the power supply voltage is operated by the reduced amplitude power supply voltage. To do.

本発明の第２の態様においては、第１の態様に係るレギュレータ回路と、レギュレータ回路の出力に応じて動作するセンサ部と、電源電圧で動作し、センサ部の出力を外部に出力する出力回路とを備え、出力回路に入力される電源電圧は、レギュレータ部を介さずに入力されるセンサ回路を提供する。 In the second aspect of the present invention, the regulator circuit according to the first aspect, the sensor unit that operates according to the output of the regulator circuit, and the output circuit that operates with the power supply voltage and outputs the output of the sensor unit to the outside. The power supply voltage input to the output circuit provides a sensor circuit that is input without going through the regulator unit.

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The outline of the above invention does not list all the features of the present invention. Sub-combinations of these feature groups can also be inventions.

センサ回路２００の構成の概要を示す。The outline of the configuration of the sensor circuit 200 is shown. 実施例１に係るレギュレータ回路１００の構成の一例を示す。An example of the configuration of the regulator circuit 100 according to the first embodiment is shown. プリレギュレータ部１０が出力する電圧ＶＤＤＸの一例を示す。An example of the voltage VDDX output by the pre-regulator unit 10 is shown. 比較例１に係るレギュレータ回路５００の構成の一例を示す。An example of the configuration of the regulator circuit 500 according to Comparative Example 1 is shown. レギュレータ回路５００の動作の一例を示す。An example of the operation of the regulator circuit 500 is shown. 実施例２に係るレギュレータ回路１００の構成の一例を示す。An example of the configuration of the regulator circuit 100 according to the second embodiment is shown. 実施例２に係るレギュレータ回路１００の具体的な構成の一例を示す。An example of a specific configuration of the regulator circuit 100 according to the second embodiment is shown. 実施例３に係るレギュレータ回路１００の構成の一例を示す。An example of the configuration of the regulator circuit 100 according to the third embodiment is shown. 実施例４に係るレギュレータ回路１００の構成の一例を示す。An example of the configuration of the regulator circuit 100 according to the fourth embodiment is shown. 出力回路１３０の構成の一例を示す。An example of the configuration of the output circuit 130 is shown. 出力回路１３０の具体的な構成の一例を示す。An example of a specific configuration of the output circuit 130 is shown. 比較例に係る出力回路５３０を示す。The output circuit 530 according to the comparative example is shown. ＰＭ１０およびＮＭ８の各ゲート端子間の電流経路を示す。The current path between each gate terminal of PM10 and NM8 is shown. 出力回路１３０がＶＰＧＡＴＥの低下を防止する概念図を示す。The conceptual diagram which the output circuit 130 prevents the decrease of VPGATE is shown. 実施例に係る出力回路１３０の縦構造の一例を示す。An example of the vertical structure of the output circuit 130 according to the embodiment is shown. 比較例に係る出力回路５３０の縦構造の一例を示す。An example of the vertical structure of the output circuit 530 according to the comparative example is shown. 実施例に係るＰＭ２，ＰＭ４，ＰＤ４，ＮＤ４，ＮＭ７の縦構造の一例を示す。An example of the vertical structure of PM2, PM4, PD4, ND4, and NM7 according to the embodiment is shown. 比較例に係るＰＭ２，ＰＭ４，ＮＭ７の縦構造の一例を示す。An example of the vertical structure of PM2, PM4, and NM7 according to the comparative example is shown. 実施例に係るＰＭ２，ＰＭ４，ＰＤ４，ＮＤ４，ＮＭ７の縦構造の一例を示す。An example of the vertical structure of PM2, PM4, PD4, ND4, and NM7 according to the embodiment is shown. 比較例に係るＰＭ２，ＰＭ４，ＮＭ７の縦構造の一例を示す。An example of the vertical structure of PM2, PM4, and NM7 according to the comparative example is shown.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the inventions that fall within the scope of the claims. Also, not all combinations of features described in the embodiments are essential to the means of solving the invention.

図１は、センサ回路２００の構成の概要を示す。本例のセンサ回路２００は、レギュレータ回路１００、センサ部１１０、集積回路１２０、出力回路１３０およびキャパシタＣ０を備える。 FIG. 1 shows an outline of the configuration of the sensor circuit 200. The sensor circuit 200 of this example includes a regulator circuit 100, a sensor unit 110, an integrated circuit 120, an output circuit 130, and a capacitor C0.

レギュレータ回路１００は、電源端子に接続され、電源電圧ＶＤＤが入力される。レギュレータ回路１００は、電源電圧ＶＤＤに応じたレギュレータ電圧ＶＲＥＧを生成する。レギュレータ回路１００は、生成したレギュレータ電圧ＶＲＥＧをセンサ部１１０および集積回路１２０に出力する。本例のレギュレータ回路１００は、電源電圧ＶＤＤの振幅を低減し、その後、レギュレータ電圧ＶＲＥＧを生成する。これにより、レギュレータ回路１００は、安定したレギュレータ電圧ＶＲＥＧを生成する。 The regulator circuit 100 is connected to the power supply terminal, and the power supply voltage VDD is input. The regulator circuit 100 generates a regulator voltage VREG corresponding to the power supply voltage VDD. The regulator circuit 100 outputs the generated regulator voltage VREG to the sensor unit 110 and the integrated circuit 120. The regulator circuit 100 of this example reduces the amplitude of the power supply voltage VDD and then generates the regulator voltage VREG. As a result, the regulator circuit 100 generates a stable regulator voltage VREG.

センサ部１１０は、レギュレータ電圧ＶＲＥＧにより動作する。センサ部１１０は、一定となるように調整されたレギュレータ電圧ＶＲＥＧにより、予め定められた検出信号を出力する。例えば、センサ部１１０は、磁気センサ、電流センサ等の任意のセンサである。センサ部１１０は、車載用のセンサであってよい。 The sensor unit 110 operates by the regulator voltage VREG. The sensor unit 110 outputs a predetermined detection signal by the regulator voltage VREG adjusted so as to be constant. For example, the sensor unit 110 is an arbitrary sensor such as a magnetic sensor or a current sensor. The sensor unit 110 may be an in-vehicle sensor.

集積回路１２０は、レギュレータ電圧ＶＲＥＧにより動作する。集積回路１２０は、センサ部１１０が検出した信号を処理する。集積回路１２０は、処理した検出信号を出力回路１３０に出力する。なお、キャパシタＣ０は、センサ部１１０および集積回路１２０と並列に設けられてよい。例えば、センサ部１１０および集積回路１２０は、レギュレータ電圧ＶＲＥＧが低下した場合に、キャパシタＣ０に蓄積された電荷により動作する。 The integrated circuit 120 operates by the regulator voltage VREG. The integrated circuit 120 processes the signal detected by the sensor unit 110. The integrated circuit 120 outputs the processed detection signal to the output circuit 130. The capacitor C0 may be provided in parallel with the sensor unit 110 and the integrated circuit 120. For example, the sensor unit 110 and the integrated circuit 120 operate by the electric charge accumulated in the capacitor C0 when the regulator voltage VREG drops.

出力回路１３０は、電源端子に接続され、電源電圧ＶＤＤが入力される。出力回路１３０は、電源電圧ＶＤＤにより動作する。即ち、出力回路１３０は、レギュレータ回路１００を介さずに電源電圧ＶＤＤが直接入力される。出力回路１３０は、集積回路１２０が処理した信号を出力電圧ＯＵＴとして出力端子から出力する。これにより、出力回路１３０は、センサ部１１０が検出した信号を外部に出力する。本例の出力回路１３０は、電源電圧ＶＤＤが振幅を低減せずに入力されるので、電源電圧ＶＤＤをフルレンジで用いることができる。 The output circuit 130 is connected to the power supply terminal, and the power supply voltage VDD is input. The output circuit 130 operates according to the power supply voltage VDD. That is, the power supply voltage VDD is directly input to the output circuit 130 without going through the regulator circuit 100. The output circuit 130 outputs the signal processed by the integrated circuit 120 as an output voltage OUT from the output terminal. As a result, the output circuit 130 outputs the signal detected by the sensor unit 110 to the outside. In the output circuit 130 of this example, since the power supply voltage VDD is input without reducing the amplitude, the power supply voltage VDD can be used in the full range.

［実施例１］
図２は、実施例１に係るレギュレータ回路１００の構成の一例を示す。本例のレギュレータ回路１００は、プリレギュレータ部１０およびレギュレータ部２０を備える。 [Example 1]
FIG. 2 shows an example of the configuration of the regulator circuit 100 according to the first embodiment. The regulator circuit 100 of this example includes a pre-regulator section 10 and a regulator section 20.

プリレギュレータ部１０は、電源端子に接続され、電源電圧ＶＤＤが入力される。プリレギュレータ部１０は、電源電圧ＶＤＤの振幅を低減して、電圧ＶＤＤＸを出力する。プリレギュレータ部１０は、バイアス部１１、切替部１２およびキャパシタＣ１，Ｃ２を備える。本例の切替部１２は、ダイオード接続されたトランジスタＮＭＯＳ１を備える。 The pre-regulator unit 10 is connected to a power supply terminal, and a power supply voltage VDD is input. The pre-regulator unit 10 reduces the amplitude of the power supply voltage VDD and outputs the voltage VDDX. The pre-regulator section 10 includes a bias section 11, a switching section 12, and capacitors C1 and C2. The switching unit 12 of this example includes a diode-connected transistor NMOS1.

バイアス部１１は、電源端子に接続され、一定の電圧ＶＸを出力する。本例のバイアス部１１は、電源電圧ＶＤＤの大きさによらず、電圧ＶＸが予め定められた電圧となるように維持する。例えば、電圧ＶＸは５Ｖに維持される。バイアス部１１は、電源端子およびトランジスタＮＭＯＳ１のゲート端子に接続されている。 The bias unit 11 is connected to the power supply terminal and outputs a constant voltage VX. The bias portion 11 of this example maintains the voltage VX so as to be a predetermined voltage regardless of the magnitude of the power supply voltage VDD. For example, the voltage VX is maintained at 5V. The bias portion 11 is connected to the power supply terminal and the gate terminal of the transistor NMOS1.

切替部１２は、電源端子とレギュレータ部２０との間に設けられる。切替部１２は、電源端子とレギュレータ部２０とを接続するか否かを切り替える。本例の切替部１２は、電源電圧ＶＤＤの振幅を低減して出力する。切替部１２は、電源電圧ＶＤＤが第１基準値を超えた場合にオンされ、電源電圧ＶＤＤが第１基準値以下の場合にオフされる。例えば、第１基準値は、トランジスタＮＭＯＳ１のゲート端子が電圧ＶＸに設定され、トランジスタＮＭＯＳ１のドレイン端子が電源電圧ＶＤＤに設定された場合に、トランジスタＮＭＯＳ１に電流が流れなくなる電源電圧ＶＤＤの値である。即ち、第１基準値は、電圧ＶＸおよびトランジスタＮＭＯＳ１の特性に応じて決まる。 The switching unit 12 is provided between the power supply terminal and the regulator unit 20. The switching unit 12 switches whether or not to connect the power supply terminal and the regulator unit 20. The switching unit 12 of this example reduces the amplitude of the power supply voltage VDD and outputs the output. The switching unit 12 is turned on when the power supply voltage VDD exceeds the first reference value, and is turned off when the power supply voltage VDD is equal to or less than the first reference value. For example, the first reference value is the value of the power supply voltage VDD at which the current does not flow through the transistor NMOS1 when the gate terminal of the transistor NMOS1 is set to the voltage VX and the drain terminal of the transistor NMOS1 is set to the power supply voltage VDD. .. That is, the first reference value is determined according to the characteristics of the voltage VX and the transistor NMOS1.

一例において、切替部１２は、オンされた場合、電圧ＶＤＤＸとして電源電圧ＶＤＤの振幅を低減した電圧を出力する。本例の切替部１２は、トランジスタＮＭＯＳ１のインピーダンスに応じて、電源電圧ＶＤＤの振幅を低減する。一方、切替部１２は、オフされた場合、電源端子とレギュレータ部２０との接続を遮断する。トランジスタＮＭＯＳ１がオフされた場合、電圧ＶＤＤＸは、キャパシタＣ１に蓄積された電荷に応じた電圧となる。 In one example, when the switching unit 12 is turned on, the switching unit 12 outputs a voltage in which the amplitude of the power supply voltage VDD is reduced as the voltage VDDX. The switching unit 12 of this example reduces the amplitude of the power supply voltage VDD according to the impedance of the transistor NMOS1. On the other hand, when the switching unit 12 is turned off, the switching unit 12 cuts off the connection between the power supply terminal and the regulator unit 20. When the transistor NMOS1 is turned off, the voltage VDDX becomes a voltage corresponding to the electric charge stored in the capacitor C1.

キャパシタＣ１は、一端が切替部１２とレギュレータ部２０との間の接続ノードに接続され、他端がＧＮＤに設定されている。キャパシタＣ１は、第１容量部の一例である。キャパシタＣ１は、切替部１２が電源端子とレギュレータ部２０との接続を遮断した場合に、レギュレータ部２０に電力を供給する。 One end of the capacitor C1 is connected to a connection node between the switching unit 12 and the regulator unit 20, and the other end is set to GND. The capacitor C1 is an example of the first capacitance section. The capacitor C1 supplies electric power to the regulator unit 20 when the switching unit 12 cuts off the connection between the power supply terminal and the regulator unit 20.

キャパシタＣ２は、一端がバイアス部１１と電源端子との間の接続ノードに接続され、他端がバイアス部１１とトランジスタＮＭＯＳ１のゲート端子との間の接続ノードに接続されている。キャパシタＣ２は、電源電圧ＶＤＤと電圧ＶＸとの差分に相当する電圧に応じた電荷を蓄積する。例えば、キャパシタＣ２は、電源電圧ＶＤＤが低下した場合に、トランジスタＮＭＯＳ１のドレイン端子に電流を供給する。 One end of the capacitor C2 is connected to the connection node between the bias portion 11 and the power supply terminal, and the other end is connected to the connection node between the bias portion 11 and the gate terminal of the transistor NMOS1. The capacitor C2 stores an electric charge corresponding to a voltage corresponding to a difference between the power supply voltage VDD and the voltage VX. For example, the capacitor C2 supplies a current to the drain terminal of the transistor NMOS1 when the power supply voltage VDD drops.

レギュレータ部２０は、入力された電圧ＶＤＤＸに応じて、レギュレータ電圧ＶＲＥＧを出力する。即ち、レギュレータ部２０には、電源電圧ＶＤＤの振幅が低減された電圧が入力されている。そのため、本例のレギュレータ部２０は、電源電圧ＶＤＤが揺れた場合であっても、安定したレギュレータ電圧ＶＲＥＧを出力できる。レギュレータ部２０の出力端子には、キャパシタＣ３が設けられてよい。 The regulator unit 20 outputs the regulator voltage VREG according to the input voltage VDDX. That is, a voltage in which the amplitude of the power supply voltage VDD is reduced is input to the regulator unit 20. Therefore, the regulator unit 20 of this example can output a stable regulator voltage VREG even when the power supply voltage VDD fluctuates. A capacitor C3 may be provided at the output terminal of the regulator unit 20.

図３は、プリレギュレータ部１０が出力する電圧ＶＤＤＸの一例を示す。縦軸は、電圧［Ｖ］を示し、横軸は、時間［Ｔｉｍｅ］を示す。グラフの各曲線は、電源電圧ＶＤＤ、電圧ＶＤＤＸおよびレギュレータ電圧ＶＲＥＧを示す。 FIG. 3 shows an example of the voltage VDDX output by the pre-regulator unit 10. The vertical axis represents the voltage [V], and the horizontal axis represents the time [Time]. Each curve of the graph shows the power supply voltage VDD, the voltage VDDX and the regulator voltage VREG.

電源電圧ＶＤＤは、予め定められた周期を有し、平均電圧がＶａｖｅとなる。電源電圧ＶＤＤの最大電圧がＶｈｉｇｈであり、最低電圧がＶｌｏｗである。平均電圧Ｖａｖｅは、定常的に必要な電源電圧ＶＤＤの値であってよい。 The power supply voltage VDD has a predetermined period, and the average voltage is Vave. The maximum voltage of the power supply voltage VDD is Vhigh, and the minimum voltage is Vlow. The average voltage Wave may be the value of the power supply voltage VDD that is constantly required.

電圧ＶＤＤＸは、電源電圧ＶＤＤと略同一の周期を有する。但し、電圧ＶＤＤＸの振幅は、電源電圧ＶＤＤの振幅よりも低減されている。電圧ＶＤＤＸの振幅の低減量は、最大電圧Ｖｈｉｇｈ側と最低電圧Ｖｌｏｗ側とで異なる。即ち、電圧ＶＤＤＸの波形は、グラフ上で上下対象ではない。電圧ＶＤＤＸの振幅が低減されていることにより、電源電圧ＶＤＤがノイズ等により不規則に変動した場合であっても、電源電圧ＶＤＤよりも電圧ＶＤＤＸの変動量が小さくなる。例えば、電源電圧ＶＤＤが変動して０Ｖを下回った場合であっても、電圧ＶＤＤＸが０Ｖ以上に維持される。 The voltage VDDX has substantially the same period as the power supply voltage VDDX. However, the amplitude of the voltage VDDX is smaller than the amplitude of the power supply voltage VDDX. The amount of reduction in the amplitude of the voltage VDDX differs between the maximum voltage Vhigh side and the minimum voltage Vlow side. That is, the waveform of the voltage VDDX is not vertically symmetrical on the graph. Since the amplitude of the voltage VDDX is reduced, the amount of fluctuation of the voltage VDDX is smaller than that of the power supply voltage VDD even when the power supply voltage VDD fluctuates irregularly due to noise or the like. For example, even when the power supply voltage VDD fluctuates and falls below 0V, the voltage VDDX is maintained at 0V or higher.

レギュレータ電圧ＶＲＥＧは、電圧ＶＤＤＸに基づいて、安定した電圧値となるように制御されている。レギュレータ電圧ＶＲＥＧは、電圧ＶＤＤＸが所定の値よりも高い場合は一定値となるように制御される。但し、レギュレータ電圧ＶＲＥＧは、電圧ＶＤＤＸが所定の値よりも降下した場合、電圧ＶＤＤＸの降下量に応じて降下する。 The regulator voltage VREG is controlled so as to have a stable voltage value based on the voltage VDDX. The regulator voltage VREG is controlled to be a constant value when the voltage VDDX is higher than a predetermined value. However, when the voltage VDDX drops below a predetermined value, the regulator voltage VREG drops according to the amount of drop in the voltage VDDX.

本例のプリレギュレータ部１０は、電圧ＶＤＤＸの振幅を電源電圧ＶＤＤの振幅よりも低減しているので、電源電圧ＶＤＤが出力の平均電圧Ｖａｖｅを大きく下回ってもレギュレータ電圧ＶＲＥＧを維持できる。例えば、プリレギュレータ部１０は、電圧ＶＤＤＸの最低電圧が０Ｖより大きくなるように、電圧ＶＤＤＸの振幅を制御する。この場合、電源電圧ＶＤＤが０Ｖを下回る車載装置においても有効である。 Since the pre-regulator unit 10 of this example reduces the amplitude of the voltage VDDX from the amplitude of the power supply voltage VDD, the regulator voltage VREG can be maintained even if the power supply voltage VDD is significantly lower than the output average voltage Wave. For example, the pre-regulator unit 10 controls the amplitude of the voltage VDDX so that the minimum voltage of the voltage VDDX is larger than 0V. In this case, it is also effective in an in-vehicle device in which the power supply voltage VDD is lower than 0 V.

［比較例１］
図４は、比較例１に係るレギュレータ回路５００の構成の一例を示す。本例のレギュレータ回路５００は、レギュレータ部５２０およびキャパシタＣ３を備える。但し、レギュレータ回路５００は、プリレギュレータ部を有さない。本例では、実施例１との相違点について特に説明する。 [Comparative Example 1]
FIG. 4 shows an example of the configuration of the regulator circuit 500 according to Comparative Example 1. The regulator circuit 500 of this example includes a regulator unit 520 and a capacitor C3. However, the regulator circuit 500 does not have a pre-regulator portion. In this example, the difference from the first embodiment will be particularly described.

レギュレータ部５２０は、電源端子に直接接続されている。即ち、レギュレータ部５２０には、振幅の低減されていない電源電圧ＶＤＤがそのまま入力されている。レギュレータ部５２０は、電源電圧ＶＤＤに応じてレギュレータ電圧ＶＲＥＧを出力する。即ち、レギュレータ部５２０は、電源電圧ＶＤＤがノイズにより揺れた場合、電源電圧ＶＤＤの影響を受やすい。 The regulator unit 520 is directly connected to the power supply terminal. That is, the power supply voltage VDD whose amplitude is not reduced is input to the regulator unit 520 as it is. The regulator unit 520 outputs the regulator voltage VREG according to the power supply voltage VDD. That is, when the power supply voltage VDD fluctuates due to noise, the regulator unit 520 is easily affected by the power supply voltage VDD.

図５は、レギュレータ回路５００の動作の一例を示す。縦軸は、電圧［Ｖ］を示し、横軸は、時間［Ｔｉｍｅ］を示す。グラフの各曲線は、電源電圧ＶＤＤおよびレギュレータ電圧ＶＲＥＧを示す。 FIG. 5 shows an example of the operation of the regulator circuit 500. The vertical axis represents the voltage [V], and the horizontal axis represents the time [Time]. Each curve in the graph shows the power supply voltage VDD and the regulator voltage VREG.

本例の電源電圧ＶＤＤは、図３の場合と同様に、予め定められた周期を有し、平均電圧がＶａｖｅとなる。電源電圧ＶＤＤの最大電圧がＶｈｉｇｈであり、最低電圧がＶｌｏｗである。例えば、平均電圧Ｖａｖｅは、定常的に必要な電源電圧ＶＤＤの値である。 The power supply voltage VDD of this example has a predetermined period and the average voltage is Wave, as in the case of FIG. The maximum voltage of the power supply voltage VDD is Vhigh, and the minimum voltage is Vlow. For example, the average voltage Vave is a value of the power supply voltage VDD that is constantly required.

レギュレータ電圧ＶＲＥＧは、一定値となるように制御されている。レギュレータ電圧ＶＲＥＧは、電源電圧ＶＤＤが予め定められた電圧以下となった場合に、電源電圧ＶＤＤに応じて低下する。特に、本例のレギュレータ電圧ＶＲＥＧは、振幅が低減されていない電源電圧ＶＤＤに基づくので、電源電圧ＶＤＤの影響を受けやすい。例えば、電源電圧ＶＤＤの振幅が変動することにより、電源電圧ＶＤＤが０Ｖを下回った場合、レギュレータ回路５００は、レギュレータ電圧ＶＲＥＧを一定に維持できなくなる。このように、レギュレータ回路５００が出力するレギュレータ電圧ＶＲＥＧは、電源電圧ＶＤＤの振幅に大きく依存する。 The regulator voltage VREG is controlled to be a constant value. The regulator voltage VREG decreases according to the power supply voltage VDD when the power supply voltage VDD becomes a predetermined voltage or less. In particular, since the regulator voltage VREG of this example is based on the power supply voltage VDD whose amplitude is not reduced, it is easily affected by the power supply voltage VDD. For example, when the power supply voltage VDD falls below 0V due to the fluctuation of the amplitude of the power supply voltage VDD, the regulator circuit 500 cannot maintain the regulator voltage VREG constant. As described above, the regulator voltage VREG output by the regulator circuit 500 largely depends on the amplitude of the power supply voltage VDD.

［実施例２］
図６は、実施例２に係るレギュレータ回路１００の構成の一例を示す。プリレギュレータ部１０は、バイアス部１１、切替部１２、キャパシタＣ１，Ｃ２および抵抗Ｒ１を備える。本例の切替部１２は、ダイオード接続されたトランジスタＮＭＯＳ１を備える。即ち、本例のプリレギュレータ部１０は、実施例１に係るプリレギュレータ部１０と、抵抗Ｒ１を更に備える点で相違する。本例では、実施例１に係るプリレギュレータ部１０と異なる点について主に説明する。 [Example 2]
FIG. 6 shows an example of the configuration of the regulator circuit 100 according to the second embodiment. The pre-regulator unit 10 includes a bias unit 11, a switching unit 12, capacitors C1 and C2, and a resistor R1. The switching unit 12 of this example includes a diode-connected transistor NMOS1. That is, the pre-regulator section 10 of this example is different from the pre-regulator section 10 according to the first embodiment in that the resistor R1 is further provided. In this example, the points different from the pre-regulator unit 10 according to the first embodiment will be mainly described.

抵抗Ｒ１は、電源電圧ＶＤＤの振幅を低減するために用いられる。抵抗Ｒ１は、電圧ＶＤＤＸに設定された電源端子と、トランジスタＮＭＯＳ１のドレイン端子との間に設けられる。本例のプリレギュレータ部１０は、抵抗Ｒ１の抵抗の大きさおよびトランジスタＮＭＯＳ１のインピーダンスに応じて、電源電圧ＶＤＤの振幅を低減する。抵抗Ｒ１の大きさは、プリレギュレータ部１０により低減させる振幅の大きさおよびトランジスタＮＭＯＳ１の特性に応じて適宜設定されてよい。 The resistor R1 is used to reduce the amplitude of the power supply voltage VDD. The resistor R1 is provided between the power supply terminal set to the voltage VDDX and the drain terminal of the transistor NMOS1. The pre-regulator unit 10 of this example reduces the amplitude of the power supply voltage VDD according to the magnitude of the resistance of the resistor R1 and the impedance of the transistor NMOS1. The magnitude of the resistor R1 may be appropriately set according to the magnitude of the amplitude reduced by the pre-regulator unit 10 and the characteristics of the transistor NMOS1.

本例のレギュレータ回路１００は、レギュレータ部２０に振幅を低減した電源電圧ＶＤＤを入力するので、実施例１に係るレギュレータ回路１００と同様に、電源電圧ＶＤＤが出力の平均電圧Ｖａｖｅを大きく下回ってもレギュレータ電圧ＶＲＥＧを維持できる。例えば、プリレギュレータ部１０は、電圧ＶＤＤＸの最低電圧が０Ｖより大きくなるように、電圧ＶＤＤＸの振幅を制御する。 Since the regulator circuit 100 of this example inputs the power supply voltage VDD with the amplitude reduced to the regulator unit 20, even if the power supply voltage VDD is significantly lower than the output average voltage Wave, as in the regulator circuit 100 of the first embodiment. The regulator voltage VREG can be maintained. For example, the pre-regulator unit 10 controls the amplitude of the voltage VDDX so that the minimum voltage of the voltage VDDX is larger than 0V.

図７は、実施例２に係るレギュレータ回路１００の具体的な構成の一例を示す。本例のバイアス部１１は、ツェナーダイオードＺＤ、抵抗Ｒ２，Ｒ３およびキャパシタＣ４を備える。本例では、実施例１に係るレギュレータ回路１００と相違する点について主に説明する。キャパシタＣ４は、第４容量部の一例である。 FIG. 7 shows an example of a specific configuration of the regulator circuit 100 according to the second embodiment. The bias portion 11 of this example includes a Zener diode ZD, resistors R2 and R3, and a capacitor C4. In this example, the differences from the regulator circuit 100 according to the first embodiment will be mainly described. The capacitor C4 is an example of the fourth capacitance section.

ツェナーダイオードＺＤは、一端を予め定められた電圧に設定する。例えば、ツェナーダイオードＺＤの一端は、５Ｖに設定される。抵抗Ｒ２は、電源端子とツェナーダイオードの一端との間に設けられる。これにより、ツェナーダイオードＺＤの一端には、抵抗Ｒ２を介して電源電圧ＶＤＤが入力される。 One end of the Zener diode ZD is set to a predetermined voltage. For example, one end of the Zener diode ZD is set to 5V. The resistor R2 is provided between the power supply terminal and one end of the Zener diode. As a result, the power supply voltage VDD is input to one end of the Zener diode ZD via the resistor R2.

また、ツェナーダイオードＺＤの一端は、抵抗Ｒ３およびキャパシタＣ４により構成されるローパスフィルタ回路を介してトランジスタＮＭＯＳ１のゲート端子に接続される。本例の抵抗Ｒ３は、抵抗Ｒ２とツェナーダイオードＺＤの一端との間の接続ノードと、トランジスタＮＭＯＳ１のゲート端子との間に設けられる。また、キャパシタＣ４は、一端が抵抗Ｒ２とツェナーダイオードＺＤの一端との間の接続ノードと、抵抗Ｒ３との間に接続され、他端が予め定められた基準電圧に設定される。これにより、バイアス部１１は、トランジスタＮＭＯＳ１のゲート端子を電圧ＶＸに設定する。 Further, one end of the Zener diode ZD is connected to the gate terminal of the transistor NMOS1 via a low-pass filter circuit composed of a resistor R3 and a capacitor C4. The resistor R3 of this example is provided between the connection node between the resistor R2 and one end of the Zener diode ZD and the gate terminal of the transistor NMOS1. Further, one end of the capacitor C4 is connected between the connection node between the resistor R2 and one end of the Zener diode ZD and the resistor R3, and the other end is set to a predetermined reference voltage. As a result, the bias unit 11 sets the gate terminal of the transistor NMOS1 to the voltage VX.

レギュレータ部２０は、トランジスタＮＭＯＳ２を備える。トランジスタＮＭＯＳ２のドレイン端子は、トランジスタＮＭＯＳ１のソース端子と、キャパシタＣ１の一端に接続されている。また、トランジスタＮＭＯＳ２のソース端子の電圧がレギュレータ電圧ＶＲＥＧとなる。トランジスタＮＭＯＳ２は、リニアレギュレータの一例である。 The regulator unit 20 includes a transistor NMOS 2. The drain terminal of the transistor NMOS 2 is connected to the source terminal of the transistor NMOS 1 and one end of the capacitor C1. Further, the voltage of the source terminal of the transistor NMOS 2 becomes the regulator voltage VREG. The transistor NMOS2 is an example of a linear regulator.

本例のレギュレータ回路１００は、レギュレータ部２０に振幅を低減した電源電圧ＶＤＤを入力するので、実施例１に係るレギュレータ回路１００と同様に、電源電圧ＶＤＤが出力の平均電圧Ｖａｖｅを大きく下回ってもレギュレータ電圧ＶＲＥＧを維持できる。 Since the regulator circuit 100 of this example inputs the power supply voltage VDD with the amplitude reduced to the regulator unit 20, even if the power supply voltage VDD is significantly lower than the output average voltage Wave, as in the regulator circuit 100 of the first embodiment. The regulator voltage VREG can be maintained.

［実施例３］
図８は、実施例３に係るレギュレータ回路１００の構成の一例を示す。本例のプリレギュレータ部１０は、切替部１２およびキャパシタＣ１を備える。本例の切替部１２は、ダイオード接続されたトランジスタＮＭＯＳ３を備える。但し、本例のプリレギュレータ部１０は、バイアス部１１およびキャパシタＣ２を有さない点で実施例１に係るレギュレータ回路１００と相違する。本例では、実施例１に係るレギュレータ回路１００と相違する点について主に説明する。 [Example 3]
FIG. 8 shows an example of the configuration of the regulator circuit 100 according to the third embodiment. The pre-regulator unit 10 of this example includes a switching unit 12 and a capacitor C1. The switching unit 12 of this example includes a diode-connected transistor NMOS 3. However, the pre-regulator section 10 of this example is different from the regulator circuit 100 according to the first embodiment in that it does not have the bias section 11 and the capacitor C2. In this example, the differences from the regulator circuit 100 according to the first embodiment will be mainly described.

トランジスタＮＭＯＳ３は、ダイオード接続されている。即ち、トランジスタＮＭＯＳ３のゲート端子がトランジスタＮＭＯＳ３のドレイン端子と電気的に接続されている。これにより、トランジスタＮＭＯＳ３は、電源電圧ＶＤＤがトランジスタＮＭＯＳ３の閾値電圧Ｖｔｈを超えたか否かにより、電源端子とレギュレータ部２０との接続を切り替える。電源電圧ＶＤＤがトランジスタＮＭＯＳ３の閾値電圧Ｖｔｈを超えると、トランジスタＮＭＯＳ３の特性に応じた電流が流れ、レギュレータ部２０に電圧ＶＤＤＸを与える。一方、電源電圧ＶＤＤがトランジスタＮＭＯＳ３の閾値電圧Ｖｔｈ以下の場合、トランジスタＮＭＯＳ３には電流が流れず、キャパシタＣ１に蓄積された電荷に応じてレギュレータ部２０に電圧ＶＤＤＸを与える。 The transistor NMOS3 is diode-connected. That is, the gate terminal of the transistor NMOS 3 is electrically connected to the drain terminal of the transistor NMOS 3. As a result, the transistor NMOS3 switches the connection between the power supply terminal and the regulator unit 20 depending on whether or not the power supply voltage VDD exceeds the threshold voltage Vth of the transistor NMOS3. When the power supply voltage VDD exceeds the threshold voltage Vth of the transistor NMOS3, a current corresponding to the characteristics of the transistor NMOS3 flows, and the voltage VDDX is given to the regulator unit 20. On the other hand, when the power supply voltage VDD is equal to or lower than the threshold voltage Vth of the transistor NMOS3, no current flows through the transistor NMOS3, and the voltage VDDX is applied to the regulator unit 20 according to the electric charge accumulated in the capacitor C1.

本例のレギュレータ回路１００は、レギュレータ部２０に振幅を低減した電源電圧ＶＤＤを入力するので、実施例１に係るレギュレータ回路１００と同様に、電源電圧ＶＤＤが出力の平均電圧Ｖａｖｅを大きく下回ってもレギュレータ電圧ＶＲＥＧを維持できる。また、本例のレギュレータ回路１００は、実施例１に係るレギュレータ回路１００よりも簡易な構成でレギュレータ電圧ＶＲＥＧを維持できる。 Since the regulator circuit 100 of this example inputs the power supply voltage VDD with reduced amplitude to the regulator unit 20, even if the power supply voltage VDD is significantly lower than the output average voltage Wave, as in the regulator circuit 100 of the first embodiment. The regulator voltage VREG can be maintained. Further, the regulator circuit 100 of this example can maintain the regulator voltage VREG with a simpler configuration than the regulator circuit 100 of the first embodiment.

［実施例４］
図９は、実施例４に係るレギュレータ回路１００の構成の一例を示す。本例のプリレギュレータ部１０は、切替部１２およびキャパシタＣ１を備える。本例の切替部１２は、ダイオードＤを備える。本例では、実施例１に係るレギュレータ回路１００と相違する点について主に説明する。 [Example 4]
FIG. 9 shows an example of the configuration of the regulator circuit 100 according to the fourth embodiment. The pre-regulator unit 10 of this example includes a switching unit 12 and a capacitor C1. The switching unit 12 of this example includes a diode D. In this example, the differences from the regulator circuit 100 according to the first embodiment will be mainly described.

ダイオードＤは、電源電圧ＶＤＤがダイオードＤの閾値電圧Ｖｔｈを超えたか否かにより、電源端子とレギュレータ部２０との接続を切り替える。ダイオードＤは、電源電圧ＶＤＤが閾値電圧Ｖｔｈを超えた場合に、電源電圧ＶＤＤに応じた電圧ＶＤＤＸをレギュレータ部２０に与える。一方、ダイオードＤは、電源電圧ＶＤＤが閾値電圧Ｖｔｈ以下の場合、電源電圧ＶＤＤに応じた電流が流れず、キャパシタＣ１に蓄積された電荷に応じて、レギュレータ部２０に電圧ＶＤＤＸを与える。 The diode D switches the connection between the power supply terminal and the regulator unit 20 depending on whether or not the power supply voltage VDD exceeds the threshold voltage Vth of the diode D. When the power supply voltage VDD exceeds the threshold voltage Vth, the diode D applies a voltage VDDX corresponding to the power supply voltage VDD to the regulator unit 20. On the other hand, when the power supply voltage VDD is equal to or lower than the threshold voltage Vth, the diode D does not allow the current corresponding to the power supply voltage VDD to flow, and applies the voltage VDDX to the regulator unit 20 according to the electric charge accumulated in the capacitor C1.

本例のレギュレータ回路１００は、レギュレータ部２０に振幅を低減した電源電圧ＶＤＤを入力するので、実施例１に係るレギュレータ回路１００と同様に、電源電圧ＶＤＤが出力の平均電圧Ｖａｖｅを大きく下回ってもレギュレータ電圧ＶＲＥＧを維持できる。また、本例のレギュレータ回路１００は、実施例１に係るレギュレータ回路１００よりも簡易な構成でレギュレータ電圧ＶＲＥＧを維持できる。 Since the regulator circuit 100 of this example inputs the power supply voltage VDD with the amplitude reduced to the regulator unit 20, even if the power supply voltage VDD is significantly lower than the output average voltage Wave, as in the regulator circuit 100 of the first embodiment. The regulator voltage VREG can be maintained. Further, the regulator circuit 100 of this example can maintain the regulator voltage VREG with a simpler configuration than the regulator circuit 100 of the first embodiment.

図１０は、出力回路１３０の構成の一例を示す。図１１は、出力回路１３０の具体的な構成の一例を示す。出力回路１３０は、電圧ＰＩＮおよび電圧ＮＩＮを入力として、電源電圧ＶＤＤにより動作する。出力回路１３０は、増幅部Ａを有する。増幅部Ａは、抵抗Ｒ３を介して電圧ＶＳＩＧＰが入力されることにより電圧ＰＩＮが与えられる。また、増幅部Ａは、抵抗Ｒ３を介して電圧ＶＳＩＧＮが入力され、抵抗Ｒ４を介して電圧ＡＧＮＤが入力されることにより電圧ＮＩＮが与えられる。出力回路１３０の増幅部Ａは、入力部、出力部および制御部１３５を有する。 FIG. 10 shows an example of the configuration of the output circuit 130. FIG. 11 shows an example of a specific configuration of the output circuit 130. The output circuit 130 operates by the power supply voltage VDD with the voltage PIN and the voltage NIN as inputs. The output circuit 130 has an amplification unit A. A voltage PIN is given to the amplification unit A by inputting a voltage VSIGP via the resistor R3. Further, the amplification unit A is given a voltage NIN by inputting a voltage VSIGN via the resistor R3 and inputting a voltage AGND via the resistor R4. The amplification unit A of the output circuit 130 includes an input unit, an output unit, and a control unit 135.

入力部は、ＰＭＯＳのトランジスタＰＭ１〜ＰＭ９、ＮＭＯＳのトランジスタＮＭ１〜ＮＭ７およびＮＭＤ１，２を備える。入力部には、センサ部１１０が検出した信号に応じた信号として、電圧ＰＩＮおよび電圧ＮＩＮが入力される。ＰＭ１，ＰＭ２，ＰＭ５，ＰＭ９のゲート端子には、ＶＢＩＡＳ１が入力される。ＰＭ３，ＰＭ４のゲート端子には、ＶＢＩＡＳ２が入力される。また、ＮＭ１およびＮＭ４のゲート端子には、ＶＢＩＡＳ３が入力される。ＮＭＤ１およびＮＭＤ２のゲート端子には、それぞれ電圧ＰＩＮおよび電圧ＮＩＮが入力される。 The input unit includes transistors PM1 to PM9 of MIMO, transistors NM1 to NM7 and NMD1 and 2 of NMOS. A voltage PIN and a voltage NIN are input to the input unit as signals corresponding to the signals detected by the sensor unit 110. VBIAS1 is input to the gate terminals of PM1, PM2, PM5, PM9. VBIAS2 is input to the gate terminals of PM3 and PM4. Further, VBIAS3 is input to the gate terminals of NM1 and NM4. A voltage PIN and a voltage NIN are input to the gate terminals of NMD1 and NMD2, respectively.

出力部は、ＰＭ１０およびＮＭ８を備える。出力部は、入力部に入力された信号に応じた信号を出力する。ＰＭ１０およびＮＭ８は、それぞれ、出力用のＰＭＯＳトランジスタと出力用のＮＭＯＳトランジスタの一例である。ＰＭ１０のゲート端子とドレイン端子との間には、抵抗ＲＣＰおよびキャパシタＣＣＰが直列に接続されている。また、ＮＭ８のゲート端子とドレイン端子との間には、抵抗ＲＣＮおよびキャパシタＣＣＮが直列に接続されている。ＰＭ１０およびＮＭ８の各ドレイン端子の間の接続ノードは出力端子に接続されている。ＰＭ１０およびＮＭ８には、出力回路１３０の出力に負荷抵抗がない限り等しい電流が流れる。なお、本明細書において、ＰＭ１０のゲート端子の電圧をＶＰＧＡＴＥとし、ＮＭ８のゲート端子の電圧をＶＮＧＡＴＥとする。 The output unit includes PM10 and NM8. The output unit outputs a signal corresponding to the signal input to the input unit. PM10 and NM8 are examples of a epitaxial transistor for output and an NMOS transistor for output, respectively. A resistor RCP and a capacitor CCP are connected in series between the gate terminal and the drain terminal of the PM10. Further, a resistor RCN and a capacitor CCN are connected in series between the gate terminal and the drain terminal of the NM8. The connection node between the drain terminals of PM10 and NM8 is connected to the output terminal. The same current flows through PM10 and NM8 unless there is a load resistance at the output of the output circuit 130. In the present specification, the voltage of the gate terminal of PM10 is VPGATE, and the voltage of the gate terminal of NM8 is VNGATE.

ＰＭ１０は、ＰＭ５のミラー電流が流れる。ＰＭ５は、ＰＭ６を介して、ＮＭ４からの電流が供給される。ＮＭ４の電流は、ゲート端子に入力されたバイアス電圧ＶＢＩＡＳ３に応じて流れる。なお、ＰＭ７は、ＰＭ６の電流をミラーしている。 The mirror current of PM5 flows through PM10. The PM5 is supplied with a current from the NM4 via the PM6. The current of the NM4 flows according to the bias voltage VBIAS3 input to the gate terminal. The PM7 mirrors the current of the PM6.

ＮＭ８は、ＮＭ５のミラー電流が流れる。ＮＭ５は、ＮＭ６を介して、ＰＭ９からの電流が供給される。ＰＭ９の電流は、ゲート端子に入力されたバイアス電圧ＶＢＩＡＳ１に応じて流れる。なお、ＮＭ７は、ＮＭ６の電流をミラーしている。 The mirror current of NM5 flows through NM8. The NM5 is supplied with a current from the PM9 via the NM6. The current of PM9 flows according to the bias voltage VBIAS1 input to the gate terminal. The NM7 mirrors the current of the NM6.

ここで、ＰＭ１０とＮＭ８は、出力部の定常状態における等しいＤＣ電流の動作時、安定したゲート・ソース間電圧ＶＧＳをそれぞれ有する。よって、ＰＭ１０のゲート・ソース間電圧ＶＧＳＰについて次式が成り立つ。
ＶＧＳＰ＝ＶＰＧＡＴＥ−ＶＤＤ
また、ＮＭ８のゲート・ソース間電圧ＶＧＳＮについて次式が成り立つ。
ＶＧＳＮ＝ＶＮＧＡＴＥ−ＧＮＤ
一例において、ＶＧＳＰは、−０．５Ｖ〜−２Ｖ程度の範囲となり、ＶＧＳＮは、０．５Ｖ〜２Ｖ程度の範囲となる。 Here, PM10 and NM8 each have a stable gate-source voltage VGS during operation of equal DC currents in the steady state of the output unit. Therefore, the following equation holds for the gate-source voltage VGSP of PM10.
VGSP = VPGATE- VDD
Further, the following equation holds for the gate-source voltage VGSN of NM8.
VGSN = VNGATE-GND
In one example, VGSP is in the range of about −0.5V to -2V, and VGSN is in the range of about 0.5V to 2V.

制御部１３５は、ＰＭ１０のゲート端子と、ＮＭ８のゲート端子との間に設けられる。制御部１３５は、ＰＭ１０のゲート端子と、ＮＭ８のゲート端子との間の電気的な接続を切り替える。制御部１３５は、ＰＤ１〜ＰＤ６およびＮＤ１〜ＮＤ６を備える。ＰＤ１〜ＰＤ６およびＮＤ１〜ＮＤ６は、ＢＣＩ（ＢｕｌｋＣｕｒｒｅｎｔＩｎｊｅｃｔｉｏｎ）耐性向上用の中耐圧ＰＭＯＳおよび中耐圧ＮＭＯＳである。 The control unit 135 is provided between the gate terminal of PM10 and the gate terminal of NM8. The control unit 135 switches the electrical connection between the gate terminal of PM10 and the gate terminal of NM8. The control unit 135 includes PD1 to PD6 and ND1 to ND6. PD1 to PD6 and ND1 to ND6 are medium-voltage MIMO and medium-voltage NMOS for improving BCI (Bulk Current Injection) resistance.

ＰＤ１〜ＰＤ６は、ゲート端子が基準電圧に設定された制御用ＰＭＯＳトランジスタである。本例の基準電圧は、ＧＮＤである。ＮＤ１〜ＮＤ６は、ゲート端子が電源電圧ＶＤＤに設定された制御用ＮＭＯＳトランジスタである。ＰＤ４およびＮＤ４は、ＰＭ１０のゲート端子とＮＭ８のゲート端子との間に設けられている。ＰＤ４およびＮＤ４は、電源電圧ＶＤＤが降下した場合に、ＰＭ１０のゲート端子とＮＭ８のゲート端子との間の接続を切り替える。これにより、ＰＭ１０に流れる電流と、ＮＭ８に流れる電流のバランスを維持できる。動作の詳細は後述する。 PD1 to PD6 are control polyclonal transistors whose gate terminals are set to a reference voltage. The reference voltage in this example is GND. ND1 to ND6 are control NMOS transistors whose gate terminals are set to the power supply voltage VDD. PD4 and ND4 are provided between the gate terminal of PM10 and the gate terminal of NM8. The PD4 and ND4 switch the connection between the gate terminal of PM10 and the gate terminal of NM8 when the power supply voltage VDD drops. As a result, the balance between the current flowing through the PM10 and the current flowing through the NM8 can be maintained. The details of the operation will be described later.

本例の出力回路１３０は、制御部１３５を有するので、ゲート・ソース間電圧ＶＧＳＰを一定に保持できる。よって、出力回路１３０は、ＰＭ１０に流れる電流と、ＮＭ８に流れる電流のバランスを取ることができる。これにより、出力回路１３０の出力の平均電圧が維持される。 Since the output circuit 130 of this example has the control unit 135, the gate-source voltage VGSP can be kept constant. Therefore, the output circuit 130 can balance the current flowing through the PM 10 and the current flowing through the NM 8. As a result, the average voltage of the output of the output circuit 130 is maintained.

なお、本例の出力回路１３０は、フォールデットカスコード型の演算増幅器による構成を用いて説明した。但し、本明細書に係る出力回路１３０は、その他の任意の演算増幅器で構成されてよい。 The output circuit 130 of this example has been described using a configuration using a folded cascode type operational amplifier. However, the output circuit 130 according to the present specification may be configured by any other operational amplifier.

図１２は、比較例に係る出力回路５３０を示す。本例の出力回路５３０は、制御部１３５を有さない点で、出力回路１３０と異なる。その他の構成は出力回路１３０と基本的に同一である。本例の出力回路５３０は、制御部１３５を備えないので、電源電圧ＶＤＤが降下した場合にゲート・ソース間電圧ＶＧＳＰが一定に保持されていない。これにより、ＰＭ１０に流れる電流と、ＮＭ８に流れる電流のバランスが取れなくなり、結果として出力回路５３０の出力の平均電圧が低下する。 FIG. 12 shows an output circuit 530 according to a comparative example. The output circuit 530 of this example differs from the output circuit 130 in that it does not have a control unit 135. Other configurations are basically the same as the output circuit 130. Since the output circuit 530 of this example does not include the control unit 135, the gate-source voltage VGSP is not kept constant when the power supply voltage VDD drops. As a result, the current flowing through the PM 10 and the current flowing through the NM 8 cannot be balanced, and as a result, the average voltage of the output of the output circuit 530 decreases.

図１３は、ＰＭ１０およびＮＭ８の各ゲート端子間の電流経路を示す。本例では、出力回路５３０の構成の一部を示している。ＰＭ１０およびＮＭ８は、出力段であり、出力回路５３０の外部の負荷を駆動するため、比較的大きなサイズのＭＯＳが使用されている。そのため、ＰＭ１０およびＮＭ８のゲート・ソース間の寄生容量Ｃｇｓｐ，Ｃｇｓｎは大きい。 FIG. 13 shows a current path between the gate terminals of PM10 and NM8. In this example, a part of the configuration of the output circuit 530 is shown. The PM10 and NM8 are output stages, and in order to drive an external load of the output circuit 530, a relatively large size MOS is used. Therefore, the parasitic capacitances Cgsp and Cgsn between the gate and source of PM10 and NM8 are large.

ＢＣＩ印加時、ゲート電圧ＶＰＧＡＴＥは、ゲート・ソース間電圧を維持して電源電圧ＶＤＤに追従して動作しようとする。電源電圧ＶＤＤのノイズは、Ｃｇｓｐを介しＶＰＧＡＴＥに伝わる。そして、ＮＭ７およびＰＭ７を介してゲート電圧ＶＮＧＡＴＥに付くゲート・ソース間容量Ｃｇｓｎの電圧分割が生じると、ゲート・ソース間電圧ＶＧＳＰの維持ができなくなる。これにより、ＰＭ１０に流れる電流が低下する。よって、電流バランスがＰＭ１０＜ＮＭ８となり、出力回路５３０の出力の平均電圧が低下する。 When BCI is applied, the gate voltage VPGATE tries to operate following the power supply voltage VDD while maintaining the gate-source voltage. The noise of the power supply voltage VDD is transmitted to VPGATE via Cgsp. Then, when the voltage division of the gate-source capacitance Cgsn attached to the gate voltage VNGATE occurs via the NM7 and PM7, the gate-source voltage VGSP cannot be maintained. As a result, the current flowing through the PM 10 is reduced. Therefore, the current balance becomes PM10 <NM8, and the average voltage of the output of the output circuit 530 decreases.

図１４は、出力回路１３０がＶＰＧＡＴＥの低下を防止する概念図を示す。制御部１３５は、矢印のパスを分断し、出力段のＰＭ１０のゲート・ソース間電圧ＶＧＳＰを維持している。 FIG. 14 shows a conceptual diagram in which the output circuit 130 prevents a decrease in VPGATE. The control unit 135 divides the path indicated by the arrow and maintains the gate-source voltage VGSP of PM10 in the output stage.

ＮＤ４は、ゲート端子が電源電圧ＶＤＤに設定されたＮＭＯＳトランジスタである。ＮＤ４は、ＰＭ１０のゲート端子とＮＭ８のゲート端子との間の接続を遮断する。ＮＤ４のゲート端子は、電源電圧ＶＤＤに設定されているので、電源電圧ＶＤＤの低下によりオン抵抗が上昇する。例えば、ゲート電圧ＶＮＧＡＴＥ（＝ＶＧＳＮ）は通常０．５Ｖ〜２Ｖであるので、電源電圧ＶＤＤが３Ｖ以下になると、ゲート・ソース間電圧ＶＧＳが閾値電圧Ｖｔｈを下回り、オフとなる。このように、ＮＤ４の追加により、ゲート・ソース間容量Ｃｇｓｐの電荷が維持される。よって、電源電圧ＶＤＤが３Ｖ以下の領域において、定常状態のゲート・ソース電圧ＶＧＳＰを維持できるので、出力端子の平均電圧の低下を抑制できる。 ND4 is an NMOS transistor whose gate terminal is set to the power supply voltage VDD. The ND4 cuts off the connection between the gate terminal of PM10 and the gate terminal of NM8. Since the gate terminal of the ND4 is set to the power supply voltage VDD, the on-resistance increases as the power supply voltage VDD decreases. For example, since the gate voltage VNGATE (= VGSN) is usually 0.5 V to 2 V, when the power supply voltage VDD becomes 3 V or less, the gate-source voltage VGS falls below the threshold voltage Vth and turns off. Thus, the addition of ND4 maintains the charge of the gate-source capacitance Cgsp. Therefore, since the gate / source voltage VGSP in the steady state can be maintained in the region where the power supply voltage VDD is 3 V or less, it is possible to suppress a decrease in the average voltage of the output terminals.

ＰＤ４は、ゲート端子がＧＮＤに設定されたＰＭＯＳトランジスタである。ゲート電圧ＶＰＧＡＴＥは、電源電圧ＶＤＤに対して−０．５Ｖ〜−２Ｖの電圧であるので、電源電圧ＶＤＤが０Ｖ以下まで低下すると、ゲート電圧ＶＰＧＡＴＥは−０．５Ｖ〜−２Ｖまで低下する必要がある。ＰＤ４がないと、ＮＭ７の寄生ダイオードにより、ゲート電圧ＶＰＧＡＴＥは−１Ｖまでしか低下できない。よって、ゲート電圧ＶＰＧＡＴＥは−０．５Ｖ〜−１Ｖの範囲で変動する。これにより、出力端子の平均電圧が低下する。 PD4 is a epitaxial transistor whose gate terminal is set to GND. Since the gate voltage VPGATE is a voltage of -0.5V to -2V with respect to the power supply voltage VDD, when the power supply voltage VDD drops to 0V or less, the gate voltage VPGATE needs to drop to -0.5V to -2V. is there. Without PD4, the gate voltage VPGATE can only drop to -1V due to the parasitic diode of NM7. Therefore, the gate voltage VPGATE fluctuates in the range of −0.5V to -1V. As a result, the average voltage of the output terminals drops.

電源電圧ＶＤＤが−１Ｖまで低下すると、ゲート電圧ＶＰＧＡＴＥは−１Ｖとなり、ＶＧＳ＝０Ｖとなり、ＰＭ１０には電流が流れなくなる。よって、出力端子の電圧がＧＮＤレベルに張り付いてしまう。電源電圧ＶＤＤが３Ｖ〜５Ｖの区間はＰＤ４およびＮＤ４が共に線形領域動作として、小さなオン抵抗で動作する。 When the power supply voltage VDD drops to -1V, the gate voltage VPGATE becomes -1V, VGS = 0V, and no current flows through PM10. Therefore, the voltage of the output terminal sticks to the GND level. In the section where the power supply voltage VDD is 3V to 5V, both PD4 and ND4 operate in a linear region with a small on-resistance.

電源電圧ＶＤＤが０Ｖ〜３Ｖの区間では、制御部１３５が有するＮＤ４のオフ動作により、電圧パスを分断する。また、電源電圧ＶＤＤが０Ｖ以下の区間では、制御部１３５が有するＰＤ４により、ＮＭ７のようなＧＮＤに寄生ダイオードが付く素子から分断する。これにより、ゲート電圧ＶＰＧＡＴＥはどの電圧状態でもゲート・ソース間容量Ｃｇｓｐの電荷を維持できるので、ＢＣＩ印加時において、出力段の定常状態のＤＣ電流を平均的に維持できる。 In the section where the power supply voltage VDD is 0V to 3V, the voltage path is divided by the off operation of the ND4 of the control unit 135. Further, in the section where the power supply voltage VDD is 0 V or less, the PD4 of the control unit 135 separates the element such as the NM7 from the element having the parasitic diode attached to the GND. As a result, the gate voltage VPGATE can maintain the charge of the gate-source capacitance Cgsp in any voltage state, so that the DC current in the steady state of the output stage can be maintained on average when BCI is applied.

本例の出力回路１３０は、ＰＭ１０のゲート端子をＢＣＩ印加時にハイインピーダンスに設定でき、ＢＣＩ印加時にゲート・ソース間電圧の電位をＣｇｓｐで保持できる。これにより、出力回路１３０は、出力の平均電圧を維持できる。 In the output circuit 130 of this example, the gate terminal of PM10 can be set to high impedance when BCI is applied, and the potential of the gate-source voltage can be held by Cgsp when BCI is applied. As a result, the output circuit 130 can maintain the average voltage of the output.

図１５Ａは、実施例に係る出力回路１３０の縦構造の一例を示す。同図は、ＰＭ２，ＰＭ４，ＰＤ４，ＮＤ４，ＮＭ７の縦構造について示している。本例では、ＶＤＤ＝５Ｖ動作時について示している。ＰＭ２，ＰＭ４，ＰＤ４，ＮＤ４，ＮＭ７は、Ｐ型基板に形成されている。ＰＭ２，ＰＭ４，ＰＤ４は、Ｐ型基板内に形成されたＮ型ウェル内に形成されている。ＶＤＤ＝５Ｖ動作時、ゲート電圧ＶＰＧＡＴＥは、４Ｖに設定されている。そのため、ＶＤＤ＝５Ｖ動作時では、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分が１Ｖになっている。 FIG. 15A shows an example of the vertical structure of the output circuit 130 according to the embodiment. The figure shows the vertical structure of PM2, PM4, PD4, ND4, NM7. In this example, it is shown at the time of VDD = 5V operation. PM2, PM4, PD4, ND4, and NM7 are formed on a P-type substrate. PM2, PM4, and PD4 are formed in the N-type well formed in the P-type substrate. When VDD = 5V operation, the gate voltage VPGATE is set to 4V. Therefore, when VDD = 5V operation, the difference between the power supply voltage VDD and the gate voltage VPGATE is 1V.

図１５Ｂは、比較例に係る出力回路５３０の縦構造の一例を示す。同図は、ＰＭ２，ＰＭ４，ＮＭ７の縦構造について示している。本例では、ＶＤＤ＝５Ｖ動作時について示している。ＰＭ２，ＰＭ４，ＮＭ７は、Ｐ型基板上に形成されている。ＰＭ２，ＰＭ４は、Ｐ型基板内に形成されたＮウェルに形成されている。ＶＤＤ＝５Ｖ動作時、ゲート電圧ＶＰＧＡＴＥは、４Ｖに設定されている。そのため、ＶＤＤ＝５Ｖ動作時では、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分が１Ｖになっている。即ち、ＶＤＤ＝５Ｖ動作時では、出力回路１３０と出力回路５３０とで、ＰＭ１０のゲート・ソース間電圧に差異がない。 FIG. 15B shows an example of the vertical structure of the output circuit 530 according to the comparative example. The figure shows the vertical structure of PM2, PM4, and NM7. In this example, it is shown at the time of VDD = 5V operation. PM2, PM4, and NM7 are formed on a P-type substrate. PM2 and PM4 are formed in N wells formed in the P-type substrate. When VDD = 5V operation, the gate voltage VPGATE is set to 4V. Therefore, when VDD = 5V operation, the difference between the power supply voltage VDD and the gate voltage VPGATE is 1V. That is, when VDD = 5V operation, there is no difference in the gate-source voltage of PM10 between the output circuit 130 and the output circuit 530.

図１６Ａは、実施例に係るＰＭ２，ＰＭ４，ＰＤ４，ＮＤ４，ＮＭ７の縦構造の一例を示す。本例では、ＶＤＤ＝１０Ｖ動作時について示している。ＶＤＤ＝１０Ｖ動作時、ゲート電圧ＶＰＧＡＴＥは、８Ｖに設定されている。そのため、ＶＤＤ＝１０Ｖ動作時では、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分が２Ｖになっている。 FIG. 16A shows an example of the vertical structure of PM2, PM4, PD4, ND4, and NM7 according to the embodiment. In this example, it is shown at the time of VDD = 10V operation. When VDD = 10V operation, the gate voltage VPGATE is set to 8V. Therefore, when VDD = 10V is operated, the difference between the power supply voltage VDD and the gate voltage VPGATE is 2V.

図１６Ｂは、比較例に係るＰＭ２，ＰＭ４，ＮＭ７の縦構造の一例を示す。本例では、ＶＤＤ＝１０Ｖ動作時について示している。ＶＤＤ＝１０Ｖ動作時、ゲート電圧ＶＰＧＡＴＥは、８Ｖに設定されている。そのため、ＶＤＤ＝１０Ｖ動作時では、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分が２Ｖになっている。即ち、ＶＤＤ＝１０Ｖ動作時では、出力回路１３０と出力回路５３０とで、ＰＭ１０のゲート・ソース間電圧に差異がない。 FIG. 16B shows an example of the vertical structure of PM2, PM4, and NM7 according to the comparative example. In this example, it is shown at the time of VDD = 10V operation. When VDD = 10V operation, the gate voltage VPGATE is set to 8V. Therefore, when VDD = 10V is operated, the difference between the power supply voltage VDD and the gate voltage VPGATE is 2V. That is, when VDD = 10V operation, there is no difference in the gate-source voltage of PM10 between the output circuit 130 and the output circuit 530.

図１７Ａは、実施例に係るＰＭ２，ＰＭ４，ＰＤ４，ＮＤ４，ＮＭ７の縦構造の一例を示す。本例では、ＶＤＤ＝１０Ｖから０Ｖへの変動時の動作について示している。ＶＤＤ＝１０Ｖから０Ｖへの変動時、ゲート電圧ＶＰＧＡＴＥは、８Ｖから−１Ｖに変動している。そのため、ＶＤＤ＝１０Ｖから０Ｖへの変動時では、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分がΔ２ＶからΔ１Ｖに変動している。そのため、本例では、電源電圧ＶＤＤが０Ｖに低下した場合であっても、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分をΔ１Ｖで維持している。 FIG. 17A shows an example of the vertical structure of PM2, PM4, PD4, ND4, and NM7 according to the embodiment. In this example, the operation at the time of fluctuation from VDD = 10V to 0V is shown. When the VDD = 10V to 0V, the gate voltage VPGATE fluctuates from 8V to -1V. Therefore, when the VDD = 10V to 0V, the difference between the power supply voltage VDD and the gate voltage VPGATE fluctuates from Δ2V to Δ1V. Therefore, in this example, even when the power supply voltage VDD drops to 0V, the difference between the power supply voltage VDD and the gate voltage VPGATE is maintained at Δ1V.

図１７Ｂは、比較例に係るＰＭ２，ＰＭ４，ＮＭ７の縦構造の一例を示す。本例では、ＶＤＤ＝１０Ｖから０Ｖへの変動時の動作について示している。ＶＤＤ＝１０Ｖから０Ｖへの変動時、ゲート電圧ＶＰＧＡＴＥは、８Ｖから−０．６Ｖに変動している。そのため、ＶＤＤ＝１０Ｖから０Ｖへの変動時では、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分が２Ｖから０．６Ｖに変動している。即ち、出力回路５３０では、電源電圧ＶＤＤが０Ｖに低下した場合に、ＰＭ１０のゲート・ソース間電圧を維持できなくなる。 FIG. 17B shows an example of the vertical structure of PM2, PM4, and NM7 according to the comparative example. In this example, the operation at the time of fluctuation from VDD = 10V to 0V is shown. When the VDD = 10V to 0V, the gate voltage VPGATE fluctuates from 8V to −0.6V. Therefore, when the VDD = 10V to 0V, the difference between the power supply voltage VDD and the gate voltage VPGATE fluctuates from 2V to 0.6V. That is, in the output circuit 530, when the power supply voltage VDD drops to 0V, the gate-source voltage of PM10 cannot be maintained.

よって、出力回路１３０は、制御部１３５を有することにより、電源電圧ＶＤＤとゲート電圧ＶＰＧＡＴＥとの差分を維持する。即ち、ＰＭ１０のゲート・ソース間電圧が維持されるので、ＰＭ１０とＮＭ８の電流のバランスを取ることができ、結果として、出力回路１３０の出力の平均電圧を維持できる。 Therefore, the output circuit 130 maintains the difference between the power supply voltage VDD and the gate voltage VPGATE by having the control unit 135. That is, since the gate-source voltage of PM10 is maintained, the currents of PM10 and NM8 can be balanced, and as a result, the average voltage of the output of the output circuit 130 can be maintained.

なお、本明細書に係るセンサ回路２００は、車載装置に用いられてよい。センサ回路２００は、車載装置に接続されたハーネスに強い電磁界ノイズが誘起して、電源電圧ＶＤＤが揺れた場合であっても、出力の平均値を維持できる。これにより、センサ回路２００は、車載の仕様でノイズが入ったとしても安定して動作できる。 The sensor circuit 200 according to the present specification may be used in an in-vehicle device. The sensor circuit 200 can maintain the average value of the output even when the power supply voltage VDD fluctuates due to strong electromagnetic noise induced in the harness connected to the in-vehicle device. As a result, the sensor circuit 200 can operate stably even if noise is included in the vehicle-mounted specifications.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 Although the present invention has been described above using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It will be apparent to those skilled in the art that various changes or improvements can be made to the above embodiments. It is clear from the description of the claims that such modified or improved forms may also be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of operations, procedures, steps, steps, etc. in the devices, systems, programs, and methods shown in the claims, specification, and drawings is particularly "before" and "prior to". It should be noted that it can be realized in any order unless the output of the previous process is used in the subsequent process. Even if the scope of claims, the specification, and the operation flow in the drawings are explained using "first", "next", etc. for convenience, it means that it is essential to carry out in this order. It's not a thing.

１０・・・プリレギュレータ部、１１・・・バイアス部、１２・・・切替部、２０・・・レギュレータ部、１００・・・レギュレータ回路、１１０・・・センサ部、１２０・・・集積回路、１３０・・・出力回路、１３５・・・制御部、２００・・・センサ回路、５００・・・レギュレータ回路、５２０・・・レギュレータ部、５３０・・・出力回路 10 ... pre-regulator section, 11 ... bias section, 12 ... switching section, 20 ... regulator section, 100 ... regulator circuit, 110 ... sensor section, 120 ... integrated circuit, 130 ... output circuit, 135 ... control unit, 200 ... sensor circuit, 500 ... regulator circuit, 520 ... regulator unit, 530 ... output circuit

Claims

電源電圧が入力され、前記電源電圧の振幅を低減して出力するプリレギュレータ部と、
振幅が低減された前記電源電圧により動作するレギュレータ部と、
を有するレギュレータ回路と、
前記レギュレータ回路の出力に応じて動作するセンサ部と、
前記電源電圧で動作し、前記センサ部の出力を外部に出力する出力回路と
を備え、
前記出力回路は、
前記センサ部からの信号が入力される入力部と、
出力用ＰＭＯＳトランジスタおよび出力用ＮＭＯＳトランジスタを有し、前記入力部に入力された信号に応じた信号を出力する出力部と、
前記出力用ＰＭＯＳトランジスタのゲート端子と、前記出力用ＮＭＯＳトランジスタのゲート端子との間に設けられ、入力される前記電源電圧または入力される予め定められた基準電圧の変動に応じて前記出力用ＰＭＯＳトランジスタのゲート端子と、前記出力用ＮＭＯＳトランジスタのゲート端子との間の電気的な接続を切り替える制御部と、を有し、
前記出力回路に入力される前記電源電圧は、前記レギュレータ回路を介さずに入力される
センサ回路。 A pre-regulator unit that receives a power supply voltage, reduces the amplitude of the power supply voltage, and outputs it.
A regulator unit that operates with the power supply voltage with reduced amplitude, and
With a regulator circuit,
A sensor unit that operates according to the output of the regulator circuit,
It is equipped with an output circuit that operates at the power supply voltage and outputs the output of the sensor unit to the outside.
The output circuit
An input unit into which a signal from the sensor unit is input and an input unit
An output unit having an output MIMO transistor and an output NMOS transistor and outputting a signal corresponding to the signal input to the input unit, and an output unit.
The output MIMO is provided between the gate terminal of the output MIMO transistor and the gate terminal of the output NMOS transistor, and is provided according to fluctuations in the input power supply voltage or the input predetermined reference voltage. It has a control unit that switches the electrical connection between the gate terminal of the transistor and the gate terminal of the output NMOS transistor.
Said power supply voltage input to the output circuit, a sensor circuit that is inputted not through the regulator circuit.

前記制御部は、
前記電源電圧、または前記基準電圧が予め定められた電圧値よりも低下した場合に前記出力用ＰＭＯＳトランジスタのゲート端子と、前記出力用ＮＭＯＳトランジスタのゲート端子との間の電気的な接続を切り離す
請求項１に記載のセンサ回路。 The control unit
A request to disconnect the electrical connection between the gate terminal of the output MIMO transistor and the gate terminal of the output NMOS transistor when the power supply voltage or the reference voltage becomes lower than a predetermined voltage value. Item 1. The sensor circuit according to item 1.

前記制御部は、
ゲート端子が予め定められた基準電圧に設定された制御用ＰＭＯＳトランジスタと、
ゲート端子が前記電源電圧に設定された制御用ＮＭＯＳトランジスタと
を備える
請求項１または２に記載のセンサ回路。 The control unit
A control polyclonal transistor whose gate terminal is set to a predetermined reference voltage, and
The sensor circuit according to claim 1 or 2, wherein the gate terminal includes a control NMOS transistor whose power supply voltage is set.