JP6871722B2 - Semiconductor device - Google Patents
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Description
本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。 One aspect of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. Alternatively, one aspect of the invention relates to semiconductor wafers, modules and electronic devices.
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。 In the present specification and the like, the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics. A semiconductor device such as a transistor, a semiconductor circuit, an arithmetic unit, and a storage device are one aspect of the semiconductor device. It may be said that a display device (liquid crystal display device, light emission display device, etc.), projection device, lighting device, electro-optical device, power storage device, storage device, semiconductor circuit, image pickup device, electronic device, and the like have a semiconductor device.
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。 One aspect of the present invention is not limited to the above technical fields. One aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method. Alternatively, one aspect of the invention relates to a process, machine, manufacture, or composition of matter.
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。 In recent years, the development of semiconductor devices has been promoted, and LSIs, CPUs, and memories are mainly used. A CPU is an aggregate of semiconductor elements having a semiconductor integrated circuit (at least a transistor and a memory) separated from a semiconductor wafer and having electrodes as connection terminals formed therein.
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。 Semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards, for example, printed wiring boards, and are used as one of various electronic device components.
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 Further, a technique of constructing a transistor by using a semiconductor thin film formed on a substrate having an insulating surface is attracting attention. The transistor is widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices). Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。 Further, it is known that a transistor using an oxide semiconductor has an extremely small leakage current in a non-conducting state. For example, a low power consumption CPU that applies the characteristic that the leakage current of a transistor using an oxide semiconductor is low is disclosed (see Patent Document 1).
また、トランジスタのキャリア移動度の向上を目的として、電子親和力（または伝導帯下端準位）が異なる酸化物半導体層を積層させる技術が開示されている（特許文献２及び特許文献３参照）。
Further, for the purpose of improving the carrier mobility of the transistor, a technique for laminating oxide semiconductor layers having different electron affinities (or lower end levels of the conduction band) is disclosed (see
また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。 Further, in recent years, with the miniaturization and weight reduction of electronic devices, there is an increasing demand for integrated circuits in which transistors and the like are integrated at high density. Further, it is required to improve the productivity of semiconductor devices including integrated circuits.
本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。 One aspect of the present invention is to provide a semiconductor device having good electrical characteristics. One aspect of the present invention is to provide a semiconductor device capable of miniaturization or high integration. One aspect of the present invention is to provide a highly productive semiconductor device.
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様には、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。 One of the problems of one aspect of the present invention is to provide a semiconductor device capable of retaining data for a long period of time. One of the problems in one aspect of the present invention is to provide a semiconductor device having a high information writing speed. One aspect of the present invention is to provide a semiconductor device having a high degree of freedom in design. One of the problems of one aspect of the present invention is to provide a semiconductor device capable of suppressing power consumption. One aspect of the present invention is to provide a novel semiconductor device.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 The description of these issues does not prevent the existence of other issues. It should be noted that one aspect of the present invention does not need to solve all of these problems. It should be noted that the problems other than these are naturally clarified from the description of the description, drawings, claims, etc., and it is possible to extract the problems other than these from the description of the description, drawings, claims, etc. Is.
第１のトランジスタと、第１のトランジスタと電気特性が異なる第２のトランジスタと、を同一層上に設ける。例えば、第１のしきい値電圧を有する第１のトランジスタと、第２のしきい値電圧を有する第２のトランジスタと、を同一層上に設ける。第１のトランジスタのチャネルが形成される半導体層と、第２のトランジスタのチャネルが形成される半導体層に、それぞれ電子親和力が異なる半導体材料を用いる。 A first transistor and a second transistor having different electrical characteristics from the first transistor are provided on the same layer. For example, a first transistor having a first threshold voltage and a second transistor having a second threshold voltage are provided on the same layer. A semiconductor material having a different electron affinity is used for the semiconductor layer on which the channel of the first transistor is formed and the semiconductor layer on which the channel of the second transistor is formed.
１つの半導体装置に異なる電気特性を有するトランジスタを設けることで、回路設計の自由度を高めることができる。その一方で、１つの半導体装置に異なる電気特性を有するトランジスタを設ける場合は、それぞれのトランジスタを別々に作製する必要があるため、当該半導体装置の作製工程数が大幅に増加する。作製工程数の大幅な増加は、歩留まりの低下を誘発し易く、半導体装置の生産性を著しく低下させる場合がある。本発明の一態様によれば、作製工程数が大幅に増加することなく、１つの半導体装置に異なる電気特性を有するトランジスタを設けることができる。 By providing transistors having different electrical characteristics in one semiconductor device, the degree of freedom in circuit design can be increased. On the other hand, when a transistor having different electrical characteristics is provided in one semiconductor device, it is necessary to manufacture each transistor separately, so that the number of manufacturing steps of the semiconductor device is significantly increased. A large increase in the number of manufacturing steps tends to induce a decrease in yield, which may significantly reduce the productivity of the semiconductor device. According to one aspect of the present invention, one semiconductor device can be provided with transistors having different electrical characteristics without significantly increasing the number of manufacturing steps.
第１のトランジスタおよび第２のトランジスタでは、ゲート電極およびゲート絶縁体の側面に接して、絶縁体が配置されている。なお、該絶縁体は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜されると好ましい。絶縁体をＡＬＤ法で成膜することで被覆性が良好な膜、あるいは緻密な膜からなる絶縁体が得られる。ゲート絶縁膜の側面に接してこのような絶縁体を設けることで、ゲート絶縁膜中の酸素が外部に拡散することを防ぎ、水または水素などの不純物がゲート絶縁膜中に混入することを防ぐことができる。 In the first transistor and the second transistor, the insulator is arranged in contact with the side surface of the gate electrode and the gate insulator. The insulator is preferably formed by an atomic layer deposition (ALD) method. By forming an insulator by the ALD method, a film having good coverage or an insulator made of a dense film can be obtained. By providing such an insulator in contact with the side surface of the gate insulating film, oxygen in the gate insulating film is prevented from diffusing to the outside, and impurities such as water or hydrogen are prevented from being mixed in the gate insulating film. be able to.
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタは、基板上に配置された第１の導電体と、第１の導電体の上に配置された第１の絶縁体と、第１の絶縁体の上に配置された第１の酸化物と、第１の酸化物の上面の少なくとも一部に接して配置された第２の酸化物と、第２の酸化物の上に配置された第２の絶縁体と、第２の絶縁体の上に配置された第２の導電体と、第２の導電体の上に配置された第３の絶縁体と、第２の絶縁体の側面、第２の導電体の側面、および第３の絶縁体の側面に接して配置された第４の絶縁体と、第２の酸化物、かつ第４の絶縁体に接して配置された第５の絶縁体と、を有し、第２のトランジスタは、第３の導電体と、第３の導電体と少なくとも一部が重畳して配置された第４の導電体と、第３の導電体と、第４の導電体との間に配置された第３の酸化物と、を有し第３の導電体と、第４の導電体は、第１の導電体と電気的に接続されていることを半導体装置である。 One aspect of the present invention includes a first transistor and a second transistor, wherein the first transistor is placed on a first conductor arranged on a substrate and a first conductor. A first insulator placed, a first oxide placed on top of the first insulator, and a second oxide placed in contact with at least a portion of the top surface of the first oxide. And a second insulator placed on the second oxide, a second conductor placed on the second insulator, and a second conductor placed on the second conductor. The third insulator, the fourth insulator arranged in contact with the side surface of the second insulator, the side surface of the second conductor, and the side surface of the third insulator, the second oxide, and It has a fifth insulator arranged in contact with the fourth insulator, and the second transistor is arranged so that the third conductor and at least a part of the third conductor are overlapped with each other. The third conductor and the fourth conductor have a fourth conductor, a third conductor, and a third oxide arranged between the fourth conductors. , It is a semiconductor device that it is electrically connected to the first conductor.
また、上記において第１乃至第３の酸化物は、それぞれ、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む半導体装置である。 Further, in the above, the first to third oxides are semiconductor devices containing In, the element M (M is Al, Ga, Y, or Sn), and Zn, respectively.
また、上記において、第１の酸化物は、第１の領域と、第２の絶縁体と重なる第２の領域を有し、第１の領域の少なくとも一部は、第５の絶縁体と接し、第１の領域は、水素および窒素の少なくとも一方の濃度が第２の領域よりも大きい半導体装置である。 Further, in the above, the first oxide has a first region and a second region overlapping the second insulator, and at least a part of the first region is in contact with the fifth insulator. The first region is a semiconductor device in which the concentration of at least one of hydrogen and nitrogen is higher than that of the second region.
また、上記において、第１の領域は、第４の絶縁体および第２の絶縁体と重なる部分を有する半導体装置である。 Further, in the above, the first region is a semiconductor device having a portion overlapping with the fourth insulator and the second insulator.
また、上記において、第５の絶縁体は、水素および窒素のいずれか一方または両方を有する半導体装置である。 Further, in the above, the fifth insulator is a semiconductor device having either or both of hydrogen and nitrogen.
また、本発明の一態様は、第１のトランジスタは、基板上に配置された第１の導電体と、第１の導電体の上に配置された第１の絶縁体と、第１の絶縁体の上に配置された第１の酸化物と、第１の酸化物の上面の少なくとも一部に接して配置された第２の酸化物と、第２の酸化物の上に配置された第２の絶縁体と、第２の絶縁体の上に配置された第２の導電体と、第２の導電体の上に配置された第３の導電体と、第３の導電体の上に配置された第３の絶縁体と、第２の絶縁体の側面、第２の導電体の側面、第３の導電体の側面、および第３の絶縁体の側面に接して配置された第４の絶縁体と、第２の酸化物、かつ第４の絶縁体に接して配置された第５の絶縁体と、を有し、第２のトランジスタは、基板上に配置された第４の導電体と、第４の導電体の上に配置された第１の絶縁体と、第１の絶縁体の上に互いに離間して配置された第３の酸化物および第４の酸化物と、第３の酸化物の上面の少なくとも一部に接して配置された第５の酸化物と、第５の酸化物に上面の少なくとも一部に接して配置された第５の導電体と、第４の酸化物の上面の少なくとも一部に接して配置された第６の酸化物と、第６の酸化物に上面の少なくとも一部に接して配置された第６の導電体と、第３の酸化物の側面、第４の酸化物の側面、第５の酸化物の側面、第６の酸化物の側面、第５の導電体の上面および側面、ならびに第６導電体の上面および側面に接し、かつ第３の酸化物と第４の酸化物の間の領域において第１の絶縁体に接して配置された第７の酸化物と、第７の酸化物の上に配置された第６の絶縁体と、第６の絶縁体の上に配置され、第３の酸化物と第４の酸化物の間の領域に少なくとも一部が重なる第７の導電体と、第７の導電体の上に配置され、第３の酸化物と第４の酸化物の間の領域に少なくとも一部が重なる第８の導電体と、第８の導電体の上に配置された第７の絶縁体と、第６の絶縁体、第７の導電体、第８の導電体、第７の絶縁体の側面に接して配置された第８の絶縁体と、第７の酸化物の上面に接し、かつ第８の絶縁体の側面に接して配置された第５の絶縁体と、を有し、第７の絶縁体の上面と第８の絶縁体の上面は略一致する、ことを特徴とする半導体装置である。 Further, in one aspect of the present invention, the first transistor is provided with a first insulator arranged on a substrate, a first insulator arranged on the first conductor, and a first insulator. A first oxide placed on the body, a second oxide placed in contact with at least a part of the upper surface of the first oxide, and a second oxide placed on the second oxide. On top of the second insulator, the second conductor placed on top of the second insulator, the third conductor placed on top of the second insulator, and the third conductor. A third insulator arranged and a fourth arranged in contact with the side surface of the second insulator, the side surface of the second conductor, the side surface of the third conductor, and the side surface of the third insulator. The second insulator has a second oxide and a fifth insulator arranged in contact with the fourth insulator, and the second transistor is a fourth conductive material arranged on the substrate. A body, a first insulator placed on a fourth conductor, a third oxide and a fourth oxide placed spaced apart from each other on the first insulator, and a second A fifth oxide arranged in contact with at least a part of the upper surface of the oxide of 3, a fifth conductor arranged in contact with at least a part of the upper surface of the fifth oxide, and a fourth A sixth oxide arranged in contact with at least a part of the upper surface of the oxide, a sixth conductor arranged in contact with at least a part of the upper surface of the sixth oxide, and a third oxide. In contact with, the side surface of the fourth oxide, the side surface of the fifth oxide, the side surface of the sixth oxide, the upper surface and the side surface of the fifth conductor, and the upper surface and the side surface of the sixth conductor. A seventh oxide placed in contact with the first insulator in the region between the third oxide and the fourth oxide, and a sixth insulator placed on top of the seventh insulator. And placed on a seventh insulator, which is placed on a sixth insulator and at least partially overlaps the region between the third and fourth oxides, and on a seventh conductor. The eighth insulator, which is at least partially overlapped in the region between the third oxide and the fourth oxide, and the seventh insulator, which is arranged on the eighth conductor, and the sixth. Insulator, 7th conductor, 8th conductor, 8th insulator arranged in contact with the side surface of the 7th insulator, and 8th insulator in contact with the upper surface of the 7th oxide. It is a semiconductor device having a fifth insulator arranged in contact with the side surface of the insulator, and the upper surface of the seventh insulator and the upper surface of the eighth insulator substantially coincide with each other. ..
また、上記において、第１の酸化物乃至第７の酸化物は、それぞれ、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む半導体装置である。 Further, in the above, the first oxide to the seventh oxide is a semiconductor device containing In, an element M (M is Al, Ga, Y, or Sn), and Zn, respectively.
また、上記において、第２の酸化物は、第１の領域と、第２の絶縁体と重なる第２の領域を有し、第１の領域の少なくとも一部は、第５の絶縁体と接し、第１の領域は、水素および窒素の少なくとも一方の濃度が第２の領域よりも大きい半導体装置である。 Further, in the above, the second oxide has a first region and a second region overlapping the second insulator, and at least a part of the first region is in contact with the fifth insulator. The first region is a semiconductor device in which the concentration of at least one of hydrogen and nitrogen is higher than that of the second region.
また、上記において、第２の領域は、第４の絶縁体および第２の絶縁体と重なる部分を有する半導体装置である。 Further, in the above, the second region is a semiconductor device having a fourth insulator and a portion overlapping with the second insulator.
また、上記において、第４の絶縁体および第８の絶縁体は、酸化アルミニウムまたは酸化ハフニウムのいずれかを有する半導体装置である。 Further, in the above, the fourth insulator and the eighth insulator are semiconductor devices having either aluminum oxide or hafnium oxide.
また、上記において、第３の絶縁体および第７の絶縁体は、酸化アルミニウムまたは酸化ハフニウムのいずれかを有する半導体装置である。 Further, in the above, the third insulator and the seventh insulator are semiconductor devices having either aluminum oxide or hafnium oxide.
また、上記において、第３の絶縁体および第７の絶縁体の膜厚は、第４の絶縁体および第８の絶縁体の膜厚より厚い半導体装置である。 Further, in the above, the film thicknesses of the third insulator and the seventh insulator are thicker than the film thicknesses of the fourth insulator and the eighth insulator.
また、上記において、第２の導電体および第５の導電体は、導電性酸化物を有する半導体装置である。 Further, in the above, the second conductor and the fifth conductor are semiconductor devices having a conductive oxide.
また、上記において、第５の絶縁体は、水素および窒素のいずれか一方または両方を有する半導体装置である。 Further, in the above, the fifth insulator is a semiconductor device having either or both of hydrogen and nitrogen.
また、本は詰めの一態様は、基板上に第１の導電体および第２の導電体を形成し、第１の導電体および第２の導電体の上に第１の絶縁体を成膜し、第１の絶縁体の上に、第１の酸化膜、第２の酸化膜および第１の導電膜を順に成膜 し、第１の酸化膜、第２の酸化膜および第１の導電膜を島状に加工して、第１の酸化物と、該第１の酸化物上の第２の酸化物と、該第２の酸化物上の第３の導電体と、第３の酸化物と、該第３の酸化物上の第４の酸化物と、該第４の酸化物上の第４の導電体と、第５の酸化物と、該第５の酸化物上の第６の酸化物と、該第５の酸化物上の第５の導電体を形成し、第１の絶縁体の上および第３乃至第５の導電体の上に第３の酸化膜を成膜し、第３の酸化膜を島状に加工して、第４の導電体、第５の導電体および第３の酸化物乃至第６の酸化物を覆って配置される第７の酸化物と、を形成し、第３の導電体を除去し、第１の絶縁体、および第１乃至第７の酸化物の上に、第１の絶縁膜、第２の導電膜、第３の導電膜、および第２の絶縁膜を順に成膜し、第１の絶縁膜、第２の導電膜、第３の導電膜、および第２の絶縁膜をエッチングして、第２の酸化物の上に第２の絶縁体、第６の導電体、第７の導電体、および第３の絶縁体と、第７の酸化物の上に第４の絶縁体、第８の導電体、第９の導電体、および第５の絶縁体と、を形成し、第２の酸化物、第７の酸化物、第２乃至第５の絶縁体、および第６乃至第９の導電体を覆って、ＡＬＤ法を用いて第３の絶縁膜を成膜し、第３の絶縁膜にドライエッチング処理を行って、第２の絶縁体、第６の導電体、第７の導電体、および第３の絶縁体の側面に接して第６の絶縁体と、第４の絶縁体、第８の導電体、第９の導電体、および第５の絶縁体の側面に接して第７の絶縁体と、を形成し、第７の酸化物、第８の酸化物、第３の絶縁体、第５の絶縁体、第６の絶縁体、および第７の絶縁体を覆って、ＰＥＣＶＤ法を用いて第８の絶縁体を成膜する半導体装置の作製方法である。 Further, in one aspect of packing the book, a first conductor and a second conductor are formed on a substrate, and a first insulator is formed on the first conductor and the second conductor. Then, a first oxide film, a second oxide film, and a first conductive film are formed on the first insulator in this order, and the first oxide film, the second oxide film, and the first conductive film are formed in this order. The film is processed into an island shape to form a first oxide, a second oxide on the first oxide, a third conductor on the second oxide, and a third oxidation. A thing, a fourth oxide on the third oxide, a fourth conductor on the fourth oxide, a fifth oxide, and a sixth on the fifth oxide. And a fifth conductor on the fifth oxide are formed, and a third oxide film is formed on the first insulator and on the third to fifth conductors. , The third oxide film is processed into an island shape to cover the fourth conductor, the fifth conductor, and the third to sixth oxides, and the seventh oxide. The first insulating film, the second conductive film, the third conductive film, on the first insulating material and the first to seventh oxides. And a second insulating film are formed in order, and the first insulating film, the second conductive film, the third conductive film, and the second insulating film are etched to form a second insulating film on the second oxide. 2nd conductor, 6th conductor, 7th conductor, and 3rd conductor, and 4th conductor, 8th conductor, 9th conductor on the 7th oxide , And a fifth insulator, covering the second oxide, the seventh oxide, the second to fifth insulators, and the sixth to ninth conductors, the ALD method. A third insulating film is formed using the material, and the third insulating film is subjected to a dry etching process to obtain the second insulator, the sixth conductor, the seventh conductor, and the third insulator. A sixth insulator is formed in contact with the side surface, and a fourth insulator, an eighth conductor, a ninth conductor, and a seventh insulator are formed in contact with the side surface of the fifth insulator. , 7th oxide, 8th oxide, 3rd insulator, 5th insulator, 6th insulator, and 7th insulator, and 8th insulation using the PECVD method. This is a method for manufacturing a semiconductor device for forming a body.
本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。本発明の一態様により、生産性の高い半導体装置を提供することができる。 According to one aspect of the present invention, a semiconductor device having good electrical characteristics can be provided. According to one aspect of the present invention, it is possible to provide a semiconductor device capable of miniaturization or high integration. According to one aspect of the present invention, a highly productive semiconductor device can be provided.
または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、情報の書き込み速度が速い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。または、新規な半導体装置を提供することができる。 Alternatively, it is possible to provide a semiconductor device capable of retaining data for a long period of time. Alternatively, it is possible to provide a semiconductor device having a high information writing speed. Alternatively, it is possible to provide a semiconductor device having a high degree of freedom in design. Alternatively, it is possible to provide a semiconductor device capable of suppressing power consumption. Alternatively, a new semiconductor device can be provided.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。 The description of these effects does not preclude the existence of other effects. It should be noted that one aspect of the present invention does not have to have all of these effects. It should be noted that the effects other than these are naturally clarified from the description of the description, drawings, claims, etc., and it is possible to extract the effects other than these from the description of the description, drawings, claims, etc. Is.
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments will be described with reference to the drawings. However, it is easily understood by those skilled in the art that the embodiments can be implemented in many different embodiments and that the embodiments and details can be variously modified without departing from the spirit and scope thereof. .. Therefore, the present invention is not construed as being limited to the description of the following embodiments.
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。 Also, in the drawings, the size, layer thickness, or area may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale. The drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings. For example, in an actual manufacturing process, layers, resist masks, and the like may be unintentionally reduced due to processing such as etching, but they may be omitted for ease of understanding. Further, in the drawings, the same reference numerals may be used in common between different drawings for the same parts or parts having similar functions, and the repeated description thereof may be omitted. Further, when referring to the same function, the hatch pattern may be the same and no particular sign may be added.
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。 Further, in order to facilitate understanding of the invention, in particular, in a top view (also referred to as a “plan view”) or a perspective view, the description of some components may be omitted. In addition, some hidden lines may be omitted.
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。 Further, in the present specification and the like, the ordinal numbers attached as the first, second and the like are used for convenience and do not indicate the process order or the stacking order. Therefore, for example, the "first" can be appropriately replaced with the "second" or "third" for explanation. In addition, the ordinal numbers described in the present specification and the like may not match the ordinal numbers used to specify one aspect of the present invention.
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。 Further, in the present specification, terms indicating the arrangement such as "above" and "below" are used for convenience in order to explain the positional relationship between the configurations with reference to the drawings. Further, the positional relationship between the configurations changes as appropriate according to the direction in which each configuration is depicted. Therefore, it is not limited to the words and phrases explained in the specification, and can be appropriately paraphrased according to the situation.
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。 For example, in the present specification and the like, when it is explicitly stated that X and Y are connected, the case where X and Y are electrically connected and the case where X and Y function. It is assumed that the case where X and Y are directly connected and the case where X and Y are directly connected are disclosed in the present specification and the like. Therefore, it is not limited to a predetermined connection relationship, for example, a connection relationship shown in a figure or a sentence, and a connection relationship other than the connection relationship shown in the figure or the sentence shall be described in the figure or the sentence.
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。 Here, X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。 As an example of the case where X and Y are directly connected, an element (for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display) that enables an electrical connection between X and Y is used. Elements (eg, switches, transistors, capacitive elements, inductors) that allow an electrical connection between X and Y when the element, light emitting element, load, etc. are not connected between X and Y. , A resistor element, a diode, a display element, a light emitting element, a load, etc.), and X and Y are connected to each other.
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。 As an example of the case where X and Y are electrically connected, an element (for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display) that enables an electrical connection between X and Y is used. One or more elements, light emitting elements, loads, etc.) can be connected between X and Y. The switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows. Alternatively, the switch has a function of selecting and switching the path through which the current flows. The case where X and Y are electrically connected includes the case where X and Y are directly connected.
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。 As an example of the case where X and Y are functionally connected, a circuit that enables functional connection between X and Y (for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion, etc.) Circuits (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the signal potential level, etc.), voltage source, current source, switching Circuits, amplification circuits (circuits that can increase signal amplitude or current amount, operational amplifiers, differential amplification circuits, source follower circuits, buffer circuits, etc.), signal generation circuits, storage circuits, control circuits, etc.) are X and Y. One or more can be connected between them. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. To do. When X and Y are functionally connected, it includes a case where X and Y are directly connected and a case where X and Y are electrically connected.
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。 Further, in the present specification and the like, a transistor is an element having at least three terminals including a gate, a drain, and a source. Then, a channel region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and a current flows through the drain, the channel region and the source. Can be done. In the present specification and the like, the channel region refers to a region in which a current mainly flows.
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。 Further, the functions of the source and the drain may be interchanged when transistors having different polarities are adopted or when the direction of the current changes in the circuit operation. Therefore, in the present specification and the like, the terms source and drain may be used interchangeably.
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 The channel length is, for example, a region in which the semiconductor (or a portion in which current flows in the semiconductor when the transistor is on) and the gate electrode overlap each other in the top view of the transistor, or a region in which a channel is formed. Refers to the distance between the source (source region or source electrode) and the drain (drain region or drain electrode). In one transistor, the channel length does not always take the same value in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in the present specification, the channel length is set to any one value, the maximum value, the minimum value, or the average value in the region where the channel is formed.
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 The channel width is, for example, the source and the drain facing each other in the region where the semiconductor (or the part where the current flows in the semiconductor when the transistor is on) and the gate electrode overlap each other, or the region where the channel is formed. The length of the part that is being used. In one transistor, the channel width does not always take the same value in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in the present specification, the channel width is set to any one value, the maximum value, the minimum value, or the average value in the region where the channel is formed.
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。 Depending on the structure of the transistor, the channel width in the region where the channel is actually formed (hereinafter, also referred to as “effective channel width”) and the channel width shown in the top view of the transistor (hereinafter, “apparently”). (Also called the channel width of)) and may be different. For example, when the gate electrode covers the side surface of the semiconductor, the effective channel width may be larger than the apparent channel width, and the influence thereof may not be negligible. For example, in a transistor that is fine and has a gate electrode covering the side surface of the semiconductor, the proportion of the channel forming region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。 In such a case, it may be difficult to estimate the effective channel width by actual measurement. For example, in order to estimate the effective channel width from the design value, it is necessary to assume that the shape of the semiconductor is known. Therefore, if the shape of the semiconductor is not known accurately, it is difficult to accurately measure the effective channel width.
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。 Therefore, in the present specification, the apparent channel width may be referred to as "surrounded channel width (SCW)". Further, in the present specification, when simply referred to as a channel width, it may refer to an enclosed channel width or an apparent channel width. Alternatively, in the present specification, the term "channel width" may refer to an effective channel width. The channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
Note that the semiconductor impurities refer to, for example, other than the main components constituting the semiconductor. For example, an element having a concentration of less than 0.1 atomic% can be said to be an impurity. Due to the inclusion of impurities, for example, the DOS (Density of States) of the semiconductor may increase, or the crystallinity may decrease. When the semiconductor is an oxide semiconductor, the impurities that change the characteristics of the semiconductor include, for example,
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものでる。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。 In the present specification and the like, the silicon oxynitride film has a higher oxygen content than nitrogen as its composition. For example, preferably, oxygen is 55 atomic% or more and 65 atomic% or less, nitrogen is 1 atomic% or more and 20 atomic% or less, silicon is 25 atomic% or more and 35 atomic% or less, and hydrogen is 0.1 atomic% or more and 10 atomic% or less. Those included in the concentration range. The silicon nitride film has a higher nitrogen content than oxygen in its composition. For example, preferably, nitrogen is 55 atomic% or more and 65 atomic% or less, oxygen is 1 atomic% or more and 20 atomic% or less, silicon is 25 atomic% or more and 35 atomic% or less, and hydrogen is 0.1 atomic% or more and 10 atomic% or less. Those included in the concentration range.
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。 Further, in the present specification and the like, the term "membrane" and the term "layer" can be interchanged with each other. For example, it may be possible to change the term "conductive layer" to the term "conductive layer". Alternatively, for example, it may be possible to change the term "insulating film" to the term "insulating layer".
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。 Further, in the present specification and the like, the term "insulator" can be paraphrased as an insulating film or an insulating layer. Further, the term "conductor" can be rephrased as a conductive film or a conductive layer. Further, the term "semiconductor" can be paraphrased as a semiconductor film or a semiconductor layer.
また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。 Further, the transistors shown in the present specification and the like are field effect transistors unless otherwise specified. Further, the transistor shown in the present specification and the like shall be an n-channel type transistor unless otherwise specified. Therefore, the threshold voltage (also referred to as “Vth”) is assumed to be larger than 0V unless otherwise specified.
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。 Further, in the present specification and the like, "parallel" means a state in which two straight lines are arranged at an angle of −10 ° or more and 10 ° or less. Therefore, the case of −5 ° or more and 5 ° or less is also included. Further, "substantially parallel" means a state in which two straight lines are arranged at an angle of −30 ° or more and 30 ° or less. Further, "vertical" means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included. Further, "substantially vertical" means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。 Further, in the present specification, when the crystal is a trigonal crystal or a rhombohedral crystal, it is represented as a hexagonal system.
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。 In the present specification, the barrier film is a film having a function of suppressing the permeation of impurities such as hydrogen and oxygen, and when the barrier film has conductivity, it is referred to as a conductive barrier film. There is.
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。 In the present specification and the like, a metal oxide is a metal oxide in a broad expression. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when it is described as an OS FET, it can be rephrased as a transistor having an oxide or an oxide semiconductor.
（実施の形態１）
＜半導体装置の構成例＞
以下では、本発明の一態様に係るトランジスタ１０００およびトランジスタ２０００を有する半導体装置の一例について説明する。
(Embodiment 1)
<Semiconductor device configuration example>
Hereinafter, an example of a semiconductor device having the
図１（Ａ）（Ｂ）は、トランジスタ１０００およびトランジスタ２０００を有する半導体装置の断面図であり、図２は該半導体装置の上面図である。ここで、図１（Ａ）は、図２にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１０００のチャネル長方向の断面図でもある。また、図１（Ｂ）は、図２にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１０００のチャネル幅方向の断面図でもある。図２の上面図では、図の明瞭化のために一部の要素を省いて図示している。
1A and 1B are cross-sectional views of a semiconductor
基板（図示せず）の上に形成されたトランジスタ１０００およびトランジスタ２０００は、異なる構成を有する。例えば、トランジスタ２０００は、トランジスタ１０００と比較して、バックゲート電圧及びトップゲート電圧が０Ｖのときのドレイン電流（以下、Ｉｃｕｔと呼ぶ。）が小さい構成とすればよい。本明細書等で、Ｉｃｕｔとは、バックゲート電圧が０Ｖ以下、かつトップゲート電圧が０Ｖのときのドレイン電流のことを指す。トランジスタ２０００をスイッチング素子として、トランジスタ１０００のバックゲートの電位を制御できる構成とする。これにより、トランジスタ１０００のバックゲートと接続するノードを所望の電位にした後、トランジスタ２０００をオフ状態にすることで、トランジスタ１０００のバックゲートと接続するノードの電荷が消失することを抑制することができる。
以下、トランジスタ１０００とトランジスタ２０００の構成についてそれぞれ図１から図４を用いて説明する。なお、トランジスタ１０００とトランジスタ２０００の構成材料の詳細については＜構成材料について＞で詳細に説明する。
Hereinafter, the configurations of the
［トランジスタ１０００］
図１（Ａ）（Ｂ）に示すように、トランジスタ１０００は、基板（図示せず）の上に配置された絶縁体４０１および絶縁体３０１と、絶縁体４０１および絶縁体３０１に埋め込まれるように配置された導電体４１０と、絶縁体３０１と導電体４１０の上に配置された絶縁体３０２と、絶縁体３０２の上に配置された絶縁体３０３と、絶縁体３０３の上に配置された絶縁体４０２と、絶縁体４０２の上に配置された酸化物４０６ａと、酸化物４０６ａの上面の少なくとも一部に接して配置された酸化物４０６ｂと、酸化物４０６ｂ上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、導電体４０４ｂの上に配置された絶縁体４１９と、絶縁体４１２、導電体４０４ａ、および導電体４０４ｂ、および絶縁体４１９の側面に接して配置された絶縁体４１８と、酸化物４０６ｂの上面に接し、かつ絶縁体４１８の側面に接して配置された絶縁体４０９と、を有する。ここで、図１（Ａ）に示すように、絶縁体４１８の上面は、絶縁体４１９の上面と略一致することが好ましい。また、絶縁体４０９は、絶縁体４１９、導電体４０４、絶縁体４１８、および酸化物４０６を覆って設けられることが好ましい。
[Transistor 1000]
As shown in FIGS. 1A and 1B, the
以下において、酸化物４０６ａ、および酸化物４０６ｂをまとめて酸化物４０６という場合がある。なお、トランジスタ１０００では、酸化物４０６ａ、および酸化物４０６ｂ、を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物４０６ｂのみを設ける構成にしてもよい。また、導電体４０４ａと導電体４０４ｂをまとめて導電体４０４という場合がある。なお、トランジスタ１０００では、導電体４０４ａおよび導電体４０４ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０４ｂのみを設ける構成にしてもよい。
In the following, the
また、トランジスタ１０００は、基板の上に絶縁体４００を配置する構成にしてもよい。また、絶縁体４００の上に絶縁体４３２を配置する構成にしてもよい。また、絶縁体４３２の上に配置された絶縁体４３０と、絶縁体４３０に埋め込まれるように配置された導電体４４０と、を有する構成にしてもよい。また、絶縁体４３０の上に絶縁体４０１を配置し、絶縁体４０１の上に絶縁体３０１を配置する構成にしてもよい。
Further, the
導電体４４０は、絶縁体４３０の開口の内壁に接して導電体４４０ａが形成され、さらに内側に導電体４４０ｂが形成されている。ここで、導電体４４０ａおよび導電体４４０ｂの上面の高さと、絶縁体４３０の上面の高さは同程度にできる。なお、トランジスタ１０００では、導電体４４０ａおよび導電体４４０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４４０ｂのみを設ける構成にしてもよい。
The
導電体４１０は、導電体４４０の上に接して設けられ、酸化物４０６および導電体４０４と重なるように配置されることが好ましい。導電体４１０は、絶縁体４０１および絶縁体３０１の開口の内壁に接して導電体４１０ａが形成され、さらに内側に導電体４１０ｂが形成されている。よって、導電体４１０ａは導電体４４０ｂに接する構成が好ましい。ここで、導電体４１０ａおよび導電体４１０ｂの上面の高さと、絶縁体３０１の上面の高さは同程度にできる。なお、トランジスタ１０００では、導電体４１０ａおよび導電体４１０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４１０ｂのみを設ける構成にしてもよい。
It is preferable that the
導電体４０４は、トップゲートとして機能でき、導電体４１０は、バックゲートとして機能できる。バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタ１０００のしきい値電圧を変化させることができる。特に、バックゲートに負の電位を印加することにより、トランジスタ１０００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、Ｉｃｕｔを非常に小さくすることができる。
The
導電体４４０は、導電体４０４と同様にチャネル幅方向に延伸されており、導電体４１０、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートの配線として機能する導電体４４０の上に積層して、絶縁体４０１および絶縁体３０１に埋め込まれた導電体４１０を設けることにより、導電体４４０と導電体４０４の間に絶縁体４０１および絶縁体３０１などが設けられ、導電体４４０と導電体４０４の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体４４０と導電体４０４の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体４４０と導電体４０４の間の絶縁耐圧を高めることで、トランジスタ１０００の信頼性を向上させることができる。よって、絶縁体４０１および絶縁体３０１の膜厚を大きくすることが好ましい。なお、導電体４４０の延伸方向はこれに限られず、例えば、トランジスタ１０００のチャネル長方向に延伸されてもよい。
The
ここで、導電体４１０ａおよび導電体４４０ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体４３２より下層から水素、水などの不純物が導電体４４０および導電体４１０を通じて上層に拡散するのを抑制することができる。なお、導電体４１０ａおよび導電体４４０ａは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体４１０ａおよび導電体４４０ａが酸素の透過を抑制する機能を持つことにより、導電体４１０ｂおよび導電体４４０ｂが酸化して導電率が低下することを防ぐことができる。
Here, it is preferable to use a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen (difficult to permeate) for the
また、導電体４１０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
Further, as the
また、導電体４４０ｂは、配線として機能するため、導電体４１０ｂより導電性が高い導電体を用いることが好ましく、例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、図示しないが、導電体４４０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
Further, since the
また、導電体４４０と同じように導電体４４１を設けてもよい。導電体４４１は、絶縁体４００、絶縁体４３２、および絶縁体４３０に形成された開口の中に設けられている。導電体４４１の絶縁体４３０と同じ層に形成される部分が配線として機能し、導電体４４１の絶縁体４００、および絶縁体４３２と同じ層に形成される部分がプラグとして機能する。導電体４４１は、上記開口の内壁に接して導電体４４１ａが形成され、さらに内側に導電体４４１ｂが形成される。導電体４４１ａは、導電体４４０ａと同様の導電体を用いることができる。また、導電体４４１ｂは、導電体４４０ｂと同様の導電体を用いることができる。また、導電体４４１ａおよび導電体４４１ｂの上面の高さと、絶縁体４３０の上面の高さは同程度にできる。
Further, the
このような導電体４４１を設けることで、絶縁体４００より下層に位置する配線、回路素子、半導体素子などと接続することができる。また、導電体４４１より上層に同様の配線とプラグを設けることにより、上層に位置する配線、回路素子、半導体素子などと接続することができる。
By providing such a
絶縁体４３２および絶縁体４０１は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体４３２および絶縁体４０１は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４３２として酸化アルミニウムなどを用い、絶縁体４０１として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体４３２および絶縁体４０１より上層に拡散するのを抑制することができる。なお、絶縁体４３２および絶縁体４０１は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
The
また、絶縁体４３２および絶縁体４０１は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体４０２などに含まれる酸素が下方拡散するのを抑制することができる。
Further, as the
また、導電体４４０の上に導電体４１０を積層して設ける構成にすることにより、導電体４４０と導電体４１０の間に絶縁体４０１を設けることができる。ここで、導電体４４０ｂに銅など拡散しやすい金属を用いても、絶縁体４０１として窒化シリコンなどを設けることにより、当該金属が絶縁体４０１より上の層に拡散するのを防ぐことができる。
Further, by stacking the
また、絶縁体３０３は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体３０３より下層から水素、水などの不純物が絶縁体３０３より上層に拡散するのを抑制することができる。さらに、絶縁体４０２などに含まれる酸素が下方拡散するのを抑制することができる。
Further, as the
また、絶縁体４０２中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体４０２の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体４０２の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体４０２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
Further, it is preferable that the concentration of impurities such as water, hydrogen or nitrogen oxides in the
絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体３０２、絶縁体３０３、および絶縁体４０２は、第２のゲート絶縁膜として機能できる。なお、トランジスタ１０００では、絶縁体３０２、絶縁体３０３、および絶縁体４０２を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体３０２、絶縁体３０３、および絶縁体４０２のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
The
酸化物４０６は、酸化物４０６ａおよび酸化物４０６ｂの順に積層されている。酸化物４０６ａの側面と酸化物４０６ｂの側面は略一致していることが好ましい。また、酸化物４０６ｂの側面は、酸化物４０６ａの側面を含む面に含まれていることが好ましい。
酸化物４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
As the
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。 A transistor using an oxide semiconductor has an extremely small leakage current in a non-conducting state, so that a semiconductor device having low power consumption can be provided. Further, since the oxide semiconductor can be formed into a film by a sputtering method or the like, it can be used for a transistor constituting a highly integrated semiconductor device.
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。 The oxide semiconductor preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, aluminum, gallium, yttrium, tin and the like are preferably contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like.
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。 Here, consider the case where the oxide semiconductor is an In—M—Zn oxide having indium, the element M, and zinc. The element M is aluminum, gallium, yttrium, tin, or the like. Examples of elements applicable to the other element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium. However, as the element M, a plurality of the above-mentioned elements may be combined in some cases.
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。 In addition, in this specification and the like, a metal oxide having nitrogen may also be generically referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
ここで、酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物４０６ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物４０６ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
Here, in the metal oxide used for the
以上のような金属酸化物を酸化物４０６ａとして用いて、酸化物４０６ａの伝導帯下端のエネルギーが、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４０６ａの電子親和力が、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
Using the metal oxide as described above as the
ここで、酸化物４０６ａおよび酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物４０６ａと酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
Here, in the
具体的には、酸化物４０６ａと酸化物４０６ｂとが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物４０６ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
Specifically, since the
このとき、キャリアの主たる経路は酸化物４０６ｂに形成されるナローギャップ部分となる。酸化物４０６ａと酸化物４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
At this time, the main path of the carrier is the narrow gap portion formed in the
ここで、図１（Ａ）に示す酸化物４０６近傍の拡大図を、図３（Ａ）（Ｂ）に示す。図３（Ａ）（Ｂ）に示すように、酸化物４０６は、領域４２６ａ、領域４２６ｂ、および領域４２６ｃを有する。領域４２６ａは、図２（Ａ）、（Ｂ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂおよび領域４２６ｃは、絶縁体４０９の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂおよび領域４２６ｃは、絶縁体４０９の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、酸化物４０６ｂの絶縁体４０９と接する領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
Here, an enlarged view of the vicinity of the
よって、領域４２６ｂおよび領域４２６ｃは、領域４２６ａより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域４２６ａの水素または窒素の濃度としては、酸化物４０６ｂの絶縁体４１２と重なる領域の中央近傍（例えば、酸化物４０６ｂの絶縁体４１２のチャネル長方向の両側面からの距離が概略等しい部分）の水素または窒素の濃度を測定すればよい。
Therefore, it is preferable that the concentration of at least one of hydrogen and nitrogen in the
なお、領域４２６ｂおよび領域４２６ｃは、酸素欠損を形成する元素、または酸素欠損に捕獲される元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂおよび領域４２６ｃは、上記元素の一つまたは複数を含む構成にすればよい。
The resistance of the
また、酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおいて、元素Ｍに対するＩｎの原子数比が、酸化物４０６ｂの元素Ｍに対するＩｎの原子数比と同程度になることが好ましい。言い換えると、酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおける元素Ｍに対するＩｎの原子数比が、領域４２６ａにおける元素Ｍに対するＩｎの原子数比より大きいことが好ましい。これにより、酸化物４０６は、インジウムの含有率を高くすることで、電子移動度を高くし、低抵抗化を図ることができる。トランジスタ１０００の作製工程において、酸化物４０６ｂの膜厚が薄くなり、酸化物４０６の電気抵抗が大きくなった場合でも、領域４２６ｂおよび領域４２６ｃにおいて、酸化物４０６が十分低抵抗化されており、領域４２６ｂおよび領域４２６ｃはソース領域およびドレイン領域として機能させることができる。例えば、トランジスタ１０００の作製工程において、酸化物４０６ｂの膜厚が薄くなり、酸化物４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂおよび領域４２６ｃにおいて、酸化物４０６ａが十分低抵抗化されており、酸化物４０６の領域４２６ｂおよび領域４２６ｃはソース領域およびドレイン領域として機能させることができる。
Further, in the
図３（Ａ）（Ｂ）に示すように、領域４２６ｂおよび領域４２６ｃは、酸化物４０６の少なくとも絶縁体４０９と接する領域に形成される。ここで、酸化物４０６ｂの領域４２６ｂはソース領域およびドレイン領域の一方として機能でき、酸化物４０６ｂの領域４２６ｃは、ソース領域およびドレイン領域の他方として機能できる。また、酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。
As shown in FIGS. 3A and 3B, the
なお、図１（Ａ）および図３（Ａ）（Ｂ）などでは、領域４２６ａ、領域４２６ｂ、および領域４２６ｃが、酸化物４０６ａ、および酸化物４０６ｂに形成されているが、これに限られることなく、例えばこれらの領域は少なくとも酸化物４０６ｂに形成されていればよい。また、図１（Ａ）および図３（Ａ）（Ｂ）などでは、領域４２６ａと領域４２６ｂの境界、および領域４２６ａと領域４２６ｃの境界を酸化物４０６の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域４２６ｂおよび領域４２６ｃが酸化物４０６ｂの表面近傍では導電体４０４側に張り出し、酸化物４０６ａの下面近傍では、導電体４５１ａ側または導電体４５１ｂ側に後退する形状になる場合がある。
In addition, in FIGS. 1 (A), 3 (A), (B) and the like, the
トランジスタ１０００では、図３（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃが、酸化物４０６の絶縁体４０９と接する領域と、絶縁体４１８、および絶縁体４１２の両端部近傍と重なる領域に形成されることが好ましい。このとき、領域４２６ｂおよび領域４２６ｃの導電体４０４と重なる部分は、所謂オーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。Ｌｏｖ領域を有する構造とすることで、酸化物４０６のチャネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流および移動度を大きくすることができる。
In the
ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図３（Ｂ）に示すように、領域４２６ｂおよび領域４２６ｃが、酸化物４０６の絶縁体４０９および絶縁体４１８と重なる領域に形成される構成にしてもよい。なお、図３（Ｂ）に示す構成を別言すると、導電体４０４のチャネル長方向の幅と、領域４２６ａとの幅と、が略一致している構成である。図３（Ｂ）に示す構成とすることで、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大きくすることができる。また、図３（Ｂ）に示す構成とすることで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。
However, the semiconductor device shown in this embodiment is not limited to this. For example, as shown in FIG. 3B, the
このように、領域４２６ｂおよび領域４２６ｃの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
By appropriately selecting the ranges of the
絶縁体４１２は、酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を酸化物４０６ｂの上面に接して設けることにより、酸化物４０６ｂの領域４２６ａに効果的に酸素を供給することができる。また、絶縁体４０２と同様に、絶縁体４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚にすればよい。
The
絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、より好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。
The
絶縁体４１２、導電体４０４、および絶縁体４１９は、酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の側面は略一致することが好ましい。
The
導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、酸化物４０６ａまたは酸化物４０６ｂとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｂの電気抵抗値が増加することを防ぐことができる。
It is preferable to use a conductive oxide as the
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、酸化物４０６ｂに酸素を供給することが可能となる。これにより、酸化物４０６の領域４２６ａの酸素欠損を低減することができる。
Further, by forming such a conductive oxide into a film by using a sputtering method, oxygen can be added to the
導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
As the
ここで、ゲート電極の機能を有する導電体４０４が、絶縁体４１２を介して、酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電体４０４の電界によって、酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電体４０４の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面が、導電体４０４の電界によって取り囲まれていることから、非導通時のリーク電流（オフ電流）を小さくすることができる。
Here, the
導電体４０４ｂの上に絶縁体４１９が配置されることが好ましい。また、上面から、基板に対して垂直に見た際の絶縁体４１２の側面の位置は、絶縁体４１９、導電体４０４ａ、及び導電体４０４ｂの側面の位置と、略一致することが好ましい。絶縁体４１９、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１２の側面は略一致することが好ましい。絶縁体４１９は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。これにより、絶縁体４１９の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上５１０ｎｍ以下程度で成膜することができる。ここで、絶縁体４１９は、絶縁体４１８と同様に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
It is preferable that the
絶縁体４１８は、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接して設けられる。また、絶縁体４１８の上面は、絶縁体４１９の上面に略一致することが好ましい。絶縁体４１８は、ＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁体４１８の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば１ｎｍで成膜することができる。
The
ここで、絶縁体４１８は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体４１２中の酸素が外部に拡散することを防ぐことができる。また、絶縁体４１２の端部などから酸化物４０６に水素、水などの不純物が浸入するのを抑制することができる。
Here, as the
このように、絶縁体４１８および絶縁体４１９を設けることにより、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体で導電体４０４の上面と側面および絶縁体４１２の側面を覆うことができる。これにより、導電体４０４および絶縁体４１２を介して、水または水素などの不純物が酸化物４０６に混入することを防ぐことができる。このように、絶縁体４１８は、ゲート電極およびゲート絶縁膜の側面を保護するサイドバリアとして、絶縁体４１９は、ゲート電極の上面を保護するトップバリアとして、機能する。
In this way, by providing the
上記の通り、酸化物４０６の領域４２６ｂおよび領域４２６ｃは、絶縁体４０９の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が１０ｎｍ以上３０ｎｍ以下程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体４１８および絶縁体４１９を形成することにより、絶縁体４１２および導電体４０４に水素、水などの不純物が混入するのを抑制し、かつ絶縁体４１２中の酸素が外部に拡散することを防ぐことができるので、ゲート電圧が０Ｖの時にソース領域とドレイン領域が電気的に導通することを防ぐことができる。
As described above, the
また、本実施の形態に示すように、絶縁体４１８を形成することにより、酸化物４０６の絶縁体４０９と接する領域どうしの間の距離を大きくすることができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。さらに、ＡＬＤ法を用いて、絶縁体４１８を形成することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することをふせぐことができる。
Further, as shown in the present embodiment, by forming the
絶縁体４１８は、ＡＬＤ法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体４１８を容易に形成することができる。また、このとき、導電体４０４の上に、絶縁体４１９を設けておくことで、当該異方性エッチングで絶縁体４１９が一部除去されても、絶縁体４１８の絶縁体４１２および導電体４０４に接する部分を十分残存させることができる。
The
なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、絶縁体４１８および／または絶縁体４１９は、炭素などの不純物を含む場合がある。例えば、絶縁体４３２がスパッタリング法で形成され、絶縁体４１８および／または絶縁体４１９がＡＬＤ法で形成される場合、絶縁体４１８および／または絶縁体４１９と絶縁体４３２を酸化アルミニウムで成膜しても、絶縁体４１８および／または絶縁体４１９に含まれる炭素などの不純物が絶縁体４３２より多い場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
Some precursors used in the ALD method contain impurities such as carbon. Therefore, the
絶縁体４０９は、絶縁体４１９、絶縁体４１８、酸化物４０６および絶縁体４０２を覆って設けられる。ここで、絶縁体４０９は、絶縁体４１９および絶縁体４１８の上面に接し、かつ絶縁体４１８の側面に接して設けられる。絶縁体４０９は、上述の通り、水素または窒素などの不純物を酸化物４０６に添加して、領域４２６ｂおよび領域４２６ｃを形成する。このため、絶縁体４０９は、水素および窒素の少なくとも一方を有することが好ましい。
The
また、絶縁体４０９は、酸化物４０６ｂの上面に加えて、酸化物４０６ｂの側面および酸化物４０６ａの側面に接して設けられることが好ましい。これにより、領域４２６ｂおよび領域４２６ｃにおいて、酸化物４０６ａの側面、および酸化物４０６ｂの側面まで低抵抗化することができる。
Further, the
また、絶縁体４０９は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４０９として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体４０９を形成することで、絶縁体４０９を透過して酸素が浸入し、領域４２６ｂおよび領域４２６ｃの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体４０９を透過して水または水素などの不純物が浸入し、領域４２６ｂおよび領域４２６ｃが過剰に領域４２６ａ側に拡張するのを防ぐことができる。
Further, as the
絶縁体４０９の上に絶縁体４１５を設けることが好ましい。絶縁体４１５は、絶縁体４０２などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体４１５の上に絶縁体４３２と同様の絶縁体を設けてもよい。
It is preferable to provide the
絶縁体４１５および絶縁体４０９に形成された開口に導電体４５１ａおよび導電体４５１ｂが配置される。導電体４５１ａおよび導電体４５１ｂは、導電体４０４を挟んで対向して設けられることが好ましい。なお、導電体４５１ａおよび導電体４５１ｂの上面の高さは同程度にできる。
The
ここで、絶縁体４１５および絶縁体４０９の開口の内壁に接して導電体４５１ａが形成されている。当該開口の底部の少なくとも一部には酸化物４０６の領域４２６ｂが位置しており、導電体４５１ａが領域４２６ｂと接する。同様に、絶縁体４１５および絶縁体４０９の開口の内壁に接して導電体４５１ｂが形成されている。当該開口の底部の少なくとも一部には酸化物４０６の領域４２６ｃが位置しており、導電体４５１ｂが領域４２６ｃと接する。
Here, the
導電体４５１ａおよび導電体４５１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５１ａおよび導電体４５１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
As the
導電体４５１ａはトランジスタ１０００のソース領域およびドレイン領域の一方として機能する領域４２６ｂと接しており、導電体４５１ｂはトランジスタ１０００のソース領域およびドレイン領域の他方として機能する領域４２６ｃと接している。よって、導電体４５１ａはソース電極およびドレイン電極の一方として機能でき、導電体４５１ｂはソース電極およびドレイン電極の他方として機能できる。領域４２６ｂおよび領域４２６ｃは低抵抗化されているので、導電体４５１ａと領域４２６ｂの接触抵抗、および導電体４５１ｂと領域４２６ｃの接触抵抗を低減し、トランジスタ１０００のオン電流を大きくすることができる。
The
ここで、図２にＡ５−Ａ６の一点鎖線で示す部位の断面図を図４（Ａ）に示す。なお、図４（Ａ）では、導電体４５１ａの断面図を示すが、導電体４５１ｂの構造も同様である。
Here, FIG. 4A shows a cross-sectional view of the portion shown by the alternate long and short dash line in FIG. 2A5-A6. Although FIG. 4A shows a cross-sectional view of the
図１（Ａ）および図４（Ａ）に示すように、導電体４５１ａ（導電体４５１ｂ）は、少なくとも酸化物４０６の上面と接し、さらに酸化物４０６の側面と接することが好ましい。特に、図４（Ａ）に示すように、導電体４５１ａ（導電体４５１ｂ）は、酸化物４０６のチャネル幅方向のＡ５側の側面およびＡ６側の側面の双方または一方と接することが好ましい。また、図１（Ａ）に示すように、導電体４５１ａ（導電体４５１ｂ）が、酸化物４０６のチャネル長方向のＡ１側（Ａ２側）の側面と接する構成にしてもよい。このように、導電体４５１ａ（導電体４５１ｂ）が酸化物４０６の上面に加えて、酸化物４０６の側面と接する構成にすることにより、導電体４５１ａ（導電体４５１ｂ）と酸化物４０６のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体４５１ａ（導電体４５１ｂ）と酸化物４０６の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。
As shown in FIGS. 1A and 4A, the
ここで、酸化物４０６は、酸化物４０６ａと酸化物４０６ｂと、の積層構造を有するので、導電体４５１ａ（導電体４５１ｂ）は、酸化物４０６ａの側面および酸化物４０６ｂの側面および上面と接する。
Here, since the
また、図４（Ａ）では、開口に設けられる導電体を導電体４５１ａ（導電体４５１ｂ）のみにしたが、本実施の形態はこれに限られるものではない。図４（Ｂ）に示すように、絶縁体４１５および絶縁体４０９の開口の内壁に接して導電体４５０が形成され、さらに内側に導電体４５１ａ（導電体４５１ｂ）が形成される構成にしてもよい。よって、導電体４５１ａ（導電体４５１ｂ）は、導電体４５０を介して、領域４２６ｂ（領域４２６ｃ）と電気的に接続される。
Further, in FIG. 4A, the conductor provided in the opening is limited to the
ここで、導電体４５０は、導電体４１０ａなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体４１５より上層から水素、水などの不純物が、導電体４５１ａおよび導電体４５１ｂを通じて酸化物４０６に混入するのを抑制することができる。
Here, as the
導電体４５１ａの上面に接して導電体４５２ａが配置され、導電体４５１ｂの上面に接して導電体４５２ｂが配置されることが好ましい。導電体４５２ａおよび導電体４５２ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５２ａおよび導電体４５２ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、導電体４５２ａおよび導電体４５２ｂは、導電体４４０などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。
It is preferable that the
［トランジスタ２０００］
次に、トランジスタ１０００とは異なる電気特性を有するトランジスタ２０００について説明する。トランジスタ２０００は、上記のトランジスタ１０００と並行して作製することができるトランジスタであり、トランジスタ１０００と同じ層に形成することが好ましい。トランジスタ１０００と並行して作製することで、余計な工程を増やすことなく、トランジスタ２０００を作製することができる。
[Transistor 2000]
Next, the
図１（Ａ）に示すように、トランジスタ２０００は、基板（図示せず）の上に配置された絶縁体４０１および絶縁体３０１と、絶縁体４０１および絶縁体３０１に埋め込まれるように配置された導電体５１０と、絶縁体３０１と導電体４１０の上に配置された絶縁体３０２と、絶縁体３０２の上に配置された絶縁体３０３と、絶縁体３０３の上に配置された絶縁体４０２と、絶縁体４０２の上に互いに離間して配置された酸化物５０６ａ１および酸化物５０６ａ２と、酸化物５０６ａ１の上面に接して配置された酸化物５０６ｂ１と、酸化物５０６ａ２の上面に接して配置された酸化物５０６ｂ２と、酸化物５０６ｂ１の上面に接して配置された導電体５６６ａと、酸化物５０６ｂ２上に配置された導電体５６６ｂと、絶縁体４０２の上面、酸化物５０６ａ１および酸化物５０６ａ２の側面、酸化物５０６ｂ１および酸化物５０６ｂ２の側面並びに導電体５６６ａおよび導電体５６６の側面と上面に接して配置された酸化物５０６ｃと、酸化物５０６ｃの上に配置された絶縁体５１２と、絶縁体５１２の上に配置された導電体５０４ａと、導電体５０４ａの上に配置された導電体５０４ｂと、導電体５０４ｂの上に配置された絶縁体５１９と、絶縁体５１２、導電体５０４ａ、および導電体５０４ｂ、および絶縁体５１９の側面に接して配置された絶縁体５１８と、酸化物５０６ｃの上面に接し、かつ絶縁体５１８の側面に接して配置された絶縁体４０９と、を有する。ここで、図１（Ａ）に示すように、絶縁体５１８の上面は、絶縁体５１９の上面と略一致することが好ましい。また、絶縁体５０９は、絶縁体５１９、導電体５０４、絶縁体５１８、および酸化物５０６を覆って設けられることが好ましい。また、上面から、基板に対して垂直に見た際の絶縁体５１２の側面の位置は、絶縁体５１９、導電体５０４ａ、及び導電体５０４ｂの側面の位置と、略一致することが好ましい。
As shown in FIG. 1 (A), the
以下において、酸化物５０６ａ１、酸化物５０６ａ２、酸化物５０６ｂ１、酸化物５０６ｂ２、および酸化物５０６ｃをまとめて酸化物５０６という場合がある。なお、トランジスタ２０００では、導電体５０４ａおよび導電体５０４ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０４ｂのみを設ける構成にしてもよい。
In the following, the oxide 506a1, the oxide 506a2, the oxide 506b1, the oxide 506b2, and the
ここで、トランジスタ２０００を構成する導電体、絶縁体、および酸化物は、同じ層のトランジスタ１０００を構成する導電体、絶縁体、および酸化物と、同じ工程で形成することができる。よって、導電体５４０（導電体５４０ａおよび導電体５４０ｂ）は導電体４４０（導電体４４０ａおよび導電体４４０ｂ）と、酸化物５０６（酸化物５０６ａ１、酸化物５０６ａ２、酸化物５０６ｂ１、酸化物５０６ｂ２、および酸化物５０６ｃ）は酸化物４０６（酸化物４０６ａ、酸化物４０６ｂ）と、絶縁体５１２は絶縁体４１２と、導電体５０４（導電体５０４ａおよび導電体５０４ｂ）は導電体４０４（導電体４０４ａおよび導電体４０４ｂ）と、絶縁体５１９は絶縁体４１９と、絶縁体５１８は絶縁体４１８と、対応している。そのため、これらのトランジスタ２０００を構成する導電体、絶縁体、および酸化物は、トランジスタ１０００と同様の材料を用いて形成することができ、トランジスタ１０００の構成を参酌することができる。
Here, the conductors, insulators, and oxides that make up the
また、絶縁体４３２の上に配置された絶縁体４３０と、絶縁体４３０に埋め込まれるように配置された導電体５４０と、を有する構成にしてもよい。ここで、導電体５４０は、絶縁体４３０の開口の内壁に接して導電体５４０ａが形成され、さらに内側に導電体５４０ｂが形成されている。導電体５４０（導電体５４０ａおよび導電体５４０ｂ）は、導電体４４０（導電体４４０ａおよび導電体４４０ｂ）と対応しており、同様の材料を用いて形成することができ、導電体４４０の構成を参酌することができる。
Further, the configuration may include an
また、絶縁体４１５および絶縁体４０９に形成された開口に導電体５５１ａおよび導電体５５１ｂが配置される。導電体５５１ａおよび導電体５５１ｂは、導電体５０４を挟んで対向して設けられることが好ましい。導電体５５１ａおよび導電体５５１ｂは、導電体４５１ａおよび導電体４５１ｂと対応しており、同様の材料を用いて形成することができ、導電体４５１ａおよび導電体４５１ｂの構成を参酌することができる。
Further, the
また、導電体５５１ａの上面に接して導電体５５２ａが配置され、導電体５５１ｂの上面に接して導電体５５２ｂが配置されることが好ましい。導電体５５２ａおよび導電体５５２ｂは、導電体４５２ａおよび導電体４５２ｂと対応しており、同様の材料を用いて形成することができ、導電体４５２ａおよび導電体４５２ｂの構成を参酌することができる。
Further, it is preferable that the
酸化物５０６ｃは酸化物５０６ａ１および酸化物５０６ｂ１、酸化物５０６ａ２および酸化物５０６ｂ２、ならびに導電体５６６ａおよび導電体５６６ｂを覆って形成されることが好ましい。また、酸化物５０６ａ１の側面、酸化物５０６ｂ１および導電体５６６ａの側面が略一致していることが好ましく、酸化物５０６ａ２の側面、酸化物５０６ｂ２および導電体５６６ｂの側面が略一致していることが好ましい。例えば、酸化物５０６ｃは、酸化物５０６ａ１、酸化物５０６ａ２、酸化物５０６ｂ１および酸化物５０６ｂ２の側面、導電体５６６ａおよび導電体５６６ｂの上面および側面、ならびに絶縁体４０２の上面の一部に接して形成される。ここで、酸化物５０６ｃを上面から見ると、酸化物５０６ｃの側面は、酸化物５０６ａ１の側面および酸化物５０６ｂ１の側面、酸化物５０６ａ２の側面および酸化物５０６ｂ２の側面、ならびに導電体５６６ａおよび導電体５６６ｂの外側に位置する。
The
酸化物５０６ａ１、酸化物５０６ｂ１および導電体５６６ａと、酸化物５０６ａ２、酸化物５０６ｂ２および導電体５６６ｂと、は、導電体５１０、酸化物５０６ｃ、絶縁体５１２、および導電体５０４を挟んで対向して形成される。
The oxide 506a1, the oxide 506b1 and the
酸化物５０６は、絶縁体４０９と接する領域を有し、該領域およびその近傍は、トランジスタ１０００の領域４２６ｂおよび領域４２６ｃと同様に、低抵抗化されている。よって、酸化物５０６ａ１、酸化物５０６ｂ１および酸化物５０６ｃの一部または酸化物５０６ａ２および酸化物５０６ｂ２および酸化物５０６ｃの一部は、トランジスタ２０００のソース領域またはドレイン領域のいずれかとして機能できる。
The
酸化物５０６ｃの、酸化物５０６ａ１および酸化物５０６ａ２と、酸化物５０６ｂ１および酸化物５０６ｂ２に挟まれる領域は、チャネル形成領域として機能する。ここで、酸化物５０６ａ１および酸化物５０６ａ２と、酸化物５０６ｂ１および酸化物５０６ｂ２との距離を大きくすることが好ましく、例えば、トランジスタ１０００の導電体４０４のチャネル長方向の長さより大きくすることが好ましい。これにより、トランジスタ２０００のオフ電流を低減することができる。
The region of the
トランジスタ２０００の酸化物５０６ｃは、トランジスタ１０００の酸化物４０６ａと同様の材料を用いて形成することができる。つまり、酸化物５０６ｃは、酸化物４０６ａまたは酸化物４０６ｂに用いることができる金属酸化物を用いることができる。例えば、酸化物５０６ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いる場合、含まれるＩｎ、Ｇａ、Ｚｎの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：３：４などにすることができる。
The
また、酸化物５０６ｃは、トランジスタに用いたとき、酸化物４０６ｂと異なる電気特性を有せしめるものが好ましい。このため、例えば、酸化物５０６ｃと酸化物４０６ｂにおいて、酸化物の材料、酸化物に含まれる元素の含有比率、酸化物の膜厚、または、酸化物に形成されるチャネル形成領域の幅や長さ、などのいずれかが異なることが好ましい。
Further, the
以下では、酸化物５０６ｃに酸化物４０６ａに用いることができる金属酸化物を用いた場合について説明する。例えば、酸化物５０６ｃとして、絶縁性が比較的高い、図１２（Ｃ）の領域Ｃで示される原子数比の金属酸化物を用いることが好ましい。酸化物５０６ｃとして、このような金属酸化物を用いた場合、酸化物５０６ｃにおいて、構成元素中の元素Ｍの原子数比を、酸化物４０６ｂにおける、構成元素中の元素Ｍの原子数比より大きくすることができる。また、酸化物５０６ｃにおいて、Ｉｎに対する元素Ｍの原子数比を、酸化物４０６ｂにおける、Ｉｎに対する元素Ｍの原子数比より大きくすることができる。これにより、トランジスタ２０００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、Ｉｃｕｔを非常に小さくすることができる。
Hereinafter, a case where a metal oxide that can be used for the
また、トランジスタ２０００のチャネル形成領域として機能する酸化物５０６ｃは、酸素欠損が低減され、水素または水などの不純物が低減されていることが好ましい。これにより、トランジスタ２０００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、Ｉｃｕｔを非常に小さくすることができる。
Further, it is preferable that the
また、酸化物５０６ｃを用いたトランジスタ２０００のしきい値電圧が、バックゲートに負電位を印加していないトランジスタ１０００よりしきい値電圧が大きいことが好ましい。トランジスタ２０００のしきい値電圧をトランジスタ１０００のしきい値電圧より大きくするには、例えば、トランジスタ１０００の酸化物４０６ｂとして図１２（Ａ）の領域Ａで示される原子数比の金属酸化物を用い、トランジスタ２０００の酸化物５０６ｃとして図１２（Ｃ）の領域Ｃで示される原子数比の金属酸化物を用いることが好ましい。
Further, it is preferable that the threshold voltage of the
また、トランジスタ２０００の導電体５０４のＡ１−Ａ２方向の長さを、トランジスタ１０００の導電体４０４のＡ１−Ａ２方向の長さより長くすることが好ましい。これにより、トランジスタ２０００のチャネル長をトランジスタ１０００のチャネル長より長くできるので、トランジスタ２０００のしきい値電圧を、バックゲートに負電位を印加していないトランジスタ１０００のしきい値電圧より大きくすることができる。
Further, it is preferable that the length of the
また、トランジスタ２０００では、チャネル形成領域が酸化物５０６ｃに形成されるのに対して、トランジスタ１０００では、チャネル形成領域が酸化物４０６ａ、酸化物４０６ｂ、および酸化物４０６ｃに形成される。このため、トランジスタ２０００のチャネル形成領域における酸化物５０６の膜厚は、トランジスタ１０００のチャネル形成領域における酸化物４０６の膜厚より薄くできる。よって、トランジスタ２０００のしきい値電圧を、バックゲートに負電位を印加していないトランジスタ１０００のしきい値電圧より大きくすることができる。
Further, in the
また、トランジスタ１０００およびトランジスタ２０００の上に容量素子１５００を設ける構成にしてもよい。本実施の形態では、トランジスタ１０００に電気的に接続された導電体４５２ｂを用いて、容量素子１５００を形成する例について示す。
Further, the
導電体４５２ａ、導電体４５２ｂ、導電体５５２ａ、および導電体５５２ｂの上に絶縁体４１１を配置することが好ましい。絶縁体４１１は、例えば、酸化アルミニウムまたは酸化窒化シリコンを単層または積層で用いればよい。
It is preferable to arrange the
さらに、絶縁体４１１の上に、少なくとも一部が導電体４５２ｂと重なるように、導電体４５４が配置されることが好ましい。導電体４５４は、導電体４５２ｂなどと同様に、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５４は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、導電体４５４は、導電体４４０などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。
Further, it is preferable that the
導電体４５２ｂは容量素子１５００の電極の一方として機能し、導電体４５４は容量素子１５００の電極の他方として機能する。絶縁体４１１は容量素子１５００の誘電体として機能する。
The
また、絶縁体４１１および導電体４５４の上に絶縁体４２０を配置するのが好ましい。絶縁体４２０は、絶縁体４１５に用いることができる絶縁体を用いればよい。
Further, it is preferable to arrange the
ここで、本実施の形態に示す半導体装置における、トランジスタ１０００、トランジスタ２０００、および容量素子１５００の接続関係の一例を示した、等価回路図を図１３（Ａ）に示す。また、図１３（Ａ）に示す配線１６０１から配線１６０４などを図１（Ａ）に対応させた断面図を図１３（Ｂ）に示す。
Here, FIG. 13A shows an equivalent circuit diagram showing an example of the connection relationship between the
図１３（Ａ）（Ｂ）に示すように、トランジスタ１０００は、ゲートが配線１６０１と、ソースおよびドレインの一方が配線１６０２と、ソース及びドレインの他方が容量素子１５００の電極の一方と電気的に接続される。また、容量素子１５００の電極の他方が配線１６０３と電気的に接続される。また、トランジスタ２０００のドレインが配線１６０４と電気的に接続される。また、図１３（Ｂ）に示すように、トランジスタ１０００のバックゲートと、トランジスタ２０００のソース、トップゲート、およびバックゲートが、配線１６０５、配線１６０６、配線１６０７、および配線１６０８を介して電気的に接続される。
As shown in FIGS. 13A and 13B, in the
ここで、配線１６０１に電位を印加することで、トランジスタ１０００のオン状態、オフ状態を制御することができる。トランジスタ１０００をオン状態として、配線１６０２に電位を印加することで、トランジスタ１０００を介して、容量素子１５００に電荷を供給することができる。このとき、トランジスタ１０００をオフ状態にすることで、容量素子１５００に供給された電荷を保持することができる。また、配線１６０３は、任意の電位を与えることで、容量結合によって、トランジスタ１０００と容量素子１５００の接続部分の電位を制御することができる。例えば、配線１６０３に接地電位を与えると、上記電荷を保持しやすくなる。また、配線１６０４に負の電位を印加することで、トランジスタ２０００を介して、トランジスタ１０００のバックゲートに負の電位を与え、トランジスタ１０００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、Ｉｃｕｔを非常に小さくすることができる。
Here, by applying a potential to the
トランジスタ２０００のトップゲート及びバックゲートをソースとダイオード接続し、トランジスタ２０００のソースとトランジスタ１０００のバックゲートを接続する構成にすることで、配線１６０４によって、トランジスタ１０００のバックゲート電圧を制御することができる。トランジスタ１０００のバックゲートの負電位を保持するとき、トランジスタ２０００のトップゲート−ソース間の電圧、およびバックゲート−ソース間の電圧は、０Ｖになる。トランジスタ２０００のＩｃｕｔが非常に小さく、しきい値電圧がトランジスタ１０００より大きいので、この構成とすることにより、トランジスタ２０００に電源供給をしなくてもトランジスタ１０００のバックゲートの負電位を長時間維持することができる。
By connecting the top gate and back gate of the
さらに、トランジスタ１０００のバックゲートの負電位を保持することで、トランジスタ１０００に電源供給をしなくてもトランジスタ１０００のＩｃｕｔを非常に小さくすることができる。つまり、トランジスタ１０００およびトランジスタ２０００に電源供給をしなくても、容量素子１５００に電荷を長時間保持することができる。例えば、このような半導体装置を記憶素子として用いることにより、電源供給無しで長時間の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフレッシュ動作を必要としない記憶装置を提供することができる。
Further, by holding the negative potential of the back gate of the
なお、トランジスタ１０００、トランジスタ２０００および容量素子１５００の接続関係は、図１３（Ａ）（Ｂ）に示すものに限定されない。必要な回路構成に応じて適宜接続関係を変更することができる。
The connection relationship between the
次に、トランジスタ１０００およびトランジスタ２０００の構成材料について説明する。
Next, the constituent materials of the
＜基板＞
トランジスタ１０００およびトランジスタ２０００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
<Board>
As the substrate on which the
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。 Further, a flexible substrate may be used as the substrate. As a method of providing the transistor on the flexible substrate, there is also a method of forming the transistor on the non-flexible substrate, peeling the transistor, and transposing it to the substrate which is the flexible substrate. In that case, it is advisable to provide a release layer between the non-flexible substrate and the transistor. As the substrate, a sheet, film, foil, or the like in which fibers are woven may be used. Further, the substrate may have elasticity. Further, the substrate may have a property of returning to the original shape when bending or pulling is stopped. Alternatively, it may have a property of not returning to the original shape. The substrate has, for example, a region having a thickness of 5 μm or more and 700 μm or less, preferably 10 μm or more and 500 μm or less, and more preferably 15 μm or more and 300 μm or less. By thinning the substrate, the weight of the semiconductor device having a transistor can be reduced. Further, by making the substrate thinner, it may have elasticity even when glass or the like is used, or it may have a property of returning to the original shape when bending or pulling is stopped. Therefore, it is possible to alleviate the impact applied to the semiconductor device on the substrate due to dropping or the like. That is, it is possible to provide a durable semiconductor device.
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。 As the substrate which is a flexible substrate, for example, metal, alloy, resin or glass, fibers thereof, or the like can be used. As for the substrate which is a flexible substrate, the lower the coefficient of linear expansion, the more the deformation due to the environment is suppressed, which is preferable. As the substrate which is a flexible substrate, for example, a material having a linear expansion coefficient of 1 × 10 -3 / K or less, 5 × 10 -5 / K or less, or 1 × 10 -5 / K or less may be used. .. Examples of the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like. In particular, aramid is suitable as a substrate which is a flexible substrate because of its low coefficient of linear expansion.
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
<Insulator>
Examples of the insulator include oxides, nitrides, oxide nitrides, nitride oxides, metal oxides, metal oxide nitrides, metal nitride oxides and the like having insulating properties.
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体３０３、絶縁体４０１、および絶縁体４３２として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
By surrounding the transistor with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen, the electrical characteristics of the transistor can be stabilized. For example, as the
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。 Examples of the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, tantalum, and zirconium. Insulations containing, lanthanum, neodymium, hafnium or tantalum may be used in single layers or in layers.
また、例えば、絶縁体３０３、絶縁体４０１、および絶縁体４３２としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体３０３、絶縁体４０１、および絶縁体４３２は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。
Further, for example, the
絶縁体４００、絶縁体４３０、絶縁体３０１、絶縁体３０２、絶縁体４０２、絶縁体４１２、絶縁体５１２、および絶縁体４１１としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４００、絶縁体４３０、絶縁体３０１、絶縁体３０２、絶縁体４０２、絶縁体４１２、絶縁体５１２、および絶縁体４１１としては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
Examples of the
絶縁体３０２、絶縁体３０３、絶縁体４０２、絶縁体４１２、絶縁体５１２、および／または絶縁体４１１は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体３０２、絶縁体３０３、絶縁体４０２、絶縁体４１２、絶縁体５１２、および／または絶縁体４１１は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。または、絶縁体３０２、絶縁体３０３、絶縁体４０２、絶縁体４１２、絶縁体５１２、および／または絶縁体４１１は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体４０２および絶縁体４１２において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物４０６と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物４０６に混入することを抑制することができる。また、例えば、絶縁体４０２および絶縁体４１２において、酸化シリコンまたは酸化窒化シリコンを酸化物４０６と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
The
絶縁体４００、絶縁体４３０、絶縁体３０１、絶縁体４１５、および絶縁体４２０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４００、絶縁体４３０、絶縁体３０１、絶縁体４１５、および絶縁体４２０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４００、絶縁体４３０、絶縁体３０１、絶縁体４１５、および絶縁体４２０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
The
絶縁体４１８、絶縁体５１８、絶縁体４１９および絶縁体５１９としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体４１８、絶縁体５１８、絶縁体４１９および絶縁体５１９としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
As the
＜導電体＞
導電体４０４ａ、導電体４０４ｂ、導電体５０４ａ、導電体５０４ｂ、導電体４１０ａ、導電体４１０ｂ、導電体５１０ａ、導電体５１０ｂ、導電体４４０ａ、導電体４４０ｂ、導電体５４０ａ、導電体５４０ｂ、導電体４４１ａ、導電体４４１ｂ、導電体４５１ａ、導電体４５１ｂ、導電体５５１ａ、導電体５５１ｂ、導電体４５２ａ、導電体４５２ｂ、導電体５５２ａ、導電体５５２ｂ、導電体５６６ａ、導電体５６６ｂおよび導電体４５４としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
<Conductor>
また、上記導電体、特に導電体４０４ａ、５０４ａ、導電体４１０ａ、導電体５１０ａ、導電体４４０ａ、導電体５４０ａ、導電体５６６ａ、導電体５６６ｂとして、酸化物４０６に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物４０６に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
Further, the conductors, particularly the
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。 Further, a plurality of conductive layers formed of the above materials may be laminated and used. For example, a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined. Further, a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined. Further, a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。 When an oxide is used in the channel forming region of the transistor, it is preferable to use a laminated structure in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined as a gate electrode. In this case, a conductive material containing oxygen may be provided on the channel forming region side. By providing the conductive material containing oxygen on the channel forming region side, oxygen separated from the conductive material can be easily supplied to the channel forming region.
＜酸化物４０６および酸化物５０６に適用可能な金属酸化物＞
以下に、本発明に係る酸化物４０６および酸化物５０６について説明する。酸化物４０６および酸化物５０６として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
<Metal oxides applicable to
The
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。 The oxide semiconductor preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, aluminum, gallium, yttrium, tin and the like are preferably contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like.
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。 Here, consider the case where the oxide semiconductor is InMZnO having indium, element M, and zinc. The element M is aluminum, gallium, yttrium, tin, or the like. Examples of elements applicable to the other element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium. However, as the element M, a plurality of the above-mentioned elements may be combined in some cases.
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。 In addition, in this specification and the like, a metal oxide having nitrogen may also be generically referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
ここで、金属酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、金属酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。 Here, consider the case where the metal oxide has indium, the element M, and zinc. The terms of the atomic number ratios of indium, element M, and zinc contained in the metal oxide are [In], [M], and [Zn].
以下に、図１２（Ａ）、図１２（Ｂ）、および図１２（Ｃ）を用いて、酸化物４０６ａおよび酸化物４０６ｂに用いることができる金属酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図１２（Ａ）、図１２（Ｂ）、および図１２（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
Below, using FIGS. 12 (A), 12 (B), and 12 (C), the atoms of indium, element M, and zinc of the metal oxides that can be used for
図１２（Ａ）、図１２（Ｂ）、および図１２（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。 In FIGS. 12 (A), 12 (B), and 12 (C), the broken line indicates the atomic number ratio of [In]: [M]: [Zn] = (1 + α) :( 1-α): 1. Line where (-1 ≤ α ≤ 1), [In]: [M]: [Zn] = (1 + α): (1-α): Line where the atomic number ratio is 2, [In]: [M] : [Zn] = (1 + α): (1-α): A line having an atomic number ratio of 3, [In]: [M]: [Zn] = (1 + α): (1-α): 4 atomic numbers It represents a line having a ratio and a line having an atomic number ratio of [In]: [M]: [Zn] = (1 + α) :( 1-α): 5.
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。 The one-point chain line is a line having an atomic number ratio of [In]: [M]: [Zn] = 5: 1: β (β ≧ 0), [In]: [M]: [Zn] = 2: 1: Atomic number ratio of β, [In]: [M]: [Zn] = 1: 1: Atomic number ratio of β, [In]: [M]: [Zn] = 1: 2: Atomic number ratio of β, [In]: [M]: [Zn] = 1: 3: β atomic number ratio, and [In]: [M]: [Zn] = 1 : Represents a line with an atomic number ratio of 4: β.
また、図１２（Ａ）、図１２（Ｂ）、および図１２（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。 Further, the atomic number ratio of [In]: [M]: [Zn] = 0: 2: 1 and its vicinity values shown in FIGS. 12 (A), 12 (B), and 12 (C). Metal oxides tend to have a spinel-type crystal structure.
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。 In addition, a plurality of phases may coexist in the metal oxide (two-phase coexistence, three-phase coexistence, etc.). For example, when the atomic number ratio is a neighborhood value of [In]: [M]: [Zn] = 0: 2: 1, two phases of a spinel-type crystal structure and a layered crystal structure tend to coexist. Further, when the atomic number ratio is a neighborhood value of [In]: [M]: [Zn] = 1: 0: 0, two phases of a big bite-type crystal structure and a layered crystal structure tend to coexist. When a plurality of phases coexist in a metal oxide, grain boundaries may be formed between different crystal structures.
図１２（Ａ）に示す領域Ａは、金属酸化物が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。 The region A shown in FIG. 12 (A) shows an example of a preferable range of atomic number ratios of indium, element M, and zinc contained in the metal oxide.
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。 By increasing the content of indium in the metal oxide, the carrier mobility (electron mobility) of the metal oxide can be increased. Therefore, a metal oxide having a high indium content has a higher carrier mobility than a metal oxide having a low indium content.
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図１２（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。 On the other hand, when the content of indium and zinc in the metal oxide is low, the carrier mobility is low. Therefore, when the atomic number ratio is [In]: [M]: [Zn] = 0: 1: 0 and its neighboring values (for example, region C shown in FIG. 12C), the insulating property is high. ..
例えば、酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２に用いる金属酸化物は、キャリア移動度が高い、図１２（Ａ）の領域Ａで示される原子数比を有することが好ましい。酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２に用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、およびその近傍値程度になるようにすればよい。一方、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２に用いる金属酸化物は、絶縁性が比較的高い、図１２（Ｃ）の領域Ｃで示される原子数比を有することが好ましい。酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２に用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４程度になるようにすればよい。なお、酸化物５０６ｃに用いる金属酸化物は、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２に用いることができる金属酸化物としてもよいし、酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２に用いることができる金属酸化物としてもよい。
For example, the metal oxides used for the
特に、図１２（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。 In particular, in the region B shown in FIG. 12B, an excellent metal oxide having high carrier mobility and high reliability can be obtained even in the region A.
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。 The region B includes [In]: [M]: [Zn] = 4: 2: 3 to 4.1, and values in the vicinity thereof. The neighborhood value includes, for example, [In]: [M]: [Zn] = 5: 3: 4. Further, the region B includes [In]: [M]: [Zn] = 5: 1: 6 and its neighboring values, and [In]: [M]: [Zn] = 5: 1: 7 and its vicinity. Includes neighborhood values.
また、金属酸化物として、Ｉｎ−Ｍ−Ｚｎ酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。また、金属酸化物に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。 When In-M-Zn oxide is used as the metal oxide, it is preferable to use a target containing polycrystalline In-M-Zn oxide as the sputtering target. The atomic number ratio of the metal oxide to be formed includes a variation of plus or minus 40% of the atomic number ratio of the metal element contained in the sputtering target. For example, when the composition of the sputtering target used for the metal oxide is In: Ga: Zn = 4: 2: 4.1 [atomic number ratio], the composition of the metal oxide to be formed is In: Ga: Zn =. It may be in the vicinity of 4: 2: 3 [atomic number ratio]. When the composition of the sputtering target used for the metal oxide is In: Ga: Zn = 5: 1: 7 [atomic number ratio], the composition of the metal oxide to be formed is In: Ga: Zn = 5 :. It may be in the vicinity of 1: 6 [atomic number ratio].
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。 The properties of metal oxides are not uniquely determined by the atomic number ratio. Even if the atomic number ratio is the same, the properties of the metal oxide may differ depending on the formation conditions. For example, when a metal oxide is formed into a film by a sputtering apparatus, a film having an atomic number ratio deviating from the target atomic number ratio is formed. Further, depending on the substrate temperature at the time of film formation, the [Zn] of the film may be smaller than the [Zn] of the target. Therefore, the region shown is a region showing an atomic number ratio in which the metal oxide tends to have a specific property, and the boundary between the regions A and C is not strict.
＜金属酸化物の構成＞
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
<Composition of metal oxide>
Hereinafter, the configuration of the CAC (Cloud-Linked Composite) -OS that can be used for the transistor disclosed in one aspect of the present invention will be described.
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。 In addition, in this specification and the like, it may be described as CAAC (c-axis aligned composite) and CAC (Cloud-Aligned Composite). In addition, CAAC represents an example of a crystal structure, and CAC represents an example of a function or a composition of a material.
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。 The CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. When CAC-OS or CAC-metal oxide is used for the active layer of the transistor, the conductive function is the function of flowing electrons (or holes) that serve as carriers, and the insulating function is the function of flowing electrons (or holes) that serve as carriers. It is a function that does not shed. By making the conductive function and the insulating function act in a complementary manner, a switching function (on / off function) can be imparted to the CAC-OS or the CAC-metal oxide. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。 Further, CAC-OS or CAC-metal oxide has a conductive region and an insulating region. The conductive region has the above-mentioned conductive function, and the insulating region has the above-mentioned insulating function. Further, in the material, the conductive region and the insulating region may be separated at the nanoparticle level. Further, the conductive region and the insulating region may be unevenly distributed in the material. In addition, the conductive region may be observed with the periphery blurred and connected in a cloud shape.
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。 Further, in CAC-OS or CAC-metal oxide, when the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less, respectively. There is.
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。 Further, CAC-OS or CAC-metal oxide is composed of components having different band gaps. For example, CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to an insulating region and a component having a narrow gap due to a conductive region. In the case of this configuration, when the carriers flow, the carriers mainly flow in the components having a narrow gap. Further, the component having a narrow gap acts complementarily to the component having a wide gap, and the carrier flows to the component having a wide gap in conjunction with the component having a narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel region of the transistor, a high current driving force, that is, a large on-current and a high field effect mobility can be obtained in the on-state of the transistor.
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。 That is, the CAC-OS or CAC-metal oxide can also be referred to as a matrix composite or a metal matrix composite.
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
<Structure of metal oxide>
Oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors. Examples of the non-single crystal oxide semiconductor include CAAC-OS (c-axis aligned crystal oxide semiconductor), polycrystal oxide semiconductor, nc-OS (nanocrystalline oxide semiconductor), and pseudo-amorphous oxide semiconductor (a-lique). OS: atomous-like oxide semiconductor) and amorphous oxide semiconductors.
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。 CAAC-OS has a c-axis orientation and has a distorted crystal structure in which a plurality of nanocrystals are connected in the ab plane direction. The strain refers to a region where the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another lattice arrangement is aligned in the region where a plurality of nanocrystals are connected.
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。 Although nanocrystals are basically hexagonal, they are not limited to regular hexagons and may have non-regular hexagons. In addition, in distortion, it may have a lattice arrangement such as a pentagon and a heptagon. In CAAC-OS, a clear grain boundary (also referred to as grain boundary) cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the atomic arrangement is not dense in the ab plane direction and that the bond distance between atoms changes due to the substitution of metal elements. Conceivable.
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。 Further, CAAC-OS is a layered crystal in which a layer having indium and oxygen (hereinafter, In layer) and a layer having elements M, zinc, and oxygen (hereinafter, (M, Zn) layer) are laminated. It tends to have a structure (also called a layered structure). Indium and the element M can be replaced with each other, and when the element M of the (M, Zn) layer is replaced with indium, it can be expressed as the (In, M, Zn) layer. Further, when the indium of the In layer is replaced with the element M, it can be expressed as the (In, M) layer.
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。 CAAC-OS is a highly crystalline oxide semiconductor. On the other hand, in CAAC-OS, since a clear crystal grain boundary cannot be confirmed, it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability.
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。 The nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). In addition, nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method.
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。 The a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor. The a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。 Oxide semiconductors have various structures, and each has different characteristics. The oxide semiconductor of one aspect of the present invention may have two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, nc-OS, and CAAC-OS.
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
<Transistor with oxide semiconductor>
Subsequently, a case where the oxide semiconductor is used for a transistor will be described.
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。 By using the oxide semiconductor as a transistor, a transistor having high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
また、トランジスタは、酸化物４０６ｂの領域４２６ａにおけるキャリア密度の低いことが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物４０６ｂの領域４２６ａにおけるキャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
Further, the transistor preferably has a low carrier density in the
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。 Further, since the oxide semiconductor film having high purity intrinsicity or substantially high purity intrinsicity has a low defect level density, the trap level density may also be low.
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。 In addition, the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, the electrical characteristics of a transistor in which a channel region is formed in an oxide semiconductor having a high trap level density may become unstable.
従って、トランジスタの電気特性を安定にするためには、酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減することが有効である。また、酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
Therefore, in order to stabilize the electrical characteristics of the transistor, it is effective to reduce the impurity concentration in the
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
<Impurities>
Here, the influence of each impurity in the oxide semiconductor will be described.
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物４０６ｂの領域４２６ａにおけるシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
When silicon or carbon, which is one of the Group 14 elements, is contained in the oxide semiconductor, a defect level is formed in the oxide semiconductor. Therefore, the concentration of silicon and carbon (concentration obtained by SIMS) in the
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物４０６ｂの領域４２６ａにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物４０６ｂの領域４２６ａ中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
Further, when the oxide semiconductor contains an alkali metal or an alkaline earth metal, defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, it is preferable to reduce the concentration of the alkali metal or alkaline earth metal in the
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、酸化物４０６ｂの領域４２６ａに窒素が含まれているトランジスタはノーマリーオン特性となりやすい。従って、酸化物４０６ｂの領域４２６ａにおいて、窒素はできる限り低減されていることが好ましい、例えば、酸化物４０６ｂの領域４２６ａ中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
Further, in an oxide semiconductor, when nitrogen is contained, electrons as carriers are generated, the carrier density is increased, and the n-type is easily formed. As a result, the transistor containing nitrogen in the
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、酸化物４０６ｂの領域４２６ａに水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、酸化物４０６ｂの領域４２６ａ中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
Further, hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency. When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated. In addition, a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor containing a large amount of hydrogen in the
酸化物４０６ｂの領域４２６ａ中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。
By sufficiently reducing the impurities in the
＜半導体装置の作製方法＞
次に、本発明に係るトランジスタ１０００およびトランジスタ２０００を有する半導体装置について、トランジスタ１０００とトランジスタ２０００を並行して形成する作製方法を図５から図１１を用いて説明する。また、図５から図１１において、各図の（Ａ）および（Ｃ）は、図２にＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｂ）および（Ｄ）は、図２にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。
<Method of manufacturing semiconductor devices>
Next, with respect to the semiconductor device having the
まず、基板（図示しない）を準備し、当該基板上に絶縁体４００を成膜する。絶縁体４００および絶縁体４３２の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。
First, a substrate (not shown) is prepared, and an
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。 The CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (Photo CVD) method using light, and the like. .. Further, it can be divided into a metal CVD (Metal CVD) method and an organometallic CVD (MOCVD: Metalorganic CVD) method depending on the raw material gas used.
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。 The plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method capable of reducing plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitive elements, etc.) and the like included in a semiconductor device may be charged up by receiving electric charges from plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased. Further, in the thermal CVD method, plasma damage during film formation does not occur, so that a film having few defects can be obtained.
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。 The ALD method is also a film forming method capable of reducing plasma damage to the object to be processed. Further, the ALD method also does not cause plasma damage during film formation, so that a film having few defects can be obtained.
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。 The CVD method and the ALD method are different from the film forming method in which particles emitted from a target or the like are deposited, and are film forming methods in which a film is formed by a reaction on the surface of an object to be treated. Therefore, it is a film forming method that is not easily affected by the shape of the object to be treated and has good step coverage. In particular, the ALD method has excellent step covering property and excellent thickness uniformity, and is therefore suitable for covering the surface of an opening having a high aspect ratio. However, since the ALD method has a relatively slow film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method having a high film formation rate.
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。 In the CVD method and the ALD method, the composition of the obtained film can be controlled by the flow rate ratio of the raw material gas. For example, in the CVD method and the ALD method, a film having an arbitrary composition can be formed depending on the flow rate ratio of the raw material gas. Further, for example, in the CVD method and the ALD method, a film having a continuously changed composition can be formed by changing the flow rate ratio of the raw material gas while forming the film. When forming a film while changing the flow rate ratio of the raw material gas, it is possible to shorten the time required for film formation by the amount of time required for transportation and pressure adjustment as compared with the case of forming a film using a plurality of film forming chambers. it can. Therefore, it may be possible to increase the productivity of the semiconductor device.
本実施の形態では、絶縁体４００として、ＣＶＤ法によって酸化窒化シリコンを成膜する。
In the present embodiment, silicon oxide nitride is formed as the
次に絶縁体４００上に絶縁体４３２を成膜する。本実施の形態では、絶縁体４３２として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体４３２は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
Next, the
次に絶縁体４３２上に絶縁体４３０を成膜する。絶縁体４３０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体４３０として、ＣＶＤ法によって酸化シリコンを成膜する。
Next, the
次に、絶縁体４３０に絶縁体４３２に達する溝を形成する。溝とは、たとえば穴や開口部なども含まれる。溝の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体４３２は、絶縁体４３０をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体４３０に酸化シリコン膜を用いた場合は、絶縁体４３２は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
Next, a groove is formed in the
溝の形成後に、導電体４４０ａ、導電体５４０ａ、および導電体４４１ａとなる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体４４０となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
After the groove is formed, a conductive film to be a
本実施の形態では、導電体４４０ａ、導電体５４０ａ、および導電体４４１ａとなる導電膜として、スパッタリング法によって窒化タンタルまたは、窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体４４０ａ、導電体５４０ａ、および導電体４４１ａとしてこのような金属窒化物を用いることにより、後述する導電体４４０ｂ、導電体５４０ｂ、および導電体４４１ｂで銅など拡散しやすい金属を用いても、当該金属が導電体４４０ａ、導電体５４０ａ、および導電体４４１ａから外に拡散するのを防ぐことができる。
In the present embodiment, as the conductive film to be the
次に、導電体４４０ａ、導電体５４０ａ、および導電体４４１ａとなる導電膜上に、導電体４４０ｂ、導電体５４０ｂ、および導電体４４１ｂとなる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体４４０ｂ、導電体５４０ｂ、および導電体４４１ｂとなる導電膜として、銅などの低抵抗導電性材料を成膜する。
Next, a conductive film to be the
次に、ＣＭＰ処理を行うことで、導電体４４０ａ、導電体５４０ａ、および導電体４４１ａとなる導電膜、ならびに導電体４４０ｂ、導電体５４０ｂ、および導電体４４１ｂとなる導電膜の絶縁体４３０より上の部分を除去する。その結果、溝のみに、導電体４４０ａ、導電体５４０ａ、および導電体４４１ａとなる導電膜、ならびに導電体４４０ｂ、導電体５４０ｂ、および導電体４４１ｂとなる導電膜が残存する。これにより、上面が平坦な、導電体４４０ａおよび導電体４４０ｂを含む導電体４４０、導電体５４０ａおよび導電体５４０ｂを含む導電体５４０、ならびに導電体４４１ａおよび導電体４４１ｂを含む導電体４４１を形成することができる（図５（Ａ）および（Ｂ）参照。）。
Next, the CMP treatment is performed above the conductive film that becomes the
例えば、デュアルダマシン法を用いて、導電体４４１と、導電体４４０および導電体５４０と、を並行して作製することができる。この場合、導電体４４０と導電体５４０を埋め込む溝を絶縁体４３０に形成する際に、導電体４４１を埋め込む溝を絶縁体４００、絶縁体４３２、および絶縁体４３０に並行して形成することができる。
For example, the
次に、導電体４４０、導電体５４０、導電体４４１、および絶縁体４３０上に絶縁体４０１を成膜する。絶縁体４０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体４０１として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体４０１として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、導電体４４０ｂおよび導電体４４１ｂなどに銅など拡散しやすい金属を用いても、当該金属が絶縁体４０１より上の層に拡散するのを防ぐことができる。
Next, the
次に絶縁体４０１上に絶縁体３０１を成膜する。絶縁体３０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体３０１として、ＣＶＤ法によって酸化シリコンを成膜する。
Next, the
次に、絶縁体４０１および絶縁体３０１に、導電体４４０および導電体５４０に達する溝を形成する。溝とは、たとえば穴や開口部なども含まれる。溝の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
Next, a groove reaching the
溝の形成後に、導電体４１０ａおよび導電体５１０ａとなる導電膜を成膜する。導電体４１０ａおよび導電体５１０ａとなる導電膜は、酸素の透過を抑制する機能を有する導電性材料を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体４１０ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
After the groove is formed, a conductive film to be a
本実施の形態では、導電体４１０ａおよび導電体５１０ａとなる導電膜として、スパッタリング法によって窒化タンタルを成膜する。
In the present embodiment, tantalum nitride is formed as a conductive film to be the
次に、導電体４１０ａおよび導電体５１０ａとなる導電膜上に、導電体４１０ｂおよび導電体５１０ｂとなる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
Next, a conductive film to be the
本実施の形態では、導電体４１０ｂおよび導電体５１０ｂとなる導電膜として、ＣＶＤ法によって窒化チタンを成膜し、該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
In the present embodiment, titanium nitride is formed by a CVD method as a conductive film to be a
次に、ＣＭＰ処理を行うことで、導電体４１０ａおよび導電体５１０ａとなる導電膜、ならびに導電体４１０ｂおよび導電体５１０ｂとなる導電膜の絶縁体３０１より上の部分を除去する。その結果、溝のみに、導電体４１０ａおよび導電体５１０ａとなる導電膜、ならびに導電体４１０ｂおよび導電体５１０ｂとなる導電膜が残存する。これにより、上面が平坦な、導電体４１０ａおよび導電体４１０ｂを含む導電体４１０、ならびに導電体５１０ａおよび導電体５１０ｂを含む導電体５１０を形成することができる（図５（Ａ）および（Ｂ）参照。）。
Next, by performing the CMP treatment, the conductive film to be the
次に、絶縁体３０１、導電体４１０、および導電体５１０上に絶縁体３０２を成膜する。絶縁体３０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
Next, the
次に、絶縁体３０２上に絶縁体３０３を成膜する。絶縁体３０３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
Next, the
次に、絶縁体３０３上に絶縁体４０２を成膜する。絶縁体４０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる（図５（Ａ）および（Ｂ）参照。）。
Next, the
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体４０２に含まれる水素や水などの不純物を除去することなどができる。または、第１の加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体４０２内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第１の加熱処理は行わなくても良い場合がある。
Next, it is preferable to perform the first heat treatment. The first heat treatment may be carried out at 250 ° C. or higher and 650 ° C. or lower, preferably 300 ° C. or higher and 500 ° C. or lower, and more preferably 320 ° C. or higher and 450 ° C. or lower. The first heat treatment is carried out in an atmosphere of nitrogen or an inert gas, or an atmosphere containing 10 ppm or more and 1% or more or 10% or more of an oxidizing gas. The first heat treatment may be performed in a reduced pressure state. Alternatively, in the first heat treatment, the heat treatment is performed in an atmosphere of nitrogen or an inert gas, and then the heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to supplement the desorbed oxygen. You may. By the first heat treatment, impurities such as hydrogen and water contained in the
また、該加熱処理は、絶縁体３０２成膜後、絶縁体３０３の成膜後および絶縁体４０２の成膜後それぞれに行うこともできる。該加熱処理は、第１の加熱処理条件を用いることができるが、絶縁体３０２成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
Further, the heat treatment can be performed after the film formation of the
本実施の形態では、第１の加熱処理として、絶縁体４０２成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行なう。
In the present embodiment, as the first heat treatment, the
次に、絶縁体４０２上に、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜と、酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜と、を順に成膜する。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。この様に成膜することで、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜と、酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜との界面近傍を清浄に保つことができる。
Next, an oxide film to be
酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜と、酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜の成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
The oxide film to be
例えば、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜と、酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜の成膜をスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜の成膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
For example, when the oxide film to be
特に、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜の成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体４０２に供給される場合がある。
In particular, when the oxide film to be the
なお、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜のスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
The proportion of oxygen contained in the sputtering gas of the oxide film to be the
また、酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜をスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
When the oxide film to be
酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜に酸素欠乏型の酸化物半導体を用いる場合は、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜に過剰酸素を含む酸化膜を用いることが好ましい。また、酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜の成膜後に酸素ドープ処理を行ってもよい。
When an oxygen-deficient oxide semiconductor is used for the oxide film to be
本実施の形態では、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜し、酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。
In the present embodiment, the oxide film to be the
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理条件を用いることができる。第２の加熱処理によって、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜、ならびに酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜中の水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
Next, a second heat treatment may be performed. For the second heat treatment, the first heat treatment conditions can be used. By the second heat treatment, impurities such as hydrogen and water in the oxide film which becomes
次に、酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜上に導電体４６６、導電体５６６ａおよび導電体５６６ｂとなる導電体を成膜する。導電体４６６、導電体５６６ａおよび導電体５６６ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
Next, a conductor to be the
次に、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜、酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜、ならびに導電体４６６、導電体５６６ａおよび導電体５６６ｂとなる導電体を島状に加工して、酸化物４０６ａ、酸化物５０６ａ１、酸化物５０６ａ２、酸化物４０６ｂ、酸化物５０６ｂ１、酸化物５０６ｂ２、導電体４６６、導電体５６６ａおよび導電体５６６ｂを形成する（図５（Ｃ）および（Ｄ）参照。）。
Next, the oxide film to be
ここで、酸化物４０６ａ、酸化物４０６ｂおよび導電体４６６は、少なくとも一部が導電体４１０と重なるように形成する。また、酸化物５０６ａ１、酸化物５０６ｂ１および導電体５６６ａと、酸化物５０６ａ２、酸化物５０６ｂ２および導電体５６６ｂとの間の領域に、導電体５１０の少なくとも一部が重なるように、これらの酸化物および導電体を形成する。上記酸化膜および導電体を一括して加工することで、導電体４６６の側面および酸化物４０６ｂの側面は、酸化物４０６ａの側面を含む面に含まれていることが好ましい。また、導電体５６６ａの側面および酸化物５０６ｂ１の側面は、酸化物５０６ａ１の側面を含む面に含まれていることが好ましい。また、導電体５６６ｂの側面および酸化物５０６ｂ２の側面は、酸化物５０６ａ２の側面を含む面に含まれていることが好ましい。上記酸化膜および導電体の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
Here, the
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。 In the lithography method, first, the resist is exposed through a mask. Next, the exposed region is removed or left with a developing solution to form a resist mask. Next, a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask. For example, a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like. Further, an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure. Further, instead of the above-mentioned light, an electron beam or an ion beam may be used. When using an electron beam or an ion beam, a mask is not required. The resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜、ならびに酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記酸化膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
Further, a hard mask made of an insulator or a conductor may be used instead of the resist mask. When a hard mask is used, an insulating film or a conductive film to be a hard mask material is formed on an oxide film to be an
本実施例では、導電体４６６、導電体５６６ａおよび導電体５６６ｂとなる導電体を上述のハードマスクとして用いる。
In this embodiment, the conductors to be the
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。 As the dry etching apparatus, a capacitively coupled plasma (CCP) etching apparatus having parallel plate type electrodes can be used. The capacitively coupled plasma etching apparatus having the parallel plate type electrodes may be configured to apply a high frequency power source to one of the parallel plate type electrodes. Alternatively, a plurality of different high-frequency power supplies may be applied to one of the parallel plate type electrodes. Alternatively, a high frequency power supply having the same frequency may be applied to each of the parallel plate type electrodes. Alternatively, a high frequency power supply having a different frequency may be applied to each of the parallel plate type electrodes. Alternatively, a dry etching apparatus having a high-density plasma source can be used. As the dry etching apparatus having a high-density plasma source, for example, an inductively coupled plasma (ICP) etching apparatus can be used.
なお、上記酸化膜の加工において、酸化物４０６ａ、酸化物４０６ｂおよび導電体４６６と、酸化物５０６ａ１、酸化物５０６ｂ１および導電体５６６ａ１と、酸化物５０６ａ２酸化物５０６ｂ２および導電体５６６ｂと、の断面形状をテーパー形状にしてもよい。該テーパー角度は、基板底面と平行な面に対して、３０度以上７５度未満程度にする。このようなテーパー角度を有することによって、以降の成膜工程における膜の被覆性が向上する。ドライエッチング法による加工はテーパー形状の加工に適している。
In the processing of the oxide film, the cross-sectional shapes of the
これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物４０６ａ、酸化物５０６ａ１、酸化物５０６ａ、酸化物４０６ｂ、酸化物５０６ｂ１、酸化物５０６ｂ２、導電体４６６、導電体４６６ａおよび導電体５６６ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
By performing the conventional dry etching and other treatments, impurities caused by etching gas and the like are removed from
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。 Cleaning is performed to remove the above impurities and the like. Examples of the cleaning method include wet cleaning using a cleaning liquid, plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleanings may be appropriately combined.
ウェット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。 As the wet cleaning, the cleaning treatment may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid or the like with carbonated water or pure water. Alternatively, ultrasonic cleaning with pure water or carbonated water may be performed. In this embodiment, ultrasonic cleaning is performed using pure water or carbonated water.
次に、第３の加熱処理を行っても良い。加熱処理の条件は、上述の第１の加熱処理の条件を用いることができる。なお、第３の加熱処理は行わなくてもよい場合がある。本実施の形態では、第３の加熱処理は行わない。 Next, a third heat treatment may be performed. As the heat treatment conditions, the above-mentioned first heat treatment conditions can be used. In some cases, the third heat treatment may not be performed. In this embodiment, the third heat treatment is not performed.
次に、絶縁体４０２、酸化物４０６ａ、酸化物５０６ａ１、酸化物５０６ａ、酸化物４０６ｂ、酸化物５０６ｂ１、酸化物５０６ｂ２、導電体４６６、導電体４６６ａおよび導電体５６６ｂ上に、酸化膜４０６Ｃを成膜する（図６（Ａ）および（Ｂ）参照。）。酸化膜４０６Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
Next, an
酸化膜４０６Ｃは、酸化物５０６ｃとなる酸化膜である。よって、酸化物５０６ｃに求める特性に合わせて、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２となる酸化膜と同様の成膜方法、または酸化物４０６ｂ、酸化物５０６ｂ１、および酸化物５０６ｂ２となる酸化膜と同様の成膜方法を用いて、酸化膜４０６Ｃを成膜すればよい。本実施の形態では、酸化膜４０６Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。
The
次に、酸化膜４０６Ｃの一部および導電体４４６を除去して、酸化物４０６ｃを形成する。ここで、酸化物５０６ｃは、酸化物５０６ａ１、酸化物５０６ｂ１、酸化物５０６ａ２、および酸化物５０６ｂ２を覆って形成することが好ましい。酸化膜４０６Ｃの加工はリソグラフィー法を用いて行えばよい。また、該加工はドライエッチング法やウェットエッチング法を用いることができる（図６（Ａ）および（Ｂ）参照。）。
Next, a part of the
次に、絶縁体４０２、酸化物４０６および酸化物５０６ｃの上に、絶縁体４１２および絶縁体５１２となる絶縁膜、導電体４０４ａおよび導電体５０４ａとなる導電膜、導電体４０４ｂおよび導電体５０４ｂとなる導電膜、ならびに絶縁体４１９および絶縁体５１９となる絶縁膜、を順に成膜する。
Next, on the
絶縁体４１２および絶縁体５１２となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
The film formation of the insulating film to be the
なお、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させ、該酸素プラズマに絶縁体４１２および絶縁体５１２となる絶縁膜を曝すことで、絶縁体４１２および絶縁体５１２並びに酸化物４０６及び酸化物５０６へ酸素を導入することができる。また、のちの工程において、絶縁体４１８および絶縁体５１８が形成されたのち、加熱処理を行うことで、絶縁体４１２および絶縁体５１２に含まれる酸素を選択的に酸化物４０６及び酸化物５０６へ拡散させ、酸化物４０６及び酸化物５０６の酸素欠損を低減することができる。
By exciting oxygen with microwaves to generate high-density oxygen plasma and exposing the oxygen plasma to an insulating film that serves as an
ここで、第４の加熱処理を行うことができる。加熱処理は、第１の加熱処理条件を用いることができる。該加熱処理によって、絶縁体４１２および絶縁体５１２となる絶縁膜中の水分濃度および水素濃度を低減させることができる。なお、第４の加熱処理は行わなくてもよい場合がある。
Here, the fourth heat treatment can be performed. For the heat treatment, the first heat treatment condition can be used. By the heat treatment, the water concentration and the hydrogen concentration in the insulating film to be the
導電体４０４ａおよび導電体５０４ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。該導電膜として上記の導電体４０４ａなどとして用いることができる導電性酸化物を、スパッタリング法を用いて酸素を含む雰囲気で成膜することで、絶縁体４１２および絶縁体５１２に酸素を添加し、酸化物４０６ｂおよび酸化物５０６ｃに酸素を供給することが可能となる。
The film formation of the conductive film to be the
導電体４０４ｂおよび導電体５０４ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。該導電膜の成膜をスパッタリング法で行うことで、導電体４０４ａおよび導電体５０４ａとなる導電膜の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。該ＯＣ電極上の導電体上に、さらに導電体をスパッタリング法などによって成膜してもよい。
The film formation of the conductive film to be the
ここで、第５の加熱処理を行うことができる。加熱処理は、第１の加熱処理条件を用いることができる。なお、第５の加熱処理は行わなくてもよい場合がある。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。 Here, the fifth heat treatment can be performed. For the heat treatment, the first heat treatment condition can be used. In some cases, the fifth heat treatment may not be performed. In the present embodiment, the treatment is carried out in a nitrogen atmosphere at a temperature of 400 ° C. for 1 hour.
絶縁体４１９および絶縁体５１９となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができ、特にＡＬＤ法を用いて成膜することが好ましい。絶縁体４１９および絶縁体５１９となる絶縁膜を、ＡＬＤ法を用いて成膜することで、膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上１０ｎｍ以下程度にすることができる。ここで、上記絶縁膜の膜厚は、絶縁体４１８および絶縁体５１８となる絶縁膜の膜厚より厚くすることが好ましい。これにより、後の工程で絶縁体４１８および絶縁体５１８を形成する際、導電体４０４の上に絶縁体４１９を、導電体５０４の上に絶縁体５１９を、残存させやすくなる。
The insulating film to be the
次に、絶縁体４１２および絶縁体５１２となる絶縁膜、導電体４０４ａおよび導電体５０４ａとなる導電膜、導電体４０４ｂおよび導電体５０４ｂとなる導電膜、ならびに絶縁体４１９および絶縁体５１９となる絶縁膜を、エッチングして、絶縁体４１２、絶縁体５１２、導電体４０４ａ、導電体５０４ａ、導電体４０４ｂ、導電体５０４ｂ、絶縁体４１９、および絶縁体５１９を形成する（図７（Ａ）および（Ｂ）参照。）。
Next, the insulating film to be the
絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９は、少なくとも一部が、導電体４１０および酸化物４０６と重なるように形成する。また、絶縁体５１２、導電体５０４ａ、導電体５０４ｂ、および絶縁体５１９は、少なくとも一部が、導電体５１０および酸化物５０６と重なるように形成する。上記絶縁膜の加工はリソグラフィー法を用いて行えばよい。
The
ここで、上面から、基板に対して垂直に見た際の絶縁体４１２の側面の位置は、絶縁体４１９、導電体４０４ａ、及び導電体４０４ｂの側面の位置と、略一致することが好ましい。また、上面から、基板に対して垂直に見た際の絶縁体５１２の側面の位置は、絶縁体５１９、導電体５０４ａ、及び導電体５０４ｂの側面の位置と、略一致することが好ましい。
Here, it is preferable that the positions of the side surfaces of the
ここで、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の断面形状、ならびに絶縁体５１２、導電体５０４ａ、導電体５０４ｂ、および絶縁体５１９の断面形状が、可能な限りテーパー形状を有しないことが好ましい。これにより、後の工程で絶縁体４１８および絶縁体５１８を形成する際、絶縁体４１８および絶縁体５１８を残存させやすくなる。
Here, the cross-sectional shapes of the
また、該エッチングにより、酸化物４０６ｂの絶縁体４１２と重ならない領域の上部がエッチングされる場合がある。この場合、酸化物４０６ｂの絶縁体４１２と重なる領域の膜厚が、絶縁体４１２と重ならない領域の膜厚より厚くなる。また、酸化物５０６ｃの絶縁体５１２と重ならない領域についても同様である。
In addition, the etching may etch the upper part of the region of the
次に、絶縁体４０２、酸化物４０６、絶縁体４１２、導電体４０４、絶縁体４１９、酸化物５０６、絶縁体５１２、導電体５０４、および絶縁体５１９を覆って、ＡＬＤ法を用いて、絶縁体４１８および絶縁体５１８となる絶縁膜を成膜する。該絶縁膜を、ＡＬＤ法を用いて成膜することで、膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば１ｎｍ程度にすることができる。さらに、該絶縁膜を、ＡＬＤ法を用いて成膜することで、絶縁体４１２、導電体４０４、および絶縁体４１９からなる構造体のアスペクト比が非常に大きくても、該構造体の上面および側面に、ピンホールが少なく、かつ膜厚が均一な絶縁膜を成膜することができる。本実施の形態では、該絶縁膜として、ＡＬＤ法によって酸化アルミニウムを成膜する。
Next, the
次に、絶縁体４１８および絶縁体５１８となる絶縁膜に異方性のエッチング処理を行って、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接して、絶縁体４１８を形成し、絶縁体５１２、導電体５０４、および絶縁体５１９の側面に接して、絶縁体５１８を形成する（図７（Ｃ）および（Ｄ）参照。）。異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された該絶縁膜を除去して、絶縁体４１８および絶縁体５１８を自己整合的に形成することができる。
Next, the insulating film to be the
ここで、絶縁体４１９および絶縁体５１９の膜厚を絶縁体４１８および絶縁体５１８となる絶縁膜の膜厚より厚くしておくことで、絶縁体４１９および絶縁体４１８の上部、ならびに絶縁体５１９および絶縁体５１８の上部が除去されても、絶縁体４１９、絶縁体４１８、絶縁体５１９、および絶縁体５１８を残存させることができる。また、酸化物４０６および酸化物５０６の端部をテーパー形状にしておくと、酸化物４０６の側面および酸化物５０６の側面に接して成膜された絶縁体４１８および絶縁体５１８となる絶縁膜を除去するための時間が短縮され、より容易に絶縁体４１８および絶縁体５１８を形成することができる。
Here, by making the thickness of the
また、酸化物４０６および／または酸化物５０６の側面に接して絶縁体が残存する場合もある。当該絶縁体を酸化物４０６および／または酸化物５０６の側面に接して設けることで酸化物４０６および／または酸化物５０６に混入する水または水素などの不純物を低減し、酸化物４０６および／または酸化物５０６から酸素が外方拡散するのを防ぐことができる場合がある。
In addition, an insulator may remain in contact with the side surface of the
次に、絶縁体４１２、導電体４０４、絶縁体４１８、絶縁体４１９、絶縁体５１２、導電体５０４、絶縁体５１８、および絶縁体５１９をマスクとして、酸化物４０６および酸化物５０６にプラズマ４２２による処理を行う（図８（Ａ）および（Ｂ）参照）。プラズマ処理は、上述の酸素欠損を形成する元素、または酸素欠損に捕獲される元素を含む雰囲気などで行えばよい。例えば、アルゴンガスと窒素ガスを用いてプラズマ処理を行えばよい。
Next, with the
また、上記プラズマ処理の代わりにドーパントを添加してもよい。ドーパントの添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。 Moreover, you may add a dopant instead of the said plasma treatment. As a method for adding the dopant, an ion implantation method in which the ionized raw material gas is added by mass separation, an ion implantation method in which the ionized raw material gas is added without mass separation, a plasma imaging ion implantation method, or the like is used. Can be done. When mass separation is performed, the ion species to be added and the concentration thereof can be strictly controlled. On the other hand, when mass separation is not performed, high-concentration ions can be added in a short time. Alternatively, an ion doping method may be used in which clusters of atoms or molecules are generated and ionized. The dopant may be paraphrased as an ion, a donor, an acceptor, an impurity or an element.
ドーパントとしては、上述の酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。 As the dopant, the above-mentioned element forming an oxygen deficiency, an element captured by the oxygen deficiency, or the like may be used. Typical examples of such elements include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and rare gases. Typical examples of noble gas elements include helium, neon, argon, krypton, xenon and the like.
また、上記の通り、酸化物４０６および酸化物５０６は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。よって、ドーパントとして酸化物４０６のキャリア密度を向上させるインジウムなどの金属元素を用いることができる。ここで、インジウムが、酸化物４０６ａ、酸化物５０６ａ１、および酸化物５０６ａ２に濃度のピークを持つように、ドーパントを添加することが好ましい。
Further, as described above, the
このようにしてインジウムを添加し、酸化物４０６ａの領域４２６ｂおよび領域４２６ｃにおける、元素Ｍに対するインジウムの原子数比が、酸化物４０６ｂの元素Ｍに対するインジウムの原子数比と同程度になることが好ましい。言い換えると、酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおける元素Ｍに対するインジウムの原子数比が、領域４２６ａにおける元素Ｍに対するインジウムの原子数比より大きくなることが好ましい。
It is preferable that indium is added in this way so that the atomic number ratio of indium to the element M in the
このようにインジウムを添加することにより、トランジスタ１０００の作製工程において、酸化物４０６ｂの膜厚が薄くなり、酸化物４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂおよび領域４２６ｃにおいて、酸化物４０６ａが十分低抵抗化されており、酸化物４０６の領域４２６ｂおよび領域４２６ｃはソース領域およびドレイン領域として機能させることができる。
By adding indium in this way, even when the film thickness of the
次に、絶縁体４０２、酸化物４０６、絶縁体４１８、絶縁体４１９、絶縁体５０２、酸化物５０６、絶縁体５１８、および絶縁体５１９を覆って、絶縁体４０９を成膜する（図８（Ｃ）および（Ｄ）参照。）。絶縁体４０９の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
Next, an
絶縁体４０９の成膜は、窒素または水素の少なくとも一方を含む雰囲気で行うことが好ましい。このような雰囲気で成膜を行うことで、酸化物４０６ｂおよび酸化物４０６ｃの絶縁体４１２と重ならない領域を中心に、酸素欠損を形成し、当該酸素欠損と窒素または水素などの不純物元素を結合させて、キャリア密度を高くすることができる。このようにして、低抵抗化された、領域４２６ｂ及び領域４２６ｃを形成することができる。また、酸化物５０６ｂおよび酸化物５０６ｃの絶縁体５１２と重ならない領域近傍も同様に、キャリア密度を高くし、低抵抗化することができる。絶縁体４０９として、例えばＣＶＤ法を用いて、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンを用いることができる。本実施の形態では、絶縁体４０９として、窒化酸化シリコンを用いる。
The film formation of the
このように、本実施の形態に示す半導体装置の作製方法では、チャネル長が１０ｎｍから３０ｎｍ程度に微細化されたトランジスタでも、絶縁体４０９の成膜により、ソース領域およびドレイン領域を自己整合的に形成することができる。よって、微細化または高集積化された半導体装置も、歩留まり良く製造することができる。
As described above, in the method for manufacturing the semiconductor device shown in the present embodiment, even if the transistor has a channel length of about 10 nm to 30 nm, the source region and the drain region are self-aligned by forming the
ここで、導電体４０４および絶縁体４１２の上面および側面を、絶縁体４１９および絶縁体４１８で覆っておくことで、窒素または水素などの不純物元素が導電体４０４および絶縁体４１２に混入することを防ぐことができる。これにより、窒素または水素などの不純物元素が、導電体４０４および絶縁体４１２を通って、トランジスタ１０００のチャネル形成領域として機能する領域４２６ａに混入することを防ぐことができる。また、同様に、導電体５０４および絶縁体５１２の上面および側面を、絶縁体５１９および絶縁体５１８で覆っておくことで、トランジスタ２０００のチャネル形成領域として機能する部分に混入することを防ぐことができる。以上により、良好な電気特性を有するトランジスタ１０００およびトランジスタ２０００を提供することができる。
Here, by covering the upper surface and the side surface of the
また、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を絶縁体４０９として用いることが好ましい。領域４２６ｂおよび領域４２６ｃの上にこのような絶縁体を設けることにより、水または水素などの不純物、または酸素が領域４２６ｂおよび領域４２６ｃに混入して、キャリア密度が変化することを防ぐことができる。
Further, it is preferable to use an insulating material having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen as the
なお、上記において、プラズマ４２２による処理と、絶縁体４１９の成膜と、を用いて、領域４２６ｂおよび領域４２６ｃなどを形成したが、本実施の形態はこれに限られるものではない。例えば、いずれか一方のみを用いて、領域４２６ｂおよび領域４２６ｃなどを形成してもよい。
In the above, the
次に、絶縁体４０９の上に、絶縁膜４１５Ａを成膜する（図９（Ａ）および（Ｂ）参照。）。絶縁膜４１５Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、絶縁膜４１５Ａとして、酸化窒化シリコンを用いる。
Next, an insulating
次に、絶縁膜４１５Ａの一部を除去して、絶縁体４１５を形成する（図９（Ｃ）および（Ｄ）参照。）。絶縁体４１５は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体４１５は、絶縁膜４１５Ａとして成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４１５は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、ＣＭＰ処理を用いる。ただし、絶縁体４１５の上面は必ずしも平坦性を有さなくてもよい。
Next, a part of the insulating
次に、絶縁体４１５および絶縁体４０９に、酸化物４０６の領域４２６ｂに達する開口と、酸化物４０６の領域４２６ｃに達する開口と、酸化物５０６ｃの酸化物５０６ｂ１と重なる部分に達する開口と、酸化物５０６ｃの酸化物５０６ｂ２と重なる部分に達する開口と、を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。ここで、導電体４５１ａ、導電体４５１ｂが酸化物４０６の側面に接して設けられるように、酸化物４０６に達する開口において、酸化物４０６の側面が露出するように、当該開口を形成する。また、導電体５５１ａ、導電体５５１ｂが酸化物５０６の側面に接して設けられるように、酸化物５０６に達する開口において、酸化物５０６の側面が露出するように、当該開口を形成する。
Next, in the
次に、導電体４５１ａ、導電体４５１ｂ、導電体５５１ａ、および導電体５５１ｂとなる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
Next, a conductive film to be a
次に、ＣＭＰ処理を行うことで、導電体４５１ａ、導電体４５１ｂ、導電体５５１ａ、および導電体５５１ｂとなる導電膜の絶縁体４１５より上の部分を除去する。その結果、上記開口のみに、該導電膜が残存することで上面が平坦な導電体４５１ａ、導電体４５１ｂ、導電体５５１ａ、および導電体５５１ｂを形成することができる。
Next, the CMP treatment is performed to remove the
次に、導電膜を成膜して、当該導電膜をフォトリソグラフィー法を用いて加工して、導電体４５２ａ、導電体４５２ｂ、導電体５５２ａおよび導電体５５２ｂを形成する（図１０（Ｃ）および（Ｄ）参照。）。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体４５２ａ、導電体４５２ｂ、導電体５５２ａおよび導電体５５２ｂは、導電体４４０などと同様に、絶縁体に埋め込むように形成してもよい。
Next, a conductive film is formed, and the conductive film is processed by a photolithography method to form a
次に、絶縁体４１５、導電体４５２ａ、導電体４５２ｂ、導電体５５２ａおよび導電体５５２ｂの上に絶縁体４１１を成膜する（図１１（Ａ）および（Ｂ）参照。）。絶縁膜４１１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体４１１として、ＡＬＤ法で成膜した酸化アルミニウムとＣＶＤ法で成膜した酸化窒化シリコンの積層膜を用いる。
Next, the
次に、絶縁体４１１の上に、導電膜を成膜して、当該導電膜をフォトリソグラフィー法を用いて加工して、導電体４５４を形成する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体４５４は、導電体４４０などと同様に、絶縁体に埋め込むように形成してもよい。
Next, a conductive film is formed on the
次に、絶縁体４１１および導電体４５４の上に、絶縁体４２０を成膜する（図１１（Ｃ）および（Ｄ）参照。）。絶縁体４２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。なお、絶縁体４２０の上面は、ＣＭＰ処理などを用いて平坦化されることが好ましい。
Next, the
以上により、トランジスタ１０００、トランジスタ２０００および容量素子１５００を有する半導体装置を作製することができる（図１参照。）。図５乃至図１１に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ１０００とトランジスタ２０００を並行して作製することができるので、該半導体装置の生産性の向上を図ることができる。
As described above, a semiconductor device including the
以上のように、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きいトランジスタを提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。 As described above, according to one aspect of the present invention, it is possible to provide a semiconductor device capable of miniaturization or high integration. Alternatively, one aspect of the present invention can provide a semiconductor device having good electrical characteristics. Alternatively, one aspect of the present invention can provide a semiconductor device having a small off-current. Alternatively, one aspect of the present invention can provide a transistor having a large on-current. Alternatively, one aspect of the present invention can provide a highly reliable semiconductor device. Alternatively, one aspect of the present invention can provide a semiconductor device with reduced power consumption. Alternatively, one aspect of the present invention can provide a highly productive semiconductor device.
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 As described above, the configurations and methods shown in the present embodiment can be used in appropriate combination with the configurations and methods shown in other embodiments.
（実施の形態２）
本実施の形態では、半導体装置の一形態を、図１４および図１５を用いて説明する。
(Embodiment 2)
In this embodiment, one embodiment of the semiconductor device will be described with reference to FIGS. 14 and 15.
［記憶装置］
図１４に示す半導体装置は、トランジスタ３００と、トランジスタ２００、トランジスタ３４５および容量素子１００を有している。
[Storage device]
The semiconductor device shown in FIG. 14 includes a
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタであり、上記実施の形態に示すトランジスタを用いることができる。上記実施の形態に示すトランジスタは、微細化しても歩留まり良く形成できるので、トランジスタ２００の微細化を図ることができる。このようなトランジスタを記憶装置に用いることで、記憶装置の微細化または高集積化を図ることができる。上記実施の形態に示すトランジスタは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
The
図１４において、配線３００１はトランジスタ３００のソースと電気的に接続され、配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、配線３００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線３００４はトランジスタ２００の第１のゲートと電気的に接続され、配線３００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線３００５は容量素子１００の電極の他方と電気的に接続されている。
In FIG. 14, the
図１４において、配線３００１はトランジスタ３００のソースと電気的に接続され、配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、配線３００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線３００４はトランジスタ２００のゲートと電気的に接続され、配線３００６はトランジスタ２００のバックゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線３００５は容量素子１００の電極の他方と電気的に接続されている。配線３００７はトランジスタ３４５のソースと電気的に接続され、配線３００８はトランジスタ３４５のゲートと電気的に接続され、配線３００９はトランジスタ３４５のバックゲートと電気的に接続され、配線３０１０はトランジスタ３４５のドレインと電気的に接続されている。ここで、配線３００６、配線３００７、配線３００８、及び配線３００９が電気的に接続されている。
In FIG. 14, the
先の実施の形態の図１３におけるトランジスタ１０００、トランジスタ２０００および容量素子１５００は、それぞれ、トランジスタ２００、トランジスタ３４５および容量素子１００に相当する。また、図１３における配線１６０５、配線１６０６、配線１６０７、及び配線１６０８は、それぞれ、配線３００６、配線３００７、配線３００８、及び配線３００９に相当する。
The
図１４に示す半導体装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
The semiconductor device shown in FIG. 14 has a characteristic that the potential of the gate of the
また、図１４に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ３４５は、複数のトランジスタ２００のバックゲート電圧を制御することができる。そのため、トランジスタ３４５は、トランジスタ２００よりも、少ない個数を設けるとよい。
Further, the storage devices shown in FIG. 14 can form a memory cell array by arranging them in a matrix. One
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
Writing and retaining information will be described. First, the potential of the
トランジスタ２００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
When the off current of the
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
Next, reading information will be described. When a predetermined potential (constant potential) is applied to the
＜記憶装置の構造＞
本発明の一態様の記憶装置は、図１４に示すようにトランジスタ３００、トランジスタ２００、トランジスタ３４５および容量素子１００を有する。トランジスタ２００およびトランジスタ３４５はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、トランジスタ２００およびトランジスタ３４５の上方に設けられている。
<Structure of storage device>
As shown in FIG. 14, the storage device of one aspect of the present invention includes a
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
The
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
The
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
It is preferable to include a semiconductor such as a silicon-based semiconductor in a region in which a channel of the
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
In the
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
The
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。 The threshold voltage can be adjusted by determining the work function depending on the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
なお、図１４に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
The
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
An
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
As the
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
The
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
Further, as the
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００およびトランジスタ３４５との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
As an example of a film having a barrier property against hydrogen, for example, silicon nitride formed by the CVD method can be used. Here, hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
The amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS). For example, the amount of hydrogen desorbed from the
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２４の比誘電率は、絶縁体３２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
The
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。また、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
Further, the
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
As the material of each plug and wiring (
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１４において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
A wiring layer may be provided on the
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００と、トランジスタ２００およびトランジスタ３４５と、は、バリア層により分離することができ、トランジスタ３００からトランジスタ２００およびトランジスタ３４５への水素の拡散を抑制することができる。
For example, as the
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
As the conductor having a barrier property against hydrogen, for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１４において、絶縁体３５４上には、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
A wiring layer may be provided on the
例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００またはトランジスタ３４５を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
For example, the
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００およびトランジスタ３４５との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
As an example of a film having a barrier property against hydrogen, silicon nitride formed by the CVD method can be used. Here, hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
Further, as the film having a barrier property against hydrogen, for example, it is preferable to use metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００およびトランジスタ３４５への混入を防止することができる。また、トランジスタ２００およびトランジスタ３４５を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００およびトランジスタ３４５に対する保護膜として用いることに適している。
In particular, aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the
また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
Further, for example, the same material as that of the
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体およびトランジスタ３４５を構成する導電体等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
Further, the
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００と、トランジスタ２００およびトランジスタ３４５と、は、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタ３００からトランジスタ２００およびトランジスタ３４５への水素の拡散を抑制することができる。
In particular, the
絶縁体２１６の上方には、トランジスタ２００およびトランジスタ３４５が設けられている。なお、トランジスタ２００およびトランジスタ３４５としては、先の実施の形態で説明した半導体装置が有するトランジスタを用いればよい。例えば、トランジスタ２００としては、トランジスタ１０００、トランジスタ３４５としては、トランジスタ２０００を用いることができる。図１４では、トランジスタ２００としてトランジスタ１０００を用い、トランジスタ３４５としてトランジスタ２０００を用いる例を示している。また、図１４に示すトランジスタ２００およびトランジスタ３４５は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
A
また、絶縁体２１６上および導電体２１８上には、絶縁体２３０および絶縁体２３２が順に積層して設けられている。絶縁体２３０、および絶縁体２３２のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
Further, the
例えば、絶縁体２３０、および絶縁体２３２には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００またはトランジスタ３４５を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
For example, the
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００およびトランジスタ３４５との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
As an example of a film having a barrier property against hydrogen, silicon nitride formed by the CVD method can be used. Here, hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a
また、絶縁体２３０、および絶縁体２３２には、導電体２１９が埋め込まれている。なお、導電体２１９は、トランジスタ２００のバックゲート電極およびトランジスタ３４５のバックゲート電極と電気的に接続するプラグとしての機能を有し、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１９は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
Further, a
トランジスタ２００のバックゲート電極およびトランジスタ３４５のバックゲート電極と、トランジスタ２００のトップゲート電極およびトランジスタ３４５のトップゲート電極と、の間に絶縁体２３０および絶縁体２３２を設けることで、トランジスタ２００のトップゲート電極およびトランジスタ３４５のトップゲート電極と、の寄生容量を低減することができる。
By providing the
トランジスタ２００およびトランジスタ３４５の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ２００およびトランジスタ３４５に酸化物半導体を用いる場合、トランジスタ２００およびトランジスタ３４５近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００およびトランジスタ３４５が有する酸化物の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタ２００およびトランジスタ３４５を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
An
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。 Specifically, as the insulator having an excess oxygen region, it is preferable to use an oxide material in which a part of oxygen is desorbed by heating. Oxides that desorb oxygen by heating have an oxygen desorption amount of 1.0 × 10 18 atoms / cm 3 or more, preferably 3.0 × 10 20 in terms of oxygen atoms in TDS analysis. It is an oxide film having atoms / cm 3 or more. The surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 500 ° C. or lower.
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。 For example, as such a material, it is preferable to use a material containing silicon oxide or silicon oxide nitride. Alternatively, a metal oxide can be used. In the present specification, silicon oxide refers to a material having a higher oxygen content than nitrogen as its composition, and silicon nitride as its composition means a material having a higher nitrogen content than oxygen as its composition. Is shown.
絶縁体２８０上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
An
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００およびトランジスタ３４５への混入を防止することができる。また、トランジスタ２００およびトランジスタ３４５を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００およびトランジスタ３４５に対する保護膜として用いることに適している。
In particular, aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the
なお、トランジスタ２００としてトランジスタ１０００を設ける場合およびトランジスタ３４５としてトランジスタ２０００を設ける場合、絶縁体２１４は絶縁体４３２に、導電体２１８は導電体４４０に、絶縁体２１６は絶縁体４３０に、絶縁体２３０は絶縁体４０１に、絶縁体２３２は絶縁体３０１に、絶縁体２２０は絶縁体３０２に、絶縁体２２２は絶縁体３０３に、絶縁体２２４は絶縁体４０２に、絶縁体２２５は絶縁体４０９に、絶縁体２８０は絶縁体４１５に対応する。よって、先の実施の形態に示す対応する構成の記載を参酌することができる。
When the
また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
Further, an
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。
Further, a
導電体２４６、および導電体２４８は、容量素子１００、トランジスタ２００、トランジスタ３４５、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
The
続いて、トランジスタ２００の上方およびトランジスタ３４５の上方には、容量素子１００が設けられている。容量素子１００は、導電体１１０と、導電体１２０、および絶縁体１３０とを有する。
Subsequently, a
また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子１００、トランジスタ２００、トランジスタ３４５またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。導電体１１０は、容量素子１００の電極として機能を有する。なお、導電体１１２、および導電体１１０は、同時に形成することができる。
Further, the
導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
The
図１４では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
In FIG. 14, the
また、導電体１１２、および導電体１１０上に、容量素子１００の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
Further, an
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子１００は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
For example, for the
絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
The
導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
An
また、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。例えば、図１４に示す構造５００は、ダイシングライン近傍の断面図を示している。
Further, a dicing line (sometimes referred to as a scribe line, a division line, or a cutting line) provided when a plurality of semiconductor devices are taken out in a chip shape by dividing a large-area substrate into semiconductor elements will be described. As a dividing method, for example, there is a case where a groove (dicing line) for dividing a semiconductor element is first formed on a substrate, then the dicing line is cut, and the semiconductor device is divided (divided) into a plurality of semiconductor devices. For example, the
例えば、構造５００に示すように、トランジスタ２００、またはトランジスタ３４５を有するメモリセルの外縁に設けられるダイシングラインと重なる領域近傍において、絶縁体２８０、絶縁体２２５、絶縁体２２４、絶縁体２２２、絶縁体２２０、絶縁体２３２、絶縁体２３０及び絶縁体２１６に開口を設ける。また、絶縁体２８０、絶縁体２２５、絶縁体２２４、絶縁体２２２、絶縁体２２０、絶縁体２３２、絶縁体２３０及び絶縁体２１６の側面を覆うように、絶縁体２８２を設ける。
For example, as shown in the
つまり、該開口部において絶縁体２１４と、絶縁体２８２とが接する。このとき、絶縁体２１４と、絶縁体２８２と、を同材料及び同方法を用いて形成することで、密着性を高めることができる。例えば、酸化アルミニウムを用いることができる。
That is, the
当該構造により、絶縁体２１４と、絶縁体２８２で、絶縁体２８０、トランジスタ２００、およびトランジスタ３４５を包み込むことができる。絶縁体２１０、絶縁体２２２、絶縁体２８２は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された基板を複数有する回路領域ごとに、分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ２００、またはトランジスタ３４５に拡散することを防ぐことができる。
With this structure, the
また、当該構造により、絶縁体２８０の過剰酸素が絶縁体２８２、および絶縁体２２２の外部に拡散することを防ぐことができる。従って、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ３４５におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ３４５におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ３４５におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００、またはトランジスタ３４５の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
Further, the structure can prevent the excess oxygen of the
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。 The above is the description of the configuration example. By using this configuration, in a semiconductor device using a transistor having an oxide semiconductor, fluctuations in electrical characteristics can be suppressed and reliability can be improved. Alternatively, power consumption can be reduced in a semiconductor device using a transistor having an oxide semiconductor. Alternatively, in a semiconductor device using a transistor having an oxide semiconductor, miniaturization or high integration can be achieved. Alternatively, a miniaturized or highly integrated semiconductor device can be provided with high productivity.
＜メモリセルアレイの構造＞
次に、本実施の形態のメモリセルアレイの一例を、図１５に示す。図１４に示す記憶装置をメモリセルとして、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、図１５には、図１４に示すトランジスタ３４５は省略する。図１５は、図１４に示す記憶装置を、マトリクス状に配置した場合における、行の一部を抜き出した断面図である。
<Structure of memory cell array>
Next, an example of the memory cell array of the present embodiment is shown in FIG. A memory cell array can be configured by arranging the storage devices shown in FIG. 14 as memory cells in a matrix. Note that, in FIG. 15, the
また、図１５は図１４と、トランジスタ３００の構成が異なる。図１５に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
Further, FIG. 15 is different from FIG. 14 in the configuration of the
図１５に示す記憶装置では、メモリセル６００ａとメモリセル６００ｂが隣接して配置されている。メモリセル６００ａおよびメモリセル６００ｂは、トランジスタ３００、トランジスタ２００、および容量素子１００を有し、配線３００１、配線３００２、配線３００３、配線３００４、配線３００５、および配線３００６と電気的に接続される。また、メモリセル６００ａおよびメモリセル６００ｂにおいても、同様にトランジスタ３００のゲートと、容量素子１００の電極の一方と、が電気的に接続するノードを、ノードＦＧとする。なお、配線３００２は隣接するメモリセル６００ａとメモリセル６００ｂで共通の配線である。
In the storage device shown in FIG. 15, the
メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、メモリセルアレイがＮＯＲ型の構成の場合、情報を読み出さないメモリセルのトランジスタ３００を非導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードＦＧに与えられた電荷によらずトランジスタ３００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を、情報を読み出さないメモリセルと接続される第５の配線３００５に与えればよい。または、例えば、メモリセルアレイがＮＡＮＤ型の構成の場合、情報を読み出さないメモリセルのトランジスタ３００を導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードＦＧに与えられた電荷によらずトランジスタ３００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を、情報を読み出さないメモリセルと接続される第５の配線３００５に与えればよい。
When the memory cells are arranged in an array, the information of the desired memory cells must be read at the time of reading. For example, when the memory cell array has a NOR type configuration, only the information of the desired memory cell can be read by setting the
本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。 By using this configuration, in a semiconductor device using a transistor having an oxide semiconductor, fluctuations in electrical characteristics can be suppressed and reliability can be improved. Alternatively, power consumption can be reduced in a semiconductor device using a transistor having an oxide semiconductor. Alternatively, in a semiconductor device using a transistor having an oxide semiconductor, miniaturization or high integration can be achieved. Alternatively, a miniaturized or highly integrated semiconductor device can be provided with high productivity.
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 As described above, the configurations and methods shown in the present embodiment can be used in appropriate combination with the configurations and methods shown in other embodiments.
（実施の形態３）
本実施の形態では、表示コントローラＩＣ、およびソースドライバＩＣなどに用いることができる、本発明の一態様に係る半導体装置を含むフレームメモリについて説明する。
(Embodiment 3)
In the present embodiment, a frame memory including a semiconductor device according to one aspect of the present invention, which can be used for a display controller IC, a source driver IC, and the like, will be described.
フレームメモリには、例えば、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを備えたＤＲＡＭ（ダイナミックランダムアクセスメモリ）を適用することができる。また、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）を用いることができる。ここでは、ＯＳメモリの一例として、１Ｔ１Ｃ型のメモリセルを有するＲＡＭについて説明する。ここでは、このようなＲＡＭを、「ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ、ドスラム）」と呼ぶこととする。図１６に、ＤＯＳＲＡＭの構成例を示す。 For example, a DRAM (dynamic random access memory) including a 1T (transistor) 1C (capacity) type memory cell can be applied to the frame memory. Further, a memory device (hereinafter, referred to as "OS memory") in which an OS transistor is used as a memory cell can be used. Here, as an example of the OS memory, a RAM having a 1T1C type memory cell will be described. Here, such a RAM will be referred to as a "DOSRAM (Dynamic Oxide Semiconductor RAM)". FIG. 16 shows a configuration example of the DOS RAM.
＜＜ＤＯＳＲＡＭ１４００＞＞
ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ−ＳＡアレイ１４２０」と呼ぶ。）を有する。
<< DOSRAM1400 >>
The
行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ−ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、ＧＢＬＲを有する。
The
（ＭＣ−ＳＡアレイ１４２０）
ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
(MC-SA array 1420)
The MC-
メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞―４２５＜Ｎ−１＞を有する。図１７（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図１７（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
The
図１７（Ｂ）にメモリセル１４４５の回路構成例を示す。メモリセル１４４５はトランジスタＭＷ１、容量素子ＣＳ１、端子Ｂ１、Ｂ２を有する。トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。トランジスタＭＷ１のゲートはワード線に電気的に接続され、第１端子はビット線に電気的に接続され、第２端子は容量素子の第１端子に電気的に接続されている。容量素子ＣＳ１の第２端子は端子Ｂ１に電気的に接続されている。端子Ｂ１には、定電圧（例えば、低電源電圧）が入力される。
FIG. 17B shows an example of a circuit configuration of the
トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ２に電気的に接続されている。そのため、端子Ｂ２の電圧によって、トランジスタＭＷ１の閾値電圧を変更することができる。例えば、端子Ｂ２の電圧は固定電圧（例えば、負の定電圧）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ２の電圧を変化させてもよい。
The transistor MW1 includes a back gate, and the back gate is electrically connected to the terminal B2. Therefore, the threshold voltage of the transistor MW1 can be changed by the voltage of the terminal B2. For example, the voltage of the terminal B2 may be a fixed voltage (for example, a negative constant voltage), or the voltage of the terminal B2 may be changed according to the operation of the
トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。 The back gate of transistor MW1 may be electrically connected to the gate, source, or drain of transistor MW1. Alternatively, the transistor MW1 does not have to be provided with a back gate.
センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞―４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対と間を導通状態にする機能を有する。
The
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＢＬＬ，ＢＬＲ）とも表す。 Here, the bit line pair means two bit lines that are simultaneously compared by the sense amplifier. A global bit line pair refers to two global bit lines that are simultaneously compared by a global sense amplifier. A bit line pair can be called a pair of bit lines, and a global bit line pair can be called a pair of global bit lines. Here, the bit line BLL and the bit line BLR form a pair of bit lines. The global bit line GBLL and the global bit line GBLR form a set of global bit line pairs. Hereinafter, it is also referred to as a bit line pair (BLL, BLR) and a global bit line pair (BLL, BLR).
（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
(Controller 1405)
The
（行回路１４１０）
行回路１４１０は、ＭＣ−ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
(Line circuit 1410)
The
列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
The
（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
(Column circuit 1415)
The
グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。
The
ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレスが指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
The outline of the writing operation of the
ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレスが指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
The outline of the read operation of the
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
Since the data is rewritten by charging / discharging the capacitive element CS1, the
トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。そのため、ＤＯＳＲＡＭ１４００をフレームメモリとして用いることで、表示コントローラＩＣ、およびソースドライバＩＣの消費電力を削減することができる。
The transistor MW1 is an OS transistor. Since the off-current of the OS transistor is extremely small, it is possible to suppress the leakage of electric charge from the capacitive element CS1. Therefore, the holding time of the
ＭＣ−ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減されるので、表示コントローラＩＣ、およびソースドライバＩＣの消費エネルギーを低減できる。
Since the MC-
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The configuration shown in this embodiment can be used in combination with the configuration shown in other embodiments as appropriate.
（実施の形態４）
本実施の形態では、本発明の一態様に係る酸化物を半導体に用いたトランジスタ（ＯＳトランジスタ）が適用されている半導体装置装置の一例として、ＦＰＧＡ（フィールドブログラマブルブゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。
(Embodiment 4)
In the present embodiment, FPGA (Field Programmable Gate Array) will be described as an example of a semiconductor device to which a transistor (OS transistor) using an oxide according to one aspect of the present invention is applied. In the FPGA of the present embodiment, the OS memory is applied to the configuration memory and the register. Here, such an FPGA is referred to as "OS-FPGA".
ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。 The OS memory is a memory having at least a capacitance element and an OS transistor that controls charging / discharging of the capacitance element. Since the OS transistor is a transistor with a minimum off-current, the OS memory has excellent holding characteristics and can function as a non-volatile memory.
図１８（Ａ）にＯＳ−ＦＰＧＡの構成例を示す。図１８（Ａ）に示すＯＳ−ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替え、細粒度パワーゲーティング、ＮＯＦＦ（ノーマリオフ）コンピューティングが可能である。ＯＳ−ＦＰＧＡ３１１０は、コントローラ３１１１、ワードドライバ３１１２、データドライバ３１１３、プログラマブルエリア３１１５を有する。
FIG. 18A shows a configuration example of the OS-FPGA. The OS-FPGA3110 shown in FIG. 18A is capable of context switching, fine-grained power gating, and NOFF (normally off) computing by a multi-context structure. The OS-FPGA3110 has a
プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア３１１９を有する。ＩＯＢ３１１７は複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は複数のＰＬＥ３１２１を有する。図１８（Ｂ）には、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図１８（Ｃ）に示すようにＳＡＢ３１３０はアレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。
The
図１９（Ａ）乃至図１９（Ｃ）を参照して、ＳＢ３１３１について説明する。図１９（Ａ）に示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ−ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。 SB3131 will be described with reference to FIGS. 19A to 19C. Data, data, signals context [1: 0], and word [1: 0] are input to SB3131 shown in FIG. 19A. Data and data are configuration data, and data and data have a complementary logic relationship. The number of contexts of OS-FPGA3110 is 2, and the signal context [1: 0] is a context selection signal. The signal word [1: 0] is a word line selection signal, and the wiring to which the signal word [1: 0] is input is a word line.
ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、３１３３［１］を有する。ＰＲＳ３１３３［０］、３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。 SB3131 has PRS (programmable routing switch) 3133 [0] and 3133 [1]. The PRS3133 [0] and 3133 [1] have a configuration memory (CM) capable of storing complementary data. When PRS3133 [0] and PRS3133 [1] are not distinguished, they are called PRS3133. The same applies to other factors.
図１９（Ｂ）にＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。 FIG. 19B shows an example of the circuit configuration of PRS3133 [0]. PRS3133 [0] and PRS3133 [1] have the same circuit configuration. The input context selection signal and word line selection signal are different between PRS3133 [0] and PRS3133 [1]. The signals context [0] and word [0] are input to PRS3133 [0], and the signals context [1] and word [1] are input to PRS3133 [1]. For example, in SB3131, when the signal context [0] becomes “H”, PRS3133 [0] becomes active.
ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、３１３７Ｂを有する。メモリ回路３１３７、３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、ＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＭＯＢ３２を有する。
PRS3133 [0] has CM3135 and Si transistor M31. The Si transistor M31 is a pass transistor controlled by the CM3135. The CM3135 has
ＯＳトランジスタＭＯ３１、ＭＯ３２、ＭＯＢ３１、ＭＯＢ３２はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。 The OS transistors MO31, MO32, MOB31, and MOB32 have back gates, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２はノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２はノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。 The gate of the Si transistor M31 is the node N31, the gate of the OS transistor MO32 is the node N32, and the gate of the OS transistor MOB32 is the node NB32. Nodes N32 and NB32 are charge holding nodes of CM3135. The OS transistor MO32 controls the conduction state between the node N31 and the signal line for the signal context [0]. The OS transistor MOB32 controls the conduction state between the node N31 and the low potential power supply line VSS.
メモリ回路３１３７、３１３７Ｂが保持するデータは相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２またはＭＯＢ３２の何れか一方が導通する。
The data held by the
図１９（Ｃ）を参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。 An operation example of PRS3133 [0] will be described with reference to FIG. 19C. Configuration data has already been written to PRS3133 [0], node N32 of PRS3133 [0] is "H", and node NB32 is "L".
信号ｃｏｎｔｅｘ［０］が“Ｌ”である間はＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子も“Ｌ”が維持される。 PRS3133 [0] is inactive while the signal contex [0] is “L”. During this period, even if the input terminal of the PRS3133 [0] transitions to “H”, the gate of the Si transistor M31 is maintained at “L”, and the output terminal of the PRS3133 [0] is also maintained at “L”.
信号ｃｏｎｔｅｘ［０］が“Ｈ”である間はＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。 PRS3133 [0] is active while the signal contex [0] is “H”. When the signal control [0] transitions to “H”, the gate of the Si transistor M31 transitions to “H” according to the configuration data stored in the CM3135.
ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティングによってＳｉトランジスタＭ３１のゲート電圧は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。
When the input terminal transitions to “H” while PRS3133 [0] is active, the gate voltage of the Si transistor M31 rises due to boosting because the OS transistor MO32 of the
マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレサの機能を併せ持つ。 In PRS3133 having a multi-context function, CM3135 also has a multi-pressor function.
図２０にＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１はＬＵＴ（ルックアップテーブル）ブロック３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック３１２３は、入力ｉｎＡ−ｉｎＤに従って内部の１６ビットＣＭ対の出力をマルチプレクスする構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションに従って、ＬＵＴブロック３１２３の出力またはレジスタブロック３１２４の出力を選択する。
FIG. 20 shows a configuration example of PLE3121. The PLE3121 has a LUT (look-up table)
ＰＬＥ３１２１は、パワースイッチ３１２７を介して電圧ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
The PLE3121 is electrically connected to a power supply line for voltage VDD via a
ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタはＯＳメモリを備えるフリップフロップ（以下［ＯＳ−ＦＦ］と呼ぶ）である。
In order to realize NOFF computing, the
レジスタブロック３１２４は、ＯＳ−ＦＦ３１４０［１］３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、ｌｏａｄ、ｓｔｏｒｅがＯＳ−ＦＦ３１４０［１］、３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ３１４０［２］に入力される。図２１（Ａ）にＯＳ−ＦＦ３１４０の構成例を示す。
The
ＯＳ−ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、Ｒ、Ｄ、Ｑ、ＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。
The OS-FF3140 has an FF3141 and a
シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従いノードＱ、ＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ＱＢに書き戻す。
The
シャドウレジスタ３１４２は、インバータ回路３１８８、３１８９、ＳｉトランジスタＭ３７、ＭＢ３７、メモリ回路３１４３、３１４３Ｂを有する。メモリ回路３１４３、３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＭＯ３６を有する。メモリ回路３１４３Ｂは容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ＮＢ３６はＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ＮＢ３７は、ＳｉトランジスタＭ３７、ＭＢ３７のゲートである。
The
ＯＳトランジスタＭＯ３５、ＭＯ３６、ＭＯＢ３５、ＭＯＢ３６はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。 The OS transistors MO35, MO36, MOB35, and MOB36 have back gates, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
図２１（Ｂ）を参照して、ＯＳ−ＦＦ３１４０の動作方法例を説明する。 An example of the operation method of the OS-FF3140 will be described with reference to FIG. 21 (B).
（バックアップ）
“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。
(backup)
When the "H" signal store is input to the OS-FF3140, the
（リカバリ）
パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ３１４０はバックアップ動作時の状態に復帰する。
(recovery)
The
細粒度パワーゲーティングと、ＯＳ−ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ−ＦＰＧＡ３１１０の消費電力を効果的に低減できる。 By combining the fine particle power gating and the backup / recovery operation of the OS-FF3140, the power consumption of the OS-FPGA3110 can be effectively reduced.
メモリ回路において発生しうるエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのたため、ＯＳメモリを搭載することで、信頼性の高いＯＳ−ＦＰＧＡ３１１０を提供することができる。 As an error that can occur in a memory circuit, there is a soft error due to the incident of radiation. Soft errors are caused by α-rays emitted from materials that make up memories and packages, and primary cosmic rays that enter the atmosphere from space, causing nuclear reactions with the atomic nuclei of atoms that exist in the atmosphere. This is a phenomenon in which a transistor is irradiated with ray neutrons or the like to generate electron-hole pairs, which causes a malfunction such as inversion of data held in a memory. OS memory using OS transistors has high resistance to soft errors. Therefore, by installing an OS memory, it is possible to provide a highly reliable OS-FPGA3110.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The configuration shown in this embodiment can be used in combination with the configuration shown in other embodiments as appropriate.
（実施の形態５）
本実施の形態においては、上述した記憶装置など、本発明の一態様に係る半導体装置を含むＣＰＵの一例について説明する。
(Embodiment 5)
In the present embodiment, an example of a CPU including a semiconductor device according to one aspect of the present invention, such as the above-mentioned storage device, will be described.
＜ＣＰＵの構成＞
図２２に示す半導体装置５４００は、ＣＰＵコア５４０１、パワーマネージメントユニット５４２１および周辺回路５４２２を有する。パワーマネージメントユニット５４２１は、パワーコントローラ５４０２、およびパワースイッチ５４０３を有する。周辺回路５４２２は、キャッシュメモリを有するキャッシュ５４０４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）４０５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）４０６を有する。ＣＰＵコア５４０１は、データバス５４２３、制御装置５４０７、ＰＣ（プログラムカウンタ）４０８、パイプラインレジスタ５４０９、パイプラインレジスタ５４１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）４１１、及びレジスタファイル５４１２を有する。ＣＰＵコア５４０１と、キャッシュ５４０４等の周辺回路５４２２とのデータのやり取りは、データバス５４２３を介して行われる。
<CPU configuration>
The
半導体装置（セル）は、パワーコントローラ５４０２、制御装置５４０７をはじめ、多くの論理回路に適用することができる。特に、スタンダードセルを用いて構成することができる全ての論理回路に適用することができる。その結果、小型の半導体装置５４００を提供できる。また、消費電力低減することが可能な半導体装置５４００を提供できる。また、動作速度を向上することが可能な半導体装置５４００を提供できる。また、電源電圧の変動を低減することが可能な半導体装置５４００を提供できる。
The semiconductor device (cell) can be applied to many logic circuits including a
半導体装置（セル）に、ｐチャネル型Ｓｉトランジスタと、先の実施の形態に記載の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタとを用い、該半導体装置（セル）を半導体装置５４００に適用することで、小型の半導体装置５４００を提供できる。また、消費電力低減することが可能な半導体装置５４００を提供できる。また、動作速度を向上することが可能な半導体装置５４００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
A p-channel Si transistor and a transistor containing the oxide semiconductor (preferably an oxide containing In, Ga, and Zn) according to the previous embodiment are used in the semiconductor device (cell) in the channel forming region. By applying the semiconductor device (cell) to the
制御装置５４０７は、ＰＣ５４０８、パイプラインレジスタ５４０９、パイプラインレジスタ５４１０、ＡＬＵ５４１１、レジスタファイル５４１２、キャッシュ５４０４、バスインターフェース５４０５、デバッグインターフェース５４０６、及びパワーコントローラ５４０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
The
ＡＬＵ５４１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。 The ALU5411 has a function of performing various arithmetic operations such as four arithmetic operations and logical operations.
キャッシュ５４０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ５４０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２２では図示していないが、キャッシュ５４０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
The
パイプラインレジスタ５４０９は、命令データを一時的に記憶する機能を有するレジスタである。
The
レジスタファイル５４１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ５４１１の演算処理の結果得られたデータ、などを記憶することができる。
The
パイプラインレジスタ５４１０は、ＡＬＵ５４１１の演算処理に利用するデータ、またはＡＬＵ５４１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
The
バスインターフェース５４０５は、半導体装置５４００と半導体装置５４００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース５４０６は、デバッグの制御を行うための命令を半導体装置５４００に入力するための信号の経路としての機能を有する。
The bus interface 5405 has a function as a data path between the
パワースイッチ５４０３は、半導体装置５４００が有する、パワーコントローラ５４０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ５４０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ５４０２はパワースイッチ５４０３の動作を制御する機能を有する。
The
上記構成を有する半導体装置５４００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
The
まず、ＣＰＵコア５４０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ５４０２のレジスタに設定する。次いで、ＣＰＵコア５４０１からパワーコントローラ５４０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置５４００内に含まれる各種レジスタとキャッシュ５４０４が、データの退避を開始する。次いで、半導体装置５４００が有するパワーコントローラ５４０２以外の各種回路への電源電圧の供給が、パワースイッチ５４０３により停止される。次いで、割込み信号がパワーコントローラ５４０２に入力されることで、半導体装置５４００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ５４０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ５４０４が、データの復帰を開始する。次いで、制御装置５４０７における命令の実行が再開される。
First, the timing at which the
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。 Such power gating can be performed on the entire processor or in one or more logic circuits constituting the processor. Moreover, the power supply can be stopped even for a short time. Therefore, it is possible to reduce the power consumption spatially or temporally with fine particle size.
パワーゲーティングを行う場合、ＣＰＵコア５４０１や周辺回路５４２２が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能となり、省電力の効果が大きくなる。
When performing power gating, it is preferable that the information held by the
ＣＰＵコア５４０１や周辺回路５４２２が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能なフリップフロップ回路と呼ぶ）。また、ＳＲＡＭセルがセル内でデータ退避できることが好ましい（バックアップ可能なＳＲＡＭセルと呼ぶ）。バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは長期間電源供給なしに情報を保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは短期間のデータ退避および復帰が可能となる場合がある。
In order to save the information held by the
バックアップ可能なフリップフロップ回路の例について、図２３を用いて説明する。 An example of a flip-flop circuit that can be backed up will be described with reference to FIG.
図２３に示す半導体装置５５００は、バックアップ可能なフリップフロップ回路の一例である。半導体装置５５００は、第１の記憶回路５５０１と、第２の記憶回路５５０２と、第３の記憶回路５５０３と、読み出し回路５５０４と、を有する。半導体装置５５００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、半導体装置５５００の構成例について説明するものとする。
The
第１の記憶回路５５０１は、半導体装置５５００に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置５５００に電源電圧が供給されている期間において、第１の記憶回路５５０１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路５５０１は、半導体装置５５００に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路５５０１は、揮発性の記憶回路と呼ぶことができる。
The
第２の記憶回路５５０２は、第１の記憶回路５５０１に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。第３の記憶回路５５０３は、第２の記憶回路５５０２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。読み出し回路５５０４は、第２の記憶回路５５０２または第３の記憶回路５５０３に保持されたデータを読み出して第１の記憶回路５５０１に記憶する（あるいは復帰する）機能を有する。
The
特に、第３の記憶回路５５０３は、半導体装置５５００に電源電圧が供給されてない期間においても、第２の記憶回路５５０２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。
In particular, the third storage circuit 5503 has a function of reading and storing (or saving) the data held in the
図２３に示すように、第２の記憶回路５５０２はトランジスタ５５１２と容量素子５５１９とを有する。第３の記憶回路５５０３はトランジスタ５５１３と、トランジスタ５５１５と、容量素子５５２０とを有する。読み出し回路５５０４はトランジスタ５５１０と、トランジスタ５５１８と、トランジスタ５５０９と、トランジスタ５５１７と、を有する。
As shown in FIG. 23, the
トランジスタ５５１２は、第１の記憶回路５５０１に保持されているデータに応じた電荷を、容量素子５５１９に充放電する機能を有する。トランジスタ５５１２は、第１の記憶回路５５０１に保持されているデータに応じた電荷を容量素子５５１９に対して高速に充放電できることが望ましい。具体的には、トランジスタ５５１２が、結晶性を有するシリコン（好ましくは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むことが望ましい。
The
トランジスタ５５１３は、容量素子５５１９に保持されている電荷に従って導通状態または非導通状態が選択される。トランジスタ５５１５は、トランジスタ５５１３が導通状態であるときに、配線５５４４の電位に応じた電荷を容量素子５５２０に充放電する機能を有する。トランジスタ５５１５は、オフ電流が著しく小さいことが望ましい。具体的には、トランジスタ５５１５が、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。
The
各素子の接続関係を具体的に説明すると、トランジスタ５５１２のソース及びドレインの一方は、第１の記憶回路５５０１に接続されている。トランジスタ５５１２のソース及びドレインの他方は、容量素子５５１９の一方の電極、トランジスタ５５１３のゲート、及びトランジスタ５５１８のゲートに接続されている。容量素子５５１９の他方の電極は、配線５５４２に接続されている。トランジスタ５５１３のソース及びドレインの一方は、配線５５４４に接続されている。トランジスタ５５１３のソース及びドレインの他方は、トランジスタ５５１５のソース及びドレインの一方に接続されている。トランジスタ５５１５のソース及びドレインの他方は、容量素子５５２０の一方の電極、及びトランジスタ５５１０のゲートに接続されている。容量素子５５２０の他方の電極は、配線５５４３に接続されている。トランジスタ５５１０のソース及びドレインの一方は、配線５５４１に接続されている。トランジスタ５５１０のソース及びドレインの他方は、トランジスタ５５１８のソース及びドレインの一方に接続されている。トランジスタ５５１８のソース及びドレインの他方は、トランジスタ５５０９のソース及びドレインの一方に接続されている。トランジスタ５５０９のソース及びドレインの他方は、トランジスタ５５１７のソース及びドレインの一方、及び第１の記憶回路５５０１に接続されている。トランジスタ５５１７のソース及びドレインの他方は、配線５５４０に接続されている。また、図２３においては、トランジスタ５５０９のゲートは、トランジスタ５５１７のゲートと接続されているが、トランジスタ５５０９のゲートは、必ずしもトランジスタ５５１７のゲートと接続されていなくてもよい。
Specifically explaining the connection relationship of each element, one of the source and drain of the
トランジスタ５５１５に先の実施の形態で例示したトランジスタを適用することができる。トランジスタ５５１５のオフ電流が小さいために、半導体装置５５００は、長期間電源供給なしに情報を保持することができる。トランジスタ５５１５のスイッチング特性が良好であるために、半導体装置５５００は、高速のバックアップとリカバリを行うことができる。
The transistor illustrated in the previous embodiment can be applied to the
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The configuration shown in this embodiment can be used in combination with the configuration shown in other embodiments as appropriate.
（実施の形態６）
本実施の形態では、本発明の一態様に係る半導体装置の一形態を、図２４、および図２５を用いて説明する。
(Embodiment 6)
In the present embodiment, one embodiment of the semiconductor device according to one aspect of the present invention will be described with reference to FIGS. 24 and 25.
＜半導体ウエハ、チップ＞
図２４（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。
<Semiconductor wafers and chips>
FIG. 24A shows a top view of the
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図２４（Ｂ）にチップ７１５の拡大図を示す。
Each of the plurality of
また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
Further, a conductive layer, a semiconductor layer, or the like may be provided in the
＜電子部品＞
チップ７１５を用いた電子部品の一例について、図２５（Ａ）および図２５（Ｂ）を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
<Electronic components>
An example of an electronic component using the
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。 In the assembly process (post-process), the electronic component is completed by combining the semiconductor device shown in the above embodiment and a component other than the semiconductor device.
図２５（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
The post-process will be described with reference to the flowchart shown in FIG. 25 (A). After forming the semiconductor device or the like according to one aspect of the present invention on the
次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、またはテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。
Next, a "dicing step" for separating the
次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。
Next, a "wire bonding step" is performed in which the leads of the lead frame and the electrodes on the
ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化（信頼性の低下）を低減することができる。
The wire-bonded
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。 Next, a "lead plating step" for plating the leads of the lead frame is performed (step S726). The plating process prevents reeds from rusting, and soldering can be performed more reliably when mounting on a printed circuit board later. Next, a "molding step" of cutting and molding the reed is performed (step S727).
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。 Next, a "marking step" is performed in which a printing process (marking) is performed on the surface of the package (step S728). Then, the electronic component is completed through an "inspection step" (step S729) for checking the quality of the appearance shape, the presence or absence of malfunction, and the like.
また、完成した電子部品の斜視模式図を図２５（Ｂ）に示す。図２５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２５（Ｂ）に示す電子部品７５０は、リード７５５およびチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。
Further, a schematic perspective view of the completed electronic component is shown in FIG. 25 (B). FIG. 25B shows a schematic perspective view of a QFP (Quad Flat Package) as an example of an electronic component. The
図２５（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
The
（実施の形態７）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図２６に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
(Embodiment 7)
<Electronic equipment>
The semiconductor device according to one aspect of the present invention can be used in various electronic devices. FIG. 26 shows a specific example of an electronic device using the semiconductor device according to one aspect of the present invention.
図２６（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
FIG. 26A is an external view showing an example of an automobile. The
図２６（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
The
図２６（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
The notebook
図２６（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
The
図２６（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
FIG. 26 (E) shows an example of a bangle type information terminal. The
図２６（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
FIG. 26F shows an example of a wristwatch-type information terminal. The
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
The display surface of the
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
In addition, the
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。 For example, a storage device using the semiconductor device according to one aspect of the present invention can hold the above-mentioned control information of an electronic device, a control program, and the like for a long period of time. By using the semiconductor device according to one aspect of the present invention, a highly reliable electronic device can be realized.
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be appropriately combined with the configurations described in other embodiments and examples.
Ｃ３１ 容量素子
Ｃ３６ 容量素子
ＣＢ３１ 容量素子
ＣＢ３６ 容量素子
ＣＬＫ１ クロック信号
ＣＬＫ２ クロック信号
ＣＳ１ 容量素子
Ｍ３１ Ｓｉトランジスタ
Ｍ３７ Ｓｉトランジスタ
ＭＯ３１ ＯＳトランジスタ
ＭＯ３２ ＯＳトランジスタ
ＭＯ３５ ＯＳトランジスタ
ＭＯ３６ ＯＳトランジスタ
ＭＯＢ３１ ＯＳトランジスタ
ＭＯＢ３２ ＯＳトランジスタ
ＭＯＢ３５ ＯＳトランジスタ
ＭＯＢ３６ ＯＳトランジスタ
ＭＷ１ トランジスタ
Ｎ３１ ノード
Ｎ３２ ノード
Ｎ３６ ノード
Ｎ３７ ノード
ＮＢ３２ ノード
ＮＢ３６ ノード
ＮＢ３７ ノード
１００ 容量素子
１１０ 導電体
１１２ 導電体
１２０ 導電体
１３０ 絶縁体
１５０ 絶縁体
２００ トランジスタ
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２１９ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２２５ 絶縁体
２３０ 絶縁体
２３２ 絶縁体
２４６ 導電体
２４８ 導電体
２８０ 絶縁体
２８２ 絶縁体
２８６ 絶縁体
３００ トランジスタ
３０１ 絶縁体
３０２ 絶縁体
３０３ 絶縁体
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３４５ トランジスタ
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
４００ 絶縁体
４０１ 絶縁体
４０２ 絶縁体
４０４ 導電体
４０４ａ 導電体
４０４ｂ 導電体
４０６ 酸化物
４０６ａ 酸化物
４０６ｂ 酸化物
４０６ｃ 酸化物
４０６Ｃ 酸化膜
４０９ 絶縁体
４１０ 導電体
４１０ａ 導電体
４１０ｂ 導電体
４１１ 絶縁体
４１２ 絶縁体
４１５ 絶縁体
４１５Ａ 絶縁膜
４１８ 絶縁体
４１９ 絶縁体
４２０ 絶縁体
４２２ プラズマ
４２６ａ 領域
４２６ｂ 領域
４２６ｃ 領域
４３０ 絶縁体
４３２ 絶縁体
４４０ 導電体
４４０ａ 導電体
４４０ｂ 導電体
４４１ 導電体
４４１ａ 導電体
４４１ｂ 導電体
４４６ 導電体
４５０ 導電体
４５１ａ 導電体
４５１ｂ 導電体
４５２ａ 導電体
４５２ｂ 導電体
４５４ 導電体
４６６ 導電体
４６６ａ 導電体
５００ 構造
５０２ 絶縁体
５０４ 導電体
５０４ａ 導電体
５０４ｂ 導電体
５０６ 酸化物
５０６ａ 酸化物
５０６ａ１ 酸化物
５０６ａ２ 酸化物
５０６ｂ 酸化物
５０６ｂ１ 酸化物
５０６ｂ２ 酸化物
５０６ｃ 酸化物
５０９ 絶縁体
５１０ 導電体
５１０ａ 導電体
５１０ｂ 導電体
５１２ 絶縁体
５１８ 絶縁体
５１９ 絶縁体
５４０ 導電体
５４０ａ 導電体
５４０ｂ 導電体
５５１ａ 導電体
５５１ｂ 導電体
５５２ａ 導電体
５５２ｂ 導電体
５６６ 導電体
５６６ａ 導電体
５６６ａ１ 導電体
５６６ｂ 導電体
６００ａ メモリセル
６００ｂ メモリセル
７１１ 基板
７１２ 回路領域
７１３ 分離領域
７１４ 分離線
７１５ チップ
７５０ 電子部品
７５２ プリント基板
７５４ 実装基板
７５５ リード
１０００ トランジスタ
１４００ ＤＯＳＲＡＭ
１４０５ コントローラ
１４１０ 行回路
１４１１ デコーダ
１４１２ ワード線ドライバ回路
１４１３ 列セレクタ
１４１４ センスアンプドライバ回路
１４１５ 列回路
１４１６ グローバルセンスアンプアレイ
１４１７ 入出力回路
１４２０ ＭＣ−ＳＡアレイ
１４２２ メモリセルアレイ
１４２３ センスアンプアレイ
１４２５ ローカルメモリセルアレイ
１４２６ ローカルセンスアンプアレイ
１４４４ スイッチアレイ
１４４５ メモリセル
１４４６ センスアンプ
１４４７ グローバルセンスアンプ
１５００ 容量素子
１６０１ 配線
１６０２ 配線
１６０３ 配線
１６０４ 配線
１６０５ 配線
１６０６ 配線
１６０７ 配線
１６０８ 配線
２０００ トランジスタ
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ 操作スイッチ
２９１６ 外部接続部
２９１７ マイク
２９２０ ノート型パーソナルコンピュータ
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９４０ ビデオカメラ
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作スイッチ
２９４５ レンズ
２９４６ 接続部
２９５０ 情報端末
２９５１ 筐体
２９５２ 表示部
２９６０ 情報端末
２９６１ 筐体
２９６２ 表示部
２９６３ バンド
２９６４ バックル
２９６５ 操作スイッチ
２９６６ 入出力端子
２９６７ アイコン
２９８０ 自動車
２９８１ 車体
２９８２ 車輪
２９８３ ダッシュボード
２９８４ ライト
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３００６ 配線
３００７ 配線
３００８ 配線
３００９ 配線
３０１０ 配線
３１１０ ＯＳ−ＦＰＧＡ
３１１１ コントローラ
３１１２ ワードドライバ
３１１３ データドライバ
３１１５ プログラマブルエリア
３１１７ ＩＯＢ
３１１９ コア
３１２０ ＬＡＢ
３１２１ ＰＬＥ
３１２３ ＬＵＴブロック
３１２４ レジスタブロック
３１２５ セレクタ
３１２６ ＣＭ
３１２７ パワースイッチ
３１２８ ＣＭ
３１３０ ＳＡＢ
３１３１ ＳＢ
３１３３ ＰＲＳ
３１３５ ＣＭ
３１３７ メモリ回路
３１３７Ｂ メモリ回路
３１４０ ＯＳ−ＦＦ
３１４１ ＦＦ
３１４２ シャドウレジスタ
３１４３ メモリ回路
３１４３Ｂ メモリ回路
３１８８ インバータ回路
３１８９ インバータ回路
５４００ 半導体装置
５４０１ ＣＰＵコア
５４０２ パワーコントローラ
５４０３ パワースイッチ
５４０４ キャッシュ
５４０５ バスインターフェース
５４０６ デバッグインターフェース
５４０７ 制御装置
５４０８ ＰＣ
５４０９ パイプラインレジスタ
５４１０ パイプラインレジスタ
５４１１ ＡＬＵ
５４１２ レジスタファイル
５４２１ パワーマネージメントユニット
５４２２ 周辺回路
５４２３ データバス
５５００ 半導体装置
５５０１ 記憶回路
５５０２ 記憶回路
５５０３ 記憶回路
５５０４ 回路
５５０９ トランジスタ
５５１０ トランジスタ
５５１２ トランジスタ
５５１３ トランジスタ
５５１５ トランジスタ
５５１７ トランジスタ
５５１８ トランジスタ
５５１９ 容量素子
５５２０ 容量素子
５５４０ 配線
５５４１ 配線
５５４２ 配線
５５４３ 配線
５５４４ 配線
C31 Capacitive element C36 Capacitive element CB31 Capacitive element CB36 Capacitive element CLK1 Clock signal CLK2 Clock signal CS1 Capacitive element M31 Si transistor M37 Si transistor MO31 OS transistor MO32 OS transistor MO35 OS transistor MO36 OS transistor MOB31 OS transistor MOB32 OS transistor MOB35 OS transistor MOB36 OS Transistor MW1 Transistor N31 Node N32 Node N36 Node N37 Node NB32 Node NB36 Node NB37 Node 100 Capacitive element 110 Conductor 112 Conductor 120 Conductor 130 Insulator 150 Insulator 200 Transistor 210 Insulator 212 Insulator 214 Insulator 216 Insulator 218 Conductor 219 Conductor 220 Insulator 222 Insulator 224 Insulator 225 Insulator 230 Insulator 232 Insulator 246 Insulator 248 Insulator 280 Insulator 282 Insulator 286 Insulator 300 Insulator 301 Insulator 302 Insulator 303 Insulator 311 Substrate 313 Semiconductor region 314a Low resistance region 314b Low resistance region 315 Insulator 316 Insulator 320 Insulator 322 Insulator 324 Insulator 326 Insulator 328 Insulator 330 Insulator 345 Insulator 350 Insulator 352 Insulator 354 Insulator 356 Insulator 400 Insulator 401 Insulator 402 Insulator 404 Insulator 404a Conductor 404b Conductor 406 Oxide 406a Oxide 406b Oxide 406c Oxide 406C Oxide film 409 Insulator 410 Conductor 410a Conductor 410b Conductor 411 Insulator 412 Insulation Body 415 Insulator 415A Insulator 418 Insulator 419 Insulator 420 Insulator 422 Plasma 426a Region 426b Region 426c Region 430 Insulator 432 Insulator 440 Conductor 440a Conductor 440b Conductor 441 Conductor 441a Conductor 441b Conductor 446 Body 450 Conductor 451a Conductor 451b Conductor 452a Conductor 452b Conductor 454 Conductor 466 Conductor 466a Conductor 500 Structure 502 Insulator 504 Insulator 504a Conductor 504b Conductor 506 Oxide 506a Oxide 506a 1 Oxide 506a 2 Oxidation Object 506b Oxide 506b1 Oxide 506b 2 Oxide 506c Oxide 509 Insulator 510 Conductor 510a Conductor 510b Conductor 512 Insulator 518 Insulator 518 Insulator 540 Conductor 540a Conductor 540b Conductor 551a Conductor 551b Conductor 552a Conductor 552b Conductor 566 Conductor Body 566a Conductor 566a1 Conductor 566b Conductor 600a Memory cell 600b Memory cell 711 Board 712 Circuit area 713 Separation area 714 Separation line 715 Chip 750 Electronic components 752 Printed circuit board 754 Mounting board 755 Lead 1000 Transistor 1400 DOSRAM
1405
3111
3119
3121 PLE
3123
3127
3130 SAB
3131 SB
3133 PRS
3135 CM
3137
3141 FF
3142
5409
5412
Claims (2)
前記第１のトランジスタは、
基板上に配置された第１の導電体と、
前記第１の導電体の上に配置された第１の絶縁体と、
前記第１の絶縁体の上に配置された第１の酸化物と、
前記第１の酸化物の上面の少なくとも一部に接して配置された第２の酸化物と、
前記第２の酸化物の上に配置された第２の絶縁体と、
前記第２の絶縁体の上に配置された第２の導電体と、
前記第２の導電体の上に配置された第３の導電体と、
前記第３の導電体の上に配置された第３の絶縁体と、
前記第２の絶縁体の側面、前記第２の導電体の側面、前記第３の導電体の側面、および前記第３の絶縁体の側面に接して配置された第４の絶縁体と、
前記第２の酸化物、かつ前記第４の絶縁体に接して配置された第５の絶縁体と、を有し、
前記第２のトランジスタは、
前記基板上に配置された第４の導電体と、
前記第４の導電体の上に配置された前記第１の絶縁体と、
前記第１の絶縁体の上に互いに離間して配置された第３の酸化物および第４の酸化物と、
前記第３の酸化物の上面の少なくとも一部に接して配置された第５の酸化物と、
前記第５の酸化物に上面の少なくとも一部に接して配置された第５の導電体と、
前記第４の酸化物の上面の少なくとも一部に接して配置された第６の酸化物と、
前記第６の酸化物に上面の少なくとも一部に接して配置された第６の導電体と、
前記第３の酸化物の側面、前記第４の酸化物の側面、前記第５の酸化物の側面、前記第６の酸化物の側面、前記第５の導電体の上面および側面、ならびに前記第６の導電体の上面および側面に接し、かつ前記第３の酸化物と前記第４の酸化物の間の領域において前記第１の絶縁体に接して配置された第７の酸化物と、
前記第７の酸化物の上に配置された第６の絶縁体と、
前記第６の絶縁体の上に配置され、前記第３の酸化物と前記第４の酸化物の間の領域に少なくとも一部が重なる第７の導電体と、
前記第７の導電体の上に配置され、前記第３の酸化物と前記第４の酸化物の間の領域に少なくとも一部が重なる第８の導電体と、
前記第８の導電体の上に配置された第７の絶縁体と、
前記第６の絶縁体、前記第７の導電体、前記第８の導電体、前記第７の絶縁体の側面に接して配置された第８の絶縁体と、
前記第７の酸化物の上面に接し、かつ前記第８の絶縁体の側面に接して配置された前記第５の絶縁体と、を有し、
前記第７の絶縁体の上面と前記第８の絶縁体の上面は略一致する、ことを特徴とする半導体装置。 It has a first transistor and a second transistor,
The first transistor is
The first conductor placed on the substrate and
With the first insulator arranged on the first conductor,
With the first oxide placed on the first insulator,
With the second oxide arranged in contact with at least a part of the upper surface of the first oxide,
With the second insulator placed on the second oxide,
With the second conductor arranged on the second insulator,
With the third conductor arranged on the second conductor,
With the third insulator arranged on the third conductor,
A fourth insulator arranged in contact with the side surface of the second insulator, the side surface of the second conductor, the side surface of the third conductor, and the side surface of the third insulator.
It has the second oxide and a fifth insulator arranged in contact with the fourth insulator.
The second transistor is
With the fourth conductor arranged on the substrate,
Wherein disposed on the fourth conductor and the first insulator,
With the third oxide and the fourth oxide arranged apart from each other on the first insulator,
With the fifth oxide arranged in contact with at least a part of the upper surface of the third oxide,
A fifth conductor arranged in contact with at least a part of the upper surface of the fifth oxide,
With the sixth oxide arranged in contact with at least a part of the upper surface of the fourth oxide,
A sixth conductor arranged in contact with at least a part of the upper surface of the sixth oxide,
The side surface of the third oxide, the side surface of the fourth oxide, the side surface of the fifth oxide, the side surface of the sixth oxide, the upper surface and side surface of the fifth conductor, and the fifth side. A seventh oxide arranged in contact with the upper surface and side surfaces of the conductor 6 and in contact with the first insulator in the region between the third oxide and the fourth oxide.
With the sixth insulator placed on the seventh oxide,
A seventh conductor placed on the sixth insulator and at least partially overlapping the region between the third oxide and the fourth oxide.
An eighth conductor that is placed on top of the seventh conductor and that at least partially overlaps the region between the third oxide and the fourth oxide.
With the seventh insulator arranged on the eighth conductor,
The sixth insulator, the seventh conductor, the eighth conductor, the eighth insulator arranged in contact with the side surface of the seventh insulator, and the eighth insulator.
Contact with an upper surface of the seventh oxide, and has a insulator of claim 5 arranged in contact with a side surface of the eighth dielectric,
A semiconductor device characterized in that the upper surface of the seventh insulator and the upper surface of the eighth insulator substantially coincide with each other.
前記第１の酸化物乃至前記第７の酸化物は、それぞれ、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む、ことを特徴とする半導体装置。 In claim 1 ,
A semiconductor device, wherein the first oxide to the seventh oxide contain In, an element M (M is Al, Ga, Y, or Sn), and Zn, respectively.
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