JP6862533B2

JP6862533B2 - Quantum error correction

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Publication number: JP6862533B2
Application number: JP2019235103A
Authority: JP
Inventors: ジュリアン・ショー・ケリー
Original assignee: Google LLC
Current assignee: Google LLC
Priority date: 2019-12-25
Filing date: 2019-12-25
Publication date: 2021-04-21
Anticipated expiration: 2035-11-06
Also published as: JP2024026294A; JP7119159B2; JP7400037B2; JP2020091873A; JP2021106029A; JP2022172094A

Description

物理ゲート・パラメータの最適化が、フォールト・トレラント量子コンピュータを構築するために要求されている。ランダム化されたベンチマーキングまたはトモグラフィのような特徴付け方法は、必要なエラー検出動作の割込みを要求し、エラー訂正回路における最適性能を保証しない。エラー・モデル最適化方法を用いた物理ゲート・パラメータの最適化は、測定された物理エラーが物理ゲートにリンクされうるようにエラー・モデルがトレーニングされることを要求し、決定されたエラーがコントロール・パラメータの変化にリンクし戻されることを要求し、最適化プロセスの複雑度を増大させる。 Optimization of physical gate parameters is required to build a fault-tolerant quantum computer. Characterization methods such as randomized benchmarking or tomography require interrupts for the required error detection operation and do not guarantee optimal performance in error correction circuitry. Optimizing the physical gate parameters using the error model optimization method requires that the error model be trained so that the measured physical error can be linked to the physical gate, and the determined error is controlled. · Increase the complexity of the optimization process by requiring it to be linked back to changing parameters.

本明細書は量子計算における量子ビット性能に関する。 This specification relates to qubit performance in quantum computation.

本明細書は、量子システム上のエラー訂正動作が実行している間にその場での連続的かつ並列な量子ビット性能の最適化に関する技術を説明する。 This specification describes techniques for optimizing continuous and parallel qubit performance in situ while an error correction operation on a quantum system is being performed.

一般に、本明細書で説明した主題の１つの進歩的な態様は、複数のデータ量子ビットと、各データ量子ビットが近傍の測定量子ビットを有するように当該データ量子ビットにインタリーブする、複数の測定量子ビットと、各読出し量子ゲートが測定量子ビットで動作するように構成された、複数の読出し量子ゲートと、各シングル量子ビット量子ゲートがデータ量子ビットまたは測定量子ビットで動作するように構成された、複数のシングル量子ビット量子ゲートと、各ＣＮＯＴ量子ゲートが、データ量子ビットおよび近傍の測定量子ビットで動作するように構成され、各ＣＮＯＴゲートが複数の方向のうち１つを定義する、複数のＣＮＯＴ量子ゲートとを含む量子情報記憶システムにアクセスするステップと、データ量子ビットおよび測定量子ビットを複数のパターンに分割するステップであって、少なくとも１つのパターンは当該パターンに対する非重複エラーを受け、パターンに対する非重複エラーは当該パターンに帰属可能なエラーである、ステップと、測定量子ビットを含むパターンごとに、当該測定量子ビットで動作する読出し量子ゲートのパラメータを並列に最適化するステップと、当該測定量子ビットで動作するシングル量子ビット量子ゲートのパラメータを並列に最適化するステップと、ＣＮＯＴゲートにより動作されるデータ量子ビットおよび測定量子ビットを含むパターンごとに、当該データ量子ビットで動作するシングル量子ビット量子ゲートのパラメータを並列に最適化するステップと、同一の方向を定義するＣＮＯＴゲートのセットを選択し、当該選択されたＣＮＯＴゲートに対するパラメータを並列に最適化するステップとからなるアクションを含むことができる。 In general, one progressive aspect of the subject matter described herein is a plurality of measurements, interleaving the data qubits such that each data qubit has nearby measurement qubits. Multiple qubits and each read qubit configured to operate with a measurement qubit, multiple qubits and each single qubit quantum gate configured to operate with a data qubit or a measurement qubit A plurality of single qubit quantum gates, each of which is configured to operate with a data qubit and a neighboring measurement qubit, and each CNOT gate defines one of a plurality of directions. A step of accessing a quantum information storage system including a CNOT qubit and a step of dividing a data qubit and a measurement qubit into a plurality of patterns, in which at least one pattern receives a non-overlapping error for the pattern and is a pattern. The non-overlapping error for is an error that can be attributed to the pattern, a step, a step of optimizing the parameters of the read qubit operating in the measurement qubit in parallel for each pattern including the measurement qubit, and the measurement. Single qubits operating on qubits Single qubits operating on the data qubits for each pattern containing the steps of optimizing the parameters of the qubits in parallel and the data qubits and measurement qubits operated by the CNOT gate It may include an action consisting of a step of optimizing the qubit parameters in parallel and a step of selecting a set of CNOT gates that define the same direction and optimizing the parameters for the selected CNOT gate in parallel. it can.

当該態様の他の実装は、対応するコンピュータシステム、装置、および１つまたは複数のコンピュータ記憶デバイスに記録されたコンピュータプログラムを含み、それぞれ当該方法のアクションを実施するように構成される。１つまたは複数のコンピュータからなるシステムを、当該システムにアクションを実施させる当該システムにインストールされたソフトウェア、ファームウェア、ハードウェア、またはそれらの組合せにより、特定の動作またはアクションを実施するように構成することができる。１つまたは複数のコンピュータプログラムを、データ処理装置により実行されたとき、当該装置にアクションを実施させる命令を含めることで特定の動作またはアクションを実施するように構成することができる。 Other implementations of this aspect include computer programs recorded on the corresponding computer system, device, and one or more computer storage devices, each configured to perform an action of the method. Configuring a system of one or more computers to perform a particular action or action with software, firmware, hardware, or a combination thereof installed on the system that causes the system to perform an action. Can be done. When one or more computer programs are executed by a data processing device, they can be configured to perform a particular action or action by including instructions that cause the device to perform the action.

以上のおよび他の実装はそれぞれ、場合によっては、以下の特徴の１つまたは複数を単体または組合せで含むことができる。 Each of the above and other implementations may optionally include one or more of the following features, alone or in combination.

幾つかの実装では、当該複数のデータ量子ビットおよび測定量子ビットは、当該複数のデータ量子ビットおよび測定量子ビットが量子ビットの１次元チェーンを定義し、当該複数の方向が第１の方向および当該第１の方向と反対の第２の方向を含むように、インタリーブされる。 In some implementations, the plurality of data qubits and measurement qubits define a one-dimensional chain of the plurality of data qubits and measurement qubits, the plurality of directions being the first direction and the said. It is interleaved to include a second direction opposite to the first direction.

他の実装において、当該複数のシングル量子ビットゲートは位相シフトゲートまたは回転ゲートである。 In other implementations, the plurality of single qubit gates are phase shift gates or rotary gates.

幾つかのケースでは、当該データ量子ビットはコントロール量子ビットであり、当該近傍の測定量子ビットはＣＮＯＴゲートごとのターゲット量子ビットである。 In some cases, the data qubit is the control qubit and the measurement qubit in the neighborhood is the target qubit per CNOT gate.

他のケースでは、当該データ量子ビットはターゲット量子ビットであり、当該近傍の測定量子ビットはＣＮＯＴゲートごとのコントロール量子ビットである。 In other cases, the data qubit is the target qubit and the measurement qubit in the vicinity is the control qubit per CNOT gate.

幾つかの実装では、当該測定量子ビットで動作する読出し量子ゲートのパラメータを並列に最適化するステップは閉ループフィードバックを用いた反復プロセスであり、各反復は、並列に、測定量子ビットごとに、最小化のための対応するメトリックを決定されたエラー率として定義するステップと、当該測定量子ビットを測定して現在のエラー率を決定するステップと、当該決定された現在のエラー率を格納するステップと、当該現在のエラー率と当該以前の反復からの当該格納されたエラー率との間のエラー率の変化を計算するステップと、エラー率の当該計算された変化に基づいて当該読出しゲート・パラメータを調節するステップとを含む。 In some implementations, the step of optimizing the parameters of the read qubit operating on the measurement qubit in parallel is an iterative process with closed-loop feedback, where each iteration is in parallel, with a minimum of each measurement qubit. A step of defining the corresponding metric for conversion as a determined error rate, a step of measuring the measured qubit to determine the current error rate, and a step of storing the determined current error rate. , The step of calculating the change in error rate between the current error rate and the stored error rate from the previous iteration, and the read gate parameter based on the calculated change in error rate. Includes steps to adjust.

幾つかのケースでは、最小化に対する当該定義されたメトリックに基づいて当該読出しゲート・パラメータを調節するステップは、数値最適化アルゴリズムを適用するステップを含む。 In some cases, the step of adjusting the read gate parameter based on the defined metric for minimization involves applying a numerical optimization algorithm.

幾つかの実装では、当該測定量子ビットで動作するシングル量子ビット量子ゲートのパラメータを並列に最適化するステップは閉ループフィードバックを用いた反復プロセスであり、各反復は、並列に、測定量子ビットごとに、最小化のための対応するメトリックを決定されたエラー率として定義するステップと、当該測定量子ビットを測定してエラー率を決定するステップと、当該決定された現在のエラー率を格納するステップと、当該現在のエラー率と当該以前の反復からの当該格納されたエラー率との間のエラー率の変化を計算するステップと、エラー率の当該計算された変化に基づいて当該シングル量子ビットゲートのパラメータを調節するステップとを含む。 In some implementations, the step of optimizing the parameters of a single qubit operating on the measurement qubit in parallel is an iterative process with closed-loop feedback, where each iteration is in parallel, per measurement qubit. , The step of defining the corresponding metric for minimization as the determined error rate, the step of measuring the measured qubit to determine the error rate, and the step of storing the determined current error rate. Of the single qubit gate, based on the step of calculating the change in error rate between the current error rate and the stored error rate from the previous iteration, and the calculated change in error rate. Includes steps to adjust parameters.

幾つかのケースでは、最小化に対する当該定義されたメトリックに基づいて当該シングル量子ビットゲートのパラメータを調節するステップは、数値最適化アルゴリズムを適用するステップを含む。 In some cases, the step of adjusting the parameters of the single qubit gate based on the defined metric for minimization involves applying a numerical optimization algorithm.

幾つかの実装では、当該データ量子ビットで動作するシングル量子ビット量子ゲートのパラメータを並列に最適化するステップは閉ループフィードバックを用いた反復プロセスであり、各反復は、並列に、データ量子ビットごとに、最小化のための対応するメトリックを決定されたエラー率として定義するステップと、当該対応する測定量子ビットを測定してエラー率を決定するステップと、当該決定された現在のエラー率を格納するステップと、当該現在のエラー率と当該以前の反復からの当該格納されたエラー率との間のエラー率の変化を計算するステップと、エラー率の当該計算された変化に基づいて当該シングル量子ビットゲートのパラメータを調節するステップとを含む。 In some implementations, the step of optimizing the parameters of a single qubit operating on the data qubit in parallel is an iterative process with closed-loop feedback, where each iteration is in parallel, per data qubit. Stores the step of defining the corresponding metric for minimization as the determined error rate, the step of measuring the corresponding measurement qubit to determine the error rate, and the determined current error rate. The single qubit based on the step and the step of calculating the change in error rate between the current error rate and the stored error rate from the previous iteration, and the calculated change in error rate. Includes steps to adjust gate parameters.

幾つかのケースでは、最小化に対する定義されたメトリックに基づいてシングル量子ビットゲートのパラメータを調節するステップは、数値最適化アルゴリズムを適用するステップを含む。 In some cases, the step of adjusting the parameters of a single qubit gate based on a defined metric for minimization involves applying a numerical optimization algorithm.

他の実装において、同一の方向を定義するＣＮＯＴゲートのセットを選択し、当該選択されたＣＮＯＴゲートに対するパラメータを並列に最適化するステップは、選択された１組のＣＮＯＴゲートごとに並列に、当該選択されたセット内の各データ量子ビットに対して、最小化のための対応するメトリックを決定されたエラー率として定義するステップと、当該対応する測定量子ビットを測定してエラー率を決定するステップと、当該決定された現在のエラー率を格納するステップと、当該現在のエラー率と当該以前の反復からの当該格納されたエラー率との間のエラー率の変化を計算するステップと、エラー率の当該計算された変化に基づいて当該ＣＮＯＴゲート・パラメータを調節するステップを含む。 In other implementations, the step of selecting a set of CNOT gates that define the same orientation and optimizing the parameters for the selected CNOT gates in parallel is such a step in parallel for each set of selected CNOT gates. For each data qubit in the selected set, the step of defining the corresponding metric for minimization as the determined error rate and the step of measuring the corresponding measured qubit to determine the error rate. And the step of storing the determined current error rate, the step of calculating the error rate change between the current error rate and the stored error rate from the previous iteration, and the error rate. Includes the step of adjusting the CNOT gate parameter based on the calculated change in.

本明細書で説明した主題を、以下の利点の１つまたは複数を実現するために、実装することができる。エラー訂正が実行している間にその場で、物理ゲート・パラメータ、およびしたがって量子ビット性能を連続的におよび効果的に最適化することで、連続的なエラー訂正の実行の並列な最適化を実装する当該量子コンピュータの性能は、必要なエラー検出動作および他の計算の割込みを要求しうる他の特徴付け方法を使用する量子コンピュータと比較して、改善された性能および信頼性を実現することができる。例えば、連続的なエラー訂正の実行の並列な最適化を実装する量子コンピュータは、計算に割り込むことなく当該システムが実行している間に量子ビットごとの各ゲートのパラメータごとに、システムドリフト、即ち、温度に起因したシステムハードウェア変更の結果としての最適パラメータのドリフトに対抗することができる。 The subject matter described herein can be implemented to achieve one or more of the following advantages: Parallel optimization of continuous error correction execution by continuously and effectively optimizing physical gate parameters, and thus qubit performance, on the fly while error correction is being performed. The performance of the quantum computer to be implemented shall achieve improved performance and reliability compared to quantum computers that use other characterization methods that may require the required error detection behavior and other computational interruptions. Can be done. For example, a quantum computer that implements parallel optimization of the execution of continuous error correction may have a system drift, ie, for each gate parameter per qubit, while the system is running without interrupting the computation. , Can counter the drift of optimal parameters as a result of system hardware changes due to temperature.

多数の状況では、検出イベントは、エラー検出が実行している間にシステム性能を反映する利用可能な唯一の情報である。連続的なエラー訂正の実行の並列な最適化を実装する量子コンピュータは、検出イベントを必要とし、これは、多数の異なる形態のエラー訂正に適用可能な重要な技術である。 In many situations, a detection event is the only information available that reflects system performance while error detection is running. Quantum computers that implement parallel optimization of the execution of continuous error correction require detection events, which is an important technique applicable to many different forms of error correction.

さらに、エラー訂正動作の主な課題は他の方法で特徴付けられたゲートが多量子ビットシステム内のエラー検出回路でどのように実行するかを知ることであるので、連続的なエラー訂正の実行の並列な最適化を実装する量子コンピュータは、他の特徴付け方法と比較してエラー訂正回路における改善された性能を実現する。データを格納する量子ビットは一般に計算の間で測定されないが、依然として最適化を要求し、これを連続的なエラー訂正の実行の並列な最適化により実現しうる。 In addition, the main challenge of error correction operation is to know how gates characterized in other ways perform in error detection circuits in multiqubit systems, so performing continuous error correction. Quantum computers that implement parallel optimization of are achieving improved performance in error correction circuits compared to other characterization methods. The qubits that store the data are generally not measured during the computation, but they still require optimization, which can be achieved by parallel optimization of the execution of continuous error correction.

連続的なエラー訂正の実行の並列な最適化を実装する量子コンピュータはモデル・フリーであってもよく、例えば、初期記述がモデル・フリーであってもよく、エラー・モデルの構築の必要性を回避する。連続的なエラー訂正の実行の並列な最適化を実装する量子コンピュータはしたがって、かかるエラー・モデルをトレーニングする際に使用するための様々なエラータイプに関する統計値を収集する必要性を回避してもよく、当該エラー・モデルは、十分な統計値を収集するために、個々の１次エラーが疎であるように当該物理システムが閾値よりかなり低いことを要求し、したがって他の特徴付け方法と比べて時間と要求された計算リソースを節約する。 Quantum computers that implement parallel optimization of continuous error correction execution may be model-free, for example, the initial description may be model-free, and the need to build an error model. To avoid. Quantum computers that implement parallel optimization of the execution of continuous error correction therefore avoid the need to collect statistics on various error types for use in training such error models. Often, the error model requires that the physical system be well below the threshold so that individual primary errors are sparse in order to collect sufficient statistics, and therefore compared to other characterization methods. Saves time and required computational resources.

さらに、連続的なエラー訂正の実行の並列な最適化を実装する任意のサイズの量子コンピュータは、当該量子コンピュータ内の各ゲートを最適化するために、高レベルのスケーラビリティ、例えば、Ｏ（１）を実現しうる。 In addition, quantum computers of any size that implement parallel optimization of the execution of continuous error correction have a high level of scalability to optimize each gate in the quantum computer, eg, O (1). Can be realized.

本明細書の当該主題の１つまたは複数の実装の詳細を添付図面および以下の説明で説明する。当該主題の他の特徴、態様、および利点は詳細な説明、添付図面、および添付の特許請求の範囲から明らかになろう。 Details of one or more implementations of the subject matter herein are described in the accompanying drawings and in the following description. Other features, aspects, and advantages of the subject matter will become apparent from the detailed description, accompanying drawings, and attached claims.

例示的なエラー訂正システムの１次元略斜視図である。It is a one-dimensional schematic perspective view of an exemplary error correction system. 例示的なエラー訂正システムにおける量子ビットの２次元略斜視図である。It is a two-dimensional schematic perspective view of a qubit in an exemplary error correction system. 量子ビットの１次元アレイを含むエラー訂正システムにおける例示的なハードウェア・パターンの１次元略斜視図である。FIG. 3 is a one-dimensional schematic perspective view of an exemplary hardware pattern in an error correction system that includes a one-dimensional array of qubits. 量子ビットの１次元アレイを含むエラー訂正システムにおける例示的なハードウェア・パターンの１次元略斜視図である。FIG. 3 is a one-dimensional schematic perspective view of an exemplary hardware pattern in an error correction system that includes a one-dimensional array of qubits. 例示的なエラー訂正システムにおける量子ビットの１次元略斜視図の回路表現である。It is a circuit representation of a one-dimensional schematic perspective view of a qubit in an exemplary error correction system. エラー訂正システムにおける例示的なハードウェア・パターンの２次元略斜視図である。FIG. 3 is a two-dimensional schematic perspective view of an exemplary hardware pattern in an error correction system. エラー訂正に対する例示的なプロセスの流れ図である。It is a flow chart of an exemplary process for error correction. 測定量子ビット上のシングル量子ビット量子ゲート・パラメータを最適化するための例示的なプロセスの流れ図である。It is a flow diagram of an exemplary process for optimizing a single qubit quantum gate parameter on a measurement qubit. データ量子ビット上のシングル量子ビット量子ゲート・パラメータを最適化するための例示的なプロセスの流れ図である。It is a flow diagram of an exemplary process for optimizing a single qubit quantum gate parameter on a data qubit. ＣＮＯＴゲート・パラメータを最適化するための例示的なプロセスの流れ図である。FIG. 6 is an exemplary process flow diagram for optimizing CNOT gate parameters.

様々な図面における同様な参照番号および指定は同様な要素を示す。 Similar reference numbers and designations in various drawings indicate similar elements.

本明細書は、当該量子システム上でエラー訂正動作が実行している間にその場で量子ビット性能を連続的におよび効果的に最適化するための量子システムおよび方法を説明する。当該方法は、エラー検出からの出力を直接監視し、この情報を、当該量子システムに関連付けられた量子ゲートを較正するためのフィードバックとして提供する。幾つかの実装では、当該物理量子ビットは、１つまたは複数の独立なハードウェア・パターン、即ち、各ハードウェア・パターンに帰属可能であるエラーが非重複である構成に空間的に分割される。ハードウェア・パターンの当該１つまたは複数の異なるセットはついで、全ての物理量子ビットおよび動作が最適化されるように一時的にインタリーブされる。当該方法により、ハードウェア・パターンの各セクションの最適化を個々におよび並列に実施でき、Ｏ（１）スケーリングをもたらしうる。 This specification describes a quantum system and a method for continuously and effectively optimizing qubit performance on the fly while an error correction operation is being performed on the quantum system. The method directly monitors the output from error detection and provides this information as feedback for calibrating the quantum gate associated with the quantum system. In some implementations, the physical quantum bits are spatially divided into one or more independent hardware patterns, i.e., configurations in which the errors that can be attributed to each hardware pattern are non-overlapping. .. The one or more different sets of hardware patterns are then temporarily interleaved to optimize all physical quantum bits and behavior. The method allows optimization of each section of the hardware pattern to be performed individually and in parallel, which can result in O (1) scaling.

例示的な動作環境
図１Ａは、反復コードに対する例示的なエラー訂正システム１００の１次元略斜視図である。システム１００は２次元サーフェスコードの１次元分割である。当該システムは量子ビット１０２の１次元アレイを含む。明確さのため、９個の量子ビットが図１Ａに示されているが、当該システムが、かなり大きな数の量子ビット、例えば、何百万もの量子ビットを含んでもよい。量子ビットの当該アレイは、測定量子ビット、例えば、１０６、１１０、１１４、および１１８とラベル付けされた測定量子ビットとインタリーブされた、データ量子ビット、例えば、１０４、１０８、１１２、１１６、および１２０とラベル付けされたデータ量子ビットを含む。ビット・フリップ・エラー検出のケースでは、当該量子ビットは測定Ｚタイプ量子ビットであってもよい。 Illustrative Operating Environment FIG. 1A is a one-dimensional schematic perspective view of an exemplary error correction system 100 for an iterative code. System 100 is a one-dimensional division of a two-dimensional surface code. The system includes a one-dimensional array of qubits 102. For clarity, nine qubits are shown in FIG. 1A, but the system may contain a fairly large number of qubits, eg, millions of qubits. The array of qubits is interleaved with measurement qubits, eg, measurement qubits labeled 106, 110, 114, and 118, and data qubits, eg, 104, 108, 112, 116, and 120. Contains data qubits labeled as. In the case of bit flip error detection, the qubit may be a measured Z-type qubit.

当該システムが、１組の読出し量子ゲート、例えば、読出し量子ゲート１２２を含んでもよい。当該読出しゲートは測定量子ビット、例えば、測定量子ビット１０６、１１０、１１４および１１８で動作するように構成されてもよい。各読出しゲートは対応する測定量子ビットの状態を提供してもよく、対応する１組の物理読出しゲート・パラメータに関連付けられてもよい。 The system may include a set of read quantum gates, such as a read quantum gate 122. The read gate may be configured to operate with measurement qubits, such as measurement qubits 106, 110, 114 and 118. Each read gate may provide the state of the corresponding measurement qubit or may be associated with a corresponding set of physical read gate parameters.

当該システムが、１組のシングル量子ビット量子ゲート、例えば、シングル量子ビットゲート１３２および１３４を含んでもよい。当該シングル量子ビット量子ゲートは単一のデータ量子ビットまたは単一の測定量子ビットの何れかで動作するように構成されてもよい。図１Ａに示すシングル量子ビットゲートはＰａｕｌｉＸゲート、例えば、ＰａｕｌｉＸゲート１３４、およびＨａｄａｍａｒｄゲート、例えば、Ｈａｄａｍａｒｄゲート１３２を含むが、幾つかの実装では、当該システムが、他のシングル量子ビットゲートを含んでもよい。例えば、当該シングル量子ビットゲートが、任意の位相シフトゲートまたは回転ゲートを含んでもよい。各シングル量子ビット量子ゲートは対応する１組の物理シングル量子ビット量子ゲート・パラメータに関連付けられてもよい。 The system may include a set of single qubit gates, such as single qubit gates 132 and 134. The single qubit quantum gate may be configured to operate with either a single data qubit or a single measurement qubit. The single qubit gate shown in FIG. 1A includes a PauliX gate, eg, PauliX gate 134, and a Hadamard gate, eg, Hadamard gate 132, but in some implementations, the system may include other single qubit gates. Good. For example, the single qubit gate may include any phase shift gate or rotation gate. Each single qubit quantum gate may be associated with a corresponding set of physical single qubit quantum gate parameters.

当該システムが、１組の制御されたＮＯＴ（ＣＮＯＴ）ゲート、例えば、ＣＮＯＴゲート１２４を含んでもよい。制御されたゲートは２つ以上の量子ビットに作用してもよく、当該量子ビットの１つまたは複数は幾つかの動作に対する制御として動作してもよい。ＣＮＯＴゲートが、２つの量子ビット、即ち、コントロール量子ビットおよびターゲット量子ビットで動作してもよく、当該コントロール量子ビットが１＞であるときにのみ当該ターゲット量子ビット上でＮＯＴ動作を実施する。図１ＡにおけるＣＮＯＴゲートは近傍の測定およびデータ量子ビットのペアで動作するように構成され、１つの量子ビットは当該コントロール量子ビットおよび他のターゲット量子ビットとして動作し、例えば、ＣＮＯＴゲート１２４は近傍の量子ビット１０４および１０６のペアで動作する。エラー検出がビット・フリップ・エラーを検出するように設計される場合、ＣＮＯＴゲートにより操作される各データ量子ビットはコントロール量子ビットであってもよく、各近傍の測定量子ビットは対応するターゲット量子ビットであってもよい。各ＣＮＯＴゲートは対応する１組の物理ＣＮＯＴゲート・パラメータに関連付けられてもよい。 The system may include a set of controlled NOT (CNOT) gates, such as the CNOT gate 124. The controlled gate may act on two or more qubits, and one or more of the qubits may act as controls for some actions. The CNOT gate may operate on two qubits, i.e., a control qubit and a target qubit, and performs NOT operation on the target qubit only when the control qubit is 1>. The CNOT gate in FIG. 1A is configured to operate with a pair of measurement and data qubits in the vicinity, one qubit acting as the control qubit and the other target qubit, for example, the CNOT gate 124 in the vicinity. It operates with a pair of qubits 104 and 106. If the error detection is designed to detect bit flip errors, each data qubit manipulated by the CNOT gate may be a control qubit, and each neighboring measurement qubit is the corresponding target qubit. May be. Each CNOT gate may be associated with a corresponding set of physical CNOT gate parameters.

ターゲット量子ビット、例えば、１０６で動作するＣＮＯＴゲート、例えば、１２４が当該ターゲット量子ビットに相対的な１つまたは複数の方向、例えば、図１Ａに示すように、当該ターゲット量子ビットの左および右を定義してもよい。当該反復コードの例において、図１Ａに示すように、ＣＮＯＴ量子ゲートはビット・フリップ・エラーを当該関連付けられたデータ量子ビットから検出のために当該関連付けられた測定量子ビットにコピーしてもよい。別の例では、当該エラー検出が位相フリップ・エラーを検出するように設計される場合、測定量子ビットは当該コントロール量子ビットであってもよく、近傍のデータ量子ビットは当該ターゲット量子ビットであってもよい。当該ＣＮＯＴ量子ゲートはついで、位相フリップ・エラーを当該関連付けられた測定量子ビットから当該関連付けられたデータ量子ビットにコピーしてもよい。 A CNOT gate operating at a target qubit, eg 106, has one or more directions relative to the target qubit, eg, left and right of the target qubit, as shown in FIG. 1A. It may be defined. In an example of the iterative code, as shown in FIG. 1A, the CNOT qubit may copy a bit flip error from the associated data qubit to the associated measurement qubit for detection. In another example, if the error detection is designed to detect a phase flip error, the measurement qubit may be the control qubit and the nearby data qubit is the target qubit. May be good. The CNOT quantum gate may then copy the phase flip error from the associated measurement qubit to the associated data qubit.

当該システムが、量子ビット１０２とデータ通信するエラー訂正サブシステム１３０を含んでもよい。当該エラー訂正サブシステムは、エラー検出からの出力を監視し、当該量子ゲートを較正するためにこの情報を当該システムにフィードバックするように構成されてもよい。エラー訂正サブシステム１３０は量子ビット１０２を１つまたは複数のハードウェア・パターンに空間的に分割し、量子測定を各ハードウェア・パターンにおける測定量子ビットに実施してもよい。当該１つまたは複数のハードウェア・パターンは、それぞれに相対的な各ハードウェア・パターンの最適化が本質的に独立でありうるように、独立であってもよい。量子ビットを１つまたは複数のハードウェア・パターンに分割するステップが図２を参照して以下でより詳細に説明される。測定出力、または検出イベントは測定量子ビットに対する状態の測定されたパターンの変化を示してもよく、これは、近傍のエラーの存在、即ち、当該エラーが当該関連付けられたデータ量子ビットまたは測定量子ビットで発生したかどうかを示す。したがって、それらにおける測定出力およびそれらの測定出力が、データ量子ビットまたは測定量子ビット上のエラーに直接相関しなくてもよい。エラーおよびゲート・パラメータを相関付けるステップを、図２Ａおよび２Ｂを参照して以下でより詳細に説明する。 The system may include an error correction subsystem 130 that communicates data with the qubit 102. The error correction subsystem may be configured to monitor the output from error detection and feed this information back to the system to calibrate the quantum gate. The error correction subsystem 130 may spatially divide the qubit 102 into one or more hardware patterns and perform quantum measurements on the measured qubits in each hardware pattern. The one or more hardware patterns may be independent so that the optimization of each hardware pattern relative to each can be essentially independent. The steps of dividing a qubit into one or more hardware patterns are described in more detail below with reference to FIG. The measurement output, or detection event, may indicate a change in the measured pattern of state relative to the measurement qubit, which is the presence of a nearby error, i.e. the error is the associated data qubit or measurement qubit. Indicates whether it occurred in. Therefore, the measurement outputs in them and their measurement outputs do not have to correlate directly with the data qubit or the error on the measurement qubit. The steps of correlating error and gate parameters are described in more detail below with reference to FIGS. 2A and 2B.

エラー訂正サブシステム１３０は、当該実施された量子測定の結果を使用して、測定量子ビットごとの現在のエラー率のような関心のある関連する量、またはメトリックを計算してもよい。エラー訂正サブシステム１３０はまた、１つまたは複数の測定された測定量子ビットに対する決定されたエラー率の平均値を計算するステップ、または時間におけるエラー率の変化を決定するステップのような、実施された量子測定の結果を用いて追加の計算を実施してもよい。エラー訂正サブシステム１３０がデータ・ストアを含んでもよく、実施された量子測定または追加の計算の結果を格納してもよい。 The error correction subsystem 130 may use the results of the quantum measurements performed to calculate the relevant quantity or metric of interest, such as the current error rate for each qubit measured. The error correction subsystem 130 is also implemented, such as a step of calculating the average value of a determined error rate for one or more measured measurement qubits, or a step of determining a change in the error rate over time. Additional calculations may be performed using the results of the qubit measurements. The error correction subsystem 130 may include a data store and may store the results of quantum measurements or additional calculations performed.

当該エラー訂正サブシステムは、実施された測定の結果を使用して、量子ビット１０２に作用する量子ゲートのパラメータを最適化してもよい。例えば、エラー訂正サブシステム１３０は量子ゲート・パラメータの適切な調整、例えば、１組の量子ゲート・パラメータの最小化を決定するための、Ｎｅｌｄｅｒ−Ｍｅａｄアルゴリズムのような数値最適化アルゴリズムを実装してもよい。適切な調整が決定されると、当該エラー訂正サブシステムは、当該調整をフィードバックとして量子ビット１０２に提供し、それに応じて当該量子ゲートのパラメータを調節してもよい。 The error correction subsystem may use the results of the measurements made to optimize the parameters of the quantum gate acting on the qubit 102. For example, the error correction subsystem 130 implements a numerical optimization algorithm, such as the Nelder-Mead algorithm, to determine the appropriate adjustment of quantum gate parameters, eg, the minimization of a set of quantum gate parameters. May be good. Once the appropriate adjustment is determined, the error correction subsystem may provide the adjustment as feedback to the qubit 102 and adjust the parameters of the quantum gate accordingly.

図１Ｂは、例示的なエラー訂正システムにおける量子ビット１５０の２次元略斜視図である。当該システムが、量子ビット１５０の２次元アレイを含んでもよい。再度、明確さのため、８１個の量子ビットが図１Ｂに示されているが、当該システムが、かなり大きな数の量子ビット、例えば、何百万もの量子ビットを含んでもよい。量子ビットのアレイが、当該データ量子ビットが当該データ量子ビットの上、下、右、および左に対する４つの近傍の測定量子ビットを有するように、測定量子ビット、例えば、１５４、１５６、１５８、および１６０とラベル付けされた測定量子ビットとインタリーブされた、データ量子ビット、例えば、１５２とラベル付けされたデータ量子ビットを含んでもよい。図１Ｂは、より高い次元への図１のシステム１００Ａのスケーラビリティを示す。 FIG. 1B is a two-dimensional schematic perspective view of the qubit 150 in an exemplary error correction system. The system may include a two-dimensional array of qubits 150. Again, for clarity, 81 qubits are shown in FIG. 1B, but the system may contain a fairly large number of qubits, eg, millions of qubits. An array of qubits, such as 154, 156, 158, and measurement qubits, such that the data qubit has four nearby measurement qubits relative to the top, bottom, right, and left of the data qubit. It may include a data qubit interleaved with a measurement qubit labeled 160, eg, a data qubit labeled 152. FIG. 1B shows the scalability of system 100A of FIG. 1 to higher dimensions.

以下の図２Ａおよび２Ｂは、量子ゲート最適化を実施するために使用される例示的なハードウェア・パターンを示す。 Figures 2A and 2B below show exemplary hardware patterns used to perform quantum gate optimization.

図２Ａは、量子ビットの１次元アレイを含むエラー訂正システムにおける例示的なハードウェア・パターン２００の１次元略斜視図である。例えば、当該エラー訂正システムは図１Ａを参照して上述したように量子ビット１０２の１次元アレイを含むエラー訂正システムであってもよく、ゲート・クロス・ハッチングはどの測定量子ビットがそのゲートからエラーを検出するかに対応する。 FIG. 2A is a one-dimensional schematic perspective view of an exemplary hardware pattern 200 in an error correction system that includes a one-dimensional array of qubits. For example, the error correction system may be an error correction system that includes a one-dimensional array of qubits 102 as described above with reference to FIG. 1A, and gate cross hatching is that any measurement qubit is in error from its gate. Corresponds to whether to detect.

ハードウェア・パターン２００が４つのハードェア・グルーピング２０６を含んでもよく、その各々は測定量子ビットおよびその量子ビットに対する対応するシングル量子ビット動作を含み、例えば、ハードェア・グルーピング２０２は測定量子ビット２０４および対応するシングル量子ビット動作２０８を含む。ハードウェア・パターン内のグルーピングを独立に動作させてもよい。シングル量子ビット動作２０８からのエラーは近傍のデータ量子ビットに伝播しなくてもよく、当該測定量子ビットからの相対的な検出フラクションを使用して、図６を参照して以下で説明するようにゲート・パラメータの変化を推論してもよい。 The hardware pattern 200 may include four hardware groupings 206, each containing a measurement qubit and a corresponding single qubit operation for that qubit, for example, hardware grouping 202 includes measurement qubit 204 and correspondence. Includes a single qubit operation 208. Groupings within the hardware pattern may operate independently. The error from the single qubit operation 208 does not have to propagate to nearby data qubits and uses the relative detection fractions from the measured qubit as described below with reference to FIG. Changes in gate parameters may be inferred.

さらに、エラー検出がビット・フリップ・エラーを検出するように設計され、ＣＮＯＴゲートにより操作される各データ量子ビットがコントロール量子ビットであり、各近傍の測定量子ビットが対応するターゲット量子ビットである場合、ビット・フリップ・エラーは、データ量子ビットおよび測定量子ビットのペアに適用される当該ＣＮＯＴゲートの方向に起因して、データ量子ビットに伝播しなくてもよい。むしろ、ビット・フリップ・エラーは、特定の測定量子ビットおよびしたがって特定のハードェア・グルーピングに局所化されてもよい。 Furthermore, if the error detection is designed to detect a bit flip error and each data qubit manipulated by the CNOT gate is a control qubit and each neighboring measurement qubit is the corresponding target qubit. , Bit flip errors need not propagate to the data qubits due to the orientation of the CNOT gate applied to the pair of data qubits and measurement qubits. Rather, bit flip errors may be localized to specific measurement qubits and therefore specific hardware groupings.

ゲートエラーの局所化のため、測定量子ビットは、１つのハードウェア・パターン２００として、個々に完全に並列に最適化されるシングル量子ビット量子ゲート・パラメータを有してもよい。構成により、当該データ量子ビットおよび測定量子ビットが分割されるハードウェア・パターンが、測定量子ビットのみを含むハードェア・グルーピングを含む１つのパターンを含んでもよい。 Due to the localization of gate errors, the measurement qubits may have single qubit quantum gate parameters that are individually optimized in perfect parallel as one hardware pattern 200. Depending on the configuration, the hardware pattern in which the data qubit and the measurement qubit are divided may include one pattern including hardware grouping containing only the measurement qubit.

図２Ｂは、量子ビットの１次元アレイを含むエラー訂正システムにおける例示的なハードウェア・パターン２１０および２２０の１次元略斜視図である。例えば、当該エラー訂正システムは図１Ａを参照して上述のように量子ビット１０２の１次元アレイを含むエラー訂正システムであってもよく、ゲート・クロス・ハッチングはどの測定量子ビットがそのゲートからエラーを検出するかに対応する。 FIG. 2B is a one-dimensional schematic perspective view of exemplary hardware patterns 210 and 220 in an error correction system that includes a one-dimensional array of qubits. For example, the error correction system may be an error correction system that includes a one-dimensional array of qubits 102 as described above with reference to FIG. 1A, and gate cross hatching is that any measurement qubit is in error from its gate. Corresponds to whether to detect.

ハードウェア・パターン２１０が、複数のハードェア・グルーピング、例えば、ハードェア・グルーピング２１２を含んでもよく、その各々は、測定およびデータ量子ビットおよびＣＮＯＴゲートに対する対応するシングル量子ビット動作に沿って１つのデータ量子ビットおよび高々２つの測定量子ビットを含み、例えば、図２Ｂに示すように、ハードェア・グルーピング２１２は測定量子ビット２１４、シングル量子ビット動作２１６およびＣＮＯＴゲート２１８および２１９を含む。ハードウェア・パターン内の当該グルーピングを独立に動作させてもよい。シングル量子ビット動作２１６およびＣＮＯＴゲート２１８および２１９からのエラーはハードェア・グルーピング２１２外部に伝播しなくてもよく、図７および８を参照して以下で説明するように、各ハードェア・グルーピング内の測定量子ビットの検出イベントフラクションを使用して各グルーピング内のゲートに対するゲート・パラメータの変化を推論してもよい。 The hardware pattern 210 may include multiple hardware groupings, such as hardware grouping 212, each of which has one data qubit along the measurement and corresponding single qubit operation for the data qubit and CNOT gate. It comprises a bit and at most two measurement qubits, eg, as shown in FIG. 2B, the hardware grouping 212 includes a measurement qubit 214, a single qubit operation 216 and CNOT gates 218 and 219. The grouping in the hardware pattern may operate independently. Errors from single qubit operation 216 and CNOT gates 218 and 219 need not propagate outside the hardware grouping 212 and are measurements within each hardware grouping as described below with reference to FIGS. 7 and 8. Qubit detection event fractions may be used to infer changes in gate parameters for gates within each grouping.

さらに、エラー検出がビット・フリップ・エラーを検出するように設計され、ＣＮＯＴゲートにより操作される各データ量子ビットがコントロール量子ビットであり、各近傍の測定量子ビットが対応するターゲット量子ビットである場合、ハードウェア・パターン２００と異なり、ビット・フリップ・エラーをデータ量子ビットからＣＮＯＴゲートを通じて近傍の測定量子ビットにコピーしてもよい。したがって、データ量子ビット上の単一のエラーは近傍の測定量子ビット上の２つの検出イベントを生成してもよく、同一の測定量子ビットまたはデータ量子ビット上でＣＮＯＴゲート・パラメータを並列に最適化するのが可能でないかもしれない。当該ハードウェア・パターン、例えば、２１０および２２０に自然な制限があってもよい。一般に、ハードウェア・パターンに完全に含まれるＣＮＯＴゲートが当該パターンにおいて最適化されてもよい。 In addition, if the error detection is designed to detect bit flip errors and each data qubit manipulated by the CNOT gate is a control qubit and each neighboring measurement qubit is the corresponding target qubit. , Unlike the hardware pattern 200, the bit flip error may be copied from the data qubit to a nearby measurement qubit through the CNOT gate. Therefore, a single error on a data qubit may generate two detection events on nearby measurement qubits, optimizing CNOT gate parameters in parallel on the same measurement qubit or data qubit. It may not be possible to do so. The hardware pattern, eg, 210 and 220, may have natural limitations. In general, CNOT gates that are completely included in the hardware pattern may be optimized for that pattern.

次の最も近傍のデータ量子ビットが同時にそれらのシングル量子ビットパラメータを最適化させる場合、それらは両方ともエラーを同一の測定量子ビットにコピーしてもよい。したがって、エラーは混乱しうる。この問題を回避するために、全ての他のデータ量子ビットが、測定量子ビットへの二重マッピングエラーを回避するように最適化されてもよい。かかる混乱なしに同時にそれらのシングル量子ビットパラメータを最適化できる２つのハードウェア・パターン２１０および２２０が生成されてもよく、例えば、互いに相対的なパターン２１０および２２０の両方の最適化は本質的に独立である。構成により、当該データ量子ビットおよび測定量子ビットが分割されるハードウェア・パターンが少なくとも１つのパターンを含んでもよく、当該対応するハードェア・グルーピングはデータ量子ビットおよび測定量子ビットの両方を含む。 If the next nearest data qubits optimize their single qubit parameters at the same time, they may both copy the error to the same measurement qubit. Therefore, the error can be confusing. To avoid this problem, all other data qubits may be optimized to avoid double mapping errors to measurement qubits. Two hardware patterns 210 and 220 may be generated that can simultaneously optimize their single qubit parameters without such confusion, eg, optimization of both patterns 210 and 220 relative to each other is essentially Independent. Depending on the configuration, the hardware pattern into which the data qubit and the measurement qubit are divided may include at least one pattern, and the corresponding hardware grouping includes both the data qubit and the measurement qubit.

図２Ａおよび２Ｂに示されたハードウェア・パターン２００、２１０および２２０は、図１Ａに示すような１次元エラー訂正システム内のエラー訂正を実施するために使用できる最小数のハードウェア・パターンを構成する。下記のテーブルは、全てのゲートを並列に最適化するためにインタリーブされうるパターンの数をカウントする。３つのインタリーブされたパターンがあり、各パターンにおいて１つのゲートが並列に最適化されてもよい。この数は、理想的な意味で、即ち、量子ビットが、相互作用すべきではない量子ビットとの任意の寄生相互作用を有さない状態で当該システムが実施されていると仮定して、任意のサイズの反復コードに対して定数であってもよい。当該示されたパターンは最小組のパターンであり、幾つかの実装では、必要に応じてより多くのものを追加してもよい。当該システムに対するかかるハードウェア・パターンを選択することによって、夫々のハードウェア・パターンにおける各ハードェア・グルーピング内のゲート・パラメータが、当該ゲート・パラメータを変更しハードェア・グルーピングごとの測定されたエラー率を最適化することで、最適化されてもよい。さらに、有限個のハードウェア・パターンを選択することによって、エラー検出を実行する量子コンピュータを最適化するために必要な各動作にアクセスしうる。ハードウェア・パターンが選択されると、全てのハードェア・グルーピングを並列に独立に最適化でき、これは任意のサイズの量子コンピュータにおける全ての単一のゲートを最適化するためのＯ（１）スケーリング戦略である。 The hardware patterns 200, 210 and 220 shown in FIGS. 2A and 2B constitute the minimum number of hardware patterns that can be used to perform error correction in a one-dimensional error correction system as shown in FIG. 1A. To do. The table below counts the number of patterns that can be interleaved to optimize all gates in parallel. There are three interleaved patterns, in which one gate may be optimized in parallel. This number is arbitrary, assuming that the system is implemented in an ideal sense, i.e., where the qubits do not have any parasitic interaction with qubits that should not interact. It may be constant for iterative code of the size of. The patterns shown are the smallest set of patterns, and in some implementations more may be added as needed. By selecting such a hardware pattern for the system, the gate parameters within each hardware grouping in each hardware pattern will change the gate parameters to give the measured error rate for each hardware grouping. It may be optimized by optimizing. In addition, by selecting a finite number of hardware patterns, each operation required to optimize the quantum computer performing error detection can be accessed. Once the hardware pattern is selected, all hardware groupings can be optimized in parallel and independently, which is O (1) scaling to optimize all single gates in quantum computers of any size. It's a strategy.

最適化を要求する３つの別々のパターンがあるが、１つのパターン内に独立に最適化されうる複数の動作がある。ゲート・パラメータを最適化するステップが、図５乃至８を参照して以下でより詳細に説明される。 There are three separate patterns that require optimization, but there are multiple actions within a pattern that can be optimized independently. The steps of optimizing the gate parameters are described in more detail below with reference to FIGS. 5-8.

上のテーブルに示され、図２Ａおよび２Ｂを参照して上述したハードウェア・パターンは代表的なパターンであり包括的ではない。特定の回路内のエラー伝播を追跡することで、厳密なパターンおよび各グルーピングを当該システムにカスタマイズでき、決定することができる。例えば、当該ハードウェア・パターンを当該システムソフトウェアで事前に計算する必要はない。幾つかの実装では、当該ハードウェア・パターンを、特定のゲート上のパラメータを変更し、検出イベントの変化が発見された場所を観測することにより決定してもよい。当該特定のゲートの各々におけるパラメータの各々をかかる方式で変更することで、生成された情報を処理し、当該ハードウェア・パターンを決定するために使用してもよい。ハードウェア・パターンを決定するかかる方法はハードウェア非理想性にセンシティブであり、システム性能および効率を高めうる。 The hardware patterns shown in the table above and described above with reference to FIGS. 2A and 2B are representative patterns and are not inclusive. By tracking error propagation within a particular circuit, exact patterns and individual groupings can be customized and determined for the system. For example, it is not necessary for the system software to pre-calculate the hardware pattern. In some implementations, the hardware pattern may be determined by changing parameters on a particular gate and observing where changes in detection events are found. Each of the parameters at each of the particular gates may be modified in this way to process the generated information and use it to determine the hardware pattern. Such methods of determining hardware patterns are sensitive to hardware non-idealities and can enhance system performance and efficiency.

図３は例示的なエラー訂正システムにおける量子ビットの１次元略斜視図の回路表現である。この簡略化された回路表現では、測定量子ビット３０４の出力は、３つの入力、即ち、関連付けられた測定量子ビット３０４に対して１つ、および各近傍のデータ量子ビット３０２および３０６に対して１つを有するマルチプレクサ３０８として動作してもよい。当該データまたは測定ボックス、例えば、データボックス３０２、３０６および測定ボックス３０４のうち１つの出力を直接探索するために、当該マルチプレクサへの入力のうち１つのみを一度に選択してもよい。ここから、図２Ａおよび２Ｂを参照して上述した３つのハードウェア・パターン２００、２１０および２２０が生ずる。 FIG. 3 is a circuit representation of a one-dimensional schematic perspective view of a qubit in an exemplary error correction system. In this simplified circuit representation, the output of the measurement qubit 304 is one for three inputs, i.e., the associated measurement qubit 304, and one for each neighboring data qubits 302 and 306. It may operate as a multiplexer 308 having one. Only one of the inputs to the multiplexer may be selected at a time to directly search the output of the data or measurement box, eg, data boxes 302, 306 and measurement box 304. This gives rise to the three hardware patterns 200, 210 and 220 described above with reference to FIGS. 2A and 2B.

図４は、エラー訂正システムにおける例示的なハードウェア・パターンの２次元略斜視図４００である。図２Ａおよび２Ｂを参照して上述した同一の分析が当該示されたハードウェア・パターンを生成するためにサーフェスコードに適用されてもよい。当該ハードウェア・パターンが、測定量子ビットを含む１つのハードウェア・パターン４０４を含んでもよい。残りのハードウェア・パターン４０６乃至４１２が、データ量子ビットおよび測定量子ビットの両方を含んでもよい。 FIG. 4 is a two-dimensional schematic perspective view 400 of an exemplary hardware pattern in an error correction system. The same analysis described above with reference to FIGS. 2A and 2B may be applied to the surface code to generate the indicated hardware pattern. The hardware pattern may include one hardware pattern 404 containing measurement qubits. The remaining hardware patterns 406-412 may include both data qubits and measurement qubits.

図４に示されたハードウェア・パターン４０４乃至４１２は、量子ビットの２次元アレイを含むシステムに対するエラー訂正を実施するために使用できる最小数のハードウェア・パターンを構成する。下記のテーブルは、全てのゲートを並列に最適化するようにインタリーブされるパターンの数をカウントする。５つのインタリーブされたパターンがあり、各パターンにおいて１つのゲートが最適化されてもよい。当該示されたパターンは代表的なものであり、最小セットではない。他のパターンが存在し、より複雑であってもよい。当該パターンの数と複雑度は、どの順番で量子ゲートが当該アレイにわたって実行されるかの厳密な詳細に依存する。上述のように、当該システムに対するかかるハードウェア・パターンを選択することによって、夫々のハードウェア・パターンにおける各ハードェア・グルーピング内のゲート・パラメータが、当該ゲート・パラメータを変更しハードェア・グルーピングごとの測定されたエラー率を最適化することで、最適化されてもよい。さらに、有限個のハードウェア・パターンを選択することによって、エラー検出を実行する量子コンピュータを最適化するために要求される各動作にアクセスしうる。ハードウェア・パターンが選択されると、全てのハードェア・グルーピングを独立に並列に最適化することができ、これは任意のサイズの量子コンピュータにおける全ての単一のゲートを最適化するためのＯ（１）スケーリング戦略である。 The hardware patterns 404 to 412 shown in FIG. 4 constitute the minimum number of hardware patterns that can be used to perform error correction for a system that includes a two-dimensional array of qubits. The table below counts the number of patterns interleaved to optimize all gates in parallel. There are five interleaved patterns, and one gate may be optimized for each pattern. The pattern shown is representative, not the minimum set. Other patterns exist and may be more complex. The number and complexity of the patterns depend on the exact details of the order in which the quantum gates are executed across the array. As described above, by selecting such a hardware pattern for the system, the gate parameters within each hardware grouping in each hardware pattern will change the gate parameters and be measured for each hardware grouping. It may be optimized by optimizing the error rate. In addition, by selecting a finite number of hardware patterns, each operation required to optimize the quantum computer performing error detection can be accessed. Once the hardware pattern is selected, all hardware groupings can be optimized independently in parallel, which is an O (O) for optimizing all single gates in quantum computers of any size. 1) It is a scaling strategy.

最適化を要求する５つの別々のパターンがあるが、１つのパターン内に独立に最適化されうる複数の動作がある。ゲート・パラメータを最適化するステップが図５乃至８を参照して以下でより詳細に説明される。 There are five separate patterns that require optimization, but there are multiple actions within a pattern that can be optimized independently. The steps of optimizing the gate parameters are described in more detail below with reference to FIGS. 5-8.

上のテーブルに示され、図４を参照して上述したハードウェア・パターンは代表的なパターンであり包括的ではない。特定の回路内のエラー伝播を追跡することで、厳密なパターンおよび各グルーピングを当該システムにカスタマイズし、決定することができる。例えば、当該ハードウェア・パターンをシステムのソフトウェアで事前に計算する必要はない。幾つかの実装では、当該ハードウェア・パターンを、特定のゲート上のパラメータを変更し、検出イベントの変化が発見された場所を観測することにより決定してもよい。当該特定のゲートの各々におけるパラメータの各々をかかる方式で変更することで、生成された情報を処理し、当該ハードウェア・パターンを決定するために使用してもよい。ハードウェア・パターンを決定するかかる方法はハードウェア非理想性にセンシティブであり、システム性能および効率を高めうる。 The hardware patterns shown in the table above and described above with reference to FIG. 4 are typical patterns and are not inclusive. By tracking error propagation within a particular circuit, exact patterns and each grouping can be customized and determined for the system. For example, the hardware pattern does not need to be pre-computed by the system software. In some implementations, the hardware pattern may be determined by changing parameters on a particular gate and observing where changes in detection events are found. Each of the parameters at each of the particular gates may be modified in this way to process the generated information and use it to determine the hardware pattern. Such methods of determining hardware patterns are sensitive to hardware non-idealities and can enhance system performance and efficiency.

本明細書で説明されたハードウェア・パターンは反復コードを実行する量子ビットの１次元チェーンに対して固有であるが、この技術は大抵のエラー訂正枠組みに汎用化しうる。固定された最大サイズの量子ビットのグループを用いてエラーを検出し、任意の量子ビットが属するグループの数がシステムサイズに対応しない任意の枠組みが、本明細書で説明されたハードェアおよび方法を利用することができる。例えば、当該技術は、サブシステムコードを含む全てのトポロジコード、および最低レベルの連結に着目することで全ての連結されたコードと互換であってもよい。これはサーフェスおよびカラーコード、およびSteaneおよびShorコードを含む。本明細書で説明されたハードェアおよび方法は、システムサイズでのＯ（１）スケーリングを保存したい場合は、有限レート・ブロック・コードと互換でなくてもよい。ハードウェア・パターンおよびグルーピングを、エラー検出回路をシミュレートするか、または、コントロール・パラメータを物理的に変更し検出フラクションが変化する場所を決定することによって、アルゴリズム的に発見することができる。 Although the hardware patterns described herein are specific to a one-dimensional chain of qubits that execute iterative code, this technique can be generalized to most error correction frameworks. Any framework that detects errors using fixed maximum size qubit groups and the number of groups to which any qubit belongs does not correspond to the system size utilizes the hardware and methods described herein. can do. For example, the technique may be compatible with all topology codes, including subsystem code, and all concatenated code by focusing on the lowest level of concatenation. This includes surface and color codes, and Steane and Short codes. The hardware and methods described herein may not be compatible with finite rate block codes if you want to preserve O (1) scaling at system size. Hardware patterns and groupings can be found algorithmically by simulating an error detection circuit or by physically changing control parameters to determine where the detection fraction changes.

特に、図２Ａおよび２Ｂ、３および４を、反復コードおよびサーフェスコードに関して説明したが、ゲートから物理測定へのエラー・シグネチャを追跡する方法を、当該反復およびサーフェスコードの外部で適用し、任意の量子回路に適用でき、最適化のためのフィードバックを提供するための方法として使用してもよい。 In particular, FIGS. 2A and 2B, 3 and 4 have been described for iterative and surface codes, but any method of tracking error signatures from the gate to the physical measurement may be applied outside the iteration and surface code. It can be applied to quantum circuits and may be used as a method to provide feedback for optimization.

その場量子エラー訂正の実施
図５は、エラー訂正を実行している間に量子ゲート・パラメータの連続的な最適化を実施するための例示的なプロセス５００の流れ図である。例えば、プロセス５００を、図１Ａ乃至１Ｂおよび図３を参照して上述したシステム１００または３００によりエラー訂正手続きの間に実施してもよい。プロセス５００は自己診断するためのエラー検出を使用し、当該システムが実行している間にコントロール・パラメータの連続的な最適化を可能とし、したがって計算に割り込むことなくシステムドリフトに対抗する。 Implementation of Quantum Error Correction FIG. 5 is a flow diagram of an exemplary process 500 for performing continuous optimization of quantum gate parameters while performing error correction. For example, process 500 may be performed during the error correction procedure by system 100 or 300 described above with reference to FIGS. 1A-1B and 3. Process 500 uses error detection for self-diagnosis, allowing continuous optimization of control parameters while the system is running, thus countering system drift without interrupting calculations.

当該システムはデータ量子ビットおよび測定量子ビットの集合を別々のハードウェア・パターンに空間的に分割する（ステップ５０２）。当該システムは、それぞれの別々のハードウェア・パターンに帰属可能であるエラーが他の別々のハードウェア・パターンに帰属可能であるエラーと重複しないように、データ量子ビットおよび測定量子ビットの集合を分割する。構成により、当該ハードウェア・パターンが、測定量子ビットを含むグルーピングを有する１つのパターン、およびデータ量子ビットおよび測定量子ビットの両方を含むグルーピングを有する２つ以上のパターンを含んでもよい。データ量子ビットおよび測定量子ビットの集合を別々のハードウェア・パターンに分割する構成が、図２Ａおよび２Ｂおよび図４を参照して上でより詳細に説明されている。 The system spatially divides the set of data qubits and measurement qubits into separate hardware patterns (step 502). The system divides the set of data qubits and measurement qubits so that errors that can be attributed to each separate hardware pattern do not overlap with errors that can be attributed to other separate hardware patterns. To do. Depending on the configuration, the hardware pattern may include one pattern with groupings that include measurement qubits and two or more patterns that have groupings that include both data qubits and measurement qubits. The configuration that divides the set of data qubits and measurement qubits into separate hardware patterns is described in more detail above with reference to FIGS. 2A and 2B and FIG.

当該システムは、測定量子ビットを含むグルーピングを有する各ハードウェア・パターン内の量子ビットで動作する量子ゲートのパラメータを最適化するための段階に入る（ステップ５０４）。構成により、データ量子ビットおよび測定量子ビットの集合内の測定量子ビットの各々は、ステップ５０２で構築されたハードウェア・パターンのうち１つを形成してもよい。例えば、１次元において、当該システムは、図２Ａを参照して上述したハードウェア・パターン２００内の測定量子ビットで動作する量子ゲートのパラメータを最適化してもよい。別の例では、２次元において、当該システムは、図４を参照して上述した、ハードウェア・パターン４０４内の測定量子ビットで動作する量子ゲートのパラメータを最適化してもよい。 The system enters a stage for optimizing the parameters of a quantum gate operating on a qubit within each hardware pattern having a grouping containing measurement qubits (step 504). Depending on the configuration, each of the data qubits and the measurement qubits in the set of measurement qubits may form one of the hardware patterns constructed in step 502. For example, in one dimension, the system may optimize the parameters of the quantum gate operating on the measurement qubits in the hardware pattern 200 described above with reference to FIG. 2A. In another example, in two dimensions, the system may optimize the parameters of the quantum gate operating on the measurement qubits in the hardware pattern 404 described above with reference to FIG.

当該測定量子ビットで動作する量子ゲートのパラメータの最適化を実施するステップを、最も単純な最適化段階と考えてもよい。例えば、エラー訂正を反復コードに実施するステップを考慮するとき、当該測定量子ビットはビット・フリップ・エラーを検出してもよい。測定およびデータ量子ビットのペアに適用されるＣＮＯＴゲートの方向に起因して、当該ビット・フリップ・エラーは測定量子ビットからデータ量子ビットに伝播しないので、エラーは特定の測定量子ビットに局所化される。測定量子ビットはしたがって、ステップ５０６および５０８を参照して以下で説明されるように、１つのハードウェア・パターンとして個々に完全に並列に最適化されるそれらの上で動作するシングル量子ビット量子ゲートのパラメータを有してもよい。 The step of optimizing the parameters of the quantum gate operating on the measurement qubit may be considered as the simplest optimization step. For example, the measurement qubit may detect a bit flip error when considering the step of performing error correction on the iterative code. Due to the orientation of the CNOT gate applied to the measurement and data qubit pairs, the bit flip error does not propagate from the measurement qubit to the data qubit, so the error is localized to a particular measurement qubit. To. The measurement qubits are therefore single quantum bit qubits operating on them that are individually and completely optimized in parallel as one hardware pattern, as described below with reference to steps 506 and 508. May have the parameters of.

当該システムは、測定量子ビットで動作する読出しゲートのパラメータの最適化を実施する（ステップ５０６）。当該測定量子ビットで動作する当該読出しゲートのパラメータの最適化を、ハードウェア・パターン内の測定量子ビットごとに並列に実施してもよい。当該測定量子ビットで動作する当該読出しゲートのパラメータを最適化するための例示的なプロセスが図６を参照して以下で詳細に説明される。 The system optimizes the parameters of the read gate operating on the measurement qubit (step 506). Optimization of the parameters of the read gate operating on the measurement qubit may be performed in parallel for each measurement qubit in the hardware pattern. An exemplary process for optimizing the parameters of the read gate operating on the measurement qubit is described in detail below with reference to FIG.

当該システムは、当該測定量子ビットで動作するシングル量子ビット量子ゲートのパラメータの最適化を実施する（ステップ５０８）。当該測定量子ビットで動作する当該シングル量子ビット量子ゲートのパラメータの最適化を、当該ハードウェア・パターン内の測定量子ビットごとに、並列に実施してもよい。当該測定量子ビットで動作するシングル量子ビット量子ゲートのパラメータを最適化するための例示的なプロセスが図６を参照して以下で詳細に説明される。 The system performs parameter optimization for a single qubit quantum gate operating on the measurement qubit (step 508). The parameters of the single qubit operating on the measurement qubit may be optimized in parallel for each measurement qubit in the hardware pattern. An exemplary process for optimizing the parameters of a single qubit operating on the measurement qubit is described in detail below with reference to FIG.

当該システムは、データ量子ビットおよび測定量子ビットの両方を含むグルーピングを有する各ハードウェア・パターン内の量子ビットで動作する量子ゲートのパラメータを最適化するための段階に入る（ステップ５１０）。構成により、データおよび測定量子ビットの両方を含むグルーピングを有する各ハードウェア・パターンにおいて、当該データ量子ビットは、ステップ５０２で構築されたそれらの夫々のハードェア・グルーピングにおいて測定量子ビットを伴ってもよい。例えば、１次元において、当該システムは、図２Ｂを参照して上述したハードウェア・パターン２１０および２２０内のデータ量子ビットで動作するシングル量子ビット量子ゲートのパラメータを最適化してもよい。別の例では、２次元において、当該システムは、図４を参照して上述した、ハードウェア・パターン４０６、４０８、４１０および４１２におけるデータ量子ビットで動作するシングル量子ビット量子ゲートのパラメータを最適化してもよい。 The system enters a stage for optimizing the parameters of a quantum gate operating on a qubit within each hardware pattern having a grouping that includes both data qubits and measurement qubits (step 510). Depending on the configuration, in each hardware pattern that has a grouping that includes both data and measurement qubits, the data qubits may be accompanied by measurement qubits in their respective hardware groupings constructed in step 502. .. For example, in one dimension, the system may optimize the parameters of a single qubit quantum gate operating on the data qubits in the hardware patterns 210 and 220 described above with reference to FIG. 2B. In another example, in two dimensions, the system optimizes the parameters of a single qubit quantum gate operating on the data qubits in hardware patterns 406, 408, 410 and 412, described above with reference to FIG. You may.

当該データ量子ビットで動作するシングル量子ビット量子ゲートのパラメータの最適化を実施するステップは、測定量子ビットで動作する当該シングル量子ビット量子ゲートのパラメータの最適化を実施するステップよりも複雑であってもよい。例えば、エラー訂正を反復コードに実施するステップを考慮するとき、ビット・フリップ・エラーを、当該データ量子ビットおよび当該測定量子ビットの両方で動作するＣＮＯＴゲートを通じてデータ量子ビットから近傍の測定量子ビットにコピーしてもよい。したがって、データ量子ビット上の単一のエラーは、図２Ａおよび２Ｂを参照して上述したように、その近傍の測定量子ビットの各々での出力、または検出イベントを生成してもよい。データ量子ビットは、したがって、次の最も近傍のデータ量子ビットが同時にそれらのシングル量子ビットゲートのパラメータを最適化する場合、それらは両方ともエラーを同一の測定量子ビットにコピーし、エラー混乱を生成しうるので、１つのハードウェア・パターンとして個々に完全に並列に最適化されるそれらで動作するシングル量子ビット量子ゲートのパラメータを有さなくてもよい。その代わり、ステップ５１２および図６を参照して以下で説明されるように、全ての他のデータ量子ビットが１つのハードウェア・パターンとして並列に最適化され、測定量子ビット上のエラーの二重マッピングを回避してもよい。 The step of optimizing the parameters of a single qubit operating on the data qubit is more complex than the step of optimizing the parameters of the single qubit operating on the measurement qubit. May be good. For example, when considering the step of performing error correction in an iterative code, a bit flip error is transferred from a data qubit to a nearby measurement qubit through a CNOT gate operating on both the data qubit and the measurement qubit. You may copy it. Therefore, a single error on the data qubit may generate an output or detection event at each of the measurement qubits in its vicinity, as described above with reference to FIGS. 2A and 2B. Data qubits, therefore, if the next nearest data qubit optimizes the parameters of their single qubit gate at the same time, they both copy the error to the same measurement qubit and generate error confusion. Therefore, it is not necessary to have the parameters of single qubit quantum gates operating on them, which are individually and completely optimized in parallel as one hardware pattern. Instead, all other data qubits are optimized in parallel as one hardware pattern, as described below with reference to step 512 and FIG. 6, and double error on the measurement qubits. You may avoid mapping.

当該システムは、データ量子ビットおよび測定量子ビットの両方を含むグルーピングを有する各ハードウェア・パターンにおいて当該データ量子ビットで動作するシングル量子ビットゲートのパラメータの最適化を実施する（ステップ５１２）。各ハードウェア・パターンにおいてデータ量子ビットで動作するシングル量子ビット量子ゲートのパラメータの最適化を各ハードウェア・パターンに対して別々に実施してもよい。しかし、各ハードウェア・パターン内における各グルーピング内のデータ量子ビットで動作するシングル量子ビット量子ゲートのパラメータの最適化を当該ハードウェア・パターン内のデータ量子ビットごとに並列に実施してもよい。当該データ量子ビットで動作するシングル量子ビット量子ゲートのパラメータを最適化するための例示的なプロセスが図７を参照して以下で詳細に説明される。 The system performs parameter optimization for a single qubit gate operating on the data qubit in each hardware pattern that has a grouping that includes both the data qubit and the measurement qubit (step 512). Parameter optimization of a single qubit quantum gate operating on a data qubit in each hardware pattern may be performed separately for each hardware pattern. However, the parameters of the single qubit quantum gate operating on the data qubits in each grouping within each hardware pattern may be optimized for each data qubit in the hardware pattern in parallel. An exemplary process for optimizing the parameters of a single qubit operating on the data qubit is described in detail below with reference to FIG.

データ量子ビットおよび測定量子ビットのペアで動作するＣＮＯＴゲートのパラメータの最適化を実施するステップはまた、エラー混乱に起因して複雑でありうる。データ量子ビット上のエラーは、関与するデータ量子ビットの各側の測定量子ビットに伝播してもよい。したがって、データ量子ビット上のエラーは、図２Ｂを参照して上述したように、その近傍の測定量子ビットの各々において出力、または検出イベントを生成してもよい。データ量子ビットおよび測定量子ビットのペアで動作するＣＮＯＴゲートのパラメータはしたがって、同一のデータ量子ビットまたは測定量子ビット上で並列に最適化されなくてもよい。これは自然にハードウェア・パターンを、例えば、ステップ５１０を参照して上述したのと同じものに制限する。エラー混乱を回避するために、単純なルール、即ち、ハードウェア・パターンに完全に含まれるＣＮＯＴゲートのみが当該パターンで最適化されてもよいという単純なルールがあってもよい。 The steps of optimizing the parameters of a CNOT gate operating with a pair of data qubits and measurement qubits can also be complex due to error confusion. Errors on the data qubits may propagate to the measurement qubits on each side of the data qubits involved. Therefore, an error on the data qubit may generate an output or detection event at each of the measurement qubits in its vicinity, as described above with reference to FIG. 2B. The parameters of a CNOT gate operating in a pair of data qubits and measurement qubits therefore do not have to be optimized in parallel on the same data qubit or measurement qubit. This naturally limits the hardware pattern to, for example, the same as described above with reference to step 510. To avoid error confusion, there may be a simple rule, i.e., that only CNOT gates that are completely included in the hardware pattern may be optimized for that pattern.

当該システムは、ハードウェア・パターン内のデータ量子ビットおよび測定量子ビットの両方を含む各ハードェア・グルーピングにおけるデータ量子ビットおよび測定量子ビットのペアで動作するＣＮＯＴゲートのパラメータの最適化を実施する（ステップ５１４）。当該ハードウェア・パターンにおけるデータ量子ビットおよび測定量子ビットのペアで動作するＣＮＯＴゲートのパラメータの最適化を各ハードウェア・パターンに対して別々に実施してもよい。さらに、当該システムは、ハードウェア・パターン内の同一の方向を定義するＣＮＯＴゲートを選択し、当該ハードウェア・パターン内のデータ量子ビットごとに同一の方向を並列に定義する当該ＣＮＯＴゲートのパラメータを最適化する。例えば、１次元において、データ量子ビットおよび測定量子ビットを含む各ハードウェア・パターンごとに、当該システムは、まず、当該データ量子ビットの左にあり当該選択されたＣＮＯＴゲート・パラメータを並列に最適化する１組のＣＮＯＴゲートを選択し、当該データ量子ビットの右にあり当該選択されたＣＮＯＴゲート・パラメータを並列に最適化する１組のＣＮＯＴゲートを選択してもよい。当該データ量子ビットおよび測定量子ビットで動作するＣＮＯＴゲートのパラメータを最適化するための例示的なプロセスが図８を参照して以下で詳細に説明される。 The system performs parameter optimization of the CNOT gate operating on a pair of data qubits and measurement qubits in each hardware grouping that includes both data qubits and measurement qubits in the hardware pattern (step). 514). Optimization of the parameters of the CNOT gate operating in pairs of data qubits and measurement qubits in the hardware pattern may be performed separately for each hardware pattern. In addition, the system selects a CNOT gate that defines the same direction in the hardware pattern and sets the parameters of the CNOT gate that define the same direction in parallel for each data qubit in the hardware pattern. Optimize. For example, in one dimension, for each hardware pattern containing data qubits and measurement qubits, the system first optimizes the selected CNOT gate parameters to the left of the data qubits in parallel. A set of CNOT gates may be selected and a set of CNOT gates to the right of the data qubit that optimizes the selected CNOT gate parameters in parallel may be selected. An exemplary process for optimizing the parameters of a CNOT gate operating on the data qubit and the measurement qubit is described in detail below with reference to FIG.

明確さのため、エラー訂正を実行している間に量子ゲート・パラメータの連続的な最適化を実施するための例示的なプロセス５００の流れ図がステップ５０４乃至５１４を参照して説明されている。しかし、ステップ５０４乃至５１４の動作が提示された順序で逐次的に実施されることが必要でなくてもよい。当該ステップを異なるシーケンスで実施してもよく、複数回実施してもよい。即ち、必要に応じて、当該シーケンス内の次のステップが実施される前に例えば、幾つかの実装では、当該システムは、測定量子ビットを含む各ハードウェア・パターン内の量子ビットで動作する量子ゲートのパラメータを最適化するための段階に入る前に、まず、データ量子ビットおよび測定量子ビットの両方を含む各ハードウェア・パターン内の量子ビットで動作する量子ゲートのパラメータを最適化するための段階に入ってもよい。同様に、例えば、測定量子ビットを含む各ハードウェア・パターン内の量子ビットで動作する量子ゲートのパラメータを最適化するための段階にいったん入ると、当該システムは、最適化ステップ５０６を実施する前にまず最適化ステップ５０８を実施してもよい。ステップ５０６、５０８、５１２および５１４の間で循環することで、即ち、ハードウェア・パターンの間で循環することで、当該システムが実行している間に、全ての量子ビットに対する全てのゲートの全てのパラメータでのシステムドリフトに対抗してもよい。 For clarity, a flow diagram of an exemplary process 500 for performing continuous optimization of quantum gate parameters while performing error correction is illustrated with reference to steps 504-514. However, it may not be necessary for the operations of steps 504 to 514 to be performed sequentially in the order presented. The steps may be performed in different sequences or multiple times. That is, if necessary, before the next step in the sequence is performed, for example, in some implementations, the system operates on qubits in each hardware pattern, including measurement qubits. Before entering the stage of optimizing gate parameters, first to optimize the parameters of a quantum gate operating on the qubits in each hardware pattern, including both data and measurement qubits. You may enter the stage. Similarly, once entering the step of optimizing the parameters of a quantum gate operating on a qubit in each hardware pattern, including, for example, the measurement qubit, the system may perform the optimization step 506 before performing the optimization step 506. First, the optimization step 508 may be performed. By circulating between steps 506, 508, 512 and 514, i.e., by circulating between hardware patterns, all of all gates for all qubits while the system is running. You may counter system drift with the parameters of.

図６は、測定量子ビットで動作する読出しゲートまたはシングル量子ビット量子ゲートのパラメータを最適化するための例示的なプロセス６００の流れ図である。プロセス６００を、図５のステップ５０６で上述したように読出し量子ゲートのパラメータを最適化するための、または図５のステップ５０８で上述したようにシングル量子ビット量子ゲートのパラメータを最適化するための、図１Ａ乃至１Ｂおよび図３を参照して上述したシステム１００または３００により実施してもよい。構成により、図１Ａ乃至１Ｂおよび図３で説明したデータ量子ビットおよび測定量子ビットの集合内の測定量子ビットの各々は、上で図５を参照してステップ５０２で構築されたハードウェア・パターンのうち１つを形成する。例えば、１次元において、当該システムは、図２Ａを参照して上述したハードウェア・パターン２０２内の測定量子ビットで動作する読出し量子ゲートまたはシングル量子ビット量子ゲートのパラメータを最適化してもよい。別の例では、２次元において、当該システムは、図４を参照して上述した、ハードウェア・パターン４０４内の測定量子ビットで動作する量子ゲートのパラメータを最適化してもよい。 FIG. 6 is a flow diagram of an exemplary process 600 for optimizing the parameters of a read gate or single qubit quantum gate operating on a measurement qubit. The process 600 is for optimizing the parameters of the read qubit gate as described above in step 506 of FIG. 5 or for optimizing the parameters of the single qubit quantum gate as described above in step 508 of FIG. , 1A-1B and FIG. 3 may be carried out by the system 100 or 300 described above. Depending on the configuration, each of the data qubits described in FIGS. 1A-1B and 3 and the measurement qubits in the set of measurement qubits of the hardware pattern constructed in step 502 with reference to FIG. 5 above. Form one of them. For example, in one dimension, the system may optimize the parameters of a read qubit or a single qubit quantum gate operating on the measurement qubits in the hardware pattern 202 described above with reference to FIG. 2A. In another example, in two dimensions, the system may optimize the parameters of the quantum gate operating on the measurement qubits in the hardware pattern 404 described above with reference to FIG.

プロセス６００を、対応するハードウェア・パターン内の測定量子ビットごとに並列に実施してもよい。プロセス６００は、閉ループフィードバックを使用して測定量子ビットで動作する読出しゲートまたはシングル量子ビット量子ゲートのパラメータを最適化するプロセスを連続的に繰り返してもよい。 Process 600 may be performed in parallel for each measurement qubit in the corresponding hardware pattern. Process 600 may continually repeat the process of optimizing the parameters of a read gate or single qubit quantum gate operating on the measurement qubit using closed-loop feedback.

並列に、測定量子ビットごとに、当該システムは、エラー最小化に対する対応するメトリックを決定されたエラー率として定義する（ステップ６０２）。検出イベントのフラクションとも呼ばれる各量子ビットのエラー率を最小化することで、当該量子ゲートエラーを最小化してもよい。シングル測定量子ビットを含むハードウェア・パターンのケースにおいて、エラー最小化に対するメトリックはその量子ビットに対する検出イベントのフラクションであってもよい。図２Ａおよび４に示すもののような、複数の測定量子ビットを含むハードウェア・パターンのケースでは、エラー最小化に対する当該メトリックは、全ての測定量子ビットに対して取られる検出イベントの平均フラクションである。 In parallel, for each qubit measured, the system defines the corresponding metric for error minimization as the determined error rate (step 602). The quantum gate error may be minimized by minimizing the error rate of each qubit, which is also called the fraction of the detection event. In the case of a hardware pattern involving a single measurement qubit, the metric for error minimization may be a fraction of the detection event for that qubit. In the case of a hardware pattern involving multiple measurement qubits, such as those shown in FIGS. 2A and 4, the metric for error minimization is the average fraction of detection events taken for all measurement qubits. ..

並列に、測定量子ビットごとに、当該システムは当該測定量子ビットを測定して現在のエラー率を決定する（ステップ６０４）。 In parallel, for each measurement qubit, the system measures the measurement qubit to determine the current error rate (step 604).

当該システムは決定されたエラー率を格納する（ステップ６０６）。当該システムは、エラー率の変化が長時間にわたって監視され、量子ゲート・パラメータに加えられた変更と相関付けられるように、プロセス６００の反復ごとの当該決定されたエラー率を格納する。 The system stores the determined error rate (step 606). The system stores the determined error rate for each iteration of process 600 so that changes in the error rate are monitored over time and correlated with changes made to the quantum gate parameters.

当該システムは、当該決定された現在のエラー率および以前の反復からの格納されたエラー率との間のエラー率の変化を計算する（ステップ６０８）。測定出力、または検出イベント、および測定量子ビットに対する状態の測定されたパターンの変化は、データ量子ビットまたは測定量子ビット上に関わらず、近傍のエラーの存在を示してもよい。しかし、検出イベント自体は測定量子ビットまたはデータ量子ビット上のエラーに直接相関しなくてもよい。したがって、エラーの変化をゲート・パラメータの変化と相関付けるために、局所化された検出イベントフラクションの変化、即ち、エラー率をゲート・パラメータの変化と比較してもよい。 The system calculates the change in error rate between the determined current error rate and the stored error rate from the previous iteration (step 608). Changes in the measured output, or detection event, and the measured pattern of state relative to the measured qubit may indicate the presence of nearby errors, whether on the data qubit or the measured qubit. However, the detection event itself does not have to correlate directly with errors on the measurement or data qubits. Therefore, in order to correlate changes in error with changes in gate parameters, changes in localized detection event fractions, i.e. error rates, may be compared to changes in gate parameters.

並列に、測定量子ビットごとに、当該システムは、エラー率の計算された変化に基づいて読出しゲート・パラメータ、またはシングル量子ビット量子ゲート・パラメータを調節する（ステップ６１０）。当該システムは、Ｎｅｌｄｅｒ−Ｍｅａｄ方法のような数値最適化アルゴリズムを、ステップ６０８で計算されたエラー率の変化に基づいて適用して、当該読出しゲート・パラメータまたはシングル量子ビット量子ゲート・パラメータに行うための調整を決定してもよい。 In parallel, for each measurement qubit, the system adjusts the read gate parameter, or single qubit quantum gate parameter, based on the calculated change in error rate (step 610). The system applies a numerical optimization algorithm, such as the Nelder-Mead method, to the read gate parameter or single qubit quantum gate parameter based on the error rate change calculated in step 608. You may decide to adjust.

当該システムは上述のステップ６０２乃至６１０を連続的に繰り返してもよい。原則として、ゲートエラーに関連付けられた物理プロセスに関するより多くの情報を取得するために、測定値Ｘおよび測定値Ｙの量子ビットを区別することが可能であってもよく、この情報を当該量子ゲートをより効率的に最適化するために当該システムにフィードバックしてもよい。 The system may continuously repeat steps 602 to 610 described above. In principle, it may be possible to distinguish between the qubits of measurements X and Y in order to obtain more information about the physical process associated with the gate error, and this information is referred to as the quantum gate. May be fed back to the system for more efficient optimization.

図７は、データ量子ビットで動作するシングル量子ビット量子ゲートのパラメータを最適化するための例示的なプロセス７００の流れ図である。プロセス７００を、図５のステップ５１２で上述したように当該シングル量子ビット量子ゲートのパラメータを最適化するための、図１Ａ乃至１Ｂおよび図３を参照して上述したシステム１００または３００により実施してもよい。当該プロセスを、上の図５を参照してステップ５０２で構築したデータ量子ビットおよび測定量子ビットの両方を含むグルーピングを有するハードウェア・パターンごとに実施してもよい。例えば、１次元において、当該システムは、図２Ｂを参照して上述したハードウェア・パターン２１０および２２０内のデータ量子ビットで動作するシングル量子ビット量子ゲートのパラメータを最適化してもよい。別の例では、２次元において、当該システムは、図４を参照して上述したハードウェア・パターン４０６、４０８、４１０および４１２において測定量子ビットで動作する量子ゲートのパラメータを最適化してもよい。 FIG. 7 is a flow diagram of an exemplary process 700 for optimizing the parameters of a single qubit quantum gate operating on a data qubit. Process 700 is performed by the system 100 or 300 described above with reference to FIGS. 1A-1B and 3 for optimizing the parameters of the single qubit quantum gate as described above in step 512 of FIG. May be good. The process may be performed for each hardware pattern that has a grouping that includes both the data qubits and the measurement qubits constructed in step 502 with reference to FIG. 5 above. For example, in one dimension, the system may optimize the parameters of a single qubit quantum gate operating on the data qubits in the hardware patterns 210 and 220 described above with reference to FIG. 2B. In another example, in two dimensions, the system may optimize the parameters of the quantum gate operating on the measurement qubits in the hardware patterns 406, 408, 410 and 412 described above with reference to FIG.

プロセス７００を、対応するハードウェア・パターンにおけるデータ量子ビットごとに並列に実施してもよい。プロセス７００は、閉ループフィードバックを使用して当該データ量子ビットで動作するシングル量子ビット量子ゲートのパラメータを最適化する連続的に繰り返されるプロセスであってもよい。 Process 700 may be performed in parallel for each data qubit in the corresponding hardware pattern. Process 700 may be a continuously repeated process that uses closed-loop feedback to optimize the parameters of a single qubit quantum gate operating on the data qubit.

並列に、データ量子ビットごとに、当該システムは、エラー最小化に対する対応するメトリックを決定されたエラー率として定義する（ステップ７０２）。検出イベントのフラクションとも呼ばれる各量子ビットのエラー率を最小化することで、量子ゲートエラーを最小化してもよい。図２Ｂおよび４に示すもののような、複数の測定量子ビットを含むグルーピングを有するハードウェア・パターンのこのケースにおいて、エラー最小化に対する当該メトリックは全ての測定量子ビットに対して取られる検出イベントの平均フラクションであってもよい。 In parallel, for each data qubit, the system defines the corresponding metric for error minimization as the determined error rate (step 702). The quantum gate error may be minimized by minimizing the error rate of each qubit, which is also called the fraction of the detection event. In this case of a hardware pattern with a grouping containing multiple measurement qubits, such as those shown in Figures 2B and 4, the metric for error minimization is the average of the detection events taken for all measurement qubits. It may be a fraction.

並列に、データ量子ビットごとに、当該システムは当該対応する近傍の測定量子ビットを測定しては現在のエラー率を決定する（ステップ７０４）。例えば、１次元システムにおいて、当該システムは少なくとも２つの対応する測定量子ビットを測定してもよい。例えば、２次元システムにおいて、当該システムは少なくとも４つの対応する測定量子ビットを測定してもよい。 In parallel, for each data qubit, the system measures the corresponding neighboring measurement qubits to determine the current error rate (step 704). For example, in a one-dimensional system, the system may measure at least two corresponding measurement qubits. For example, in a two-dimensional system, the system may measure at least four corresponding measurement qubits.

当該システムは決定されたエラー率を格納する（ステップ７０６）。当該システムは、エラー率の変化を長時間にわたって監視し、当該量子ゲート・パラメータに加えられた変更と相関付けうるように、当該決定されたプロセス７００の反復ごとのエラー率を格納する。 The system stores the determined error rate (step 706). The system monitors changes in the error rate over time and stores the error rate per iteration of the determined process 700 so that it can correlate with changes made to the quantum gate parameters.

当該システムは、決定された現在のエラー率および以前の反復からの格納されたエラー率との間のエラー率の変化を計算する（ステップ７０８）。測定出力、または検出イベント、および測定量子ビットに対する状態の測定されたパターンの変化は、データ量子ビットまたは測定量子ビット上に関わらず、近傍のエラーの存在を示してもよい。しかし、検出イベント自体は測定量子ビットまたはデータ量子ビット上のエラーに直接相関しなくてもよい。したがって、エラーの変化をゲート・パラメータの変化と相関付けるために、局所化された検出イベントフラクションの変化、即ち、エラー率をゲート・パラメータの変化と比較してもよい。 The system calculates the change in error rate between the determined current error rate and the stored error rate from the previous iteration (step 708). Changes in the measured output, or detection event, and the measured pattern of state relative to the measured qubit may indicate the presence of nearby errors, whether on the data qubit or the measured qubit. However, the detection event itself does not have to correlate directly with errors on the measurement or data qubits. Therefore, in order to correlate changes in error with changes in gate parameters, changes in localized detection event fractions, i.e. error rates, may be compared to changes in gate parameters.

並列に、データ量子ビットごとに、当該システムは、エラー率の計算された変化に基づいてシングル量子ビットゲートのパラメータを調節する（ステップ７１０）。当該システムは、ステップ７０８で計算されたエラー率の変化に基づいて、Ｎｅｌｄｅｒ−Ｍｅａｄ方法のような数値最適化アルゴリズムを適用して、当該シングル量子ビット量子ゲート・パラメータに行われるべき調整を決定してもよい。 In parallel, for each data qubit, the system adjusts the parameters of the single qubit gate based on the calculated change in error rate (step 710). Based on the error rate change calculated in step 708, the system applies a numerical optimization algorithm such as the Nelder-Mead method to determine the adjustments to be made for the single qubit quantum gate parameter. You may.

当該システムは上述のステップ７０２乃至７１０を連続的に繰り返してもよい。原則として、当該ゲートエラーに関連付けられた物理プロセスに関するより多くの情報を取得するために、測定値Ｘおよび測定値Ｙの量子ビットを区別することが可能であってもよく、この情報を、当該量子ゲートをより効率的に最適化するために当該システムにフィードバックしてもよい。 The system may continuously repeat steps 702 to 710 described above. In principle, it may be possible to distinguish between the qubits of measurements X and Y in order to obtain more information about the physical process associated with the gate error. Feedback may be given to the system to optimize the qubit gate more efficiently.

図８は、データ量子ビットおよび測定量子ビットのペアで動作するＣＮＯＴゲートのパラメータを最適化するための例示的なプロセス８００の流れ図である。プロセス８００を、図５の５１４ステップで上述したようにＣＮＯＴゲートのパラメータを最適化するための、図１Ａ乃至１Ｂおよび図３を参照して上述したシステム１００または３００により実施してもよい。上の図５を参照してステップ５０２で構築されたデータ量子ビットおよび測定量子ビットの両方を含むグルーピングを有するハードウェア・パターンごとに、当該プロセスを実施してもよい。例えば、１次元において、当該システムは、図２Ｂを参照して上述したハードウェア・パターン２１０および２２０におけるデータ量子ビットおよび測定量子ビットのペアで動作するＣＮＯＴゲートのパラメータを最適化してもよい。別の例では、２次元において、当該システムは、図４を参照して上述したハードウェア・パターン４０６乃至４１２における測定量子ビットで動作する量子ゲートのパラメータを最適化してもよい。 FIG. 8 is a flow diagram of an exemplary process 800 for optimizing the parameters of a CNOT gate operating in pairs of data qubits and measurement qubits. Process 800 may be performed by the system 100 or 300 described above with reference to FIGS. 1A-1B and 3 for optimizing the parameters of the CNOT gate as described above in step 514 of FIG. The process may be performed for each hardware pattern that has a grouping that includes both the data qubits and the measurement qubits constructed in step 502 with reference to FIG. 5 above. For example, in one dimension, the system may optimize the parameters of the CNOT gate operating in pairs of data qubits and measurement qubits in the hardware patterns 210 and 220 described above with reference to FIG. 2B. In another example, in two dimensions, the system may optimize the parameters of the quantum gate operating on the measurement qubits in the hardware patterns 406-412 described above with reference to FIG.

当該ＣＮＯＴゲートが動作するデータ量子ビットに関して同一の方向を定義する対応するハードウェア・パターンに完全に含まれるＣＮＯＴゲートごとにプロセス８００を並列に実施してもよい。プロセス８００は、閉ループフィードバックを使用して当該ＣＮＯＴゲートのパラメータを最適化する、連続的に繰り返されるプロセスであってもよい。 Process 800 may be performed in parallel for each CNOT gate that is entirely contained in the corresponding hardware pattern that defines the same direction for the data qubit in which the CNOT gate operates. Process 800 may be a continuously repeated process that uses closed-loop feedback to optimize the parameters of the CNOT gate.

並列に、データ量子ビットごとに、当該システムは、エラー最小化に対する対応するメトリックを決定されたエラー率として定義する（ステップ８０２）。検出イベントのフラクションとも呼ばれる各量子ビットのエラー率を最小化することで、量子ゲートエラーを最小化してもよい。これらの図２Ｂおよび４で示したものような、複数の測定量子ビットを含むグルーピングを有するハードウェア・パターンのこのケースにおいて、エラー最小化に対する当該メトリックは、全ての測定量子ビットに対して取られる検出イベントの平均フラクションであってもよい。 In parallel, for each data qubit, the system defines the corresponding metric for error minimization as the determined error rate (step 802). The quantum gate error may be minimized by minimizing the error rate of each qubit, which is also called the fraction of the detection event. In this case of a hardware pattern with a grouping containing multiple measurement qubits, such as those shown in FIGS. 2B and 4, the metric for error minimization is taken for all measurement qubits. It may be the average fraction of detection events.

並列に、データ量子ビットごとに、当該システムは対応する近傍の測定量子ビットを測定して現在のエラー率を決定する（ステップ８０４）。例えば、１次元システムにおいて、当該システムは少なくとも２つの対応する測定量子ビットを測定してもよい。例えば、２次元システムにおいて、当該システムは少なくとも４つの対応する測定量子ビットを測定してもよい。 In parallel, for each data qubit, the system measures the corresponding neighboring measurement qubits to determine the current error rate (step 804). For example, in a one-dimensional system, the system may measure at least two corresponding measurement qubits. For example, in a two-dimensional system, the system may measure at least four corresponding measurement qubits.

当該システムは当該決定されたエラー率を格納する（ステップ８０６）。当該システムは、エラー率の変化を長時間にわたって監視し、量子ゲート・パラメータに加えられた変更と相関付けうるように、プロセス８００の反復ごとの決定されたエラー率を格納する。 The system stores the determined error rate (step 806). The system monitors changes in the error rate over time and stores the determined error rate for each iteration of process 800 so that it can correlate with changes made to the quantum gate parameters.

当該システムは、決定された現在のエラー率および以前の反復からの格納されたエラー率との間のエラー率の変化を計算する（ステップ８０８）。測定出力、または検出イベント、および測定量子ビットに対する状態の測定されたパターンの変化は、データ量子ビットまたは測定量子ビット上に関わらず、近傍のエラーの存在を示してもよい。しかし、検出イベント自体は測定量子ビットまたはデータ量子ビット上のエラーに直接相関しなくてもよい。したがって、エラーの変化をゲート・パラメータの変化と相関付けるために、局所化された検出イベントフラクションの変化、即ち、エラー率をゲート・パラメータの変化と比較してもよい。 The system calculates the change in error rate between the determined current error rate and the stored error rate from the previous iteration (step 808). Changes in the measured output, or detection event, and the measured pattern of state relative to the measured qubit may indicate the presence of nearby errors, whether on the data qubit or the measured qubit. However, the detection event itself does not have to correlate directly with errors on the measurement or data qubits. Therefore, in order to correlate changes in error with changes in gate parameters, changes in localized detection event fractions, i.e. error rates, may be compared to changes in gate parameters.

並列に、データ量子ビットごとに、当該システムは、エラー率の計算された変化に基づいてＣＮＯＴゲート・パラメータを調節する（ステップ８１０）。当該システムは、ステップ８０８で計算されたエラー率の変化に基づいて、Ｎｅｌｄｅｒ−Ｍｅａｄ方法のような数値最適化アルゴリズムを適用して、当該ＣＮＯＴ量子ゲート・パラメータに行われる調整を決定してもよい。 In parallel, for each data qubit, the system adjusts the CNOT gate parameter based on the calculated change in error rate (step 810). The system may apply a numerical optimization algorithm such as the Nelder-Mead method based on the change in error rate calculated in step 808 to determine the adjustments made to the CNOT quantum gate parameter. ..

当該システムは上述のステップ８０２乃至８１０を連続的に繰り返してもよい。原則として、ゲートエラーに関連付けられた物理プロセスに関するより多くの情報を取得するために、測定値Ｘおよび測定値Ｙの量子ビットを区別することが可能であってもよく、この情報を、量子ゲートをより効率的に最適化するために当該システムにフィードバックしてもよい。 The system may continuously repeat steps 802 to 810 described above. In principle, it may be possible to distinguish between the qubits of measurements X and Y in order to obtain more information about the physical process associated with the gate error, and this information is referred to as the quantum gate. May be fed back to the system for more efficient optimization.

本明細書で説明されたデジタルおよび／または量子の主題およびデジタル機能の動作および量子動作の実装を、デジタル電子回路、適切な量子回路または、より一般的に、量子計算システムで、有形に具現化されたデジタルおよび／または量子コンピュータソフトウェアまたはファームウェアで、当該本明細書で開示された構造を含むデジタルおよび／または量子コンピュータハードウェアで、およびそれらの構造的な均等物で、またはそれらの１つまたは複数の組合せで実装することができる。「量子計算システム」という用語が、量子コンピュータ、量子情報処理システム、量子暗号理論システム、または量子シミュレータを含んでもよいがこれらに限定されない。 The digital and / or quantum subject matter and the behavior of digital functions and the implementation of quantum behavior described herein are tangibly embodied in digital electronic circuits, suitable quantum circuits, or more generally, quantum computing systems. In digital and / or quantum computer software or firmware, in digital and / or quantum computer hardware including the structures disclosed herein, and in structural equivalents thereof, or one or one of them. It can be implemented in multiple combinations. The term "quantum computing system" may include, but is not limited to, a quantum computer, a quantum information processing system, a quantum cryptography system, or a quantum simulator.

本明細書で説明したデジタルおよび／または量子の主題の実装を、１つまたは複数のデジタルおよび／または量子コンピュータプログラム、即ち、データ処理装置により実行するためのまたはその動作を制御するための有形非一時的記憶媒体で符号化されたデジタルおよび／または量子コンピュータプログラム命令の１つまたは複数のモジュールとして実装することができる。当該デジタルおよび／または量子コンピュータ記憶媒体は、マシン可読記憶デバイス、マシン可読記憶基板、ランダムまたはシリアル・アクセス・メモリデバイス、１つまたは複数の量子ビット、またはそれらの１つまたは複数の組合せであることができる。あるいはまたはさらに、当該プログラム命令を、デジタルおよび／または量子情報を符号化しうる人工的に生成された伝播信号、例えば、デジタルおよび／または量子データ処理装置により実行するための適切な受信機装置に送信するための情報を符号化するために生成されたマシン生成された電気的、光学的、または電磁気信号で符号化されることができる。 The implementation of the digital and / or quantum subject matter described herein is tangible and non-tangible for execution by or controlling the operation of one or more digital and / or quantum computer programs, i.e., data processing equipment. It can be implemented as one or more modules of digital and / or quantum computer program instructions encoded in a temporary storage medium. The digital and / or quantum computer storage medium shall be a machine-readable storage device, a machine-readable storage board, a random or serial access memory device, one or more qubits, or one or more combinations thereof. Can be done. Alternatively, or in addition, the program instruction is transmitted to an artificially generated propagating signal capable of encoding digital and / or quantum information, eg, a suitable receiver device for execution by a digital and / or quantum data processing device. It can be encoded with a machine-generated electrical, optical, or electromagnetic signal generated to encode the information to be made.

量子情報および量子データという用語は量子システムにより運搬されそれに保持または格納された情報またはデータを指し、当該最小非自明システムは量子ビット、即ち、量子情報のユニットを定義するシステムである。「量子ビット」という用語は、当該対応するコンテキストにおいて２レベルシステムとして適切に近似されうる全ての量子システムを包含することは理解される。かかる量子システムが、例えば、２つ以上のレベルを有するマルチレベルシステムを含んでもよい。例として、かかるシステムは原子、電子、光子、イオンまたは超電導量子ビットを含むことができる。多数の実装において、当該計算基本状態は、基底状態および第１の励起された状態で識別されるが、当該計算状態がより高レベル励起された状態で識別される他の構成が可能であることは理解される。「データ処理装置」という用語はデジタルおよび／または量子データ処理ハードウェアを指し、例としてプログラム可能デジタルプロセッサ、プログラム可能量子プロセッサ、デジタルコンピュータ、量子コンピュータ、複数のデジタルおよび量子プロセッサまたはコンピュータ、およびそれらの組合せを含む、処理のためにデジタルおよび／または量子データを処理するための全ての種類の装置、デバイス、およびマシンを包含する。当該装置はさらに、特定の量子システムに関する情報をシミュレートまたは生成するように設計された、特殊目的論理回路、例えば、ＦＰＧＡ（フィールドプログラム可能ゲートアレイ）、ＡＳＩＣ（特殊用途向け集積回路）、または量子シミュレータ、即ち、量子データ処理装置であることができるかまたはそれを含むことができる。特に、量子シミュレータは、普遍的量子計算を実施するための能力を有さない特殊目的量子コンピュータである。当該装置は場合によっては、ハードウェアに加えて、デジタルおよび／または量子コンピュータプログラム、例えば、プロセッサファームウェア、プロトコル・スタック、データベース管理システム、オペレーティング・システム、またはそれらの１つまたは複数の組合せを構成するコードに対する実行環境を生成するコードを含むことができる。 The terms quantum information and quantum data refer to information or data carried by and retained or stored in a quantum system, the smallest non-trivial system being a system that defines a qubit, a unit of quantum information. It is understood that the term "qubit" includes all quantum systems that can be reasonably approximated as two-level systems in the corresponding context. Such a quantum system may include, for example, a multi-level system having two or more levels. As an example, such a system can include atoms, electrons, photons, ions or superconducting qubits. In many implementations, the basic computational state is identified by the ground state and the first excited state, but other configurations are possible in which the computational state is identified by a higher level excited state. Is understood. The term "data processor" refers to digital and / or quantum data processing hardware, such as programmable digital processors, programmable quantum processors, digital computers, quantum computers, multiple digital and quantum processors or computers, and theirs. Includes all types of devices, devices, and machines for processing digital and / or quantum data for processing, including combinations. The device also includes special purpose logic circuits designed to simulate or generate information about a particular quantum system, such as FPGAs (Field Programmable Gate Arrays), ASICs (Application Specific Integrated Circuits), or Quantum. It can be a simulator, i.e. a quantum data processor, or can include it. In particular, a quantum simulator is a special purpose quantum computer that does not have the ability to perform universal quantum computation. In addition to hardware, the device may constitute digital and / or quantum computer programs such as processor firmware, protocol stacks, database management systems, operating systems, or a combination thereof. It can contain code that creates an execution environment for the code.

デジタルコンピュータプログラムはまた、プログラム、ソフトウェア、ソフトウェアアプリケーション、モジュール、ソフトウェアモジュール、スクリプト、またはコードと称するかまたはそれとして説明されてもよく、コンパイル型またはインタプリタ型言語、または宣言型または手続型言語を含む任意の形態のプログラミング言語で書かれることができ、スタンドアロンプログラムまたはモジュール、コンポーネント、サブルーチン、またはデジタルコンピューティング環境で使用するのに適した他のユニットを含む任意の形態で展開されることができる。量子コンピュータプログラムはまた、プログラム、ソフトウェア、ソフトウェアアプリケーション、モジュール、ソフトウェアモジュール、スクリプト、またはコードと称するかまたはそれとして説明されてもよく、コンパイル型またはインタプリタ型言語、または宣言型または手続型言語を含む任意の形態のプログラミング言語で書かれることができ、適切な量子プログラミング言語に変換でき、または、量子プログラミング言語、例えば、ＱＣＬまたはＱｕｉｐｐｅｒで書くことができる。 Digital computer programs may also be referred to or described as programs, software, software applications, modules, software modules, scripts, or code, including compiled or interpreted languages, or declarative or procedural languages. It can be written in any form of programming language and deployed in any form, including stand-alone programs or modules, components, subroutines, or other units suitable for use in a digital computing environment. Quantum computer programs may also be referred to or described as programs, software, software applications, modules, software modules, scripts, or code, including compiled or interpreted languages, or declarative or procedural languages. It can be written in any form of programming language, converted to a suitable quantum programming language, or written in a quantum programming language such as QCL or Quipper.

デジタルおよび／または量子コンピュータプログラムはファイルシステム内のファイルに対応してもよいがその必要はない。プログラムを、他のプログラムまたはデータを保持するファイルの一部、例えば、マークアップ言語ドキュメントで、問題となっているプログラム専用の単一のファイルで、または複数の協調ファイルで格納された１つまたは複数のスクリプト、例えば、１つまたは複数のモジュールを格納するファイル、サブプログラム、またはコードの部分に格納することができる。デジタルおよび／または量子コンピュータプログラムを、１つのサイトに配置するかまたはデジタルおよび／または量子データ通信ネットワークによって相互接続された複数のサイトわたって分散される、１つのデジタルまたは１つの量子コンピュータ上でまたは複数のデジタルおよび／または量子コンピュータ上で実行するように展開することができる。量子データ通信ネットワークは、量子システム、例えば、量子ビットを用いて量子データを送信しうるネットワークであると理解される。一般的に、デジタルデータ通信ネットワークは量子データを送信できないが、量子データ通信ネットワークは量子データおよびデジタルデータの両方を送信しうる。 Digital and / or quantum computer programs may, but need not, correspond to files in the file system. A program may be stored as part of a file that holds other programs or data, such as a single file dedicated to the program in question in a markup language document, or in multiple collaborative files. It can be stored in multiple scripts, such as files, subprograms, or pieces of code that store one or more modules. Digital and / or quantum computer programs are located at one site or distributed across multiple sites interconnected by digital and / or quantum data communication networks or on one digital or one quantum computer. It can be deployed to run on multiple digital and / or quantum computers. A quantum data communication network is understood to be a quantum system, eg, a network capable of transmitting quantum data using qubits. In general, digital data communication networks cannot transmit quantum data, but quantum data communication networks can transmit both quantum data and digital data.

本明細書で説明したプロセスおよび論理フローを、１つまたは複数のデジタルおよび／または量子プロセッサで動作し、必要に応じて、１つまたは複数のデジタルおよび／または量子コンピュータプログラムを実行して入力デジタルおよび量子データで動作して出力を生成することで機能を実施する、１つまたは複数のプログラム可能デジタルおよび／または量子コンピュータにより実施することができる。当該プロセスおよび論理フローはまた、特殊目的論理回路、例えば、ＦＰＧＡまたはＡＳＩＣ、または量子シミュレータにより、またはの組合せ特殊目的論理回路または量子シミュレータおよび１つまたは複数のプログラムされたデジタルおよび／または量子コンピュータにより実施でき、装置をそれらとして実装することもできる。 The processes and logical flows described herein run on one or more digital and / or quantum processors and, optionally, run one or more digital and / or quantum computer programs to input digital. And can be performed by one or more programmable digital and / or quantum computers that perform functions by operating on quantum data and producing output. The processes and logic flows are also performed by special purpose logic circuits, such as FPGAs or ASICs, or quantum simulators, or by combination special purpose logic circuits or quantum simulators and one or more programmed digital and / or quantum computers. It can be implemented and the devices can be implemented as them.

１つまたは複数のデジタルおよび／または量子コンピュータのシステムが特定の動作またはアクションを実施する「ように構成される」ことは、当該システムは、動作において当該システムに当該動作またはアクションを実施させるソフトウェア、ファームウェア、ハードウェア、またはそれらの組合せをインストールしていることを意味する。１つまたは複数のデジタルおよび／または量子コンピュータプログラムを、特定の動作またはアクションを実施するように構成することは、当該１つまたは複数のプログラムが、デジタルおよび／または量子データ処理装置により実行されたとき、当該装置に当該動作またはアクションを実施させる命令を含むことを意味する。量子コンピュータは、当該量子コンピューティング装置により実行されたとき、当該装置に当該動作またはアクションを実施させる命令をデジタルコンピュータから受信してもよい。 When a system of one or more digital and / or quantum computers is "configured" to perform a particular action or action, the system is software that causes the system to perform that action or action in the action. It means that you have installed firmware, hardware, or a combination thereof. Configuring one or more digital and / or quantum computer programs to perform a particular action or action means that the one or more programs were executed by a digital and / or quantum data processor. When, it means that the device includes an instruction to perform the operation or the action. The quantum computer may receive instructions from the digital computer to cause the device to perform the action or action when executed by the quantum computing device.

デジタルおよび／または量子コンピュータプログラムの実行に適したデジタルおよび／または量子コンピュータは、汎用目的または特殊目的デジタルおよび／または量子プロセッサまたはその両方、または任意の他種の中央デジタルおよび／または量子処理ユニットに基づくことができる。一般的に、中央デジタルおよび／または量子処理ユニットは、量子データ、例えば、光子、またはそれらの組合せを送信するのに適した読取専用メモリ、ランダム・アクセスメモリ、または量子システムから命令およびデジタルおよび／または量子データを受信する。 Digital and / or Quantum Computers Suitable for running programs, digital and / or quantum computers can be used in general purpose or special purpose digital and / or quantum processors or both, or any other type of central digital and / or quantum processing unit. Can be based. In general, a central digital and / or quantum processing unit is an instruction and digital and / or instruction from a read-only memory, random access memory, or quantum system suitable for transmitting quantum data, such as photons, or a combination thereof. Or receive quantum data.

デジタルおよび／または量子コンピュータの本質的な要素は、命令を実施または実行するための中央演算装置および命令およびデジタルおよび／または量子データを格納するための１つまたは複数のメモリデバイスである。当該中央演算装置および当該メモリは特殊目的論理回路により補完するかまたは当該回路または量子シミュレータに組み込むことができる。一般的に、デジタルおよび／または量子コンピュータはまた、量子システムデジタルおよび／または量子データを送受信するために、１つまたは複数の大容量記憶デバイス、例えば、量子情報を格納するのに適した磁気、光磁気ディスク、光ディスクを含むかまたはそれらに動作可能に接続されてもよい。しかし、デジタルおよび／または量子コンピュータはかかるデバイスを有する必要はない。 An essential element of a digital and / or quantum computer is a central processing unit for executing or executing instructions and one or more memory devices for storing instructions and digital and / or quantum data. The central processing unit and the memory can be complemented by a special purpose logic circuit or incorporated into the circuit or the quantum simulator. In general, digital and / or quantum computers also have one or more mass storage devices for transmitting and receiving quantum system digital and / or quantum data, such as magnetic, suitable for storing quantum information. It may include or be operably connected to magneto-optical disks, optical disks. However, digital and / or quantum computers need not have such devices.

デジタルおよび／または量子コンピュータプログラム命令およびデジタルおよび／または量子データを格納するのに適したデジタルおよび／または量子コンピュータ可読媒体は、例として半導体メモリデバイス、例えば、ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュ・メモリデバイス、磁気ディスク、例えば、内部ハード・ディスクまたは取外し可能ディスク、磁気−光ディスク、ＣＤ−ＲＯＭおよびＤＶＤ−ＲＯＭディスク、および量子システム、例えば、トラップされた原子または電子を含む、全ての形態の不揮発性デジタルおよび／または量子メモリ、媒体およびメモリデバイスを含む。量子メモリが、ハイ・フィデリティおよび効率で長期間量子データを格納できるデバイス、例えば、光が送信に使用され物質が重ね合わせまたは量子コヒーレンスのような量子データの量子特徴を記憶し保存する光物質（ｌｉｇｈｔ−ｍａｔｔｅｒ）インタフェースであることは理解される。 Digital and / or quantum computer readable media suitable for storing digital and / or quantum computer program instructions and digital and / or quantum data include, for example, semiconductor memory devices such as EPROM, EEPROM, and flash memory devices. All forms of non-volatile digital and quantum systems, including magnetic disks such as internal hard or removable disks, magnetic-optical discs, CD-ROMs and DVD-ROM disks, and quantum systems such as trapped atoms or electrons. / Or includes quantum memory, media and memory devices. A device in which a quantum memory can store quantum data for a long period of time with high fidelity and efficiency, such as an optical substance in which light is used for transmission and the substance stores and stores quantum features of quantum data such as superposition or quantum coherence ( It is understood that it is a light-matter) interface.

本明細書で説明された様々なシステムまたはそれらの部分の制御を、１つまたは複数の非一時的マシン可読記憶媒体に格納され、１つまたは複数のデジタルおよび／または量子処理デバイスで実行可能な命令を含む、デジタルおよび／または量子コンピュータプログラム製品で実装することができる。本明細書で説明されたシステム、またはそれらの部分をそれぞれ、本明細書で説明された動作を実装するための実行可能命令を格納する１つまたは複数のデジタルおよび／または量子処理デバイスおよびメモリを含みうる装置、方法、またはシステムとして実装することができる。 Control of the various systems or parts thereof described herein is stored on one or more non-temporary machine-readable storage media and can be performed on one or more digital and / or quantum processing devices. It can be implemented in digital and / or quantum computer program products, including instructions. Each of the systems described herein, or parts thereof, may contain one or more digital and / or quantum processing devices and memories that store executable instructions for implementing the operations described herein. It can be implemented as a device, method, or system that can be included.

本明細書は多数の具体的な実装詳細を含むが、これらはクレームされうるもの範囲への制限として解釈されるべきではなく、特定の実装に固有でありうる特徴の説明として解釈されるべきである。別々の実装の文脈で本明細書で説明した特定の特徴をまた、単一の実装における組合せで実装することができる。反対に、単一の実装の文脈で説明された様々な特徴をまた、複数の実装で別々にまたは任意の適切な部分的組合せで実装することができる。さらに、特徴は特定の組合せで動作するように上述され最初にそのようにクレームされているかもしれないが、クレームされた組合せからの１つまたは複数の特徴を幾つかのケースでは当該組合せから実施してもよく当該クレームされた組合せは部分的組合せまたは部分的組合せの変形に関連してもよい。 This specification contains a number of specific implementation details, which should not be construed as a limitation to the scope of what can be claimed, but as an explanation of features that may be specific to a particular implementation. is there. The particular features described herein in the context of separate implementations can also be implemented in combination in a single implementation. Conversely, the various features described in the context of a single implementation can also be implemented separately in multiple implementations or in any suitable partial combination. In addition, features may be mentioned above to work in a particular combination and may be initially claimed as such, but one or more features from the claimed combination may be implemented from that combination in some cases. The claimed combination may be related to a partial combination or a modification of the partial combination.

同様に、動作を図面において特定の順序で説明したが、これは、所望の結果を実現するために、かかる動作を示した特定の順序でまたは逐次的順序で実施されること、または全ての示された動作が実施されることを要求するものと理解されるべきではない。特定の環境において、マルチタスキングおよび並列処理が有利であるかもしれない。さらに、上述の実装における様々なシステムモジュールおよびコンポーネントの分離は、全ての実装におけるかかる分離を必要とするとは理解されるべきではなく、説明されたプログラムコンポーネントおよびシステムを一般に単一のソフトウェア製品に統合するかまたは複数のソフトウェア製品にパッケージ化できることは理解されるべきである。 Similarly, the operations have been described in the drawings in a particular order, but this may be performed in a particular order or in a sequential order indicating such operations, or all indications, in order to achieve the desired result. It should not be understood as requiring that the performed action be performed. Multitasking and parallelism may be advantageous in certain environments. Moreover, the separation of various system modules and components in the implementations described above should not be understood to require such separation in all implementations, and the program components and systems described are generally integrated into a single software product. It should be understood that it can be done or packaged into multiple software products.

主題の特定の実装を説明した。他の実装は添付の特許請求の範囲内にある。例えば、特許請求の範囲で記載した動作を異なる順序で実施して、依然として所望の結果を実現することができる。１例として、添付図面に示したプロセスは、所望の結果を実現するために示した特定の順序、または逐次的順序を必ずしも要求しない。幾つかのケースでは、マルチタスキングおよび並列処理が有利であるかもしれない。 Described a specific implementation of the subject. Other implementations are within the appended claims. For example, the operations described in the claims can be performed in different orders to still achieve the desired result. As an example, the process shown in the accompanying drawings does not necessarily require the particular order or sequential order shown to achieve the desired result. In some cases, multitasking and parallelism may be advantageous.

１３０エラー訂正サブシステム 130 Error correction subsystem

Claims

測定量子ビットとデータ通信するエラー訂正サブシステムを備える、量子計算システムであって、前記エラー訂正サブシステムは、エラー検出情報を受信し、量子ビットに対して対応するエラー訂正を実施するように構成され、前記エラー検出情報に基づいて、前記エラー訂正と並列に、
データ量子ビットおよび測定量子ビットを複数のパターンに分割することであって、少なくとも１つのパターンは前記パターンに対する非重複エラーを受け、パターンに対する非重複エラーは前記パターンに帰属可能なエラーである、ことと、
ＣＮＯＴゲートにより動作されるデータ量子ビットおよび測定量子ビットを含む各パターンごとに、
前記データ量子ビットで動作するシングル量子ビット量子ゲートのパラメータを並列に最適化することと、
同一の方向を定義するＣＮＯＴゲートのセットを選択し、前記選択されたＣＮＯＴゲートに対するパラメータを並列に最適化することと
を行うように構成される、量子計算システム。 A quantum computing system comprising an error correction subsystem for data communication with a measurement quantum bit, the error correction subsystem configured to receive error detection information and perform corresponding error correction on the quantum bit. Then, based on the error detection information, in parallel with the error correction,
Dividing the data qubit and the measurement qubit into a plurality of patterns, at least one pattern receiving a non-overlapping error for the pattern, and a non-overlapping error for the pattern being an error that can be attributed to the pattern. When,
For each pattern, including data qubits and measurement qubits operated by CNOT gates,
Optimizing the parameters of a single qubit quantum gate operating on the data qubit in parallel, and
A quantum computing system configured to select a set of CNOT gates that define the same direction and optimize the parameters for the selected CNOT gates in parallel.

量子計算のための方法であって、
（ｉ）量子情報記憶システムにアクセスするステップであって、前記量子情報記憶システムは、
複数のデータ量子ビットと、
各データ量子ビットが近傍の測定量子ビットを有するように前記データ量子ビットをインタリーブする、複数の測定量子ビットと、
各読出し量子ゲートが測定量子ビットで動作するように構成された、複数の読出し量子ゲートと、
各シングル量子ビット量子ゲートがデータ量子ビットまたは測定量子ビットで動作するように構成された、複数のシングル量子ビット量子ゲートと、
各ＣＮＯＴ量子ゲートがデータ量子ビットおよび近傍の測定量子ビットで動作するように構成され、各ＣＮＯＴゲートが複数の方向のうちの１つを定義する、複数のＣＮＯＴ量子ゲートと
を含む、ステップと、
（ｉｉ）データ量子ビットおよび測定量子ビットを複数のパターンに分割するステップであって、少なくとも１つのパターンは前記パターンに対する非重複エラーを受け、パターンに対する非重複エラーは前記パターンに帰属可能なエラーである、ステップと、
（ｉｉｉ）エラー検出情報を受信するステップと、
（ｉｖ）量子ビットに対して、前記エラー検出情報に対応する、エラー訂正を実施するステップと、
（ｖ）前記エラー検出情報に基づいて、前記エラー訂正と並列に、
ＣＮＯＴゲートにより動作されるデータ量子ビットおよび測定量子ビットを含むパターンごとに、
前記データ量子ビットで動作するシングル量子ビット量子ゲートのパラメータを並列に最適化するステップと、
同一の方向を定義するＣＮＯＴゲートのセットを選択し、前記選択されたＣＮＯＴゲートに対するパラメータを並列に最適化するステップと
を含む、方法。 It ’s a method for quantum computing,
(I) A step of accessing a quantum information storage system, wherein the quantum information storage system is
With multiple data qubits,
A plurality of measurement qubits interleaving the data qubits such that each data qubit has nearby measurement qubits.
With multiple read quantum gates, each read quantum gate is configured to work with the measurement qubits,
With multiple single qubit quantum gates, each single qubit quantum gate configured to operate with a data qubit or a measurement qubit.
A step and a step that includes a plurality of CNOT qubits, each of which is configured to operate with data qubits and neighboring measurement qubits, and each CNOT gate defines one of a plurality of directions.
(Ii) A step of dividing a data qubit and a measurement qubit into a plurality of patterns, in which at least one pattern receives a non-overlapping error for the pattern and a non-overlapping error for the pattern is an error that can be attributed to the pattern. There are steps and
(Iii) A step of receiving error detection information and
(Iv) A step of performing error correction corresponding to the error detection information for the qubit, and
(V) Based on the error detection information, in parallel with the error correction,
For each pattern containing data qubits and measurement qubits operated by the CNOT gate,
A step of optimizing the parameters of a single qubit quantum gate operating on the data qubit in parallel,
A method comprising selecting a set of CNOT gates that define the same orientation and optimizing the parameters for the selected CNOT gates in parallel.