JP6854942B2 - Current detection circuit - Google Patents
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Description
本発明は、電流検出回路に関し、特に、電流測定抵抗に所定電流が流れたことを検出する電流検出回路に関する。 The present invention relates to a current detection circuit, and more particularly to a current detection circuit that detects that a predetermined current has flowed through a current measurement resistor.
図2に従来の電流検出回路200の回路図を示す。
従来の電流検出回路200は、電流流入端子203と、基準端子202と、電流測定抵抗241と、電流検出部251とを備えている。
FIG. 2 shows a circuit diagram of the conventional
The conventional
電流検出部251は、電圧入力端子204と、基準端子電圧入力端子206と、基準電圧回路20と、電圧比較回路261と、出力端子205とで構成されている。
電流流入端子203と基準端子202は、電流測定抵抗241を介して接続され、さらに、電圧入力端子204と基準端子電圧入力端子206にそれぞれ接続されている。
The
The
基準電圧回路20は、基準端子電圧入力端子206と電圧比較回路261のマイナス入力端子との間に設けられ、基準端子電圧入力端子206の電圧を基準とした基準電圧Vrefを電圧比較回路261のマイナス入力端子に供給する。電圧入力端子204は、電圧比較回路261のプラス入力端子に接続され、電圧比較回路261の出力は、出力端子205に接続されている。
The
上記のように構成された従来の電流検出回路200は、以下のように動作する。
電流流入端子203から電流測定抵抗241を介して基準端子202へ測定電流が流れることにより、電流測定抵抗241の一端に発生した電圧が電圧入力端子204に入力され、この入力電圧と基準電圧Vrefとが電圧比較回路261で比較される。
The conventional
When the measured current flows from the
測定電流が検出電流値に達すると、電圧入力端子204の電圧が基準電圧Vrefを超えるため電圧比較回路261の出力がハイレベルとなり、出力端子205からハイレベルの電流検出信号が出力される(例えば、特許文献1の図2を参照)。
When the measured current reaches the detected current value, the voltage of the
上記のような従来の電流検出回路200において、電圧比較回路261は、通常、少なくとも差動増幅回路とバッファ回路とを備えて構成されるため、電圧比較回路261における消費電流が大きい。
In the conventional
また、小型化と低コスト化のため、電流測定抵抗241には、なるべく低い抵抗値の抵抗を採用するのが望ましい。しかし、電流測定抵抗241の抵抗値が低いと、測定電流が流れた際に電流測定抵抗241に発生する電圧が低くなることから、この電圧と比較される基準電圧回路20の電圧Vrefも低い電圧値にする必要がある。このため、図示はしていないが、基準電圧回路20は、内部で作成した一定電圧をブリーダ抵抗で10分の1程度に分圧することで、0.1V以下の電圧の基準電圧Vrefを出力するよう構成される。このような低い電圧値の基準電圧Vrefをブリーダ抵抗を用いて生成するためには、電源端子とGND端子間に接続されたブリーダ抵抗に電流を流さなければならず、消費電流の増加につながる。
Further, in order to reduce the size and cost, it is desirable to use a resistor having a resistance value as low as possible for the
このように、従来の電流検出回路200では、消費電流が非常に大きくなってしまうという課題がある。
As described above, the conventional
本発明の電流検出回路は、電源端子と、GND端子と、測定電流入力端子と、出力端子と、ゲートが第2のPMOSトランジスタのドレインに共通接続され、ソースが前記電源端子に共通接続された第1乃至第3のPMOSトランジスタと、ゲートが前記第1のPMOSトランジスタのドレインに接続され、ソースが前記GND端子に接続された第1のNMOSトランジスタと、一端が前記第1のPMOSトランジスタのドレインに接続され、他端が前記第1のNMOSトランジスタのドレインに接続された第1の抵抗と、ドレインが前記第2のPMOSトランジスタのドレインに接続され、ゲートが前記第1のNMOSトランジスタのドレインに接続され、前記第1のNMOSトランジスタのしきい値電圧よりも低いしきい値電圧を有する第2のNMOSトランジスタと、前記第2のNMOSトランジスタのソースと前記GND端子との間に接続された第2の抵抗と、ドレインが前記出力端子及び前記第3のPMOSトランジスタのドレインに接続され、ゲートが前記第2のNMOSトランジスタのゲートに接続され、前記第2のNMOSトランジスタのしきい値電圧と同じしきい値電圧を有する第3のNMOSトランジスタと、一端が前記測定電流入力端子及び前記第3のNMOSトランジスタのソースに接続され、他端が前記GND端子に接続された電流測定抵抗と、を備えることを特徴とする。 In the current detection circuit of the present invention, the power supply terminal, the GND terminal, the measurement current input terminal, the output terminal, and the gate are commonly connected to the drain of the second MIMO transistor, and the source is commonly connected to the power supply terminal. The first to third MIMO transistors, the first NMOS transistor whose gate is connected to the drain of the first epitaxial transistor and the source is connected to the GND terminal, and the drain of the first epitaxial transistor at one end. The first resistor, the other end of which is connected to the drain of the first NMOS transistor, and the drain is connected to the drain of the second MIMO transistor, and the gate is connected to the drain of the first NMOS transistor. A second NMOS transistor which is connected and has a threshold voltage lower than the threshold voltage of the first NMOS transistor, and a second connected between the source of the second NMOS transistor and the GND terminal. The resistance of 2 and the drain are connected to the output terminal and the drain of the third MIMO transistor, and the gate is connected to the gate of the second NMOS transistor, which is the same as the threshold voltage of the second NMOS transistor. It includes a third NMOS transistor having a threshold voltage, and a current measurement resistor having one end connected to the measurement current input terminal and the source of the third NMOS transistor and the other end connected to the GND terminal. It is characterized by that.
本発明の電流検出回路によれば、従来の電流検出回路と比べ、電源端子からGND端子への電流パスを少なくすることができる。そのため、従来の電流検出回路よりも消費電流を削減することが可能となる。 According to the current detection circuit of the present invention, the current path from the power supply terminal to the GND terminal can be reduced as compared with the conventional current detection circuit. Therefore, it is possible to reduce the current consumption as compared with the conventional current detection circuit.
以下、本実施形態について図面を参照して説明する。
図1は、本実施形態の電流検出回路100を示す回路図である。
本実施形態の電流検出回路100は、電源端子101と、GND端子102と、測定電流入力端子103と、電流測定抵抗接続端子104と、出力端子105と、PMOSトランジスタ113と、NMOSトランジスタ123及び124と、電流測定抵抗141と、基準電圧回路10とで構成されている。PMOSトランジスタ113とNMOSトランジスタ123は、比較出力回路を構成する。
Hereinafter, the present embodiment will be described with reference to the drawings.
FIG. 1 is a circuit diagram showing a
The
電源端子101には、電源からプラスの電圧が供給され、GND端子102には、電源からマイナスの電圧が供給されている。
基準電圧回路10は、PMOSトランジスタ111及び112と、NMOSトランジスタ121及び122と、抵抗131及び132とを備えて構成されている。
A positive voltage is supplied from the power supply to the
The
PMOSトランジスタ111、112、及び113は、ゲートがPMOSトランジスタ112のドレインに共通接続され、ソースが電源端子101に共通接続されている。NMOSトランジスタ121は、ゲートがPMOSトランジスタ111のドレインに接続され、ソースがGND端子102に接続されている。抵抗131は、一端がPMOSトランジスタ111のドレインに接続され、他端がNMOSトランジスタ121のドレインに接続されている。NMOSトランジスタ122は、ドレインがPMOSトランジスタ112のドレインに接続され、ゲートがNMOSトランジスタ121のドレインに接続されている。抵抗132は、NMOSトランジスタ122のソースとGND端子102との間に接続されている。
The gates of the
NMOSトランジスタ123は、ドレインが出力端子105及びPMOSトランジスタ113のドレインに接続され、ゲートがNMOSトランジスタ122のゲートに接続されている。電流測定抵抗接続端子104は、測定電流入力端子103及びNMOSトランジスタ123のソースに接続されている。電流測定抵抗141は、一端が電流測定抵抗接続端子104に接続され、他端がGND端子102に接続されている。NMOSトランジスタ124は、ゲートが抵抗131の一端に接続され、ドレインが電流測定抵抗接続端子104に接続され、ソースがGND端子102に接続されている。
The drain of the
NMOSトランジスタ121及び124は、通常のしきい値電圧を有し、NMOSトランジスタ122及び123のしきい値電圧は、NMOSトランジスタ121及び124よりも低い。
The
上記のように構成された電流検出回路100において、基準電圧回路10では、しきい値電圧の低いNMOSトランジスタ122に流れる電流が、PMOSトランジスタ112とPMOSトランジスタ111とで構成されるカレントミラー回路により、PMOSトランジスタ111のドレイン電流にコピーされる。このPMOSトランジスタ111のドレイン電流は、抵抗131を介して通常のしきい値電圧であるNMOSトランジスタ121に流れる。
In the
ここで、NMOSトランジスタ122とNMOSトランジスタ121の駆動能力を同じにし、両NMOSトランジスタが飽和動作している場合、両NMOSトランジスタのオーバードライブ電圧が同じとなる。このため、抵抗131と抵抗132にかかる電圧の合計値が両NMOSトランジスタのしきい値電圧の差となる。従って、NMOSトランジスタ122と抵抗132との接続点Nに、両NMOSトランジスタのしきい値電圧の差より低い電圧の基準電圧VREFを生成することができる。
Here, when the drive capabilities of the
なお、抵抗131の抵抗値に対して抵抗132の抵抗値を低くすると、基準電圧VREFの電圧値を更に低くすることができる。
基準電圧VREFが抵抗132にかかることで流れる電流は、PMOSトランジスタ112を介してPMOSトランジスタ113のドレイン電流にコピーされる。
If the resistance value of the
The current that flows when the reference voltage VREF is applied to the
PMOSトランジスタ113のドレイン電流よりもNMOSトランジスタ123が流せるドレイン電流が大きい場合、出力端子105は電流測定抵抗接続端子104の電圧となり、GND端子102の電圧に近い値となる。一方、PMOSトランジスタ113のドレイン電流よりもNMOSトランジスタ123が流せるドレイン電流が小さい場合、出力端子105は電源端子101の電圧となる。
When the drain current that can be passed through the
ここで例えば、PMOSトランジスタ111とPMOSトランジスタ112とPMOSトランジスタ113の駆動能力を同じに、NMOSトランジスタ122とNMOSトランジスタ123の駆動能力を同じに、NMOSトランジスタ121とNMOSトランジスタ124の駆動能力を同じに設定する。
Here, for example, the drive capabilities of the
これにより、基準電圧VREFよりも電流測定抵抗141の電圧が低い場合、PMOSトランジスタ113のドレイン電流よりもNMOSトランジスタ123が流せるドレイン電流が大きくなるので、出力端子105からはGND端子102の電圧に近い電圧が出力される。基準電圧VREFよりも電流測定抵抗141の電圧が高い場合、PMOSトランジスタ113のドレイン電流よりもNMOSトランジスタ123が流せるドレイン電流が小さくなるので、出力端子105からは電源端子101の電圧が出力される。
As a result, when the voltage of the
また、NMOSトランジスタ124には、PMOSトランジスタ113のドレイン電流と同じ電流がコピーされる。このため、PMOSトランジスタ113のドレイン電流は、NMOSトランジスタ124へ流れ、電流測定抵抗141には流れない。従って、電流測定抵抗141には測定電流入力端子103から入力された電流のみが流れるため、測定電流以外の誤差電流の影響を排除できる。
Further, the same current as the drain current of the
上述のような本実施形態の電流検出回路100によれば、従来の電流検出回路のように、電源端子からGND端子への電流パスを多く必要とする電圧比較回路を用いることなく、基準電圧VREFと電流測定抵抗を用いたI−V変換で発生した電圧とを比較し、電流測定抵抗に所定電流が流れたことを検出することが可能となる。したがって、消費電流を大幅に削減することができる。
According to the
なお、本実施形態において、各PMOSトランジスタや各NMOSトランジスタの駆動能力が同じであるとして説明したが、これに限定されるものではない。例えば、PMOSトランジスタ112とPMOSトランジスタ113の駆動能力比とNMOSトランジスタ122とNMOSトランジスタ123の駆動能力比が同じであればよく、また例えば、NMOSトランジスタ124の流す電流はPMOSトランジスタ113の流す電流と同じであれば良い。
また、抵抗132の抵抗値は、PMOSトランジスタ112とPMOSトランジスタ111のミラー比に応じて変更すれば良い。
In the present embodiment, it has been described that the drive capability of each NMOS transistor and each NMOS transistor is the same, but the present invention is not limited to this. For example, the drive capacity ratio of the
Further, the resistance value of the
更に、本実施形態において、抵抗131や抵抗132にかかる電圧は、両NMOSトランジスタのしきい値電圧の温度変化がほぼ等しいため、温度に対して変化しない。また、抵抗131と抵抗132を同じ材料とすることで、抵抗132にかかる電圧は温度に対して変化しない。よって、接続点Nに温度変化の少ない基準電圧VREFをGND端子102基準で生成することができるという効果も得られる。
Further, in the present embodiment, the voltage applied to the
10 基準電圧回路
101 電源端子
102 GND端子
103 測定電流入力端子
104 電流測定抵抗接続端子
105 出力端子
111、112、113 PMOSトランジス
121、124 NMOSトランジスタ
122、123 低しきい値NMOSトランジスタ
131、132 抵抗素子
141 電流測定抵抗
10
Claims (2)
GND端子と、
測定電流入力端子と、
出力端子と、
ゲートが第2のPMOSトランジスタのドレインに共通接続され、ソースが前記電源端子に共通接続された第1乃至第3のPMOSトランジスタと、
ゲートが前記第1のPMOSトランジスタのドレインに接続され、ソースが前記GND端子に接続された第1のNMOSトランジスタと、
一端が前記第1のPMOSトランジスタのドレインに接続され、他端が前記第1のNMOSトランジスタのドレインに接続された第1の抵抗と、
ドレインが前記第2のPMOSトランジスタのドレインに接続され、ゲートが前記第1のNMOSトランジスタのドレインに接続され、前記第1のNMOSトランジスタのしきい値電圧よりも低いしきい値電圧を有する第2のNMOSトランジスタと、
前記第2のNMOSトランジスタのソースと前記GND端子との間に接続された第2の抵抗と、
ドレインが前記出力端子及び前記第3のPMOSトランジスタのドレインに接続され、ゲートが前記第2のNMOSトランジスタのゲートに接続され、前記第2のNMOSトランジスタのしきい値電圧と同じしきい値電圧を有する第3のNMOSトランジスタと、
一端が前記測定電流入力端子及び前記第3のNMOSトランジスタのソースに接続され、他端が前記GND端子に接続された電流測定抵抗と、
を備えることを特徴とする電流検出回路。 Power terminal and
GND terminal and
Measurement current input terminal and
Output terminal and
The gate is commonly connected to the drain of the second epitaxial transistor, and the source is commonly connected to the power supply terminal.
A first NMOS transistor whose gate is connected to the drain of the first MOSFET transistor and whose source is connected to the GND terminal.
A first resistor with one end connected to the drain of the first NMOS transistor and the other end connected to the drain of the first NMOS transistor.
A second drain is connected to the drain of the second NMOS transistor, the gate is connected to the drain of the first NMOS transistor, and has a threshold voltage lower than the threshold voltage of the first NMOS transistor. NMOS transistor and
A second resistor connected between the source of the second NMOS transistor and the GND terminal, and
The drain is connected to the output terminal and the drain of the third NMOS transistor, the gate is connected to the gate of the second NMOS transistor, and the same threshold voltage as the threshold voltage of the second NMOS transistor is applied. With a third NMOS transistor
A current measurement resistor with one end connected to the measurement current input terminal and the source of the third NMOS transistor and the other end connected to the GND terminal.
A current detection circuit comprising.
ことを特徴とする請求項1に記載の電流検出回路。 The current detection circuit according to claim 1, wherein the resistance value of the second resistor is a resistance value lower than that of the first resistor.
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