JP6852605B2 - Silicon Carbide Laminated Substrate and Its Manufacturing Method - Google Patents

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Description

本発明は炭化ケイ素積層基板およびその製造方法に関する。 The present invention relates to a silicon carbide laminated substrate and a method for producing the same.

半導体パワーデバイスには高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）を用いたパワーデバイスは理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層（活性層、電界緩和層）を約１／１０に薄く、不純物濃度（キャリア濃度）を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣを用いたパワーデバイスは、Ｓｉを用いたパワーデバイスを超える性能が期待されている。 Semiconductor power devices are required to have high withstand voltage, low on-resistance, and low switching loss, but power devices using silicon (Si), which is the current mainstream, are approaching the theoretical performance limit. Since silicon carbide (SiC) has an dielectric breakdown electric field strength that is about an order of magnitude higher than that of Si, the drift layer (active layer, electric field relaxation layer) that maintains the withstand voltage is thinned to about 1/10, and the impurity concentration (carrier concentration). By increasing the value by about 100 times, the element resistance can be theoretically reduced by 3 orders of magnitude or more. Further, since the band gap is about 3 times larger than that of Si, high-temperature operation is possible, and a power device using SiC is expected to have higher performance than a power device using Si.

特許文献１（特開２０００−３１９０９９号公報）には、ＳｉＣエピタキシャル層における積層欠陥を低減するため、ＳｉＣ基板とエピタキシャル層（活性層）との間に、ＳｉＣ基板よりも不純物濃度が小さく、エピタキシャル層（活性層）よりも不純物濃度が大きいバッファ層を形成することが記載されている。 According to Patent Document 1 (Japanese Unexamined Patent Publication No. 2000-310099), in order to reduce stacking defects in the SiC epitaxial layer, the impurity concentration between the SiC substrate and the epitaxial layer (active layer) is smaller than that of the SiC substrate, and epitaxial. It is described that a buffer layer having a higher impurity concentration than the layer (active layer) is formed.

特許文献２（特開２０１４−１９２１６３号公報）には、ＳｉＣエピタキシャル層における積層欠陥を低減するため、ＳｉＣ基板とドリフト層（活性層）上に、ＳｉＣ基板との界面の不純物濃度が代表不純物濃度以下で、かつ代表不純物濃度との差異が所定値未満であるバッファ層を形成することが記載されている。 In Patent Document 2 (Japanese Unexamined Patent Publication No. 2014-192163), in order to reduce stacking defects in the SiC epitaxial layer, the impurity concentration at the interface between the SiC substrate and the drift layer (active layer) is a representative impurity concentration. It is described below that a buffer layer is formed in which the difference from the representative impurity concentration is less than a predetermined value.

特開２０００−３１９０９９号公報Japanese Unexamined Patent Publication No. 2000-310099 特開２０１４−１９２１６３号公報Japanese Unexamined Patent Publication No. 2014-192163

本願発明者は、炭化ケイ素積層基板およびその製造方法において、ＢＰＤ（Basal Plane Dislocation：基底面転位）やＢＰＤに由来する積層欠陥による炭化ケイ素積層基板の抵抗の増大を抑制することを検討している。上記炭化ケイ素積層基板およびその製造方法を工夫することにより、炭化ケイ素積層基板を有する半導体装置の性能の向上が望まれる。 The inventor of the present application is studying suppressing an increase in resistance of a silicon carbide laminated substrate due to BPD (Basal Plane Dislocation) or a lamination defect derived from BPD in the silicon carbide laminated substrate and its manufacturing method. .. It is desired to improve the performance of the semiconductor device having the silicon carbide laminated substrate by devising the silicon carbide laminated substrate and the manufacturing method thereof.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other challenges and novel features will become apparent from the description and accompanying drawings herein.

一実施の形態による炭化ケイ素積層基板は、ＳｉＣ基板と、前記ＳｉＣ基板上に順に形成されたエピタキシャル層であるバッファ層およびドリフト層を有する炭化ケイ素積層基板において、前記バッファ層のＳｉＣ基板側端部の不純物濃度と、前記ＳｉＣ基板のバッファ層側端部の不純物濃度との差は、面内で一定である。 The silicon carbide laminated substrate according to one embodiment is a silicon carbide laminated substrate having a SiC substrate, a buffer layer which is an epitaxial layer formed on the SiC substrate in order, and a drift layer, and the SiC substrate side end portion of the buffer layer. The difference between the impurity concentration of the above and the impurity concentration at the end of the SiC substrate on the buffer layer side is constant in the plane.

一実施の形態によれば、炭化ケイ素積層基板における抵抗の増大を抑制することができるため、炭化ケイ素積層基板を用いて製造する半導体装置の性能を向上させることができる。 According to one embodiment, since the increase in resistance in the silicon carbide laminated substrate can be suppressed, the performance of the semiconductor device manufactured by using the silicon carbide laminated substrate can be improved.

一実施の形態の炭化ケイ素積層基板を用いた半導体チップの平面図である。It is a top view of the semiconductor chip which used the silicon carbide laminated substrate of one Embodiment. 一実施の形態に係る炭化ケイ素積層基板を用いた半導体チップにおいて、図１に示す構成よりも上層に形成されたパッドを含む層を示す平面図である。It is a top view which shows the layer including the pad formed in the upper layer than the structure shown in FIG. 1 in the semiconductor chip which used the silicon carbide laminated substrate which concerns on one Embodiment. 図１のＡ−Ａ線における断面図である。It is sectional drawing in line AA of FIG. 一実施の形態の炭化ケイ素積層基板を用いた半導体チップの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor chip using the silicon carbide laminated substrate of one Embodiment. 図４に続く半導体チップの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor chip following FIG. 一実施の形態の炭化ケイ素積層基板の製造装置の要部断面図である。It is sectional drawing of the main part of the manufacturing apparatus of the silicon carbide laminated substrate of one Embodiment. 図５に続く半導体チップの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor chip following FIG. 図７に続く半導体チップの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor chip following FIG. 図８に続く半導体チップの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor chip following FIG. 図９に続く半導体チップの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor chip following FIG. 図１０に続く半導体チップの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor chip following FIG. 図１１に続く半導体チップの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor chip following FIG. 図１２に続く半導体チップの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor chip following FIG. 図１３に続く半導体チップの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor chip following FIG. 検討例の炭化ケイ素積層基板の断面図および平面図である。It is sectional drawing and plan view of the silicon carbide laminated substrate of the study example. 検討例の炭化ケイ素積層基板において、基板面内の位置と不純物濃度との関係を示すグラフである。It is a graph which shows the relationship between the position in the substrate surface and the impurity concentration in the silicon carbide laminated substrate of the study example. 検討例の炭化ケイ素積層基板において、基板中心の位置における厚さ方向の位置と不純物濃度との関係を示すグラフである。It is a graph which shows the relationship between the position in the thickness direction and the impurity concentration at the position of the center of the substrate in the silicon carbide laminated substrate of the study example. 検討例の炭化ケイ素積層基板において、基板端の位置における厚さ方向の位置と不純物濃度との関係を示すグラフである。It is a graph which shows the relationship between the position in the thickness direction and the impurity concentration at the position of the edge of the substrate in the silicon carbide laminated substrate of the study example. 一実施の形態の炭化ケイ素積層基板の断面図および平面図である。It is sectional drawing and plan view of the silicon carbide laminated substrate of one Embodiment. 一実施の形態の炭化ケイ素積層基板において、基板面内の位置と不純物濃度との関係を示すグラフである。It is a graph which shows the relationship between the position in the substrate surface and the impurity concentration in the silicon carbide laminated substrate of one embodiment. 一実施の形態の炭化ケイ素積層基板において、基板中心の位置における厚さ方向の位置と不純物濃度との関係を示すグラフである。It is a graph which shows the relationship between the position in the thickness direction at the position of the center of the substrate, and the impurity concentration in the silicon carbide laminated substrate of one Embodiment. 一実施の形態の炭化ケイ素積層基板において、基板端の位置における厚さ方向の位置と不純物濃度との関係を示すグラフである。It is a graph which shows the relationship between the position in the thickness direction and the impurity concentration at the position of the edge of the substrate in the silicon carbide laminated substrate of one embodiment. 図６に示す炭化ケイ素積層基板の製造装置によって製造された炭化ケイ素からなるバッファ層の不純物濃度と基板端からの距離との関係を示すグラフである。6 is a graph showing the relationship between the impurity concentration of the buffer layer made of silicon carbide manufactured by the silicon carbide laminated substrate manufacturing apparatus shown in FIG. 6 and the distance from the substrate edge. 一実施の形態の変形例である変形例１の炭化ケイ素積層基板の断面図および平面図である。It is sectional drawing and plan view of the silicon carbide laminated substrate of the modification 1 which is the modification of one Embodiment. 一実施の形態の変形例である変形例１の炭化ケイ素積層基板において、基板面内の位置と不純物濃度との関係を示すグラフである。It is a graph which shows the relationship between the position in the substrate surface and the impurity concentration in the silicon carbide laminated substrate of the modification 1 which is the modification of one Embodiment. 一実施の形態の変形例である変形例１の炭化ケイ素積層基板において、基板中心の位置における厚さ方向の位置と不純物濃度との関係を示すグラフである。It is a graph which shows the relationship between the position in the thickness direction at the position of the center of the substrate, and the impurity concentration in the silicon carbide laminated substrate of the modification 1 which is the modification of one Embodiment. 一実施の形態の変形例である変形例１の炭化ケイ素積層基板において、基板端の位置における厚さ方向の位置と不純物濃度との関係を示すグラフである。It is a graph which shows the relationship between the position in the thickness direction and the impurity concentration at the position of the edge of the substrate in the silicon carbide laminated substrate of the modification 1 which is the modification of one Embodiment.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for explaining the embodiment, the members having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted. Further, in the embodiment, the explanation of the same or similar parts is not repeated in principle unless it is particularly necessary.

また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−−」、「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順に不純物濃度が高くなる。 Further, the symbols " - " and " + " represent the relative concentrations of impurities whose conductive type is n-type or p-type, and for example, in the case of n-type impurities, "n −− " and "n − ". , "N", "n + ", "n ++ ", the impurity concentration increases in this order.

以下の実施の形態でいう基板は、エピタキシャル層を含まない半導体基板を意味する場合と、半導体基板と当該半導体基板上のエピタキシャル層とを含む積層構造を有する基板を意味する場合とがある。以下の実施の形態で単に「ＳｉＣ基板」、「半導体基板」または「ＳｉＣ半導体基板」という場合には、これらの基板は、エピタキシャル層を含まない基板を意味する。これに対し、以下の実施の形態で単に「炭化ケイ素積層基板」という場合には、この基板は、半導体基板および当該半導体基板上のエピタキシャル層とを含む積層基板を意味する。 The substrate in the following embodiments may mean a semiconductor substrate that does not include an epitaxial layer, or may mean a substrate that has a laminated structure including the semiconductor substrate and the epitaxial layer on the semiconductor substrate. When simply referred to as a "SiC substrate", a "semiconductor substrate" or a "SiC semiconductor substrate" in the following embodiments, these substrates mean a substrate that does not include an epitaxial layer. On the other hand, when the term "silicon carbide laminated substrate" is simply used in the following embodiments, the substrate means a laminated substrate including a semiconductor substrate and an epitaxial layer on the semiconductor substrate.

（実施の形態）
＜炭化ケイ素積層基板および半導体チップの構成＞
以下、一実施の形態の炭化ケイ素積層基板４０を用いた半導体チップＣＨＰ１の構造について、図１〜図３を用いて説明する。図１は、本実施の形態の炭化ケイ素積層基板４０を用いた半導体チップＣＨＰ１の平面図である。図２は、本実施の形態の炭化ケイ素積層基板４０を用いた半導体チップＣＨＰ１の平面図であって、図１に示す構成よりも上層に形成されたパッドを含む層を示すものである。図３は、図１のＡ−Ａ線における断面図である。 (Embodiment)
<Structure of Silicon Carbide Laminated Substrate and Semiconductor Chip>
Hereinafter, the structure of the semiconductor chip CHP1 using the silicon carbide laminated substrate 40 of one embodiment will be described with reference to FIGS. 1 to 3. FIG. 1 is a plan view of the semiconductor chip CHP1 using the silicon carbide laminated substrate 40 of the present embodiment. FIG. 2 is a plan view of the semiconductor chip CHP1 using the silicon carbide laminated substrate 40 of the present embodiment, and shows a layer including a pad formed above the configuration shown in FIG. FIG. 3 is a cross-sectional view taken along the line AA of FIG.

図１に示すように、半導体チップＣＨＰ１は、図３に示すＳｉＣ基板（半導体基板）ＳＢ１と、ＳｉＣ基板ＳＢ１の主面側に形成されたドリフト層（半導体層、エピタキシャル層）ＥＰ１と、を有している。 As shown in FIG. 1, the semiconductor chip CHP1 includes a SiC substrate (semiconductor substrate) SB1 shown in FIG. 3 and a drift layer (semiconductor layer, epitaxial layer) EP1 formed on the main surface side of the SiC substrate SB1. are doing.

図１では、主にドリフト層ＥＰ１の上面を示しており、ドリフト層ＥＰ１上のゲート絶縁膜、ゲート電極、層間絶縁膜、シリサイド層、コンタクトプラグ、パッシベーション膜およびパッドなどの図示を省略している。図１には、ドリフト層ＥＰ１の上面と、前記上面に形成された各種の半導体領域とを示している。 FIG. 1 mainly shows the upper surface of the drift layer EP1, and the illustration of the gate insulating film, the gate electrode, the interlayer insulating film, the silicide layer, the contact plug, the passivation film, the pad, etc. on the drift layer EP1 is omitted. .. FIG. 1 shows the upper surface of the drift layer EP1 and various semiconductor regions formed on the upper surface.

図３には、図１のＡ−Ａ線の断面図であって、ＳｉＣＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-effect Transistor）を含む半導体チップＣＨＰ１の中心部の素子領域（活性領域）６５（図１参照）の構造を示している。すなわち、図３の断面図は、半導体チップＣＨＰ１における素子領域（活性領域）６５の複数のＳｉＣＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴという場合がある）の断面を示すものである。 FIG. 3 is a cross-sectional view taken along the line AA of FIG. 1 and shows an element region (active region) 65 (active region) 65 at the center of the semiconductor chip CHP1 including a SiC MOSFET (Metal-Oxide-Semiconductor Field-effect Transistor) (FIG. 1). (See) shows the structure. That is, the cross-sectional view of FIG. 3 shows a cross section of a plurality of SiC MOSFETs (hereinafter, may be simply referred to as MOSFETs) in the element region (active region) 65 in the semiconductor chip CHP1.

図３に示すように、本実施の形態の半導体チップＣＨＰ１を構成する炭化ケイ素積層基板４０は、ＳｉＣ基板ＳＢ１と、ＳｉＣ基板ＳＢ１上に形成されたバッファ層（半導体層、エピタキシャル層）ＢＦ１と、バッファ層ＢＦ１上に形成されたドリフト層ＥＰ１と、を有する積層構造として構成されている。バッファ層ＢＦ１およびドリフト層ＥＰ１は、いずれもＳｉＣからなるｎ型の半導体により構成されている。すなわち、ＳｉＣ基板ＳＢ１と、ＳｉＣ基板ＳＢ１上の各エピタキシャル層（バッファ層ＢＦ１およびドリフト層ＥＰ１）との導電型（第１導電型）は、ｎ型である。ＳｉＣ基板ＳＢ１、バッファ層ＢＦ１およびドリフト層ＥＰ１は、ｎ型不純物（例えば、窒素（Ｎ）またはリン（Ｐ））を含んでいる。以下、ＳｉＣ基板ＳＢ１、バッファ層ＢＦ１およびドリフト層ＥＰ１のそれぞれの不純物濃度といった場合には、いずれもｎ型不純物の濃度を意味する。図３ではｐ型が第２導電型に相当する。 As shown in FIG. 3, the silicon carbide laminated substrate 40 constituting the semiconductor chip CHP1 of the present embodiment includes a SiC substrate SB1 and a buffer layer (semiconductor layer, epitaxial layer) BF1 formed on the SiC substrate SB1. It is configured as a laminated structure having a drift layer EP1 formed on the buffer layer BF1. Both the buffer layer BF1 and the drift layer EP1 are composed of an n-type semiconductor made of SiC. That is, the conductive type (first conductive type) of the SiC substrate SB1 and each epitaxial layer (buffer layer BF1 and drift layer EP1) on the SiC substrate SB1 is n-type. The SiC substrate SB1, the buffer layer BF1 and the drift layer EP1 contain n-type impurities (for example, nitrogen (N) or phosphorus (P)). Hereinafter, when the impurity concentrations of the SiC substrate SB1, the buffer layer BF1 and the drift layer EP1 are used, they all mean the concentrations of n-type impurities. In FIG. 3, the p-type corresponds to the second conductive type.

ＳｉＣ基板ＳＢ１は、ｎ型の不純物が比較的高い濃度で導入されたｎ＋＋型の六方晶系半導体基板である。このｎ型不純物は、例えばＮ（窒素）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８ｃｍ−３〜１×１０１９ｃｍ−３である。ＳｉＣ基板ＳＢ１の主面は、例えば＜１１−２０＞方向に４〜８度傾斜した｛０００１｝面である。ドリフト層ＥＰ１は、ＳｉＣ基板ＳＢ１よりも不純物濃度が低いＳｉＣからなるｎ−−型の半導体層である。ドリフト層ＥＰ１の不純物濃度および膜厚は、ドリフト層ＥＰ１の上部に形成されるパワーデバイスの仕様により任意に設定可能である。ドリフト層ＥＰ１の膜厚は、例えば３〜８０μｍである。ドリフト層ＥＰ１の不純物濃度は、例えば、１×１０１４〜５×１０１６ｃｍ−３である。また、バッファ層ＢＦ１は、ＳｉＣ基板ＳＢ１よりも不純物濃度が低く、ドリフト層ＥＰ１よりも不純物濃度が高いＳｉＣからなるｎ＋型の半導体層である。バッファ層ＢＦ１の膜厚は任意に設定可能であり、例えば０．５〜８μｍである。 The SiC substrate SB1 is an n ++ type hexagonal semiconductor substrate in which n-type impurities are introduced at a relatively high concentration. The n-type impurity is, for example, N (nitrogen), and the impurity concentration of the n-type impurity is, for example, 1 × 10 18 cm -3 to 1 × 10 19 cm -3 . The main surface of the SiC substrate SB1 is, for example, a {0001} surface inclined by 4 to 8 degrees in the <11-20> direction. The drift layer EP1 is an n- type semiconductor layer made of SiC having a lower impurity concentration than the SiC substrate SB1. The impurity concentration and film thickness of the drift layer EP1 can be arbitrarily set according to the specifications of the power device formed on the upper part of the drift layer EP1. The film thickness of the drift layer EP1 is, for example, 3 to 80 μm. The impurity concentration of the drift layer EP1 is, for example, 1 × 10 14 to 5 × 10 16 cm -3 . Further, the buffer layer BF1 is an n + type semiconductor layer made of SiC having a lower impurity concentration than the SiC substrate SB1 and a higher impurity concentration than the drift layer EP1. The film thickness of the buffer layer BF1 can be arbitrarily set, and is, for example, 0.5 to 8 μm.

詳細は後述するが、図２０に示すように、ＳｉＣ基板ＳＢ１は不純物濃度の面内分布（面内濃度分布）を有している。そして、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部の不純物濃度の面内分布は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部の不純物濃度の面内分布と一致している。以下、「面」とは、ＳｉＣ基板の主面と平行な面であって、炭化ケイ素積層基板（ＳｉＣ基板、バッファ層およびドリフト層）内の任意の面をいう。また、「端部」は、厚さ方向における端部を指す。 Details will be described later, but as shown in FIG. 20, the SiC substrate SB1 has an in-plane distribution of impurity concentrations (in-plane concentration distribution). The in-plane distribution of the impurity concentration at the end of the SiC substrate SB1 of the buffer layer BF1 is consistent with the in-plane distribution of the impurity concentration of the end of the buffer layer BF1 of the SiC substrate SB1. Hereinafter, the “plane” refers to a surface parallel to the main surface of the SiC substrate and any surface in the silicon carbide laminated substrate (SiC substrate, buffer layer and drift layer). Further, the "end" refers to an end in the thickness direction.

なお、半導体チップＣＨＰ１を構成する炭化ケイ素積層基板４０とは、ダイシング（個片化）される前の円板状の炭化ケイ素積層基板４０のみを意味するのではなく、炭化ケイ素積層基板４０上に素子が形成された後にダイシング（個片化）工程を行い、その結果得られた半導体チップＣＨＰ１に含まれる炭化ケイ素積層基板４０をも意味する。 The silicon carbide laminated substrate 40 constituting the semiconductor chip CHP1 does not mean only the disc-shaped silicon carbide laminated substrate 40 before dicing (individualization), but is placed on the silicon carbide laminated substrate 40. It also means the silicon carbide laminated substrate 40 contained in the semiconductor chip CHP1 obtained by performing a dicing (individualization) step after the element is formed.

図１に示すように、半導体チップＣＨＰ１の素子領域６５において、ドリフト層ＥＰ１の上面には、複数のｎチャネル型のＭＯＳＦＥＴがセル構造として形成されている。これらのＭＯＳＦＥＴを構成するゲート電極（図示せず）およびソース領域８１への電位の供給に用いられる各パッドが、図２に示されている。 As shown in FIG. 1, in the element region 65 of the semiconductor chip CHP1, a plurality of n-channel MOSFETs are formed as a cell structure on the upper surface of the drift layer EP1. The gate electrodes (not shown) that make up these MOSFETs and the pads used to supply the potential to the source region 81 are shown in FIG.

図２に示すように、半導体チップＣＨＰ１の上面には、外部の制御回路（図示せず）からゲート電圧が印加されるゲートパッド６１が形成されている。ゲートパッド６１は、前記ＭＯＳＦＥＴを構成するゲート電極９２（図３参照）に電気的に接続されている。また、半導体チップＣＨＰ１に形成された複数のＭＯＳＦＥＴのそれぞれのソース領域は、電気的に並列に接続されており、ソースパッド６２に接続されている。すなわち、１個のソースパッド６２が、複数のソース領域に電気的に接続されている。 As shown in FIG. 2, a gate pad 61 to which a gate voltage is applied from an external control circuit (not shown) is formed on the upper surface of the semiconductor chip CHP1. The gate pad 61 is electrically connected to the gate electrode 92 (see FIG. 3) constituting the MOSFET. Further, the source regions of the plurality of MOSFETs formed on the semiconductor chip CHP1 are electrically connected in parallel and are connected to the source pad 62. That is, one source pad 62 is electrically connected to the plurality of source regions.

図１に示す半導体チップＣＨＰ１の中央部の素子領域（活性領域）６５には、ＭＯＳＦＥＴの最小単位構造となるユニットセル７０が複数個配置されている。各ユニットセル７０のゲート電極（図示せず）には、図２に示すゲートパッド６１に印加されるゲート電圧が、ゲートパッド６１を通じて供給される。なお、図２に示すゲートパッド６１の位置並びに個数、またはソースパッド６２の形状などは、多種多様なものがあり得るが、本実施の形態の炭化ケイ素積層基板４０の効果に影響を及ぼすものではない。 In the element region (active region) 65 in the central portion of the semiconductor chip CHP1 shown in FIG. 1, a plurality of unit cells 70, which are the smallest unit structures of MOSFETs, are arranged. A gate voltage applied to the gate pad 61 shown in FIG. 2 is supplied to the gate electrode (not shown) of each unit cell 70 through the gate pad 61. The position and number of the gate pads 61 shown in FIG. 2, the shape of the source pads 62, and the like may vary widely, but they do not affect the effect of the silicon carbide laminated substrate 40 of the present embodiment. Absent.

図１に示すように、半導体チップＣＨＰ１は平面視において矩形の形状を有している。平面視において、半導体チップＣＨＰ１の中央部には素子領域６５が存在し、素子領域６５を取り囲むように周縁領域６６およびターミネーション領域６７が存在する。すなわち、平面視において、半導体チップＣＨＰ１を構成するＳｉＣ基板（半導体基板）上のドリフト層ＥＰ１の上面の中央部から、ドリフト層ＥＰ１の上面の端部に向かって、順に素子領域６５、周縁領域６６およびターミネーション領域６７が存在する。 As shown in FIG. 1, the semiconductor chip CHP1 has a rectangular shape in a plan view. In a plan view, the element region 65 exists in the central portion of the semiconductor chip CHP1, and the peripheral region 66 and the termination region 67 exist so as to surround the element region 65. That is, in a plan view, the element region 65 and the peripheral region 66 are in order from the central portion of the upper surface of the drift layer EP1 on the SiC substrate (semiconductor substrate) constituting the semiconductor chip CHP1 toward the end portion of the upper surface of the drift layer EP1. And there is a termination region 67.

なお、周縁領域６６は、ターミネーション領域６７に形成されたＪＴＥ（Junction Termination Extension）領域８５に電位を供給するための給電部である。周縁領域６６およびターミネーション領域６７のそれぞれは、矩形の半導体チップＣＨＰ１の各辺に沿って延在する環状構造を有している。ＪＴＥ領域８５は、ドリフト層ＥＰ１の上面に形成されたｐ型の半導体領域である。 The peripheral region 66 is a feeding unit for supplying an electric potential to the JTE (Junction Termination Extension) region 85 formed in the termination region 67. Each of the peripheral region 66 and the termination region 67 has an annular structure extending along each side of the rectangular semiconductor chip CHP1. The JTE region 85 is a p-type semiconductor region formed on the upper surface of the drift layer EP1.

周縁領域６６に囲まれた領域である素子領域６５には、ウェル領域８０、ソース領域８１および第１コンタクト領域８２からなるユニットセル７０が複数配置されている。ユニットセル７０は、ＭＯＳＦＥＴの最小単位構造である。ドリフト層ＥＰ１の上面において、複数のユニットセル７０は互いに離間している。平面視において、それぞれのユニットセル７０内には、第１コンタクト領域８２を中心として、その周囲にソース領域８１およびウェル領域８０が順に配置されている。 In the element region 65, which is a region surrounded by the peripheral region 66, a plurality of unit cells 70 including a well region 80, a source region 81, and a first contact region 82 are arranged. The unit cell 70 is the smallest unit structure of the MOSFET. On the upper surface of the drift layer EP1, the plurality of unit cells 70 are separated from each other. In a plan view, a source region 81 and a well region 80 are sequentially arranged in each unit cell 70 with the first contact region 82 as the center.

すなわち、平面視において、第１コンタクト領域８２の外側を囲むようにソース領域８１が形成され、さらにソース領域８１の外側を囲むようにウェル領域８０が形成されている。平面視において、第１コンタクト領域８２、ソース領域８１およびウェル領域８０はいずれも矩形の構造を有している。 That is, in a plan view, the source region 81 is formed so as to surround the outside of the first contact region 82, and the well region 80 is further formed so as to surround the outside of the source region 81. In a plan view, the first contact region 82, the source region 81, and the well region 80 all have a rectangular structure.

第１コンタクト領域８２およびソース領域８１は互いに隣接しており、第１コンタクト領域８２およびソース領域８１の境界上を跨がるように、第１コンタクト領域８２およびソース領域８１の上面にシリサイド層９５（図３参照）が形成されている。 The first contact region 82 and the source region 81 are adjacent to each other, and the silicide layer 95 is placed on the upper surface of the first contact region 82 and the source region 81 so as to straddle the boundary between the first contact region 82 and the source region 81. (See FIG. 3) is formed.

ここでは、ユニットセル７０を平面視において正四角形の構造を有するものとして示しているが、これに限らず、例えばユニットセル７０の形状は長方形または多角形などでもよい。また、図１ではユニットセル７０を５個のみ示しているが、実際には素子領域６５内において、より多数のユニットセル７０が配置されている。 Here, the unit cell 70 is shown as having a regular quadrangular structure in a plan view, but the present invention is not limited to this, and the shape of the unit cell 70 may be, for example, a rectangle or a polygon. Further, although only five unit cells 70 are shown in FIG. 1, a larger number of unit cells 70 are actually arranged in the element region 65.

また、ここでは複数のユニットセル７０を、半導体チップＣＨＰ１の端部の平行する２辺に平行な第１方向に並べて配置し、そのようにして設けた列を、第１方向に直交する第２方向において複数配置している。さらに、第２方向において隣り合う列同士のユニットセル７０を、第１方向において半周期ずらして互い違いに配列している。しかし、これに限らず、縦横において等ピッチで複数のユニットセル７０を配置してもよい。すなわち、複数のユニットセル７０はマトリクス状に配置されていてもよい。 Further, here, a plurality of unit cells 70 are arranged side by side in the first direction parallel to two parallel sides of the end of the semiconductor chip CHP1, and the rows provided in this way are arranged in a second direction orthogonal to the first direction. Multiple are arranged in the direction. Further, the unit cells 70 of adjacent rows in the second direction are staggered by half a cycle in the first direction. However, the present invention is not limited to this, and a plurality of unit cells 70 may be arranged at equal pitches in the vertical and horizontal directions. That is, the plurality of unit cells 70 may be arranged in a matrix.

また、周縁領域６６内において、ドリフト層ＥＰ１の上面に環状の第２コンタクト領域８３が形成されている。ここでいう周縁領域６６は、平面視において第２コンタクト領域８３と重なる領域を指す。すなわち、周縁領域６６のレイアウトは、第２コンタクト領域８３の形成領域により規定されている。第２コンタクト領域８３は、ドリフト層ＥＰ１の上面に形成されたｐ＋型の半導体領域である。第２コンタクト領域８３は、ターミネーション領域６７の電位固定のために形成された領域であり、また、ＪＴＥ領域８５に電位を供給するための領域である。 Further, in the peripheral region 66, an annular second contact region 83 is formed on the upper surface of the drift layer EP1. The peripheral region 66 referred to here refers to an region that overlaps with the second contact region 83 in a plan view. That is, the layout of the peripheral region 66 is defined by the forming region of the second contact region 83. The second contact region 83 is a p + type semiconductor region formed on the upper surface of the drift layer EP1. The second contact region 83 is a region formed for fixing the potential of the termination region 67, and is a region for supplying a potential to the JTE region 85.

第２コンタクト領域８３を介してＪＴＥ領域８５に電位を印加することによって、逆方向電圧印加時の終端領域での電界集中を緩和し、半導体チップの耐圧を高く維持することができる。ここでは、半導体チップのターミネーション構造として、ＪＴＥ領域を形成した構造について説明したが、半導体チップの電界を緩和するためにターミネーション構造は、例えば平面視において素子領域を環状に囲むｐ型の半導体領域を複数有するＦＬＲ（Field Limiting Ring）構造などであってもよい。 By applying the potential to the JTE region 85 via the second contact region 83, the electric field concentration in the terminal region when the reverse voltage is applied can be relaxed, and the withstand voltage of the semiconductor chip can be maintained high. Here, a structure in which a JTE region is formed as a termination structure of a semiconductor chip has been described. However, in order to relax the electric field of the semiconductor chip, the termination structure includes, for example, a p-type semiconductor region that circularly surrounds the element region in a plan view. It may have a plurality of FLR (Field Limiting Ring) structures or the like.

また、図３に示すように、半導体チップＣＨＰ１（図１参照）の主面の反対側の裏面側には、前記ＭＯＳＦＥＴのドレイン配線用電極９０が形成されている。具体的には、ＳｉＣ基板ＳＢ１の裏面には、ＳｉＣ基板ＳＢ１よりも不純物濃度が高いｎ型の半導体領域であるドレイン領域８４が形成されており、ドレイン領域８４の底面に接して、第３シリサイド層１００が形成されている。すなわち、ＳｉＣ基板ＳＢ１の裏面は第３シリサイド層１００に覆われている。第３シリサイド層１００の底面、すなわちＳｉＣ基板ＳＢ１側と逆側の面は、ドレイン配線用電極９０により覆われている。 Further, as shown in FIG. 3, the drain wiring electrode 90 of the MOSFET is formed on the back surface side of the semiconductor chip CHP1 (see FIG. 1) on the opposite side of the main surface. Specifically, a drain region 84, which is an n-type semiconductor region having a higher impurity concentration than the SiC substrate SB1, is formed on the back surface of the SiC substrate SB1 and is in contact with the bottom surface of the drain region 84. Layer 100 is formed. That is, the back surface of the SiC substrate SB1 is covered with the third silicide layer 100. The bottom surface of the third silicide layer 100, that is, the surface opposite to the SiC substrate SB1 side is covered with the drain wiring electrode 90.

素子領域６５では、ドリフト層ＥＰ１の上面から所定の深さで、ｐ型の半導体領域であるウェル領域８０が複数形成されている。ウェル領域８０は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。各ウェル領域８０内には、ドリフト層ＥＰ１の上面から所定の深さで、ｎ＋型の半導体領域であるソース領域８１が形成されている。ソース領域８１は、ｎ型不純物（例えば窒素（Ｎ）またはリン（Ｐ））が導入された半導体領域である。 In the element region 65, a plurality of well regions 80, which are p-type semiconductor regions, are formed at a predetermined depth from the upper surface of the drift layer EP1. The well region 80 is a semiconductor region into which a p-type impurity (for example, aluminum (Al) or boron (B)) has been introduced. In each well region 80, a source region 81, which is an n + type semiconductor region, is formed at a predetermined depth from the upper surface of the drift layer EP1. The source region 81 is a semiconductor region into which an n-type impurity (for example, nitrogen (N) or phosphorus (P)) has been introduced.

また、各ウェル領域８０内には、ドリフト層ＥＰ１の上面から所定の深さで、ｐ＋型の半導体領域である第１コンタクト領域８２が形成されている。第１コンタクト領域８２はウェル領域の電位を固定するために設けられた領域であり、ソース領域８１とほぼ同様の深さを有している。第１コンタクト領域８２は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。第１コンタクト領域８２は、隣接するソース領域８１により両側から挟まれるように配置されている。また、第１コンタクト領域８２の底部、並びにソース領域８１の底部および側面は、ウェル領域８０に覆われている。 Further, in each well region 80, a first contact region 82, which is a p + type semiconductor region, is formed at a predetermined depth from the upper surface of the drift layer EP1. The first contact region 82 is a region provided for fixing the potential of the well region, and has a depth substantially similar to that of the source region 81. The first contact region 82 is a semiconductor region into which a p-type impurity (for example, aluminum (Al) or boron (B)) has been introduced. The first contact region 82 is arranged so as to be sandwiched from both sides by adjacent source regions 81. Further, the bottom of the first contact region 82 and the bottom and side surfaces of the source region 81 are covered with the well region 80.

ドリフト層ＥＰ１の上面には、ウェル領域８０、ソース領域８１および第１コンタクト領域８２からなるユニットセル７０が複数形成されており、ユニットセル７０同士は互いに離間している。隣り合うユニットセル７０同士の間のドリフト層ＥＰ１上には、ゲート絶縁膜９１を介してゲート電極９２が形成されており、ゲート絶縁膜９１の端部の上面、ゲート電極９２の側面および上面は、層間絶縁膜９３により覆われている。各ゲート電極９２を覆う層間絶縁膜９３同士の間の開口部６８において、第１コンタクト領域８２およびソース領域８１は、ゲート絶縁膜９１、ゲート電極９２および層間絶縁膜９３に覆われていない。すなわち、ゲート絶縁膜９１、ゲート電極９２および層間絶縁膜９３はユニットセル７０の上面に達する開口部６８を有しており、開口部６８の底部では、第１コンタクト領域８２およびソース領域８１が露出している。 A plurality of unit cells 70 including a well region 80, a source region 81, and a first contact region 82 are formed on the upper surface of the drift layer EP1, and the unit cells 70 are separated from each other. A gate electrode 92 is formed on the drift layer EP1 between adjacent unit cells 70 via a gate insulating film 91, and the upper surface of the end portion of the gate insulating film 91 and the side surface and the upper surface of the gate electrode 92 are formed. , It is covered with an interlayer insulating film 93. In the opening 68 between the interlayer insulating films 93 covering each gate electrode 92, the first contact region 82 and the source region 81 are not covered by the gate insulating film 91, the gate electrode 92, and the interlayer insulating film 93. That is, the gate insulating film 91, the gate electrode 92, and the interlayer insulating film 93 have an opening 68 that reaches the upper surface of the unit cell 70, and the first contact region 82 and the source region 81 are exposed at the bottom of the opening 68. are doing.

図１に示す素子領域６５で、図３における層間絶縁膜９３の開口部６８、すなわちコンタクトホール内の底部で露出するソース領域８１の一部および第１コンタクト領域８２のそれぞれの上面上には、シリサイド層９５が形成されている。ソース領域８１の一部および第１コンタクト領域８２に接するシリサイド層９５上の開口部６８には、接続部であるコンタクトプラグ９４が埋め込まれている。複数の開口部６８に埋め込まれた複数のコンタクトプラグ９４のそれぞれは、層間絶縁膜９３を被覆するように形成されたソース配線用電極９６と一体となっている。ソース配線用電極９６は、ソースパッド６２（図２参照）に電気的に接続されている。ここでは、図１に示すターミネーション領域６７の上部を覆うパッシベーション膜（図示せず）から露出するソース配線用電極９６の上面自体がソースパッド６２を構成している。 In the element region 65 shown in FIG. 1, on the upper surface of the opening 68 of the interlayer insulating film 93 in FIG. 3, that is, a part of the source region 81 exposed at the bottom in the contact hole and the first contact region 82, respectively. The silicide layer 95 is formed. A contact plug 94, which is a connection portion, is embedded in a part of the source region 81 and the opening 68 on the silicide layer 95 in contact with the first contact region 82. Each of the plurality of contact plugs 94 embedded in the plurality of openings 68 is integrated with a source wiring electrode 96 formed so as to cover the interlayer insulating film 93. The source wiring electrode 96 is electrically connected to the source pad 62 (see FIG. 2). Here, the upper surface itself of the source wiring electrode 96 exposed from the passivation film (not shown) covering the upper portion of the termination region 67 shown in FIG. 1 constitutes the source pad 62.

ソース領域８１の一部および第１コンタクト領域８２は、シリサイド層９５を介して、コンタクトプラグ９４に対しオーム性接触となるように電気的に接続されている。よって、ソース領域８１の一部および第１コンタクト領域８２は、シリサイド層９５、コンタクトプラグ９４、およびソース配線用電極９６を介して、ソースパッド６２に接続されている。同様に、ゲート電極９２には、図示しない領域において他のコンタクトプラグが接続され、ゲート電極９２は、他のコンタクトプラグおよびゲート配線用電極（図示せず）を介してゲートパッド６１（図２参照）に電気的に接続されている。 A part of the source region 81 and the first contact region 82 are electrically connected to the contact plug 94 via the silicide layer 95 so as to have ohm-like contact. Therefore, a part of the source region 81 and the first contact region 82 are connected to the source pad 62 via the silicide layer 95, the contact plug 94, and the source wiring electrode 96. Similarly, another contact plug is connected to the gate electrode 92 in a region (not shown), and the gate electrode 92 is connected to the gate pad 61 (see FIG. 2) via another contact plug and a gate wiring electrode (not shown). ) Is electrically connected.

本実施の形態の半導体チップに形成されたＭＯＳＦＥＴは、少なくともゲート電極９２と、ソース領域８１と、ドレイン領域８４を有している。ＭＯＳＦＥＴを動作させる際には、ゲート電極９２に所定の電圧を印加してＭＯＳＦＥＴをオンさせることで、電位の高いドレインから電位の低いソースに電流を流す。前記ＭＯＳＦＥＴのチャネル領域は、ｐ型の半導体領域であるウェル領域８０内の上部に形成される。すなわち、ＭＯＳＦＥＴを駆動させる際の電流は、ドレイン配線用電極９０から流れて、ドリフト層ＥＰ１内であってゲート絶縁膜９１の近傍の領域を通り、ドリフト層ＥＰ１の上面近傍のウェル領域８０内であってゲート電極９２の直下の領域を通って、ソース領域８１へ流れる。 The MOSFET formed on the semiconductor chip of the present embodiment has at least a gate electrode 92, a source region 81, and a drain region 84. When operating the MOSFET, a predetermined voltage is applied to the gate electrode 92 to turn on the MOSFET, so that a current flows from a drain having a high potential to a source having a low potential. The channel region of the MOSFET is formed in the upper part in the well region 80, which is a p-type semiconductor region. That is, the current for driving the MOSFET flows from the drain wiring electrode 90, passes through the region in the drift layer EP1 near the gate insulating film 91, and in the well region 80 near the upper surface of the drift layer EP1. It flows to the source region 81 through the region directly below the gate electrode 92.

本実施の形態において、第１コンタクト領域８２に電位を供給する場合には、ＭＯＳＦＥＴの内蔵ダイオード（内蔵ｐｎダイオード）のｐｎ接合にｐｎ電流が流れる。また、第２コンタクト領域８３に電位を供給する場合には、図１に示すターミネーション領域６７の内蔵ダイオードのｐｎ接合にｐｎ電流が流れる。ここでいうＭＯＳＦＥＴの内蔵ダイオードとは、例えばｐ＋型の第１コンタクト領域８２に接続されているｐ型のウェル領域８０と、ｎ−−型のドリフト層ＥＰ１との間のｐｎ接合部分を指す。また、ここでいうターミネーション領域６７の内蔵ダイオードとは、例えばｐ＋型の第２コンタクト領域８３（図１参照）に接続されているｐ型のＪＴＥ領域８５（図１参照）と、ｎ−−型のドリフト層ＥＰ１との間のｐｎ接合部分を指す。なお、本実施の形態ではドリフト層ＥＰ１を含む基板内のｐｎ接合に流れる電流をｐｎ電流と呼ぶ。 In the present embodiment, when the potential is supplied to the first contact region 82, a pn current flows through the pn junction of the built-in diode (built-in pn diode) of the MOSFET. Further, when the potential is supplied to the second contact region 83, a pn current flows through the pn junction of the built-in diode in the termination region 67 shown in FIG. The built-in diode of the MOSFET referred to here refers to, for example, a pn junction portion between the p-type well region 80 connected to the p + type first contact region 82 and the n − − type drift layer EP1. .. Further, the built-in diode of the termination region 67 referred to here is, for example, a p-type JTE region 85 (see FIG. 1) connected to a p + type second contact region 83 (see FIG. 1) and n −−. Refers to the pn junction with the type drift layer EP1. In the present embodiment, the current flowing through the pn junction in the substrate including the drift layer EP1 is referred to as a pn current.

＜炭化ケイ素積層基板および半導体チップの製造方法＞
本実施の形態における炭化ケイ素積層基板４０およびこの炭化ケイ素積層基板４０を含む半導体チップＣＨＰ１の製造方法について、図４、図５および図７〜図１４を用いて工程順に説明する。図４、図５および図７〜図１４は、本実施の形態の炭化ケイ素積層基板４０を用いた半導体チップＣＨＰ１の製造工程を示す断面図である。図４、図５および図７〜図１４では、ＭＯＳＦＥＴが形成される素子領域６５の断面を示し、図４、図５および図７〜図１４の素子領域６５の断面は、図１のＡ−Ａ線における断面と同じ位置における断面である。また、図６は、本実施の形態の炭化ケイ素積層基板の製造装置の要部断面図である。 <Manufacturing method of silicon carbide laminated substrate and semiconductor chip>
The method for manufacturing the silicon carbide laminated substrate 40 and the semiconductor chip CHP1 including the silicon carbide laminated substrate 40 in the present embodiment will be described in order of steps with reference to FIGS. 4, 5 and 7 to 14. 4, 5 and 7 to 14 are cross-sectional views showing a manufacturing process of the semiconductor chip CHP1 using the silicon carbide laminated substrate 40 of the present embodiment. 4, 5 and 7 to 14 show a cross section of the element region 65 on which the MOSFET is formed, and FIGS. 4, 5 and 7 to 14 show a cross section of the element region 65 of FIG. It is a cross section at the same position as the cross section on the A line. Further, FIG. 6 is a cross-sectional view of a main part of the silicon carbide laminated substrate manufacturing apparatus of the present embodiment.

まず、図４に示すように、ｎ＋＋型のＳｉＣ基板ＳＢ１を準備する。ＳｉＣ基板ＳＢ１の主面は、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法により研磨されており、鏡面となっている。 First, as shown in FIG. 4, an n ++ type SiC substrate SB1 is prepared. The main surface of the SiC substrate SB1 is polished by a CMP (Chemical Mechanical Polishing) method and has a mirror surface.

次に、図５に示すように、ＳｉＣ基板ＳＢ１上に、バッファ層ＢＦ１およびドリフト層ＥＰ１を順に形成する。すなわち、以下に示すエピタキシャル成長法により、ＳｉＣからなる各種の半導体層（エピタキシャル層、エピタキシャル成長層）を順に形成する。 Next, as shown in FIG. 5, the buffer layer BF1 and the drift layer EP1 are sequentially formed on the SiC substrate SB1. That is, various semiconductor layers (epitaxial layer, epitaxial growth layer) made of SiC are formed in order by the epitaxial growth method shown below.

まず、ＳｉＣ基板ＳＢ１を洗浄した後、図６に示すＣＶＤ（Chemical Vapor Deposition：化学気相成長）装置ＣＤの炉内のサセプタＳＵに設置する。続いて、炉内を１×１０−４Ｐａ以下の真空度になるまで排気する。続いて、炉内にキャリアガスである水素をガス供給口Ｇ１，Ｇ２から導入し、炉内の圧力を１〜３０ｋＰａとする。このように水素を導入しながら、サセプタＳＵが設定温度に安定するまで保持する。サセプタＳＵの設定温度は、例えば１４００〜１７００℃である。続いて、ガス供給口Ｇ１，Ｇ２から炉内に原料ガスを導入する。原料ガスにはシラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）を用い、不純物ドーパントガスとして窒素（Ｎ２）を用いる。これらの原料ガスの供給により、ＳｉＣ基板ＳＢ１上に、ＳｉＣからなるエピタキシャル層の成長が始まる。 First, after cleaning the SiC substrate SB1, it is installed in the susceptor SU in the furnace of the CVD (Chemical Vapor Deposition) apparatus CD shown in FIG. Subsequently, the inside of the furnace is evacuated until the degree of vacuum is 1 × 10 -4 Pa or less. Subsequently, hydrogen, which is a carrier gas, is introduced into the furnace from the gas supply ports G1 and G2, and the pressure in the furnace is set to 1 to 30 kPa. While introducing hydrogen in this way, the susceptor SU is held until it stabilizes at the set temperature. The set temperature of the susceptor SU is, for example, 1400 to 1700 ° C. Subsequently, the raw material gas is introduced into the furnace from the gas supply ports G1 and G2. Silane (SiH 4 ) and propane (C 3 H 8 ) are used as the raw material gas, and nitrogen (N 2 ) is used as the impurity dopant gas. By supplying these raw material gases, the growth of the epitaxial layer made of SiC starts on the SiC substrate SB1.

これらのガスの流量とサセプタＳＵの設定温度、炉内圧力を任意に変更しながらエピタキシャル成長を行うことで、ＳｉＣ基板ＳＢ１上に、バッファ層（第１エピタキシャル層）ＢＦ１およびドリフト層（第２エピタキシャル層）ＥＰ１を所望の不純物濃度および膜厚にて順番に形成する。 By performing epitaxial growth while arbitrarily changing the flow rate of these gases, the set temperature of the susceptor SU, and the pressure inside the furnace, the buffer layer (first epitaxial layer) BF1 and the drift layer (second epitaxial layer) are formed on the SiC substrate SB1. ) EP1 is sequentially formed at a desired impurity concentration and film thickness.

バッファ層ＢＦ１およびドリフト層ＥＰ１を全て形成した後、原料ガスの供給を停止し、炉内に水素を導入しつつ、サセプタＳＵを冷却する。サセプタＳＵの温度が十分下がった後、水素の導入を停止し、炉内を排気した後、サセプタＳＵを取り出す。これにより、ＳｉＣ基板ＳＢ１上にバッファ層ＢＦ１およびドリフト層ＥＰ１を有する炭化ケイ素積層基板４０が完成する。 After forming all of the buffer layer BF1 and the drift layer EP1, the supply of the raw material gas is stopped, and the susceptor SU is cooled while introducing hydrogen into the furnace. After the temperature of the susceptor SU has dropped sufficiently, the introduction of hydrogen is stopped, the inside of the furnace is exhausted, and then the susceptor SU is taken out. As a result, the silicon carbide laminated substrate 40 having the buffer layer BF1 and the drift layer EP1 on the SiC substrate SB1 is completed.

なお、本実施の形態の形態では、図６に示す縦型のＣＶＤ装置ＣＤを用いる場合を例に説明したが、基板に対して横からガス供給する横型のＣＶＤ装置であってもよい。 In the embodiment of the present embodiment, the case where the vertical CVD apparatus CD shown in FIG. 6 is used has been described as an example, but a horizontal CVD apparatus that supplies gas to the substrate from the side may also be used.

次に、図示は省略するが、ドリフト層ＥＰ１の上面上に、マスクを形成する。マスクはターミネーション領域のドリフト層ＥＰ１の上面の一部を露出する膜である。マスクの材料には、例えばＳｉＯ２（酸化シリコン）またはフォトレジストなどを用いる。続いて、ターミネーション領域のドリフト層ＥＰ１に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、ターミネーション領域のドリフト層ＥＰ１の上面に、ｐ型の半導体領域であるＪＴＥ領域（図示しない。図１に示すＪＴＥ領域８５参照）を形成する。ＪＴＥ領域のドリフト層ＥＰ１の上面からの深さは、例えば０．５〜２．０μｍ程度である。また、ＪＴＥ領域の不純物濃度は、例えば１×１０１６〜５×１０１９ｃｍ−３である。 Next, although not shown, a mask is formed on the upper surface of the drift layer EP1. The mask is a film that exposes a part of the upper surface of the drift layer EP1 in the termination region. For the mask material, for example, SiO 2 (silicon oxide) or photoresist is used. Subsequently, a p-type impurity (for example, aluminum (Al)) is ion-implanted into the drift layer EP1 in the termination region. As a result, a JTE region (not shown, see JTE region 85 shown in FIG. 1), which is a p-type semiconductor region, is formed on the upper surface of the drift layer EP1 in the termination region. The depth of the drift layer EP1 in the JTE region from the upper surface is, for example, about 0.5 to 2.0 μm. The impurity concentration in the JTE region is, for example, 1 × 10 16 to 5 × 10 19 cm -3 .

次に、図７に示すように、前記マスクを除去した後、ドリフト層ＥＰ１の上面上に、マスク１７を形成する。マスク１７は素子領域６５のドリフト層ＥＰ１の上面の複数の箇所を露出する膜である。マスク１７の厚さは、例えば１．０〜５．０μｍ程度である。マスク１７の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。 Next, as shown in FIG. 7, after removing the mask, the mask 17 is formed on the upper surface of the drift layer EP1. The mask 17 is a film that exposes a plurality of locations on the upper surface of the drift layer EP1 in the element region 65. The thickness of the mask 17 is, for example, about 1.0 to 5.0 μm. As the material of the mask 17, for example, SiO 2 or photoresist is used.

次に、上部にマスク１７が形成されたドリフト層ＥＰ１に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域６５のドリフト層ＥＰ１の上面に、ｐ型の半導体領域であるウェル領域８０を複数形成する。ウェル領域８０のドリフト層ＥＰ１の上面からの深さは、例えば０．５〜２．０μｍ程度である。また、ウェル領域８０の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３である。 Next, a p-type impurity (for example, aluminum (Al)) is ion-implanted into the drift layer EP1 having the mask 17 formed on the upper portion. As a result, a plurality of well regions 80, which are p-type semiconductor regions, are formed on the upper surface of the drift layer EP1 of the element region 65. The depth of the drift layer EP1 of the well region 80 from the upper surface is, for example, about 0.5 to 2.0 μm. The impurity concentration in the well region 80 is, for example, 1 × 10 16 to 1 × 10 19 cm -3 .

次に、図８に示すように、マスク１７を除去した後、ドリフト層ＥＰ１の上面上に、マスク１２を形成する。マスク１２の厚さは、例えば０．５〜２．０μｍ程度である。マスク１２の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。 Next, as shown in FIG. 8, after removing the mask 17, the mask 12 is formed on the upper surface of the drift layer EP1. The thickness of the mask 12 is, for example, about 0.5 to 2.0 μm. As the material of the mask 12, for example, SiO 2 or photoresist is used.

次に、上部にマスク１２が形成されたドリフト層ＥＰ１に対し、ｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、素子領域６５のドリフト層ＥＰ１の上面に、ｎ＋型の半導体領域であるソース領域８１を複数形成する。各ソース領域８１は、ウェル領域８０の平面視における中央部に形成する。各ソース領域８１のドリフト層ＥＰ１の上面からの深さは、例えば０．０５〜１．０μｍ程度である。また、ソース領域８１の不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３である。 Next, an n-type impurity (for example, nitrogen (N)) is ion-implanted into the drift layer EP1 having the mask 12 formed on the upper portion. As a result, a plurality of source regions 81, which are n + type semiconductor regions, are formed on the upper surface of the drift layer EP1 of the element region 65. Each source region 81 is formed in the central portion of the well region 80 in a plan view. The depth of each source region 81 from the upper surface of the drift layer EP1 is, for example, about 0.05 to 1.0 μm. The impurity concentration in the source region 81 is, for example, 1 × 10 18 to 1 × 10 20 cm -3 .

次に、図９に示すように、マスク１２を除去した後、ドリフト層ＥＰ１の上面上に、マスク１３を形成する。マスク１３の厚さは、例えば０．５〜２．０μｍ程度である。マスク１３の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。 Next, as shown in FIG. 9, after removing the mask 12, the mask 13 is formed on the upper surface of the drift layer EP1. The thickness of the mask 13 is, for example, about 0.5 to 2.0 μm. As the material of the mask 13, for example, SiO 2 or photoresist is used.

次に、上部にマスク１３が形成されたドリフト層ＥＰ１に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域６５のドリフト層ＥＰ１の上面にｐ＋型の半導体領域である第１コンタクト領域８２を複数形成し、ターミネーション領域のドリフト層ＥＰ１の上面にｐ＋型の半導体領域である第２コンタクト領域（図示しない。図１に示す第２コンタクト領域８３参照）を形成する。各第１コンタクト領域８２は、各ソース領域８１の平面視における中央部に形成する。第２コンタクト領域は、ＪＴＥ領域８５の上面に形成する。平面視において、第２コンタクト領域は矩形の環状構造を有し、素子領域６５を囲むように形成される。 Next, a p-type impurity (for example, aluminum (Al)) is ion-implanted into the drift layer EP1 having the mask 13 formed on the upper portion. Thereby, the first contact region 82 is a semiconductor region of p + -type plurality formed on the upper surface of the drift layer EP1 of the device region 65, the second is a p + -type semiconductor region on the upper surface of the drift layer EP1 of the termination region A contact region (not shown; see second contact region 83 shown in FIG. 1) is formed. Each first contact region 82 is formed in the central portion of each source region 81 in a plan view. The second contact region is formed on the upper surface of the JTE region 85. In plan view, the second contact region has a rectangular annular structure and is formed so as to surround the element region 65.

第１コンタクト領域８２および第２コンタクト領域の、ドリフト層ＥＰ１の上面からの深さは、例えば０．０５〜２．０μｍ程度である。また、第１コンタクト領域８２と第２コンタクト領域との不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３である。 The depth of the first contact region 82 and the second contact region from the upper surface of the drift layer EP1 is, for example, about 0.05 to 2.0 μm. The impurity concentration between the first contact region 82 and the second contact region is, for example, 1 × 10 18 to 1 × 10 20 cm -3 .

次に、図１０に示すように、マスク１３を除去した後、ドリフト層ＥＰ１の上面上に、マスク１４を形成する。マスク１４の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。ここで、マスク１４は、ＳｉＣ基板ＳＢ１の裏面に注入するｎ型不純物がＳｉＣ基板ＳＢ１の表面側に回り込んで、ドリフト層ＥＰ１にｎ型不純物が混入するのを防ぐための保護膜である。その後、ＳｉＣ基板ＳＢ１の裏面にｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、ＳｉＣ基板ＳＢ１の裏面にｎ＋型の半導体領域であるドレイン領域８４を形成する。ドレイン領域８４の、ＳｉＣ基板ＳＢ１の裏面からの深さは、例えば０．０５〜２．０μｍ程度である。またドレイン領域８４の不純物濃度は、１×１０１９〜１×１０２１ｃｍ−３である。 Next, as shown in FIG. 10, after removing the mask 13, the mask 14 is formed on the upper surface of the drift layer EP1. As the material of the mask 14, for example, SiO 2 or photoresist is used. Here, the mask 14 is a protective film for preventing the n-type impurities injected into the back surface of the SiC substrate SB1 from wrapping around to the front surface side of the SiC substrate SB1 and mixing the n-type impurities into the drift layer EP1. Then, an n-type impurity (for example, nitrogen (N)) is ion-implanted into the back surface of the SiC substrate SB1. As a result, a drain region 84, which is an n + type semiconductor region, is formed on the back surface of the SiC substrate SB1. The depth of the drain region 84 from the back surface of the SiC substrate SB1 is, for example, about 0.05 to 2.0 μm. The impurity concentration in the drain region 84 is 1 × 10 19 to 1 × 10 21 cm -3 .

次に、図示は省略するが、全てのマスクを除去し、ドリフト層ＥＰ１の上面およびＳｉＣ基板ＳＢ１裏面のそれぞれに接するように、例えばプラズマＣＶＤ法を用いて炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３〜０．０５μｍ程度である。前記のようにして、炭素（Ｃ）膜によりドリフト層ＥＰ１の上面およびＳｉＣ基板ＳＢ１の裏面を被覆した後、１５００℃以上の温度で、２〜３分程度の熱処理を施す。これにより、ドリフト層ＥＰ１の上面と、ＳｉＣ基板ＳＢ１の裏面にイオン注入した各不純物の活性化を行う。その後、前記炭素（Ｃ）膜を、例えばプラズマ処理により除去する。 Next, although not shown, all masks are removed, and a carbon (C) film is deposited so as to be in contact with the upper surface of the drift layer EP1 and the back surface of the SiC substrate SB1 by using, for example, a plasma CVD method. The thickness of the carbon (C) film is, for example, about 0.03 to 0.05 μm. As described above, the upper surface of the drift layer EP1 and the back surface of the SiC substrate SB1 are covered with the carbon (C) film, and then heat treatment is performed at a temperature of 1500 ° C. or higher for about 2 to 3 minutes. As a result, each impurity ion-implanted into the upper surface of the drift layer EP1 and the back surface of the SiC substrate SB1 is activated. Then, the carbon (C) film is removed by, for example, plasma treatment.

次に、図１１に示すように、図１０の構成でドリフト層ＥＰ１の上面上に、絶縁膜８９およびｎ型の多結晶Ｓｉ膜を順に形成した後、多結晶Ｓｉ膜上にマスク１５を形成する。絶縁膜８９および多結晶Ｓｉ膜は、例えばＣＶＤ法により形成する。マスク１５は、ドリフト層ＥＰ１の上面において隣り合う第１コンタクト領域８２同士の間に形成する。続いて、マスク１５を用いたドライエッチング法により、多結晶Ｓｉ膜を加工することで、多結晶Ｓｉ膜からなるゲート電極９２を形成する。絶縁膜８９の厚さは、例えば０．０５〜０．１５μｍ程度である。ゲート電極９２の厚さは、例えば、０．２〜０．５μｍ程度である。 Next, as shown in FIG. 11, the insulating film 89 and the n-type polycrystalline Si film are sequentially formed on the upper surface of the drift layer EP1 with the configuration of FIG. 10, and then the mask 15 is formed on the polycrystalline Si film. To do. The insulating film 89 and the polycrystalline Si film are formed by, for example, a CVD method. The mask 15 is formed between the adjacent first contact regions 82 on the upper surface of the drift layer EP1. Subsequently, the polycrystalline Si film is processed by a dry etching method using the mask 15 to form the gate electrode 92 made of the polycrystalline Si film. The thickness of the insulating film 89 is, for example, about 0.05 to 0.15 μm. The thickness of the gate electrode 92 is, for example, about 0.2 to 0.5 μm.

次に、図１２に示すように、マスク１５を除去した後、ドリフト層ＥＰ１の上面上に、ゲート電極９２および絶縁膜８９を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜９３を形成する。その後、マスク１６を用いて、層間絶縁膜９３および絶縁膜８９をドライエッチング法により加工することで（エッチング工程で）、ドリフト層ＥＰ１の上面を露出させる。 Next, as shown in FIG. 12, after removing the mask 15, an interlayer insulating film 93 is formed on the upper surface of the drift layer EP1 so as to cover the gate electrode 92 and the insulating film 89, for example, by a plasma CVD method. Then, using the mask 16, the interlayer insulating film 93 and the insulating film 89 are processed by a dry etching method (in the etching step) to expose the upper surface of the drift layer EP1.

これにより、素子領域６５において、絶縁膜８９からなるゲート絶縁膜９１をゲート電極９２および層間絶縁膜９３の直下に形成する。また、前記エッチング工程により、素子領域６５の層間絶縁膜９３には、ソース領域８１の一部および第１コンタクト領域８２のそれぞれの上面が露出する開口部６８が層間絶縁膜９３に形成され、ターミネーション領域の層間絶縁膜９３には、第２コンタクト領域（図示せず）の上面の一部が露出する開口部（図示せず）が形成される。 As a result, in the element region 65, the gate insulating film 91 made of the insulating film 89 is formed directly under the gate electrode 92 and the interlayer insulating film 93. Further, by the etching step, in the interlayer insulating film 93 of the element region 65, an opening 68 in which a part of the source region 81 and the upper surface of each of the first contact region 82 are exposed is formed in the interlayer insulating film 93 and termination. The interlayer insulating film 93 of the region is formed with an opening (not shown) in which a part of the upper surface of the second contact region (not shown) is exposed.

以上により、ＭＯＳＦＥＴの最小単位構造であるユニットセル７０が複数形成される。複数のユニットセル７０のそれぞれは、互いに隣接するウェル領域８０、ソース領域８１および第１コンタクト領域８２と、当該ウェル領域８０の直上にゲート絶縁膜９１を介して形成されたゲート電極９２とを有している。 As described above, a plurality of unit cells 70, which is the smallest unit structure of the MOSFET, are formed. Each of the plurality of unit cells 70 has a well region 80, a source region 81, and a first contact region 82 adjacent to each other, and a gate electrode 92 formed directly above the well region 80 via a gate insulating film 91. are doing.

次に、図１３に示すように、マスク１６を除去した後、素子領域６５の開口部６８の底部にシリサイド層９５を形成し、ターミネーション領域６７の開口部の底面にシリサイド層（図示せず）を形成する。 Next, as shown in FIG. 13, after removing the mask 16, a silicide layer 95 is formed at the bottom of the opening 68 of the element region 65, and a silicide layer (not shown) is formed at the bottom of the opening of the termination region 67. To form.

シリサイド層９５を形成する際には、まず、露出しているドリフト層ＥＰ１を覆うように、例えばスパッタリング法により第１金属（例えばニッケル（Ｎｉ））膜を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、素子領域６５の開口部６８の底面において、第１金属膜とドリフト層ＥＰ１とを反応させて、例えばニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層９５を形成する。この工程により、ターミネーション領域６７の開口部の底面にもシリサイド層が形成される。 When forming the silicide layer 95, first, a first metal (for example, nickel (Ni)) film is deposited so as to cover the exposed drift layer EP1 by, for example, a sputtering method. The thickness of the first metal film is, for example, about 0.05 μm. Subsequently, by performing a silicidizing heat treatment at 600 to 1000 ° C., the first metal film and the drift layer EP1 are reacted at the bottom surface of the opening 68 of the element region 65, and the silicide is made of, for example, nickel silicide (NiSi). Form layer 95. By this step, a silicide layer is also formed on the bottom surface of the opening of the termination region 67.

次に、図１４に示すように、シリサイド層９５に達する開口部６８、ターミネーション領域６７のシリサイド層に達する開口部（図示せず）、およびゲート電極９２に達する開口部（図示せず）のそれぞれの内部を埋め込むように、層間絶縁膜９３上に、第２金属（例えばチタン（Ｔｉ））膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順に積層する。アルミニウム（Ａｌ）膜の厚さは、例えば１．０μｍ以上が好ましい。続いて、前記の第２金属膜、窒化チタン膜およびアルミニウム膜からなる積層膜を加工することにより、当該積層膜からなるコンタクトプラグ９４、ソース配線用電極９６およびゲート配線用電極（図示せず）を形成する。 Next, as shown in FIG. 14, the opening 68 reaching the VDD layer 95, the opening reaching the VDD layer of the termination region 67 (not shown), and the opening reaching the gate electrode 92 (not shown), respectively. A second metal (for example, titanium (Ti)) film, a titanium nitride (TiN) film, and an aluminum (Al) film are laminated in this order on the interlayer insulating film 93 so as to embed the inside of the structure. The thickness of the aluminum (Al) film is preferably 1.0 μm or more, for example. Subsequently, by processing the laminated film made of the second metal film, the titanium nitride film, and the aluminum film, the contact plug 94 made of the laminated film, the source wiring electrode 96, and the gate wiring electrode (not shown). To form.

ソース配線用電極９６またはゲート配線用電極（図示せず）は層間絶縁膜９３上の前記積層膜からなり、コンタクトプラグ９４は開口部６８内の前記積層膜からなる。ソース配線用電極９６はシリサイド層９５を介して第１コンタクト領域８２に対してオーミック性を有するように電気的に接続されている。また、図１に示すターミネーション領域６７では、ソース配線用電極９６はシリサイド層９５を介して第２コンタクト領域（図示せず）に接続されている。また、ゲート配線用電極（図示せず）は、ゲート電極９２と電気的に接続されている。 The source wiring electrode 96 or the gate wiring electrode (not shown) is made of the laminated film on the interlayer insulating film 93, and the contact plug 94 is made of the laminated film in the opening 68. The source wiring electrode 96 is electrically connected to the first contact region 82 via a silicide layer 95 so as to have ohmic properties. Further, in the termination region 67 shown in FIG. 1, the source wiring electrode 96 is connected to the second contact region (not shown) via the silicide layer 95. Further, the gate wiring electrode (not shown) is electrically connected to the gate electrode 92.

次に、ＳｉＯ２膜またはポリイミド膜からなる絶縁膜をゲート配線用電極（図示せず）およびソース配線用電極９６を覆うように成膜し、当該絶縁膜を加工してパッシベーション膜（図示せず）を形成する。パッシベーション膜は、ターミネーション領域６７を覆い、素子領域６５において開口している。 Next, an insulating film made of a SiO 2 film or a polyimide film is formed so as to cover the gate wiring electrode (not shown) and the source wiring electrode 96, and the insulating film is processed to form a passivation film (not shown). ) Is formed. The passivation film covers the termination region 67 and is open in the element region 65.

次に、ＳｉＣ基板ＳＢ１の裏面に、例えばスパッタリング法により第３金属膜を成膜し、レーザーシリサイド化熱処理を施すことにより、第３金属膜とＳｉＣ基板ＳＢ１とを反応させて、第３シリサイド層１００を形成する。第３シリサイド層１００は、ドレイン領域８４の下面と接している。第３金属膜の厚さは、例えば０．１μｍ程度である。続いて、第３シリサイド層１００の底面を覆うように、ドレイン配線用電極９０を形成する。ドレイン配線用電極９０は、第３シリサイド層１００側から順にチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を積層して形成した０．５〜１μｍの積層膜により構成される。 Next, a third metal film is formed on the back surface of the SiC substrate SB1 by, for example, a sputtering method, and a laser silicidizing heat treatment is performed to cause the third metal film and the SiC substrate SB1 to react with each other to form a third metal film. Form 100. The third silicide layer 100 is in contact with the lower surface of the drain region 84. The thickness of the third metal film is, for example, about 0.1 μm. Subsequently, the drain wiring electrode 90 is formed so as to cover the bottom surface of the third VDD layer 100. The drain wiring electrode 90 is composed of a 0.5 to 1 μm laminated film formed by laminating a titanium (Ti) film, a nickel (Ni) film, and a gold (Au) film in this order from the third VDD layer 100 side. ..

その後、ＳｉＣ基板ＳＢ１を含む炭化ケイ素積層基板４０をダイシング工程により切削することで個片化し、半導体チップＣＨＰ１を得る。以上により、図１〜図３に示すＳｉＣＭＯＳＦＥＴを含む本実施の形態の半導体チップＣＨＰ１が完成する。 Then, the silicon carbide laminated substrate 40 including the SiC substrate SB1 is cut into pieces by a dicing step to obtain a semiconductor chip CHP1. As described above, the semiconductor chip CHP1 of the present embodiment including the SiC MOSFET shown in FIGS. 1 to 3 is completed.

＜検討例の説明＞
次に、本願発明者が検討した検討例の炭化ケイ素積層基板５０について、図１５〜図１８を用いて説明する。図１５は、検討例の炭化ケイ素積層基板５０の断面図および平面図である。図１６は、検討例の炭化ケイ素積層基板５０において、基板面内の位置と不純物濃度との関係を示すグラフである。図１７は、検討例の炭化ケイ素積層基板５０において、基板中心の位置Ｏにおける厚さ方向の位置と不純物濃度との関係を示すグラフである。図１８は、検討例の炭化ケイ素積層基板５０において、基板端の位置Ｘａにおける厚さ方向の位置と不純物濃度との関係を示すグラフである。 <Explanation of study examples>
Next, the silicon carbide laminated substrate 50 of the study example examined by the inventor of the present application will be described with reference to FIGS. 15 to 18. FIG. 15 is a cross-sectional view and a plan view of the silicon carbide laminated substrate 50 of the study example. FIG. 16 is a graph showing the relationship between the position in the substrate surface and the impurity concentration in the silicon carbide laminated substrate 50 of the study example. FIG. 17 is a graph showing the relationship between the position in the thickness direction at the position O at the center of the substrate and the impurity concentration in the silicon carbide laminated substrate 50 of the study example. FIG. 18 is a graph showing the relationship between the position in the thickness direction and the impurity concentration at the position Xa at the edge of the substrate in the silicon carbide laminated substrate 50 of the study example.

図１５の断面図に示すように、検討例の炭化ケイ素積層基板５０は、ＳｉＣ基板ＳＢ１と、ＳｉＣ基板ＳＢ１上に形成されたバッファ層ＢＦ１０１と、バッファ層ＢＦ１０１上に形成されたドリフト層ＥＰ１と、により構成されている。以下、検討例の炭化ケイ素積層基板５０の厚さ方向の位置を、位置Ｚ１，Ｚ２，Ｚ３，Ｚ４，Ｚ５により表す。位置Ｚ１は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１０１側端部を表す。位置Ｚ２は、バッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部を表す。位置Ｚ３は、バッファ層ＢＦ１０１の厚さ方向中央部を表す。位置Ｚ４は、バッファ層ＢＦ１０１のドリフト層ＥＰ１側端部を表す。位置Ｚ５は、ドリフト層ＥＰ１のバッファ層ＢＦ１０１側端部を表す。ここで、「端部」は、厚さ方向における端部を指す。 As shown in the cross-sectional view of FIG. 15, the silicon carbide laminated substrate 50 of the study example includes the SiC substrate SB1, the buffer layer BF101 formed on the SiC substrate SB1, and the drift layer EP1 formed on the buffer layer BF101. , Consists of. Hereinafter, the positions of the silicon carbide laminated substrate 50 of the study example in the thickness direction are represented by positions Z1, Z2, Z3, Z4, Z5. The position Z1 represents the end portion of the SiC substrate SB1 on the buffer layer BF101 side. The position Z2 represents the end portion of the buffer layer BF101 on the side of the SiC substrate SB1. The position Z3 represents the central portion of the buffer layer BF101 in the thickness direction. The position Z4 represents the end of the buffer layer BF101 on the drift layer EP1 side. Position Z5 represents the end of the drift layer EP1 on the buffer layer BF101 side. Here, the "end" refers to the end in the thickness direction.

また、図１５の平面図に示すように、検討例の炭化ケイ素積層基板５０の主面を円とみなした場合の、炭化ケイ素積層基板５０の径方向の位置を、位置Ｏ，Ｘａ，Ｘｂにより表す。位置Ｏは、炭化ケイ素積層基板５０の主面の中心を表す（以下、基板中心Ｏとする）。位置Ｘａ，Ｘｂは、夫々、基板中心Ｏを通る直線上の点であって、炭化ケイ素積層基板５０の径方向端部を表す（以下、基板端Ｘａ，Ｘｂとする）。ここで、径方向とは、炭化ケイ素積層基板５０の主面に平行で、基板中心Ｏを通って、基板中心Ｏから基板の端部へ向かう方向をいう。なお、炭化ケイ素積層基板の不純物濃度の面内分布は、基板中心Ｏを通る直線上の分布が最も大きい。そのため、以下、炭化ケイ素積層基板の不純物濃度の面内分布は、基板中心Ｏを通る直線上の分布を例として説明する。 Further, as shown in the plan view of FIG. 15, when the main surface of the silicon carbide laminated substrate 50 of the study example is regarded as a circle, the radial position of the silicon carbide laminated substrate 50 is determined by the positions O, Xa, and Xb. Represent. The position O represents the center of the main surface of the silicon carbide laminated substrate 50 (hereinafter, referred to as the substrate center O). The positions Xa and Xb are points on a straight line passing through the center O of the substrate, respectively, and represent the radial ends of the silicon carbide laminated substrate 50 (hereinafter, referred to as the substrate ends Xa and Xb). Here, the radial direction means a direction parallel to the main surface of the silicon carbide laminated substrate 50, passing through the substrate center O, and going from the substrate center O to the end portion of the substrate. The in-plane distribution of the impurity concentration of the silicon carbide laminated substrate is the largest on a straight line passing through the center O of the substrate. Therefore, the in-plane distribution of the impurity concentration of the silicon carbide laminated substrate will be described below by taking the distribution on a straight line passing through the center O of the substrate as an example.

また、図１５の平面図には、検討例の炭化ケイ素積層基板５０上に素子が形成された後に、円板状の炭化ケイ素積層基板５０に対してダイシング（個片化）工程を行って得られる半導体チップＣＨＰ１０１を模式的に示している。また、図１５の平面図に示すように、位置Ｘａ，Ｘｂは、炭化ケイ素積層基板５０の径方向端部から５ｍｍ〜１０ｍｍ程度内側の点であり、炭化ケイ素積層基板５０が前記ダイシング工程により半導体チップＣＨＰ１０１として個片化される領域（半導体チップ取得領域）の径方向端部を意味する。すなわち、炭化ケイ素積層基板５０の位置Ｘａ，Ｘｂよりも外側の領域は、前記ダイシング工程により切断されて半導体チップＣＨＰ１０１として使用されない部分である。 Further, in the plan view of FIG. 15, after the element is formed on the silicon carbide laminated substrate 50 of the study example, the disc-shaped silicon carbide laminated substrate 50 is subjected to a dicing (individualization) step. The semiconductor chip CHP101 to be used is schematically shown. Further, as shown in the plan view of FIG. 15, the positions Xa and Xb are points inside about 5 mm to 10 mm from the radial end of the silicon carbide laminated substrate 50, and the silicon carbide laminated substrate 50 is a semiconductor by the dicing step. It means the radial end portion of the region (semiconductor chip acquisition region) that is fragmented as the chip CHP101. That is, the region outside the positions Xa and Xb of the silicon carbide laminated substrate 50 is a portion that is cut by the dicing step and is not used as the semiconductor chip CHP101.

まず、検討例の炭化ケイ素積層基板５０に含まれるＳｉＣ基板ＳＢ１、バッファ層ＢＦ１０１およびドリフト層ＥＰ１の、径方向の位置と不純物濃度との関係について説明する。図１６に示すグラフの横軸は、炭化ケイ素積層基板５０の径方向を示し、縦軸の「濃度」は、不純物濃度（ここではｎ型不純物の濃度）を示している。このグラフでは、炭化ケイ素積層基板５０において、ＳｉＣ基板ＳＢ１、バッファ層ＢＦ１０１およびドリフト層ＥＰ１のそれぞれの不純物濃度のみを示し、他のコンタクト領域、ウェル領域、ソース領域およびドレイン領域などが形成された箇所の不純物濃度については表示していない。 First, the relationship between the radial positions of the SiC substrate SB1, the buffer layer BF101, and the drift layer EP1 contained in the silicon carbide laminated substrate 50 of the study example and the impurity concentration will be described. The horizontal axis of the graph shown in FIG. 16 indicates the radial direction of the silicon carbide laminated substrate 50, and the vertical axis “concentration” indicates the impurity concentration (here, the concentration of n-type impurities). In this graph, in the silicon carbide laminated substrate 50, only the impurity concentrations of the SiC substrate SB1, the buffer layer BF101, and the drift layer EP1 are shown, and other contact regions, well regions, source regions, drain regions, and the like are formed. Impurity concentration is not shown.

図１６に示すように、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１０１側端部（位置Ｚ１）において、不純物濃度は、面内で一定ではない。すなわち、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１０１側端部（位置Ｚ１）において、不純物濃度は、ＳｉＣ基板ＳＢ１の基板中心Ｏが最も大きく、基板端Ｘａおよび基板端Ｘｂに向かうに従って徐々に減少し、基板端Ｘａおよび基板端Ｘｂが最も小さいという分布になっている。 As shown in FIG. 16, at the buffer layer BF101 side end (position Z1) of the SiC substrate SB1, the impurity concentration is not constant in the plane. That is, at the buffer layer BF101 side end (position Z1) of the SiC substrate SB1, the impurity concentration is highest at the substrate center O of the SiC substrate SB1 and gradually decreases toward the substrate edge Xa and the substrate edge Xb, and gradually decreases toward the substrate edge Xb. The distribution is such that Xa and the substrate edge Xb are the smallest.

それに対して、検討例のバッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）、バッファ層ＢＦ１０１の厚さ方向中央部（位置Ｚ３）、バッファ層ＢＦ１０１のドリフト層ＥＰ１側端部（位置Ｚ４）の夫々において、不純物濃度は、面内で一定であり、すなわち、炭化ケイ素積層基板５０の基板中心Ｏから基板端Ｘａ，Ｘｂに至るまで一定である。また、ドリフト層ＥＰ１のバッファ層ＢＦ１０１側端部（位置Ｚ５）においても、不純物濃度は、炭化ケイ素積層基板５０の基板中心Ｏから基板端Ｘａ，Ｘｂに至るまで一定である。 On the other hand, the SiC substrate SB1 side end (position Z2) of the buffer layer BF101 of the study example, the thickness direction center part (position Z3) of the buffer layer BF101, and the drift layer EP1 side end (position Z4) of the buffer layer BF101. In each of the above, the impurity concentration is constant in the plane, that is, from the substrate center O of the silicon carbide laminated substrate 50 to the substrate edges Xa and Xb. Further, also in the buffer layer BF101 side end portion (position Z5) of the drift layer EP1, the impurity concentration is constant from the substrate center O of the silicon carbide laminated substrate 50 to the substrate edges Xa and Xb.

なお、図１６において、基板中心ＯにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差を濃度差Ｄ１０１ｏと、基板端ＸａにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差を濃度差Ｄ１０１ａと、基板端ＸｂにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差を濃度差Ｄ１０１ｂと、夫々、表している。 In FIG. 16, the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF101 at the substrate center O is defined as the density difference D101o, and the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF101 at the substrate edge Xa is defined as the density difference D101a. The difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF101 at the substrate edge Xb is represented by the density difference D101b, respectively.

続いて、検討例の炭化ケイ素積層基板５０に含まれるＳｉＣ基板ＳＢ１、バッファ層ＢＦ１０１およびドリフト層ＥＰ１の、厚さ方向の位置と不純物濃度との関係について説明する。 Next, the relationship between the positions of the SiC substrate SB1, the buffer layer BF101, and the drift layer EP1 contained in the silicon carbide laminated substrate 50 of the study example in the thickness direction and the impurity concentration will be described.

まず、検討例の炭化ケイ素積層基板５０の基板中心Ｏにおいて比較する。図１７に示すように、炭化ケイ素積層基板５０の基板中心Ｏにおいて、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１０１側端部（位置Ｚ１）の不純物濃度は、濃度Ｃｏｓ（例えば５×１０１８ｃｍ−３）である。次に、炭化ケイ素積層基板５０の基板中心Ｏにおいて、バッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度は、濃度Ｃｏｂｓ１０１（例えば３．５×１０１８ｃｍ−３）である。すなわち、基板中心ＯにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差Ｄ１０１ｏは、１．５×１０１８ｃｍ−３である。 First, a comparison is made at the substrate center O of the silicon carbide laminated substrate 50 of the study example. As shown in FIG. 17, at the substrate center O of the silicon carbide laminated substrate 50, the impurity concentration at the buffer layer BF101 side end (position Z1) of the SiC substrate SB1 is the concentration Cos (for example, 5 × 10 18 cm -3 ). is there. Next, at the substrate center O of the silicon carbide laminated substrate 50, the impurity concentration of the SiC substrate SB1 side end portion (position Z2) of the buffer layer BF101 is the concentration Cobs101 (for example, 3.5 × 10 18 cm -3 ). That is, the impurity concentration difference D101o between the SiC substrate SB1 and the buffer layer BF101 at the substrate center O is 1.5 × 10 18 cm -3 .

また、炭化ケイ素積層基板５０の基板中心Ｏにおいて、バッファ層ＢＦ１０１のドリフト層ＥＰ１側端部（位置Ｚ４）の不純物濃度は、濃度Ｃｏｂｅ１０１（例えば３×１０１５ｃｍ−３）である。また、ドリフト層ＥＰ１のバッファ層ＢＦ１０１側端部（位置Ｚ５）の不純物濃度は、濃度Ｃｏｅ（例えば３×１０１５ｃｍ−３）である。 Further, at the substrate center O of the silicon carbide laminated substrate 50, the impurity concentration of the drift layer EP1 side end portion (position Z4) of the buffer layer BF101 is the concentration Cobe101 (for example, 3 × 10 15 cm -3 ). The impurity concentration of the buffer layer BF101 side end (position Z5) of the drift layer EP1 is a concentration Coe (for example, 3 × 10 15 cm -3 ).

図１７に示すように、検討例のバッファ層ＢＦ１０１の不純物濃度は、基板中心Ｏにおいて、ＳｉＣ基板ＳＢ１側端部（位置Ｚ２）からドリフト層ＥＰ１側端部（位置Ｚ４）まで、単調に減少している。 As shown in FIG. 17, the impurity concentration of the buffer layer BF101 of the study example monotonically decreases from the SiC substrate SB1 side end (position Z2) to the drift layer EP1 side end (position Z4) at the substrate center O. ing.

続いて、検討例の炭化ケイ素積層基板５０の基板端Ｘａにおいて比較する。図１８に示すように、炭化ケイ素積層基板５０の基板端Ｘａにおいて、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１０１側端部（位置Ｚ１）の不純物濃度は、濃度Ｃａｓ（例えば３×１０１８ｃｍ−３）である。次に、炭化ケイ素積層基板５０の基板端Ｘａにおいて、バッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度は、濃度Ｃａｂｓ１０１（例えば３．５×１０１８ｃｍ−３）である。すなわち、基板端ＸａにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差Ｄ１０１ａは、０．５×１０１８ｃｍ−３である。 Subsequently, a comparison is made at the substrate edge Xa of the silicon carbide laminated substrate 50 of the study example. As shown in FIG. 18, at the substrate end Xa of the silicon carbide laminated substrate 50, the impurity concentration at the buffer layer BF101 side end (position Z1) of the SiC substrate SB1 is the concentration Cas (for example, 3 × 10 18 cm -3 ). is there. Next, at the substrate end Xa of the silicon carbide laminated substrate 50, the impurity concentration of the SiC substrate SB1 side end (position Z2) of the buffer layer BF101 is the concentration Cabs101 (for example, 3.5 × 10 18 cm -3 ). That is, the impurity concentration difference D101a between the SiC substrate SB1 and the buffer layer BF101 at the substrate edge Xa is 0.5 × 10 18 cm -3 .

また、炭化ケイ素積層基板５０の基板端Ｘａにおいて、バッファ層ＢＦ１０１のドリフト層ＥＰ１側端部（位置Ｚ４）の不純物濃度は、濃度Ｃａｂｅ１０１（例えば３×１０１５ｃｍ−３）である。また、ドリフト層ＥＰ１のバッファ層ＢＦ１０１側端部（位置Ｚ５）の不純物濃度は、濃度Ｃａｅ（例えば３×１０１５ｃｍ−３）である。 Further, at the substrate end Xa of the silicon carbide laminated substrate 50, the impurity concentration of the drift layer EP1 side end portion (position Z4) of the buffer layer BF101 is a concentration Cabe101 (for example, 3 × 10 15 cm -3 ). The impurity concentration of the buffer layer BF101 side end (position Z5) of the drift layer EP1 is a concentration Cae (for example, 3 × 10 15 cm -3 ).

図１８に示すように、検討例のバッファ層ＢＦ１０１の不純物濃度は、基板端Ｘａにおいて、ＳｉＣ基板ＳＢ１側端部（位置Ｚ２）からドリフト層ＥＰ１側端部（位置Ｚ４）まで、単調に減少している。 As shown in FIG. 18, the impurity concentration of the buffer layer BF101 of the study example monotonically decreases from the SiC substrate SB1 side end (position Z2) to the drift layer EP1 side end (position Z4) at the substrate end Xa. ing.

なお、図１６に示すように、検討例の炭化ケイ素積層基板５０において、ＳｉＣ基板ＳＢ１、バッファ層ＢＦ１０１およびドリフト層ＥＰ１の不純物濃度は、夫々、基板中心Ｏで対称となっている。そのため、基板端Ｘｂの不純物濃度は、基板端Ｘａの不純物濃度と同じ分布を有しており、その説明を省略する。 As shown in FIG. 16, in the silicon carbide laminated substrate 50 of the study example, the impurity concentrations of the SiC substrate SB1, the buffer layer BF101, and the drift layer EP1 are symmetrical at the substrate center O, respectively. Therefore, the impurity concentration at the substrate edge Xb has the same distribution as the impurity concentration at the substrate edge Xa, and the description thereof will be omitted.

炭化ケイ素を用いたパワーデバイスは、低抵抗のＳｉＣのウエハを下地基板とし、その上にエピタキシャル成長によって所定の厚さと不純物濃度を有するドリフト層を形成する。このドリフト層の内部にｐｎ接合などを初めとする半導体デバイスの基本構造を作り込む。ドリフト層は高抵抗であり、その不純物濃度と厚さはパワーデバイス（ＭＯＳＦＥＴ）の仕様である耐電圧値を満足し且つオン抵抗が極力小さくなるように最適に設計される。ドリフト層を高抵抗にするためには、ドリフト層の不純物濃度は、ＳｉＣ基板の不純物濃度よりも小さくすることが望ましい。 In a power device using silicon carbide, a low-resistance SiC wafer is used as a base substrate, and a drift layer having a predetermined thickness and impurity concentration is formed on the substrate by epitaxial growth. A basic structure of a semiconductor device such as a pn junction is built inside this drift layer. The drift layer has a high resistance, and its impurity concentration and thickness are optimally designed so as to satisfy the withstand voltage value specified in the power device (MOSFET) and to reduce the on-resistance as much as possible. In order to increase the resistance of the drift layer, it is desirable that the impurity concentration of the drift layer is smaller than the impurity concentration of the SiC substrate.

しかし、ＳｉＣ基板とドリフト層との界面において、ＳｉＣ基板の不純物濃度とドリフト層の不純物濃度との差が大きいと、ＳｉＣ基板の格子定数とドリフト層の格子定数との差が大きくなる。その結果、ＳｉＣ基板とドリフト層との格子定数の差が原因となってせん断応力が生じると考えられる。せん断応力が生じた場合には、ミスフィット転位としてのＢＰＤが発生する可能性がある。また、ＢＰＤに由来して積層欠陥が発生する可能性がある。ＳｉＣ基板とドリフト層との界面にＢＰＤやＢＰＤに由来する積層欠陥が形成されると、パワーデバイス（ＭＯＳＦＥＴ）のオン抵抗が増大してしまう。そのため、ＳｉＣ基板とドリフト層との界面においては、ＳｉＣ基板の不純物濃度とドリフト層の不純物濃度との差を小さくすることが望ましい。 However, if the difference between the impurity concentration of the SiC substrate and the impurity concentration of the drift layer is large at the interface between the SiC substrate and the drift layer, the difference between the lattice constant of the SiC substrate and the lattice constant of the drift layer becomes large. As a result, it is considered that shear stress is generated due to the difference in lattice constant between the SiC substrate and the drift layer. When shear stress occurs, BPD as a misfit dislocation may occur. In addition, stacking defects may occur due to BPD. If a stacking defect derived from BPD or BPD is formed at the interface between the SiC substrate and the drift layer, the on-resistance of the power device (MOSFET) increases. Therefore, at the interface between the SiC substrate and the drift layer, it is desirable to reduce the difference between the impurity concentration of the SiC substrate and the impurity concentration of the drift layer.

そこで、ＳｉＣ基板とドリフト層との間に、ＳｉＣ基板よりも不純物濃度が小さく、ドリフト層よりも不純物濃度が大きいバッファ層を形成し、ＳｉＣ基板とバッファ層との界面およびバッファ層とドリフト層との界面のそれぞれにおいて不純物濃度の差を小さくすることが考えられる。バッファ層およびドリフト層は、エピタキシャル成長法により形成することができるので、バッファ層およびドリフト層の不純物濃度を任意に設定することができる。一方、ＳｉＣ基板は、インゴットを切断してＳｉＣウエハとして形成されるが、インゴットを成長させる際に不純物濃度を制御することが難しい。そのため、ＳｉＣ基板ＳＢ１の基板面内において、不純物濃度は一定とはならずに大きな分布を持つ。従って、バッファ層のＳｉＣ基板側の不純物濃度を適切に設定し、ＳｉＣ基板とバッファ層との不純物濃度の差を小さくすることが望まれる。 Therefore, a buffer layer having a lower impurity concentration than the SiC substrate and a higher impurity concentration than the drift layer is formed between the SiC substrate and the drift layer, and the interface between the SiC substrate and the buffer layer and the buffer layer and the drift layer are formed. It is conceivable to reduce the difference in impurity concentration at each of the interfaces. Since the buffer layer and the drift layer can be formed by the epitaxial growth method, the impurity concentrations of the buffer layer and the drift layer can be arbitrarily set. On the other hand, the SiC substrate is formed as a SiC wafer by cutting the ingot, but it is difficult to control the impurity concentration when the ingot is grown. Therefore, the impurity concentration is not constant and has a large distribution in the substrate surface of the SiC substrate SB1. Therefore, it is desired to appropriately set the impurity concentration on the SiC substrate side of the buffer layer to reduce the difference in impurity concentration between the SiC substrate and the buffer layer.

そこで、本願発明者は、検討例の炭化ケイ素積層基板５０において、ＳｉＣ基板ＳＢ１の面内の不純物濃度を測定し、その不純物濃度を基板面内で平均した値を、バッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度として採用し、バッファ層ＢＦ１０１を形成することを検討した。ＳｉＣ基板ＳＢ１の基板面内における、不純物濃度が大きい領域および不純物濃度が小さい領域の夫々の面積を考慮すると、不純物濃度の平均値として面積加重平均を採用することが好適である。 Therefore, the inventor of the present application measured the in-plane impurity concentration of the SiC substrate SB1 in the silicon carbide laminated substrate 50 of the study example, and averaged the impurity concentration in the substrate surface to obtain the value obtained by averaging the impurity concentration in the substrate SB1 of the buffer layer BF101. It was examined to form the buffer layer BF101 by adopting it as the impurity concentration of the side end portion (position Z2). Considering the areas of the region where the impurity concentration is high and the region where the impurity concentration is low in the substrate surface of the SiC substrate SB1, it is preferable to adopt an area weighted average as the average value of the impurity concentration.

バッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度の具体的な算出方法を以下に述べる。図１６〜図１８に示すように、ＳｉＣ基板ＳＢ１の面内の不純物濃度の最大値が、５×１０１８ｃｍ−３（基板中心Ｏの不純物濃度Ｃｏｓ）、ＳｉＣ基板ＳＢ１の面内の不純物濃度の最小値が、３×１０１８ｃｍ−３（基板端Ｘａの不純物濃度Ｃａｓ）である。ここで、ＳｉＣ基板の全面積のうち、最大値の９０％以上の不純物濃度である部分の面積の割合が２５％であるとすると、ＳｉＣ基板の不純物濃度の面積加重平均は、０．２５×（５×１０１８ｃｍ−３）＋０．７５×（３×１０１８ｃｍ−３）＝３．５×１０１８ｃｍ−３と算出することができる。 A specific method for calculating the impurity concentration of the SiC substrate SB1 side end (position Z2) of the buffer layer BF101 will be described below. As shown in FIGS. 16 to 18, the maximum in-plane impurity concentration of the SiC substrate SB1 is 5 × 10 18 cm -3 (impurity concentration Cos in the substrate center O), and the in-plane impurity concentration of the SiC substrate SB1. The minimum value of is 3 × 10 18 cm -3 (impurity concentration Cas at the edge of the substrate Xa). Here, assuming that the ratio of the area of the portion having the impurity concentration of 90% or more of the maximum value to the total area of the SiC substrate is 25%, the area-weighted average of the impurity concentration of the SiC substrate is 0.25 ×. It can be calculated as (5 × 10 18 cm -3 ) + 0.75 × (3 × 10 18 cm -3 ) = 3.5 × 10 18 cm -3.

そのため、検討例の炭化ケイ素積層基板５０では、バッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度を、基板面内で一定値の３．５×１０１８ｃｍ−３とする。すなわち、バッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）において、基板中心Ｏの不純物濃度Ｃｏｂｓ１０１および基板端Ｘａの不純物濃度Ｃａｂｓ１０１は、いずれも３．５×１０１８ｃｍ−３である。 Therefore, in the silicon carbide laminated substrate 50 of the study example, the impurity concentration of the SiC substrate SB1 side end portion (position Z2) of the buffer layer BF101 is set to a constant value of 3.5 × 10 18 cm -3 in the substrate surface. That is, at the SiC substrate SB1 side end (position Z2) of the buffer layer BF101, the impurity concentration Cobs101 at the substrate center O and the impurity concentration Cabs101 at the substrate edge Xa are both 3.5 × 10 18 cm -3 .

以上のように、検討例の炭化ケイ素積層基板５０では、ＳｉＣ基板ＳＢ１の不純物濃度を基板面内で平均した値を、バッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度として採用することで、基板面内全体でＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度の差を小さくすることができる。 As described above, in the silicon carbide laminated substrate 50 of the study example, the value obtained by averaging the impurity concentrations of the SiC substrate SB1 in the substrate surface is adopted as the impurity concentration of the SiC substrate SB1 side end (position Z2) of the buffer layer BF101. By doing so, the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF101 can be reduced in the entire substrate surface.

しかしながら、図１６に示すように、検討例の炭化ケイ素積層基板５０では、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度の差が基板面内の位置によって異なる。特に、検討例の炭化ケイ素積層基板５０では、ＳｉＣ基板ＳＢ１面内の不純物濃度の分布が大きい場合、基板面内全体としてはＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度の差を小さくすることができても、局所的にはＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度の差が大きい部分が生じる。 However, as shown in FIG. 16, in the silicon carbide laminated substrate 50 of the study example, the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF101 differs depending on the position in the substrate surface. In particular, in the silicon carbide laminated substrate 50 of the study example, when the distribution of the impurity concentration in the SiC substrate SB1 surface is large, the difference in the impurity concentration between the SiC substrate SB1 and the buffer layer BF101 can be reduced as a whole in the substrate surface. Even if it is possible, a portion where the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF101 is large is locally generated.

図１６および図１７に示すように、基板中心Ｏにおいて、バッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度Ｃｏｂｓ１０１（３．５×１０１８ｃｍ−３）は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１０１側端部（位置Ｚ１）の不純物濃度Ｃｏｓ（５×１０１８ｃｍ−３）よりも、不純物濃度差Ｄ１０１ｏ（１．５×１０１８ｃｍ−３）だけ小さい。そのため、炭化ケイ素積層基板５０の基板中心Ｏにおいて、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差Ｄ１０１ｏは、ＳｉＣ基板ＳＢ１の不純物濃度Ｃｏｓを基準にすると３０％もの差となる。 As shown in FIGS. 16 and 17, in the substrate center O, the impurity concentration Cobs101 (3.5 × 10 18 cm -3 ) of the SiC substrate SB1 side end (position Z2) of the buffer layer BF101 is the SiC substrate SB1. The impurity concentration difference D101o (1.5 × 10 18 cm -3 ) is smaller than the impurity concentration Cos (5 × 10 18 cm -3 ) at the side end (position Z1) of the buffer layer BF101. Therefore, at the substrate center O of the silicon carbide laminated substrate 50, the impurity concentration difference D101o between the SiC substrate SB1 and the buffer layer BF101 is as much as 30% based on the impurity concentration Cos of the SiC substrate SB1.

以上のように、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度の差が基板面内で分布をもつと、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との格子定数差も基板面内で分布をもつ。その結果、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との格子定数差に起因するせん断応力が基板面内で不均一に生じ、格子定数差が大きい場所ではバッファ層ＢＦ１０１とＳｉＣ基板ＳＢ１との界面で、ミスフィット転位としてのＢＰＤが発生しやすくなる。 As described above, when the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF101 has a distribution in the substrate surface, the lattice constant difference between the SiC substrate SB1 and the buffer layer BF101 also has a distribution in the substrate surface. As a result, shear stress due to the difference in lattice constant between the SiC substrate SB1 and the buffer layer BF101 is generated non-uniformly in the substrate surface, and in a place where the difference in lattice constant is large, a mistake occurs at the interface between the buffer layer BF101 and the SiC substrate SB1. BPD as a fit dislocation is likely to occur.

また、バッファ層およびドリフト層をＣＶＤ法により形成する際にＳｉＣ基板を１４００〜１７００℃に加熱するが、ＳｉＣ基板を均一に加熱することが難しいため、ＳｉＣ基板には温度分布が生じる。ＳｉＣ基板に温度分布が生じると、それに起因して熱応力が発生し、ＳｉＣ基板が反って変形する。反りの向きによっては、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との界面に集中したせん断応力が大きくなるため、格子定数差を小さくしてミスフィット転位としてのＢＰＤが発生しやすくなる原因をなくしておく必要がある。 Further, when the buffer layer and the drift layer are formed by the CVD method, the SiC substrate is heated to 1400 to 1700 ° C., but it is difficult to uniformly heat the SiC substrate, so that a temperature distribution occurs in the SiC substrate. When a temperature distribution occurs on the SiC substrate, thermal stress is generated due to the temperature distribution, and the SiC substrate is warped and deformed. Depending on the direction of warpage, the shear stress concentrated at the interface between the SiC substrate SB1 and the buffer layer BF101 increases, so it is necessary to reduce the lattice constant difference to eliminate the cause of BPD as a misfit dislocation. There is.

また、検討例の炭化ケイ素積層基板５０では、図１６に示すように、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１０１側端部（位置Ｚ１）において、不純物濃度は、ＳｉＣ基板ＳＢ１の基板中心Ｏが最も大きく、基板端Ｘａおよび基板端Ｘｂに向かうに従って徐々に減少し、基板端Ｘａおよび基板端Ｘｂが最も小さいという分布になっている。 Further, in the silicon carbide laminated substrate 50 of the study example, as shown in FIG. 16, at the buffer layer BF101 side end portion (position Z1) of the SiC substrate SB1, the impurity concentration is highest at the substrate center O of the SiC substrate SB1. The distribution gradually decreases toward the substrate edge Xa and the substrate edge Xb, and the substrate edge Xa and the substrate edge Xb are the smallest.

一方で、検討例の炭化ケイ素積層基板５０では、バッファ層ＢＦ１０１の不純物濃度を径方向に沿って一定の値としている。従って、バッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）において、基板中心Ｏの不純物濃度Ｃｏｂｓ１０１と基板端Ｘａの不純物濃度Ｃａｂｓ１０１とは、同じ値である。 On the other hand, in the silicon carbide laminated substrate 50 of the study example, the impurity concentration of the buffer layer BF101 is set to a constant value along the radial direction. Therefore, at the SiC substrate SB1 side end (position Z2) of the buffer layer BF101, the impurity concentration Cobs101 at the substrate center O and the impurity concentration Cabs101 at the substrate edge Xa are the same values.

そのため、図１６に示すように、検討例の炭化ケイ素積層基板５０では、基板中心Ｏにおいて、バッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度Ｃｏｂｓ１０１は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１０１側端部（位置Ｚ１）の不純物濃度Ｃｏｓよりも小さい。一方、基板端Ｘａにおいて、バッファ層ＢＦ１０１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度Ｃａｂｓ１０１は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１０１側端部（位置Ｚ１）の不純物濃度Ｃａｓよりも大きい。 Therefore, as shown in FIG. 16, in the silicon carbide laminated substrate 50 of the study example, at the substrate center O, the impurity concentration Cobs101 of the SiC substrate SB1 side end (position Z2) of the buffer layer BF101 is the buffer layer of the SiC substrate SB1. It is smaller than the impurity concentration Cos at the BF101 side end (position Z1). On the other hand, at the substrate end Xa, the impurity concentration Cabs101 of the SiC substrate SB1 side end (position Z2) of the buffer layer BF101 is higher than the impurity concentration Cas of the buffer layer BF101 side end (position Z1) of the SiC substrate SB1.

従って、炭化ケイ素積層基板５０の基板中心ＯにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差Ｄ１０１ｏを小さくするため、バッファ層ＢＦ１０１の基板中心Ｏの不純物濃度Ｃｏｂｓ１０１を大きくして、ＳｉＣ基板ＳＢ１の基板中心Ｏの不純物濃度Ｃｏｓに近づけた場合には、バッファ層ＢＦ１０１の基板端Ｘａの不純物濃度Ｃａｂｓ１０１も大きくなる。その結果、炭化ケイ素積層基板５０の基板端Ｘａにおいて、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差Ｄ１０１ａが大きくなる。 Therefore, in order to reduce the impurity concentration difference D101o between the SiC substrate SB1 and the buffer layer BF101 at the substrate center O of the silicon carbide laminated substrate 50, the impurity concentration Cobs101 at the substrate center O of the buffer layer BF101 is increased to increase the impurity concentration Cobs101 of the SiC substrate SB1. When the impurity concentration Cos of the substrate center O is approached, the impurity concentration Cabs101 of the substrate edge Xa of the buffer layer BF101 also increases. As a result, at the substrate edge Xa of the silicon carbide laminated substrate 50, the impurity concentration difference D101a between the SiC substrate SB1 and the buffer layer BF101 becomes large.

なお、前述の通り、基板端Ｘｂの不純物濃度は、基板端Ｘａの不純物濃度と同じ分布を有している。そのため、基板中心ＯにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差Ｄ１０１ｏを小さくするため、バッファ層ＢＦ１０１の基板中心Ｏの不純物濃度を大きくして、ＳｉＣ基板ＳＢ１の基板中心Ｏの不純物濃度に近づけた場合には、バッファ層ＢＦ１０１の基板端Ｘｂの不純物濃度も大きくなる。その結果、基板端Ｘｂにおいて、図１６に示すＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差Ｄ１０１ｂが大きくなる。 As described above, the impurity concentration at the substrate edge Xb has the same distribution as the impurity concentration at the substrate edge Xa. Therefore, in order to reduce the impurity concentration difference D101o between the SiC substrate SB1 and the buffer layer BF101 in the substrate center O, the impurity concentration in the substrate center O of the buffer layer BF101 is increased to obtain the impurity concentration in the substrate center O of the SiC substrate SB1. When they are brought close to each other, the impurity concentration at the substrate edge Xb of the buffer layer BF101 also increases. As a result, at the substrate edge Xb, the impurity concentration difference D101b between the SiC substrate SB1 and the buffer layer BF101 shown in FIG. 16 becomes large.

一方、炭化ケイ素積層基板５０の基板端ＸａにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差Ｄ１０１ａを小さくするため、バッファ層ＢＦ１０１の基板端Ｘａの不純物濃度Ｃａｂｓ１０１を小さくして、ＳｉＣ基板ＳＢ１の基板端Ｘａの不純物濃度Ｃａｓに近づけた場合には、バッファ層ＢＦ１０１の基板中心Ｏの不純物濃度Ｃｏｂｓ１０１も小さくなる。その結果、炭化ケイ素積層基板５０の基板中心Ｏにおいて、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差Ｄ１０１ｏが大きくなる。 On the other hand, in order to reduce the impurity concentration difference D101a between the SiC substrate SB1 and the buffer layer BF101 at the substrate end Xa of the silicon carbide laminated substrate 50, the impurity concentration Cabs101 at the substrate end Xa of the buffer layer BF101 is reduced to reduce the impurity concentration Cabs101 of the SiC substrate SB1. When the impurity concentration Cas of the substrate edge Xa is approached, the impurity concentration Cobs101 of the substrate center O of the buffer layer BF101 also becomes small. As a result, the impurity concentration difference D101o between the SiC substrate SB1 and the buffer layer BF101 becomes large at the substrate center O of the silicon carbide laminated substrate 50.

なお、前述の通り、基板端Ｘｂの不純物濃度は、基板端Ｘａの不純物濃度と同じ分布を有している。そのため、図１６に示す基板端ＸｂにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差Ｄ１０１ｂを小さくするため、バッファ層ＢＦ１０１の基板端Ｘｂの不純物濃度を小さくして、ＳｉＣ基板ＳＢ１の基板端Ｘｂの不純物濃度に近づけた場合には、バッファ層ＢＦ１０１の基板中心Ｏの不純物濃度も小さくなる。その結果、基板中心Ｏにおいて、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差Ｄ１０１ｏが大きくなる。 As described above, the impurity concentration at the substrate edge Xb has the same distribution as the impurity concentration at the substrate edge Xa. Therefore, in order to reduce the impurity concentration difference D101b between the SiC substrate SB1 and the buffer layer BF101 at the substrate end Xb shown in FIG. 16, the impurity concentration at the substrate end Xb of the buffer layer BF101 is reduced to reduce the impurity concentration Xb of the SiC substrate SB1. When it approaches the impurity concentration of, the impurity concentration of the substrate center O of the buffer layer BF101 also becomes small. As a result, the impurity concentration difference D101o between the SiC substrate SB1 and the buffer layer BF101 becomes large at the substrate center O.

従って、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差において、不純物濃度差Ｄ１０１ｏ（基板中心Ｏ）と不純物濃度差Ｄ１０１ａ（基板端Ｘａ）および不純物濃度差Ｄ１０１ｂ（基板端Ｘｂ）との両方を小さくすることが難しい。すなわち、検討例の炭化ケイ素積層基板５０では、ＳｉＣ基板ＳＢ１の不純物濃度に面内分布がある場合、ＳｉＣ基板ＳＢ１の不純物濃度が大きい箇所および小さい箇所の両方において、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１０１との不純物濃度差を同時に小さくすることができない。 Therefore, in the impurity concentration difference between the SiC substrate SB1 and the buffer layer BF101, both the impurity concentration difference D101o (board center O), the impurity concentration difference D101a (board edge Xa) and the impurity concentration difference D101b (board edge Xb) are made small. Difficult to do. That is, in the silicon carbide laminated substrate 50 of the study example, when the impurity concentration of the SiC substrate SB1 has an in-plane distribution, the SiC substrate SB1 and the buffer layer BF101 are located in both the portion where the impurity concentration of the SiC substrate SB1 is high and the portion where the impurity concentration is low. Impurity concentration difference cannot be reduced at the same time.

以上の検討より、炭化ケイ素を用いたパワーデバイスの性能を向上するためには、ＳｉＣ基板とバッファ層との界面におけるＢＰＤ形成やＢＰＤに由来する積層欠陥の形成を抑制することで、オン抵抗を極力小さくして、炭化ケイ素積層基板の抵抗の増大を抑制することが望まれる。そのためには、ＳｉＣ基板とバッファ層との界面において、ＳｉＣ基板の不純物濃度が大きい箇所および小さい箇所の両方について、ＳｉＣ基板とバッファ層との不純物濃度の差を同時に小さくすることが望まれる。 Based on the above studies, in order to improve the performance of power devices using silicon carbide, the on-resistance is reduced by suppressing the formation of BPD at the interface between the SiC substrate and the buffer layer and the formation of stacking defects derived from BPD. It is desired to make it as small as possible to suppress an increase in resistance of the silicon carbide laminated substrate. For that purpose, it is desired to simultaneously reduce the difference in impurity concentration between the SiC substrate and the buffer layer at the interface between the SiC substrate and the buffer layer at both the portion where the impurity concentration of the SiC substrate is high and the portion where the impurity concentration is low.

＜本実施の形態の主な特徴＞
本実施の形態の炭化ケイ素積層基板４０の主な特徴について、図１９〜図２３を用いて、検討例と比較しながら説明する。図１９は、本実施の形態の炭化ケイ素積層基板４０の断面図および平面図である。図２０は、本実施の形態の炭化ケイ素積層基板４０において、基板面内の位置と不純物濃度との関係を示すグラフである。図２１は、本実施の形態の炭化ケイ素積層基板４０において、基板中心の位置Ｏにおける厚さ方向の位置と不純物濃度との関係を示すグラフである。図２２は、本実施の形態の炭化ケイ素積層基板４０において、基板端の位置Ｘａにおける厚さ方向の位置と不純物濃度との関係を示すグラフである。図２３は、本実施の形態のＣＶＤ装置によって形成したバッファ層のキャリア濃度（不純物濃度）の分布を示すグラフである。 <Main features of this embodiment>
The main features of the silicon carbide laminated substrate 40 of the present embodiment will be described with reference to FIGS. 19 to 23 in comparison with the study examples. FIG. 19 is a cross-sectional view and a plan view of the silicon carbide laminated substrate 40 of the present embodiment. FIG. 20 is a graph showing the relationship between the position in the substrate surface and the impurity concentration in the silicon carbide laminated substrate 40 of the present embodiment. FIG. 21 is a graph showing the relationship between the position in the thickness direction at the position O at the center of the substrate and the impurity concentration in the silicon carbide laminated substrate 40 of the present embodiment. FIG. 22 is a graph showing the relationship between the position in the thickness direction and the impurity concentration at the position Xa at the edge of the substrate in the silicon carbide laminated substrate 40 of the present embodiment. FIG. 23 is a graph showing the distribution of the carrier concentration (impurity concentration) of the buffer layer formed by the CVD apparatus of the present embodiment.

図１９の断面図に示すように、本実施の形態の炭化ケイ素積層基板４０は、ＳｉＣ基板ＳＢ１と、ＳｉＣ基板ＳＢ１上に形成されたバッファ層ＢＦ１と、バッファ層ＢＦ１上に形成されたドリフト層ＥＰ１と、により構成されている。 As shown in the cross-sectional view of FIG. 19, the silicon carbide laminated substrate 40 of the present embodiment includes a SiC substrate SB1, a buffer layer BF1 formed on the SiC substrate SB1, and a drift layer formed on the buffer layer BF1. It is composed of EP1 and.

以下、図１９の断面図に示すように、本実施の形態の炭化ケイ素積層基板４０の厚さ方向の位置を、図１５に示す検討例と同様に、位置Ｚ１，Ｚ２，Ｚ３，Ｚ４，Ｚ５により表す。また、図１９の平面図に示すように、本実施の形態の炭化ケイ素積層基板４０の径方向の位置を、図１５に示す検討例と同様に、位置Ｏ，Ｘａ，Ｘｂにより表す。なお、図１９の平面図には、図１５に示す検討例と同様に、本実施の形態の炭化ケイ素積層基板４０上に素子が形成された後に、円板状の炭化ケイ素積層基板４０に対してダイシング（個片化）工程を行って得られる半導体チップＣＨＰ１を模式的に示している。また、図１９の平面図に示すように、位置Ｘａ，Ｘｂは、炭化ケイ素積層基板４０の径方向端部から５ｍｍ〜１０ｍｍ程度内側の点であり、炭化ケイ素積層基板４０が前記ダイシング工程により半導体チップＣＨＰ１として個片化される領域（半導体チップ取得領域）の径方向端部を意味する。すなわち、炭化ケイ素積層基板４０の位置Ｘａ，Ｘｂよりも外側の領域は、前記ダイシング工程により切断されて半導体チップＣＨＰ１として使用されない部分である。また、図２０において、基板中心ＯにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差を濃度差Ｄ１ｏと、基板端ＸａにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差を濃度差Ｄ１ａと、基板端ＸｂにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差を濃度差Ｄ１ｂと、夫々、表している。 Hereinafter, as shown in the cross-sectional view of FIG. 19, the positions of the silicon carbide laminated substrate 40 of the present embodiment in the thickness direction are set to positions Z1, Z2, Z3, Z4, Z5 in the same manner as in the study example shown in FIG. Represented by. Further, as shown in the plan view of FIG. 19, the radial position of the silicon carbide laminated substrate 40 of the present embodiment is represented by the positions O, Xa, and Xb as in the study example shown in FIG. In addition, in the plan view of FIG. 19, as in the study example shown in FIG. 15, after the element is formed on the silicon carbide laminated substrate 40 of the present embodiment, the disc-shaped silicon carbide laminated substrate 40 is shown. The semiconductor chip CHP1 obtained by performing the dicing (individualization) step is schematically shown. Further, as shown in the plan view of FIG. 19, the positions Xa and Xb are points inside about 5 mm to 10 mm from the radial end of the silicon carbide laminated substrate 40, and the silicon carbide laminated substrate 40 is a semiconductor by the dicing step. It means a radial end portion of a region (semiconductor chip acquisition region) that is fragmented as chip CHP1. That is, the region outside the positions Xa and Xb of the silicon carbide laminated substrate 40 is a portion that is cut by the dicing step and is not used as the semiconductor chip CHP1. Further, in FIG. 20, the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF1 at the substrate center O is defined as the concentration difference D1o, and the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF1 at the substrate edge Xa is defined as the density difference D1a. The difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF1 at the substrate edge Xb is represented by the concentration difference D1b, respectively.

まず、本実施の形態の炭化ケイ素積層基板４０に含まれるバッファ層ＢＦ１の、径方向の位置と不純物濃度との関係について、検討例と比較しながら説明する。図１６に示す検討例の炭化ケイ素積層基板５０では、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）において、不純物濃度は炭化ケイ素積層基板５０の基板中心Ｏから基板端Ｘａ，Ｘｂに至るまで一定である。 First, the relationship between the radial position of the buffer layer BF1 contained in the silicon carbide laminated substrate 40 of the present embodiment and the impurity concentration will be described in comparison with the study examples. In the silicon carbide laminated substrate 50 of the study example shown in FIG. 16, at the SiC substrate SB1 side end (position Z2) of the buffer layer BF1, the impurity concentration ranges from the substrate center O of the silicon carbide laminated substrate 50 to the substrate edges Xa and Xb. Is constant.

それに対して、図２０に示すように、本実施の形態の炭化ケイ素積層基板４０では、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度が面内分布を有している。そして、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度の面内分布は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度の面内分布と一致している。具体的には、図２０に示すように、本実施の形態のバッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度と同様に、基板の基板中心Ｏが最も大きく、基板端Ｘａおよび基板端Ｘｂに向かうに従って徐々に減少し、基板端Ｘａおよび基板端Ｘｂが最も小さいという分布になっている。そのため、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度と、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度との差は、基板面内で一定である。すなわち、基板中心ＯにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差Ｄ１ｏと、基板端ＸａにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差Ｄ１ａと、基板端ＸｂにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差Ｄ１ｂとは等しい。 On the other hand, as shown in FIG. 20, in the silicon carbide laminated substrate 40 of the present embodiment, the impurity concentration of the SiC substrate SB1 side end portion (position Z2) of the buffer layer BF1 has an in-plane distribution. The in-plane distribution of the impurity concentration at the SiC substrate SB1 side end (position Z2) of the buffer layer BF1 coincides with the in-plane distribution of the impurity concentration at the buffer layer BF1 side end (position Z1) of the SiC substrate SB1. There is. Specifically, as shown in FIG. 20, the impurity concentration of the SiC substrate SB1 side end (position Z2) of the buffer layer BF1 of the present embodiment is determined by the buffer layer BF1 side end (position Z1) of the SiC substrate SB1. Similar to the impurity concentration of the above, the substrate center O of the substrate is the largest, gradually decreases toward the substrate edge Xa and the substrate edge Xb, and the substrate edge Xa and the substrate edge Xb are the smallest. Therefore, the difference between the impurity concentration of the SiC substrate SB1 side end (position Z2) of the buffer layer BF1 and the impurity concentration of the buffer layer BF1 side end (position Z1) of the SiC substrate SB1 is constant in the substrate surface. .. That is, the impurity concentration difference D1o between the SiC substrate SB1 and the buffer layer BF1 at the substrate center O, the impurity concentration difference D1a between the SiC substrate SB1 and the buffer layer BF1 at the substrate edge Xa, and the SiC substrate SB1 and the buffer layer at the substrate edge Xb. It is equal to the impurity concentration difference D1b from BF1.

また、図１６に示す検討例のバッファ層ＢＦ１０１の厚さ方向中央部（位置Ｚ３）およびバッファ層ＢＦ１０１のドリフト層ＥＰ１側端部（位置Ｚ４）において、不純物濃度は、炭化ケイ素積層基板５０の基板中心Ｏから基板端Ｘａ，Ｘｂに至るまで一定である。 Further, at the center portion (position Z3) in the thickness direction of the buffer layer BF101 of the study example shown in FIG. 16 and the drift layer EP1 side end portion (position Z4) of the buffer layer BF101, the impurity concentration was determined by the substrate of the silicon carbide laminated substrate 50. It is constant from the center O to the substrate edges Xa and Xb.

それに対して、図２０に示すように、本実施の形態のバッファ層ＢＦ１は、ＳｉＣ基板ＳＢ１側端部（位置Ｚ２）からドリフト層ＥＰ１側端部（位置Ｚ４）に至るまで、不純物濃度の面内分布が徐々に小さくなるように形成されている。具体的には、バッファ層ＢＦ１は、バッファ層ＢＦ１の厚さ方向中央部（位置Ｚ３）において、ＳｉＣ基板ＳＢ１側端部（位置Ｚ２）よりも、基板中心Ｏの不純物濃度と基板端Ｘａ，Ｘｂの不純物濃度との差が小さくなるように形成されている。さらに、バッファ層ＢＦ１は、バッファ層ＢＦ１のドリフト層ＥＰ１側端部（位置Ｚ４）において、不純物濃度が炭化ケイ素積層基板４０の基板中心Ｏから基板端Ｘａ，Ｘｂに至るまで一定になるように形成されている。 On the other hand, as shown in FIG. 20, the buffer layer BF1 of the present embodiment has an impurity concentration surface from the SiC substrate SB1 side end (position Z2) to the drift layer EP1 side end (position Z4). It is formed so that the internal distribution gradually becomes smaller. Specifically, the buffer layer BF1 has an impurity concentration at the center O of the substrate and the substrate edges Xa and Xb at the center portion (position Z3) in the thickness direction of the buffer layer BF1 rather than the side end portion (position Z2) of the SiC substrate SB1. It is formed so that the difference from the impurity concentration of is small. Further, the buffer layer BF1 is formed so that the impurity concentration is constant from the substrate center O of the silicon carbide laminated substrate 40 to the substrate edges Xa and Xb at the drift layer EP1 side end (position Z4) of the buffer layer BF1. Has been done.

続いて、本実施の形態の炭化ケイ素積層基板４０に含まれるバッファ層ＢＦ１の、厚さ方向の位置と不純物濃度との関係について説明する。 Subsequently, the relationship between the position in the thickness direction and the impurity concentration of the buffer layer BF1 contained in the silicon carbide laminated substrate 40 of the present embodiment will be described.

図２１に示すように、炭化ケイ素積層基板４０の基板中心Ｏにおいて、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度は、濃度Ｃｏｓ（５×１０１８ｃｍ−３）である。それに対して、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度は、濃度Ｃｏｂｓ１（例えば４．４×１０１８ｃｍ−３）である。すなわち、図２０および図２１に示すように、基板中心Ｏにおいて、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度Ｃｏｂｓ１（４．４×１０１８ｃｍ−３）は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度Ｃｏｓ（５×１０１８ｃｍ−３）よりも、不純物濃度差Ｄ１ｏ（０．６×１０１８ｃｍ−３）だけ小さい。 As shown in FIG. 21, at the substrate center O of the silicon carbide laminated substrate 40, the impurity concentration of the buffer layer BF1 side end portion (position Z1) of the SiC substrate SB1 is the concentration Cos (5 × 10 18 cm -3 ). .. On the other hand, the impurity concentration of the SiC substrate SB1 side end (position Z2) of the buffer layer BF1 is the concentration Cobs1 (for example, 4.4 × 10 18 cm -3 ). That is, as shown in FIGS. 20 and 21, in the substrate center O, the impurity concentration Cobs1 (4.4 × 10 18 cm -3 ) at the end (position Z2) of the SiC substrate SB1 of the buffer layer BF1 is the SiC substrate. The impurity concentration difference D1o (0.6 × 10 18 cm -3 ) is smaller than the impurity concentration Cos (5 × 10 18 cm -3 ) at the end (position Z1) of the buffer layer BF1 of SB1.

また、炭化ケイ素積層基板４０の基板中心Ｏにおいて、バッファ層ＢＦ１のドリフト層ＥＰ１側端部（位置Ｚ４）の不純物濃度は、濃度Ｃｏｂｅ１（例えば３×１０１５ｃｍ−３）である。また、炭化ケイ素積層基板４０の基板中心Ｏにおいて、ドリフト層ＥＰ１のバッファ層ＢＦ１側端部（位置Ｚ５）の不純物濃度は、濃度Ｃｏｅ（例えば３×１０１５ｃｍ−３）である。バッファ層ＢＦ１のドリフト層ＥＰ１側端部（位置Ｚ４）の不純物濃度Ｃｏｂｅ１は、ドリフト層ＥＰ１のバッファ層ＢＦ１側端部（位置Ｚ５）の不純物濃度Ｃｏｅと同じである。 Further, at the substrate center O of the silicon carbide laminated substrate 40, the impurity concentration of the drift layer EP1 side end portion (position Z4) of the buffer layer BF1 is the concentration Cobe1 (for example, 3 × 10 15 cm -3 ). Further, at the substrate center O of the silicon carbide laminated substrate 40, the impurity concentration of the buffer layer BF1 side end portion (position Z5) of the drift layer EP1 is a concentration Coe (for example, 3 × 10 15 cm -3 ). The impurity concentration Cobe1 of the drift layer EP1 side end (position Z4) of the buffer layer BF1 is the same as the impurity concentration Coe of the buffer layer BF1 side end (position Z5) of the drift layer EP1.

続いて、図２２に示すように、炭化ケイ素積層基板４０の基板端Ｘａにおいて、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度は、濃度Ｃａｓ（３×１０１８ｃｍ−３）である。それに対して、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度は、濃度Ｃａｂｓ１（例えば２．４×１０１８ｃｍ−３）である。すなわち、図２０および図２２に示すように、基板端Ｘａにおいて、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度Ｃａｂｓ１（２．４×１０１８ｃｍ−３）は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度Ｃａｓ（３×１０１８ｃｍ−３）よりも、不純物濃度差Ｄ１ａ（０．６×１０１８ｃｍ−３）だけ小さい。 Subsequently, as shown in FIG. 22, at the substrate end Xa of the silicon carbide laminated substrate 40, the impurity concentration of the buffer layer BF1 side end (position Z1) of the SiC substrate SB1 is the concentration Cas (3 × 10 18 cm -3). ). On the other hand, the impurity concentration of the SiC substrate SB1 side end (position Z2) of the buffer layer BF1 is the concentration Cabs1 (for example, 2.4 × 10 18 cm -3 ). That is, as shown in FIGS. 20 and 22, at the substrate end Xa, the impurity concentration Cabs1 (2.4 × 10 18 cm -3 ) at the SiC substrate SB1 side end (position Z2) of the buffer layer BF1 is the SiC substrate. The impurity concentration difference D1a (0.6 × 10 18 cm -3 ) is smaller than the impurity concentration Cas (3 × 10 18 cm -3 ) at the end (position Z1) of the buffer layer BF1 of SB1.

また、炭化ケイ素積層基板４０の基板端Ｘａにおいて、バッファ層ＢＦ１のドリフト層ＥＰ１側端部（位置Ｚ４）の不純物濃度は、濃度Ｃａｂｅ１（例えば３×１０１５ｃｍ−３）である。また、炭化ケイ素積層基板４０の基板端Ｘａにおいて、ドリフト層ＥＰ１のバッファ層ＢＦ１側端部（位置Ｚ５）の不純物濃度は、濃度Ｃａｅ（例えば３×１０１５ｃｍ−３）である。バッファ層ＢＦ１のドリフト層ＥＰ１側端部（位置Ｚ４）の不純物濃度Ｃａｂｅ１は、ドリフト層ＥＰ１のバッファ層ＢＦ１側端部（位置Ｚ５）の不純物濃度Ｃａｅと同じである。 Further, at the substrate end Xa of the silicon carbide laminated substrate 40, the impurity concentration of the drift layer EP1 side end portion (position Z4) of the buffer layer BF1 is the concentration Cabe1 (for example, 3 × 10 15 cm -3 ). Further, at the substrate end Xa of the silicon carbide laminated substrate 40, the impurity concentration of the buffer layer BF1 side end portion (position Z5) of the drift layer EP1 is a concentration Cae (for example, 3 × 10 15 cm -3 ). The impurity concentration Cave1 of the drift layer EP1 side end (position Z4) of the buffer layer BF1 is the same as the impurity concentration Cae of the buffer layer BF1 side end (position Z5) of the drift layer EP1.

なお、図２０に示すように、本実施の形態の炭化ケイ素積層基板４０において、ＳｉＣ基板ＳＢ１、バッファ層ＢＦ１およびドリフト層ＥＰ１の不純物濃度は、夫々、基板中心Ｏで対称となっている。そのため、基板端Ｘｂの不純物濃度は、基板端Ｘａの不純物濃度と同じ分布を有しており、その説明を省略する。 As shown in FIG. 20, in the silicon carbide laminated substrate 40 of the present embodiment, the impurity concentrations of the SiC substrate SB1, the buffer layer BF1 and the drift layer EP1 are symmetrical at the substrate center O, respectively. Therefore, the impurity concentration at the substrate edge Xb has the same distribution as the impurity concentration at the substrate edge Xa, and the description thereof will be omitted.

以上の構成を有する本実施の形態の炭化ケイ素積層基板４０の効果について説明する。 The effect of the silicon carbide laminated substrate 40 of the present embodiment having the above configuration will be described.

図２０に示すように、本実施の形態の炭化ケイ素積層基板４０では、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度の面内分布は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度の面内分布と一致している。その結果、図２０に示すように、本実施の形態の炭化ケイ素積層基板４０では、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度の差を基板面内で一定にすることができる。 As shown in FIG. 20, in the silicon carbide laminated substrate 40 of the present embodiment, the in-plane distribution of the impurity concentration at the end (position Z2) of the SiC substrate SB1 side of the buffer layer BF1 is on the buffer layer BF1 side of the SiC substrate SB1. It is consistent with the in-plane distribution of the impurity concentration at the end (position Z1). As a result, as shown in FIG. 20, in the silicon carbide laminated substrate 40 of the present embodiment, the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF1 can be made constant in the substrate surface.

ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度の差を基板面内で一定にすることにより、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との格子定数差も基板面内で一定にすることができる。そのため、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との格子定数差に起因したせん断応力が過度に大きくなる場所を発生させることがなくなる。そのため、せん断応力によるＢＰＤの発生を防止することができる。 By making the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF1 constant in the substrate surface, the lattice constant difference between the SiC substrate SB1 and the buffer layer BF1 can also be made constant in the substrate surface. Therefore, it is not possible to generate a place where the shear stress due to the difference in lattice constant between the SiC substrate SB1 and the buffer layer BF1 becomes excessively large. Therefore, it is possible to prevent the occurrence of BPD due to shear stress.

また、ＢＰＤが発生した場合、通電によってＢＰＤが成長し、成長したＢＰＤが積層欠陥に変換される。この積層欠陥によって炭化ケイ素積層基板の抵抗が増大する。そのため、本実施の形態では、ＢＰＤの発生を防止することによって、通電に起因する炭化ケイ素積層基板４０の抵抗の増大を防止することができる。従って、炭化ケイ素積層基板４０を用いた半導体チップＣＨＰ１を有する半導体装置の使用により、炭化ケイ素積層基板４０および炭化ケイ素積層基板４０を用いた半導体チップＣＨＰ１のそれぞれの特性が劣化することを防ぐことができるため、炭化ケイ素積層基板４０を用いた半導体チップＣＨＰ１を有する半導体装置の信頼性を向上させることができる。 Further, when BPD occurs, the BPD grows by energization, and the grown BPD is converted into a stacking defect. This lamination defect increases the resistance of the silicon carbide laminated substrate. Therefore, in the present embodiment, by preventing the occurrence of BPD, it is possible to prevent an increase in the resistance of the silicon carbide laminated substrate 40 due to energization. Therefore, it is possible to prevent deterioration of the characteristics of the silicon carbide laminated substrate 40 and the semiconductor chip CHP1 using the silicon carbide laminated substrate 40 by using the semiconductor device having the semiconductor chip CHP1 using the silicon carbide laminated substrate 40. Therefore, the reliability of the semiconductor device having the semiconductor chip CHP1 using the silicon carbide laminated substrate 40 can be improved.

また、本実施の形態の炭化ケイ素積層基板４０では、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度の面内分布は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度の面内分布と一致している。そのため、図２１に示すように、基板中心Ｏにおいて、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度Ｃｏｓは、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度Ｃｏｂｓ１よりも大きい。そして、図２２に示すように、基板端Ｘａにおいて、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度Ｃａｓは、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度Ｃａｂｓ１よりも大きい。また、図２０に示すように、基板端Ｘｂにおいても同様に、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度は、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度よりも大きい。 Further, in the silicon carbide laminated substrate 40 of the present embodiment, the in-plane distribution of the impurity concentration at the SiC substrate SB1 side end (position Z2) of the buffer layer BF1 is the buffer layer BF1 side end (position Z1) of the SiC substrate SB1. ) Consistent with the in-plane distribution of impurity concentration. Therefore, as shown in FIG. 21, at the substrate center O, the impurity concentration Cos at the buffer layer BF1 side end (position Z1) of the SiC substrate SB1 is the impurity concentration Cos at the SiC substrate SB1 side end (position Z2) of the buffer layer BF1. Higher than the concentration Cobs1. Then, as shown in FIG. 22, at the substrate end Xa, the impurity concentration Cas at the buffer layer BF1 side end (position Z1) of the SiC substrate SB1 is the impurity concentration Cas at the SiC substrate SB1 side end (position Z2) of the buffer layer BF1. Higher than the concentration Cabs1. Further, as shown in FIG. 20, similarly, at the substrate end Xb, the impurity concentration of the buffer layer BF1 side end portion (position Z1) of the SiC substrate SB1 is the SiC substrate SB1 side end portion (position Z2) of the buffer layer BF1. Is greater than the impurity concentration of.

従って、炭化ケイ素積層基板４０の基板中心ＯにおけるＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差Ｄ１ｏを小さくするため、バッファ層ＢＦ１の基板中心Ｏの不純物濃度Ｃｏｂｓ１を大きくして、ＳｉＣ基板ＳＢ１の基板中心Ｏの不純物濃度Ｃｏｓに近づけた場合には、バッファ層ＢＦ１の基板端Ｘａの不純物濃度Ｃａｂｓ１および基板端Ｘｂの不純物濃度も大きくなる。その結果、炭化ケイ素積層基板４０の基板端Ｘａ，Ｘｂにおいて、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差Ｄ１ａ，Ｄ１ｂが小さくなる。 Therefore, in order to reduce the impurity concentration difference D1o between the SiC substrate SB1 and the buffer layer BF1 at the substrate center O of the silicon carbide laminated substrate 40, the impurity concentration Cobs1 at the substrate center O of the buffer layer BF1 is increased to increase the impurity concentration Cobs1 of the SiC substrate SB1. When the impurity concentration Cos of the substrate center O is approached, the impurity concentrations of the substrate edge Xa of the buffer layer BF1 and the impurity concentrations of the substrate edge Xb also increase. As a result, the impurity concentration differences D1a and D1b between the SiC substrate SB1 and the buffer layer BF1 become smaller at the substrate edges Xa and Xb of the silicon carbide laminated substrate 40.

以上より、本実施の形態の炭化ケイ素積層基板４０では、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度の差を基板面内で一定にしたことにより、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差において、不純物濃度差Ｄ１ｏ（基板中心Ｏ）と不純物濃度差Ｄ１ａ（基板端Ｘａ）および不純物濃度差Ｄ１ｂ（基板端Ｘｂ）との両方を小さくすることができる。 From the above, in the silicon carbide laminated substrate 40 of the present embodiment, the difference in the impurity concentration between the SiC substrate SB1 and the buffer layer BF1 is made constant in the substrate surface, so that the impurity concentration between the SiC substrate SB1 and the buffer layer BF1 is made constant. In terms of the difference, both the impurity concentration difference D1o (board center O), the impurity concentration difference D1a (board edge Xa), and the impurity concentration difference D1b (board edge Xb) can be reduced.

すなわち、本実施の形態の炭化ケイ素積層基板４０では、ＳｉＣ基板ＳＢ１の不純物濃度に面内分布がある場合、ＳｉＣ基板ＳＢ１の不純物濃度が大きい箇所および小さい箇所の両方において、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差を同時に小さくすることができる。すなわち、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度の差が基板面内で一定になるように維持しつつ、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度の差を小さくすることができる。その結果、バッファ層ＢＦ１とＳｉＣ基板ＳＢ１との界面で発生する応力を、基板面内で均一に小さくすることができるので、ミスフィット転位としてのＢＰＤの発生をより確実に防止することができる。 That is, in the silicon carbide laminated substrate 40 of the present embodiment, when the impurity concentration of the SiC substrate SB1 has an in-plane distribution, the SiC substrate SB1 and the buffer layer are formed at both the high and low impurity concentrations of the SiC substrate SB1. The difference in impurity concentration from BF1 can be reduced at the same time. That is, it is possible to reduce the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF1 while maintaining the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF1 so as to be constant in the substrate surface. As a result, the stress generated at the interface between the buffer layer BF1 and the SiC substrate SB1 can be uniformly reduced in the substrate surface, so that the occurrence of BPD as a misfit dislocation can be more reliably prevented.

なお、せん断応力の集中を緩和するためには、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との界面における不純物濃度差は、ＳｉＣ基板ＳＢ１の不純物濃度の少なくとも２０％以内であることが好ましい。 In order to alleviate the concentration of shear stress, the difference in impurity concentration at the interface between the SiC substrate SB1 and the buffer layer BF1 is preferably at least 20% or less of the impurity concentration of the SiC substrate SB1.

すなわち、図２０および図２１に示すように、基板中心Ｏにおいて、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度Ｃｏｂｓ１（４．４×１０１８ｃｍ−３）は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度Ｃｏｓ（５×１０１８ｃｍ−３）よりも、不純物濃度差Ｄ１ｏ（０．６×１０１８ｃｍ−３）だけ小さい。そのため、炭化ケイ素積層基板４０の基板中心Ｏにおいて、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差Ｄ１ｏは、ＳｉＣ基板ＳＢ１の不純物濃度Ｃｏｓを基準にすると２０％の差に収まる。 That is, as shown in FIGS. 20 and 21, in the substrate center O, the impurity concentration Cobs1 (4.4 × 10 18 cm -3 ) at the end (position Z2) of the SiC substrate SB1 of the buffer layer BF1 is the SiC substrate. The impurity concentration difference D1o (0.6 × 10 18 cm -3 ) is smaller than the impurity concentration Cos (5 × 10 18 cm -3 ) at the end (position Z1) of the buffer layer BF1 of SB1. Therefore, at the substrate center O of the silicon carbide laminated substrate 40, the impurity concentration difference D1o between the SiC substrate SB1 and the buffer layer BF1 is within a difference of 20% based on the impurity concentration Cos of the SiC substrate SB1.

また、図２０および図２２に示すように、基板端Ｘａにおいて、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度Ｃａｂｓ１（２．４×１０１８ｃｍ−３）は、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度Ｃａｓ（３×１０１８ｃｍ−３）よりも、不純物濃度差Ｄ１ａ（０．６×１０１８ｃｍ−３）だけ小さい。そのため、炭化ケイ素積層基板４０の基板端Ｘａにおいて、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差Ｄ１ａは、ＳｉＣ基板ＳＢ１の不純物濃度Ｃａｓを基準にすると２０％の差に収まる。また、図２０に示す基板端ＸｂのＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度差Ｄ１ｂについても同様である。 Further, as shown in FIGS. 20 and 22, at the substrate end Xa, the impurity concentration Cabs1 (2.4 × 10 18 cm -3 ) at the SiC substrate SB1 side end (position Z2) of the buffer layer BF1 is a SiC substrate. The impurity concentration difference D1a (0.6 × 10 18 cm -3 ) is smaller than the impurity concentration Cas (3 × 10 18 cm -3 ) at the end (position Z1) of the buffer layer BF1 of SB1. Therefore, at the substrate edge Xa of the silicon carbide laminated substrate 40, the impurity concentration difference D1a between the SiC substrate SB1 and the buffer layer BF1 is within a difference of 20% based on the impurity concentration Cas of the SiC substrate SB1. The same applies to the impurity concentration difference D1b between the SiC substrate SB1 and the buffer layer BF1 at the substrate end Xb shown in FIG. 20.

また、ＳｉＣ基板の不純物濃度および不純物濃度の面内分布は、ＳｉＣ基板１枚ごとに異なっている。そのため、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度の差が基板面内で一定になるように維持しつつ、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度の差を小さくするためには、ＳｉＣ基板１枚ごとに不純物濃度および不純物濃度の面内分布を測定し、バッファ層の不純物濃度および不純物濃度の面内分布を設定することが好ましい。 Further, the impurity concentration of the SiC substrate and the in-plane distribution of the impurity concentration are different for each SiC substrate. Therefore, in order to reduce the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF1 while maintaining the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF1 so as to be constant in the substrate surface, SiC It is preferable to measure the impurity concentration and the in-plane distribution of the impurity concentration for each substrate and set the impurity concentration and the in-plane distribution of the impurity concentration in the buffer layer.

但し、同一のインゴットを切断して作製したＳｉＣ基板の不純物濃度の面内分布は、ＳｉＣ基板ごとに同様の不純物濃度の面内分布を有している。従って、炭化ケイ素積層基板の製造コストを削減するため、同一のインゴットから作製されたＳｉＣ基板にあっては、ＳｉＣ基板の不純物濃度の面内分布の測定を１枚ごとに行わず、省略することもできる。この場合、ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との界面における不純物濃度差が、同一のインゴットから作製されたＳｉＣ基板全体で平均したＳｉＣ基板の不純物濃度の２０％以内に収まるように、バッファ層ＢＦ１のＳｉＣ基板ＳＢ１側端部（位置Ｚ２）の不純物濃度を設定することが好ましい。 However, the in-plane distribution of the impurity concentration of the SiC substrate produced by cutting the same ingot has the same in-plane distribution of the impurity concentration for each SiC substrate. Therefore, in order to reduce the manufacturing cost of the silicon carbide laminated substrate, in the SiC substrate manufactured from the same ingot, the in-plane distribution of the impurity concentration of the SiC substrate is not measured for each sheet and is omitted. You can also. In this case, the difference in impurity concentration at the interface between the SiC substrate SB1 and the buffer layer BF1 is within 20% of the impurity concentration of the SiC substrate averaged over the entire SiC substrate made from the same ingot. It is preferable to set the impurity concentration at the end (position Z2) on the side of the SiC substrate SB1.

また、図２１および図２２に示すように、本実施の形態のバッファ層ＢＦ１の不純物濃度は、基板中心Ｏおよび基板端Ｘａにおいて、ＳｉＣ基板ＳＢ１側端部（位置Ｚ２）からドリフト層ＥＰ１側端部（位置Ｚ４）まで、一次関数的に減少している。図示しないが、本実施の形態のバッファ層ＢＦ１の不純物濃度は、基板中心Ｏおよび基板端Ｘａ以外の箇所においても、ＳｉＣ基板ＳＢ１側端部（位置Ｚ２）からドリフト層ＥＰ１側端部（位置Ｚ４）まで、基板中心Ｏおよび基板端Ｘａと同様に一次関数的に減少している。ここで、バッファ層ＢＦ１の厚さ方向に沿った不純物濃度分布は、一次関数に限らず、階段状に変化する分布等でもよい。すなわち、バッファ層ＢＦ１は、異なる不純物濃度を有する複数のバッファ層からなる多層構造であってもよい。 Further, as shown in FIGS. 21 and 22, the impurity concentration of the buffer layer BF1 of the present embodiment is such that the impurity concentration of the buffer layer BF1 of the present embodiment is from the SiC substrate SB1 side end portion (position Z2) to the drift layer EP1 side end at the substrate center O and the substrate edge Xa. It decreases linearly up to the part (position Z4). Although not shown, the impurity concentration of the buffer layer BF1 of the present embodiment can be adjusted from the SiC substrate SB1 side end (position Z2) to the drift layer EP1 side end (position Z4) even at locations other than the substrate center O and the substrate end Xa. ), It decreases linearly like the substrate center O and the substrate edge Xa. Here, the impurity concentration distribution along the thickness direction of the buffer layer BF1 is not limited to the linear function, and may be a distribution that changes stepwise. That is, the buffer layer BF1 may have a multi-layer structure composed of a plurality of buffer layers having different impurity concentrations.

但し、バッファ層ＢＦ１内で不純物濃度の変化が大きい箇所が存在すると、前述のように、格子定数差に起因するせん断応力が大きくなる可能性がある。そのため、バッファ層ＢＦ１は、ＳｉＣ基板ＳＢ１側端部（位置Ｚ２）からドリフト層ＥＰ１側端部（位置Ｚ４）まで緩やかに減少する不純物濃度分布を有することが好ましい。特に、せん断応力の集中を緩和するためには、バッファ層ＢＦ１は、不純物濃度が１×１０１８ｃｍ−３以上の高濃度の範囲において緩やかに減少する不純物濃度分布を有することが好ましい。 However, if there is a portion in the buffer layer BF1 where the change in impurity concentration is large, the shear stress due to the difference in lattice constant may increase as described above. Therefore, it is preferable that the buffer layer BF1 has an impurity concentration distribution that gradually decreases from the side end portion (position Z2) of the SiC substrate SB1 to the side end portion (position Z4) of the drift layer EP1. In particular, in order to alleviate the concentration of shear stress, it is preferable that the buffer layer BF1 has an impurity concentration distribution in which the impurity concentration gradually decreases in a high concentration range of 1 × 10 18 cm -3 or more.

また、炭化ケイ素積層基板４０を用いた半導体チップＣＨＰ１の特性にばらつきが生じないようにするため、ドリフト層ＥＰ１の不純物濃度は、基板面内で±１０％以内の分布に収めることが好ましく、基板面内で一定であることがより好ましい。また、ドリフト層ＥＰ１とバッファ層ＢＦ１との界面におけるせん断応力の集中を緩和するためには、ドリフト層ＥＰ１とバッファ層ＢＦ１との不純物濃度の差を基板面内で一定にすることが好ましい。また、発生する応力を小さくするためには、ドリフト層ＥＰ１とバッファ層ＢＦ１との不純物濃度の差をできるだけ小さくすることが好ましい。 Further, in order to prevent variations in the characteristics of the semiconductor chip CHP1 using the silicon carbide laminated substrate 40, the impurity concentration of the drift layer EP1 is preferably kept within ± 10% in the substrate surface, and the substrate. It is more preferable that it is constant in the plane. Further, in order to alleviate the concentration of shear stress at the interface between the drift layer EP1 and the buffer layer BF1, it is preferable to keep the difference in impurity concentration between the drift layer EP1 and the buffer layer BF1 constant in the substrate surface. Further, in order to reduce the generated stress, it is preferable to make the difference in impurity concentration between the drift layer EP1 and the buffer layer BF1 as small as possible.

以上より、図２１および図２２に示すように、本実施の形態のドリフト層ＥＰ１のバッファ層ＢＦ１側端部（位置Ｚ５）の不純物濃度Ｃｏｅ，Ｃａｅは、基板中心Ｏから基板端Ｘａ，Ｘｂに至るまで基板面内で一定である。そして、バッファ層ＢＦ１のドリフト層ＥＰ１側端部（位置Ｚ４）の不純物濃度Ｃｏｂｅ１，Ｃａｂｅ１も、基板中心Ｏから基板端Ｘａ，Ｘｂに至るまで基板面内で一定である。さらに、バッファ層ＢＦ１のドリフト層ＥＰ１側端部（位置Ｚ４）の不純物濃度Ｃｏｂｅ１，Ｃａｂｅ１は、ドリフト層ＥＰ１のバッファ層ＢＦ１側端部（位置Ｚ５）の不純物濃度Ｃｏｅ，Ｃａｅと同じ値（３×１０１５ｃｍ−３）としている。 From the above, as shown in FIGS. 21 and 22, the impurity concentrations Coe and Cae of the buffer layer BF1 side end (position Z5) of the drift layer EP1 of the present embodiment are from the substrate center O to the substrate edges Xa and Xb. It is constant in the surface of the substrate up to. The impurity concentrations Cobe1 and Cave1 of the drift layer EP1 side end (position Z4) of the buffer layer BF1 are also constant in the substrate surface from the substrate center O to the substrate edges Xa and Xb. Further, the impurity concentrations Cobe1 and Cave1 of the drift layer EP1 side end (position Z4) of the buffer layer BF1 have the same values as the impurity concentrations Coe and Cae of the buffer layer BF1 side end (position Z5) of the drift layer EP1 (3 ×). 10 15 cm -3 ).

また、図２０に示すように、本実施の形態のバッファ層ＢＦ１は、ＳｉＣ基板ＳＢ１側端部（位置Ｚ２）からドリフト層ＥＰ１側端部（位置Ｚ４）に至るまで、不純物濃度の面内分布（濃度勾配）が徐々に小さくなるように形成されている。具体的には、バッファ層ＢＦ１は、厚さ方向中央部（位置Ｚ３）において、ＳｉＣ基板ＳＢ１側端部（位置Ｚ２）よりも、基板中心Ｏの不純物濃度と基板端Ｘａ，Ｘｂの不純物濃度との差が小さい。そして、バッファ層ＢＦ１は、ドリフト層ＥＰ１側端部（位置Ｚ４）において、厚さ方向中央部（位置Ｚ３）よりも、基板中心Ｏの不純物濃度と基板端Ｘａ，Ｘｂの不純物濃度との差が小さくなり、結果として、不純物濃度は基板面内で一定となる。 Further, as shown in FIG. 20, the buffer layer BF1 of the present embodiment has an in-plane distribution of impurity concentrations from the SiC substrate SB1 side end (position Z2) to the drift layer EP1 side end (position Z4). It is formed so that (concentration gradient) gradually decreases. Specifically, in the buffer layer BF1 at the central portion (position Z3) in the thickness direction, the impurity concentration at the substrate center O and the impurity concentration at the substrate edges Xa and Xb are higher than those at the end (position Z2) on the side of the SiC substrate SB1. The difference is small. Then, in the buffer layer BF1, at the end portion (position Z4) on the side of the drift layer EP1, the difference between the impurity concentration at the substrate center O and the impurity concentration at the substrate edges Xa and Xb is larger than that at the center portion (position Z3) in the thickness direction. As a result, the impurity concentration becomes constant in the surface of the substrate.

このように構成することで、本実施の形態のバッファ層ＢＦ１は、前述のように、ＳｉＣ基板ＳＢ１側端部（位置Ｚ２）では不純物濃度の面内分布を有し、ドリフト層ＥＰ１側端部（位置Ｚ４）では不純物濃度が基板面内で一定になるという要請と、バッファ層ＢＦ１内での不純物濃度の変化を小さくするという要請との両方を満たすことができる。 With this configuration, the buffer layer BF1 of the present embodiment has an in-plane distribution of impurity concentration at the end of the SiC substrate SB1 side (position Z2) as described above, and the end of the drift layer EP1 side. At (position Z4), both the request that the impurity concentration becomes constant in the substrate surface and the request that the change in the impurity concentration in the buffer layer BF1 is reduced can be satisfied.

なお、本実施の形態の炭化ケイ素積層基板４０において、「面内」とは、炭化ケイ素積層基板（ＳｉＣ基板、バッファ層およびドリフト層）内の任意の面における、図１９の平面図に示す基板中心Ｏから基板端Ｘａ，Ｘｂまでの領域（半導体チップ形成領域）を意味し、基板端Ｘａ，Ｘｂよりも外側の領域は含まない。すなわち、本実施の形態の炭化ケイ素積層基板４０において、例えば、「ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度の差が基板面内で一定である」とは、「ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度の差が、基板中心Ｏから基板端Ｘａ，Ｘｂまでの領域において一定である」ことを意味する。その理由として、炭化ケイ素積層基板４０の位置Ｘａ，Ｘｂよりも外側の領域は、前記ダイシング工程により切断されて半導体チップＣＨＰ１として使用されないためである。但し、炭化ケイ素積層基板４０において、例えば、「ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度の差が基板面内で一定である」という場合に、「ＳｉＣ基板ＳＢ１とバッファ層ＢＦ１との不純物濃度の差が、基板中心Ｏから基板端Ｘａ，Ｘｂまでの領域において一定であり、かつ、基板端Ｘａ，Ｘｂよりも外側の領域においても一定である」ものを除く意味ではないことはいうまでもない。 In the silicon carbide laminated substrate 40 of the present embodiment, "in-plane" means the substrate shown in the plan view of FIG. 19 on any surface in the silicon carbide laminated substrate (SiC substrate, buffer layer and drift layer). It means a region from the center O to the substrate edges Xa and Xb (semiconductor chip forming region), and does not include a region outside the substrate edges Xa and Xb. That is, in the silicon carbide laminated substrate 40 of the present embodiment, for example, "the difference in impurity concentration between the SiC substrate SB1 and the buffer layer BF1 is constant in the substrate surface" means "the SiC substrate SB1 and the buffer layer BF1". The difference in impurity concentration from the above is constant in the region from the center O of the substrate to the edges Xa and Xb of the substrate. " The reason is that the region outside the positions Xa and Xb of the silicon carbide laminated substrate 40 is cut by the dicing step and is not used as the semiconductor chip CHP1. However, in the silicon carbide laminated substrate 40, for example, when "the difference in the impurity concentration between the SiC substrate SB1 and the buffer layer BF1 is constant in the substrate surface", "the impurity concentration between the SiC substrate SB1 and the buffer layer BF1" Needless to say, the difference is constant in the region from the center O of the substrate to the edges Xa and Xb of the substrate, and is also constant in the region outside the edges Xa and Xb of the substrate. " Absent.

次に、本実施の形態の炭化ケイ素積層基板４０の製造方法の主な特徴について、説明する。 Next, the main features of the method for manufacturing the silicon carbide laminated substrate 40 of the present embodiment will be described.

まず、本実施の形態のＳｉＣ基板ＳＢ１の不純物濃度の面内分布の測定方法について説明する。ＳｉＣ基板の不純物濃度の測定は、ＣＶ（容量−電圧）測定装置（図示せず）を用いたＣＶ法により行う。例えば、ＣＶ測定装置（図示せず）は、水銀プローブを有し、この水銀プローブを測定対象の基板に接触させることにより、基板の静電容量を測定する。この静電容量から基板の不純物濃度を求めることができる。本実施の形態では、ＳｉＣ基板の不純物濃度を測定し、その測定値からバッファ層の不純物濃度を決定するため、ＳｉＣ基板の不純物濃度の測定は、非破壊方法であるＣＶ（容量−電圧）法により行うことが好ましい。 First, a method for measuring the in-plane distribution of the impurity concentration of the SiC substrate SB1 of the present embodiment will be described. The impurity concentration of the SiC substrate is measured by the CV method using a CV (capacity-voltage) measuring device (not shown). For example, a CV measuring device (not shown) has a mercury probe, and the capacitance of the substrate is measured by bringing the mercury probe into contact with the substrate to be measured. The impurity concentration of the substrate can be obtained from this capacitance. In the present embodiment, the impurity concentration of the SiC substrate is measured, and the impurity concentration of the buffer layer is determined from the measured value. Therefore, the impurity concentration of the SiC substrate is measured by the CV (capacity-voltage) method, which is a non-destructive method. It is preferable to carry out by.

但し、ＣＶ（容量−電圧）法ではドーピングされた不純物濃度が大きすぎて測定が難しいことがある。そのため、破壊方法である二次イオン質量分析法により測定した不純物濃度と、非破壊で測定可能な物性値との相関を調べる方法がより好ましい。簡便であり、かつ、測定精度を高めるため、非接触抵抗率測定装置（図示せず）を用いた渦電流による抵抗率測定法を採用することが最も好適である。例えば、非接触抵抗率測定装置（図示せず）は、２つのプローブを有し、プローブ間に磁束を発生させるものである。プローブ間に測定対象の基板を挿入すると、その基板に渦電流が発生する。この渦電流によって電力損失が生じるため、回路内の電流が減少する。減少した電流値と抵抗率は反比例するため、基板の抵抗率が測定できる。本実施の形態では、予めＳｉＣ基板の抵抗率と不純物濃度との関係を示す検量線を作成しておき、非接触抵抗率測定装置（図示せず）を用いて測定されたＳｉＣ基板の抵抗率の面内分布を検量線と照らし合わせることで、ＳｉＣ基板の不純物濃度の面内分布を測定することができる。 However, in the CV (capacity-voltage) method, the concentration of doped impurities may be too large to measure. Therefore, a method of investigating the correlation between the impurity concentration measured by the secondary ion mass spectrometry, which is a fracture method, and the non-destructive measurable physical property value is more preferable. In order to be simple and to improve the measurement accuracy, it is most preferable to adopt a resistivity measurement method using an eddy current using a non-contact resistivity measuring device (not shown). For example, a non-contact resistivity measuring device (not shown) has two probes and generates magnetic flux between the probes. When the substrate to be measured is inserted between the probes, an eddy current is generated on the substrate. This eddy current causes power loss, which reduces the current in the circuit. Since the reduced current value and the resistivity are inversely proportional, the resistivity of the substrate can be measured. In the present embodiment, a calibration curve showing the relationship between the resistivity of the SiC substrate and the impurity concentration is prepared in advance, and the resistivity of the SiC substrate is measured using a non-contact resistivity measuring device (not shown). By comparing the in-plane distribution of the above with the calibration curve, the in-plane distribution of the impurity concentration of the SiC substrate can be measured.

次に、本実施の形態のバッファ層ＢＦ１の形成方法について説明する。図６に示すＣＶＤ装置ＣＤにおいて、ＳｉＣからなるエピタキシャル層の原料ガスであるシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）と、不純物ドーパントガスである窒素（Ｎ２）を用い、バッファ層ＢＦ１を形成する。ここで、図６に示すように、ガス供給口Ｇ１は、ＳｉＣ基板ＳＢ１の基板中心付近に、ガス供給口Ｇ２は、ＳｉＣ基板ＳＢ１の基板端付近に、夫々、原料ガスを供給する。 Next, a method of forming the buffer layer BF1 of the present embodiment will be described. In the CVD apparatus CD shown in FIG. 6, silane (SiH 4 ) and propane (C 3 H 8 ), which are the raw material gases of the epitaxial layer made of SiC, and nitrogen (N 2 ), which is an impurity dopant gas, are used in the buffer layer BF1. To form. Here, as shown in FIG. 6, the gas supply port G1 supplies the raw material gas near the center of the SiC substrate SB1, and the gas supply port G2 supplies the raw material gas near the edge of the SiC substrate SB1.

前述の通り、本実施の形態のバッファ層ＢＦ１は、不純物濃度の面内分布を有するエピタキシャル層として形成する。まず、基板中心の不純物濃度が基板端の不純物濃度よりも大きい面内分布を有するエピタキシャル層を形成する場合には、基板中心に位置するガス供給口Ｇ１から供給する窒素の流量を、基板端に位置するガス供給口Ｇ２から供給する窒素の流量よりも大きくし、ガス供給口Ｇ１から供給するプロパンの流量を、基板端に位置するガス供給口Ｇ２から供給するプロパンの流量よりも小さくする。こうすることで、図２３に示すように、ＳｉＣ基板ＳＢ１の基板中心（図２３の基板端から３５ｍｍの位置）付近の不純物濃度が、ＳｉＣ基板ＳＢ１の基板端（図２３の基板端から０ｍｍおよび７０ｍｍの位置）付近の不純物濃度よりも大きくなるような面内分布を有するエピタキシャル層ＳＰ１を形成することができる。 As described above, the buffer layer BF1 of the present embodiment is formed as an epitaxial layer having an in-plane distribution of impurity concentrations. First, when forming an epitaxial layer having an in-plane distribution in which the impurity concentration at the center of the substrate is larger than the impurity concentration at the edge of the substrate, the flow rate of nitrogen supplied from the gas supply port G1 located at the center of the substrate is applied to the edge of the substrate. The flow rate of propane supplied from the gas supply port G2 located at the end of the substrate is made smaller than the flow rate of propane supplied from the gas supply port G2 located at the end of the substrate. By doing so, as shown in FIG. 23, the impurity concentration near the substrate center of the SiC substrate SB1 (position 35 mm from the substrate edge of FIG. 23) is reduced to 0 mm from the substrate edge of the SiC substrate SB1 (0 mm from the substrate edge of FIG. 23). It is possible to form the epitaxial layer SP1 having an in-plane distribution that is larger than the impurity concentration near (70 mm position).

なお、窒素の流量の調整ではなく、プロパンの流量を調整することで、基板中心の不純物濃度と基板端の不純物濃度との間に差を有するエピタキシャル層を形成することもできる。これは、プロパンはＳｉＣエピタキシャル層の原料であるため、プロパンの流量を減らすことで生じる空隙に窒素が取り込まれやすくなるからである。例えば、基板中心に位置するガス供給口Ｇ１から供給するプロパンの流量を、基板端に位置するガス供給口Ｇ２から供給するプロパンの流量よりも小さくする。こうすることで、基板中心の不純物濃度が基板端の不純物濃度よりも大きい面内分布を有するエピタキシャル層を形成することができる。 By adjusting the flow rate of propane instead of adjusting the flow rate of nitrogen, it is possible to form an epitaxial layer having a difference between the impurity concentration at the center of the substrate and the impurity concentration at the edge of the substrate. This is because propane is a raw material for the SiC epitaxial layer, so that nitrogen is easily taken into the voids generated by reducing the flow rate of propane. For example, the flow rate of propane supplied from the gas supply port G1 located at the center of the substrate is made smaller than the flow rate of propane supplied from the gas supply port G2 located at the end of the substrate. By doing so, it is possible to form an epitaxial layer having an in-plane distribution in which the impurity concentration at the center of the substrate is larger than the impurity concentration at the edge of the substrate.

また、さらに、窒素の流量の調整とプロパンの流量の調整とを同時に行うことで、基板中心の不純物濃度と基板端の不純物濃度との差がさらに大きい面内分布を有するエピタキシャル層を形成することができる。具体的には、基板中心に位置するガス供給口Ｇ１から供給する窒素の流量を、基板端に位置するガス供給口Ｇ２から供給する窒素の流量よりも大きくすると共に、ガス供給口Ｇ１から供給するプロパンの流量を、基板端に位置するガス供給口Ｇ２から供給するプロパンの流量よりも小さくする。こうすることで、基板中心の不純物濃度が基板端の不純物濃度よりも大きい面内分布を有するエピタキシャル層を形成することができる。 Further, by adjusting the flow rate of nitrogen and the flow rate of propane at the same time, an epitaxial layer having an in-plane distribution in which the difference between the impurity concentration at the center of the substrate and the impurity concentration at the edge of the substrate is larger is formed. Can be done. Specifically, the flow rate of nitrogen supplied from the gas supply port G1 located at the center of the substrate is made larger than the flow rate of nitrogen supplied from the gas supply port G2 located at the end of the substrate, and is supplied from the gas supply port G1. The flow rate of propane is made smaller than the flow rate of propane supplied from the gas supply port G2 located at the end of the substrate. By doing so, it is possible to form an epitaxial layer having an in-plane distribution in which the impurity concentration at the center of the substrate is larger than the impurity concentration at the edge of the substrate.

また、エピタキシャル層が成長するに従い、ガス供給口Ｇ１から供給する窒素の流量を調整することにより、厚さ方向にも不純物濃度の分布を有するエピタキシャル層を形成することができる。具体的には、基板中心に位置するガス供給口Ｇ１から供給する窒素の流量を小さくして、基板端に位置するガス供給口Ｇ２から供給する窒素の流量に徐々に近づける。こうすることで、図２０に示す本実施の形態のバッファ層ＢＦ１のように、ＳｉＣ基板ＳＢ１側端部（位置Ｚ２）からドリフト層ＥＰ１側端部（位置Ｚ４）に至るまで、不純物濃度の面内分布を徐々に小さくすることができる。 Further, as the epitaxial layer grows, the flow rate of nitrogen supplied from the gas supply port G1 can be adjusted to form an epitaxial layer having an impurity concentration distribution in the thickness direction as well. Specifically, the flow rate of nitrogen supplied from the gas supply port G1 located at the center of the substrate is reduced to gradually approach the flow rate of nitrogen supplied from the gas supply port G2 located at the end of the substrate. By doing so, as in the buffer layer BF1 of the present embodiment shown in FIG. 20, the surface of the impurity concentration extends from the side end portion (position Z2) of the SiC substrate SB1 to the side end portion (position Z4) of the drift layer EP1. The internal distribution can be gradually reduced.

また、バッファ層ＢＦ１の不純物濃度を大きく変化させるため、成膜条件を変化させながら、バッファ層ＢＦ１を数回に分けて形成してもよい。すなわち、一度原料ガスの供給を中止して成膜を停止し、原料ガスの流量、サセプタＳＵの設定温度、および、装置内の圧力を変化させ、その後、再度原料ガスの供給を開始して成膜を行ってもよい。 Further, in order to greatly change the impurity concentration of the buffer layer BF1, the buffer layer BF1 may be formed in several steps while changing the film forming conditions. That is, once the supply of the raw material gas is stopped to stop the film formation, the flow rate of the raw material gas, the set temperature of the susceptor SU, and the pressure in the apparatus are changed, and then the supply of the raw material gas is started again. A membrane may be applied.

なお、変形例１として後述するように、ＳｉＣ基板の基板端付近の不純物濃度を、ＳｉＣ基板の基板中心付近の不純物濃度よりも大きくする場合には、ガス供給口Ｇ１から供給する窒素の流量を小さくする。こうすることで、図２３に示すように、ＳｉＣ基板の基板端（図２３の基板端から０ｍｍおよび７０ｍｍの位置）付近の不純物濃度が、ＳｉＣ基板の基板中心（図２３の基板端から３５ｍｍの位置）付近の不純物濃度よりも大きいエピタキシャル層ＳＰ２を形成することができる。 As will be described later as a modification 1, when the impurity concentration near the substrate edge of the SiC substrate is made larger than the impurity concentration near the substrate center of the SiC substrate, the flow rate of nitrogen supplied from the gas supply port G1 is increased. Make it smaller. By doing so, as shown in FIG. 23, the impurity concentration near the substrate edge of the SiC substrate (positions 0 mm and 70 mm from the substrate edge of FIG. 23) is 35 mm from the substrate edge of the SiC substrate (35 mm from the substrate edge of FIG. 23). It is possible to form an epitaxial layer SP2 having a concentration higher than the impurity concentration in the vicinity of (position).

＜変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 <Modification example>
Although the invention made by the present inventor has been specifically described above based on the embodiment, the present invention is not limited to the above embodiment and can be variously modified without departing from the gist thereof. Needless to say.

（変形例１）
本実施の形態の変形例である変形例１の炭化ケイ素積層基板４５の主な特徴について、図２４〜図２７を用いて、前記実施の形態と比較しながら説明する。図２４は、変形例１の炭化ケイ素積層基板４５の断面図および平面図である。図２５は、変形例１の炭化ケイ素積層基板４５において、基板面内の位置と不純物濃度との関係を示すグラフである。図２６は、変形例１の炭化ケイ素積層基板４５において、基板中心の位置Ｏにおける厚さ方向の位置と不純物濃度との関係を示すグラフである。図２７は、変形例１の炭化ケイ素積層基板４５において、基板端の位置Ｘａにおける厚さ方向の位置と不純物濃度との関係を示すグラフである。 (Modification example 1)
The main features of the silicon carbide laminated substrate 45 of the modified example 1 which is a modified example of the present embodiment will be described with reference to FIGS. 24 to 27 in comparison with the above-described embodiment. FIG. 24 is a cross-sectional view and a plan view of the silicon carbide laminated substrate 45 of the modified example 1. FIG. 25 is a graph showing the relationship between the position in the substrate surface and the impurity concentration in the silicon carbide laminated substrate 45 of the modified example 1. FIG. 26 is a graph showing the relationship between the position in the thickness direction at the position O at the center of the substrate and the impurity concentration in the silicon carbide laminated substrate 45 of the first modification. FIG. 27 is a graph showing the relationship between the position in the thickness direction and the impurity concentration at the position Xa at the edge of the substrate in the silicon carbide laminated substrate 45 of the first modification.

図２４の断面図に示すように、変形例１の炭化ケイ素積層基板４５は、ＳｉＣ基板ＳＢ２と、ＳｉＣ基板ＳＢ２上に形成されたバッファ層ＢＦ２と、バッファ層ＢＦ２上に形成されたドリフト層ＥＰ１と、により構成されている。 As shown in the cross-sectional view of FIG. 24, the silicon carbide laminated substrate 45 of the modified example 1 has a SiC substrate SB2, a buffer layer BF2 formed on the SiC substrate SB2, and a drift layer EP1 formed on the buffer layer BF2. It is composed of and.

以下、図２４の断面図に示すように、変形例１の炭化ケイ素積層基板４５の厚さ方向の位置を、図１９に示す前記実施の形態と同様に、位置Ｚ１，Ｚ２，Ｚ３，Ｚ４，Ｚ５により表す。また、図２４の平面図に示すように、変形例１の炭化ケイ素積層基板４５の径方向の位置を、図１９に示す前記実施の形態と同様に、位置Ｏ，Ｘａ，Ｘｂにより表す。また、図２５において、基板中心ＯにおけるＳｉＣ基板ＳＢ２とバッファ層ＢＦ２との不純物濃度差を濃度差Ｄ２ｏと、基板端ＸａにおけるＳｉＣ基板ＳＢ２とバッファ層ＢＦ２との不純物濃度差を濃度差Ｄ２ａと、基板端ＸｂにおけるＳｉＣ基板ＳＢ２とバッファ層ＢＦ２との不純物濃度差を濃度差Ｄ２ｂと、夫々、表している。 Hereinafter, as shown in the cross-sectional view of FIG. 24, the position of the silicon carbide laminated substrate 45 of the modified example 1 in the thickness direction is set to the position Z1, Z2, Z3, Z4 in the same manner as in the embodiment shown in FIG. Represented by Z5. Further, as shown in the plan view of FIG. 24, the radial position of the silicon carbide laminated substrate 45 of the modified example 1 is represented by the positions O, Xa, and Xb as in the embodiment shown in FIG. Further, in FIG. 25, the difference in impurity concentration between the SiC substrate SB2 and the buffer layer BF2 at the substrate center O is defined as the density difference D2o, and the difference in impurity concentration between the SiC substrate SB2 and the buffer layer BF2 at the substrate edge Xa is defined as the density difference D2a. The difference in impurity concentration between the SiC substrate SB2 and the buffer layer BF2 at the substrate edge Xb is represented by the concentration difference D2b, respectively.

なお、図２４の平面図には、図１９に示す前記実施の形態と同様に、変形例１の炭化ケイ素積層基板４５上に素子が形成された後に、円板状の炭化ケイ素積層基板４５に対してダイシング（個片化）工程を行って得られる半導体チップＣＨＰ２を模式的に示している。また、図２４の平面図に示すように、位置Ｘａ，Ｘｂは、炭化ケイ素積層基板４５の径方向端部から５ｍｍ〜１０ｍｍ程度内側の点であり、炭化ケイ素積層基板４５が前記ダイシング工程により半導体チップＣＨＰ２として個片化される領域（半導体チップ取得領域）の径方向端部を意味する。すなわち、炭化ケイ素積層基板４５の位置Ｘａ，Ｘｂよりも外側の領域は、前記ダイシング工程により切断されて半導体チップＣＨＰ２として使用されない部分である。 In addition, in the plan view of FIG. 24, similarly to the embodiment shown in FIG. 19, after the element is formed on the silicon carbide laminated substrate 45 of the modification 1, the disc-shaped silicon carbide laminated substrate 45 is formed. On the other hand, the semiconductor chip CHP2 obtained by performing the dicing (individualization) step is schematically shown. Further, as shown in the plan view of FIG. 24, the positions Xa and Xb are points inside about 5 mm to 10 mm from the radial end of the silicon carbide laminated substrate 45, and the silicon carbide laminated substrate 45 is a semiconductor by the dicing step. It means a radial end portion of a region (semiconductor chip acquisition region) that is fragmented as chip CHP2. That is, the region outside the positions Xa and Xb of the silicon carbide laminated substrate 45 is a portion that is cut by the dicing step and is not used as the semiconductor chip CHP2.

まず、変形例１の炭化ケイ素積層基板４５に含まれるバッファ層ＢＦ２の、径方向の位置と不純物濃度との関係について、前記実施の形態と比較しながら説明する。図２５に示すように、変形例１の炭化ケイ素積層基板４５は、図２０に示す前記実施の形態の炭化ケイ素積層基板４０と同様に、バッファ層ＢＦ２のＳｉＣ基板ＳＢ２側端部（位置Ｚ２）の不純物濃度が面内分布を有している。そして、バッファ層ＢＦ２のＳｉＣ基板ＳＢ２側端部（位置Ｚ２）の不純物濃度の面内分布は、ＳｉＣ基板ＳＢ２のバッファ層ＢＦ２側端部（位置Ｚ１）の不純物濃度の面内分布と一致している。 First, the relationship between the radial position and the impurity concentration of the buffer layer BF2 included in the silicon carbide laminated substrate 45 of the first modification will be described in comparison with the above-described embodiment. As shown in FIG. 25, the silicon carbide laminated substrate 45 of the modification 1 is the SiC substrate SB2 side end portion (position Z2) of the buffer layer BF2, similarly to the silicon carbide laminated substrate 40 of the embodiment shown in FIG. The impurity concentration of has an in-plane distribution. The in-plane distribution of the impurity concentration at the SiC substrate SB2 side end (position Z2) of the buffer layer BF2 coincides with the in-plane distribution of the impurity concentration at the buffer layer BF2 side end (position Z1) of the SiC substrate SB2. There is.

一方、図２５に示すように、ＳｉＣ基板ＳＢ２のバッファ層ＢＦ２側端部（位置Ｚ１）の不純物濃度が、基板の基板中心Ｏが最も小さく、基板端Ｘａおよび基板端Ｘｂに向かうに従って徐々に増加し、基板端Ｘａおよび基板端Ｘｂが最も大きいという分布になっている。そのため、バッファ層ＢＦ２のＳｉＣ基板ＳＢ２側端部（位置Ｚ２）の不純物濃度が、ＳｉＣ基板ＳＢ１のバッファ層ＢＦ１側端部（位置Ｚ１）の不純物濃度と同様に、基板の基板中心Ｏが最も小さく、基板端Ｘａおよび基板端Ｘｂに向かうに従って徐々に増加し、基板端Ｘａおよび基板端Ｘｂが最も大きいという分布になっている。この分布の違いが、変形例１の炭化ケイ素積層基板４５と前記実施の形態の炭化ケイ素積層基板４０との相違点である。 On the other hand, as shown in FIG. 25, the impurity concentration in the buffer layer BF2 side end (position Z1) of the SiC substrate SB2 is the smallest at the substrate center O of the substrate and gradually increases toward the substrate edge Xa and the substrate edge Xb. However, the distribution is such that the substrate edge Xa and the substrate edge Xb are the largest. Therefore, the impurity concentration of the SiC substrate SB2 side end (position Z2) of the buffer layer BF2 is the same as the impurity concentration of the buffer layer BF1 side end (position Z1) of the SiC substrate SB1, and the substrate center O of the substrate is the smallest. The distribution gradually increases toward the substrate edge Xa and the substrate edge Xb, and the substrate edge Xa and the substrate edge Xb are the largest. This difference in distribution is the difference between the silicon carbide laminated substrate 45 of the first modification and the silicon carbide laminated substrate 40 of the embodiment.

また、図２５に示すように、変形例１のバッファ層ＢＦ２は、図２０に示す前記実施の形態のバッファ層ＢＦ１と同様に、ＳｉＣ基板ＳＢ２側端部（位置Ｚ２）からドリフト層ＥＰ１側端部（位置Ｚ４）に至るまで、不純物濃度の面内分布が徐々に小さくなるように形成されている。具体的には、図２５に示すように、バッファ層ＢＦ２は、バッファ層ＢＦ２の厚さ方向中央部（位置Ｚ３）において、ＳｉＣ基板ＳＢ２側端部（位置Ｚ２）よりも、基板中心Ｏの不純物濃度と基板端Ｘａ，Ｘｂの不純物濃度との差が小さくなるように形成されている。さらに、バッファ層ＢＦ２は、バッファ層ＢＦ２のドリフト層ＥＰ１側端部（位置Ｚ４）において、不純物濃度が炭化ケイ素積層基板４５の基板中心Ｏから基板端Ｘａ，Ｘｂに至るまで一定になるように形成されている。 Further, as shown in FIG. 25, the buffer layer BF2 of the modification 1 is the same as the buffer layer BF1 of the embodiment shown in FIG. 20, from the side end portion (position Z2) of the SiC substrate SB2 to the side end of the drift layer EP1. It is formed so that the in-plane distribution of the impurity concentration gradually decreases up to the portion (position Z4). Specifically, as shown in FIG. 25, the buffer layer BF2 has impurities in the center O of the substrate at the center portion (position Z3) in the thickness direction of the buffer layer BF2 rather than the side end portion (position Z2) of the SiC substrate SB2. It is formed so that the difference between the concentration and the impurity concentration of the substrate edges Xa and Xb becomes small. Further, the buffer layer BF2 is formed so that the impurity concentration is constant from the substrate center O of the silicon carbide laminated substrate 45 to the substrate edges Xa and Xb at the drift layer EP1 side end (position Z4) of the buffer layer BF2. Has been done.

続いて、変形例１の炭化ケイ素積層基板４５に含まれるバッファ層ＢＦ２の、厚さ方向の位置と不純物濃度との関係について説明する。 Subsequently, the relationship between the position of the buffer layer BF2 contained in the silicon carbide laminated substrate 45 of the first modification 1 in the thickness direction and the impurity concentration will be described.

図２６に示すように、炭化ケイ素積層基板４５の基板中心Ｏにおいて、ＳｉＣ基板ＳＢ２のバッファ層ＢＦ２側端部（位置Ｚ１）の不純物濃度は、濃度Ｃｏｓ２（３×１０１８ｃｍ−３）である。それに対して、バッファ層ＢＦ２のＳｉＣ基板ＳＢ２側端部（位置Ｚ２）の不純物濃度は、濃度Ｃｏｂｓ２（例えば２．４×１０１８ｃｍ−３）である。すなわち、図２５および図２６に示すように、基板中心Ｏにおいて、バッファ層ＢＦ２のＳｉＣ基板ＳＢ２側端部（位置Ｚ２）の不純物濃度Ｃｏｂｓ２（２．４×１０１８ｃｍ−３）は、ＳｉＣ基板ＳＢ２のバッファ層ＢＦ２側端部（位置Ｚ１）の不純物濃度Ｃｏｓ２（３×１０１８ｃｍ−３）よりも、不純物濃度差Ｄ２ｏ（０．６×１０１８ｃｍ−３）だけ小さい。 As shown in FIG. 26, at the substrate center O of the silicon carbide laminated substrate 45, the impurity concentration of the buffer layer BF2 side end portion (position Z1) of the SiC substrate SB2 is the concentration Cos2 (3 × 10 18 cm -3 ). .. On the other hand, the impurity concentration of the SiC substrate SB2 side end (position Z2) of the buffer layer BF2 is the concentration Cobs2 (for example, 2.4 × 10 18 cm -3 ). That is, as shown in FIGS. 25 and 26, in the substrate center O, the impurity concentration Cobs2 (2.4 × 10 18 cm -3 ) at the end (position Z2) of the SiC substrate SB2 of the buffer layer BF2 is the SiC substrate. The impurity concentration difference D2o (0.6 × 10 18 cm -3 ) is smaller than the impurity concentration Cos2 (3 × 10 18 cm -3 ) at the side end (position Z1) of the buffer layer BF2 of SB2.

また、炭化ケイ素積層基板４５の基板中心Ｏにおいて、バッファ層ＢＦ２のドリフト層ＥＰ１側端部（位置Ｚ４）の不純物濃度は、濃度Ｃｏｂｅ２（例えば３×１０１５ｃｍ−３）である。また、ドリフト層ＥＰ１のバッファ層ＢＦ２側端部（位置Ｚ５）の不純物濃度は、濃度Ｃｏｅ（例えば３×１０１５ｃｍ−３）である。バッファ層ＢＦ２のドリフト層ＥＰ１側端部（位置Ｚ４）の不純物濃度Ｃｏｂｅ２は、ドリフト層ＥＰ１のバッファ層ＢＦ２側端部（位置Ｚ５）の不純物濃度Ｃｏｅと同じである。 Further, at the substrate center O of the silicon carbide laminated substrate 45, the impurity concentration of the drift layer EP1 side end portion (position Z4) of the buffer layer BF2 is the concentration Cobe2 (for example, 3 × 10 15 cm -3 ). The impurity concentration of the buffer layer BF2 side end (position Z5) of the drift layer EP1 is a concentration Coe (for example, 3 × 10 15 cm -3 ). The impurity concentration Cobe2 of the drift layer EP1 side end (position Z4) of the buffer layer BF2 is the same as the impurity concentration Coe of the buffer layer BF2 side end (position Z5) of the drift layer EP1.

続いて、図２７に示すように、炭化ケイ素積層基板４５の基板端Ｘａにおいて、ＳｉＣ基板ＳＢ２のバッファ層ＢＦ２側端部（位置Ｚ１）の不純物濃度は、濃度Ｃａｓ２（５×１０１８ｃｍ−３）である。それに対して、バッファ層ＢＦ２のＳｉＣ基板ＳＢ２側端部（位置Ｚ２）の不純物濃度は、濃度Ｃａｂｓ２（例えば４．４×１０１８ｃｍ−３）である。すなわち、図２５および図２７に示すように、基板端Ｘａにおいて、バッファ層ＢＦ２のＳｉＣ基板ＳＢ２側端部（位置Ｚ２）の不純物濃度Ｃａｂｓ２（４．４×１０１８ｃｍ−３）は、ＳｉＣ基板ＳＢ２のバッファ層ＢＦ２側端部（位置Ｚ１）の不純物濃度Ｃａｓ２（５×１０１８ｃｍ−３）よりも、不純物濃度差Ｄ２ａ（０．６×１０１８ｃｍ−３）だけ小さい。 Subsequently, as shown in FIG. 27, at the substrate end Xa of the silicon carbide laminated substrate 45, the impurity concentration at the buffer layer BF2 side end (position Z1) of the SiC substrate SB2 is the concentration Cas2 (5 × 10 18 cm -3). ). On the other hand, the impurity concentration of the SiC substrate SB2 side end (position Z2) of the buffer layer BF2 is the concentration Cabs2 (for example, 4.4 × 10 18 cm -3 ). That is, as shown in FIGS. 25 and 27, at the substrate end Xa, the impurity concentration Cabs2 (4.4 × 10 18 cm -3 ) at the SiC substrate SB2 side end (position Z2) of the buffer layer BF2 is the SiC substrate. The impurity concentration difference D2a (0.6 × 10 18 cm -3 ) is smaller than the impurity concentration Cas2 (5 × 10 18 cm -3 ) at the side end (position Z1) of the buffer layer BF2 of SB2.

また、炭化ケイ素積層基板４５の基板端Ｘａにおいて、バッファ層ＢＦ２のドリフト層ＥＰ１側端部（位置Ｚ４）の不純物濃度は、濃度Ｃａｂｅ２（例えば３×１０１５ｃｍ−３）である。また、ドリフト層ＥＰ１のバッファ層ＢＦ２側端部（位置Ｚ５）の不純物濃度は、濃度Ｃａｅ（例えば３×１０１５ｃｍ−３）である。バッファ層ＢＦ２のドリフト層ＥＰ１側端部（位置Ｚ４）の不純物濃度Ｃａｂｅ２は、ドリフト層ＥＰ１のバッファ層ＢＦ２側端部（位置Ｚ５）の不純物濃度Ｃａｅと同じである。 Further, at the substrate end Xa of the silicon carbide laminated substrate 45, the impurity concentration of the drift layer EP1 side end portion (position Z4) of the buffer layer BF2 is the concentration Cabe2 (for example, 3 × 10 15 cm -3 ). The impurity concentration of the buffer layer BF2 side end (position Z5) of the drift layer EP1 is a concentration Cae (for example, 3 × 10 15 cm -3 ). The impurity concentration Cave2 of the drift layer EP1 side end (position Z4) of the buffer layer BF2 is the same as the impurity concentration Cae of the buffer layer BF2 side end (position Z5) of the drift layer EP1.

なお、図２５に示すように、変形例１の炭化ケイ素積層基板４５において、ＳｉＣ基板ＳＢ２、バッファ層ＢＦ２およびドリフト層ＥＰ１の不純物濃度の分布は、夫々、基板中心Ｏで対称となっている。そのため、基板端Ｘｂの不純物濃度は、基板端Ｘａの不純物濃度と同じ分布を有しており、その説明を省略する。 As shown in FIG. 25, in the silicon carbide laminated substrate 45 of the modified example 1, the distributions of the impurity concentrations of the SiC substrate SB2, the buffer layer BF2, and the drift layer EP1 are symmetrical at the substrate center O, respectively. Therefore, the impurity concentration at the substrate edge Xb has the same distribution as the impurity concentration at the substrate edge Xa, and the description thereof will be omitted.

以上の構成を有する変形例１の炭化ケイ素積層基板４５の効果について説明する。 The effect of the silicon carbide laminated substrate 45 of the modified example 1 having the above configuration will be described.

図２５に示すように、変形例１の炭化ケイ素積層基板４５では、図２０に示す前記実施の形態の炭化ケイ素積層基板４０と同様に、バッファ層ＢＦ２のＳｉＣ基板ＳＢ２側端部（位置Ｚ２）の不純物濃度の面内分布は、ＳｉＣ基板ＳＢ２のバッファ層ＢＦ２側端部（位置Ｚ１）の不純物濃度の面内分布と一致している。その結果、図２５に示すように、変形例１の炭化ケイ素積層基板４５では、ＳｉＣ基板ＳＢ２とバッファ層ＢＦ２との不純物濃度の差を基板面内で一定にすることができる。その結果、変形例１の炭化ケイ素積層基板４５では、バッファ層ＢＦ２とＳｉＣ基板ＳＢ２との界面における、せん断応力の集中を緩和することにより、ミスフィット転位としてのＢＰＤの発生を防止することができる。 As shown in FIG. 25, in the silicon carbide laminated substrate 45 of the first modification, the SiC substrate SB2 side end portion (position Z2) of the buffer layer BF2 is similar to the silicon carbide laminated substrate 40 of the embodiment shown in FIG. The in-plane distribution of the impurity concentration of the SiC substrate SB2 is consistent with the in-plane distribution of the impurity concentration at the side end portion (position Z1) of the buffer layer BF2 of the SiC substrate SB2. As a result, as shown in FIG. 25, in the silicon carbide laminated substrate 45 of the first modification, the difference in impurity concentration between the SiC substrate SB2 and the buffer layer BF2 can be made constant in the substrate surface. As a result, in the silicon carbide laminated substrate 45 of the modified example 1, the occurrence of BPD as a misfit dislocation can be prevented by relaxing the concentration of shear stress at the interface between the buffer layer BF2 and the SiC substrate SB2. ..

また、せん断応力の集中を緩和するためにＳｉＣ基板ＳＢ２とバッファ層ＢＦ２との不純物濃度の差が基板面内で一定になるように維持しつつ、ＳｉＣ基板ＳＢ２とバッファ層ＢＦ２との不純物濃度の差を小さくすることができる。その結果、バッファ層ＢＦ２とＳｉＣ基板ＳＢ２との界面における、せん断応力の集中を緩和することができるので、ミスフィット転位としてのＢＰＤの発生をより確実に防止することができる。 Further, in order to alleviate the concentration of shear stress, the difference in impurity concentration between the SiC substrate SB2 and the buffer layer BF2 is maintained so as to be constant in the substrate surface, and the impurity concentration between the SiC substrate SB2 and the buffer layer BF2 is maintained. The difference can be reduced. As a result, the concentration of shear stress at the interface between the buffer layer BF2 and the SiC substrate SB2 can be relaxed, so that the occurrence of BPD as a misfit dislocation can be more reliably prevented.

なお、変形例１の炭化ケイ素積層基板４５において、「面内」とは、前記実施の形態の炭化ケイ素積層基板４０と同様に、炭化ケイ素積層基板（ＳｉＣ基板、バッファ層およびドリフト層）内の任意の面における、図２４の平面図に示す基板中心Ｏから基板端Ｘａ，Ｘｂまでの領域（半導体チップ形成領域）を意味し、基板端Ｘａ，Ｘｂよりも外側の領域は含まない。すなわち、変形例１の炭化ケイ素積層基板４５において、例えば、「ＳｉＣ基板ＳＢ２とバッファ層ＢＦ２との不純物濃度の差が基板面内で一定である」とは、「ＳｉＣ基板ＳＢ２とバッファ層ＢＦ２との不純物濃度の差が、基板中心Ｏから基板端Ｘａ，Ｘｂまでの領域において一定である」ことを意味する。 In the silicon carbide laminated substrate 45 of the modification 1, "in-plane" means the inside of the silicon carbide laminated substrate (SiC substrate, buffer layer and drift layer) as in the case of the silicon carbide laminated substrate 40 of the embodiment. It means a region (semiconductor chip forming region) from the substrate center O shown in the plan view of FIG. 24 to the substrate edges Xa and Xb on an arbitrary surface, and does not include a region outside the substrate edges Xa and Xb. That is, in the silicon carbide laminated substrate 45 of the modified example 1, for example, "the difference in impurity concentration between the SiC substrate SB2 and the buffer layer BF2 is constant in the substrate surface" means that "the SiC substrate SB2 and the buffer layer BF2 The difference in impurity concentration is constant in the region from the center O of the substrate to the edges Xa and Xb of the substrate. "

なお、前記実施の形態の炭化ケイ素積層基板４０および変形例１の炭化ケイ素積層基板４５では、不純物濃度の分布が基板中心Ｏで対称となっている場合を例に説明したが、これに限定されるものではない。すなわち、バッファ層とＳｉＣ基板との界面において、バッファ層の不純物濃度の面内分布を、ＳｉＣ基板の不純物濃度の面内分布と一致させることで、前記実施の形態の炭化ケイ素積層基板４０および変形例１の炭化ケイ素積層基板４５と同様の効果が得られる。 In the silicon carbide laminated substrate 40 of the embodiment and the silicon carbide laminated substrate 45 of the modified example 1, the case where the distribution of the impurity concentration is symmetrical at the center O of the substrate has been described as an example, but the present invention is limited to this. It's not something. That is, by matching the in-plane distribution of the impurity concentration of the buffer layer with the in-plane distribution of the impurity concentration of the SiC substrate at the interface between the buffer layer and the SiC substrate, the silicon carbide laminated substrate 40 and the modification of the above-described embodiment can be obtained. The same effect as that of the silicon carbide laminated substrate 45 of Example 1 can be obtained.

次に、変形例１のバッファ層ＢＦ２の形成方法について説明する。図６に示すＣＶＤ装置ＣＤにおいて、前記実施の形態のバッファ層ＢＦ１と同様に、原料ガスであるシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）と、不純物ドーパントガスである窒素（Ｎ２）を用い、バッファ層ＢＦ２を形成する。ここで、変形例１のバッファ層ＢＦ２は、基板中心の不純物濃度が基板端の不純物濃度よりも小さい面内分布を有するエピタキシャル層として形成する。この場合は、基板端に位置するガス供給口Ｇ２から供給する窒素の流量を、基板中心に位置するガス供給口Ｇ１から供給する窒素の流量よりも大きくする。こうすることで、図２３に示すように、ＳｉＣ基板の基板端（図２３の基板端から０ｍｍおよび７０ｍｍの位置）付近の不純物濃度が、ＳｉＣ基板の基板中心（図２３の基板端から３５ｍｍの位置）付近の不純物濃度よりも大きいエピタキシャル層ＳＰ２を形成することができる。 Next, a method of forming the buffer layer BF2 of the first modification will be described. In the CVD apparatus CD shown in FIG. 6, similarly to the buffer layer BF1 of the above-described embodiment, the raw material gases silane (SiH 4 ) and propane (C 3 H 8 ) and the impurity dopant gas nitrogen (N 2 ). Is used to form the buffer layer BF2. Here, the buffer layer BF2 of the modified example 1 is formed as an epitaxial layer having an in-plane distribution in which the impurity concentration at the center of the substrate is smaller than the impurity concentration at the edge of the substrate. In this case, the flow rate of nitrogen supplied from the gas supply port G2 located at the edge of the substrate is made larger than the flow rate of nitrogen supplied from the gas supply port G1 located at the center of the substrate. By doing so, as shown in FIG. 23, the impurity concentration near the substrate edge of the SiC substrate (positions 0 mm and 70 mm from the substrate edge of FIG. 23) is 35 mm from the substrate edge of the SiC substrate (35 mm from the substrate edge of FIG. 23). It is possible to form an epitaxial layer SP2 having a concentration higher than the impurity concentration in the vicinity of (position).

また、エピタキシャル層が成長するに従い、ガス供給口Ｇ２から供給する窒素の流量を調整することにより、厚さ方向にも不純物濃度の分布を有するエピタキシャル層を形成することができる。具体的には、基板端に位置するガス供給口Ｇ２から供給する窒素の流量を小さくして、基板中央に位置するガス供給口Ｇ１から供給する窒素の流量に徐々に近づける。こうすることで、図２５に示す変形例１のバッファ層ＢＦ２のように、ＳｉＣ基板ＳＢ２側端部（位置Ｚ２）からドリフト層ＥＰ１側端部（位置Ｚ４）に至るまで、不純物濃度の面内分布を徐々に小さくすることができる。 Further, as the epitaxial layer grows, the flow rate of nitrogen supplied from the gas supply port G2 can be adjusted to form an epitaxial layer having an impurity concentration distribution in the thickness direction as well. Specifically, the flow rate of nitrogen supplied from the gas supply port G2 located at the end of the substrate is reduced to gradually approach the flow rate of nitrogen supplied from the gas supply port G1 located at the center of the substrate. By doing so, as in the buffer layer BF2 of the modification 1 shown in FIG. 25, the impurity concentration is in-plane from the SiC substrate SB2 side end (position Z2) to the drift layer EP1 side end (position Z4). The distribution can be gradually reduced.

（変形例２）
前記実施の形態および変形例１では、ｎ型の炭化ケイ素積層基板について説明したが、炭化ケイ素積層基板の導電型（第１導電型）はｐ型であってもよい。この場合、前述した各種の基板、半導体層または半導体領域などに導入する不純物の導電型を、前述した説明とは異なる導電型とする。すなわち、各実施の形態でｎ型を有するものとして説明した基板、層および領域の導電型（第１導電型）をｐ型とし、ｐ型を有するものとして説明した領域（例えば、図１に示すウェル領域８０および第１コンタクト領域８２）の導電型（第２導電型）をｎ型とする。この場合のｐ型の不純物としては、例えばＢ（ホウ素）またはＡｌ（アルミニウム）を用いることができる。以上のように、ｐ型の炭化ケイ素積層基板においても、ＳｉＣ基板とバッファ層との界面において、バッファ層の不純物濃度の面内分布を、ＳｉＣ基板の不純物濃度の面内分布と一致させることで、前記実施の形態の炭化ケイ素積層基板と同様の効果を得ることができる。 (Modification 2)
Although the n-type silicon carbide laminated substrate has been described in the above-described embodiment and the first modification, the conductive type (first conductive type) of the silicon carbide laminated substrate may be a p-type. In this case, the conductive type of impurities introduced into the various substrates, semiconductor layers, semiconductor regions, etc. described above is a conductive type different from the above description. That is, the conductive type (first conductive type) of the substrate, layer and region described as having n-type in each embodiment is defined as p-type, and the region described as having p-type (for example, shown in FIG. 1). Let the conductive type (second conductive type) of the well region 80 and the first contact region 82) be the n type. As the p-type impurity in this case, for example, B (boron) or Al (aluminum) can be used. As described above, even in the p-type silicon carbide laminated substrate, the in-plane distribution of the impurity concentration of the buffer layer at the interface between the SiC substrate and the buffer layer is made to match the in-plane distribution of the impurity concentration of the SiC substrate. , The same effect as that of the silicon carbide laminated substrate of the above embodiment can be obtained.

その他、実施の形態に記載された内容に対応するもの或いはその一部を以下に記載する。 In addition, those corresponding to the contents described in the embodiment or a part thereof are described below.

（付記１）
炭化ケイ素を含む六方晶系半導体基板である第１導電型の第１基板と、
前記第１基板上に形成された、炭化ケイ素を含む前記第１導電型の第１半導体層と、
前記第１半導体層上に形成された、炭化ケイ素を含む前記第１導電型の第２半導体層と、
を有し、
前記第１半導体層に含まれる第１不純物の前記第１基板側の濃度と、前記第１基板に含まれる第３不純物の前記第１半導体層側の濃度との差は、面内で一定である、炭化ケイ素積層基板。 (Appendix 1)
A first conductive type first substrate, which is a hexagonal semiconductor substrate containing silicon carbide,
The first conductive type first semiconductor layer containing silicon carbide formed on the first substrate and
The first conductive type second semiconductor layer containing silicon carbide formed on the first semiconductor layer and
Have,
The difference between the concentration of the first impurity contained in the first semiconductor layer on the first substrate side and the concentration of the third impurity contained in the first substrate on the first semiconductor layer side is constant in the plane. There is a silicon carbide laminated substrate.

（付記２）
付記１記載の炭化ケイ素積層基板において、
前記第１基板の前記第３不純物の前記第１半導体層側の濃度は、面内で一定でない、炭化ケイ素積層基板。 (Appendix 2)
In the silicon carbide laminated substrate described in Appendix 1,
A silicon carbide laminated substrate in which the concentration of the third impurity on the first semiconductor layer side of the first substrate is not constant in the plane.

（付記３）
付記１記載の炭化ケイ素積層基板において、
前記第２半導体層に含まれる第２不純物の前記第１半導体層側の濃度と、前記第１半導体層の前記第１不純物の前記第２半導体層側の濃度との差は、面内で一定である、炭化ケイ素積層基板。 (Appendix 3)
In the silicon carbide laminated substrate described in Appendix 1,
The difference between the concentration of the second impurity contained in the second semiconductor layer on the first semiconductor layer side and the concentration of the first impurity of the first semiconductor layer on the second semiconductor layer side is constant in the plane. Is a silicon carbide laminated substrate.

（付記４）
付記３記載の炭化ケイ素積層基板において、
前記第２半導体層の前記第２不純物の前記第１半導体層側の濃度は、面内で一定であり、
前記第１半導体層の前記第１不純物の前記第２半導体層側の濃度は、面内で一定である、
炭化ケイ素積層基板。 (Appendix 4)
In the silicon carbide laminated substrate described in Appendix 3,
The concentration of the second impurity in the second semiconductor layer on the first semiconductor layer side is constant in the plane.
The concentration of the first impurity in the first semiconductor layer on the second semiconductor layer side is constant in the plane.
Silicon carbide laminated substrate.

（付記５）
付記１記載の炭化ケイ素積層基板において、
前記第１基板の前記第１半導体層側は、前記第３不純物の濃度が、面内の中央から端に向かって徐々に小さくなる濃度勾配を有し、
前記第１半導体層の前記第１基板側は、前記第１不純物の濃度が、面内の中央から端に向かって徐々に小さくなる濃度勾配を有する、炭化ケイ素積層基板。 (Appendix 5)
In the silicon carbide laminated substrate described in Appendix 1,
The first semiconductor layer side of the first substrate has a concentration gradient in which the concentration of the third impurity gradually decreases from the center to the edge in the plane.
The first substrate side of the first semiconductor layer is a silicon carbide laminated substrate having a concentration gradient in which the concentration of the first impurities gradually decreases from the center to the edge in the plane.

（付記６）
付記５記載の炭化ケイ素積層基板において、
前記第１半導体層は、前記第１基板側から前記第２半導体層側に向かって前記第１不純物の前記濃度勾配が徐々に小さくなる、炭化ケイ素積層基板。 (Appendix 6)
In the silicon carbide laminated substrate described in Appendix 5,
The first semiconductor layer is a silicon carbide laminated substrate in which the concentration gradient of the first impurities gradually decreases from the first substrate side toward the second semiconductor layer side.

（付記７）
付記１記載の炭化ケイ素積層基板において、
前記第１基板の前記第１半導体層側は、前記第３不純物の濃度が、面内の中央から端に向かって徐々に大きくなる濃度勾配を有し、
前記第１半導体層の前記第１基板側は、前記第１不純物の濃度が、面内の中央から端に向かって徐々に大きくなる濃度勾配を有する、炭化ケイ素積層基板。 (Appendix 7)
In the silicon carbide laminated substrate described in Appendix 1,
The first semiconductor layer side of the first substrate has a concentration gradient in which the concentration of the third impurity gradually increases from the center to the edge in the plane.
The first substrate side of the first semiconductor layer is a silicon carbide laminated substrate having a concentration gradient in which the concentration of the first impurities gradually increases from the center to the edge in the plane.

（付記８）
付記７記載の炭化ケイ素積層基板において、
前記第１半導体層は、前記第１基板側から前記第２半導体層側に向かって前記第１不純物の前記濃度勾配が徐々に小さくなる、炭化ケイ素積層基板。 (Appendix 8)
In the silicon carbide laminated substrate described in Appendix 7,
The first semiconductor layer is a silicon carbide laminated substrate in which the concentration gradient of the first impurities gradually decreases from the first substrate side toward the second semiconductor layer side.

（付記９）
炭化ケイ素を含む六方晶系半導体基板である第１導電型の第１基板と、
前記第１基板上に形成された、炭化ケイ素を含む前記第１導電型の第１半導体層と、
前記第１半導体層上に形成された、炭化ケイ素を含む前記第１導電型の第２半導体層と、
を有し、
前記第１基板に含まれる第３不純物の前記第１半導体層側の濃度は、面内の中央から端に向かって徐々に小さくなる濃度勾配を有し、
前記第１半導体層に含まれる第１不純物の前記第１基板側の濃度は、面内の中央から端に向かって徐々に小さくなる濃度勾配を有し、
前記第２半導体層に含まれる第２不純物の前記第１半導体層側の濃度は、面内で一定であり、
前記第１半導体層の前記第１不純物の前記第２半導体層側の濃度は、面内で一定である、炭化ケイ素積層基板。 (Appendix 9)
A first conductive type first substrate, which is a hexagonal semiconductor substrate containing silicon carbide,
The first conductive type first semiconductor layer containing silicon carbide formed on the first substrate and
The first conductive type second semiconductor layer containing silicon carbide formed on the first semiconductor layer and
Have,
The concentration of the third impurity contained in the first substrate on the first semiconductor layer side has a concentration gradient that gradually decreases from the center to the edge in the plane.
The concentration of the first impurity contained in the first semiconductor layer on the first substrate side has a concentration gradient that gradually decreases from the center to the edge in the plane.
The concentration of the second impurity contained in the second semiconductor layer on the first semiconductor layer side is constant in the plane.
A silicon carbide laminated substrate in which the concentration of the first impurity of the first semiconductor layer on the second semiconductor layer side is constant in the plane.

（付記１０）
付記９記載の炭化ケイ素積層基板において、
前記第１半導体層は、前記第１基板側から前記第２半導体層側に向かって前記第１不純物の前記濃度勾配が徐々に小さくなる、炭化ケイ素積層基板。 (Appendix 10)
In the silicon carbide laminated substrate according to Appendix 9,
The first semiconductor layer is a silicon carbide laminated substrate in which the concentration gradient of the first impurities gradually decreases from the first substrate side toward the second semiconductor layer side.

（付記１１）
炭化ケイ素を含む六方晶系半導体基板である第１導電型の第１基板と、
前記第１基板上に形成された、炭化ケイ素を含む前記第１導電型の第１半導体層と、
前記第１半導体層上に形成された、炭化ケイ素を含む前記第１導電型の第２半導体層と、
を有し、
前記第１基板に含まれる第３不純物の前記第１半導体層側の濃度は、面内の中央から端に向かって徐々に大きくなる濃度勾配を有し、
前記第１半導体層に含まれる第１不純物の前記第１基板側の濃度は、面内の中央から端に向かって徐々に大きくなる濃度勾配を有し、
前記第２半導体層に含まれる第２不純物の前記第１半導体層側の濃度は、面内で一定であり、
前記第１半導体層の前記第１不純物の前記第２半導体層側の濃度は、面内で一定である、炭化ケイ素積層基板。 (Appendix 11)
A first conductive type first substrate, which is a hexagonal semiconductor substrate containing silicon carbide,
The first conductive type first semiconductor layer containing silicon carbide formed on the first substrate and
The first conductive type second semiconductor layer containing silicon carbide formed on the first semiconductor layer and
Have,
The concentration of the third impurity contained in the first substrate on the first semiconductor layer side has a concentration gradient that gradually increases from the center to the edge in the plane.
The concentration of the first impurity contained in the first semiconductor layer on the first substrate side has a concentration gradient that gradually increases from the center to the edge in the plane.
The concentration of the second impurity contained in the second semiconductor layer on the first semiconductor layer side is constant in the plane.
A silicon carbide laminated substrate in which the concentration of the first impurity of the first semiconductor layer on the second semiconductor layer side is constant in the plane.

（付記１２）
付記１１に記載の炭化ケイ素積層基板において、
前記第１半導体層は、前記第１基板側から前記第２半導体層側に向かって前記第１不純物の前記濃度勾配が徐々に小さくなる、炭化ケイ素積層基板。 (Appendix 12)
In the silicon carbide laminated substrate according to Appendix 11,
The first semiconductor layer is a silicon carbide laminated substrate in which the concentration gradient of the first impurities gradually decreases from the first substrate side toward the second semiconductor layer side.

４０、４５、５０ 炭化ケイ素積層基板
ＳＢ１、ＳＢ２ ＳｉＣ基板
ＢＦ１、ＢＦ１０１、ＢＦ２ バッファ層（エピタキシャル層）
ＥＰ１ ドリフト層（エピタキシャル層） 40, 45, 50 Silicon Carbide Laminated Substrate SB1, SB2 SiC Substrate BF1, BF101, BF2 Buffer Layer (Epitaxial Layer)
EP1 Drift layer (epitaxial layer)

Claims (10)

炭化ケイ素を含む六方晶系半導体基板である第１導電型の第１基板と、
前記第１基板上に形成された、炭化ケイ素を含む前記第１導電型の第１半導体層と、
前記第１半導体層上に形成された、炭化ケイ素を含む前記第１導電型の第２半導体層と、
を有し、
前記第１半導体層に含まれる第１不純物の前記第１基板側の濃度と、前記第１基板に含まれる第３不純物の前記第１半導体層側の濃度との差は、面内で一定であり、
前記第１基板の前記第１半導体層側は、前記第３不純物の濃度が、面内の中央から端に向かって徐々に小さくなる濃度勾配を有し、
前記第１半導体層の前記第１基板側は、前記第１不純物の濃度が、面内の中央から端に向かって徐々に小さくなる濃度勾配を有し、
前記第１半導体層は、前記第１基板側から前記第２半導体層側に向かって前記第１不純物の前記濃度勾配が徐々に小さくなる、炭化ケイ素積層基板。 A first conductive type first substrate, which is a hexagonal semiconductor substrate containing silicon carbide,
The first conductive type first semiconductor layer containing silicon carbide formed on the first substrate and
The first conductive type second semiconductor layer containing silicon carbide formed on the first semiconductor layer and
Have,
The difference between the concentration of the first impurity contained in the first semiconductor layer on the first substrate side and the concentration of the third impurity contained in the first substrate on the first semiconductor layer side is constant in the plane. Oh it is,
The first semiconductor layer side of the first substrate has a concentration gradient in which the concentration of the third impurity gradually decreases from the center to the edge in the plane.
The first substrate side of the first semiconductor layer has a concentration gradient in which the concentration of the first impurity gradually decreases from the center to the edge in the plane.
The first semiconductor layer is a silicon carbide laminated substrate in which the concentration gradient of the first impurities gradually decreases from the first substrate side toward the second semiconductor layer side. 炭化ケイ素を含む六方晶系半導体基板である第１導電型の第１基板と、A first conductive type first substrate, which is a hexagonal semiconductor substrate containing silicon carbide,
前記第１基板上に形成された、炭化ケイ素を含む前記第１導電型の第１半導体層と、The first conductive type first semiconductor layer containing silicon carbide formed on the first substrate and
前記第１半導体層上に形成された、炭化ケイ素を含む前記第１導電型の第２半導体層と、The first conductive type second semiconductor layer containing silicon carbide formed on the first semiconductor layer and
を有し、Have,
前記第１半導体層に含まれる第１不純物の前記第１基板側の濃度と、前記第１基板に含まれる第３不純物の前記第１半導体層側の濃度との差は、面内で一定であり、The difference between the concentration of the first impurity contained in the first semiconductor layer on the first substrate side and the concentration of the third impurity contained in the first substrate on the first semiconductor layer side is constant in the plane. Yes,
前記第１基板の前記第１半導体層側は、前記第３不純物の濃度が、面内の中央から端に向かって徐々に大きくなる濃度勾配を有し、The first semiconductor layer side of the first substrate has a concentration gradient in which the concentration of the third impurity gradually increases from the center to the edge in the plane.
前記第１半導体層の前記第１基板側は、前記第１不純物の濃度が、面内の中央から端に向かって徐々に大きくなる濃度勾配を有し、The first substrate side of the first semiconductor layer has a concentration gradient in which the concentration of the first impurity gradually increases from the center to the edge in the plane.
前記第１半導体層は、前記第１基板側から前記第２半導体層側に向かって前記第１不純物の前記濃度勾配が徐々に小さくなる、炭化ケイ素積層基板。The first semiconductor layer is a silicon carbide laminated substrate in which the concentration gradient of the first impurities gradually decreases from the first substrate side toward the second semiconductor layer side. 請求項１または２の何れか１項に記載の炭化ケイ素積層基板において、
前記第２半導体層に含まれる第２不純物の前記第１半導体層側の濃度と、前記第１半導体層の前記第１不純物の前記第２半導体層側の濃度との差は、面内で一定である、炭化ケイ素積層基板。 In the silicon carbide laminated substrate according to any one of claims 1 or 2.
The difference between the concentration of the second impurity contained in the second semiconductor layer on the first semiconductor layer side and the concentration of the first impurity of the first semiconductor layer on the second semiconductor layer side is constant in the plane. Is a silicon carbide laminated substrate. 請求項３記載の炭化ケイ素積層基板において、
前記第２半導体層の前記第２不純物の前記第１半導体層側の濃度は、面内で一定であり、
前記第１半導体層の前記第１不純物の前記第２半導体層側の濃度は、面内で一定である、
炭化ケイ素積層基板。 In the silicon carbide laminated substrate according to claim 3,
The concentration of the second impurity in the second semiconductor layer on the first semiconductor layer side is constant in the plane.
The concentration of the first impurity in the first semiconductor layer on the second semiconductor layer side is constant in the plane.
Silicon carbide laminated substrate. 炭化ケイ素を含む六方晶系半導体基板である第１導電型の第１基板と、
前記第１基板上に形成された、炭化ケイ素を含む前記第１導電型の第１半導体層と、
前記第１半導体層上に形成された、炭化ケイ素を含む前記第１導電型の第２半導体層と、
を有し、
前記第１基板に含まれる第３不純物の前記第１半導体層側の濃度は、面内の中央から端に向かって徐々に小さくなる濃度勾配を有し、
前記第１半導体層に含まれる第１不純物の前記第１基板側の濃度は、面内の中央から端に向かって徐々に小さくなる濃度勾配を有し、
前記第２半導体層に含まれる第２不純物の前記第１半導体層側の濃度は、面内で一定であり、
前記第１半導体層の前記第１不純物の前記第２半導体層側の濃度は、面内で一定であり、
前記第１半導体層は、前記第１基板側から前記第２半導体層側に向かって前記第１不純物の前記濃度勾配が徐々に小さくなる、炭化ケイ素積層基板。 A first conductive type first substrate, which is a hexagonal semiconductor substrate containing silicon carbide,
The first conductive type first semiconductor layer containing silicon carbide formed on the first substrate and
The first conductive type second semiconductor layer containing silicon carbide formed on the first semiconductor layer and
Have,
The concentration of the third impurity contained in the first substrate on the first semiconductor layer side has a concentration gradient that gradually decreases from the center to the edge in the plane.
The concentration of the first impurity contained in the first semiconductor layer on the first substrate side has a concentration gradient that gradually decreases from the center to the edge in the plane.
The concentration of the second impurity contained in the second semiconductor layer on the first semiconductor layer side is constant in the plane.
The concentration of the second semiconductor layer side of said first impurity of the first semiconductor layer, Ri constant der in a plane,
The first semiconductor layer is a silicon carbide laminated substrate in which the concentration gradient of the first impurities gradually decreases from the first substrate side toward the second semiconductor layer side. （ａ）炭化ケイ素を含む第１導電型の第１基板を準備する工程、
（ｂ）前記第１基板上に、炭化ケイ素を含む前記第１導電型の第１エピタキシャル層を形成する工程、
（ｃ）前記第１エピタキシャル層上に、炭化ケイ素を含む前記第１導電型の第２エピタキシャル層を形成する工程、
を有し、
前記第１エピタキシャル層に含まれる第１不純物の前記第１基板側の濃度と、前記第１基板に含まれる第３不純物の前記第１エピタキシャル層側の濃度との差は、面内で一定であり、
前記第１基板の前記第１エピタキシャル層側は、前記第３不純物の濃度が、面内の中央から端に向かって徐々に小さくなる濃度勾配を有し、
前記第１エピタキシャル層の前記第１基板側は、前記第１不純物の濃度が、面内の中央から端に向かって徐々に小さくなる濃度勾配を有し、
前記第１エピタキシャル層は、前記第１基板側から前記第２エピタキシャル層側に向かって前記第１不純物の前記濃度勾配が徐々に小さくなる、炭化ケイ素積層基板の製造方法。 (A) A step of preparing a first conductive type first substrate containing silicon carbide,
(B) A step of forming the first conductive type first epitaxial layer containing silicon carbide on the first substrate.
(C) A step of forming the first conductive type second epitaxial layer containing silicon carbide on the first epitaxial layer.
Have,
The difference between the concentration of the first impurity contained in the first epitaxial layer on the first substrate side and the concentration of the third impurity contained in the first substrate on the first epitaxial layer side is constant in the plane. Oh it is,
The first epitaxial layer side of the first substrate has a concentration gradient in which the concentration of the third impurity gradually decreases from the center to the edge in the plane.
The first substrate side of the first epitaxial layer has a concentration gradient in which the concentration of the first impurity gradually decreases from the center to the edge in the plane.
The first epitaxial layer is a method for producing a silicon carbide laminated substrate, wherein the concentration gradient of the first impurity gradually decreases from the first substrate side toward the second epitaxial layer side. （ａ）炭化ケイ素を含む第１導電型の第１基板を準備する工程、(A) A step of preparing a first conductive type first substrate containing silicon carbide,
（ｂ）前記第１基板上に、炭化ケイ素を含む前記第１導電型の第１エピタキシャル層を形成する工程、(B) A step of forming the first conductive type first epitaxial layer containing silicon carbide on the first substrate.
（ｃ）前記第１エピタキシャル層上に、炭化ケイ素を含む前記第１導電型の第２エピタキシャル層を形成する工程、(C) A step of forming the first conductive type second epitaxial layer containing silicon carbide on the first epitaxial layer.
を有し、Have,
前記第１エピタキシャル層に含まれる第１不純物の前記第１基板側の濃度と、前記第１基板に含まれる第３不純物の前記第１エピタキシャル層側の濃度との差は、面内で一定であり、The difference between the concentration of the first impurity contained in the first epitaxial layer on the first substrate side and the concentration of the third impurity contained in the first substrate on the first epitaxial layer side is constant in the plane. Yes,
前記第１基板の前記第１エピタキシャル層側は、前記第３不純物の濃度が、面内の中央から端に向かって徐々に大きくなる濃度勾配を有し、The first epitaxial layer side of the first substrate has a concentration gradient in which the concentration of the third impurity gradually increases from the center to the edge in the plane.
前記第１エピタキシャル層の前記第１基板側は、前記第１不純物の濃度が、面内の中央から端に向かって徐々に大きくなる濃度勾配を有し、The first substrate side of the first epitaxial layer has a concentration gradient in which the concentration of the first impurity gradually increases from the center to the edge in the plane.
前記第１エピタキシャル層は、前記第１基板側から前記第２エピタキシャル層側に向かって前記第１不純物の前記濃度勾配が徐々に小さくなる、炭化ケイ素積層基板の製造方法。The first epitaxial layer is a method for producing a silicon carbide laminated substrate, wherein the concentration gradient of the first impurity gradually decreases from the first substrate side toward the second epitaxial layer side. 請求項６または７の何れか１項に記載の炭化ケイ素積層基板の製造方法において、
前記（ａ）工程と前記（ｂ）工程との間に、
（ｄ）前記第１基板の前記第３不純物の濃度を測定する工程、
を有する、炭化ケイ素積層基板の製造方法。 In the method for manufacturing a silicon carbide laminated substrate according to any one of claims 6 or 7.
Between the step (a) and the step (b)
(D) A step of measuring the concentration of the third impurity on the first substrate,
A method for manufacturing a silicon carbide laminated substrate. 請求項８記載の炭化ケイ素積層基板の製造方法において、
前記（ｄ）工程は、容量−電圧法により行う、炭化ケイ素積層基板の製造方法。 In the method for manufacturing a silicon carbide laminated substrate according to claim 8.
The step (d) is a method for manufacturing a silicon carbide laminated substrate, which is carried out by a capacitance-voltage method. 請求項８記載の炭化ケイ素積層基板の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記第１基板の面内の抵抗率を測定する工程、
（ｄ２）前記抵抗率と不純物の濃度との関係から、前記第１基板の前記第３不純物の濃度を算出する工程、
を含む、炭化ケイ素積層基板の製造方法。 In the method for manufacturing a silicon carbide laminated substrate according to claim 8.
The step (d) is
(D1) A step of measuring the in-plane resistivity of the first substrate,
(D2) A step of calculating the concentration of the third impurity on the first substrate from the relationship between the resistivity and the concentration of impurities.
A method for manufacturing a silicon carbide laminated substrate, including.
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