JP6852296B2 - Manufacturing method of field effect transistor - Google Patents

Description

本発明は、電界効果型トランジスタの製造方法に関する。 The present invention relates to a method for manufacturing a field effect transistor.

電界効果型トランジスタ（Field Effect Transistor；ＦＥＴ）は、ゲート電流が低いことに加え、構造が平面的であるため、バイポーラトランジスタと比較して作製及び集積化が容易である。そのため、ＦＥＴは、現在の電子機器で使用される集積回路では必要不可欠な素子となっており、例えば、電界効果型トランジスタをマトリックス状に配列したアクティブマトリックスは、液晶等のディスプレイの駆動回路として用いられている。 A field effect transistor (FET) has a low gate current and a flat structure, so that it is easier to manufacture and integrate than a bipolar transistor. Therefore, FETs have become indispensable elements in integrated circuits used in current electronic devices. For example, an active matrix in which field effect transistors are arranged in a matrix is used as a drive circuit for a display such as a liquid crystal display. Has been done.

電界効果型トランジスタの一例として、酸化物半導体層を有する電界効果型トランジスタが知られている（例えば、特許文献１参照）。酸化物半導体層を有する電界効果型トランジスタでは、移動度の増大やスイッチング特性の向上等、トランジスタ特性の向上が期待されている。 As an example of the field effect transistor, a field effect transistor having an oxide semiconductor layer is known (see, for example, Patent Document 1). Field-effect transistors having an oxide semiconductor layer are expected to have improved transistor characteristics such as increased mobility and improved switching characteristics.

ところで、電界効果型トランジスタのスイッチング特性を示す指標の１つとして、ＳＳ値（サブスレッショルド・スイング値）が用いられる場合がある。ＳＳ値は、伝達特性のオフ領域からオン領域へと遷移するしきい値下領域において、対数グラフの傾きが最大のところで、ドレイン電流が１桁分増加するために必要なゲート電圧の増分として定義される。ＳＳ値が小さいほど、急峻な立ち上がりとなり、スイッチング特性に優れる。 By the way, an SS value (subthreshold swing value) may be used as one of the indexes indicating the switching characteristics of the field effect transistor. The SS value is defined as the increment of the gate voltage required to increase the drain current by an order of magnitude at the maximum slope of the logarithmic graph in the subthreshold region where the transfer characteristic transitions from the off region to the on region. Will be done. The smaller the SS value, the steeper the rise and the better the switching characteristics.

しかしながら、製造プロセスによっては、電界効果型トランジスタのＳＳ値が大きくなる場合があり、ＳＳ値を低減可能な電界効果型トランジスタの製造プロセスが求められている。 However, depending on the manufacturing process, the SS value of the field-effect transistor may increase, and there is a demand for a manufacturing process of the field-effect transistor capable of reducing the SS value.

本発明は、ＳＳ値を低減可能な電界効果型トランジスタの製造方法を提供することを目的とする。 An object of the present invention is to provide a method for manufacturing a field effect transistor capable of reducing the SS value.

本電界効果型トランジスタの製造方法は、何れか一方が酸化物半導体層である第１の酸化物層と第２の酸化物層とが隣接した電界効果型トランジスタの製造方法であって、Ｇａ、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである元素を含む材料により前記第１の酸化物層を形成する工程と、前記第１の酸化物層上に、Ｇａ、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである元素を含む材料により前記第２の酸化物層を形成する工程と、を有し、前記第２の酸化物層の形成温度が、前記第１の酸化物層の形成温度以下であり、前記第１の酸化物層が酸化物絶縁層であり、前記第２の酸化物層が酸化物半導体層であり、前記酸化物絶縁層がゲート絶縁層であり、前記ゲート絶縁層は、アルカリ土類金属である第Ａ元素と、Ｇａ、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである第Ｂ元素とを含有することを要件とする。 The method for manufacturing this electric field effect transistor is a method for manufacturing an electric field effect transistor in which a first oxide layer and a second oxide layer, one of which is an oxide semiconductor layer, are adjacent to each other. The step of forming the first oxide layer from a material containing an element containing at least one of Sc, Y, and lanthanoid, and at least Ga, Sc, Y, and lanthanoid on the first oxide layer. It has a step of forming the second oxide layer with a material containing any of the elements, and the formation temperature of the second oxide layer is equal to or lower than the formation temperature of the first oxide layer. Ah is, the first oxide layer is an oxide insulating layer, said second oxide layer is an oxide semiconductor layer, the oxide insulating layer is a gate insulating layer, the gate insulating layer It is required that the element A, which is an alkaline earth metal, and the element B, which is at least one of Ga, Sc, Y, and a lanthanoid, are contained.

開示の技術によれば、ＳＳ値を低減可能な電界効果型トランジスタの製造方法を提供できる。 According to the disclosed technique, it is possible to provide a method for manufacturing a field effect transistor capable of reducing the SS value.

第１の実施の形態に係る電界効果型トランジスタを例示する断面図である。It is sectional drawing which illustrates the field effect transistor which concerns on 1st Embodiment. 第１の実施の形態に係る電界効果型トランジスタの製造工程を例示する図（その１）である。It is a figure (the 1) which illustrates the manufacturing process of the field effect transistor which concerns on 1st Embodiment. 第１の実施の形態に係る電界効果型トランジスタの製造工程を例示する図（その２）である。It is a figure (the 2) which illustrates the manufacturing process of the field effect transistor which concerns on 1st Embodiment. 第１の実施の形態の変形例に係る電界効果型トランジスタを例示する断面図である。It is sectional drawing which illustrates the field effect transistor which concerns on the modification of 1st Embodiment. 第１の実施の形態の変形例に係る電界効果型トランジスタの製造工程を例示する図（その１）である。It is a figure (the 1) which illustrates the manufacturing process of the field effect transistor which concerns on the modification of 1st Embodiment. 第１の実施の形態の変形例に係る電界効果型トランジスタの製造工程を例示する図（その２）である。It is a figure (No. 2) which illustrates the manufacturing process of the field effect transistor which concerns on the modification of 1st Embodiment. 第２の実施の形態におけるテレビジョン装置の構成を示すブロック図である。It is a block diagram which shows the structure of the television apparatus in 2nd Embodiment. 第２の実施の形態におけるテレビジョン装置の説明図（その１）である。It is explanatory drawing (the 1) of the television apparatus in 2nd Embodiment. 第２の実施の形態におけるテレビジョン装置の説明図（その２）である。It is explanatory drawing (the 2) of the television apparatus in 2nd Embodiment. 第２の実施の形態におけるテレビジョン装置の説明図（その３）である。It is explanatory drawing (the 3) of the television apparatus in 2nd Embodiment. 第２の実施の形態における表示素子の説明図である。It is explanatory drawing of the display element in 2nd Embodiment. 第２の実施の形態における有機ＥＬの説明図である。It is explanatory drawing of the organic EL in the 2nd Embodiment. 第２の実施の形態におけるテレビジョン装置の説明図（その４）である。It is explanatory drawing (the 4) of the television apparatus in 2nd Embodiment. 第２の実施の形態における他の表示素子の説明図（その１）である。It is explanatory drawing (the 1) of another display element in 2nd Embodiment. 第２の実施の形態における他の表示素子の説明図（その２）である。It is explanatory drawing (the 2) of another display element in 2nd Embodiment.

以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。 Hereinafter, modes for carrying out the invention will be described with reference to the drawings. In each drawing, the same components may be designated by the same reference numerals and duplicate description may be omitted.

〈第１の実施の形態〉
［電界効果型トランジスタの構造］
図１は、第１の実施の形態に係る電界効果型トランジスタを例示する断面図である。図１を参照するに、電界効果型トランジスタ１０は、基材１１と、ゲート電極１２と、ゲート絶縁層１３と、半導体層１４と、ソース電極１５と、ドレイン電極１６とを有するボトムゲート／トップコンタクト型の電界効果型トランジスタである。なお、電界効果型トランジスタ１０は、本発明に係る電界効果型トランジスタの代表的な一例である。 <First Embodiment>
[Structure of field effect transistor]
FIG. 1 is a cross-sectional view illustrating the field effect transistor according to the first embodiment. Referring to FIG. 1, the field effect transistor 10 has a bottom gate / top having a base material 11, a gate electrode 12, a gate insulating layer 13, a semiconductor layer 14, a source electrode 15, and a drain electrode 16. It is a contact type field effect transistor. The field-effect transistor 10 is a typical example of the field-effect transistor according to the present invention.

電界効果型トランジスタ１０では、絶縁性の基材１１上にゲート電極１２が形成され、更に、ゲート電極１２を覆うようにゲート絶縁層１３が形成されている。ゲート絶縁層１３上には半導体層１４が形成され、半導体層１４においてチャネルが形成されるように、半導体層１４上にソース電極１５及びドレイン電極１６が形成されている。以下、電界効果型トランジスタ１０の各構成要素について、詳しく説明する。 In the field effect transistor 10, the gate electrode 12 is formed on the insulating base material 11, and the gate insulating layer 13 is further formed so as to cover the gate electrode 12. A semiconductor layer 14 is formed on the gate insulating layer 13, and a source electrode 15 and a drain electrode 16 are formed on the semiconductor layer 14 so that a channel is formed in the semiconductor layer 14. Hereinafter, each component of the field effect transistor 10 will be described in detail.

なお、本実施の形態では、便宜上、半導体層１４側を上側又は一方の側、基材１１側を下側又は他方の側とする。又、各部位の半導体層１４側の面を上面又は一方の面、基材１１側の面を下面又は他方の面とする。但し、電界効果型トランジスタ１０は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を基材１１の上面の法線方向から視ることを指し、平面形状とは対象物を基材１１の上面の法線方向から視た形状を指すものとする。又、基材１１上の各部位の積層方向に切った断面を縦断面、基材１１上の各部位の積層方向に垂直な方向（基材１１の上面に平行な方向）に切った断面を横断面とする。 In the present embodiment, for convenience, the semiconductor layer 14 side is the upper side or one side, and the base material 11 side is the lower side or the other side. Further, the surface of each part on the semiconductor layer 14 side is the upper surface or one surface, and the surface on the base material 11 side is the lower surface or the other surface. However, the field-effect transistor 10 can be used in an upside-down state, or can be arranged at an arbitrary angle. Further, the plan view means that the object is viewed from the normal direction of the upper surface of the base material 11, and the planar shape refers to the shape of the object viewed from the normal direction of the upper surface of the base material 11. .. Further, a cross section cut in the laminating direction of each part on the base material 11 is a vertical cross section, and a cross section cut in a direction perpendicular to the laminating direction of each part on the base material 11 (a direction parallel to the upper surface of the base material 11). It has a cross section.

基材１１の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。 The shape, structure, and size of the base material 11 are not particularly limited and may be appropriately selected depending on the intended purpose.

基材１１の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ガラス基材、プラスチック基材、フィルム基材等を用いることができる。ガラス基材としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、無アルカリガラス、シリカガラス等が挙げられる。又、プラスチック基材やフィルム基材としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等が挙げられる。なお、基材１１としては、表面の清浄化及び密着性向上の点で、酸素プラズマ、ＵＶオゾン、ＵＶ照射洗浄等の前処理が行われることが好ましい。 The material of the base material 11 is not particularly limited and may be appropriately selected depending on the intended purpose. For example, a glass base material, a plastic base material, a film base material, or the like can be used. The glass base material is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include non-alkali glass and silica glass. The plastic base material and the film base material are not particularly limited and may be appropriately selected depending on the intended purpose. For example, polycarbonate (PC), polyimide (PI), polyethylene terephthalate (PET), polyethylene naphthalate, etc. (PEN) and the like. The base material 11 is preferably subjected to pretreatment such as oxygen plasma, UV ozone, and UV irradiation cleaning from the viewpoint of cleaning the surface and improving the adhesion.

ゲート電極１２は、基材１１上の所定領域に形成されている。ゲート電極１２は、ゲート電圧を印加するための電極である。ゲート電極１２の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、白金、パラジウム、金、銀、銅、亜鉛、アルミニウム、ニッケル、クロム、タンタル、モリブデン、チタン等の金属、これらの合金、これら金属の混合物等が挙げられる。又、酸化インジウム、酸化亜鉛、酸化スズ、酸化ガリウム、酸化ニオブ等の導電性酸化物、これらの複合化合物、これらの混合物等が挙げられる。ゲート電極１２の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、４０ｎｍ〜２μｍが好ましく、７０ｎｍ〜１μｍがより好ましい。 The gate electrode 12 is formed in a predetermined region on the base material 11. The gate electrode 12 is an electrode for applying a gate voltage. The material of the gate electrode 12 is not particularly limited and may be appropriately selected depending on the intended purpose. For example, platinum, palladium, gold, silver, copper, zinc, aluminum, nickel, chromium, tantalum, molybdenum and titanium. Such as metals, alloys thereof, mixtures of these metals and the like. Examples thereof include conductive oxides such as indium oxide, zinc oxide, tin oxide, gallium oxide and niobium oxide, composite compounds thereof, and mixtures thereof. The average thickness of the gate electrode 12 is not particularly limited and may be appropriately selected depending on the intended purpose, but is preferably 40 nm to 2 μm, more preferably 70 nm to 1 μm.

ゲート絶縁層１３は、ゲート電極１２と半導体層１４との間に設けられ、ゲート電極１２と半導体層１４とを絶縁するための酸化物絶縁層である。ゲート絶縁層１３の材料としては、例えば、アルカリ土類金属である第Ａ元素と、ガリウム（Ｇａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、及びランタノイドの少なくとも何れかである第Ｂ元素とを少なくとも含有する酸化物膜を用いることができる。 The gate insulating layer 13 is provided between the gate electrode 12 and the semiconductor layer 14, and is an oxide insulating layer for insulating the gate electrode 12 and the semiconductor layer 14. As the material of the gate insulating layer 13, for example, element A which is an alkaline earth metal and element B which is at least one of gallium (Ga), scandium (Sc), yttrium (Y), and lanthanoid are used. At least the contained oxide film can be used.

この酸化物膜は、Ｚｒ（ジルコニウム）及びＨｆ（ハフニウム）の少なくとも何れかである第Ｃ元素を含有し、更に必要に応じて、その他の成分を含有することが好ましい。酸化物膜に含まれるアルカリ土類金属は、１種類であってもよいし、２種類以上であってもよい。 This oxide film preferably contains element C, which is at least one of Zr (zirconium) and Hf (hafnium), and further contains other components, if necessary. The alkaline earth metal contained in the oxide film may be of one kind or two or more kinds.

アルカリ土類元素としては、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）が挙げられる。 Examples of alkaline earth elements include beryllium (Be), magnesium (Mg), calcium (Ca), strontium (Sr), barium (Ba), and radium (Ra).

ランタノイドとしては、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）が挙げられる。 Lantanoids include lanthanum (La), cerium (Ce), placeodim (Pr), neodymium (Nd), promethium (Pm), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), and dysprosium. (Dy), holmium (Ho), erybium (Er), turium (Tm), ytterbium (Yb), lutetium (Lu) can be mentioned.

酸化物膜は、常誘電体アモルファス酸化物を含有するか、又は、常誘電体アモルファス酸化物それ自体で形成されることが好ましい。常誘電体アモルファス酸化物は、大気中において安定であり、かつ広範な組成範囲で安定的にアモルファス構造を形成することができる。但し、酸化物膜の一部に結晶が含まれていてもよい。 The oxide film preferably contains a normal dielectric amorphous oxide or is formed of the normal dielectric amorphous oxide itself. The normal dielectric amorphous oxide is stable in the atmosphere and can stably form an amorphous structure in a wide composition range. However, crystals may be contained in a part of the oxide film.

ゲート絶縁層１３の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、５０ｎｍ〜３μｍが好ましく、１００ｎｍ〜１μｍがより好ましい。 The average thickness of the gate insulating layer 13 is not particularly limited and may be appropriately selected depending on the intended purpose, but is preferably 50 nm to 3 μm, more preferably 100 nm to 1 μm.

半導体層１４は、ゲート絶縁層１３上に形成された酸化物半導体層であり、ゲート絶縁層１３を介してゲート電極１２と対向するように配置されている。半導体層１４は、例えば、ｎ型酸化物半導体から形成することができる。 The semiconductor layer 14 is an oxide semiconductor layer formed on the gate insulating layer 13, and is arranged so as to face the gate electrode 12 via the gate insulating layer 13. The semiconductor layer 14 can be formed from, for example, an n-type oxide semiconductor.

半導体層１４を構成するｎ型酸化物半導体は、高い電界効果移動度が得られる点、及び電子キャリア濃度を適切に制御しやすい点から、インジウム、亜鉛、錫、ガリウム、及びチタンの少なくとも何れかと、アルカリ土類金属とを含有することが好ましく、インジウムとアルカリ土類金属とを含有することがより好ましい。 The n-type oxide semiconductor constituting the semiconductor layer 14 is at least one of indium, zinc, tin, gallium, and titanium because high electric field mobility mobility can be obtained and the electron carrier concentration can be easily controlled appropriately. , It is preferable to contain an alkaline earth metal, and it is more preferable to contain indium and an alkaline earth metal.

アルカリ土類元素としては、ベリリウム（Ｂｅ）、Ｍｇ、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）等が挙げられる。 Examples of the alkaline earth element include beryllium (Be), Mg, calcium (Ca), strontium (Sr), barium (Ba), radium (Ra) and the like.

ソース電極１５及びドレイン電極１６は、半導体層１４上に形成されている。ソース電極１５及びドレイン電極１６は、半導体層１４の一部を被覆し、所定の間隔を隔てて形成されている。ソース電極１５及びドレイン電極１６は、ゲート電極１２へのゲート電圧の印加に応じて電流を取り出すための電極である。なお、ソース電極１５及びドレイン電極１６と共に、ソース電極１５及びドレイン電極１６と接続される配線が同一層に形成されてもよい。 The source electrode 15 and the drain electrode 16 are formed on the semiconductor layer 14. The source electrode 15 and the drain electrode 16 cover a part of the semiconductor layer 14 and are formed at predetermined intervals. The source electrode 15 and the drain electrode 16 are electrodes for extracting a current in response to application of a gate voltage to the gate electrode 12. In addition to the source electrode 15 and the drain electrode 16, the wiring connected to the source electrode 15 and the drain electrode 16 may be formed in the same layer.

ソース電極１５及びドレイン電極１６の材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ゲート電極１２の説明で例示した材質等が挙げられる。ソース電極１５及びドレイン電極１６の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、１０ｎｍ〜１μｍが好ましく、５０ｎｍ〜３００ｎｍがより好ましい。 The materials of the source electrode 15 and the drain electrode 16 are not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include the materials exemplified in the description of the gate electrode 12. The average thickness of the source electrode 15 and the drain electrode 16 is not particularly limited and may be appropriately selected depending on the intended purpose, but is preferably 10 nm to 1 μm, more preferably 50 nm to 300 nm.

［電界効果型トランジスタの製造方法］
次に、図１に示す電界効果型トランジスタの製造方法について説明する。図２及び図３は、第１の実施形態に係る電界効果型トランジスタの製造工程を例示する図である。 [Manufacturing method of field effect transistor]
Next, a method of manufacturing the field-effect transistor shown in FIG. 1 will be described. 2 and 3 are diagrams illustrating a manufacturing process of the field effect transistor according to the first embodiment.

まず、図２（ａ）に示す工程では、基材１１上に、ゲート電極１２を形成する。具体的には、ガラス基材等からなる基材１１を準備する。そして、基材１１上に、真空蒸着法等により導電体膜を形成し、形成した導電体膜をフォトリソグラフィとエッチングによりパターニングして所定形状のゲート電極１２を形成する。 First, in the step shown in FIG. 2A, the gate electrode 12 is formed on the base material 11. Specifically, a base material 11 made of a glass base material or the like is prepared. Then, a conductor film is formed on the base material 11 by a vacuum vapor deposition method or the like, and the formed conductor film is patterned by photolithography and etching to form a gate electrode 12 having a predetermined shape.

基材１１の表面の清浄化及び密着性向上の点で、ゲート電極１２を形成する前に、酸素プラズマ、ＵＶオゾン、ＵＶ照射洗浄等の前処理が行われることが好ましい。基材１１、ゲート電極１２の材料や厚さは、前述の通り適宜選択することができる。 From the viewpoint of cleaning the surface of the base material 11 and improving the adhesion, it is preferable that pretreatment such as oxygen plasma, UV ozone, and UV irradiation cleaning is performed before forming the gate electrode 12. The material and thickness of the base material 11 and the gate electrode 12 can be appropriately selected as described above.

次に、図２（ｂ）及び図２（ｃ）に示す工程では、基材１１上に、ゲート電極１２を被覆するゲート絶縁層１３を形成する。例えば、図２（ｂ）に示す工程において、ゲート絶縁層形成用塗布液１３０をディップコーティング法、スピンコート法、ダイコート法等により塗布し、図２（ｃ）に示す工程において、ゲート絶縁層形成用塗布液１３０を第１の温度で焼成してゲート絶縁層１３を形成するプロセスを挙げることができる。ゲート絶縁層１３の材料や厚さは、前述の通り適宜選択することができる。 Next, in the steps shown in FIGS. 2B and 2C, a gate insulating layer 13 covering the gate electrode 12 is formed on the base material 11. For example, in the step shown in FIG. 2B, the coating liquid 130 for forming the gate insulating layer is applied by a dip coating method, a spin coating method, a die coating method, or the like, and in the step shown in FIG. 2C, the gate insulating layer is formed. A process of firing the coating liquid 130 for use at a first temperature to form the gate insulating layer 13 can be mentioned. The material and thickness of the gate insulating layer 13 can be appropriately selected as described above.

但し、ゲート絶縁層１３を形成する方法として、上記のプロセス以外に、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法等の真空プロセスを用いることができる。 However, as a method for forming the gate insulating layer 13, in addition to the above process, for example, a sputtering method, a pulse laser deposit (PLD) method, a chemical vapor deposition (CVD) method, an atomic layer deposition (ALD) method, etc. A vacuum process can be used.

次に、図３（ａ）及び図３（ｂ）に示す工程では、ゲート絶縁層１３上に半導体層１４を形成する。例えば、図３（ａ）に示す工程において、酸化物半導体層形成用塗布液１４０をディップコーティング法、スピンコート法、ダイコート法等により塗布し、図３（ｂ）に示す工程において、ゲート絶縁層形成用塗布液１３０を第２の温度で焼成してゲート絶縁層１３を形成するプロセスを挙げることができる。 Next, in the steps shown in FIGS. 3A and 3B, the semiconductor layer 14 is formed on the gate insulating layer 13. For example, in the step shown in FIG. 3A, the oxide semiconductor layer forming coating liquid 140 is applied by a dip coating method, a spin coating method, a die coating method, or the like, and in the step shown in FIG. 3B, the gate insulating layer is applied. A process of firing the forming coating liquid 130 at a second temperature to form the gate insulating layer 13 can be mentioned.

但し、半導体層１４を形成する方法として、上記のプロセス以外に、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法等の真空プロセスを用いることができる。 However, as a method for forming the semiconductor layer 14, in addition to the above process, for example, a vacuum such as a sputtering method, a pulse laser deposition (PLD) method, a chemical vapor deposition (CVD) method, or an atomic layer deposition (ALD) method is used. A process can be used.

本実施の形態の製造プロセスでは、半導体層１４の形成温度（第２の温度）を、ゲート絶縁層１３の形成温度（第１の温度）以下としている。例えば、ゲート絶縁層１３の形成温度（第１の温度）を４００℃とした場合、半導体層１４の形成温度（第２の温度）は４００℃以下（例えば、３５０〜４００℃）にする必要がある。 In the manufacturing process of the present embodiment, the formation temperature (second temperature) of the semiconductor layer 14 is set to be equal to or lower than the formation temperature (first temperature) of the gate insulating layer 13. For example, when the formation temperature (first temperature) of the gate insulating layer 13 is 400 ° C., the formation temperature (second temperature) of the semiconductor layer 14 needs to be 400 ° C. or lower (for example, 350 to 400 ° C.). is there.

次に、図３（ｃ）に示す工程では、半導体層１４上にソース電極１５及びドレイン電極１６を形成する。例えば、半導体層１４上に、真空蒸着法等により導電体膜を形成する。そして、導電体膜上にマスクパターンを形成し、マスクパターンから露出する導電体膜をエッチングにより除去する。マスクパターンに被覆された導電体膜がソース電極１５及びドレイン電極１６となる。ソース電極１５及びドレイン電極１６の材料や厚さは、前述の通り適宜選択することができる。 Next, in the step shown in FIG. 3C, the source electrode 15 and the drain electrode 16 are formed on the semiconductor layer 14. For example, a conductor film is formed on the semiconductor layer 14 by a vacuum vapor deposition method or the like. Then, a mask pattern is formed on the conductor film, and the conductor film exposed from the mask pattern is removed by etching. The conductor film coated on the mask pattern serves as the source electrode 15 and the drain electrode 16. The material and thickness of the source electrode 15 and the drain electrode 16 can be appropriately selected as described above.

このように、本実施の形態では、何れか一方が酸化物半導体層である２層の酸化物層が上下に隣接する場合、上層の酸化物層（本実施の形態では半導体層１４）の形成温度が、下層の酸化物層（本実施の形態ではゲート絶縁層１３）の形成温度以下となるようにする。これにより、電界効果型トランジスタ１０のＳＳ値を低減することが可能となる。すなわち、電界効果型トランジスタ１０のスイッチング特性を向上することが可能となる。 As described above, in the present embodiment, when two oxide layers, one of which is an oxide semiconductor layer, are vertically adjacent to each other, an upper oxide layer (semiconductor layer 14 in the present embodiment) is formed. The temperature is set to be equal to or lower than the formation temperature of the lower oxide layer (gate insulating layer 13 in the present embodiment). This makes it possible to reduce the SS value of the field effect transistor 10. That is, it is possible to improve the switching characteristics of the field effect transistor 10.

〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、酸化物絶縁層である保護層を備えた電界効果型トランジスタの例を示す。なお、第１の実施の形態の変形例において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。 <Modified example of the first embodiment>
In the modified example of the first embodiment, an example of a field effect transistor provided with a protective layer which is an oxide insulating layer is shown. In the modified example of the first embodiment, the description of the same component as that of the above-described embodiment may be omitted.

［電界効果型トランジスタの構造］
図４は、第１の実施の形態の変形例に係る電界効果型トランジスタを例示する断面図である。図４を参照するに、電界効果型トランジスタ１０Ａは、保護層１７が設けられた点が電界効果型トランジスタ１０（図１参照）と相違する。なお、電界効果型トランジスタ１０Ａは、本発明に係る電界効果型トランジスタの代表的な一例である。 [Structure of field effect transistor]
FIG. 4 is a cross-sectional view illustrating the field effect transistor according to the modified example of the first embodiment. Referring to FIG. 4, the field-effect transistor 10A is different from the field-effect transistor 10 (see FIG. 1) in that the protective layer 17 is provided. The field-effect transistor 10A is a typical example of the field-effect transistor according to the present invention.

保護層１７は、半導体層１４上にソース電極１５及びドレイン電極１６を被覆するように設けられた酸化物絶縁層である。 The protective layer 17 is an oxide insulating layer provided on the semiconductor layer 14 so as to cover the source electrode 15 and the drain electrode 16.

保護層１７の材料としては、例えば、ゲート絶縁層１３の材料として例示した、アルカリ土類金属である第Ａ元素と、ガリウム（Ｇａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、及びランタノイドの少なくとも何れかである第Ｂ元素とを少なくとも含有する酸化物膜を用いることができる。保護層１７の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、５０ｎｍ〜３μｍが好ましく、１００ｎｍ〜１μｍがより好ましい。 Examples of the material of the protective layer 17 include element A, which is an alkaline earth metal exemplified as the material of the gate insulating layer 13, and at least gallium (Ga), scandium (Sc), yttrium (Y), and lanthanoid. An oxide film containing at least one of the B elements can be used. The average thickness of the protective layer 17 is not particularly limited and may be appropriately selected depending on the intended purpose, but is preferably 50 nm to 3 μm, more preferably 100 nm to 1 μm.

保護層１７は、大気中の水分、酸素等から、少なくとも半導体層１４を隔離保護する機能を有する。但し、保護層１７は、半導体層１４のみならず、電界効果型トランジスタ１０Ａの他の構成要素（例えば、ゲート絶縁層１３、ソース電極１５、ドレイン電極１６、ゲート電極１２）を保護する機能を有してもよい。又、保護層１７は、電界効果型トランジスタ１０Ａ上に形成される層の材料や、その形成プロセスから電界効果型トランジスタ１０Ａの少なくとも一部を保護する機能を有してもよい。 The protective layer 17 has a function of isolating and protecting at least the semiconductor layer 14 from moisture, oxygen, and the like in the atmosphere. However, the protective layer 17 has a function of protecting not only the semiconductor layer 14 but also other components of the field effect transistor 10A (for example, the gate insulating layer 13, the source electrode 15, the drain electrode 16, and the gate electrode 12). You may. Further, the protective layer 17 may have a function of protecting at least a part of the field effect transistor 10A from the material of the layer formed on the field effect transistor 10A and the formation process thereof.

［電界効果型トランジスタの製造方法］
次に、図４に示す電界効果型トランジスタの製造方法について説明する。図５及び図６は、第１の実施形態の変形例に係る電界効果型トランジスタの製造工程を例示する図である。 [Manufacturing method of field effect transistor]
Next, a method of manufacturing the field-effect transistor shown in FIG. 4 will be described. 5 and 6 are diagrams illustrating a manufacturing process of a field effect transistor according to a modified example of the first embodiment.

まず、図５（ａ）に示す工程では、図２（ａ）に示す工程と同様にして、基材１１上に、ゲート電極１２を形成する。次に、図５（ｂ）に示す工程では、基材１１上に、ゲート電極１２を被覆するゲート絶縁層１３を形成する。ゲート絶縁層１３の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法等の真空プロセスを用いることができる。ゲート絶縁層１３の材料としては、例えば、ＳｉＯ_２等を用いることができる。 First, in the step shown in FIG. 5A, the gate electrode 12 is formed on the base material 11 in the same manner as in the step shown in FIG. 2A. Next, in the step shown in FIG. 5B, the gate insulating layer 13 covering the gate electrode 12 is formed on the base material 11. The method for forming the gate insulating layer 13 is not particularly limited and may be appropriately selected depending on the intended purpose. For example, a sputtering method, a pulse laser deposit (PLD) method, a chemical vapor deposition (CVD) method, or an atomic layer deposition method can be used. A vacuum process such as a layer deposition (ALD) method can be used. As the material of the gate insulating layer 13, for example, SiO ₂ or the like can be used.

次に、図５（ｃ）及び図５（ｄ）に示す工程では、図３（ａ）及び図３（ｂ）に示す工程と同様にして、ゲート絶縁層１３上に半導体層１４を形成する。次に、図６（ａ）に示す工程では、図３（ｃ）に示す工程と同様にして、半導体層１４上にソース電極１５及びドレイン電極１６を形成する。 Next, in the steps shown in FIGS. 5 (c) and 5 (d), the semiconductor layer 14 is formed on the gate insulating layer 13 in the same manner as in the steps shown in FIGS. 3 (a) and 3 (b). .. Next, in the step shown in FIG. 6A, the source electrode 15 and the drain electrode 16 are formed on the semiconductor layer 14 in the same manner as in the step shown in FIG. 3C.

次に、図６（ｂ）及び図６（ｃ）に示す工程では、半導体層１４上に、ソース電極１５及びドレイン電極１６を被覆する保護層１７を形成する。例えば、図６（ｂ）に示す工程において、保護層形成用塗布液１７０をディップコーティング法、スピンコート法、ダイコート法等により塗布し、図６（ｃ）に示す工程において、保護層形成用塗布液１７０を第３の温度で焼成して保護層１７を形成するプロセスを挙げることができる。保護層１７の材料や厚さは、前述の通り適宜選択することができる。 Next, in the steps shown in FIGS. 6 (b) and 6 (c), a protective layer 17 covering the source electrode 15 and the drain electrode 16 is formed on the semiconductor layer 14. For example, in the step shown in FIG. 6 (b), the protective layer forming coating liquid 170 is applied by a dip coating method, a spin coating method, a die coating method, or the like, and in the step shown in FIG. 6 (c), the protective layer forming coating is applied. A process of firing the liquid 170 at a third temperature to form the protective layer 17 can be mentioned. The material and thickness of the protective layer 17 can be appropriately selected as described above.

但し、保護層１７を形成する方法として、上記のプロセス以外に、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法等の真空プロセスを用いることができる。 However, as a method for forming the protective layer 17, in addition to the above processes, for example, a vacuum such as a sputtering method, a pulse laser deposition (PLD) method, a chemical vapor deposition (CVD) method, or an atomic layer deposition (ALD) method is used. A process can be used.

本実施の形態の製造プロセスでは、保護層１７の形成温度（第３の温度）を、半導体層１４の形成温度（第２の温度）以下としている。例えば、半導体層１４の形成温度（第２の温度）を４００℃とした場合、保護層１７の形成温度（第３の温度）は４００℃以下（例えば、３５０〜４００℃）にする必要がある
このように、本実施の形態では、何れか一方が酸化物半導体層である２層の酸化物層が上下に隣接する場合、上層の酸化物層（本実施の形態では保護層１７）の形成温度が、下層の酸化物層（本実施の形態では半導体層１４）の形成温度以下となるようにする。これにより、電界効果型トランジスタ１０ＡのＳＳ値を低減することが可能となる。すなわち、電界効果型トランジスタ１０Ａのスイッチング特性を向上することが可能となる。 In the manufacturing process of the present embodiment, the formation temperature (third temperature) of the protective layer 17 is set to be equal to or lower than the formation temperature (second temperature) of the semiconductor layer 14. For example, when the formation temperature (second temperature) of the semiconductor layer 14 is 400 ° C., the formation temperature (third temperature) of the protective layer 17 needs to be 400 ° C. or lower (for example, 350 to 400 ° C.). As described above, in the present embodiment, when two oxide layers, one of which is an oxide semiconductor layer, are vertically adjacent to each other, an upper oxide layer (protective layer 17 in the present embodiment) is formed. The temperature is set to be equal to or lower than the formation temperature of the lower oxide layer (semiconductor layer 14 in the present embodiment). This makes it possible to reduce the SS value of the field effect transistor 10A. That is, it is possible to improve the switching characteristics of the field effect transistor 10A.

〈実施例１〉
実施例１では、ボトムゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。 <Example 1>
In Example 1, a bottom gate / top contact type field effect transistor 10 was manufactured.

−ゲート電極１２の形成−
まず、基材１１としてガラス基材を準備し、基材１１上にゲート電極１２を形成した。具体的には、基材１１上に、真空蒸着法により、Ｃｒ／Ａｕの積層膜を成膜した。この後、Ｃｒ／Ａｕの積層膜上にフォトレジストを塗布し、プリベーク、露光装置による露光、及び現像によりレジストパターンを形成した。そして、レジストパターンの形成されていない領域のＣｒ／Ａｕの積層膜を溶解させて除去し、Ｃｒ／Ａｕの積層膜からなるゲート電極１２を形成した。 -Formation of gate electrode 12-
First, a glass base material was prepared as the base material 11, and the gate electrode 12 was formed on the base material 11. Specifically, a Cr / Au laminated film was formed on the base material 11 by a vacuum vapor deposition method. After that, a photoresist was applied onto the Cr / Au laminated film, and a resist pattern was formed by prebaking, exposure with an exposure apparatus, and development. Then, the Cr / Au laminated film in the region where the resist pattern was not formed was dissolved and removed to form the gate electrode 12 made of the Cr / Au laminated film.

−ゲート絶縁層１３の形成−
次に、基材１１上に、ゲート電極１２を被覆するように、酸化物層であるゲート絶縁層１３を形成した。具体的には、まず、シクロヘキシルベンゼン１．２ｍＬに、２−エチルヘキサン酸ランタントルエン溶液（Ｌａ含量７％、Ｗａｋｏ １２２−０３３７１、株式会社ワコーケミカル製）１．９５ｍＬと、２−エチルヘキサン酸ストロンチウムトルエン溶液（Ｓｒ含量２％、Ｗａｋｏ １９５−０９５６１、株式会社ワコーケミカル製）０．５７ｍＬと、２−エチルヘキサン酸酸化ジルコニウムミネラルスピリット溶液（Ｚｒ含量１２％、Ｗａｋｏ ２６９−０１１１６、株式会社ワコーケミカル製）０．０９ｍＬとを混合し、ゲート絶縁層形成用塗布液１３０を作製した。 -Formation of gate insulating layer 13-
Next, a gate insulating layer 13 which is an oxide layer was formed on the base material 11 so as to cover the gate electrode 12. Specifically, first, 1.2 mL of cyclohexylbenzene, 1.95 mL of a lanthanumene 2-ethylhexanoate solution (La content 7%, Wako 122-03371, manufactured by Wako Chemical Co., Ltd.) and strontium 2-ethylhexanoate are added. Toluene solution (Sr content 2%, Wako 195-09561, manufactured by Wako Chemical Co., Ltd.) 0.57 mL and 2-ethylhexanoic acid zirconium oxide mineral spirit solution (Zr content 12%, Wako 269-01116, manufactured by Wako Chemical Co., Ltd.) ) 0.09 mL was mixed to prepare a coating solution 130 for forming a gate insulating layer.

次に、基材１１上に、ゲート絶縁層形成用塗布液１３０を滴下し、所定の条件でスピンコートした。そして、ゲート絶縁層形成用塗布液１３０を滴下した基材１１をオーブンを用いて約１２０℃で約１時間加熱した（乾燥工程）。次に、基材１１をオーブンを用いて約４００℃で約３時間加熱することにより、ゲート絶縁層形成用塗布液１３０から酸化物絶縁層であるゲート絶縁層１３を形成した（焼成工程）。 Next, the coating liquid 130 for forming the gate insulating layer was dropped onto the base material 11 and spin-coated under predetermined conditions. Then, the base material 11 to which the coating liquid 130 for forming the gate insulating layer was dropped was heated at about 120 ° C. for about 1 hour using an oven (drying step). Next, the base material 11 was heated at about 400 ° C. for about 3 hours using an oven to form the gate insulating layer 13 which is an oxide insulating layer from the coating liquid 130 for forming the gate insulating layer (firing step).

−半導体層１４の形成−
次に、ゲート絶縁層１３上に、半導体層１４を形成した。具体的には、まず、３．５５ｇの硝酸インジウム（Ｉｎ（ＮＯ_３）_３・３Ｈ_２Ｏ）と０．１３９ｇの塩化ストロンチウム（ＳｒＣｌ_２・６Ｈ_２Ｏ）を秤量し、１，２−プロパンジオール２０ｍＬとエチレングリコールモノメチルエーテル２０ｍＬとを加え室温で混合、溶解させ、酸化物半導体層形成用塗布液１４０を作製した。 -Formation of semiconductor layer 14-
Next, the semiconductor layer 14 was formed on the gate insulating layer 13. Specifically, first, weighed indium nitrate of _{3.55g (In (NO 3) 3} · 3H 2 O) and 0.139g of strontium chloride _{(SrCl 2 · 6H 2 O)} , 1,2- propanediol 20 mL and 20 mL of ethylene glycol monomethyl ether were added and mixed and dissolved at room temperature to prepare a coating liquid 140 for forming an oxide semiconductor layer.

次に、ゲート絶縁層１３上に、インクジェット装置を用いて酸化物半導体層形成用塗布液１４０を所定のパターンで塗布した。そして、基材１１を約１２０℃に加熱したホットプレート上で約１０分間加熱した（乾燥工程）。次に、基材１１をオーブンを用いて約４００℃で約１時間加熱することにより、酸化物半導体層形成用塗布液１４０から酸化物半導体層である半導体層１４を形成した（焼成工程）。 Next, the oxide semiconductor layer forming coating liquid 140 was applied onto the gate insulating layer 13 in a predetermined pattern using an inkjet device. Then, the base material 11 was heated on a hot plate heated to about 120 ° C. for about 10 minutes (drying step). Next, the base material 11 was heated at about 400 ° C. for about 1 hour using an oven to form the semiconductor layer 14 which is an oxide semiconductor layer from the oxide semiconductor layer forming coating liquid 140 (firing step).

−ソース電極１５及びドレイン電極１６の形成−
次に、半導体層１４上に、シャドウマスクと真空蒸着法を用いてＡｕ膜を成膜し、所定のパターンのソース電極１５及びドレイン電極１６を形成した。以上の工程により、電界効果型トランジスタ１０を完成させた。 -Formation of source electrode 15 and drain electrode 16-
Next, an Au film was formed on the semiconductor layer 14 by using a shadow mask and a vacuum vapor deposition method to form a source electrode 15 and a drain electrode 16 having a predetermined pattern. Through the above steps, the field effect transistor 10 was completed.

−トランジスタ性能評価−
得られた電界効果型トランジスタ１０について、半導体パラメータ・アナライザ装置（アジレントテクノロジー社製、半導体パラメータ・アナライザＢ１５００Ａ）を用いて、トランジスタ性能評価を実施した。具体的には、ソース／ドレイン電圧Ｖｄｓを１０Ｖとし、ゲート電圧をＶｇ＝−１５Ｖから＋１５Ｖに変化させて、電流−電圧特性（伝達特性）を評価した。そして、ＳＳ値を算出した。 -Transistor performance evaluation-
The obtained field effect transistor 10 was evaluated for transistor performance using a semiconductor parameter analyzer device (semiconductor parameter analyzer B1500A manufactured by Agilent Technologies). Specifically, the source / drain voltage Vds was set to 10V, the gate voltage was changed from Vg = −15V to + 15V, and the current-voltage characteristic (transmission characteristic) was evaluated. Then, the SS value was calculated.

〈実施例２〉
実施例２では、半導体層１４を形成する際のオーブンでの加熱条件（実施例１では、約４００℃で約１時間）を、約３５０℃で約１時間に変更した以外は実施例１と同じ方法で、図１に示すボトムゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。又、実施例１と同様に、ＳＳ値を算出した。 <Example 2>
In Example 2, the heating conditions in the oven when forming the semiconductor layer 14 (in Example 1, about 400 ° C. for about 1 hour) were changed to about 350 ° C. for about 1 hour. The bottom gate / top contact type field effect transistor 10 shown in FIG. 1 was manufactured by the same method. Moreover, the SS value was calculated in the same manner as in Example 1.

〈比較例１〉
比較例１では、半導体層１４を形成する際のオーブンでの加熱条件（実施例１では、約４００℃で約１時間）を、約４５０℃で約１時間に変更した以外は実施例１と同じ方法で、図１に示すボトムゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。又、実施例１と同様に、ＳＳ値を算出した。 <Comparative example 1>
In Comparative Example 1, the heating conditions in the oven when forming the semiconductor layer 14 (in Example 1, about 400 ° C. for about 1 hour) were changed to about 450 ° C. for about 1 hour, except that the heating conditions were the same as in Example 1. The bottom gate / top contact type field effect transistor 10 shown in FIG. 1 was manufactured by the same method. Moreover, the SS value was calculated in the same manner as in Example 1.

〈実施例１及び２、比較例１の結果のまとめ〉 <Summary of results of Examples 1 and 2 and Comparative Example 1>

実施例１及び２、比較例１の結果を表１にまとめた。表１に示すように、実施例１及び２ではＳＳ値が良好な値であったのに対し、比較例１ではＳＳ値が実施例１及び２の２倍程度の大きな値となった。

The results of Examples 1 and 2 and Comparative Example 1 are summarized in Table 1. As shown in Table 1, the SS value was a good value in Examples 1 and 2, whereas the SS value in Comparative Example 1 was about twice as large as that of Examples 1 and 2.

実施例１及び２の製造方法では、後工程の半導体層１４（上層）の製造工程の温度が、前工程のゲート絶縁層１３（下層）の製造工程の温度以下であることが、ＳＳ値を低減させたものと考えられる。一方、比較例１では、後工程の半導体層１４（上層）の製造工程の温度が、前工程のゲート絶縁層１３（下層）の製造工程の温度よりも高いことが、ＳＳ値の増加をもたらしたものと考えられる。 In the manufacturing methods of Examples 1 and 2, the SS value is determined so that the temperature of the manufacturing process of the semiconductor layer 14 (upper layer) in the subsequent process is equal to or lower than the temperature of the manufacturing process of the gate insulating layer 13 (lower layer) in the previous process. It is considered that it was reduced. On the other hand, in Comparative Example 1, the temperature of the manufacturing process of the semiconductor layer 14 (upper layer) in the subsequent process is higher than the temperature of the manufacturing process of the gate insulating layer 13 (lower layer) in the previous process, which causes an increase in the SS value. It is thought that it was.

〈実施例３〉
実施例３では、ボトムゲート／トップコンタクト型の電界効果型トランジスタ１０Ａを作製した。 <Example 3>
In Example 3, a bottom gate / top contact type field effect transistor 10A was produced.

−ゲート電極１２の形成−
まず、基材１１としてガラス基材を準備し、実施例１と同様にして、基材１１上にゲート電極１２を形成した。 -Formation of gate electrode 12-
First, a glass base material was prepared as the base material 11, and the gate electrode 12 was formed on the base material 11 in the same manner as in Example 1.

−ゲート絶縁層１３の形成−
次に、基材１１上に、ゲート電極１２を被覆するように、ＲＦスパッタリングにより、ＳｉＯ_２膜を厚みが約２００ｎｍとなるよう成膜し、ゲート絶縁層１３を形成した。 -Formation of gate insulating layer 13-
_{Next, a SiO 2} film was formed on the base material 11 by RF sputtering so as to cover the gate electrode 12 so that the thickness was about 200 nm, and the gate insulating layer 13 was formed.

−半導体層１４の形成−
次に、ゲート絶縁層１３上に、実施例１と同様にして、半導体層１４を形成した。 -Formation of semiconductor layer 14-
Next, the semiconductor layer 14 was formed on the gate insulating layer 13 in the same manner as in Example 1.

−ソース電極１５及びドレイン電極１６の形成−
次に、半導体層１４上に、実施例１と同様にして、所定のパターンのソース電極１５及びドレイン電極１６を形成した。 -Formation of source electrode 15 and drain electrode 16-
Next, a source electrode 15 and a drain electrode 16 having a predetermined pattern were formed on the semiconductor layer 14 in the same manner as in Example 1.

−保護層１７の形成−
次に、半導体層１４上に、ソース電極１５及びドレイン電極１６を被覆するように、酸化物層である保護層１７を形成した。具体的には、まず、トルエン１ｍＬに、２−エチルヘキサン酸ランタントルエン溶液（Ｌａ含量７％、Ｗａｋｏ １２２−０３３３７１、株式会社ワコーケミカル製）０．９９ｍＬと、２−エチルヘキサン酸ストロンチウムトルエン溶液（Ｓｒ含量２％、Ｗａｋｏ １９５−０９５６１、株式会社ワコーケミカル製）０．２７ｍＬとを混合し、保護層形成用塗布液１７０を作製した。 -Formation of protective layer 17-
Next, a protective layer 17 which is an oxide layer was formed on the semiconductor layer 14 so as to cover the source electrode 15 and the drain electrode 16. Specifically, first, 0.99 mL of a lanthanum 2-ethylhexanoate toluene solution (La content 7%, Wako 122-033371, manufactured by Wako Chemical Co., Ltd.) and a strontium 2-ethylhexanoate toluene solution (La content 7%, manufactured by Wako Chemical Co., Ltd.) are added to 1 mL of toluene. A coating solution 170 for forming a protective layer was prepared by mixing with 0.27 mL of Sr content 2%, Wako 195-09561, manufactured by Wako Chemical Co., Ltd.).

次に、基材１１上に、保護層形成用塗布液１７０を滴下し、所定の条件でスピンコートした。そして、保護層形成用塗布液１７０を滴下した基材１１をオーブンを用いて約１２０℃で約１時間加熱した（乾燥工程）。次に、基材１１をオーブンを用いて約４００℃で約１時間加熱することにより、保護層形成用塗布液１７０から酸化物絶縁層である保護層１７を形成した（焼成工程）。以上の工程により、電界効果型トランジスタ１０Ａを完成させた。 Next, a coating liquid 170 for forming a protective layer was dropped onto the base material 11, and spin coating was performed under predetermined conditions. Then, the base material 11 to which the coating liquid 170 for forming the protective layer was dropped was heated at about 120 ° C. for about 1 hour using an oven (drying step). Next, the base material 11 was heated at about 400 ° C. for about 1 hour using an oven to form the protective layer 17 which is an oxide insulating layer from the coating liquid 170 for forming the protective layer (firing step). Through the above steps, the field effect transistor 10A was completed.

−トランジスタ性能評価−
得られた電界効果型トランジスタ１０Ａについて、実施例１と同様にして、ＳＳ値を算出した。 -Transistor performance evaluation-
For the obtained field effect transistor 10A, the SS value was calculated in the same manner as in Example 1.

〈実施例４〉
実施例４では、保護層１７を形成する際のオーブンでの加熱条件（実施例３では、約４００℃で約１時間）を、約３５０℃で約１時間に変更した以外は実施例３と同じ方法で、図４に示すボトムゲート／トップコンタクト型の電界効果型トランジスタ１０Ａを作製した。又、実施例３と同様に、ＳＳ値を算出した。 <Example 4>
In Example 4, the heating conditions in the oven for forming the protective layer 17 (in Example 3, about 400 ° C. for about 1 hour) were changed to about 350 ° C. for about 1 hour. The bottom gate / top contact type field effect transistor 10A shown in FIG. 4 was produced by the same method. Moreover, the SS value was calculated in the same manner as in Example 3.

〈比較例２〉
比較例２では、保護層１７を形成する際のオーブンでの加熱条件（実施例３では、約４００℃で約１時間）を、約４５０℃で約１時間に変更した以外は実施例３と同じ方法で、図４に示すボトムゲート／トップコンタクト型の電界効果型トランジスタ１０Ａを作製した。又、実施例３と同様に、ＳＳ値を算出した。 <Comparative example 2>
In Comparative Example 2, the heating conditions in the oven when forming the protective layer 17 (in Example 3, about 400 ° C. for about 1 hour) were changed to about 450 ° C. for about 1 hour, except that the heating conditions were the same as in Example 3. The bottom gate / top contact type field effect transistor 10A shown in FIG. 4 was produced by the same method. Moreover, the SS value was calculated in the same manner as in Example 3.

〈実施例３及び４、比較例２の結果のまとめ〉 <Summary of results of Examples 3 and 4 and Comparative Example 2>

実施例３及び４、比較例２の結果を表２にまとめた。表２に示すように、実施例３及び４ではＳＳ値が良好な値であったのに対し、比較例２ではＳＳ値が実施例３及び４の２倍程度の大きな値となった。

The results of Examples 3 and 4 and Comparative Example 2 are summarized in Table 2. As shown in Table 2, the SS value was a good value in Examples 3 and 4, whereas the SS value in Comparative Example 2 was about twice as large as that of Examples 3 and 4.

実施例３及び４の製造方法では、後工程の保護層１７（上層）の製造工程の温度が、前工程の半導体層１４（下層）の製造工程の温度以下であることが、ＳＳ値を低減させたものと考えられる。一方、比較例１では、後工程の保護層１７（上層）の製造工程の温度が、前工程の半導体層１４（下層）の製造工程の温度よりも高いことが、ＳＳ値の増加をもたらしたものと考えられる。 In the manufacturing methods of Examples 3 and 4, the SS value is reduced when the temperature of the manufacturing process of the protective layer 17 (upper layer) in the subsequent process is lower than the temperature of the manufacturing process of the semiconductor layer 14 (lower layer) in the previous process. It is probable that it was made. On the other hand, in Comparative Example 1, the temperature of the manufacturing process of the protective layer 17 (upper layer) in the subsequent process was higher than the temperature of the manufacturing process of the semiconductor layer 14 (lower layer) in the previous process, which resulted in an increase in the SS value. It is considered to be.

以上のように、実施例１〜４並びに比較例１及び２の結果から、電界効果型トランジスタにおいて、何れか一方が酸化物半導体層である２層の酸化物層が上下に隣接する場合、上層の酸化物層の形成温度を、下層の酸化物層の形成温度以下とすることより、ＳＳ値を低減することが可能となる。すなわち、電界効果型トランジスタのスイッチング特性を向上することが可能となる。 As described above, from the results of Examples 1 to 4 and Comparative Examples 1 and 2, when two oxide layers, one of which is an oxide semiconductor layer, are vertically adjacent to each other in the field effect transistor, the upper layer is used. The SS value can be reduced by setting the formation temperature of the oxide layer of the above layer to be equal to or lower than the formation temperature of the lower oxide layer. That is, it is possible to improve the switching characteristics of the field effect transistor.

〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態に係る電界効果型トランジスタを用いた表示素子、表示装置、及びシステムの例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。 <Second Embodiment>
The second embodiment shows an example of a display element, a display device, and a system using the field effect transistor according to the first embodiment. In the second embodiment, the description of the same components as those in the above-described embodiment may be omitted.

（表示素子）
第２の実施の形態に係る表示素子は、少なくとも、光制御素子と、光制御素子を駆動する駆動回路とを有し、更に必要に応じて、その他の部材を有する。光制御素子としては、駆動信号に応じて光出力を制御する素子である限り、特に制限はなく、目的に応じて適宜選択することができ、例えば、エレクトロルミネッセンス（ＥＬ）素子、エレクトロクロミック（ＥＣ）素子、液晶素子、電気泳動素子、エレクトロウェッティング素子等が挙げられる。 (Display element)
The display element according to the second embodiment has at least an optical control element, a drive circuit for driving the optical control element, and, if necessary, other members. The optical control element is not particularly limited as long as it is an element that controls the optical output according to the drive signal, and can be appropriately selected according to the purpose. For example, an electroluminescence (EL) element or an electrochromic (EC) element. ) Elements, liquid crystal elements, electrophoresis elements, electrowetting elements and the like.

駆動回路としては、第１の実施の形態に係る電界効果型トランジスタを有する限り、特に制限はなく、目的に応じて適宜選択することができる。その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。 The drive circuit is not particularly limited as long as it has the field-effect transistor according to the first embodiment, and can be appropriately selected depending on the intended purpose. The other members are not particularly limited and may be appropriately selected depending on the intended purpose.

第２の実施の形態に係る表示素子は、第１の実施の形態に係る電界効果型トランジスタを有しているため、ＳＳ値が低く良好なスイッチング特性を得ることが可能となる。その結果、高品質の表示を行うことが可能となる。 Since the display element according to the second embodiment has the field effect transistor according to the first embodiment, the SS value is low and good switching characteristics can be obtained. As a result, high quality display can be performed.

（表示装置）
第２の実施の形態に係る表示装置は、少なくとも、第２の実施の形態に係る複数の表示素子と、複数の配線と、表示制御装置とを有し、更に必要に応じて、その他の部材を有する。複数の表示素子としては、マトリックス状に配置された複数の第２の実施の形態に係る表示素子である限り、特に制限はなく、目的に応じて適宜選択することができる。 (Display device)
The display device according to the second embodiment has at least a plurality of display elements, a plurality of wirings, and a display control device according to the second embodiment, and further, if necessary, other members. Has. The plurality of display elements are not particularly limited as long as they are the plurality of display elements according to the second embodiment arranged in a matrix, and can be appropriately selected depending on the intended purpose.

複数の配線は、複数の表示素子における各電界効果型トランジスタにゲート電圧と画像データ信号とを個別に印加可能である限り、特に制限はなく、目的に応じて適宜選択することができる。 The plurality of wirings are not particularly limited as long as the gate voltage and the image data signal can be individually applied to each field effect transistor in the plurality of display elements, and can be appropriately selected depending on the intended purpose.

表示制御装置としては、画像データに応じて、各電界効果型トランジスタのゲート電圧と信号電圧とを複数の配線を介して個別に制御可能である限り、特に制限はなく、目的に応じて適宜選択することができる。その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。 The display control device is not particularly limited as long as the gate voltage and signal voltage of each field effect transistor can be individually controlled via a plurality of wirings according to the image data, and is appropriately selected according to the purpose. can do. The other members are not particularly limited and may be appropriately selected depending on the intended purpose.

第２の実施の形態に係る表示装置は、第１の実施の形態に係る電界効果型トランジスタを備えた表示素子を有しているため、高品質の画像を表示することが可能となる。 Since the display device according to the second embodiment has a display element including the field-effect transistor according to the first embodiment, it is possible to display a high-quality image.

（システム）
第２の実施の形態に係るシステムは、少なくとも、第２の実施の形態に係る表示装置と、画像データ作成装置とを有する。画像データ作成装置は、表示する画像情報に基づいて画像データを作成し、画像データを前記表示装置に出力する。 (system)
The system according to the second embodiment includes at least a display device according to the second embodiment and an image data creation device. The image data creation device creates image data based on the image information to be displayed, and outputs the image data to the display device.

システムは、第２の実施の形態に係る表示装置を備えているため、画像情報を高精細に表示することが可能となる。 Since the system includes the display device according to the second embodiment, it is possible to display image information in high definition.

以下、第２の実施の形態に係る表示素子、表示装置、及びシステムについて、具体的に説明する。 Hereinafter, the display element, the display device, and the system according to the second embodiment will be specifically described.

図７には、第２の実施の形態に係るシステムとしてのテレビジョン装置５００の概略構成が示されている。なお、図７における接続線は、代表的な信号や情報の流れを示すものであり、各ブロックの接続関係の全てを表すものではない。 FIG. 7 shows a schematic configuration of the television device 500 as the system according to the second embodiment. The connection line in FIG. 7 shows a typical signal or information flow, and does not represent all the connection relationships of each block.

第２の実施の形態に係るテレビジョン装置５００は、主制御装置５０１、チューナ５０３、ＡＤコンバータ（ＡＤＣ）５０４、復調回路５０５、ＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）デコーダ５０６、音声デコーダ５１１、ＤＡコンバータ（ＤＡＣ）５１２、音声出力回路５１３、スピーカ５１４、映像デコーダ５２１、映像・ＯＳＤ合成回路５２２、映像出力回路５２３、表示装置５２４、ＯＳＤ描画回路５２５、メモリ５３１、操作装置５３２、ドライブインターフェース（ドライブＩＦ）５４１、ハードディスク装置５４２、光ディスク装置５４３、ＩＲ受光器５５１、及び通信制御装置５５２等を備えている。 The television device 500 according to the second embodiment includes a main control device 501, a tuner 503, an AD converter (ADC) 504, a demodulation circuit 505, a TS (Transport Stream) decoder 506, an audio decoder 511, and a DA converter (DAC). 512, audio output circuit 513, speaker 514, video decoder 521, video / OSD synthesis circuit 522, video output circuit 523, display device 524, OSD drawing circuit 525, memory 531, operation device 532, drive interface (drive IF) 541, It includes a hard disk device 542, an optical disk device 543, an IR receiver 551, a communication control device 552, and the like.

主制御装置５０１は、テレビジョン装置５００の全体を制御し、ＣＰＵ、フラッシュＲＯＭ、及びＲＡＭ等から構成されている。フラッシュＲＯＭには、ＣＰＵにて解読可能なコードで記述されたプログラム、及びＣＰＵでの処理に用いられる各種データ等が格納されている。又、ＲＡＭは、作業用のメモリである。 The main control device 501 controls the entire television device 500, and is composed of a CPU, a flash ROM, a RAM, and the like. The flash ROM stores a program written in a code that can be deciphered by the CPU, various data used for processing by the CPU, and the like. The RAM is a working memory.

チューナ５０３は、アンテナ６１０で受信された放送波の中から、予め設定されているチャンネルの放送を選局する。ＡＤＣ５０４は、チューナ５０３の出力信号（アナログ情報）をデジタル情報に変換する。復調回路５０５は、ＡＤＣ５０４からのデジタル情報を復調する。 The tuner 503 selects the broadcast of a preset channel from the broadcast waves received by the antenna 610. The ADC 504 converts the output signal (analog information) of the tuner 503 into digital information. The demodulation circuit 505 demodulates the digital information from the ADC 504.

ＴＳデコーダ５０６は、復調回路５０５の出力信号をＴＳデコードし、音声情報及び映像情報を分離する。音声デコーダ５１１は、ＴＳデコーダ５０６からの音声情報をデコードする。ＤＡコンバータ（ＤＡＣ）５１２は、音声デコーダ５１１の出力信号をアナログ信号に変換する。 The TS decoder 506 TS-decodes the output signal of the demodulation circuit 505 and separates the audio information and the video information. The audio decoder 511 decodes the audio information from the TS decoder 506. The DA converter (DAC) 512 converts the output signal of the audio decoder 511 into an analog signal.

音声出力回路５１３は、ＤＡコンバータ（ＤＡＣ）５１２の出力信号をスピーカ５１４に出力する。映像デコーダ５２１は、ＴＳデコーダ５０６からの映像情報をデコードする。映像・ＯＳＤ合成回路５２２は、映像デコーダ５２１の出力信号とＯＳＤ描画回路５２５の出力信号を合成する。 The audio output circuit 513 outputs the output signal of the DA converter (DAC) 512 to the speaker 514. The video decoder 521 decodes the video information from the TS decoder 506. The video / OSD synthesis circuit 522 synthesizes the output signal of the video decoder 521 and the output signal of the OSD drawing circuit 525.

映像出力回路５２３は、映像・ＯＳＤ合成回路５２２の出力信号を表示装置５２４に出力する。ＯＳＤ描画回路５２５は、表示装置５２４の画面に文字や図形を表示するためのキャラクタ・ジェネレータを備えており、操作装置５３２やＩＲ受光器５５１からの指示に応じて表示情報が含まれる信号を生成する。 The video output circuit 523 outputs the output signal of the video / OSD synthesis circuit 522 to the display device 524. The OSD drawing circuit 525 includes a character generator for displaying characters and figures on the screen of the display device 524, and generates a signal including display information in response to an instruction from the operating device 532 and the IR receiver 551. To do.

メモリ５３１には、ＡＶ（Ａｕｄｉｏ−Ｖｉｓｕａｌ）データ等が一時的に蓄積される。操作装置５３２は、例えばコントロールパネル等の入力媒体（図示省略）を備え、ユーザから入力された各種情報を主制御装置５０１に通知する。ドライブＩＦ５４１は、双方向の通信インターフェースであり、一例としてＡＴＡＰＩ（ＡＴ Ａｔｔａｃｈｍｅｎｔ Ｐａｃｋｅｔ Ｉｎｔｅｒｆａｃｅ）に準拠している。 AV (Audio-Visual) data and the like are temporarily stored in the memory 531. The operation device 532 includes an input medium (not shown) such as a control panel, and notifies the main control device 501 of various information input by the user. The drive IF541 is a bidirectional communication interface, and conforms to ATAPI (AT Attachment Packet Interface) as an example.

ハードディスク装置５４２は、ハードディスクと、このハードディスクを駆動するための駆動装置等から構成されている。駆動装置は、ハードディスクにデータを記録すると共に、ハードディスクに記録されているデータを再生する。光ディスク装置５４３は、光ディスク（例えば、ＤＶＤ）にデータを記録すると共に、光ディスクに記録されているデータを再生する。 The hard disk device 542 is composed of a hard disk, a drive device for driving the hard disk, and the like. The drive device records the data on the hard disk and reproduces the data recorded on the hard disk. The optical disk device 543 records data on an optical disk (for example, a DVD) and reproduces the data recorded on the optical disk.

ＩＲ受光器５５１は、リモコン送信機６２０からの光信号を受信し、主制御装置５０１に通知する。通信制御装置５５２は、インターネットとの通信を制御する。インターネットを介して各種情報を取得することができる。 The IR receiver 551 receives an optical signal from the remote controller transmitter 620 and notifies the main control device 501. The communication control device 552 controls communication with the Internet. Various information can be obtained via the Internet.

表示装置５２４は、一例として図８に示されるように、表示器７００、及び表示制御装置７８０を有している。表示器７００は、一例として図９に示されるように、複数（ここでは、ｎ×ｍ個）の表示素子７０２がマトリックス状に配置されたディスプレイ７１０を有している。 The display device 524 has a display device 700 and a display control device 780, as shown in FIG. 8 as an example. As an example, as shown in FIG. 9, the display 700 has a display 710 in which a plurality of (here, n × m) display elements 702 are arranged in a matrix.

又、ディスプレイ７１０は、一例として図１０に示されるように、Ｘ軸方向に沿って等間隔に配置されているｎ本の走査線（Ｘ０、Ｘ１、Ｘ２、Ｘ３、・・・・・、Ｘｎ−２、Ｘｎ−１）、Ｙ軸方向に沿って等間隔に配置されているｍ本のデータ線（Ｙ０、Ｙ１、Ｙ２、Ｙ３、・・・・・、Ｙｍ−１）、Ｙ軸方向に沿って等間隔に配置されているｍ本の電流供給線（Ｙ０ｉ、Ｙ１ｉ、Ｙ２ｉ、Ｙ３ｉ、・・・・・、Ｙｍ−１ｉ）を有している。そして、走査線とデータ線とによって、表示素子７０２を特定することができる。 Further, as shown in FIG. 10 as an example, the display 710 has n scanning lines (X0, X1, X2, X3, ..., Xn) arranged at equal intervals along the X-axis direction. -2, Xn-1), m data lines (Y0, Y1, Y2, Y3, ..., Ym-1) arranged at equal intervals along the Y-axis direction, in the Y-axis direction It has m current supply lines (Y0i, Y1i, Y2i, Y3i, ..., Ym-1i) arranged at equal intervals along the line. Then, the display element 702 can be specified by the scanning line and the data line.

各表示素子７０２は、一例として図１１に示されるように、有機ＥＬ（エレクトロルミネッセンス）素子７５０と、この有機ＥＬ素子７５０を発光させるためのドライブ回路７２０とを有している。すなわち、ディスプレイ７１０は、いわゆるアクティブマトリックス方式の有機ＥＬディスプレイである。又、ディスプレイ７１０は、カラー対応の３２インチ型のディスプレイである。なお、大きさは、これに限定されるものではない。 As an example, each display element 702 has an organic EL (electroluminescence) element 750 and a drive circuit 720 for causing the organic EL element 750 to emit light. That is, the display 710 is a so-called active matrix type organic EL display. The display 710 is a color-compatible 32-inch display. The size is not limited to this.

有機ＥＬ素子７５０は、一例として図１２に示されるように、有機ＥＬ薄膜層７４０と、陰極７１２と、陽極７１４とを有している。 As shown in FIG. 12, the organic EL element 750 has an organic EL thin film layer 740, a cathode 712, and an anode 714.

有機ＥＬ素子７５０は、例えば、電界効果型トランジスタの横に配置することができる。この場合、有機ＥＬ素子７５０と電界効果型トランジスタとは、同一の基材上に形成することができる。但し、これに限定されず、例えば、電界効果型トランジスタの上に有機ＥＬ素子７５０が配置されても良い。この場合には、ゲート電極に透明性が要求されるので、ゲート電極には、ＩＴＯ、Ｉｎ_２Ｏ_３、ＳｎＯ_２、ＺｎＯ、Ｇａが添加されたＺｎＯ、Ａｌが添加されたＺｎＯ、Ｓｂが添加されたＳｎＯ_２等の導電性を有する透明な酸化物が用いられる。 The organic EL element 750 can be arranged next to the field effect transistor, for example. In this case, the organic EL element 750 and the field effect transistor can be formed on the same base material. However, the present invention is not limited to this, and for example, the organic EL element 750 may be arranged on the field effect transistor. In this case, since transparency is required for the gate electrode, ITO, In ₂ O ₃ , SnO ₂ , ZnO, and Ga-added ZnO, and Al-added ZnO and Sb are added to the gate electrode. A transparent oxide having conductivity such as SnO _{2 is used.}

有機ＥＬ素子７５０において、陰極７１２には、アルミニウム（Ａｌ）が用いられている。なお、マグネシウム（Ｍｇ）−銀（Ａｇ）合金、アルミニウム（Ａｌ）−リチウム（Ｌｉ）合金、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等を用いても良い。陽極７１４には、ＩＴＯが用いられている。なお、Ｉｎ_２Ｏ_３、ＳｎＯ_２、ＺｎＯ等の導電性を有する酸化物、銀（Ａｇ）−ネオジウム（Ｎｄ）合金等を用いても良い。 In the organic EL element 750, aluminum (Al) is used for the cathode 712. In addition, magnesium (Mg) -silver (Ag) alloy, aluminum (Al) -lithium (Li) alloy, ITO (Indium Tin Oxide) and the like may be used. ITO is used for the anode 714. In addition, _{conductive oxides such as In 2} O ₃ , SnO ₂ , and ZnO, silver (Ag) -neodymium (Nd) alloys, and the like may be used.

有機ＥＬ薄膜層７４０は、電子輸送層７４２と発光層７４４と正孔輸送層７４６とを有している。そして、電子輸送層７４２に陰極７１２が接続され、正孔輸送層７４６に陽極７１４が接続されている。陽極７１４と陰極７１２との間に所定の電圧を印加すると発光層７４４が発光する。 The organic EL thin film layer 740 has an electron transport layer 742, a light emitting layer 744, and a hole transport layer 746. Then, the cathode 712 is connected to the electron transport layer 742, and the anode 714 is connected to the hole transport layer 746. When a predetermined voltage is applied between the anode 714 and the cathode 712, the light emitting layer 744 emits light.

又、図１１に示すように、ドライブ回路７２０は、２つの電界効果型トランジスタ８１０及び８２０、コンデンサ８３０を有している。電界効果型トランジスタ８１０は、スイッチ素子として動作する。ゲート電極Ｇは、所定の走査線に接続され、ソース電極Ｓは、所定のデータ線に接続されている。又、ドレイン電極Ｄは、コンデンサ８３０の一方の端子に接続されている。 Further, as shown in FIG. 11, the drive circuit 720 has two field-effect transistors 810 and 820 and a capacitor 830. The field effect transistor 810 operates as a switch element. The gate electrode G is connected to a predetermined scanning line, and the source electrode S is connected to a predetermined data line. Further, the drain electrode D is connected to one terminal of the capacitor 830.

コンデンサ８３０は、電界効果型トランジスタ８１０の状態、すなわちデータを記憶しておくためのものである。コンデンサ８３０の他方の端子は、所定の電流供給線に接続されている。 The capacitor 830 is for storing the state of the field effect transistor 810, that is, data. The other terminal of the capacitor 830 is connected to a predetermined current supply line.

電界効果型トランジスタ８２０は、有機ＥＬ素子７５０に大きな電流を供給するためのものである。ゲート電極Ｇは、電界効果型トランジスタ８１０のドレイン電極Ｄと接続されている。そして、ドレイン電極Ｄは、有機ＥＬ素子７５０の陽極７１４に接続され、ソース電極Ｓは、所定の電流供給線に接続されている。 The field effect transistor 820 is for supplying a large current to the organic EL element 750. The gate electrode G is connected to the drain electrode D of the field effect transistor 810. The drain electrode D is connected to the anode 714 of the organic EL element 750, and the source electrode S is connected to a predetermined current supply line.

そこで、電界効果型トランジスタ８１０が「オン」状態になると、電界効果型トランジスタ８２０によって、有機ＥＬ素子７５０は駆動される。 Therefore, when the field-effect transistor 810 is turned on, the organic EL element 750 is driven by the field-effect transistor 820.

表示制御装置７８０は、一例として図１３に示されるように、画像データ処理回路７８２、走査線駆動回路７８４、及びデータ線駆動回路７８６を有している。 The display control device 780 includes an image data processing circuit 782, a scanning line driving circuit 784, and a data line driving circuit 786, as shown in FIG. 13 as an example.

画像データ処理回路７８２は、映像出力回路５２３の出力信号に基づいて、ディスプレイ７１０における複数の表示素子７０２の輝度を判断する。走査線駆動回路７８４は、画像データ処理回路７８２の指示に応じてｎ本の走査線に個別に電圧を印加する。データ線駆動回路７８６は、画像データ処理回路７８２の指示に応じてｍ本のデータ線に個別に電圧を印加する。 The image data processing circuit 782 determines the brightness of the plurality of display elements 702 in the display 710 based on the output signal of the video output circuit 523. The scanning line drive circuit 784 individually applies a voltage to n scanning lines in response to an instruction from the image data processing circuit 782. The data line drive circuit 786 individually applies a voltage to m data lines in response to an instruction from the image data processing circuit 782.

以上の説明から明らかなように、本実施の形態に係るテレビジョン装置５００では、映像デコーダ５２１と映像・ＯＳＤ合成回路５２２と映像出力回路５２３とＯＳＤ描画回路５２５とによって画像データ作成装置が構成されている。 As is clear from the above description, in the television device 500 according to the present embodiment, the image data creation device is configured by the video decoder 521, the video / OSD synthesis circuit 522, the video output circuit 523, and the OSD drawing circuit 525. ing.

又、上記においては、光制御素子が有機ＥＬ素子の場合について説明したが、これに限定されるものではなく、液晶素子、エレクトロクロミック素子、電気泳動素子、エレクトロウェッティング素子であってもよい。 Further, in the above, the case where the optical control element is an organic EL element has been described, but the present invention is not limited to this, and a liquid crystal element, an electrochromic element, an electrophoresis element, or an electrowetting element may be used.

例えば、光制御素子が液晶素子の場合は、上記ディスプレイ７１０として、液晶ディスプレイ用いる。この場合においては、図１４に示されるように、表示素子７０３における電流供給線は不要となる。 For example, when the optical control element is a liquid crystal element, a liquid crystal display is used as the display 710. In this case, as shown in FIG. 14, the current supply line in the display element 703 becomes unnecessary.

又、この場合では、一例として図１５に示されるように、ドライブ回路７３０は、図１１に示される電界効果型トランジスタ（８１０、８２０）と同様な１つの電界効果型トランジスタ８４０のみで構成することができる。電界効果型トランジスタ８４０では、ゲート電極Ｇが所定の走査線に接続され、ソース電極Ｓが所定のデータ線に接続されている。又、ドレイン電極Ｄが液晶素子７７０の画素電極、及びコンデンサ７６０に接続されている。なお、図１５における符号７６２、７７２は、夫々コンデンサ７６０、液晶素子７７０の対向電極（コモン電極）である。 Further, in this case, as shown in FIG. 15 as an example, the drive circuit 730 is composed of only one field effect transistor 840 similar to the field effect transistor (810, 820) shown in FIG. Can be done. In the field effect transistor 840, the gate electrode G is connected to a predetermined scanning line, and the source electrode S is connected to a predetermined data line. Further, the drain electrode D is connected to the pixel electrode of the liquid crystal element 770 and the capacitor 760. Reference numerals 762 and 772 in FIG. 15 are counter electrodes (common electrodes) of the capacitor 760 and the liquid crystal element 770, respectively.

又、上記実施の形態では、システムがテレビジョン装置の場合について説明したが、これに限定されるものではない。要するに画像や情報を表示する装置として上記表示装置５２４を備えていれば良い。例えば、コンピュータ（パソコンを含む）と表示装置５２４とが接続されたコンピュータシステムであっても良い。 Further, in the above embodiment, the case where the system is a television device has been described, but the present invention is not limited to this. In short, the display device 524 may be provided as a device for displaying images and information. For example, it may be a computer system in which a computer (including a personal computer) and a display device 524 are connected.

又、携帯電話、携帯型音楽再生装置、携帯型動画再生装置、電子ＢＯＯＫ、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）等の携帯情報機器、スチルカメラやビデオカメラ等の撮像機器における表示手段に表示装置５２４を用いることができる。又、車、航空機、電車、船舶等の移動体システムにおける各種情報の表示手段に表示装置５２４を用いることができる。更に、計測装置、分析装置、医療機器、広告媒体における各種情報の表示手段に表示装置５２４を用いることができる。 Further, the display device 524 is used as a display means in a mobile phone, a portable music playback device, a portable video playback device, an electronic BOOK, a portable information device such as a PDA (Personal Digital Assistant), and an imaging device such as a still camera or a video camera. be able to. Further, the display device 524 can be used as a display means for displaying various information in a mobile system such as a car, an aircraft, a train, or a ship. Further, the display device 524 can be used as a display means for displaying various information in the measuring device, the analyzer, the medical device, and the advertising medium.

以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。 Although the preferred embodiments and the like have been described in detail above, the embodiments are not limited to the above-described embodiments and the like, and various embodiments and the like described above are used without departing from the scope of the claims. Modifications and substitutions can be added.

例えば、第１の実施の形態やその変形例では、ボトムゲート／トップコンタクト型の電界効果型トランジスタを例にして説明したが、本発明は、ボトムゲート／ボトムコンタクト型の電界効果型トランジスタ、トップゲート／トップコンタクト型の電界効果型トランジスタ、トップゲート／ボトムコンタクト型の電界効果型トランジスタにも適用可能である。 For example, in the first embodiment and its modification, the bottom gate / top contact type field effect transistor has been described as an example, but the present invention describes the bottom gate / bottom contact type field effect transistor and the top. It is also applicable to gate / top contact type field effect transistors and top gate / bottom contact type field effect transistors.

又、第１の実施の形態やその変形例では、ゲート絶縁層と半導体層が隣接する場合や、半導体層と保護層が隣接する場合を例にして説明したが、本発明は、何れか一方が酸化物半導体層である２層の酸化物層が上下に隣接する場合であれば、上記の例以外にも適用可能である。例えば、フレキシブル基材に酸化物層であるバリア層を設け、バリア層上に酸化物半導体層を設ける場合等が挙げられる。 Further, in the first embodiment and its modification, the case where the gate insulating layer and the semiconductor layer are adjacent to each other and the case where the semiconductor layer and the protective layer are adjacent to each other have been described as an example, but the present invention is any one of them. In the case where two oxide layers, which are oxide semiconductor layers, are adjacent to each other on the upper and lower sides, it can be applied to other than the above examples. For example, a barrier layer which is an oxide layer is provided on the flexible base material, and an oxide semiconductor layer is provided on the barrier layer.

１０、１０Ａ 電界効果型トランジスタ
１１ 基材
１２ ゲート電極
１３ ゲート絶縁層
１４ 半導体層
１５ ソース電極
１６ ドレイン電極
１７ 保護層 10, 10A field effect transistor 11 base material 12 gate electrode 13 gate insulating layer 14 semiconductor layer 15 source electrode 16 drain electrode 17 protective layer

特許第５１１８８１１号Patent No. 5118811

Claims (9)

何れか一方が酸化物半導体層である第１の酸化物層と第２の酸化物層とが隣接した電界効果型トランジスタの製造方法であって、
Ｇａ、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである元素を含む材料により前記第１の酸化物層を形成する工程と、
前記第１の酸化物層上に、Ｇａ、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである元素を含む材料により前記第２の酸化物層を形成する工程と、を有し、
前記第２の酸化物層の形成温度が、前記第１の酸化物層の形成温度以下であり、
前記第１の酸化物層が酸化物絶縁層であり、前記第２の酸化物層が酸化物半導体層であり、
前記酸化物絶縁層がゲート絶縁層であり、
前記ゲート絶縁層は、アルカリ土類金属である第Ａ元素と、Ｇａ、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである第Ｂ元素とを含有することを特徴とする電界効果型トランジスタの製造方法。 A method for manufacturing a field-effect transistor in which a first oxide layer and a second oxide layer, one of which is an oxide semiconductor layer, are adjacent to each other.
A step of forming the first oxide layer from a material containing an element that is at least one of Ga, Sc, Y, and a lanthanoid.
A step of forming the second oxide layer on the first oxide layer with a material containing an element containing at least one of Ga, Sc, Y, and a lanthanoid.
Forming temperature of the second oxide layer state, and are forming temperature below the first oxide layer,
The first oxide layer is an oxide insulating layer, and the second oxide layer is an oxide semiconductor layer.
The oxide insulating layer is a gate insulating layer.
A method for producing a field-effect transistor, wherein the gate insulating layer contains an element A, which is an alkaline earth metal, and an element B, which is at least one of Ga, Sc, Y, and a lanthanoid. .. 何れか一方が酸化物半導体層である第１の酸化物層と第２の酸化物層とが隣接した電界効果型トランジスタの製造方法であって、
Ｇａ、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである元素を含む材料により前記第１の酸化物層を形成する工程と、
前記第１の酸化物層上に、Ｇａ、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである元素を含む材料により前記第２の酸化物層を形成する工程と、を有し、
前記第２の酸化物層の形成温度が、前記第１の酸化物層の形成温度以下であり、
前記第１の酸化物層が酸化物半導体層であり、前記第２の酸化物層が酸化物絶縁層であり、
前記酸化物絶縁層が保護層であり、
前記保護層は、アルカリ土類金属である第Ａ元素と、Ｇａ、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである第Ｂ元素とを含有することを特徴とする電界効果型トランジスタの製造方法。 A method for manufacturing a field-effect transistor in which a first oxide layer and a second oxide layer, one of which is an oxide semiconductor layer, are adjacent to each other.
A step of forming the first oxide layer from a material containing an element that is at least one of Ga, Sc, Y, and a lanthanoid.
A step of forming the second oxide layer on the first oxide layer with a material containing an element containing at least one of Ga, Sc, Y, and a lanthanoid.
Forming temperature of the second oxide layer state, and are forming temperature below the first oxide layer,
The first oxide layer is an oxide semiconductor layer, and the second oxide layer is an oxide insulating layer.
The oxide insulating layer is a protective layer,
A method for producing a field-effect transistor, wherein the protective layer contains an element A, which is an alkaline earth metal, and an element B, which is at least one of Ga, Sc, Y, and a lanthanoid. 何れか一方が酸化物半導体層である第１の酸化物層と第２の酸化物層とが隣接した電界効果型トランジスタの製造方法であって、
Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである元素を含む材料により前記第１の酸化物層を形成する工程と、
前記第１の酸化物層上に、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである元素を含む材料により前記第２の酸化物層を形成する工程と、を有し、
前記第２の酸化物層の形成温度が、前記第１の酸化物層の形成温度以下であることを特徴とする電界効果型トランジスタの製造方法。 A method for manufacturing a field-effect transistor in which a first oxide layer and a second oxide layer, one of which is an oxide semiconductor layer, are adjacent to each other.
A step of forming the first oxide layer from a material containing an element containing at least one of Sc, Y, and a lanthanoid, and
It comprises a step of forming the second oxide layer on the first oxide layer with a material containing an element which is at least one of Sc, Y, and a lanthanoid.
A method for manufacturing a field-effect transistor, wherein the formation temperature of the second oxide layer is equal to or lower than the formation temperature of the first oxide layer. 前記第１の酸化物層が酸化物絶縁層であり、前記第２の酸化物層が酸化物半導体層であることを特徴とする請求項３に記載の電界効果型トランジスタの製造方法。 The method for manufacturing a field-effect transistor according to claim 3 , wherein the first oxide layer is an oxide insulating layer and the second oxide layer is an oxide semiconductor layer. 前記酸化物絶縁層がゲート絶縁層であり、
前記ゲート絶縁層は、アルカリ土類金属である第Ａ元素と、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである第Ｂ元素とを含有することを特徴とする請求項４に記載の電界効果型トランジスタの製造方法。 The oxide insulating layer is a gate insulating layer.
The field effect type according to claim 4 , wherein the gate insulating layer contains an element A which is an alkaline earth metal and an element B which is at least one of Sc, Y, and a lanthanoid. Transistor manufacturing method. 前記第１の酸化物層が酸化物半導体層であり、前記第２の酸化物層が酸化物絶縁層であることを特徴とする請求項３に記載の電界効果型トランジスタの製造方法。 The method for manufacturing a field-effect transistor according to claim 3 , wherein the first oxide layer is an oxide semiconductor layer, and the second oxide layer is an oxide insulating layer. 前記酸化物絶縁層が保護層であり、
前記保護層は、アルカリ土類金属である第Ａ元素と、Ｓｃ、Ｙ、及びランタノイドの少なくとも何れかである第Ｂ元素とを含有することを特徴とする請求項６に記載の電界効果型トランジスタの製造方法。 The oxide insulating layer is a protective layer,
The field-effect transistor according to claim 6 , wherein the protective layer contains an element A which is an alkaline earth metal and an element B which is at least one of Sc, Y, and a lanthanoid. Manufacturing method. 前記第１の酸化物層を形成する工程では、
第１の酸化物層形成用塗布液を塗布し、前記第１の酸化物層形成用塗布液を加熱して前記第１の酸化物層を形成することを特徴とする請求項１乃至７の何れか一項に記載の電界効果型トランジスタの製造方法。 In the step of forming the first oxide layer,
A first oxide layer forming coating solution is applied, of claims 1 to 7 and heating the first oxide layer forming coating liquid and forming a first oxide layer The method for manufacturing a field effect transistor according to any one of the following items. 前記第２の酸化物層を形成する工程では、
第２の酸化物層形成用塗布液を塗布し、前記第２の酸化物層形成用塗布液を加熱して前記第２の酸化物層を形成することを特徴とする請求項１乃至８の何れか一項に記載の電界効果型トランジスタの製造方法。 In the step of forming the second oxide layer,
Claims 1 to 8 , wherein the coating liquid for forming the second oxide layer is applied, and the coating liquid for forming the second oxide layer is heated to form the second oxide layer. The method for manufacturing a field effect transistor according to any one of the following items.

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