JP6847252B2 - 符号器、復号器及び送信機 - Google Patents
符号器、復号器及び送信機 Download PDFInfo
- Publication number
- JP6847252B2 JP6847252B2 JP2019551713A JP2019551713A JP6847252B2 JP 6847252 B2 JP6847252 B2 JP 6847252B2 JP 2019551713 A JP2019551713 A JP 2019551713A JP 2019551713 A JP2019551713 A JP 2019551713A JP 6847252 B2 JP6847252 B2 JP 6847252B2
- Authority
- JP
- Japan
- Prior art keywords
- parity block
- block
- row
- parity
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 claims description 190
- 238000004891 communication Methods 0.000 claims description 101
- 230000008569 process Effects 0.000 claims description 49
- 230000015654 memory Effects 0.000 claims description 40
- 238000006467 substitution reaction Methods 0.000 claims description 34
- 230000009849 deactivation Effects 0.000 claims description 8
- 230000010287 polarization Effects 0.000 description 56
- 241000169170 Boreogadus saida Species 0.000 description 52
- 229920006344 thermoplastic copolyester Polymers 0.000 description 34
- 238000010586 diagram Methods 0.000 description 32
- 238000012937 correction Methods 0.000 description 30
- 239000011159 matrix material Substances 0.000 description 27
- 238000005457 optimization Methods 0.000 description 25
- 230000009897 systematic effect Effects 0.000 description 17
- 230000008901 benefit Effects 0.000 description 15
- 230000006870 function Effects 0.000 description 15
- 238000012545 processing Methods 0.000 description 15
- 238000013461 design Methods 0.000 description 14
- 230000005540 biological transmission Effects 0.000 description 13
- 230000036961 partial effect Effects 0.000 description 12
- 238000004140 cleaning Methods 0.000 description 10
- 238000013138 pruning Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 230000002829 reductive effect Effects 0.000 description 8
- 239000013598 vector Substances 0.000 description 8
- 230000004913 activation Effects 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 238000005562 fading Methods 0.000 description 7
- 238000013507 mapping Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 238000013139 quantization Methods 0.000 description 6
- 239000000470 constituent Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 101100258315 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) crc-1 gene Proteins 0.000 description 4
- 230000003044 adaptive effect Effects 0.000 description 4
- 235000014121 butter Nutrition 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 125000004122 cyclic group Chemical group 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000004193 electrokinetic chromatography Methods 0.000 description 3
- 239000000284 extract Substances 0.000 description 3
- 230000001788 irregular Effects 0.000 description 3
- 235000005612 Grewia tenax Nutrition 0.000 description 2
- 244000041633 Grewia tenax Species 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000004927 fusion Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 230000000116 mitigating effect Effects 0.000 description 2
- 239000013307 optical fiber Substances 0.000 description 2
- 230000008447 perception Effects 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000005374 Kerr effect Effects 0.000 description 1
- 238000007476 Maximum Likelihood Methods 0.000 description 1
- -1 SCL compound Chemical class 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
- H03M13/2957—Turbo codes and decoding
- H03M13/296—Particular turbo code structure
- H03M13/2963—Turbo-block codes, i.e. turbo codes based on block codes, e.g. turbo decoding of product codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1105—Decoding
- H03M13/1108—Hard decision decoding, e.g. bit flipping, modified or weighted bit flipping
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/1555—Pipelined decoder implementations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/1575—Direct decoding, e.g. by a direct determination of the error locator polynomial from syndromes and subsequent analysis or by matrix operations involving syndromes, e.g. for codes with a small minimum Hamming distance
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
- H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2771—Internal interleaver for turbo codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
- H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/45—Soft decoding, i.e. using symbol reliability information
- H03M13/451—Soft decoding, i.e. using symbol reliability information using a set of candidate code words, e.g. ordered statistics decoding [OSD]
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Algebra (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Error Detection And Correction (AREA)
Description
第1のインデックスがデータビットロケーションでない(すなわち、
後続のビットインデックスi>0において、既存のパスが延長される。ビットインデックスがデータビットロケーションに対応する(すなわち、i∈Iである)場合には、各分岐にそれぞれ
データビットが埋め込まれたCRC符号を含む場合には、これらのCRC符号を用いて、部分的に復号された無効なパスを破棄することができる。
ビットインデックスiにおいて、部分ベクトルのデータビットロケーション(u0,...,ui)が埋め込まれたCRC符号を含む場合、部分的に復号されたパスの自己一貫性を検査することができる。そうでない場合には、このステージにおいて何も行われない。また、特定のCRC符号が検査されると、後のインデックスに対して再検査される必要はない。
部分パス
候補パスの指数関数的に大きくなる(それゆえ、扱いにくい)リストを取り扱うのを回避するために、リストは、固定リストサイズ限界Lまで間引かれる。
部分復号パス
その後、最も高い尤度を有するL個のパスが保持され、一方、残りのパスはリストから削除される。
データインデックスi=n−1が検討された後にループは終了し、その手順は、候補パスを軟入力と比較することに移行する(807)。
各候補パスを軟入力と比較した(807)後に、候補パスの相対的な品質に基づいて、軟出力809が計算される(808)。
いくつかの実施形態は、正則ポーラ符号化構成は、通信チャネル及び変調方式が送信コードワードビットごとに均一な伝送信頼性を与える状況に対処するという認識に基づく。容量及び凍結ビットロケーション設計を達成するという理論的証明のために、この仮定が必要とされる。しかしながら、より高次の変調、周波数選択性フェージング、経時的に変化するチャネル、及び多入力多出力(MIMO)チャネル等のいくつかの状況の結果として、送信ビットにわたって信頼性が不均一になる。いくつかの実施形態は、正則ポーラ符号化が大きい(理論的には無限に大きい)符号にわたって最適な符号化効率に向かって収束するとき、符号長が短くなる場合でもその実際の誤り訂正性能を改善できるという別の認識に基づく。
図18Aは、本発明のいくつかの実施形態による、拡張BCH符号に基づくターボ積符号(TPC)(eBCH−TPC)181及びポーラ符号に基づくターボ積符号(ポーラ−TPC)182を示す、サイズ(256,239)2の積符号(図11)の正方形の変形形態を示す。
デジタル通信の分野において、誤り訂正符号(ECC:error correcting code)の適用による前方誤り訂正(FEC)は、雑音を含む通信チャネルによって導入される不確定性を軽減し、復号器によって送信誤りを低減できるようにするために冗長性を追加するようにメッセージを符号化する技法である。一般に、ECCは、データシンボル系列(メッセージを表す)を、雑音を含むチャネルを介して送信される冗長性の高い符号シンボル系列に変換するための技法である。復号器は、雑音を含むチャネル出力からデータシンボルの推定値を再生するシステム又は方法である。
図11は、積符号化構造を有する例示的な連接ポーラ符号を示す。積符号化構造は、2つのタイプのポーラ符号、長さn1及びk1のデータビットを有する第1の符号及び長さn2及びk2のデータビットを有する第2の符号を利用する。その符号化手順は、k1行×k2列の長方形データブロック1101に配列される、k1×k2個のデータビットを符号化する。データブロック1101の各行を第2のポーラ符号で系統的に符号化し、行ごとの計算されたパリティビットをk1×(n2−k2)行パリティブロック1102の対応する行に書き込むことによって、行パリティブロック1102が生成される。データブロック1101の各列を第1のポーラ符号で系統的に符号化し、列ごとの計算されたパリティビットを(n1−k1)×k2列パリティブロック1103の対応する列に書き込むことによって、列パリティブロック1103が生成される。行パリティブロック1102の各列を第1のポーラ符号で系統的に符号化し、列ごとの計算されたパリティビットを(n1−k1)×(n2−k2)行及び列パリティブロック1104の対応する列に書き込むことによって、行及び列パリティブロック1104が生成される。場合によっては、行及び列パリティブロック1104は結合パリティブロックと呼ぶことができる。要するに、データブロック1101、行パリティブロック1102、列パリティブロック1103並びに行及び列パリティブロック1104がn1×n2コードワードブロックを形成し、それをシリアルに変換し、通信チャネルを介して送信することができる。いくつかの実施形態において、積ポーラ符号化は、2次元の平方構造から、より高次の結合、例えば、3次元の立方構造に拡大される。いくつかの実施形態において、行及び列内の各コンポーネントポーラ符号化は非正則に異なるパラメータを有し、例えば、繰り返し復号のための性能を改善するために、凍結ビットロケーションは同一ではない。
いくつかの実施形態は、ポーラ符号で符号化されたコードワードの逐次除去のリスト復号(SCL)を、硬判定復号の場合だけでなく、軟出力復号の場合にも使用されるように変更できるという理解に基づく。例えば、いくつかの実施形態は、SCL復号器を用いて、候補コードワードのリストを作成し、軟出力を生成するために、候補コードワードのこのリストを復号器の軟入力、すなわち、通信チャネルから受信された雑音を含むコードワードと比較する。それらの実施形態は、比較の結果に基づいて、軟出力を決定する。
SC復号器は、Arikanによって証明されたように、長い符号長nに関して漸近的に容量を達成するが、符号長nがより短くなる場合でもその実際の誤り訂正性能を改善することができる。2015年にTal及びVardyによって、SC復号器のリスト復号改善形態(SCL)が提案された。SCL復号器はSC復号器と同様に進むが、SC復号器とは異なり、データビットインデックスi∈Iごとに、復号器が両方の取り得る推定値
通信チャネルを介して、符号化されたコードワードを送信する送信機は、送信されるソースデータを受け取るソースと、プロセッサによって動作し、ソースデータをポーラ符号で符号化し、符号化されたコードワードを生成する非正則ポーラ符号器であって、ポーラ符号は、コードワード内のデータビットの数を規定するパラメータ、符号化されたコードワード内の凍結ビットのロケーションを指定するデータインデックス集合を規定するパラメータ、及び符号化されたコードワード内のパリティビットの数を規定するパラメータのうちの1つ又は組み合わせを含む、1組の正則パラメータによって規定され、ポーラ符号は、ポーラ符号の少なくとも1つの正則パラメータの値の非正則性を規定するパラメータ、符号化されたビットの置換の非正則性を規定するパラメータ、ポーラ符号内の分極カーネルの非正則性を規定するパラメータ、及びポーラ符号化の異なるステージにおけるディアクティベートされる排他的論理和演算の選択に関する非正則性を規定するパラメータのうちの1つ又は組み合わせを含む、1組の非正則パラメータによって更に規定され、非正則ポーラ符号器は、ポーラ符号の正則パラメータ及び非正則パラメータを用いてソースデータを符号化する、非正則ポーラ符号器と、符号化されたコードワードを変調する変調器と、被変調符号化コードワードを、通信チャネルを介して送信するフロントエンドとを備える。
通信チャネルを介して送信される符号化されたコードワードを復号するポーラ復号器を備える受信機は、通信チャネルを介して、この通信チャネルの雑音で変更されたビット系列を含むコードワードを受信するフロントエンドであって、コードワードはポーラ符号を用いて少なくとも1つのポーラ符号器によって符号化される、フロントエンドと、プロセッサによって動作し、復号の軟出力を生成する軟復号器とを備え、プロセッサは、逐次除去リスト(SCL)復号を用いて、受信コードワードのビットの取り得る値を推定し、1組の候補コードワードを生成し、各候補コードワードと軟復号器への軟入力との間の距離を求め、ビット系列内のビットの値の尤度を、受信コードワードに最も近く、このビットの位置において逆の値を有する候補コードワードの距離の差を用いて求めるように構成される。
通信チャネルを介して、符号化されたコードワードを送信する送信機は、ソースデータを受け取るソースと、プロセッサによって動作し、少なくとも1つのポーラ符号でソースデータを符号化し、符号化されたコードワードを生成する非正則ポーラ符号器と、符号化されたコードワードを変調する変調器と、被変調符号化コードワードを、通信チャネルを介して送信するフロントエンドとを備える。ポーラ符号は、コードワード内のデータビットの数を規定するパラメータ、符号化されたコードワード内の凍結ビットのロケーションを指定するデータインデックス集合を規定するパラメータ、及び符号化されたコードワード内のパリティビットの数を規定するパラメータのうちの1つ又は組み合わせを含む、1組の正則パラメータによって規定される。ポーラ符号は、ポーラ符号の少なくとも1つの正則パラメータの値の非正則性を規定するパラメータ、符号化されたビットの置換の非正則性を規定するパラメータ、ポーラ符号内の分極カーネルの非正則性を規定するパラメータ、及びポーラ符号化の異なるステージにおけるディアクティベートされる排他的論理和演算の選択に関する非正則性を規定するパラメータのうちの1つ又は組み合わせを含む、1組の非正則パラメータによって更に規定され、非正則ポーラ符号器は、ポーラ符号の正則パラメータ及び非正則パラメータを用いてコードワードを符号化する。非正則ポーラ符号は、多次元ターボ積符号を構成するように空間的に結合され、外側符号は、短いハミング重みに起因して最も支配的な誤りパターンを訂正し、かつ複雑度を緩和し、待ち時間を短縮するために非正則過剰剪定カーネルを可能にするように連接される。
Claims (17)
- ソースデータを、通信チャネルにおいて使用されることになる符号化されたコードワードに符号化する符号器であって、
符号化されることになる前記ソースデータを受信するデータ入力と、
プロセッサと、
前記プロセッサによって実行可能な符号器プログラムを記憶するメモリと、
を備え、前記符号器プログラムは、前記プロセッサに、前記ソースデータをターボ積符号(TPC)構造に符号化させ、前記TPC構造は、
前記ソースデータに対応するデータブロックと、
第1の列部分、第1の角部分及び第1の底部分を含む第1のパリティブロックであって、前記第1のパリティブロックは、前記第1の列部分、前記第1の角部分及び前記第1の底部分によって、前記データブロックの右端列、前記データブロックの右底角及び前記データブロックの底列を覆うように配置される、第1のパリティブロックと、
行パリティブロック、結合パリティブロック及び列パリティブロックを有する第2のパリティブロックであって、前記第2のパリティブロックは、前記行パリティブロック、前記結合パリティブロック及び前記列パリティブロックを用いて、前記第1のパリティブロックを覆うように配置される、第2のパリティブロックと、
を備え、
前記第1のパリティブロックは、Bose、Chaudhuri及びHocquenghem(BCH)符号化に基づくパリティビットから構成され、
前記BCHパリティビットの長さは、誤りフロアを低減するために、訂正可能な誤りビットの最大数が最小ハミング距離以上であるように求められる、
符号器。 - ソースデータを、通信チャネルにおいて使用されることになる符号化されたコードワードに符号化する符号器であって、
符号化されることになる前記ソースデータを受信するデータ入力と、
プロセッサと、
前記プロセッサによって実行可能な符号器プログラムを記憶するメモリと、
を備え、前記符号器プログラムは、前記プロセッサに、前記ソースデータをターボ積符号(TPC)構造に符号化させ、前記TPC構造は、
前記ソースデータに対応するデータブロックと、
第1の列部分、第1の角部分及び第1の底部分を含む第1のパリティブロックであって、前記第1のパリティブロックは、前記第1の列部分、前記第1の角部分及び前記第1の底部分によって、前記データブロックの右端列、前記データブロックの右底角及び前記データブロックの底列を覆うように配置される、第1のパリティブロックと、
行パリティブロック、結合パリティブロック及び列パリティブロックを有する第2のパリティブロックであって、前記第2のパリティブロックは、前記行パリティブロック、前記結合パリティブロック及び前記列パリティブロックを用いて、前記第1のパリティブロックを覆うように配置される、第2のパリティブロックと、
を備え、
前記第1のパリティブロックは、Bose、Chaudhuri及びHocquenghem(BCH)符号化に基づくパリティビットから構成され、
前記BCHパリティビットの長さは、雑音を許容するために、訂正可能な誤りビットの最大数が第2の最小ハミング距離以上であるように求められる、
符号器。 - ソースデータを、通信チャネルにおいて使用されることになる符号化されたコードワードに符号化する符号器であって、
符号化されることになる前記ソースデータを受信するデータ入力と、
プロセッサと、
前記プロセッサによって実行可能な符号器プログラムを記憶するメモリと、
を備え、前記符号器プログラムは、前記プロセッサに、前記ソースデータをターボ積符号(TPC)構造に符号化させ、前記TPC構造は、
前記ソースデータに対応するデータブロックと、
第1の列部分、第1の角部分及び第1の底部分を含む第1のパリティブロックであって、前記第1のパリティブロックは、前記第1の列部分、前記第1の角部分及び前記第1の底部分によって、前記データブロックの右端列、前記データブロックの右底角及び前記データブロックの底列を覆うように配置される、第1のパリティブロックと、
行パリティブロック、結合パリティブロック及び列パリティブロックを有する第2のパリティブロックであって、前記第2のパリティブロックは、前記行パリティブロック、前記結合パリティブロック及び前記列パリティブロックを用いて、前記第1のパリティブロックを覆うように配置される、第2のパリティブロックと、
を備え、
前記第2のパリティブロックはポーラ符号化に基づくパリティビットから構成され、
前記ポーラ符号化は、正則パラメータだけでなく、非正則パラメータも有し、非正則パラメータは、複雑度を緩和し、待ち時間を短縮するために、ポラライザユニット内の非正則ビット置換及び非アクティブ化排他的論理和演算の非正則ロケーションを含む、
符号器。 - ソースデータを、通信チャネルにおいて使用されることになる符号化されたコードワードに符号化する符号器であって、
符号化されることになる前記ソースデータを受信するデータ入力と、
プロセッサと、
前記プロセッサによって実行可能な符号器プログラムを記憶するメモリと、
を備え、前記符号器プログラムは、前記プロセッサに、前記ソースデータをターボ積符号(TPC)構造に符号化させ、前記TPC構造は、
前記ソースデータに対応するデータブロックと、
第1の列部分、第1の角部分及び第1の底部分を含む第1のパリティブロックであって、前記第1のパリティブロックは、前記第1の列部分、前記第1の角部分及び前記第1の底部分によって、前記データブロックの右端列、前記データブロックの右底角及び前記データブロックの底列を覆うように配置される、第1のパリティブロックと、
行パリティブロック、結合パリティブロック及び列パリティブロックを有する第2のパリティブロックであって、前記第2のパリティブロックは、前記行パリティブロック、前記結合パリティブロック及び前記列パリティブロックを用いて、前記第1のパリティブロックを覆うように配置される、第2のパリティブロックと、
を備え、
第2のパリティビットは、次元ごとに、すなわち、行方向又は列方向に並列に生成され、前記行方向又は前記列方向である次元方向の生成は、高スループット符号化のためにパイプライン方式で処理される、
符号器。 - ソースデータを、通信チャネルにおいて使用されることになる符号化されたコードワードに符号化する符号器であって、
符号化されることになる前記ソースデータを受信するデータ入力と、
プロセッサと、
前記プロセッサによって実行可能な符号器プログラムを記憶するメモリと、
を備え、前記符号器プログラムは、前記プロセッサに、前記ソースデータをターボ積符号(TPC)構造に符号化させ、前記TPC構造は、
前記ソースデータに対応するデータブロックと、
第1の列部分、第1の角部分及び第1の底部分を含む第1のパリティブロックであって、前記第1のパリティブロックは、前記第1の列部分、前記第1の角部分及び前記第1の底部分によって、前記データブロックの右端列、前記データブロックの右底角及び前記データブロックの底列を覆うように配置される、第1のパリティブロックと、
行パリティブロック、結合パリティブロック及び列パリティブロックを有する第2のパリティブロックであって、前記第2のパリティブロックは、前記行パリティブロック、前記結合パリティブロック及び前記列パリティブロックを用いて、前記第1のパリティブロックを覆うように配置される、第2のパリティブロックと、
を備え、
前記符号器プログラムは列符号器及び行符号器を含み、前記列符号器はk個のポーラ符号器を並列に動作させ、前記行符号器はn個のポーラ符号器を並列に動作させる、
符号器。 - 前記列符号器及び前記行符号器はパイプライン方式で動作する、請求項5に記載の符号器。
- 前記ポーラ符号器に関してk=240、前記ポーラ符号器に関してn=256である、請求項5に記載の符号器。
- 前記TPC構造は、より多くの符号を空間的に結合することによって最小ハミング距離を大きくするために、行方向及び列方向だけでなく、付加的な次元によって拡張される、請求項1から7のいずれか1項に記載の符号器。
- 請求項1に記載の符号器によってソースデータから符号化されたコードワードを復号する復号器であって、
復号されることになる前記コードワードを受信するコードワード入力と、
復号器プログラムに従って前記コードワードを前記ソースデータに復号するプロセッサと、
前記プロセッサによって実行可能な前記復号器プログラムを記憶するメモリと、
を備え、行軟判定(SD)プロセス、列SDプロセス及び硬判定(HD)プロセスを含む前記復号器プログラムは、前記プロセッサに、復号プロセスに従ってターボ積符号化(TPC)構造を有する前記コードワードを前記ソースデータに復号させ、前記復号プロセスは、
一連の前記行SDプロセス及び前記列SDプロセスの少なくとも2回の反復と、
少なくとも1つのHDプロセスと、
を含み、
前記TPC構造は、
前記ソースデータに対応するデータブロックと、
第1の列部分、第1の角部分及び第1の底部分を含む第1のパリティブロックであって、前記第1のパリティブロックは、前記第1の列部分、前記第1の角部分及び前記第1の底部分によって、前記データブロックの右端列、前記データブロックの右底角及び前記データブロックの底列を覆うように配置される、第1のパリティブロックと、
行パリティブロック、結合パリティブロック及び列パリティブロックを有する第2のパリティブロックであって、前記第2のパリティブロックは、前記行パリティブロック、前記結合パリティブロック及び前記列パリティブロックによって、前記第1のパリティブロックを覆うように配置される、第2のパリティブロックと、
を備え、
前記行SDプロセス及び前記列SDプロセスは、高スループット復号のために並列にパイプライン処理される、
復号器。 - 請求項1に記載の符号器によってソースデータから符号化されたコードワードを復号する復号器であって、
復号されることになる前記コードワードを受信するコードワード入力と、
復号器プログラムに従って前記コードワードを前記ソースデータに復号するプロセッサと、
前記プロセッサによって実行可能な前記復号器プログラムを記憶するメモリと、
を備え、行軟判定(SD)プロセス、列SDプロセス及び硬判定(HD)プロセスを含む前記復号器プログラムは、前記プロセッサに、復号プロセスに従ってターボ積符号化(TPC)構造を有する前記コードワードを前記ソースデータに復号させ、前記復号プロセスは、
一連の前記行SDプロセス及び前記列SDプロセスの少なくとも2回の反復と、
少なくとも1つのHDプロセスと、
を含み、
前記TPC構造は、
前記ソースデータに対応するデータブロックと、
第1の列部分、第1の角部分及び第1の底部分を含む第1のパリティブロックであって、前記第1のパリティブロックは、前記第1の列部分、前記第1の角部分及び前記第1の底部分によって、前記データブロックの右端列、前記データブロックの右底角及び前記データブロックの底列を覆うように配置される、第1のパリティブロックと、
行パリティブロック、結合パリティブロック及び列パリティブロックを有する第2のパリティブロックであって、前記第2のパリティブロックは、前記行パリティブロック、前記結合パリティブロック及び前記列パリティブロックによって、前記第1のパリティブロックを覆うように配置される、第2のパリティブロックと、
を備え、
前記復号器プログラムは、行方向復号器及び列方向復号器を含み、前記行方向復号器は、n個のポーラ復号器を並列に動作させ、前記列方向復号器は、k個のポーラ復号器を並列に動作させ、前記行方向復号器の出力は、チェイス処理を介して、前記列方向復号器に送り込まれる、
復号器。 - 前記行SDプロセス及び前記列SDプロセスは、リスト復号に基づくチェイス処理を使用する、請求項9または10に記載の復号器。
- 前記HDプロセスはBCH復号を使用する、請求項9または10に記載の復号器。
- 通信チャネルを介して、符号化されたコードワードを送信する送信機であって、
送信されることになるソースデータを受け取るソースと、
符号化されることになるソースデータを受信するデータ入力と、
プロセッサと、
前記プロセッサによって実行可能な符号器プログラムを記憶するメモリと、
を備え、前記符号器プログラムは、前記プロセッサに、前記ソースデータを積符号化構造に符号化させ、前記積符号化構造は、
前記ソースデータに対応するデータブロックと、
第1の列部分、第1の角部分及び第1の底部分を含む第1のパリティブロックであって、前記第1のパリティブロックは、前記第1の列部分、前記第1の角部分及び前記第1の底部分によって、前記データブロックの右端列、前記データブロックの右底角及び前記データブロックの底列を覆うように配置される、第1のパリティブロックと、
行パリティブロック、結合パリティブロック及び列パリティブロックを有する第2のパリティブロックであって、前記第2のパリティブロックは、前記行パリティブロック、前記結合パリティブロック及び前記列パリティブロックを用いて、前記第1のパリティブロックを覆うように配置される、第2のパリティブロックと、
を備え、前記符号化されたコードワードを変調する変調器と、
前記変調され、符号化されたコードワードを、前記通信チャネルを介して送信するフロントエンドと、
を備え、
前記第1のパリティブロックは、Bose、Chaudhuri及びHocquenghem(BCH)符号化に基づくパリティビットから構成され、
前記BCHパリティビットの長さは、誤りフロアを低減するために、訂正可能な誤りビットの最大数が最小ハミング距離以上であるように求められる、
送信機。 - 通信チャネルを介して、符号化されたコードワードを送信する送信機であって、
送信されることになるソースデータを受け取るソースと、
符号化されることになるソースデータを受信するデータ入力と、
プロセッサと、
前記プロセッサによって実行可能な符号器プログラムを記憶するメモリと、
を備え、前記符号器プログラムは、前記プロセッサに、前記ソースデータを積符号化構造に符号化させ、前記積符号化構造は、
前記ソースデータに対応するデータブロックと、
第1の列部分、第1の角部分及び第1の底部分を含む第1のパリティブロックであって、前記第1のパリティブロックは、前記第1の列部分、前記第1の角部分及び前記第1の底部分によって、前記データブロックの右端列、前記データブロックの右底角及び前記データブロックの底列を覆うように配置される、第1のパリティブロックと、
行パリティブロック、結合パリティブロック及び列パリティブロックを有する第2のパリティブロックであって、前記第2のパリティブロックは、前記行パリティブロック、前記結合パリティブロック及び前記列パリティブロックを用いて、前記第1のパリティブロックを覆うように配置される、第2のパリティブロックと、
を備え、前記符号化されたコードワードを変調する変調器と、
前記変調され、符号化されたコードワードを、前記通信チャネルを介して送信するフロントエンドと、
を備え、
前記第1のパリティブロックは、Bose、Chaudhuri及びHocquenghem(BCH)符号化に基づくパリティビットから構成され、
前記BCHパリティビットの長さは、雑音を許容するために、訂正可能な誤りビットの最大数が第2の最小ハミング距離以上であるように求められる、
送信機。 - 通信チャネルを介して、符号化されたコードワードを送信する送信機であって、
送信されることになるソースデータを受け取るソースと、
符号化されることになるソースデータを受信するデータ入力と、
プロセッサと、
前記プロセッサによって実行可能な符号器プログラムを記憶するメモリと、
を備え、前記符号器プログラムは、前記プロセッサに、前記ソースデータを積符号化構造に符号化させ、前記積符号化構造は、
前記ソースデータに対応するデータブロックと、
第1の列部分、第1の角部分及び第1の底部分を含む第1のパリティブロックであって、前記第1のパリティブロックは、前記第1の列部分、前記第1の角部分及び前記第1の底部分によって、前記データブロックの右端列、前記データブロックの右底角及び前記データブロックの底列を覆うように配置される、第1のパリティブロックと、
行パリティブロック、結合パリティブロック及び列パリティブロックを有する第2のパリティブロックであって、前記第2のパリティブロックは、前記行パリティブロック、前記結合パリティブロック及び前記列パリティブロックを用いて、前記第1のパリティブロックを覆うように配置される、第2のパリティブロックと、
を備え、前記符号化されたコードワードを変調する変調器と、
前記変調され、符号化されたコードワードを、前記通信チャネルを介して送信するフロントエンドと、
を備え、
前記第2のパリティブロックはポーラ符号化に基づくパリティビットから構成され、
前記ポーラ符号化は、正則パラメータだけでなく、非正則パラメータも有し、非正則パラメータは、複雑度を緩和し、待ち時間を短縮するために、ポラライザユニット内の非正則ビット置換及び非アクティブ化排他的論理和演算の非正則ロケーションを含む、
送信機。 - 通信チャネルを介して、符号化されたコードワードを送信する送信機であって、
送信されることになるソースデータを受け取るソースと、
符号化されることになるソースデータを受信するデータ入力と、
プロセッサと、
前記プロセッサによって実行可能な符号器プログラムを記憶するメモリと、
を備え、前記符号器プログラムは、前記プロセッサに、前記ソースデータを積符号化構造に符号化させ、前記積符号化構造は、
前記ソースデータに対応するデータブロックと、
第1の列部分、第1の角部分及び第1の底部分を含む第1のパリティブロックであって、前記第1のパリティブロックは、前記第1の列部分、前記第1の角部分及び前記第1の底部分によって、前記データブロックの右端列、前記データブロックの右底角及び前記データブロックの底列を覆うように配置される、第1のパリティブロックと、
行パリティブロック、結合パリティブロック及び列パリティブロックを有する第2のパリティブロックであって、前記第2のパリティブロックは、前記行パリティブロック、前記結合パリティブロック及び前記列パリティブロックを用いて、前記第1のパリティブロックを覆うように配置される、第2のパリティブロックと、
を備え、前記符号化されたコードワードを変調する変調器と、
前記変調され、符号化されたコードワードを、前記通信チャネルを介して送信するフロントエンドと、
を備え、
第2のパリティビットは、次元ごとに、すなわち、行方向又は列方向に並列に生成され、前記行方向又は前記列方向である次元方向の生成は、高スループット符号化のためにパイプライン方式で処理される、
送信機。 - 通信チャネルを介して、符号化されたコードワードを送信する送信機であって、
送信されることになるソースデータを受け取るソースと、
符号化されることになるソースデータを受信するデータ入力と、
プロセッサと、
前記プロセッサによって実行可能な符号器プログラムを記憶するメモリと、
を備え、前記符号器プログラムは、前記プロセッサに、前記ソースデータを積符号化構造に符号化させ、前記積符号化構造は、
前記ソースデータに対応するデータブロックと、
第1の列部分、第1の角部分及び第1の底部分を含む第1のパリティブロックであって、前記第1のパリティブロックは、前記第1の列部分、前記第1の角部分及び前記第1の底部分によって、前記データブロックの右端列、前記データブロックの右底角及び前記データブロックの底列を覆うように配置される、第1のパリティブロックと、
行パリティブロック、結合パリティブロック及び列パリティブロックを有する第2のパリティブロックであって、前記第2のパリティブロックは、前記行パリティブロック、前記結合パリティブロック及び前記列パリティブロックを用いて、前記第1のパリティブロックを覆うように配置される、第2のパリティブロックと、
を備え、前記符号化されたコードワードを変調する変調器と、
前記変調され、符号化されたコードワードを、前記通信チャネルを介して送信するフロントエンドと、
を備え、
前記符号器プログラムは列符号器及び行符号器を含み、前記列符号器はk個のポーラ符号器を並列に動作させ、前記行符号器はn個のポーラ符号器を並列に動作させる、
送信機。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201762538593P | 2017-07-28 | 2017-07-28 | |
US62/538,593 | 2017-07-28 | ||
US15/866,594 | 2018-01-10 | ||
US15/866,594 US10998922B2 (en) | 2017-07-28 | 2018-01-10 | Turbo product polar coding with hard decision cleaning |
PCT/JP2018/028949 WO2019026981A2 (en) | 2017-07-28 | 2018-07-26 | ENCODER, DECODER AND TRANSMITTER |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020516119A JP2020516119A (ja) | 2020-05-28 |
JP6847252B2 true JP6847252B2 (ja) | 2021-03-24 |
Family
ID=65038309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019551713A Active JP6847252B2 (ja) | 2017-07-28 | 2018-07-26 | 符号器、復号器及び送信機 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10998922B2 (ja) |
EP (1) | EP3659261B1 (ja) |
JP (1) | JP6847252B2 (ja) |
CN (1) | CN110915141B (ja) |
WO (1) | WO2019026981A2 (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015066925A1 (zh) | 2013-11-11 | 2015-05-14 | 华为技术有限公司 | 一种Polar码编码方法、装置 |
KR102426047B1 (ko) * | 2017-11-06 | 2022-07-26 | 삼성전자주식회사 | 폴라 부호 복호화 장치 및 방법 |
WO2019090468A1 (en) * | 2017-11-07 | 2019-05-16 | Qualcomm Incorporated | Methods and apparatus for crc concatenated polar encoding |
CN109787641B (zh) * | 2017-11-15 | 2024-02-06 | 中兴通讯股份有限公司 | staircase码的解码方法、装置及存储介质 |
US10608673B2 (en) * | 2017-12-22 | 2020-03-31 | Massachusetts Institute Of Technology | Decoding signals by guessing noise |
US10812107B2 (en) * | 2018-01-19 | 2020-10-20 | Huawei Technologies Co., Ltd. | Apparatus and methods for polar code construction and bit position allocation |
US11476875B2 (en) * | 2018-03-22 | 2022-10-18 | Idac Holdings, Inc. | Reduced complexity polar encoding and decoding |
EP3841673B1 (en) * | 2018-09-13 | 2024-06-19 | Huawei Technologies Co., Ltd. | Apparatuses and methods for mapping frozen sets between product codes and component polar codes |
KR102064227B1 (ko) * | 2018-10-17 | 2020-01-09 | 고려대학교 산학협력단 | 극 부호의 복호를 위한 방법 및 장치 |
US12022438B2 (en) * | 2018-12-20 | 2024-06-25 | Sony Group Corporation | Communications device, infrastructure equipment and methods |
US10516503B1 (en) * | 2019-02-20 | 2019-12-24 | Mitsubishi Electric Research Laboratories, Inc. | Distribution matcher |
KR102118899B1 (ko) * | 2019-03-07 | 2020-06-04 | 한양대학교 산학협력단 | 연판정 기반으로 선형 부호를 고속 복호화하는 방법 및 장치 |
US11080137B2 (en) * | 2019-05-09 | 2021-08-03 | Rambus Inc. | Error coalescing |
CA3177569A1 (en) * | 2019-05-15 | 2020-11-19 | Xiang He | Data transmission method and apparatus |
CN111030704B (zh) * | 2019-12-31 | 2021-07-27 | 华中科技大学 | 一种基于极化码的免同步通信方法、装置及*** |
CN113067786B (zh) * | 2020-01-02 | 2023-08-29 | 上海诺基亚贝尔股份有限公司 | 用于均衡信号的设备、方法、装置及计算机可读介质 |
US11152953B2 (en) | 2020-02-28 | 2021-10-19 | Qualcomm Incorporated | Error detection for a wireless channel |
KR102455652B1 (ko) * | 2020-03-17 | 2022-10-18 | 한국전자통신연구원 | 연판정을 이용한 복호 방법 및 장치 |
US11239944B1 (en) | 2020-08-14 | 2022-02-01 | Huawei Technologies Co., Ltd. | Methods and devices for rate adaptive forward error correction using a flexible irregular error correcting code |
US20220094470A1 (en) * | 2020-09-22 | 2022-03-24 | Infinera Corporation | Power consumption reduction in soft decoding of generalized product codes |
US11265019B1 (en) | 2020-12-01 | 2022-03-01 | Huawei Technologies Co., Ltd. | Parallel polar code with shared data and cooperative decoding |
CN113141232B (zh) * | 2021-02-02 | 2021-11-26 | 中南民族大学 | 基于16QAM调制的无速率IoT上行传输***及方法 |
US11463114B2 (en) | 2021-02-22 | 2022-10-04 | Mitsubishi Electric Research Laboratories, Inc. | Protograph quasi-cyclic polar codes and related low-density generator matrix family |
CN113572577B (zh) * | 2021-07-28 | 2022-04-26 | 北京邮电大学 | 一种新型缩短极化码方法及*** |
TWI783727B (zh) * | 2021-10-14 | 2022-11-11 | 國立中山大學 | 使用極化碼之通訊系統及其解碼方法 |
CN114421976B (zh) * | 2022-01-25 | 2023-09-08 | 电子科技大学 | 基于概率计算的tpc迭代译码方法及译码器 |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5040179A (en) * | 1989-08-18 | 1991-08-13 | Loral Aerospace Corp. | High data rate BCH encoder |
EP1443657A1 (en) * | 1998-09-28 | 2004-08-04 | Comtech Telecommunications Corp. | Turbo product code decoder |
US7356752B2 (en) * | 2000-03-14 | 2008-04-08 | Comtech Telecommunications Corp. | Enhanced turbo product codes |
US20020116681A1 (en) * | 2000-12-27 | 2002-08-22 | Cute Ltd. | Decoder, system and method for decoding trubo block codes |
US7012974B1 (en) | 2001-09-24 | 2006-03-14 | Lsi Logic Corporation | High rate product code decoding for partial response channel |
EP1359672A1 (en) * | 2002-05-03 | 2003-11-05 | Siemens Aktiengesellschaft | Method for improving the performance of concatenated codes |
WO2004107640A1 (ja) * | 2003-05-28 | 2004-12-09 | Mitsubishi Denki Kabushiki Kaisha | 再送制御方法および通信装置 |
EP1788710A4 (en) * | 2004-09-09 | 2007-10-10 | Mitsubishi Electric Corp | ERROR KERRECTURE CODING ARRANGEMENT AND ERROR CORRECTION DECODING ARRANGEMENT |
US7333028B2 (en) * | 2005-06-01 | 2008-02-19 | Global Traffic Technologies, Llc | Traffic preemption system communication method |
KR101298745B1 (ko) * | 2005-11-07 | 2013-08-21 | 에이전시 포 사이언스, 테크놀로지 앤드 리서치 | 데이터를 복호화 및 부호화하는 방법 및 장치 |
KR20080077992A (ko) * | 2005-12-20 | 2008-08-26 | 미쓰비시덴키 가부시키가이샤 | 검사 행렬 생성 방법, 부호화 방법, 통신 장치, 통신시스템, 부호화기 |
CN100592639C (zh) * | 2006-04-27 | 2010-02-24 | 华为技术有限公司 | 低密度奇偶校验编码方法、装置及奇偶校验矩阵生成方法 |
JP4662278B2 (ja) * | 2006-04-28 | 2011-03-30 | 富士通株式会社 | エラー訂正装置、符号器、復号器、方法及び情報記憶装置 |
US8020062B2 (en) | 2006-06-15 | 2011-09-13 | Samsung Electronics Co., Ltd. | Apparatus and method of encoding/decoding block low density parity check codes in a communication system |
JP5502363B2 (ja) * | 2009-04-28 | 2014-05-28 | 三菱電機株式会社 | 光伝送装置および光伝送方法 |
US8879623B2 (en) * | 2009-09-02 | 2014-11-04 | Sony Computer Entertainment Inc. | Picture-level rate control for video encoding a scene-change I picture |
US8499219B2 (en) * | 2011-12-13 | 2013-07-30 | Broadcom Corporation | Encoding methods and systems for binary product codes |
US8347186B1 (en) * | 2012-04-19 | 2013-01-01 | Polaran Yazilim Bilisim Danismanlik Ithalat Ihracat Sanayi Ticaret Limited Sirketi | Method and system for error correction in transmitting data using low complexity systematic encoder |
US9503126B2 (en) | 2012-07-11 | 2016-11-22 | The Regents Of The University Of California | ECC polar coding and list decoding methods and codecs |
US9577673B2 (en) * | 2012-11-08 | 2017-02-21 | Micron Technology, Inc. | Error correction methods and apparatuses using first and second decoders |
KR101951663B1 (ko) * | 2012-12-14 | 2019-02-25 | 삼성전자주식회사 | Crc 부호와 극 부호에 의한 부호화 방법 및 장치 |
CN104079370B (zh) * | 2013-03-27 | 2018-05-04 | 华为技术有限公司 | 信道编译码方法及装置 |
US9391641B2 (en) * | 2013-04-26 | 2016-07-12 | SK Hynix Inc. | Syndrome tables for decoding turbo-product codes |
CN108364657B (zh) * | 2013-07-16 | 2020-10-30 | 超清编解码有限公司 | 处理丢失帧的方法和解码器 |
US9287899B1 (en) * | 2013-12-20 | 2016-03-15 | Xilinx, Inc. | Forward error correction |
US9923665B2 (en) * | 2014-06-06 | 2018-03-20 | Huawei Technologies Co., Ltd. | System and method for forward error correction |
US9673840B2 (en) * | 2014-12-08 | 2017-06-06 | SK Hynix Inc. | Turbo product codes for NAND flash |
CN104636780B (zh) * | 2015-01-30 | 2017-07-04 | 深圳市民德电子科技股份有限公司 | 矩阵式二维码及其编码方法和译码方法 |
US9935659B2 (en) * | 2015-05-18 | 2018-04-03 | SK Hynix Inc. | Performance optimization in soft decoding for turbo product codes |
US20170353267A1 (en) * | 2016-06-01 | 2017-12-07 | Qualcomm Incorporated | Generalized polar code construction |
-
2018
- 2018-01-10 US US15/866,594 patent/US10998922B2/en active Active
- 2018-07-26 JP JP2019551713A patent/JP6847252B2/ja active Active
- 2018-07-26 WO PCT/JP2018/028949 patent/WO2019026981A2/en active Application Filing
- 2018-07-26 CN CN201880046860.5A patent/CN110915141B/zh active Active
- 2018-07-26 EP EP18808124.4A patent/EP3659261B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2019026981A2 (en) | 2019-02-07 |
CN110915141A (zh) | 2020-03-24 |
EP3659261B1 (en) | 2022-11-09 |
US20190036550A1 (en) | 2019-01-31 |
EP3659261A2 (en) | 2020-06-03 |
CN110915141B (zh) | 2023-07-21 |
JP2020516119A (ja) | 2020-05-28 |
WO2019026981A3 (en) | 2019-03-14 |
US10998922B2 (en) | 2021-05-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6847252B2 (ja) | 符号器、復号器及び送信機 | |
JP6858857B2 (ja) | 受信機及び復号方法 | |
KR100574306B1 (ko) | Ldpc 코드를 디코딩하기 위한 방법 및 시스템 | |
JP2008219892A (ja) | データを符号化および復号化する方法および装置 | |
US11463114B2 (en) | Protograph quasi-cyclic polar codes and related low-density generator matrix family | |
EP4248594A1 (en) | Systems and methods for dual coding concatenation in probabilistic amplitude shaping | |
EP3047575A1 (en) | Encoding of low-density parity check for different low-density parity check (ldpc) codes sharing common hardware resources | |
Jain et al. | Variable-rate FEC decoder VLSI architecture for 400G rate-adaptive optical communication | |
Morero et al. | Novel serial code concatenation strategies for error floor mitigation of low-density parity-check and turbo product codes | |
WO2024084554A1 (ja) | 推定装置、設計支援装置、推定方法、設計支援方法及びコンピュータープログラム | |
JP4863519B2 (ja) | 復号化装置、復号化方法、復号化プログラム、受信装置、及び通信システム | |
Darak | Hardware software co-design of 5G NR polar encoder and decoder on system-on-Chip | |
Jain | Reconfigurable-Rate Product Decoders for Rate-Adaptable Optical Networks |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190919 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201208 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210202 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210302 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6847252 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |