JP6837011B2 - アルゴリズム整合、機能無効化、または性能制限による後方互換性 - Google Patents
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Description
導入
新デバイスのCPUがレガシーデバイスとのバイナリ互換性を有する(すなわちレガシーデバイス用に作成されたプログラムを実行可能である)としても、新デバイスのCPUとレガシーデバイスのCPUとの性能特性の違いにより、レガシーアプリケーションにおいてエラーが生じ、その結果、新デバイスは後方互換性を有さなくなる。
本開示の態様は、レガシーコンピュータシステムに関してより高度の後方互換性を可能にし得るコンピュータシステム及び方法を説明する。
void function BC_mode_indirect_target_array_size
if BC_mode is true {
set indirect_target_array_size to reduced_indirect_target_array_size
}
Claims (18)
- 新CPU上でアプリケーションを実行する新デバイスにより、前記アプリケーションがレガシーCPUを有するレガシーデバイス用であるか否かを判定することと、
前記アプリケーションが前記レガシーデバイス用であると前記新デバイスが判定した場合、前記新CPUの1つまたは複数のユニットのアルゴリズム上の動作を前記レガシーCPUの対応ユニットのアルゴリズム上の動作に合うまたは近似するように変更して、前記新CPU上で前記アプリケーションを実行することと
を含み、
前記新CPUの1つまたは複数のユニットのアルゴリズム上の動作を、前記レガシーCPUの対応ユニットのアルゴリズム上の動作に合うまたは近似するように変更して、前記新CPU上で前記アプリケーションを実行することは、前記新CPUの分岐目標バッファのアルゴリズム上の動作及び関連予測論理を、前記レガシーCPUの対応分岐目標バッファのアルゴリズム上の動作に合うまたは近似するように変更して、前記新CPUを作動させることを含む方法。 - 前記新CPUの1つまたは複数のユニットのアルゴリズム上の動作を、前記レガシーCPUの対応ユニットのアルゴリズム上の動作に合うまたは近似するように変更して、前記新CPU上で前記アプリケーションを実行することは、前記新CPUの命令デコードユニットのアルゴリズム上の動作を、前記レガシーCPUの命令デコードユニットのアルゴリズム上の動作に合うまたは近似するように変更して、前記新CPUを作動させることを含む、請求項1に記載の方法。
- 前記新CPU上で前記アプリケーションを実行することは、レガシーCPU上に存在しない前記新CPUの選択された機能を無効化して、前記新CPU上で前記アプリケーションを実行することを含む、請求項1に記載の方法。
- 前記レガシーCPU上に存在しない前記新CPUの選択された機能を無効化して、前記新CPU上で前記アプリケーションを実行することは、前記新CPU及びその関連予測論理は専用ループ予測器を備えるが前記レガシーCPUはこれを備えない場合に、前記新CPUの前記専用ループ予測器を無効化することを含む、請求項3に記載の方法。
- レガシーCPU上に存在しない前記新CPUの選択された機能を無効化して、前記新CPU上で前記アプリケーションを実行することは、前記新CPUはマイクロオペキャッシュを備えるが前記レガシーCPUはこれを備えない場合に、前記新CPUの前記マイクロオペキャッシュを無効化することを含む、請求項3に記載の方法。
- 前記新CPU上で前記アプリケーションを実行することは、前記新CPUの命令実行のレイテンシを、前記レガシーCPUのレイテンシに合うまたは近似するように変更して、前記新CPU上で前記アプリケーションを実行することを含む、請求項1に記載の方法。
- 前記新CPUの命令実行のレイテンシを、前記レガシーCPUのレイテンシに合うまたは近似するように変更して、前記新CPU上で前記アプリケーションを実行することは、前記新CPU上の動作のレイテンシを、前記レガシーCPU上の前記動作のレイテンシに合うまたは近似するように延長することを含む、請求項6に記載の方法。
- 前記新CPU上の前記動作の前記レイテンシを延長することは、前記新CPU上の結果計算を減速させることを含む、請求項7に記載の方法。
- 前記新CPU上の前記動作の前記レイテンシを延長することは、CPUパイプラインの後続段階へ結果転送を遅らせることを含む、請求項7に記載の方法。
- アプリケーションの命令を実行するように構成される新中央処理装置(CPU)を備えるシステムであって、前記新CPUは論理ユニットを有し、
前記論理ユニットは、前記アプリケーションがレガシーCPUを有するレガシーデバイス用であるか否かを判定し、前記アプリケーションが前記レガシーデバイス用である場合に、前記新CPUの1つまたは複数のユニットのアルゴリズム上の動作を前記レガシーCPUの対応ユニットのアルゴリズム上の動作に合うまたは近似するように変更して、前記アプリケーションを実行するように構成され、
前記新CPUは、前記新CPUの分岐目標バッファのアルゴリズム上の動作及び関連予測論理を、前記レガシーCPUの対応分岐目標バッファのアルゴリズム上の動作に合うまたは近似するように変更することにより、前記新CPUの1つまたは複数のユニットのアルゴリズム上の動作を、前記レガシーCPUの対応ユニットのアルゴリズム上の動作に合うまたは近似するように変更して、前記アプリケーションを実行するように構成される、
システム。 - 前記新CPUは、命令デコードユニットのアルゴリズム上の動作を、前記レガシーCPUの命令デコードユニットのアルゴリズム上の動作に合うまたは近似するように変更することにより、前記新CPUの1つまたは複数のユニットのアルゴリズム上の動作を、前記レガシーCPUの対応ユニットのアルゴリズム上の動作に合うまたは近似するように変更して、前記アプリケーションを実行するように構成される、請求項10に記載のシステム。
- 前記新CPUは、前記アプリケーションが前記レガシーデバイス用である場合に、レガシーCPU上に存在しない前記新CPUの選択された機能を無効化して、前記アプリケーションを実行するように構成される、請求項10に記載のシステム。
- 前記新CPUは、前記新CPU及びその関連予測論理は専用ループ予測器を備えるが前記レガシーCPUはこれを備えない場合に、前記新CPUの前記専用ループ予測器を無効化することにより、前記レガシーCPU上に存在しない前記新CPUの選択された機能を無効化して、前記アプリケーションを実行するように構成される、請求項12に記載のシステム。
- 前記新CPUはマイクロオペキャッシュを備えるが前記レガシーCPUはこれを備えない場合に、前記新CPUは、前記新CPUの前記マイクロオペキャッシュを無効化することにより、レガシーCPU上に存在しない前記新CPUの選択された機能を無効化して、前記アプリケーションを実行するように構成される、請求項12に記載のシステム。
- 前記新CPUは、前記新CPUの命令実行のレイテンシを、前記レガシーCPUのレイテンシに合うまたは近似するように変更して、前記アプリケーションを実行するように構成される、請求項10に記載のシステム。
- 前記新CPUは、前記新CPU上の動作のレイテンシを、前記レガシーCPU上の前記動作のレイテンシに合うまたは近似するように延長することにより、前記新CPUの命令実行のレイテンシを、前記レガシーCPUのレイテンシに合うまたは近似するように変更して、前記アプリケーションを実行するように構成される、請求項15に記載のシステム。
- 前記新CPU上の前記動作の前記レイテンシを延長することは、前記新CPU上の結果計算を減速させることを含む、請求項16に記載のシステム。
- 前記新CPU上の前記動作の前記レイテンシを延長することは、CPUパイプラインの後続段階へ結果転送を遅らせることを含む、請求項16に記載のシステム。
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