JP6827753B2

JP6827753B2 - インタフェース回路

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Inventors: 大輔門田
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Description

本発明は、インタフェース回路に関する。

液晶表示装置では、タイミングコントローラ等の表示制御装置から液晶パネルを駆動するソースドライバへと映像信号が伝送される。例えば、映像信号の伝送方式として、ｍｉｎｉ−ＬＶＤＳ（mini-Low Voltage Differential Signaling）方式が用いられている。ｍｉｎｉ−ＬＶＤＳ方式は、映像信号を差動信号として伝送する差動信号方式の１種であり、１ペア（２本１組）の信号配線で８ｂｉｔの映像信号まで伝送することが可能となっている。

ところで、液晶表示装置には、ソースドライバ等に発生した異常を検出するため、異常検出回路が設けられている。例えば、ソースドライバ内の出力バッファが発熱することにより発生する温度異常を検出するべく、温度検知回路を設けたソースドライバ及び表示装置が知られている（例えば、特許文献１）。

特開２０１１−１１２９７０号公報

ソースドライバには、温度異常を検出する異常検出回路の他、電圧値の異常や極性反転の異常等の様々な異常を検出するため、複数の異常検出回路が設けられる場合がある。これらの複数の異常検出回路による検出結果を出力するため、異常検出回路の各々を異なるタイミングで選択し、選択した回路の検出結果を時分割で出力することが行われる。その際、ソースドライバ内のインタフェース回路は、タイミングコントローラ等の表示制御装置から選択信号の供給を受け、これに応じて異常検出回路の選択を行う。

表示制御装置からインタフェース回路に選択信号を供給するためには、インタフェース回路に、映像信号を入力するための入力端子とは別に、選択信号を入力するための入力端子が設ける必要があった。また、表示制御装置は、映像信号とは別に選択信号を制御するように構成されている必要があった。従って、インタフェース回路に入力端子が追加できない場合や、表示制御装置が映像信号の制御しか行うことができない場合には、異常検出回路の選択ができないという問題があった。また、インタフェース回路に入力端子を追加したり、選択信号の制御が可能となるように表示制御装置を構成したりした場合、その分だけ液晶表示装置のレイアウトの面積が大きくなるという問題があった。

上記課題を解決するため、本発明は、入力端子を追加することなく外部からの信号に基づいて複数の異常検出回路のうちの１つを選択し、選択した回路の検出結果を出力することが可能なインタフェース回路を提供することを目的とする。

本発明に係るインタフェース回路は、複数のデータ信号と前記複数のデータ信号の取込開始を示すライン開始信号とを受信し、前記複数のデータ信号をデータ受信回路に供給するインタフェース回路であって、前記データ受信回路に発生した異常を検出する複数の異常検出回路と、前記複数の異常検出回路のうちの１つを選択し、選択した前記異常検出回路の検出結果を出力する選択回路と、前記ライン開始信号の受信後に前記複数のデータ信号のうちの少なくとも１つの信号レベルが所定のパターンで変化したタイミングに基づいて、前記データ信号を前記複数の異常検出回路のうちの１を選択するための選択信号として前記選択回路に供給する選択信号供給期間と、前記データ受信回路に前記データ信号の供給を行うデータ入力期間と、の切り替えのタイミングを検知し、当該切り替えのタイミングを示すタイミング信号を生成するタイミング信号生成回路と、前記タイミング信号に基づいて、前記データ受信回路への前記データ信号の供給を制御するデータ制御回路と、を有することを特徴とする。

本発明に係るインタフェース回路は、表示制御部から供給された入力データ信号に基づいて、複数の異常検出回路のうちの１つを選択し、選択した回路の検出結果を出力する。入力データ信号に基づいて選択を行うことにより、選択信号のための入力端子を追加することなく異常検出回路を選択して検出結果を出力することが可能となる。

本発明に係る表示装置１００の構成を示すブロック図である。ソースドライバ１３の内部構成を示すブロック図である。実施例１のインタフェース回路１４の構成を示すブロック図である。実施例１のインタフェース回路１４の動作を説明する為のタイムチャートである。実施例２のインタフェース回路２４の構成を示すブロック図である。実施例２のインタフェース回路２４の動作を説明する為のタイムチャートである。

以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

図１は、本発明に係るインタフェース回路を含む表示装置１００の構成を示すブロック図である。図１に示すように表示装置１００は、表示制御部１１、走査ドライバ１２、ソースドライバ１３及び表示デバイス２０を有する。

表示デバイス２０は、例えば液晶表示パネル又は有機ＥＬ（electro luminescence）パネル等からなる画像表示デバイスである。表示デバイス２０には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ１〜Ｓｍと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のソースラインＤ１〜Ｄｎとが形成されている。水平走査ライン及びソースラインの各交叉部の領域、つまり図１において破線にて囲まれた領域には、画素を担う表示セルが形成されている。

表示制御部１１は、例えばタイミングコントローラ（ＴＣＯＮ）等から構成され、ソースドライバ１３に映像データ信号ＶＤ、クロック信号ＣＬＫ及びライン開始信号ＬＳを供給することにより、液晶表示パネルにおける画像の表示タイミングを制御する制御装置である。表示制御部１１は、例えばｍｉｎｉ−ＬＶＤＳ（mini-Low Voltage Differential Signaling）等の差動信号方式により、映像データ信号ＶＤの伝送を行う。

表示制御部１１は、入力映像信号ＶＳに基づき各画素の輝度レベルを例えば６ビットの輝度階調で表す画素データＰＤの系列を生成し、この画素データＰＤの系列を含む映像データ信号ＶＤをソースドライバ１３に供給する。以下の説明では、映像データ信号ＶＤが、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２からなる例について説明する。なお、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２は、クロック信号ＣＬＫのクロック周期に応じて信号レベルが論理レベル１及び論理レベル０の間でレベル変化する信号であり、ｍｉｎｉ−ＬＶＤＳ方式によって伝送される差動信号である。以下の説明では、論理レベル１のことをハイレベル（Ｈ）、論理レベル０のことをローレベル（Ｌ）と称する。

また、表示制御部１１は、クロック信号ＣＬＫと、各水平走査ラインに対応したｎ個の画素データＰＤの系列の区切りとなる位置（例えば先頭位置）を示すライン開始信号ＬＳと、をソースドライバ１３に供給する。

更に、表示制御部１１は、入力映像信号ＶＳから水平同期信号を検出しこれを走査ドライバ１２に供給する。

走査ドライバ１２は、表示制御部１１から供給された水平同期信号に同期させて、水平走査パルスを生成し、これを表示デバイス２０の走査ラインＳ１〜Ｓｍ各々に順次、択一的に印加する。

ソースドライバ１３は、映像データ信号ＶＤ、ライン開始信号ＬＳ及びクロック信号ＣＬＫに基づき、１水平走査ライン毎にｎ個の画像駆動電圧Ｇ１〜Ｇｎを生成し、表示デバイス２０のソースラインＤ１〜Ｄｎに印加する。また、ソースドライバ１３は、ソースドライバ１３の内部における異常を検出し、検出結果を示す異常検出信号ＥＲＲを生成して表示制御部１１に供給する。

図２は、ソースドライバ１３の内部構成を示すブロック図である。図３に示すように、ソースドライバ１３は、ラッチ部１３１、階調電圧変換部１３２、出力部１３３、及びインタフェース回路１４を含む。

ラッチ部１３１は、表示制御部１１からインタフェース回路１４を介して供給された映像データ信号ＶＤに含まれる画素データＰＤの系列を順次取り込む。ラッチ部１３１は、ライン開始信号ＬＳに応じて１水平走査ライン分（ｎ個）の画素データＰＤの取り込みが為される度に、ｎ個の画素データＰＤを画素データＱ１〜Ｑｎとして階調電圧変換部１３２に供給する。

階調電圧変換部１３２は、画素データＱ１〜Ｑｎの各々を、その画素データＱによって表される輝度階調に対応した電圧値を有する正極性及び負極性の階調電圧Ａ１〜Ａｎに変換する。

出力部１３３は、階調電圧Ａ１〜Ａｎを夫々個別に利得１で増幅した電圧を画素駆動電圧Ｇ１〜Ｇｎとして生成して、表示デバイス２０のソースラインＤ１〜Ｄｎに夫々供給する。

インタフェース回路１４は、表示制御部１１から映像データ信号ＶＤ、クロック信号ＣＬＫ及びライン開始信号ＬＳの供給を受け、これらの信号に示されるタイミングで映像データ信号ＶＤをラッチ部１３１に供給する。また、インタフェース回路１４は、ソースドライバ１３における異常を検出し、検出結果を示す異常検出信号ＥＲＲを表示制御部１１に出力する。

図３は、インタフェース回路１４の構成を示すブロック図である。インタフェース回路１４は、データ制御ブロック１５及び異常検出ブロック１６から構成される。

データ制御ブロック１５は、コントロール信号入力モード検知回路１５１及び入力データ制御回路１５２を有する。また、データ制御ブロック１５は入力端子Ｔ１、Ｔ２、Ｔ３及びＴ４を有し、クロック信号ＣＬＫ及び入力データ信号ＬＶ０〜ＬＶ２の入力を受ける。入力端子Ｔ１、Ｔ２、Ｔ３及びＴ４は、夫々データ信号ライン（図示せず）により表示制御部１１に接続されている。

コントロール信号入力モード検知回路１５１は、ライン開始信号ＬＳ、クロック信号ＣＬＫ及び入力データ信号ＬＶ０に基づいて、ラッチ回路１３１への入力データＬＶ０、ＬＶ１及びＬＶ１の供給を行うデータ入力モードの期間（データ入力期間）と、ラッチ回路１３１への入力データＬＶ０、ＬＶ１及びＬＶ２の供給を行わず入力データ信号以外の制御信号（コントロール信号）の入力を行うコントロール信号入力モードの期間（データ非入力期間）とを検知する。例えば、コントロール信号入力モード検知回路１５１は、入力データ信号ＬＶ０の信号レベルが２クロック期間の間論理レベル１となり、続くクロック期間で論理レベル０となった場合（すなわち、Ｈ→Ｈ→Ｌへと３クロック期間に亘って変化した場合）に、コントロール信号入力モードからデータ入力モードに切り替わったことを検知する。

コントロール信号入力モード検知回路１５１は、コントロール信号入力モードであるか否かを信号レベルによって示すコントロールモード信号ＣＴＭを生成し、入力データ制御回路１５２及び異常検出セレクト回路１６８に供給する。このコントロールモード信号ＣＴＭは、コントロール信号入力モードの期間とデータ入力モードの期間との切り替えのタイミングを信号レベルの変化によって示すタイミング信号としての性質を有する。

入力データ制御回路１５２は、データ入力モードの期間において、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２をラッチ回路１３１に供給する。

入力端子Ｔ１に入力されたクロック信号ＣＬＫは、コントロール信号入力モード検知回路１５１及び入力データ制御回路１５２に供給される。入力端子Ｔ２に入力された入力データ信号ＬＶ０は、コントロール信号入力モード検知回路１５１、入力データ制御回路１５２及び異常検出セレクト回路１６８に供給される。入力端子Ｔ３及びＴ４に入力された入力データ信号ＬＶ１及びＬＶ２は、入力データ制御回路１５２及び異常検出セレクト回路１６８に供給される。

異常検出ブロック１６は、第１異常検出回路１６１、第２異常検出回路１６２、第３異常検出回路１６３、第４異常検出回路１６４、第５異常検出回路１６５、第６異常検出回路１６６及び第７異常検出回路１６７（以下、これらをまとめて第１〜第７異常検出回路１６１〜１６７と称する）と、異常検出セレクト回路１６８とを有する。

第１〜第７異常検出回路１６１〜１６７は、ソースドライバ１３内における温度異常、電圧異常、極性反転の異常等の異常状態を検出する。なお、第１〜第７異常検出回路１６１〜１６７は、夫々異なる種類の異常を検出する。第１〜第７異常検出回路１６１〜１６７は、各々の異常検出の結果を示す検出結果信号ＥＲ１〜ＥＲ７を異常検出セレクト回路１６８に供給する。

異常検出セレクト回路１６８は、データ制御ブロック１５から供給されたコントロールモード信号ＣＴＭ、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２に基づいて第１〜第７異常検出回路１６１〜１６７のうちの１つを異なるクロックタイミングで選択し、選択した異常検出回路の検出結果信号を異常検出信号ＥＲＲとして出力する。

次に、データ制御ブロック１５及び異常検出ブロック１６の動作について、図４のタイムチャートを参照して説明する。なお、コントロールモード信号ＣＴＭは、コントロール信号入力モードの期間においてハイレベル（Ｈ）、データ入力モードの期間においてローレベル（Ｌ）の信号レベルを有する信号である。また、異常検出信号ＥＲＲは、異常が検出されない正常な状態ではハイレベル（Ｈ）、異常が検出された場合にはローレベル（Ｌ）の信号レベルを有する信号である。

コントロール信号入力モード検知回路１５１は、ライン開始信号ＬＳが立ち上がるタイミングに合わせて信号レベルがハイレベル（Ｈ）となるコントロールモード信号ＣＴＭを生成し、入力データ制御回路１５２及び異常検出セレクト回路１６８に供給する。コントロールモード信号ＣＴＭがハイレベル（Ｈ）の期間はコントロール信号入力モードの期間（すなわち、データ非入力期間）であるため、入力データ制御回路１５２はラッチ部１３１への入力データ信号ＬＶ０、ＬＶ１及びＬＶ２の供給を行わない。一方、異常検出セレクト回路１６８は、当該期間において第１〜第７異常検出回路１６１〜１６７の選択及び検出結果の出力を行う。

入力データ信号ＬＶ０、ＬＶ１及びＬＶ２の信号レベルがいずれもローレベル（Ｌ）の場合、異常検出セレクト回路１６８は第１〜第７異常検出回路１６１〜１６７をいずれも選択せず、ハイレベル（Ｈ）の異常検出信号ＥＲＲを出力する。

入力データ信号ＬＶ０及びＬＶ２がローレベル（Ｌ）、入力データ信号ＬＶ１がハイレベル（Ｈ）となった場合、異常検出セレクト回路１６８は、第１異常検出回路１６１を選択する。異常検出セレクト回路１６８は、第１異常検出回路１６１から供給された検出結果信号ＥＲ１に応じて、異常が検出された場合にはローレベル（Ｌ）、検出されなかった場合にはハイレベル（Ｈ）の信号レベルを有する異常検出信号ＥＲＲを出力する。

入力データ信号ＬＶ０及びＬＶ１がローレベル（Ｌ）、入力データ信号ＬＶ２がハイレベル（Ｈ）となった場合、異常検出セレクト回路１６８は、第２異常検出回路１６２を選択する。異常検出セレクト回路１６８は、第２異常検出回路１６２から供給された検出結果信号ＥＲ２に応じて、異常が検出された場合にはローレベル（Ｌ）、検出されなかった場合にはハイレベル（Ｈ）の信号レベルを有する異常検出信号ＥＲＲを出力する。

入力データ信号ＬＶ０がローレベル（Ｌ）、入力データ信号ＬＶ１及びＬＶ２がハイレベル（Ｈ）となった場合、異常検出セレクト回路１６８は、第３異常検出回路１６３を選択する。異常検出セレクト回路１６８は、第３異常検出回路１６３から供給された検出結果信号ＥＲ３に応じて、異常が検出された場合にはローレベル（Ｌ）、検出されなかった場合にはハイレベル（Ｈ）の信号レベルを有する異常検出信号ＥＲＲを出力する。

入力データ信号ＬＶ０がハイレベル（Ｈ）、入力データ信号ＬＶ１及びＬＶ２がローレベル（Ｌ）となった場合、異常検出セレクト回路１６８は、第４異常検出回路１６４を選択する。異常検出セレクト回路１６８は、第４異常検出回路１６４から供給された検出結果信号ＥＲ４に応じて、異常が検出された場合にはローレベル（Ｌ）、検出されなかった場合にはハイレベル（Ｈ）の信号レベルを有する異常検出信号ＥＲＲを出力する。

入力データ信号ＬＶ０及びＬＶ１がハイレベル（Ｈ）、入力データ信号ＬＶ２がローレベル（Ｌ）となった場合、異常検出セレクト回路１６８は、第５異常検出回路１６５を選択する。異常検出セレクト回路１６８は、第５異常検出回路１６５から供給された検出結果信号ＥＲ５に応じて、異常が検出された場合にはローレベル（Ｌ）、検出されなかった場合にはハイレベル（Ｈ）の信号レベルを有する異常検出信号ＥＲＲを出力する。

入力データ信号ＬＶ０及びＬＶ２がハイレベル（Ｈ）、入力データ信号ＬＶ１がローレベル（Ｌ）となった場合、異常検出セレクト回路１６８は、第６異常検出回路１６６を選択する。異常検出セレクト回路１６８は、第６異常検出回路１６６から供給された検出結果信号ＥＲ６に応じて、異常が検出された場合にはローレベル（Ｌ）、検出されなかった場合にはハイレベル（Ｈ）の信号レベルを有する異常検出信号ＥＲＲを出力する。

入力データ信号ＬＶ０、ＬＶ１及びＬＶ２がいずれもハイレベル（Ｈ）となった場合、異常検出セレクト回路１６８は、第７異常検出回路１６７を選択する。異常検出セレクト回路１６８は、第７異常検出回路１６７から供給された検出結果信号ＥＲ７に応じて、異常が検出された場合にはローレベル（Ｌ）、検出されなかった場合にはハイレベル（Ｈ）の信号レベルを有する異常検出信号ＥＲＲを出力する。

その後、入力データ信号ＬＶ０がローレベル（Ｌ）になると、入力データ信号ＬＶ０の３クロック期間に亘る信号レベルの変化がＨ→Ｈ→Ｌであることから、コントロール信号入力モード検知回路１５１は、コントロール信号入力モードからデータ入力モードに移行したことを検知し、コントロールモード信号ＣＴＭの信号レベルをローレベル（Ｌ）に変化させる。

ローレベル（Ｌ）のコントロールモード信号ＣＴＭの供給を受け、異常検出セレクト回路１６８は、異常検出回路の選択を停止する。異常検出セレクト回路１６８は、信号レベルがハイレベル（Ｈ）に固定された異常検出信号ＥＲＲを出力する。

入力データ制御回路１５２は、コントロールモード信号ＣＴＭの信号レベルがローレベル（Ｌ）に変化したことを受け、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２のラッチ回路１３１への供給を開始する。

以上のように、本発明のインタフェース回路１４では、異常検出セレクト回路１６８が入力データ信号ＬＶ０、ＬＶ１及びＬＶ１に基づいて第１〜第７異常検出回路１６１〜１６７を選択し、選択した異常検出回路の検出結果を出力する。従って、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２とは別に異常検出回路を選択するための選択信号の供給を受ける必要がないため、入力端子Ｔ１、Ｔ２、Ｔ３及びＴ４以外に選択信号のための入力端子を別途設ける必要がない。よって、本発明のインタフェース回路１４によれば、入力端子を追加することなく複数の異常検出回路による検出結果を出力することが可能となる。

本実施例のインタフェース回路２４は、ドライバ１３内で発生した異常を検出して出力することに加えて、表示制御部１１とインタフェース回路２４との間で入力データ信号ＬＶ０〜ＬＶ２が伝送されるデータ信号線（図示せず）に断線が発生している場合にこれを検出することが可能に構成されている。

図５は、本実施例のインタフェース回路２４の構成を示すブロック図である。インタフェース回路２４は、データ制御ブロック２５及び異常検出ブロック２６から構成される。

データ制御ブロック２５は、コントロール信号入力モード検知回路２５１及び入力データ制御回路２５２を有する。また、データ制御ブロック２５は入力端子Ｔ１、Ｔ２、Ｔ３及びＴ４を有し、クロック信号ＣＬＫ及び入力データ信号ＬＶ０〜ＬＶ２の入力を受ける。入力端子Ｔ１、Ｔ２、Ｔ３及びＴ４は、夫々データ信号ラインにより表示制御部１１に接続されている。

コントロール信号入力モード検知回路２５１は、実施例１のコントロール信号入力モード検知回路１５１と同様、ライン開始信号ＬＳ、クロック信号ＣＬＫ及び入力データ信号ＬＶ０に基づいてコントロール信号入力モードの期間であるかデータ入力モードの期間であるかを検知し、コントロール信号入力モードであるか否かを信号レベルによって示すコントロールモード信号ＣＴＭを生成し、入力データ制御回路２５２及び異常検出セレクト回路２６５に供給する。

入力データ制御回路２５２は、データ入力モードの期間において、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２をラッチ回路１３１に供給する。

入力端子Ｔ１に入力されたクロック信号ＣＬＫは、コントロール信号入力モード検知回路２５１及び入力データ制御回路２５２に供給される。入力端子Ｔ２に入力された入力データ信号ＬＶ０は、コントロール信号入力モード検知回路２５１、入力データ制御回路２５２、異常検出セレクト回路２６８及びＮＡＮＤ回路２６４に供給される。入力端子Ｔ３及びＴ４に入力された入力データ信号ＬＶ１及びＬＶ２は、入力データ制御回路２５２、異常検出セレクト回路２６５及びＮＡＮＤ回路２６４に供給される。

異常検出ブロック２６は、第１異常検出回路２６１、第２異常検出回路２６２及び第３異常検出回路２６３（以下、これらをまとめて第１〜第３異常検出回路２６１〜２６３と称する）と、ＮＡＮＤ回路２６４と、異常検出セレクト回路２６５とを有する。

第１〜第３異常検出回路２６１〜２６３は、ソースドライバ１３内における温度異常、電圧異常、極性反転の異常等の異常状態を検出する。なお、第１〜第３異常検出回路２６１〜２６３は、夫々異なる種類の異常を検出する。第１〜第３異常検出回路２６１〜２６３は、各々の異常検出の結果を示す検出結果信号ＥＲ１〜ＥＲ３を異常検出セレクト回路２６５に供給する。

ＮＡＮＤ回路２６４は、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２の否定論理積である否定論理積信号ＮＤＳを出力し、異常検出セレクト回路２６５に供給する。例えば、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２のいずれかがローレベル（Ｌ）である場合、ハイレベル（Ｈ）の否定論理積信号ＮＤＳを出力する。一方、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２がいずれもハイレベル（Ｈ）である場合、ローレベル（Ｌ）の否定論理積信号ＮＤＳを出力する。

異常検出セレクト回路２６５は、データ制御ブロック２５から供給されたコントロールモード信号ＣＴＭ、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２に基づいて第１〜第３異常検出回路２６１〜２６３のうちの１つを異なるクロックタイミングで選択し、選択した異常検出回路の検出結果信号を異常検出信号ＥＲＲとして出力する。

また、異常検出セレクト回路２６５は、コントロール信号入力モードの期間内で且つ第１〜第３異常検出回路２６１〜２６３がいずれも非選択であるタイミングにおいて、ＮＡＮＤ回路２６４から供給された否定論理積信号ＮＤＳに応じた信号レベルを有する信号を異常検出信号ＥＲＲとして出力する。以下の説明では、この場合における異常検出信号ＥＲＲを、ＮＡＮＤ出力に応じた異常検出信号ＥＲＲと称する。

ＮＡＮＤ出力に応じた異常検出信号ＥＲＲは、表示制御部１１と入力端子Ｔ２、Ｔ３及びＴ４との間を接続するデータ信号線に断線が発生しているか否かを判定するための判定基準として機能する。すなわち、データ信号線に断線が発生している場合、表示制御部１１が出力した信号の信号レベルの如何に関わらず、入力端子Ｔ２、Ｔ３及びＴ４に入力される入力データ信号の信号レベルが、ハイレベル（Ｈ）又はローレベル（Ｌ）に固定される。このため、表示制御部１１が出力した信号から想定される異常検出信号ＥＲＲの信号レベルと実際に入力端子に入力された信号に基づく異常検出信号ＥＲＲの信号レベルとを比較することにより、表示制御部１１と入力端子Ｔ２、Ｔ３及びＴ４との間を接続するデータ信号線に断線が発生しているか否かを検知することが可能となる。

例えば、表示制御部１１からハイレベル（Ｈ）の入力データ信号ＬＶ０及びＬＶ１とローレベル（Ｌ）の入力データ信号ＬＶ２とが出力され、表示制御部１１と入力端子Ｔ４との間のデータ信号線に断線が発生して入力データ信号ＬＶ２の信号レベルがハイレベル（Ｈ）に固定された場合、入力端子Ｔ２、Ｔ３及びＴ４には、いずれもハイレベル（Ｈ）の入力データ信号ＬＶ０、ＬＶ１及びＬＶ２が入力される。従って、断線がない場合にはハイレベルの信号２つとローレベルの信号１つがＮＡＮＤ回路２６４に供給されることにより異常検出信号ＥＲＲがハイレベル（Ｈ）となることが想定されるところ、実際には断線によりいずれもハイレベル（Ｈ）の信号３つがＮＡＮＤ回路２６４に供給され、異常検出信号ＥＲＲはローレベル（Ｌ）となる。

次に、データ制御ブロック２５及び異常検出ブロック２６の動作について、図６のタイムチャートを参照して説明する。

コントロール信号入力モード検知回路２５１は、ライン開始信号ＬＳが立ち上がるタイミングに合わせて信号レベルがハイレベル（Ｈ）となるコントロールモード信号ＣＴＭを生成し、入力データ制御回路２５２及び異常検出セレクト回路２６５に供給する。コントロールモード信号ＣＴＭがハイレベルであるコントロール信号入力モードの期間において、入力データ制御回路１５２はラッチ部１３１への入力データ信号ＬＶ０、ＬＶ１及びＬＶ２の供給を停止する。一方、異常検出セレクト回路２６５は、当該期間において第１〜第３異常検出回路２６１〜２６３の選択及び検出結果の出力を行う。

入力データ信号ＬＶ０、ＬＶ１及びＬＶ２の信号レベルがいずれもローレベル（Ｌ）の場合、異常検出セレクト回路２６５は第１〜第３異常検出回路２６１〜２６３をいずれも選択せず、ハイレベル（Ｈ）の異常検出信号ＥＲＲを出力する。

入力データ信号ＬＶ０及びＬＶ２がローレベル（Ｌ）、入力データ信号ＬＶ１がハイレベル（Ｈ）となった場合、異常検出セレクト回路２６５は、第１異常検出回路２６１を選択する。異常検出セレクト回路２６５は、第１異常検出回路２６１から供給された検出結果信号ＥＲ１に応じて、異常が検出された場合にはローレベル（Ｌ）、検出されなかった場合にはハイレベル（Ｈ）の信号レベルを有する異常検出信号ＥＲＲを出力する。

入力データ信号ＬＶ０及びＬＶ１がローレベル（Ｌ）、入力データ信号ＬＶ２がハイレベル（Ｈ）となった場合、異常検出セレクト回路２６５は、第２異常検出回路２６２を選択する。異常検出セレクト回路２６５は、第２異常検出回路２６２から供給された検出結果信号ＥＲ２に応じて、異常が検出された場合にはローレベル（Ｌ）、検出されなかった場合にはハイレベル（Ｈ）の信号レベルを有する異常検出信号ＥＲＲを出力する。

入力データ信号ＬＶ０がローレベル（Ｌ）、入力データ信号ＬＶ１及びＬＶ２がハイレベル（Ｈ）となった場合、異常検出セレクト回路２６５は、第３異常検出回路２６３を選択する。異常検出セレクト回路２６５は、第３異常検出回路２６３から供給された検出結果信号ＥＲ３に応じて、異常が検出された場合にはローレベル（Ｌ）、検出されなかった場合にはハイレベル（Ｈ）の信号レベルを有する異常検出信号ＥＲＲを出力する。

第１〜第３異常検出回路２６１〜２６３による異常検出結果の出力が終わると、異常検出セレクト回路２６５は異常検出回路の選択を停止し、第１〜第３異常検出回路２６１〜２６３による検出結果の代わりに、ＮＡＮＤ出力に応じた異常検出信号ＥＲＲを出力する。異常検出セレクト回路２６５は、第１〜第３異常検出回路２６１〜２６３の異常検出結果の出力が終わってからデータ入力モードに移行するまでの間（図６に「データ異常検知」として示す期間）、ＮＡＮＤ出力に応じた異常検出信号ＥＲＲを出力する。

図６は、表示制御部１１とインタフェース回路２４との間のデータ信号線に断線が発生していない場合（すなわち、正常な状態である場合）の信号出力を示している。入力データ信号ＬＶ０がハイレベル（Ｈ）で且つＬＶ１及びＬＶ２がローレベル（Ｌ）の場合、否定論理積信号ＮＤＳはハイレベル（Ｈ）となるため、異常検出セレクト回路２６５は、ハイレベル（Ｈ）の異常検出信号ＥＲＲを出力する。同様に、入力データ信号ＬＶ０及びＬＶ１がハイレベル（Ｈ）で且つＬＶ２がローレベル（Ｌ）の場合や、入力データ信号ＬＶ０及びＬＶ２がハイレベル（Ｈ）で且つＬＶ１がローレベル（Ｌ）の場合にも、否定論理積信号ＮＤＳはハイレベル（Ｈ）となるため、異常検出セレクト回路２６５は、ハイレベル（Ｈ）の異常検出信号ＥＲＲを出力する。一方、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２がいずれもハイレベル（Ｈ）の場合、否定論理積信号ＮＤＳはローレベル（Ｌ）となるため、異常検出セレクト回路２６５は、ローレベル（Ｌ）の異常検出信号ＥＲＲを出力する。

これに対し、表示制御部１１とインタフェース回路２４との間のデータ信号線に断線が発生している場合、上記とは異なる信号レベルの異常検出信号ＥＲＲが出力される。例えば、表示制御部１１と入力端子Ｔ４との間のデータ信号線が断線し、入力データ信号ＬＶ２がハイレベル（Ｈ）に固定されてしまっている場合、本来は入力データ信号ＬＶ０及びＬＶ１がハイレベル（Ｈ）で且つＬＶ２がローレベル（Ｌ）となるべきタイミングで、ＮＡＮＤ回路２６４にはいずれもハイレベル（Ｈ）の信号が供給される。従って、否定論理積信号ＮＤＳはローレベル（Ｌ）となり、ローレベル（Ｌ）の異常検出信号ＥＲＲが出力される。

同様に、表示制御部１１と入力端子Ｔ３との間のデータ信号線が断線し、入力データ信号ＬＶ１がハイレベル（Ｈ）に固定されてしまっている場合、本来は入力データ信号ＬＶ０及びＬＶ２がハイレベル（Ｈ）で且つＬＶ１がローレベル（Ｌ）となるべきタイミングで、ＮＡＮＤ回路２６４にはいずれもハイレベル（Ｈ）の信号が供給される。従って、否定論理積信号ＮＤＳはローレベル（Ｌ）となり、ローレベル（Ｌ）の異常検出信号ＥＲＲが出力される。

また、表示制御部１１と入力端子Ｔ２、Ｔ３及びＴ４のいずれかとの間のデータ信号線が断線し、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２のいずれかがローレベル（Ｌ）に固定されてしまっている場合、本来は入力データ信号ＬＶ０、ＬＶ１及びＬＶ２がいずれもハイレベル（Ｈ）となるべきタイミングで、ＮＡＮＤ回路２６４にはいずれかがローレベル（Ｌ）である入力データ信号ＬＶ０、ＬＶ１及びＬＶ２が供給される。従って、否定論理積信号ＮＤＳはハイレベル（Ｈ）となり、ハイレベル（Ｈ）の異常検出信号ＥＲＲが出力される。

以上のように、本実施例のインタフェース回路は、入力データ信号に基づいて複数の異常検出回路のいずれかを選択して検出結果を出力することに加えて、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２の否定論理積を示す信号を出力する。断線がないと仮定した場合に想定される信号レベルと実際の信号レベルとを比較することにより、表示制御部１１と入力端子Ｔ２、Ｔ３及びＴ４との間のデータ信号線のいずれかが断線していることを検出することが可能となる。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、インタフェース回路１４が表示制御部１１から供給された入力データ信号ＬＶ０、ＬＶ１及びＬＶ２をラッチ回路１３１に供給する例について説明した。しかし、インタフェース回路１４が入力データ信号ＬＶ０、ＬＶ１及びＬＶ２を供給する供給先はラッチ回路１３１に限られない。インタフェース回路１４は、複数のデータ信号を受信してデータ受信回路に供給するものであれば良い。

また、上記実施例では、映像データ信号ＶＤが、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２からなる例について説明した。しかし、映像データ信号ＶＤを構成する入力データ信号はこれに限られず、さらに多数の入力データ信号から構成されるものであっても良い。要するに、映像データ信号ＶＤがＬＶ０、ＬＶ１・・・ＬＶｎ（ｎは自然数）から構成され、本発明のインタフェース回路はこのうちの一部を用いて異常検出回路の選択を行うものであれば良い。

また、上記実施例１では異常検出ブロック１６が７つの異常検出回路（第１〜第７異常検出回路１６１〜１６７）を有し、実施例２では異常検出ブロック２６が３つの異常検出回路（第１〜第３異常検出回路２６１〜２６３）を有する例について説明した。しかし、異常検出回路の数はこれらに限られない。例えば、上記実施例１では、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２に加えて入力データ信号ＬＶ３を用いることにより、１５個の異常検出回路の各々を選択して検出結果を出力することが可能である。すなわち、入力データ信号ＬＶ０〜ＬＶｎ（ｎは自然数）を用いて異常検出回路を選択することにより、（２ⁿ−１）個の異常検出回路の各々を選択して、検出結果を出力することが可能である。

また、上記実施例では、表示制御部１１が、ｍｉｎｉ−ＬＶＤＳ等の差動信号方式により映像データ信号ＶＤ（入力データ信号ＬＶ０、ＬＶ１及びＬＶ２）の伝送を行う例について説明した。しかし、表示制御部１１からインタフェース回路１４に映像データ信号を伝送する伝送方式は、これに限られない。

また、各異常検出回路を選択するための信号レベル（Ｈ及びＬ）の組み合わせは、上記実施例で示したものに限られない。また、上記実施例では、第１〜第７異常検出回路１６１〜１６７（実施例２では第１〜第３異常検出回路２６１〜２６３）がクロック信号のタイミングで順に選択される構成について説明したが、異常検出回路の選択の順番はこれに限られない。すなわち、信号の組み合わせや順番に限られず、複数の異常検出回路の各々が選択されるように構成されていれば良い。

１１表示制御部
１２走査ドライバ
１３ソースドライバ
１４，２４インタフェース回路
１５，２５データ制御ブロック
１６，２６異常検出ブロック
２０表示デバイス
１００表示装置
１３１ラッチ部
１３２階調電圧変換部
１３３出力部
１５１，２５１コントロール信号入力モード検知回路
１５２，２５２入力データ制御回路
１６１〜１６７，２６１〜２６３異常検出回路
１６８，２６５異常検出セレクト回路
２６４ＮＡＮＤ回路

Claims

複数のデータ信号と前記複数のデータ信号の取込開始を示すライン開始信号とを受信し、前記複数のデータ信号をデータ受信回路に供給するインタフェース回路であって、
前記データ受信回路に発生した異常を検出する複数の異常検出回路と、
前記複数の異常検出回路のうちの１つを選択し、選択した前記異常検出回路の検出結果を出力する選択回路と、
前記ライン開始信号の受信後に前記複数のデータ信号のうちの少なくとも１つの信号レベルが所定のパターンで変化したタイミングに基づいて、前記データ信号を前記複数の異常検出回路のうちの１を選択するための選択信号として前記選択回路に供給する選択信号供給期間と、前記データ受信回路に前記データ信号の供給を行うデータ入力期間と、の切り替えのタイミングを検知し、当該切り替えのタイミングを示すタイミング信号を生成するタイミング信号生成回路と、
前記タイミング信号に基づいて、前記データ受信回路への前記データ信号の供給を制御するデータ制御回路と、
を有することを特徴とするインタフェース回路。
前記複数のデータ信号は、前記クロック信号のクロック周期に応じたタイミングで信号レベルが論理レベル０及び論理レベル１の間でレベル変化する第１〜第ｎのデータ信号（ｎは２以上の整数）を含み、
前記選択回路は、前記第１〜第ｎのデータ信号の信号レベルに応じて前記複数の異常検出回路のうちの１つを選択する
ことを特徴とする請求項１に記載のインタフェース回路。
前記タイミング信号生成回路は、前記第１〜第ｎのデータ信号のうちの少なくとも１つの信号レベルが所定のパターンで変化した場合に、前記信号レベルが変化したタイミングを前記切替のタイミングとして示す前記タイミング信号を生成する
ことを特徴とする請求項２に記載のインタフェース回路。
前記第１〜第ｎのデータ信号の否定論理積を示す否定論理積信号を生成するＮＡＮＤ回路をさらに有し、
前記選択回路は、前記非入力期間において、前記ＮＡＮＤ回路を選択し、前記否定論理積信号を出力することを特徴とする請求項２又は３に記載のインタフェース回路。