JP6818591B2

JP6818591B2 - Controller design device, controller and program

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Publication number: JP6818591B2
Application number: JP2017035517A
Authority: JP
Inventors: 健太郎松井
Original assignee: Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 2017-02-27
Filing date: 2017-02-27
Publication date: 2021-01-20
Anticipated expiration: 2037-02-27
Also published as: JP2018142835A

Description

本発明は、音響システム等の制御器を設計する技術に関し、特に、制御対象となるシステムの制御点に所望の信号を提示するための制御器を設計する制御器設計装置、制御器及びプログラムに関する。 The present invention relates to a technique for designing a controller such as an acoustic system, and more particularly to a controller design device, a controller, and a program for designing a controller for presenting a desired signal to a control point of a system to be controlled. ..

従来、音響システム等の制御器を設計するために、逆システムを用いることが知られている。逆システムとは、制御対象となるシステムの逆の特性を有するシステムである。所定の目的に応じた逆システムを適切に設計することにより、所望の制御器を設計することができる。 Conventionally, it is known to use an inverse system for designing a controller such as an acoustic system. The reverse system is a system having the opposite characteristics of the system to be controlled. A desired controller can be designed by appropriately designing a reverse system according to a predetermined purpose.

〔逆システム〕
図１７及び図１８は、逆システムを説明する概念図である。図１７及び図１８において、逆システムＨinv１００は、信号Ｘ_inを入力して信号Ｘ_outを出力し、制御対象Ｇｐ１０１は、信号Ｙ_inを入力して信号Ｙ_outを出力するものとする。 [Reverse system]
17 and 18 are conceptual diagrams illustrating the inverse system. In FIGS. 17 and 18, the reverse system Hin v100 inputs the signal X _in and outputs the signal X _out , and the control target Gp101 inputs the signal Y _in and outputs the signal Y _out .

図１７を参照して、制御対象Ｇｐ１０１は、逆システムＨinv１００により出力される信号Ｘ_outを信号Ｙ_inとして入力する。このような逆システムＨinv１００及び制御対象Ｇｐ１０１において、制御対象Ｇｐ１０１により出力される信号Ｙ_outを、逆システムＨinv１００に入力する信号Ｘ_inに一致または近似させる場合、逆システムＨinv１００は、制御対象Ｇｐ１０１の逆システムとなる。 With reference to FIG. 17, the control target Gp101 inputs the signal X _out output by the reverse system Hin v100 as the signal Y _in . In such a reverse system Hinv100 and the control target Gp101, when the signal Y _out output by the control target Gp101 matches or approximates the signal X _in input to the reverse system Hinv100, the reverse system Hinv100 is the inverse of the control target Gp101. Become a system.

また、図１８を参照して、逆システムＨinv１００は、制御対象Ｇｐ１０１により出力される信号Ｙ_outを信号Ｘ_inとして入力する。このような逆システムＨinv１００及び制御対象Ｇｐ１０１において、逆システムＨinv１００により出力される信号Ｘ_outを、制御対象Ｇｐ１０１に入力する信号Ｙ_inに一致または近似させる場合も、逆システムＨinv１００は、制御対象Ｇｐ１０１の逆システムとなる。 Further, referring to FIG. 18, the reverse system Hin v100 inputs the signal Y _out output by the controlled target Gp 101 as the signal X _in . In such inverse system Hinv100 and controlled object Gp101, the signal X _out output by inverse system Hinv100, even when a match or to approximate the signal Y _in input to the controlled object Gp101, inverse system Hinv100 is the control target Gp101 It becomes a reverse system.

図１９は、多入力多出力の逆システムを説明する概念図である。図１９は、図１７に示した１入力１出力の逆システムＨinv１００及び制御対象Ｇｐ１０１を多入力多出力のシステムに拡張したものである。逆システムＨinv１０２は、信号Ｘ_in1，Ｘ_in2，・・・，Ｘ_inNを入力して信号Ｘ_out1，Ｘ_out2，・・・，Ｘ_outMを出力し、制御対象Ｇｐ１０３は、信号Ｙ_in1，Ｙ_in2，・・・，Ｙ_inMを入力して信号Ｙ_out1，Ｙ_out2，・・・，Ｙ_outNを出力するものとする。 FIG. 19 is a conceptual diagram illustrating an inverse system with multiple inputs and multiple outputs. FIG. 19 is an extension of the 1-input, 1-output reverse system Hinv100 and the controlled target Gp101 shown in FIG. 17 to a multi-input, multi-output system. The reverse system Hinv102 inputs signals X _in1 , X _in2 , ..., X _inN and outputs signals X _out1 , X _out2 , ..., X _outM , and the controlled target Gp103 is signals Y _in1 , Y _in2. , ..., Y in _M shall be input and the signals Y _out1 , Y _out2 , ..., Y out _N shall be output.

図１９に示すように、制御対象Ｇｐ１０３は、逆システムＨinv１０２により出力される信号Ｘ_out1，Ｘ_out2，・・・，Ｘ_outMを信号Ｙ_in1，Ｙ_in2，・・・，Ｙ_inMとしてそれぞれ入力する。このような逆システムＨinv１０２及び制御対象Ｇｐ１０３において、制御対象Ｇｐ１０３により出力される信号Ｙ_out1，Ｙ_out2，・・・，Ｙ_outNを、逆システムＨinv１０２に入力する信号Ｘ_in1，Ｘ_in2，・・・，Ｘ_inNに一致または近似させる場合、逆システムＨinv１０２は、制御対象Ｇｐ１０３の逆システムとなる。 As shown in FIG. 19, the controlled target Gp103 inputs the signals X _out1 , X _out2 , ..., X _outM output by the reverse system _Hinv102 as the signals Y _in1 , Y _in2 , ..., Y _inM , respectively. .. In such a reverse system Hinv102 and the control target Gp103, the signals Y _out1 , Y _out2 , ..., Y _outN output by the control target Gp103 are input to the reverse system Hinv102, and the signals X _in1 , X _in2 , ... , X in _N , the inverse system Hinv102 is the inverse system of the controlled object Gp103.

図１７において、制御対象Ｇｐ１０１により出力される信号Ｙ_outを、逆システムＨinv１００に入力される信号Ｘ_inに一致させることが、逆システムＨinv１００を設計する目的となる。この場合の出力を観察する地点を制御点という。図１７において、制御対象Ｇｐ１０１により出力される信号Ｙ_outを観察する地点が制御点となる。同様に、図１９では、制御対象Ｇｐ１０３により出力される信号Ｙ_out1，Ｙ_out2，・・・，Ｙ_outNを観察する地点が制御点となる。ここで、図１７に示した制御対象Ｇｐ１０１の入力点、すなわち制御点へ信号Ｙ_inを提示する地点を提示点とする。図１９に示した制御対象Ｇｐ１０３の各入力点、すなわち各制御点へ信号Ｙ_in1，Ｙ_in2，・・・，Ｙ_inMを提示する地点を提示点とする。 In FIG. 17, it is an object of designing the reverse system Hin v100 to match the signal Y _out output by the controlled target Gp 101 with the signal X _in input to the reverse system Hin v 100. The point at which the output in this case is observed is called a control point. In FIG. 17, the point at which the signal Y _out output by the controlled target Gp101 is observed is the control point. Similarly, in FIG. 19, the points at which the signals Y _out1 , Y _out2 , ..., Y _outN output by the controlled target _Gp103 are observed are the control points. Here, the input point of the control target Gp101 shown in FIG. 17, that is, the point where the signal Y _in is presented to the control point is set as the presentation point. Each input point of the controlled object Gp103 shown in FIG. 19, that is, a point at which the signals Y _in1 , Y _in2 , ..., Y in _M are presented to each control point is _defined as a presentation point.

〔音響システム〕
次に、音響システムの例を挙げて、制御対象及び逆システムについて説明する。音響システムでは、音場制御または室内残響除去等の処理のために、逆システムが用いられる。制御対象は、音場制御が行われる音場または残響が除去される室内の音場である。 [Acoustic system]
Next, the controlled object and the reverse system will be described with reference to an example of an acoustic system. In an acoustic system, an inverse system is used for processing such as sound field control or room reverberation removal. The control target is a sound field in which sound field control is performed or a sound field in a room from which reverberation is removed.

図２０は、音響システムにおいて、聴取音場を制御対象とした場合の制御対象及び逆システムを説明する概念図であり、図１９に示した多入力多出力の逆システムＨinv１０２及び制御対象Ｇｐ１０３に対応している。図２０に示すように、音場制御の処理を行うための制御器を設計する場合には、聴取音場が制御対象Ｇｐ１０３となる。制御対象Ｇｐ１０３には、５台のスピーカ１０４−１〜１０４−５及び２本のマイクロホン１０５−１，１０５−２が配置されている。制御したい聴取位置（マイクロホン１０５−１，１０５−２の位置）が制御点となる。 FIG. 20 is a conceptual diagram illustrating a control target and a reverse system when the listening sound field is the control target in the acoustic system, and corresponds to the multi-input multi-output reverse system Hinv102 and the control target Gp103 shown in FIG. doing. As shown in FIG. 20, when designing a controller for performing sound field control processing, the listening sound field is the control target Gp103. Five speakers 104-1 to 104-5 and two microphones 105-1 and 105-2 are arranged in the controlled target Gp103. The listening position (position of microphones 105-1 and 105-2) to be controlled is the control point.

聴取音場内に配置されたスピーカ１０４−１〜１０４−５から再生される音響信号により制御が行われるとすると、これらのスピーカ１０４−１〜１０４−５へ入力される音響信号が制御対象Ｇｐ１０３への入力信号となる。 Assuming that the control is performed by the acoustic signals reproduced from the speakers 104-1 to 104-5 arranged in the listening sound field, the acoustic signals input to these speakers 104-1 to 104-5 are sent to the control target Gp103. It becomes the input signal of.

音場制御では、スピーカ１０４−１〜１０４−５を二次音源といい、制御対象Ｇｐ１０３は、各二次音源である提示点から制御点への音響伝搬を示す指標である伝達関数（音響伝達関数）によってモデル化される。この場合、制御対象Ｇｐ１０３は、制御点×二次音源の音響伝達関数のマトリクス（音響伝達関数行列）として表現される。 In sound field control, speakers 104-1 to 104-5 are referred to as secondary sound sources, and the control target Gp103 is a transfer function (acoustic transmission) that is an index indicating acoustic propagation from a presentation point to a control point, which is each secondary sound source. Modeled by function). In this case, the control target Gp103 is expressed as a matrix of acoustic transfer functions of control points × secondary sound sources (acoustic transfer function matrix).

〔制御器〕
これらの制御点に対して所望の音響信号を提示する場合、逆システムＨinv１０２を適切に設計した上で、逆システムＨinv１０２に、所望の音響特性を付与した音響信号を入力すればよい。この所望の音響特性を付与するシステムを目標システムＧｔとすると、制御器は、目標システムＧｔに逆システムＨinv１０２を合わせて構成される。 [Control]
When presenting a desired acoustic signal to these control points, the inverse system Hinv102 may be appropriately designed, and then an acoustic signal imparted with desired acoustic characteristics may be input to the inverse system Hinv102. Assuming that the system that imparts the desired acoustic characteristics is the target system Gt, the controller is configured by combining the target system Gt with the inverse system Hinv102.

図２１は、音響システムにおいて、入力信号に所望の音響特性を付与する制御器を説明する概念図である。制御器Ｈは、制御点にて所望の音響特性を有する音響信号が観察されるように、音響信号を制御対象Ｇｐ１０３へ出力する。図２０に示した逆システムＨinv１０２に加え、制御点であるマイクロホン１０５−１，１０５−２に対して所望の音響信号を提示するように、入力信号に所望の音響特性を付与する目標システムＧｔ１１０を想定する。つまり、制御器Ｈは、目標システムＧｔ１１０及び逆システムＨinv１０２を備えて構成される。 FIG. 21 is a conceptual diagram illustrating a controller that imparts desired acoustic characteristics to an input signal in an acoustic system. The controller H outputs the acoustic signal to the control target Gp103 so that the acoustic signal having the desired acoustic characteristics is observed at the control point. In addition to the reverse system Hinv102 shown in FIG. 20, a target system Gt110 that imparts desired acoustic characteristics to the input signal so as to present a desired acoustic signal to the microphones 105-1 and 105-2, which are control points, is provided. Suppose. That is, the controller H includes a target system Gt110 and a reverse system Hinv102.

図２２は、音響システムにおいて、聴取音場を制御対象とした場合の逆システムの伝達関数行列を周波数領域で計算する例を説明する概念図である。説明を簡単化するため、二次音源の数及び制御点の数を共に２とする。制御対象Ｇｐ１０９は聴取音場であり、２台のスピーカ１０４−１，１０４−２及び２本のマイクロホン１０５−１，１０５−２が配置されている。制御したい聴取位置（マイクロホン１０５−１，１０５−２の位置）が制御点となる。制御器Ｈは、入力信号ｕに所望の音響特性を付与する目標システムＧｔ１０８、及び逆システムＨinv１０７を備えて構成される。 FIG. 22 is a conceptual diagram illustrating an example of calculating the transfer function matrix of the inverse system in the frequency domain when the listening sound field is the control target in the acoustic system. For the sake of simplicity, the number of secondary sound sources and the number of control points are both set to 2. The control target Gp109 is a listening sound field, and two speakers 104-1 and 104-2 and two microphones 105-1 and 105-2 are arranged. The listening position (position of microphones 105-1 and 105-2) to be controlled is the control point. The controller H includes a target system Gt108 that imparts desired acoustic characteristics to the input signal u, and a reverse system Hinv107.

図２２において、制御器Ｈに入力される信号をｕ、入力信号ｕに付与される所望の音響特性の伝達関数（目標システムＧｔ１０８を表す伝達関数）をｘ_i、逆システムＨinv１０７を表す伝達関数をｈ_ij、制御対象Ｇｐ１０９において、ｊ番目の二次音源であるスピーカ１０４−ｊからｉ番目の制御点であるマイクロホン１０５−ｉまでの間の伝達関数をｇ_ij、制御点にて観察される音響信号をｙ_iとする。ｉ＝１，２であり、ｊ＝１，２である。ここで、目標システムＧｔ１０８の伝達関数ｘ_iは、制御点にて観察される音響信号にて実現したい所望の音響特性である。 In FIG. 22, the signal input to the controller H is u, the transfer function of the desired acoustic characteristics given to the input signal u (transfer function representing the target system Gt108) is x _i , and the transfer function representing the inverse system Hin v107 is shown. h _ij, in the control object Gp109, acoustic observed transfer function between the speaker 104-j is a j-th secondary source microphone to 105-i is the i-th control point g _ij, by the control point Let the signal be y _i . i = 1 and 2, and j = 1 and 2. Here, the transfer function x _i of the target system Gt108 is a desired acoustic characteristic that is desired to be realized by the acoustic signal observed at the control point.

逆システムＨinv１０７の伝達関数行列を求める逆システム設計装置は、まず、ｊ番目の二次音源であるスピーカ１０４−ｊからｉ番目の制御点であるマイクロホン１０５−ｉまでの間の伝達関数ｇ_ij（ω）を求める。具体的には、逆システム設計装置は、インパルス応答を測定し、離散フーリエ変換等により、インパルス応答を周波数領域のスペクトルに変換することで、周波数領域の伝達関数ｇ_ij（ω）を求める。 The inverse system design device for determining the transfer function matrix of the inverse system Hinv107, firstly, the transfer function g _ij between the speaker 104-j is a j-th secondary source microphone to 105-i is the i-th control point ( ω) is calculated. Specifically, the inverse system design device measures the impulse response and converts the impulse response into a spectrum in the frequency domain by discrete Fourier transform or the like to obtain the transfer function _gij (ω) in the frequency domain.

制御器Ｈの入力信号ｕから制御点にて観察される音響信号ｙ_iまでの関係は、離散周波数ビン毎に、次式で表される。

ここで、ω_kは離散周波数ビンを示し、周波数領域の表現であることを明示するために記述される。 The relationship from the input signal u of the controller H to the acoustic signal y _i observed at the control point is expressed by the following equation for each discrete frequency bin.

Here, ω _k indicates a discrete frequency bin and is described to clearly indicate that it is a representation of the frequency domain.

逆システム設計装置は、次式に示すように、観察される音響信号ｙ_iと、入力信号ｕに所望の音響特性の伝達関数ｘ_iを付与した信号とを一致させることを目的として、処理を行う。

As shown in the following equation, the inverse system design device performs processing for the purpose of matching the observed acoustic signal y _i with the signal obtained by adding the transfer function x _i of the desired acoustic characteristic to the input signal u. Do.

また、各行列の要素は複素数である。逆システム設計装置は、次式に示すように、伝達関数ｇ_ij（ω_k）を要素とする制御対象Ｇｐ１０９の伝達関数行列を用いて、逆行列計算により、伝達関数ｈ_ij（ω_k）を要素とする逆システムＨinv１０７の伝達関数行列を求める。

Also, the elements of each matrix are complex numbers. As shown in the following equation, the inverse system design device uses the transfer function matrix of the controlled object Gp109 whose elements are the transfer function g _ij (ω _k ), and calculates the transfer function h _ij (ω _k ) by inverse matrix calculation. Find the transfer function matrix of the inverse system Hinv107 as an element.

逆システム設計装置は、離散周波数ビンω_k毎に、前記式（３）の計算を行う。そして、逆システム設計装置は、次式に示すように、離散フーリエ逆変換等により、逆システムＨinv１０７の伝達関数行列を周波数領域から時間領域に戻す。逆システムＨinv１０７は、制御器Ｈ内にＦＩＲフィルタまたはＩＩＲフィルタとして実装される。

ここで、ｋは、時間領域の表現であることを明示するために記述される。 The inverse system design device calculates the above equation (3) for each discrete frequency bin ω _k . Then, as shown in the following equation, the inverse system design apparatus returns the transfer function matrix of the inverse system Hinv107 from the frequency domain to the time domain by the discrete Fourier transform or the like. The inverse system Hinv107 is implemented in the controller H as an FIR filter or an IIR filter.

Here, k is described to clearly indicate that it is a representation of the time domain.

このように、逆システム設計装置により逆システムＨinv１０７の伝達関数行列が求められ、逆システムＨinv１０７は、ＦＩＲまたはＩＩＲフィルタとして実装される。制御器Ｈは、この逆システムＨinv１０７と、入力信号ｕに所望の音響特性を付与する目標システムＧｔ１０８とを備えて構成される。 In this way, the inverse system design apparatus obtains the transfer function matrix of the inverse system Hinv107, and the inverse system Hinv107 is implemented as an FIR or IIR filter. The controller H includes the reverse system Hinv107 and a target system Gt108 that imparts desired acoustic characteristics to the input signal u.

一般に、制御対象Ｇｐ１０９において、様々な要因から前記数式（１）〜（４）の計算が成り立たなくなることが多い。例えば図２２において、スピーカ１０４−１，１０４−２及びマイクロホン１０５−１，１０５−２の向きまたは位置がわずかにずれるだけでも、伝達関数ｇ_ijが変わってくる。 In general, in the controlled target Gp109, the calculations of the mathematical formulas (1) to (4) often do not hold due to various factors. For example, in FIG. 22, even a slight deviation in the orientation or position of the speakers 104-1 and 104-2 and the microphones 105-1 and 105-2 changes the transfer function g _ij .

図２３は、音響システムにおいて、図２２に示したマイクロホン１０５−１，１０５−２の代わりに、制御点を聴取者の耳１１２−１，１１２−２とした場合の例を説明する概念図である。この制御対象Ｇｐ１０９では、制御点である耳１１２−１，１１２−２の位置にて音響信号ｙ_iが観察され、制御対象Ｇｐ１０９の伝達関数ｇ_ijとして聴取者の頭部伝達関数ｇ_ijが用いられる。 FIG. 23 is a conceptual diagram illustrating an example in the case where the control points are the listener's ears 112-1 and 112-2 instead of the microphones 105-1 and 105-2 shown in FIG. 22 in the acoustic system. is there. In the controlled object Gp109, acoustic signal y _i is observed at the position of the ear 112-1 and 112-2 are control points, HRTF g _ij of the listener is used as a transfer function g _ij of the controlled object Gp109 Be done.

図２３に示す制御対象Ｇｐ１０９の音場の再生を、バイノーラル再生という。スピーカ１０４−１，１０４−２から制御点である耳１１２−１，１１２−２までの間の頭部伝達関数ｇ_ijは、聴取者の頭または耳の形等によって変化することから、聴取者が代わると、制御対象Ｇｐ１０９の伝達関数ｇ_ijも変化してしまう。 The reproduction of the sound field of the controlled object Gp109 shown in FIG. 23 is referred to as binaural reproduction. HRTF g _ij between to the ear 112-1 and 112-2 are control points from the speaker 104-1 and 104-2, since it varies by the shape and the like of the listener's head or ears, the listener When the alternative, the transfer function g _ij of the control target Gp109 also changes.

図２２を用いて説明した計算例では、逆システムＨinv１０７は厳密に設計され、制御対象Ｇｐ１０９の伝達関数ｇ_ijが変化することは勘案されていない。このため、図２２の計算例では、制御対象Ｇｐ１０９の伝達関数ｇ_ijの変化に対して脆弱である。 In the calculation example described with reference to FIG. 22, the inverse system Hinv107 strictly designed, is not consideration that the transfer function g _ij of the control target Gp109 is changed. Therefore, in the calculation example of FIG. 22, it is vulnerable to changes in the transfer function g _ij of the controlled object Gp109.

図２３から、音響システムにおける制御点では、二次音源から再生される音響信号の重ね合わせにより、合成された音響信号ｙ_iとなることがわかる。制御対象Ｇｐ１０９の伝達関数ｇ_ijが変化し、その位相が反転した場合には、加算されるべき音響信号が相殺されたり、相殺されるべき音響信号が加算増幅されたりする等の問題が生じる。特に、振幅の大きな音響信号を逆相で相殺している場合に位相が反転すると、振幅の大きな音響信号同士が加算され、大きな誤差及びノイズが発生してしまう。 From FIG. 23, it can be seen that at the control point in the acoustic system, the combined acoustic signal y _i is obtained by superimposing the acoustic signals reproduced from the secondary sound source. When the transfer function g _ij of the controlled object Gp109 changes and its phase is inverted, problems such as the acoustic signal to be added being canceled out and the acoustic signal to be added and amplified may occur. In particular, if the phases are inverted when the acoustic signals having a large amplitude are canceled by opposite phases, the acoustic signals having a large amplitude are added to each other, resulting in a large error and noise.

このような問題を解決するために、例えば、逆行列を計算する際に正則項を挿入する手法が開示されている（例えば、非特許文献１を参照）。これにより、制御器Ｈのゲインを小さくすることができ、入力信号に対する出力信号の増幅を抑えるから、結果として出力信号の誤差及びノイズの拡大を抑えることができる。 In order to solve such a problem, for example, a method of inserting a regular term when calculating an inverse matrix is disclosed (see, for example, Non-Patent Document 1). As a result, the gain of the controller H can be reduced, and the amplification of the output signal with respect to the input signal is suppressed. As a result, the error of the output signal and the expansion of noise can be suppressed.

また、伝達関数を特異値分解し、逆行列の特異値のうち値の大きな特異値を０として無視する手法も開示されている（例えば、非特許文献２を参照）。これにより、非特許文献１と同様に、制御器Ｈのゲインを小さくすることができ、結果として出力信号の誤差及びノイズの拡大を抑えることができる。 Further, a method of decomposing a transfer function into singular values and ignoring a singular value having a large value among the singular values of the inverse matrix as 0 is also disclosed (see, for example, Non-Patent Document 2). As a result, the gain of the controller H can be reduced as in Non-Patent Document 1, and as a result, the error of the output signal and the expansion of noise can be suppressed.

また、制御点の数を二次音源より少なくし、逆行列の代わりに擬似逆行列を計算する手法も開示されている（例えば、非特許文献３を参照）。これにより、間接的に逆システムのゲインを小さくすることができる。 Further, a method of reducing the number of control points to that of a quadratic sound source and calculating a pseudo-inverse matrix instead of the inverse matrix is also disclosed (see, for example, Non-Patent Document 3). As a result, the gain of the reverse system can be indirectly reduced.

H.Tokuno et al., “Inverse Filter of Sound Reproduction Systems Using Regularization”, IEICE Trans., E80-A, 5, 809-820, 1997.H. Tokuno et al., “Inverse Filter of Sound Reproduction Systems Using Regularization”, IEICE Trans., E80-A, 5, 809-820, 1997. 永田他，“音場再現システムにおける環境変化に適応的な逆フィルタの逐次的緩和アルゴリズム”，信学論(A)，J86-A，824-834，2003.Nagata et al., "Sequential relaxation algorithm of inverse filter adaptive to environmental changes in sound field reproduction system", Shingakuron (A), J86-A, 824-834, 2003. 渡利他，“制御理論講話（その１０）−ロバスト制御の応用−”，小山工業高等専門学校研究紀要，第39号(2007)37-46Watari et al., "Control Theory Lecture (Part 10) -Application of Robust Control-", Bulletin of Oyama National College of Technology, No. 39 (2007) 37-46

しかしながら、前述の非特許文献１，２の手法は、逆システムの精度を犠牲にしてゲインを小さくすることにより、外乱等の変化に対する頑健性を得るものである。また、前述の非特許文献１，２，３の手法は、制御器Ｈのゲインを陽に（直接）制御する設計にはなっておらず、結果としてゲインが小さくなっているに過ぎず、必ずしも最適解が得られるとは限らない。 However, the methods of Non-Patent Documents 1 and 2 described above obtain robustness against changes such as disturbance by reducing the gain at the expense of the accuracy of the reverse system. Further, the above-mentioned methods of Non-Patent Documents 1, 2 and 3 are not designed to positively (directly) control the gain of the controller H, and as a result, the gain is only small and not necessarily. The optimum solution is not always obtained.

そこで、本発明は前記課題を解決するためになされたものであり、その目的は、逆システムの設計精度を犠牲にすることなくゲインを小さくすることができ、外乱等の変化に対する頑健性を得ることが可能な制御器設計装置、制御器及びプログラムを提供することにある。 Therefore, the present invention has been made to solve the above problems, and an object of the present invention is to reduce the gain without sacrificing the design accuracy of the reverse system and to obtain robustness against changes such as disturbance. It is to provide a controller design device, a controller and a program capable of.

前記目的を達成するために、請求項１の制御器設計装置は、信号が観察される所定数の制御点と前記所定数の制御点へ信号をそれぞれ提示する所定数の提示点を含む制御対象に対し、前記所定数の制御点にて観察される信号の特性を所望の特性に一致させるための目標システム、及び前記所定数の提示点へ信号を出力する前記制御対象の逆システムを備えた制御器を設計する制御器設計装置において、前記制御対象を、前記所定数の提示点から提示される第１信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとし、前記目標システムを、所定数の提示点から提示される第２信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとした場合に、前記第１信号、前記第２信号、及び前記所定数の制御点にて観察される信号に基づいて、前記制御対象の遅延時間及び前記目標システムの遅延時間を算出する遅延時間算出部と、前記制御対象から、前記遅延時間算出部により算出された前記制御対象の遅延時間を分離し、分離制御対象を同定すると共に、前記目標システムから、前記遅延時間算出部により算出された前記目標システムの遅延時間を分離し、分離目標システムを同定する同定部と、前記同定部により同定された前記分離制御対象の逆システムを、仮逆システムとして構成する仮逆システム構成部と、前記同定部により同定された前記分離目標システム、及び前記仮逆システム構成部により構成された前記仮逆システムを結合し、仮制御器を構成する仮制御器構成部と、前記仮制御器構成部により構成された前記仮制御器を等価変換して変換後制御器を構成し、前記変換後制御器のＨ∞ノルムが最小となるように、前記変換後制御器のパラメータを決定するパラメータ決定部と、前記遅延時間算出部により算出された前記制御対象の遅延時間及び前記目標システムの遅延時間に基づいて、当該制御対象の遅延時間及び当該目標システムの遅延時間を補償する遅延器を構成し、前記遅延器及び前記変換後制御器を結合し、前記制御器を構成する制御器構成部と、を備えたことを特徴とする。 In order to achieve the above object, the controller design device according to claim 1 includes a predetermined number of control points at which signals are observed and a predetermined number of presentation points for presenting signals to the predetermined number of control points. On the other hand, it is provided with a target system for matching the characteristics of signals observed at the predetermined number of control points with desired characteristics, and an inverse system of the control target for outputting signals to the predetermined number of presentation points. In a controller design device that designs a controller, the control target is directly communicated about the relationship between the first signal presented from the predetermined number of presentation points and the signal observed at the predetermined number of control points. A system represented by a state space model having no terms, and the target system is a relationship between a second signal presented from a predetermined number of presentation points and a signal observed at the predetermined number of control points. , The control target is based on the first signal, the second signal, and the signals observed at the predetermined number of control points when the system is represented by a state space model having no direct term. The delay time calculation unit that calculates the delay time and the delay time of the target system and the delay time of the control target calculated by the delay time calculation unit are separated from the control target, and the separation control target is identified. The identification unit that separates the delay time of the target system calculated by the delay time calculation unit from the target system and identifies the separation target system, and the inverse system of the separation control target identified by the identification unit. The temporary reverse system component configured as the temporary reverse system, the separation target system identified by the identification unit, and the temporary reverse system configured by the temporary reverse system component are combined to form a temporary controller. The temporary controller component and the temporary controller configured by the temporary controller component are equivalently converted to form a post-conversion controller so that the H∞ norm of the post-conversion controller is minimized. Based on the parameter determination unit that determines the parameters of the post-conversion controller, the delay time of the control target calculated by the delay time calculation unit, and the delay time of the target system, the delay time of the control target and the target. A delay device for compensating for a delay time of a system is configured, and the delay device and the post-conversion controller are combined to form a controller component.

また、請求項２の制御器設計装置は、請求項１に記載の制御器設計装置において、前記パラメータ決定部が、前記仮制御器構成部により構成された前記仮制御器を、所定の変換行列を用いて前記変換後制御器に等価変換し、前記変換後制御器のＨ∞性能を特徴づける所定の線形行列不等式に基づいて、前記変換後制御器のＨ∞ノルムが最小となるように、前記変換後制御器のパラメータを決定する、ことを特徴とする。 Further, the controller design device according to claim 2 is the controller design device according to claim 1, wherein the parameter determination unit converts the temporary controller configured by the temporary controller component into a predetermined transformation matrix. To minimize the H∞ norm of the post-transformation controller, based on a predetermined linear matrix inequality that characterizes the H∞ performance of the post-transformation controller. It is characterized in that the parameters of the post-conversion controller are determined.

また、請求項３の制御器設計装置は、請求項２に記載の制御器設計装置において、前記同定部により同定された前記分離制御対象が、複数の分離制御対象パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離制御対象パラメータを、システム行列Ａw#、入力行列Ｂp#及び出力行列Ｃw#とし、前記同定部により同定された前記分離目標システムが、複数の分離目標パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離目標パラメータを、前記システム行列Ａw#、入力行列Ｂt#及び前記出力行列Ｃw#とし、前記パラメータ決定部により等価変換された前記変換後制御器が、複数の制御器パラメータにて直達項を持たない状態空間モデルで表され、前記複数の制御器パラメータを、前記システム行列Ａw#と前記入力行列Ｂp#と所定のパラメータΦ%とマイナス１との積に前記システム行列Ａw#を加算した結果（−Ａw#Ｂp#Φ%＋Ａw#）で表されるシステム行列、前記入力行列Ｂt#、及び前記所定のパラメータΦ%で表される出力行列とし、前記パラメータ決定部が、前記変換後制御器のＨ∞ノルムが最小となるように、前記所定のパラメータΦ%を決定する、ことを特徴とする。 Further, in the controller design device according to claim 3, in the controller design device according to claim 2, the separation control target identified by the identification unit does not have a direct term in a plurality of separation control target parameters. The plurality of separation control target parameters represented by the state space model are the system matrix Aw #, the input matrix Bp #, and the output matrix Cw #, and the separation target system identified by the identification unit has a plurality of separation target parameters. Represented by a state-space model having no direct term, the plurality of separation target parameters are the system matrix Aw #, the input matrix Bt #, and the output matrix Cw #, and the equivalent conversion is performed by the parameter determination unit. The converted control is represented by a state-space model in which a plurality of control parameters do not have a direct term, and the plurality of control parameters are combined with the system matrix Aw #, the input matrix Bp #, and a predetermined parameter Φ%. It is represented by the system matrix represented by the result (−Aw # Bp # Φ% + Aw #) obtained by adding the system matrix Aw # to the product of minus 1 and the input matrix Bt #, and the predetermined parameter Φ%. The output matrix is such that the parameter determination unit determines the predetermined parameter Φ% so that the H∞ norm of the converted controller is minimized.

さらに、請求項４の制御器は、信号が観察される所定数の制御点と前記所定数の制御点へ信号をそれぞれ提示する所定数の提示点を含む制御対象に対し、前記所定数の制御点にて観察される信号の特性を所望の特性に一致させるための目標システムと、前記所定数の提示点へ信号を出力する前記制御対象の逆システムと、を備えた制御器において、前記制御対象を、前記所定数の提示点から提示される信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとし、前記目標システムを、所定数の提示点から提示される信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとし、前記制御対象から所定の遅延時間が分離したシステムを分離制御対象とし、当該分離制御対象の逆システムを仮逆システムとし、前記目標システムから所定の遅延時間が分離したシステムを分離目標システムとし、当該分離目標システム及び当該仮逆システムを結合したシステムを仮制御器とし、当該仮制御器を等価変換したシステムを変換後制御器とし、前記分離制御対象が、複数の分離制御対象パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離制御対象パラメータを、システム行列Ａw#、入力行列Ｂp#及び出力行列Ｃw#とし、前記分離目標システムが、複数の分離目標パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離目標パラメータを、前記システム行列Ａw#、入力行列Ｂt#及び前記出力行列Ｃw#とした場合に、当該制御器が、前記目標システムにおける前記所定数の提示点分の信号を入力し、前記所定数の提示点分の前記信号毎に、予め設定された遅延時間だけ遅延させる第１の遅延器と、前記第１の遅延器により遅延させた、前記目標システムにおける前記所定数の提示点分の信号を入力し、前記制御対象における前記所定数の提示点分の信号を生成する前記変換後制御器と、前記変換後制御器により生成された、前記制御対象における前記所定数の提示点分の信号を入力し、前記所定数の提示点分の前記信号毎に、予め設定された遅延時間だけ遅延させる第２の遅延器と、を備え、前記変換後制御器が、前記システム行列Ａw#と前記入力行列Ｂp#と所定のパラメータΦ%とマイナス１との積に前記システム行列Ａw#を加算した結果（−Ａw#Ｂp#Φ%＋Ａw#）で表されるシステム行列、前記入力行列Ｂt#、及び前記所定のパラメータΦ%で表される出力行列にて、直達項を持たない状態空間モデルで表され、第１の乗算器、加算器、第３の遅延器、第２の乗算器及び第３の乗算器を備え、前記第１の乗算器が、前記第１の遅延器により遅延させた信号に、前記入力行列Ｂt#を乗算し、前記加算器が、前記第１の乗算器により乗算された結果に、前記第２の乗算器により乗算された結果を加算し、前記第３の遅延器が、前記加算器により加算された結果を遅延させ、前記第２の乗算器が、前記第３の遅延器により遅延させた結果に、前記（−Ａw#Ｂp#Φ%＋Ａw#）で表される前記システム行列を乗算し、前記第３の乗算器が、前記第３の遅延器により遅延させた結果に、前記所定のパラメータΦ%で表される前記出力行列を乗算し、前記所定のパラメータΦ%を、前記変換後制御器のＨ∞ノルムが最小となるように決定された行列とする、ことを特徴とする。 Further, the controller of claim 4 controls the predetermined number of control targets including a predetermined number of control points where signals are observed and a predetermined number of presentation points for presenting signals to the predetermined number of control points. The control in a controller comprising a target system for matching the characteristics of the signal observed at a point with a desired characteristic and an inverse system of the controlled object that outputs a signal to the predetermined number of presentation points. The target is a system represented by a state space model having no direct term regarding the relationship between the signals presented from the predetermined number of presentation points and the signals observed at the predetermined number of control points. The target system is a system represented by a state space model having no direct term regarding the relationship between the signals presented from a predetermined number of presentation points and the signals observed at the predetermined number of control points. A system in which a predetermined delay time is separated from a control target is a separation control target, a reverse system of the separation control target is a temporary reverse system, and a system in which a predetermined delay time is separated from the target system is a separation target system. The system in which the target system and the temporary reverse system are combined is used as a temporary controller, the system obtained by equivalent conversion of the temporary controller is used as a post-conversion controller, and the separation control target sets a direct term with a plurality of separation control target parameters. It is represented by a state space model that does not have, and the plurality of separation control target parameters are the system matrix Aw #, the input matrix Bp #, and the output matrix Cw #, and the separation target system sets a direct term with a plurality of separation target parameters. It is represented by a state space model that does not have, and when the plurality of separation target parameters are the system matrix Aw #, the input matrix Bt #, and the output matrix Cw #, the controller has the predetermined number in the target system. A first delayer that inputs signals for the presentation points of the above and delays each of the signals for the predetermined number of presentation points by a preset delay time, and the first delayer delays the signals. The post-conversion controller that inputs the signals for the predetermined number of presentation points in the target system and generates the signals for the predetermined number of presentation points in the control target, and the post-conversion controller generated. A second delay device that inputs signals for the predetermined number of presentation points in the control target and delays each of the signals for the predetermined number of presentation points by a preset delay time is provided. After conversion, the controller adds the system matrix Aw # to the product of the system matrix Aw #, the input matrix Bp #, a predetermined parameter Φ%, and minus 1. A state space model that does not have a direct term in the system matrix represented by the result (-Aw # Bp # Φ% + Aw #), the input matrix Bt #, and the output matrix represented by the predetermined parameter Φ%. Represented by, the first multiplier, the adder, the third delayer, the second multiplier and the third multiplier are provided, and the first multiplier is delayed by the first delayer. The signal is multiplied by the input matrix Bt #, the adder adds the result of multiplication by the first multiplier to the result of multiplication by the second multiplier, and the third delayer is, delays the result of the addition by the adder, the second multiplier, the result of delayed by the third delay unit, in the (-Aw # Bp # Φ% + Aw #) The system matrix represented is multiplied, and the result of the third multiplier delaying by the third delayer is multiplied by the output matrix represented by the predetermined parameter Φ%, and the predetermined The parameter Φ% of is a matrix determined so that the H∞ norm of the converted controller is minimized.

また、請求項５の制御器は、請求項４に記載の制御器において、前記パラメータΦ%を、請求項３に記載の制御器設計装置により決定されたパラメータΦ%とする、ことを特徴とする。 The controller according to claim 5 is characterized in that, in the controller according to claim 4, the parameter Φ% is a parameter Φ% determined by the controller design apparatus according to claim 3. To do.

さらに、請求項６のプログラムは、コンピュータを、請求項１から３までのいずれか一項に記載の制御器設計装置として機能させることを特徴とする。 Further, the program of claim 6 is characterized in that the computer functions as the controller design device according to any one of claims 1 to 3.

また、請求項７のプログラムは、コンピュータを、請求項４または５に記載の制御器として機能させることを特徴とする。 The program of claim 7 is characterized in that the computer functions as the controller according to claim 4 or 5.

以上のように、本発明によれば、逆システムの設計精度を犠牲にすることなくゲインを小さくすることができ、外乱等の変化に対する頑健性を得ることが可能となる。 As described above, according to the present invention, the gain can be reduced without sacrificing the design accuracy of the reverse system, and robustness against changes such as disturbance can be obtained.

本発明の実施形態による制御器設計装置のハードウェア構成を示す概略図である。It is the schematic which shows the hardware composition of the controller design apparatus according to embodiment of this invention. 制御器を含む音響システムの構成例を示す図である。It is a figure which shows the configuration example of the acoustic system including a controller. 制御対象を、直達項を持つ状態空間モデルで表した場合のブロック線図である。It is a block diagram when a controlled object is represented by a state space model having a direct term. 制御対象を、直達項を持たない状態空間モデルで表した場合のブロック線図である。It is a block diagram when a controlled object is represented by a state space model having no direct term. 本発明の実施形態にて想定する全体システムについて説明する図である。It is a figure explaining the whole system assumed in embodiment of this invention. 制御部の機能構成例を示すブロック図である。It is a block diagram which shows the functional structure example of a control part. 制御部の処理例を示すフローチャートである。It is a flowchart which shows the processing example of a control part. 全体システムの構成例を示すブロック図である。It is a block diagram which shows the configuration example of the whole system. 制御対象の構成例を示すブロック図である。It is a block diagram which shows the configuration example of the control target. 目標システムの構成例を示すブロック図である。It is a block diagram which shows the configuration example of the target system. 遅延時間を分離した制御対象を、直達項を持たない状態空間モデルで表した場合のブロック線図である。It is a block diagram when the control target which separated the delay time is represented by the state space model which does not have a direct term. 遅延時間を分離した目標システムを、直達項を持たない状態空間モデルで表した場合のブロック線図である。It is a block diagram when the target system which separated the delay time is represented by the state space model which does not have a direct term. 制御対象の逆システム（仮の逆システム）を示すブロック線図である。It is a block diagram which shows the reverse system (temporary reverse system) of a controlled object. 仮の制御器の構成例を示す図である。It is a figure which shows the structural example of a tentative controller. 変換処理後の制御器のブロック線図である。It is a block diagram of the controller after the conversion process. 制御器の構成例を示す図である。It is a figure which shows the configuration example of a controller. 逆システムを説明する概念図である。It is a conceptual diagram explaining the reverse system. 逆システムを説明する概念図である。It is a conceptual diagram explaining the reverse system. 多入力多出力の逆システムを説明する概念図である。It is a conceptual diagram explaining the reverse system of multi-input multi-output. 音響システムにおいて、聴取音場を制御対象とした場合の制御対象及び逆システムを説明する概念図である。It is a conceptual diagram explaining the control target and the reverse system when the listening sound field is a control target in an acoustic system. 音響システムにおいて、入力信号に所望の音響特性を付与する制御器を説明する概念図である。It is a conceptual diagram explaining the controller which gives a desired acoustic characteristic to an input signal in an acoustic system. 音響システムにおいて、聴取音場を制御対象とした場合の逆システムの伝達関数行列を周波数領域で計算する例を説明する図である。It is a figure explaining the example of calculating the transfer function matrix of the inverse system in the frequency domain when the listening sound field is controlled in the acoustic system. 音響システムにおいて、制御対象の制御点を聴取者の耳とした場合の例を説明する概念図である。It is a conceptual diagram explaining the example in the case where the control point of the control target is the ear of a listener in an acoustic system. 実験結果を得るための二次音源及び仮想音源等の配置を説明する図である。It is a figure explaining the arrangement of a secondary sound source, a virtual sound source, etc. for obtaining an experimental result. 実験結果を説明する図である。It is a figure explaining the experimental result.

以下、本発明を実施するための形態について図面を用いて詳細に説明する。制御器Ｈは、所望の特性を付与する目標システムＧｔと制御対象Ｇｐの逆システムＨinvとにより構成されるものとする。本発明では、制御対象Ｇｐを、直達項を持たない状態空間モデルで表現することを前提に、目標システムＧｔを、直達項を持たない状態空間モデルで表現し、目標システムＧｔ及び逆システムＨinvを状態空間で設計する。 Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings. The controller H is composed of a target system Gt that imparts desired characteristics and a reverse system Hinv of the controlled target Gp. In the present invention, on the premise that the controlled object Gp is represented by a state space model having no direct term, the target system Gt is represented by a state space model having no direct term, and the target system Gt and the inverse system Hinv are expressed. Design in state space.

一般に、ｍ入力ｐ出力（ｍ＞ｐ）の離散時間線形時不変システム（離散時間ＬＴＩ（Linear Time Invariant）システム）Ｇ（ｚ）において、直達項を持たない状態空間モデルは、以下の式にて表される。ｍ，ｐは正の整数である。

ここで、ｘ（ｋ），ｕ（ｋ），ｙ（ｋ）は、それぞれ状態変数ベクトル、入力ベクトル、出力ベクトルであり、ｘ（ｋ）∈Ｒⁿ，ｕ（ｋ）∈Ｒ^m，ｙ（ｋ）∈Ｒ^pとする。 In general, in a discrete-time linear time-invariant system (discrete-time LTI (Linear Time Invariant) system) G (z) with m input p output (m> p), a state-space model without a direct term is described by the following equation. expressed. m and p are positive integers.

Here, x (k), u (k), and y (k) are a state variable vector, an input vector, and an output vector, respectively, and x (k) ∈ R ⁿ , u (k) ∈ R ^m , y ( k) ^Let ∈ R ^p .

Ａ，Ｂ，Ｃは、それぞれ離散時間ＬＴＩシステムＧ（ｚ）におけるシステムの係数行列（システム行列）、入力側の係数行列（入力行列）、出力側の係数行列（出力行列）とするパラメータであり、Ａ∈Ｒ^n×n，Ｂ∈Ｒ^n×m，Ｃ∈Ｒ^p×nとする。ｎはシステムの次数である。Ｒⁿ，Ｒ^m，Ｒ^pは、それぞれｎ，ｍ，ｐ行の実ベクトルからなる集合であり、Ｒ^n×n，Ｒ^n×m，Ｒ^p×nは、それぞれｎ行ｎ列、ｎ行ｍ列、ｐ行ｎ列の実行列からなる集合である。 A, B, and C are parameters used as a system coefficient matrix (system matrix), an input side coefficient matrix (input matrix), and an output side coefficient matrix (output matrix) in the discrete time LTI system G (z), respectively. , A ∈ R ^{n × n} , B ∈ R ^{n × m} , C ∈ R ^{p × n} . n is the order of the system. R ⁿ , R ^m , and R ^p are sets consisting of real vectors of n, m, and p rows, respectively, and R ^{n × n} , R ^{n × m} , and R ^{p × n} are n rows, n columns, and n rows, respectively. It is a set consisting of execution columns of m columns and p rows and n columns.

本発明は、制御器ＨのＨ∞ノルムを評価関数として制御器Ｈのゲインを定量化し、Ｈ∞ノルムを最小化する最適化問題として、制御器Ｈのパラメータを決定することを特徴とする。Ｈ∞ノルムとゲインとは、Ｈ∞ノルムが大きいほどゲインの上限が大きくなり、Ｈ∞ノルムが小さいほどゲインの上限が小さくなる関係にある。 The present invention is characterized in that the gain of the controller H is quantified using the H∞ norm of the controller H as an evaluation function, and the parameters of the controller H are determined as an optimization problem for minimizing the H∞ norm. The relationship between the H∞ norm and the gain is that the larger the H∞ norm, the larger the upper limit of the gain, and the smaller the H∞ norm, the smaller the upper limit of the gain.

制御器Ｈにおける複数のパラメータのうち後述するパラメータΦ^については、安定した解を得ることができない。本発明では、制御器ＨのＨ∞ノルムが最小となるように、安定解のパラメータΦ%を決定する。パラメータΦ^，Φ%の詳細については後述する。これにより、逆システムＨinvの設計精度を犠牲にすることなく、制御器Ｈのゲインを小さくすることができ、外乱等の変化に対する頑健性を得ることが可能となる。以下、音響システムを例に挙げて説明する。 A stable solution cannot be obtained for the parameter Φ ^, which will be described later, among the plurality of parameters in the controller H. In the present invention, the parameter Φ% of the stable solution is determined so that the H∞ norm of the controller H is minimized. Details of the parameters Φ ^ and Φ% will be described later. As a result, the gain of the controller H can be reduced without sacrificing the design accuracy of the reverse system Hinv, and robustness against changes such as disturbance can be obtained. Hereinafter, an acoustic system will be described as an example.

〔ハードウェア構成〕
まず、本発明の実施形態による制御器設計装置のハードウェア構成について説明する。図１は、本発明の実施形態による制御器設計装置のハードウェア構成を示す概略図である。この制御器設計装置１０は、制御器Ｈを設計する装置である。制御器設計装置１０は、ＣＰＵ５１と、プログラム及びテーブル等を記憶するＲＯＭ及びＲＡＭからなる記憶部５２と、アプリケーションのプログラム、テーブル及びデータ等を記憶する記憶装置（例えばハードディスク装置）５３と、当該制御器設計装置１０のオペレータによるキーボード及びマウス等の操作に伴い、所定のデータを入力制御する操作／入力部５４と、オペレータに対しデータ入力操作等を促すための画面情報を表示器に出力する表示出力インタフェース部５５と、インターネット等のネットワークを介してプログラム及びデータの送受信を行う通信部５６と、を備えて構成され、これらの構成部はシステムバス５７を介して相互に接続される。 [Hardware configuration]
First, the hardware configuration of the controller design device according to the embodiment of the present invention will be described. FIG. 1 is a schematic view showing a hardware configuration of a controller design device according to an embodiment of the present invention. The controller design device 10 is a device for designing the controller H. The controller design device 10 includes a CPU 51, a storage unit 52 composed of a ROM and a RAM for storing programs, tables, and the like, a storage device (for example, a hard disk device) 53 for storing application programs, tables, data, and the like, and the control thereof. An operation / input unit 54 for inputting and controlling predetermined data and a display for outputting screen information for prompting the operator to perform a data input operation or the like as the operator of the device design device 10 operates the keyboard, mouse, or the like. It is configured to include an output interface unit 55 and a communication unit 56 that transmits and receives programs and data via a network such as the Internet, and these components are connected to each other via a system bus 57.

記憶装置５３には、制御器設計装置１０の基本的な機能を提供するＯＳ（オペレーティングシステム）プログラム、制御器設計プログラム、及び、制御器設計プログラムにて使用する各種テーブル及びデータ等が記憶されている。 The storage device 53 stores an OS (operating system) program that provides the basic functions of the controller design device 10, a controller design program, and various tables and data used in the controller design program. There is.

制御器設計プログラムは、所望の特性を付与する目標システムＧｔと制御対象Ｇｐの逆システムＨinvとにより構成される制御器Ｈを設計するためのプログラムである。具体的には、制御器設計プログラムは、制御対象Ｇｐを、直達項を持たない状態空間モデルで表現することを前提に、制御器ＨのＨ∞ノルムを評価関数としてそのゲインを定量化し、Ｈ∞ノルムを最小化するように、制御器Ｈのパラメータを決定する。 The controller design program is a program for designing a controller H composed of a target system Gt that imparts desired characteristics and an inverse system Hinv of a controlled object Gp. Specifically, the controller design program quantifies the gain of the controller H using the H∞ norm of the controller H as an evaluation function on the premise that the controlled object Gp is expressed by a state space model having no direct term, and H ∞ Determine the parameters of controller H so as to minimize the norm.

尚、制御器設計プログラムは、当該制御器設計装置１０が処理を行うときに、ＣＰＵ５１により記憶装置５３から記憶部５２のＲＡＭに読み出されて実行される。また、各種テーブル及びデータは、制御器設計プログラムの実行に伴い生成され、ＣＰＵ５１によって記憶部５２のＲＡＭから記憶装置５３へ書き込まれ、また、制御器設計プログラムの実行に伴い、ＣＰＵ５１によって記憶装置５３から記憶部５２のＲＡＭに読み出される。 The controller design program is read from the storage device 53 into the RAM of the storage unit 52 by the CPU 51 and executed when the controller design device 10 performs processing. Further, various tables and data are generated by the execution of the controller design program, written by the CPU 51 from the RAM of the storage unit 52 to the storage device 53, and by the CPU 51, the storage device 53 is written by the CPU 51. Is read into the RAM of the storage unit 52.

ここで、ＯＳプログラムは、ＣＰＵ５１により実行され、制御器設計装置１０の基本的な機能として、記憶部５２、記憶装置５３、操作／入力部５４、表示出力インタフェース部５５及び通信部５６を管理する。そして、このＯＳプログラムがＣＰＵ５１によって実行された状態で、前述の制御器設計プログラムが実行される。 Here, the OS program is executed by the CPU 51, and manages the storage unit 52, the storage device 53, the operation / input unit 54, the display output interface unit 55, and the communication unit 56 as basic functions of the controller design device 10. .. Then, the controller design program described above is executed while the OS program is executed by the CPU 51.

制御部５０は、ＣＰＵ５１及び記憶部５２により構成され、ＣＰＵ５１が記憶装置５３に記憶された制御器設計プログラムを記憶部５２に読み出して実行することにより、制御器設計装置１０全体を統括制御する。図１は、制御器設計プログラムが記憶装置５３から記憶部５２に読み出された状態を示している。このように、制御器設計装置１０は、図１に示したハードウェア構成により、制御部５０が制御器設計プログラムに従って各種処理を行う。 The control unit 50 is composed of a CPU 51 and a storage unit 52, and the CPU 51 reads the controller design program stored in the storage device 53 into the storage unit 52 and executes it to control the entire controller design device 10 in an integrated manner. FIG. 1 shows a state in which the controller design program is read from the storage device 53 into the storage unit 52. As described above, in the controller design device 10, the control unit 50 performs various processes according to the controller design program according to the hardware configuration shown in FIG.

〔制御器Ｈ〕
次に、図１に示した制御器設計プログラムにより設計される制御器Ｈについて説明する。図２は、制御器Ｈを含む音響システムの構成例を示す図である。この音響システムは、制御器Ｈ、及び聴取音場である制御対象Ｇｐ１により構成される。 [Control H]
Next, the controller H designed by the controller design program shown in FIG. 1 will be described. FIG. 2 is a diagram showing a configuration example of an acoustic system including the controller H. This acoustic system is composed of a controller H and a controlled object Gp1 which is a listening sound field.

制御器Ｈは、所望の音響特性を付与する目標システムＧｔ２、及び制御対象Ｇｐ１の逆システムである逆システムＨinv３を備えている。制御対象Ｇｐ１には、ｍ１個のスピーカ１０４−１〜１０４−ｍ１が配置され、人間の耳１１２−１，１１２−２の位置が聴取位置である。制御したい聴取位置である耳１１２−１，１１２−２の位置が制御点であり、当該制御点において音響信号が観察される。制御対象Ｇｐ１の入力点であるスピーカ１０４−１〜１０４−ｍ１の位置が提示点であり、当該提示点から制御点へ音響信号が提示される。 The controller H includes a target system Gt2 that imparts desired acoustic characteristics, and a reverse system Hinv3 that is a reverse system of the control target Gp1. M1 speakers 104-1-104-m1 are arranged on the controlled target Gp1, and the positions of the human ears 112-1 and 112-2 are the listening positions. The positions of the ears 112-1 and 112-2, which are the listening positions to be controlled, are the control points, and the acoustic signal is observed at the control points. The position of the speaker 104-1-104-m1 which is the input point of the control target Gp1 is the presentation point, and the acoustic signal is presented from the presentation point to the control point.

制御器Ｈの目標システムＧｔ２は、ｍ２個の信号（音響信号）u2-1〜u2-m2を入力し、音響信号u2-1〜u2-m2に対し、耳１１２−１，１１２−２の位置である制御点にて実現したい所望の音響特性を付与するための処理を行う。つまり、目標システムＧｔ２は、耳１１２−１，１１２−２の位置である制御点にて観察される音響信号の特性を、所望の特性に一致させるためのシステムである。 The target system Gt2 of the controller H inputs m2 signals (acoustic signals) u2-1 to u2-m2, and positions the ears 112-1 and 112-2 with respect to the acoustic signals u2-1 to u2-m2. The process for imparting the desired acoustic characteristics to be realized at the control point is performed. That is, the target system Gt2 is a system for matching the characteristics of the acoustic signal observed at the control points at the positions of the ears 112-1 and 112-2 with the desired characteristics.

逆システムＨinv３は、所望の音響特性が付与された音響信号u2-1〜u2-m2を入力し、これらの信号に対して所定の処理を行い、ｍ１個の音響信号u1-1〜u1-m1を生成して出力する。 The reverse system Hinv3 inputs acoustic signals u2-1 to u2-m2 to which desired acoustic characteristics are imparted, performs predetermined processing on these signals, and m1 acoustic signals u1-1 to u1-m1. Is generated and output.

制御対象Ｇｐ１は、制御器Ｈからｍ１個の音響信号u1-1〜u1-m1を入力し、スピーカ１０４−１〜１０４−ｍ１から音響信号u1-1〜u1-m1が出力され、耳１１２−１，１１２−２に対して音響信号y1，y2が提示される。 The control target Gp1 receives m1 acoustic signals u1-1 to u1-m1 from the controller H, outputs acoustic signals u1-1 to u1-m1 from the speaker 104-1-104-m1, and ears 112-. Acoustic signals y1 and y2 are presented for 1,112-2.

〔制御対象Ｇｐ１〕
本発明の実施形態では、制御対象Ｇｐ１は、直達項を持たない状態空間モデルとして表現する。直達項を持たない状態空間モデルを説明する前に、直達項を持つ状態空間モデルについて説明する。 [Control target Gp1]
In the embodiment of the present invention, the controlled object Gp1 is expressed as a state space model having no direct term. Before explaining the state-space model without the direct term, the state-space model with the direct term will be described.

図３は、制御対象Ｇｐ１を、直達項を持つ状態空間モデルで表した場合のブロック線図である。図３において、システムの係数行列をＡ、入力側の係数行列をＢ、出力側の係数行列をＣ、直達項の行列をＤとする。Ｚ^-1は１サンプル時間の遅れを表す遅延器であり、ｘは状態変数ベクトル、ｕは入力ベクトル、ｙは出力ベクトルを示す。 FIG. 3 is a block diagram of the controlled object Gp1 represented by a state space model having a direct term. In FIG. 3, the coefficient matrix of the system is A, the coefficient matrix on the input side is B, the coefficient matrix on the output side is C, and the matrix of direct terms is D. Z ^-1 is a delayer representing a delay of one sample time, x is a state variable vector, u is an input vector, and y is an output vector.

直達項を持つ状態空間モデルは、以下の式にて表される。

A state-space model with a direct term is expressed by the following equation.

入力ベクトルｕと状態変数ベクトルｘの関係を示す前記数式（７）は、直達項を持たない状態空間モデルの前記数式（５）と同じである。また、出力ベクトルｙと状態変数ベクトルｘ及び入力ベクトルｕの関係を示す前記数式（８）は、直達項を持たない状態空間モデルの前記数式（６）の右辺に、直達項の行列Ｄと入力ベクトルｕの乗算結果（積）を加えた式となる。 The mathematical formula (7) showing the relationship between the input vector u and the state variable vector x is the same as the mathematical formula (5) of the state space model having no direct term. Further, the mathematical formula (8) showing the relationship between the output vector y, the state variable vector x, and the input vector u is input with the matrix D of the direct terms on the right side of the mathematical formula (6) of the state space model having no direct terms. The equation is obtained by adding the multiplication result (product) of the vector u.

図４は、制御対象Ｇｐ１を、直達項を持たない状態空間モデルで表した場合のブロック線図であり、本発明の実施形態にて想定するモデルである。図３に示した直達項を持つ状態空間モデルとこの図４の状態空間モデルとを比較すると、図３では直達項の行列Ｄが存在するのに対し、図では直達項の行列Ｄが存在しない点で相違する。その他は同じである。 FIG. 4 is a block diagram when the controlled object Gp1 is represented by a state space model having no direct term, and is a model assumed in the embodiment of the present invention. Comparing the state-space model with the direct terms shown in FIG. 3 with the state-space model of FIG. 4, the matrix D of the direct terms exists in FIG. 3, whereas the matrix D of the direct terms does not exist in the figure. It differs in that. Others are the same.

図４に示す直達項を持たない制御対象Ｇｐ１の状態空間モデルは、前記数式（５）及び（６）にて表され、前記数式（６）では、直達項を持つ状態空間モデルの前記数式（８）と異なり、直達項の行列Ｄと入力ベクトルｕの乗算結果は存在しない。 The state space model of the controlled object Gp1 having no direct term shown in FIG. 4 is represented by the mathematical formulas (5) and (6), and in the mathematical formula (6), the mathematical formula (6) of the state space model having a direct term is used. Unlike 8), there is no multiplication result of the direct term matrix D and the input vector u.

図４に示すように、入力ベクトルｕの信号と出力ベクトルｙの信号との間に、１サンプル時間の遅れを生じさせる遅延器が存在する。このため、入力ベクトルｕのサンプル時間と出力ベクトルｙのサンプル時間とが同じではなく、この状態空間モデルは、１サンプル時間の遅延を有することとなる。 As shown in FIG. 4, there is a delayer that causes a delay of one sample time between the signal of the input vector u and the signal of the output vector y. Therefore, the sample time of the input vector u and the sample time of the output vector y are not the same, and this state space model has a delay of one sample time.

〔全体システム〕
本発明の実施形態において、制御器Ｈを設計する際に想定する全体システムについて説明する。図５は、全体システムについて説明する図である。この全体システムＧｗは、制御対象Ｇｐ１及び目標システムＧｔ２により構成される。 [Overall system]
In the embodiment of the present invention, an overall system assumed when designing the controller H will be described. FIG. 5 is a diagram illustrating the entire system. This overall system Gw is composed of a controlled target Gp1 and a target system Gt2.

制御対象Ｇｐ１には、二次音源であるｍ１個のスピーカ１０４−１〜１０４−ｍ１が配置され、目標システムＧｔ２には、所望の音響特性を提示する仮想音源であるｍ２個のスピーカ１０６−１〜１０６−ｍ２が配置されている。また、制御対象Ｇｐ１及び目標システムＧｔ２において、人間の耳１１２−１，１１２−２の位置がｐ＝２個の聴取位置である。 The m1 speaker 104-1-104-m1 which is a secondary sound source is arranged in the control target Gp1, and the m2 speaker 106-1 which is a virtual sound source which presents a desired acoustic characteristic is arranged in the target system Gt2. ~ 106-m2 is arranged. Further, in the controlled target Gp1 and the target system Gt2, the positions of the human ears 112-1 and 112-2 are p = 2 listening positions.

制御したい聴取位置である耳１１２−１，１１２−２の位置が制御点である。制御対象Ｇｐ１の入力点であるスピーカ１０４−１〜１０４−ｍ１の位置及び目標システムＧｔ２の入力点であるスピーカ１０６−１〜１０６−ｍ２の位置が提示点である。スピーカ１０４−１〜１０４−ｍ１から音響信号u1-1〜u1-m1が出力され、スピーカ１０６−１〜１０６−ｍ２から音響信号u2-1〜u2-m2が出力され、耳１１２−１，１１２−２に対して音響信号y1，y2が提示される。 The control points are the positions of the ears 112-1 and 112-2, which are the listening positions to be controlled. The presentation points are the positions of the speakers 104-1 to 104-m1 which are the input points of the control target Gp1 and the positions of the speakers 106-1 to 106-m2 which are the input points of the target system Gt2. Acoustic signals u1-1 to u1-m1 are output from speakers 104-1-104-m1, acoustic signals u2-1 to u2-m2 are output from speakers 106-1 to 106-m2, and ears 112-1,112. The acoustic signals y1 and y2 are presented for -2.

本発明の実施形態では、音源である提示点のスピーカ１０４−１〜１０４−ｍ１，１０６−１〜１０６−ｍ２を実際に配置する。そして、スピーカ１０４−１〜１０４−ｍ１，１０６−１〜１０６−ｍ２から出力される音響信号、及び当該音響信号により得られる耳１１２−１，１１２−２における音響信号を測定する。このようにして測定された音響信号に基づいて制御器Ｈが設計され、制御器Ｈのパラメータが決定される。 In the embodiment of the present invention, the speakers 104-1-104-m1, 106-1 to 106-m2 at the presentation point, which is a sound source, are actually arranged. Then, the acoustic signal output from the speaker 104-1-104-m1,106-1 to 106-m2 and the acoustic signal in the ears 112-1 and 112-2 obtained by the acoustic signal are measured. The controller H is designed based on the acoustic signal measured in this way, and the parameters of the controller H are determined.

つまり、本発明の実施形態では、図５に示した制御対象Ｇｐ１及び目標システムＧｔ２から構成される全体システムＧｗを、入力数ｍ＝ｍ１＋ｍ２及び出力数ｐ＝２としたｍ入力ｐ出力のシステムとして扱う。 That is, in the embodiment of the present invention, the entire system Gw composed of the control target Gp1 and the target system Gt2 shown in FIG. 5 is set as an m input p output system in which the number of inputs is m = m1 + m2 and the number of outputs is p = 2. deal with.

〔制御器設計装置１０の制御部５０〕
次に、図１に示した制御器設計装置１０の制御部５０について説明する。図６は、制御部５０の機能構成例を示すブロック図であり、当該制御部５０が制御器設計プログラムの処理を実行する際の機能構成を示している。この制御部５０は、遅延時間算出部１１、同定部１２、仮逆システム構成部１３、仮制御器構成部１４、パラメータ決定部１５及び制御器構成部１６を備えている。制御部５０は、制御器設計プログラムの処理にて制御器Ｈを設計することで、制御器Ｈのパラメータを決定する。 [Control unit 50 of controller design device 10]
Next, the control unit 50 of the controller design device 10 shown in FIG. 1 will be described. FIG. 6 is a block diagram showing an example of the functional configuration of the control unit 50, and shows the functional configuration when the control unit 50 executes the processing of the controller design program. The control unit 50 includes a delay time calculation unit 11, an identification unit 12, a temporary reverse system configuration unit 13, a temporary controller configuration unit 14, a parameter determination unit 15, and a controller configuration unit 16. The control unit 50 determines the parameters of the controller H by designing the controller H by processing the controller design program.

制御部５０は、図５に示した二次音源であるスピーカ１０４−１〜１０４−ｍ１から出力される音響信号u1-1〜u1-m1、仮想音源であるｍ２個のスピーカ１０６−１〜１０６−ｍ２から出力される音響信号u2-1〜u2-m2、及び制御点の耳１１２−１，１１２−２に提示される音響信号y1，y2を入力する。 The control unit 50 has acoustic signals u1-1 to u1-m1 output from the speakers 104-1-104-m1 which are secondary sound sources shown in FIG. 5, and m2 speakers 106-1 to 106 which are virtual sound sources. The acoustic signals u2-1 to u2-m2 output from −m2 and the acoustic signals y1 and y2 presented to the ears 112-1 and 112-2 at the control points are input.

制御部５０は、音響信号u1-1〜u1-m1，u2-1〜u2-m2，y1，y2に基づいて、制御器ＨのパラメータＧt#，Ｈ0，Ｒｄ，Ｒｃを決定する。そして、制御部５０は、当該パラメータを用いて構成される制御器Ｈの情報をＨ（Ｇt#，Ｈ0，Ｒｄ，Ｒｃ）として出力する。Ｈ（Ｇt#，Ｈ0，Ｒｄ，Ｒｃ）＝Ｈ（Ａw#，Ｂt#，Ｂp#，Ｃw#，Φ^，Ψ，Ｒｄ，Ｒｃ）＝Ｈ（Ａw#，Ｂt#，Ｂp#，Φ%，Ｒｄ，Ｒｃ）である。これらのパラメータの詳細については後述する。 The control unit 50 determines the parameters Gt #, H0, Rd, and Rc of the controller H based on the acoustic signals u1-1 to u1-m1, u2-1 to u2-m2, y1, and y2. Then, the control unit 50 outputs the information of the controller H configured by using the parameter as H (Gt #, H0, Rd, Rc). H (Gt #, H0, Rd, Rc) = H (Aw #, Bt #, Bp #, Cw #, Φ ^, Ψ, Rd, Rc) = H (Aw #, Bt #, Bp #, Φ%, Rd, Rc). Details of these parameters will be described later.

制御部５０により決定されたこれらのパラメータを用いて構成される制御器Ｈは、図２に示したとおり、音響信号u2-1〜u2-m2を入力し、音響信号u1-1〜u1-m1を出力する。つまり、これらのパラメータは、入力信号である音響信号u2-1〜u2-m2から出力信号である音響信号u1-1〜u1-m1を生成するためのデータである。 As shown in FIG. 2, the controller H configured by using these parameters determined by the control unit 50 inputs the acoustic signals u2-1 to u2-m2 and inputs the acoustic signals u1-1 to u1-m1. Is output. That is, these parameters are data for generating acoustic signals u1-1 to u1-m1 which are output signals from acoustic signals u2-1 to u2-m2 which are input signals.

〔制御部５０の処理〕
図７は、制御部５０の処理例を示すフローチャートである。以下、制御部５０の処理例について詳細に説明する。 [Processing of control unit 50]
FIG. 7 is a flowchart showing a processing example of the control unit 50. Hereinafter, a processing example of the control unit 50 will be described in detail.

（全体システムＧｗの遅延時間の算出、分離：ステップＳ７０１）
制御部５０の遅延時間算出部１１は、音響信号u1-1〜u1-m1を印加したときの音響信号y1，y2、及び、音響信号u2-1〜u2-m2を印加したときの音響信号y1，y2を取得する。そして、遅延時間算出部１１は、全体システムＧｗの遅延時間を算出し、音響信号y1，y2のインパルス応答から遅延時間を分離（除去）する（ステップＳ７０１）。 (Calculation and separation of delay time of the entire system Gw: step S701)
The delay time calculation unit 11 of the control unit 50 has the acoustic signals y1 and y2 when the acoustic signals u1-1 to u1-m1 are applied, and the acoustic signals y1 when the acoustic signals u2-1 to u2-m2 are applied. ， Y2 is acquired. Then, the delay time calculation unit 11 calculates the delay time of the entire system Gw, and separates (removes) the delay time from the impulse responses of the acoustic signals y1 and y2 (step S701).

前述の通り、全体システムＧｗの入力信号は、ｍ＝ｍ１＋ｍ２個の音響信号u1-1〜u1-m1，u2-1〜u2-m2であり、出力信号は、ｐ＝２個の音響信号y1，y2である。音響信号u1-1〜u1-m1，u2-1〜u2-m2は測定信号として、音響信号y1，y2は応答信号として、遅延時間算出部１１に入力される。 As described above, the input signals of the entire system Gw are m = m1 + m2 acoustic signals u1-1 to u1-m1, u2-1 to u2-m2, and the output signals are p = 2 acoustic signals y1, y2. The acoustic signals u1-1 to u1-m1 and u2-1 to u2-m2 are input as measurement signals, and the acoustic signals y1 and y2 are input to the delay time calculation unit 11 as response signals.

遅延時間算出部１１は、まず、入力側の遅延時間を算出する。遅延時間算出部１１は、全体システムＧｗのｉ番目の入力信号である、音響信号u1-1〜u1-m1，u2-1〜u2-m2のうちの１つの信号、及び音響信号y1，y2を入力する。そして、遅延時間算出部１１は、ｉ番目の入力信号に入力が印加されたタイミングから、いずれかの出力信号から非零の値が得られるまでの間の時間を算出し、その算出時間から１サンプル時間分減じた値を、入力側の遅延時間として求める。これをｍ１＋ｍ２回繰り返すことにより、ｍ個の入力信号である音響信号u1-1〜u1-m1，u2-1〜u2-m2のそれぞれについて、全体システムＧｗにおける入力側の遅延時間が算出される。 The delay time calculation unit 11 first calculates the delay time on the input side. The delay time calculation unit 11 outputs one of the acoustic signals u1-1 to u1-m1 and u2-1 to u2-m2, which are the i-th input signals of the overall system Gw, and the acoustic signals y1 and y2. input. Then, the delay time calculation unit 11 calculates the time from the timing when the input is applied to the i-th input signal until a non-zero value is obtained from any of the output signals, and 1 from the calculated time. The value subtracted by the sample time is obtained as the delay time on the input side. By repeating this m1 + m2 times, the delay time on the input side in the entire system Gw is calculated for each of the m acoustic signals u1-1 to u1-m1 and u2-1 to u2-m2.

遅延時間算出部１１は、次に、出力側の遅延時間を算出する。遅延時間算出部１１は、全体システムＧｗから入力側の遅延時間を除いた全体システムについて、全ての入力信号に入力が印加された場合の時系列の音響信号u1-1〜u1-m1，u2-1〜u2-m2，y1，y2を入力する。そして、遅延時間算出部１１は、全ての入力信号に入力が印加されたタイミングから、ｉ番目の出力信号から非零の値が得られるまでの間の時間をそれぞれ算出し、その算出時間から１サンプル時間分減じた値を、出力側の遅延時間として求める。これにより、ｐ＝２個の出力信号である音響信号y1，y2のそれぞれについて、全体システムＧｗにおける出力側の遅延時間が算出される。 The delay time calculation unit 11 next calculates the delay time on the output side. The delay time calculation unit 11 describes the time-series acoustic signals u1-1 to u1-m1, u2- when inputs are applied to all the input signals in the entire system excluding the delay time on the input side from the overall system Gw. Enter 1 to u2-m2, y1, and y2. Then, the delay time calculation unit 11 calculates the time from the timing when the input is applied to all the input signals until the non-zero value is obtained from the i-th output signal, and 1 from the calculated time. The value obtained by subtracting the sample time is obtained as the delay time on the output side. As a result, the delay time on the output side in the overall system Gw is calculated for each of the acoustic signals y1 and y2, which are p = 2 output signals.

遅延時間算出部１１は、次に、全体システムＧｗにおいて、音響信号y1，y2のインパルス応答から入力側の遅延時間及び出力側の遅延時間を分離し、遅延時間が分離されたインパルス応答y1’，y2’を生成する。 Next, in the overall system Gw, the delay time calculation unit 11 separates the delay time on the input side and the delay time on the output side from the impulse responses of the acoustic signals y1 and y2, and the impulse response y1', in which the delay times are separated, Generate y2'.

（制御対象Ｇp#２４及び目標システムＧt#２６の同定：ステップＳ７０２）
同定部１２は、遅延時間が分離されたインパルス応答y1’，y2’に基づいて、制御対象Ｇｐ１から遅延時間を分離した制御対象（分離制御対象）Ｇp#２４、及び目標システムＧｔ２から遅延時間を分離した目標システム（分離目標システム）Ｇt#２６を同定する（ステップＳ７０２）。入力側の遅延時間を求める際に１サンプル時間分遅延を減じているため、遅延時間を分離した制御対象Ｇp#２４及び目標システムＧt#２６も、それぞれ直達項を持たない状態空間モデルとして表現される。 (Identification of controlled target Gp # 24 and target system Gt # 26: step S702)
The identification unit 12 determines the delay time from the control target (separation control target) Gp # 24 in which the delay time is separated from the control target Gp1 and the target system Gt2 based on the impulse responses y1'and y2' in which the delay time is separated. The separated target system (separation target system) Gt # 26 is identified (step S702). Since the delay is reduced by one sample time when calculating the delay time on the input side, the controlled target Gp # 24 and the target system Gt # 26, which have separated delay times, are also expressed as state-space models that do not have direct terms. To.

具体的には、同定部１２は、インパルス応答y1’，y2’に基づいて、直達項を持たない状態空間モデルとして表現した制御対象Ｇp#２４のパラメータである係数行列Ａw#，Ｂp#，Ｃw#を同定する。また、同定部１２は、インパルス応答y1’，y2’に基づいて、直達項を持たない状態空間モデルとして表現した目標システムＧt#２６のパラメータである係数行列Ａw#，Ｂt#，Ｃw#を同定する。この同定手法は既知であるから、ここでは詳細な説明を省略する。 Specifically, the identification unit 12 has a coefficient matrix Aw #, Bp #, Cw which is a parameter of the controlled object Gp # 24 expressed as a state space model having no direct term based on the impulse responses y1'and y2'. Identify #. Further, the identification unit 12 identifies the coefficient matrices Aw #, Bt #, and Cw #, which are parameters of the target system Gt # 26 expressed as a state space model having no direct term, based on the impulse responses y1'and y2'. To do. Since this identification method is known, detailed description thereof will be omitted here.

図８は、全体システムＧｗの構成例を示すブロック図である。全体システムＧｗから遅延時間が分離された全体システムをＧw#（Ａw#，Ｂw#，Ｃw#）、対角成分に遅延要素を持つ入力側の伝達関数行列をＲｗ、対角成分に遅延要素を持つ出力側の伝達関数行列をＱｗとする。 FIG. 8 is a block diagram showing a configuration example of the entire system Gw. Gw # (Aw #, Bw #, Cw #) is the whole system in which the delay time is separated from the whole system Gw, Rw is the transfer function matrix on the input side that has a delay element in the diagonal component, and the delay element is in the diagonal component. Let Qw be the transfer function matrix on the output side.

全体システムＧw#（Ａw#，Ｂw#，Ｃw#）は、直達項を持たない状態空間モデルで表されるシステムである。ｕは入力信号（入力ベクトル）であり、ｍ個の音響信号u1-1〜u1-m1，u2-1〜u2-m2を示し、ｙは出力信号（出力ベクトル）であり、ｐ＝２個の音響信号y1，y2を示す。Ａw#はシステムの係数行列、Ｂw#は入力側の係数行列、Ｃw#は出力側の係数行列を示す。 The whole system Gw # (Aw #, Bw #, Cw #) is a system represented by a state space model having no direct term. u is an input signal (input vector), indicating m acoustic signals u1-1 to u1-m1, u2-1 to u2-m2, y is an output signal (output vector), and p = 2. The acoustic signals y1 and y2 are shown. Aw # indicates the coefficient matrix of the system, Bw # indicates the coefficient matrix on the input side, and Cw # indicates the coefficient matrix on the output side.

図８に示すように、全体システムＧｗから入力側の遅延時間及び出力側の遅延時間が分離されることで、全体システムＧｗから、入力側遅延器Ｒｗ２０、全体システムＧw#２１及び出力側遅延器Ｑｗ２２が構成される。 As shown in FIG. 8, by separating the delay time on the input side and the delay time on the output side from the overall system Gw, the input side delay device Rw20, the overall system Gw # 21, and the output side delay device are separated from the overall system Gw. Qw22 is configured.

ここで、入力側遅延器Ｒｗ２０の伝達関数行列Ｒｗにおいて、その１〜ｍ１行目及び１〜ｍ１列目からなる部分行列をＲｐとし、ｍ１＋１〜ｍ２行目及びｍ１＋１〜ｍ２列目からなる部分行列をＲｔとする。また、全体システムＧw#２１の係数行列Ｂw#において、その１〜ｍ１列目からなる部分行列をＢp#とし、ｍ１＋１〜ｍ２列目からなる部分行列をＢt#とする。 Here, in the transfer function matrix Rw of the input-side delayer Rw20, the submatrix consisting of the 1st to m1st rows and the 1st to m1st columns is Rp, and the submatrix consisting of the m1 + 1 to m2th rows and the m1 + 1 to m2 columns. Let Rt. Further, in the coefficient matrix Bw # of the overall system Gw # 21, the submatrix consisting of the 1st to m1st columns is referred to as Bp #, and the submatrix consisting of the m1 + 1 to m2th columns is referred to as Bt #.

図９は、制御対象Ｇｐ１の構成例を示すブロック図である。制御対象Ｇｐ１から遅延時間が分離された制御対象をＧp#（Ａw#，Ｂp#，Ｃw#）、対角成分に遅延要素を持つ入力側の伝達関数行列をＲｐ、対角成分に遅延要素を持つ出力側の伝達関数行列をＱｗとする。 FIG. 9 is a block diagram showing a configuration example of the controlled target Gp1. The control target whose delay time is separated from the control target Gp1 is Gp # (Aw #, Bp #, Cw #), the transfer function matrix on the input side which has a delay element in the diagonal component is Rp, and the delay element is in the diagonal component. Let Qw be the transfer function matrix on the output side.

制御対象Ｇp#（Ａw#，Ｂp#，Ｃw#）は、直達項を持たない状態空間モデルで表されるシステムである。ｕ１は入力信号（入力ベクトル）であり、ｍ１個の音響信号u1-1〜u1-m1を示し、ｙは出力信号（出力ベクトル）であり、ｐ＝２個の音響信号y1，y2を示す。Ａw#はシステムの係数行列、Ｂp#は入力側の係数行列、Ｃw#は出力側の係数行列を示す。 The controlled object Gp # (Aw #, Bp #, Cw #) is a system represented by a state-space model having no direct term. u1 is an input signal (input vector) and indicates m1 acoustic signals u1-1 to u1-m1, y is an output signal (output vector) and p = 2 acoustic signals y1 and y2. Aw # indicates the coefficient matrix of the system, Bp # indicates the coefficient matrix on the input side, and Cw # indicates the coefficient matrix on the output side.

全体システムＧｗのパラメータである係数行列Ａw#，Ｂw#，Ｃw#と、制御対象Ｇp#２４のパラメータである係数行列Ａw#，Ｂp#，Ｃw#とを比較すると、両者は、システムの係数行列Ａw#及び出力側の係数行列Ｃw#において共通する。これに対し、両者は、入力側の係数行列Ｂw#，Ｂp#において相違する。 Comparing the coefficient matrices Aw #, Bw #, Cw #, which are the parameters of the entire system Gw, with the coefficient matrices Aw #, Bp #, Cw #, which are the parameters of the controlled Gp # 24, both are the coefficient matrices of the system. It is common to Aw # and the coefficient matrix Cw # on the output side. On the other hand, the two differ in the coefficient matrices Bw # and Bp # on the input side.

図９に示すように、制御対象Ｇｐ１から入力側の遅延時間及び出力側の遅延時間が分離されることで、入力側遅延器Ｒｐ２３、制御対象Ｇp#２４及び出力側遅延器Ｑｗ２２が構成される。同定部１２により、制御対象Ｇp#２４のパラメータである係数行列Ａw#，Ｂp#，Ｃw#が同定される。 As shown in FIG. 9, the input side delay time and the output side delay time are separated from the control target Gp1, so that the input side delay device Rp23, the control target Gp # 24, and the output side delay device Qw22 are configured. .. The identification unit 12 identifies the coefficient matrices Aw #, Bp #, and Cw #, which are parameters of the controlled object Gp # 24.

図１１は、遅延時間を分離した制御対象Ｇp#２４を、直達項を持たない状態空間モデルで表した場合のブロック線図である。図１１に示すように、制御対象Ｇp#２４の状態空間モデルは、図４と同様であり、前記数式（５）及び（６）にて表され、制御対象Ｇp#２４のパラメータ（分離制御対象パラメータ）は係数行列Ａw#，Ｂp#，Ｃw#である。 FIG. 11 is a block diagram when the controlled object Gp # 24 with the delay time separated is represented by a state space model having no direct term. As shown in FIG. 11, the state space model of the control target Gp # 24 is the same as that of FIG. 4, and is represented by the above equations (5) and (6), and the parameters of the control target Gp # 24 (separation control target). The parameter) is a coefficient matrix Aw #, Bp #, Cw #.

図１０は、目標システムＧｔ２の構成例を示すブロック図である。目標システムＧｔ２から遅延時間が分離された目標システムをＧt#（Ａw#，Ｂt#，Ｃw#）、対角成分に遅延要素を持つ入力側の伝達関数行列をＲｔ、対角成分に遅延要素を持つ出力側の伝達関数行列をＱｗとする。 FIG. 10 is a block diagram showing a configuration example of the target system Gt2. The target system whose delay time is separated from the target system Gt2 is Gt # (Aw #, Bt #, Cw #), the transfer function matrix on the input side which has a delay element in the diagonal component is Rt, and the delay element is in the diagonal component. Let Qw be the transfer function matrix on the output side.

目標システムＧt#（Ａw#，Ｂt#，Ｃw#）は、直達項を持たない状態空間モデルで表されるシステムである。ｕ２は入力信号（入力ベクトル）であり、ｍ２個の音響信号u2-1〜u2-m2を示し、ｙは出力信号（出力ベクトル）であり、ｐ＝２個の音響信号y1，y2を示す。Ａw#はシステムの係数行列、Ｂt#は入力側の係数行列、Ｃw#は出力側の係数行列を示す。 The target system Gt # (Aw #, Bt #, Cw #) is a system represented by a state-space model having no direct term. u2 is an input signal (input vector) and indicates m2 acoustic signals u2-1 to u2-m2, y is an output signal (output vector) and p = 2 acoustic signals y1 and y2. Aw # indicates the coefficient matrix of the system, Bt # indicates the coefficient matrix on the input side, and Cw # indicates the coefficient matrix on the output side.

全体システムＧｗのパラメータである係数行列Ａw#，Ｂw#，Ｃw#と、目標システムＧt#２６のパラメータである係数行列Ａw#，Ｂt#，Ｃw#とを比較すると、両者は、システムの係数行列Ａw#及び出力側の係数行列Ｃw#において共通する。これに対し、両者は、入力側の係数行列Ｂw#，Ｂt#において相違する。 Comparing the coefficient matrices Aw #, Bw #, Cw #, which are the parameters of the overall system Gw, with the coefficient matrices Aw #, Bt #, Cw #, which are the parameters of the target system Gt # 26, both are the coefficient matrices of the system. It is common to Aw # and the coefficient matrix Cw # on the output side. On the other hand, the two differ in the coefficient matrices Bw # and Bt # on the input side.

図１０に示すように、目標システムＧｔ２から入力側の遅延時間及び出力側の遅延時間が分離されることで、入力側遅延器Ｒｔ２５、目標システムＧt#２６及び出力側遅延器Ｑｗ２２が構成される。同定部１２により、目標システムＧt#２６の係数行列Ａw#，Ｂt#，Ｃw#が同定される。 As shown in FIG. 10, the input side delay time and the output side delay time are separated from the target system Gt2 to form the input side delay device Rt25, the target system Gt # 26, and the output side delay device Qw22. .. The identification unit 12 identifies the coefficient matrices Aw #, Bt #, and Cw # of the target system Gt # 26.

図１２は、遅延時間を分離した目標システムＧt#２６を、直達項を持たない状態空間モデルで表した場合のブロック線図である。図１２に示すように、目標システムＧt#２６の状態空間モデルは、図４と同様であり、前記数式（５）及び（６）にて表され、目標システムＧt#２６のパラメータ（分離目標パラメータ）は係数行列Ａw#，Ｂt#，Ｃw#である。
る。 FIG. 12 is a block diagram of the target system Gt # 26 with separated delay times represented by a state-space model having no direct term. As shown in FIG. 12, the state space model of the target system Gt # 26 is the same as that of FIG. 4, and is represented by the above equations (5) and (6), and the parameters of the target system Gt # 26 (separation target parameters). ) Is the coefficient matrix Aw #, Bt #, Cw #.
To.

ここで、図１２に示した目標システムＧt#２６のブロック線図の数式を、以下のように表す。

Here, the mathematical formula of the block diagram of the target system Gt # 26 shown in FIG. 12 is expressed as follows.

（仮の逆システムＨ0を構成：ステップＳ７０３）
仮逆システム構成部１３は、制御対象Ｇp#２４の逆システムを、仮の逆システム（仮逆システム）Ｈ0として構成する（ステップＳ７０３）。ステップＳ７０３においては、仮の逆システムＨ0のパラメータのうち、後述するパラメータΦ^は具体的に決定されない。 (Constant temporary reverse system H0: step S703)
The temporary reverse system configuration unit 13 configures the reverse system of the controlled target Gp # 24 as a temporary reverse system (temporary reverse system) H0 (step S703). In step S703, among the parameters of the tentative reverse system H0, the parameter Φ ^ described later is not specifically determined.

図１３は、制御対象Ｇp#２４の逆システム（仮の逆システムＨ0）を示すブロック線図である。制御対象Ｇp#２４の逆システムである仮の逆システムＨ0の状態空間モデルは、直達項を持つ状態空間モデルの前記数式（７）及び（８）において、係数行列Ａ，Ｂ，ＣをそれぞれＡ₀，Ｂ₀，Ｃ₀で置き換え、かつ直達項の行列ＤをＤ₀で置き換えた式で表される。係数行列Ａ₀，Ｂ₀，Ｃ₀及び直達項の行列Ｄ₀が、仮の逆システムＨ0のパラメータ（仮逆システムパラメータ）である。 FIG. 13 is a block diagram showing a reverse system (provisional reverse system H0) of the control target Gp # 24. The state space model of the tentative inverse system H0, which is the inverse system of the controlled object Gp # 24, has the coefficient matrices A, B, and C as A in the above equations (7) and (8) of the state space model having direct terms, respectively. It is represented by an equation in which ₀ , B ₀ , and C ₀ are replaced, and the direct term matrix D is replaced by D ₀ . The coefficient matrices A ₀ , B ₀ , C ₀ and the direct term matrix D ₀ are the parameters of the tentative inverse system H0 (temporary inverse system parameters).

ここで、システムの係数行列Ａ₀は、Ａ₀＝Ａw#−Ｂp#Φ^Ψであり、入力側の係数行列Ｂ₀は、Ｂ₀＝Ｂp#Φ^であり、出力側の係数行列Ｃ₀は、Ｃ₀＝−Φ^Ψであり、直達項の行列Ｄ₀は、Ｄ₀＝Φ^である。また、パラメータΦ^は、Φ^∈Ｒ^m1×ｐであり、パラメータΦをΦ＝Ｃw#Ｂp#としたときのΦΦ^＝Ｉpを満たす縦長の矩形行列である。パラメータΨは、Ψ＝Ｃw#Ａw#である。この場合、パラメータΦ^は、安定した解を得ることができないため、未知の変数行列とする。 Here, the coefficient matrix A ₀ of the system is A ₀ = Aw # −Bp # Φ ^ Ψ, the coefficient matrix B ₀ on the input side is B ₀ = Bp # Φ ^, and the coefficient matrix C on the output side. ₀ is C ₀ = −Φ ^ Ψ, and the matrix D ₀ of the direct term is D ₀ = Φ ^. Further, the parameter Φ ^ is Φ ^ ∈ R ^{m1 × p} , and is a vertically long rectangular matrix satisfying ΦΦ ^ = Ip when the parameter Φ is Φ = Cw # Bp #. The parameter Ψ is Ψ = Cw # Aw #. In this case, the parameter Φ ^ is an unknown variable matrix because a stable solution cannot be obtained.

仮の逆システムＨ0のパラメータは、Ａ₀＝Ａw#−Ｂp#Φ^Ψ，Ｂ₀＝Ｂp#Φ^，Ｃ₀＝−Φ^Ψ，Ｄ₀＝Φ^であり、このうちのＡw#，Ｂp#，Ψ＝Ｃw#Ａw#、及びΦ＝Ｃw#Ｂp#は、ステップＳ７０２にて同定された制御対象Ｇp#２４の係数行列Ａw#，Ｂp#，Ｃw#を用いて直接決定される。しかし、仮の逆システムＨ0のパラメータのうちパラメータΦ^は、直接決定することができず、安定した解を得ることができない。 The parameters of the tentative inverse system H0 are A ₀ = Aw # −Bp # Φ ^ Ψ, B ₀ = Bp # Φ ^, C ₀ = −Φ ^ Ψ, D ₀ = Φ ^, of which Aw # , Bp #, Ψ = Cw # Aw #, and Φ = Cw # Bp # are directly determined using the coefficient matrices Aw #, Bp #, Cw # of the controlled object Gp # 24 identified in step S702. .. However, among the parameters of the tentative inverse system H0, the parameter Φ ^ cannot be directly determined, and a stable solution cannot be obtained.

ステップＳ７０３において、パラメータΦ^は決定することができず、制御対象Ｇp#２４の逆システムも具体的に決定することができないという意味で、制御対象Ｇp#２４の逆システムを、仮の逆システムＨ0という。パラメータΦ^に代わる安定解のパラメータΦ%は、後述するステップＳ７０５において具体的に決定される。 In step S703, the reverse system of the controlled target Gp # 24 is tentatively reversed in the sense that the parameter Φ ^ cannot be determined and the reverse system of the controlled target Gp # 24 cannot be specifically determined. It is called H0. The parameter Φ% of the stable solution instead of the parameter Φ ^ is specifically determined in step S705 described later.

図１３に示した仮の逆システムＨ0のブロック線図における数式を、以下のように表す。

The mathematical formula in the block diagram of the provisional inverse system H0 shown in FIG. 13 is expressed as follows.

図１３のブロック線図で表される逆システムＨ0は、厳密には完全な逆システムとはならず、１サンプル時間分だけ遅延時間を持つ。つまり、Ｇp#（ｚ）Ｈ0（ｚ）＝ｚ^-1Ｉpである。Ｉpは単位行列を示す。 Strictly speaking, the inverse system H0 represented by the block diagram of FIG. 13 is not a complete inverse system, and has a delay time of one sample time. That is, Gp # (z) H0 (z) = z ^-1 Ip. Ip indicates the identity matrix.

（仮の制御器Ｈ’を構成：ステップＳ７０４）
仮制御器構成部１４は、遅延時間を分離した目標システムＧt#２６と仮の逆システムＨ0とを直列に結合し、仮の制御器（仮制御器）Ｈ’を構成する（ステップＳ７０４）。目標システムＧt#２６と仮の逆システムＨ0とが結合された制御器には未だ決定されていないパラメータΦ^が含まれ、当該制御器を具体的に特定することができないという意味で、仮の制御器Ｈ’という。 (Construction of temporary controller H': step S704)
The temporary controller component 14 connects the target system Gt # 26 with the separated delay time and the temporary reverse system H0 in series to form the temporary controller (temporary controller) H'(step S704). The controller in which the target system Gt # 26 and the tentative inverse system H0 are combined contains a parameter Φ ^ that has not yet been determined, and the tentative controller cannot be specifically specified. It is called controller H'.

図１４は、仮の制御器Ｈ’の構成例を示す図である。この仮の制御器Ｈ’は、目標システムＧt#２６及び仮の逆システムＨ0により構成される。目標システムＧt#２６は、図１２に示したとおり、システムの係数行列Ａw#、入力側の係数行列Ｂt#及び出力側の係数行列Ｃw#とする、直達項を持たない状態空間モデルにて表される。また、仮の逆システムＨ0は、図１３に示したとおり、システムの係数行列Ａ₀＝Ａw#−Ｂp#Φ^Ψ、入力側の係数行列Ｂ₀＝Ｂp#Φ^、出力側の係数行列Ｃ₀＝−Φ^Ψ、直達項の行列Ｄ₀＝Φ^とする、直達項を持つ状態空間モデルにて表される。 FIG. 14 is a diagram showing a configuration example of a temporary controller H'. This temporary controller H'consists of a target system Gt # 26 and a temporary reverse system H0. As shown in FIG. 12, the target system Gt # 26 is represented by a state-space model having no direct term, which is the coefficient matrix Aw # of the system, the coefficient matrix Bt # on the input side, and the coefficient matrix Cw # on the output side. Will be done. Further, as shown in FIG. 13, the tentative inverse system H0 has a system coefficient matrix A ₀ = Aw # −Bp # Φ ^ Ψ, an input side coefficient matrix B ₀ = Bp # Φ ^, and an output side coefficient matrix. It is represented by a state-space model with direct terms, where C ₀ = −Φ ^ Ψ and the matrix of direct terms D ₀ = Φ ^.

図１４に示した仮の制御器Ｈ’のブロック線図（図１２に示したブロック線図と図１３に示したブロック線図とを結合したもの）を数式で表すと、以下のとおりとなる。Ｇt#（ｚ）及びＨ0（ｚ）は、前記数式（９）及び（１０）のとおりである。仮の制御器Ｈ’は、直達項を持たない状態空間モデルで表され、後述する変換処理を行うことで、制御器Ｈ’として全てのパラメータを決定することが可能となる。

The block diagram of the temporary controller H'shown in FIG. 14 (a combination of the block diagram shown in FIG. 12 and the block diagram shown in FIG. 13) is expressed by a mathematical formula as follows. .. Gt # (z) and H0 (z) are as shown in the above formulas (9) and (10). The tentative controller H'is represented by a state space model that does not have a direct term, and all parameters can be determined as the controller H'by performing a conversion process described later.

（パラメータΦ%を決定：ステップＳ７０５）
パラメータ決定部１５は、仮の制御器Ｈ’に変換処理を施し、変換後の制御器（変換後制御器）Ｈ’のＨ∞ノルムを評価関数として、Ｈ∞ノルムが最小となるようにパラメータΦ%を決定する（ステップＳ７０５）。これにより、制御器Ｈ’に含まれる全てのパラメータが決定される。 (Determine parameter Φ%: Step S705)
The parameter determination unit 15 performs a conversion process on the temporary controller H', uses the H∞ norm of the converted controller (post-conversion controller) H'as an evaluation function, and parameters so that the H∞ norm is minimized. Φ% is determined (step S705). As a result, all the parameters included in the controller H'are determined.

仮の制御器Ｈ’の前記数式（１１）を、後述する数式（１６）の変換行列Ｔを用いて等価変換すると、以下の数式が得られる。具体的な変換処理については後述する。

When the equation (11) of the tentative controller H'is equivalently transformed by using the transformation matrix T of the equation (16) described later, the following equation is obtained. The specific conversion process will be described later.

ここで、ΦΦ^＝Ｉpの安定解は存在しないが、ΦΦ^Ｃw#＝Ｃw#の安定解は存在する。このため、パラメータΦ^の代わりに、Φ^Ｃw#＝Φ%となるパラメータΦ%を求める。前記数式（１２）をパラメータΦ%で表すと、後述する数式（１７）となる。 Here, there is no stable solution of ΦΦ ^ = Ip, but there is a stable solution of ΦΦ ^ Cw # = Cw #. Therefore, instead of the parameter Φ ^, the parameter Φ% such that Φ ^ Cw # = Φ% is obtained. When the mathematical formula (12) is expressed by the parameter Φ%, it becomes the mathematical formula (17) described later.

制御器Ｈ’のＨ∞ノルムを最小化するパラメータΦ%を決定するために、線形行列不等式（ＬＭＩ（Linear Matrix Inequality））を用いる。Ｈ∞性能を特徴づける線形行列不等式を記述することができれば、既存の計算アルゴリズムを適用することにより、パラメータΦ%の数値解を得ることができる。 A linear matrix inequality (LMI) is used to determine the parameter Φ% that minimizes the H∞ norm of the controller H'. If the linear matrix inequality that characterizes the H∞ performance can be described, a numerical solution with the parameter Φ% can be obtained by applying the existing calculation algorithm.

一般に、線形行列不等式における不等号は行列の定値性を表現し、未知変数ｘ_i（ｉ＝１，・・・，ｍ）に関する線形行列不等式は、以下の式で与えられる。

ここで、Ｆ_i（ｉ＝０，・・・，ｍ）は実対称行列である。 In general, the inequality sign in the linear matrix inequality expresses the positive-definiteness of the matrix, and the linear matrix inequality for the unknown variable x _i (i = 1, ..., M) is given by the following equation.

Here, _Fi (i = 0, ..., M) is a real symmetric matrix.

離散時間ＬＴＩシステムを以下の式

で記述するとき、その安定性とＨ∞性能を特徴づける線形行列不等式表現は、以下の定理（ａ）（ｂ）により与えられる。すなわち、離散時間ＬＴＩシステムＧ（ｚ）が、直達項を持たない状態空間モデルを示す前記数式（５）及び（６）で表される場合に、与えられたパラメータγ＞０に対し、次の条件は等価である。
（ａ）係数行列Ａがシュール安定であり、||Ｇ||_∞＜γが成り立つ。
（ｂ）次式の線形行列不等式を満足するＸ∈Ｓⁿ ₊₊が存在する。Ｓⁿ ₊₊は、サイズがｎの実正定行列からなる集合である。

The discrete-time LTI system is expressed by the following equation.

When described in, the linear matrix inequality representation that characterizes its stability and H∞ performance is given by the following theorems (a) and (b). That is, when the discrete-time LTI system G (z) is represented by the mathematical formulas (5) and (6) indicating a state-space model having no direct term, the following parameter γ> 0 is as follows. The conditions are equivalent.
(A) The coefficient matrix A is surreal stable, and || G || _∞ <γ holds.
(B) There exists X ∈ S ⁿ ₊₊ that satisfies the linear matrix inequality of the following equation. S ⁿ ₊₊ is a set of real definite matrices of size n.

この場合、制御器Ｈ’の前記数式（１２）を前記数式（１５）に代入し、当該数式（１５）が満足するＸが存在するときに、制御器Ｈ’のＨ∞ノルムはパラメータγ以下となり、以降、パラメータγが最小となるまで繰り返す。制御器Ｈ’のＨ∞ノルムを最小化するパラメータΦ%は、このときのΦ%の値に決定される。ここで、制御器Ｈ’の前記数式（１２）を表す行列において、十字に区切られた左上の係数行列をＡ、右上の係数行列をＢ、左下の係数行列をＣとし、これらの係数行列が前記数式（１５）に代入される。 In this case, the equation (12) of the controller H'is substituted into the equation (15), and when there is an X satisfying the equation (15), the H∞ norm of the controller H'is the parameter γ or less. After that, the process is repeated until the parameter γ becomes the minimum. The parameter Φ% that minimizes the H∞ norm of the controller H'is determined by the value of Φ% at this time. Here, in the matrix representing the above equation (12) of the controller H', the upper left coefficient matrix divided by a cross is A, the upper right coefficient matrix is B, and the lower left coefficient matrix is C, and these coefficient matrices are Substituted in the above equation (15).

したがって、パラメータ決定部１５は、制御器Ｈ’のＨ∞ノルムを最小化するように、すなわち、制御器Ｈ’の前記数式（１２）における係数行列Ａ，Ｂ，Ｃを前記数式（１５）に代入したときに、当該数式（１５）を満足するＸが存在し、かつパラメータγが最小となるように、パラメータΦ%を決定する。 Therefore, the parameter determination unit 15 uses the coefficient matrices A, B, and C in the equation (12) of the controller H'to minimize the H∞ norm of the controller H'into the equation (15). The parameter Φ% is determined so that X that satisfies the mathematical formula (15) exists and the parameter γ is minimized when the substitution is made.

このように、パラメータΦ%を決定する際の演算処理を変形して線形行列不等式として記述することができれば、既存の計算アルゴリズムを適用することにより、パラメータの数値解を得ることができる。 In this way, if the arithmetic processing for determining the parameter Φ% can be modified and described as a linear matrix inequality, a numerical solution of the parameter can be obtained by applying an existing calculation algorithm.

尚、仮の制御器Ｈ’の前記数式（１１）を制御器Ｈ’の前記数式（１２）へ等価変換するためには、以下の変換行列Ｔが用いられる。

The following transformation matrix T is used in order to equivalently convert the mathematical expression (11) of the temporary controller H'to the mathematical expression (12) of the controller H'.

前記数式（１２）のとおり、パラメータΦ^は常にＣw#との積として記述されるため、前述のΦΦ^＝Ｉpの制約は、ΦΦ^Ｃw#＝Ｃw#に緩和することができる。さらに、新たな変数行列のパラメータをΦ%：＝Φ^Ｃw#∈Ｒ^m1×nと定義すると、前記数式（１２）は以下のようになる。

また、ΦΦ^Ｃw#＝Ｃw#は、ΦΦ%＝Ｃw#となる。前述のとおり、ΦΦ^＝Ｉpの安定解は存在しないが、ΦΦ^Ｃw#＝Ｃw#の安定解は存在する。 As shown in the above equation (12), since the parameter Φ ^ is always described as a product with Cw #, the above-mentioned restriction of ΦΦ ^ = Ip can be relaxed to ΦΦ ^ Cw # = Cw #. Further, if the parameter of the new variable matrix is defined as Φ%: = Φ ^ Cw # ∈ R ^{m1 × n} , the above equation (12) becomes as follows.

Further, ΦΦ ^ Cw # = Cw # becomes ΦΦ% = Cw #. As mentioned above, there is no stable solution of ΦΦ ^ = Ip, but there is a stable solution of ΦΦ ^ Cw # = Cw #.

一方、Ｈ∞ノルムを最小化する条件を示す前記数式（１５）の線形行列不等式は、シュールの補題より、以下の数式と等価である。

On the other hand, the linear matrix inequality of the above equation (15) showing the condition for minimizing the H∞ norm is equivalent to the following equation from the surreal lemma.

前記数式（１７）を前記数式（１８）に代入すると、当該数式（１８）は以下の式で表される。

記述を簡単にするため、ブロック対称となる部分行列を＊で表している。 Substituting the mathematical formula (17) into the mathematical formula (18), the mathematical formula (18) is represented by the following formula.

To simplify the description, the submatrix that is block symmetric is represented by *.

制御器Ｈ’の前記数式（１２）を変形した前記数式（１７）を表す行列において、十字に区切られた左上の係数行列をＡ、右上の係数行列をＢ、左下の係数行列をＣとする。これらの係数行列Ａ，Ｂ，Ｃを、前記数式（１５）を変形した前記数式（１８）に代入すると、前記数式（１９）が得られる。 In the matrix representing the mathematical formula (17) obtained by modifying the mathematical formula (12) of the controller H', the upper left coefficient matrix divided by a cross is A, the upper right coefficient matrix is B, and the lower left coefficient matrix is C. .. By substituting these coefficient matrices A, B, and C into the mathematical formula (18) which is a modification of the mathematical formula (15), the mathematical formula (19) is obtained.

したがって、パラメータ決定部１５は、制御器Ｈ’のＨ∞ノルムを最小化するように、すなわち、前記数式（１９）を満足するＸが存在する条件のもとパラメータγが最小となるように、パラメータΦ%を決定することを目的とするが、前記数式（１９）を導出するためには前記数式（１６）を用いた等価変換の処理を行う必要がある。 Therefore, the parameter determination unit 15 minimizes the H∞ norm of the controller H', that is, the parameter γ is minimized under the condition that X satisfying the above equation (19) is present. The purpose is to determine the parameter Φ%, but in order to derive the mathematical expression (19), it is necessary to perform an equivalent conversion process using the mathematical expression (16).

ここで、前記数式（１９）には、変数行列Ｘと変数行列のパラメータΦ%に関する双線形項が含まれるため線形行列不等式ではない。そこで、新たな変数行列をＹ：＝Φ%Ｘ∈Ｒ^m1×nと定義すると、この変数行列Ｙを用いた前記数式（１９）は、等価的に線形行列不等式とすることができる。同様に、前記数式：ΦΦ%＝Ｃw#は、変数行列Ｙを用いると、ΦＹ＝Ｃw#Ｘに修正される。 Here, the equation (19) is not a linear matrix inequality because it includes a bilinear term relating to the variable matrix X and the parameter Φ% of the variable matrix. Therefore, if a new variable matrix is defined as Y: = Φ% X ∈ R ^{m1 × n} , the above equation (19) using this variable matrix Y can be equivalently a linear matrix inequality. Similarly, the above formula: ΦΦ% = Cw # is modified to ΦY = Cw # X by using the variable matrix Y.

つまり、パラメータ決定部１５は、制御器Ｈ’のＨ∞ノルムを最小化するように、すなわち、前記数式（１９）を満足するＸが存在する条件のもとパラメータγが最小となるように、前記数式（１９）のΦ%ＸをＹに置き換えて変数行列Ｘ，Ｙを求め、パラメータΦ%を決定する。前記数式（１９）及び前記数式：ΦＹ＝Ｃw#Ｘの線形行列不等式が成り立つとき、Φ%＝ＹＸ^-1となり、変換行列Ｙ，ＸよりパラメータΦ%が求められる。 That is, the parameter determination unit 15 minimizes the H∞ norm of the controller H', that is, the parameter γ is minimized under the condition that X satisfying the above equation (19) exists. The variable matrices X and Y are obtained by replacing Φ% X in the equation (19) with Y, and the parameter Φ% is determined. When the linear matrix inequality of the formula (19) and the formula: ΦY = Cw # X holds, Φ% = YX ^-1 , and the parameter Φ% is obtained from the transformation matrices Y and X.

したがって、パラメータ決定部１５は、制御器Ｈ’のＨ∞ノルムを最小化するパラメータΦ%を決定する際に、変数行列Ｙを用いた前記数式（１９）と前記数式：ΦＹ＝Ｃw#Ｘとを連立させた前記数式：Φ%＝ＹＸ^-1から、パラメータΦ%を得る。 Therefore, when the parameter determination unit 15 determines the parameter Φ% that minimizes the H∞ norm of the controller H', the equation (19) using the variable matrix Y and the equation: ΦY = Cw # X The parameter Φ% is obtained from the above mathematical formula: Φ% = YX ^-1 .

これにより、パラメータΦ%が決定されるから、制御器Ｈ’に含まれる全てのパラメータである制御器パラメータ（Ａw#，Ｂt#，Ｂp#，Ｃw#，Φ%）が決定される。 As a result, the parameter Φ% is determined, so that the controller parameters (Aw #, Bt #, Bp #, Cw #, Φ%), which are all the parameters included in the controller H', are determined.

（遅延時間を補償、制御器Ｈを構成：ステップＳ７０６）
制御器構成部１６は、ステップＳ７０１にて算出した入力側の遅延時間を補償する遅延器を構成し、当該遅延器と制御器Ｈ’とを直列に結合し、制御器Ｈを構成する（ステップＳ７０６）。これにより、制御器Ｈに含まれる全てのパラメータ（Ａw#，Ｂt#，Ｂp#，Ｃw#，Φ%，Ｒｄ，Ｒｃ）が決定される。 (Compensates for delay time, configures controller H: step S706)
The controller configuration unit 16 configures a delay device that compensates for the delay time on the input side calculated in step S701, and connects the delay device and the controller H'in series to form the controller H (step). S706). As a result, all the parameters (Aw #, Bt #, Bp #, Cw #, Φ%, Rd, Rc) included in the controller H are determined.

ステップＳ７０１にて算出した遅延時間は、制御対象Ｇｐ１から分離した入力側の遅延時間及び出力側の遅延時間、並びに、目標システムＧｔ２から分離した入力側の遅延時間及び出力側の遅延時間である。これらの遅延時間のうち、出力側の遅延時間は、制御対象Ｇｐ１及び目標システムＧｔ２にて共通し相殺されるため、補償する必要がない。 The delay time calculated in step S701 is the delay time on the input side and the delay time on the output side separated from the control target Gp1, and the delay time on the input side and the delay time on the output side separated from the target system Gt2. Of these delay times, the delay time on the output side is commonly offset by the controlled target Gp1 and the target system Gt2, and therefore does not need to be compensated.

このため、制御対象Ｇｐ１から分離した入力側の遅延時間、及び目標システムＧｔ２から分離した入力側の遅延時間を補償する。制御対象Ｇｐ１から分離した入力側の遅延時間を補償する構成部により、図９に示した入力側遅延器Ｒｐ２３が補償され、目標システムＧｔ２から分離した入力側の遅延時間を補償する構成部により、図１０に示した入力側遅延器Ｒｔ２５が補償される。 Therefore, the delay time on the input side separated from the control target Gp1 and the delay time on the input side separated from the target system Gt2 are compensated. The input side delay device Rp23 shown in FIG. 9 is compensated by the component that compensates for the delay time on the input side separated from the controlled target Gp1, and the component that compensates for the delay time on the input side separated from the target system Gt2. The input side delayer Rt25 shown in FIG. 10 is compensated.

図１６は、制御器Ｈの構成例を示す図である。この制御器Ｈは、遅延器（第１の遅延器）６−１〜６−ｍ２、遅延器（第２の遅延器）７−１〜７−ｍ１、及び制御器Ｈ’を備えている。遅延器６−１〜６−ｍ２の遅延時間をＲd1，・・・，Ｒdm2とし、遅延器７−１〜７−ｍ１の遅延時間をＲc1，・・・，Ｒcm1とする。 FIG. 16 is a diagram showing a configuration example of the controller H. The controller H includes a delayer (first delayer) 6-1 to 6-m2, a delayer (second delayer) 7-1 to 7-m1, and a controller H'. Let the delay times of the delay devices 6-1 to 6-m2 be Rd1, ..., Rdm2, and the delay times of the delay devices 7-1 to 7-m1 be Rc1, ..., Rcm1.

制御器構成部１６は、ステップＳ７０１にて目標システムＧｔ２から分離した入力側の遅延時間のうち、最小のものをαとする。そして、制御器構成部１６は、このαから、制御対象Ｇｐ１から分離した入力側の遅延時間をそれぞれ減算し、減算結果にさらに１サンプルの時間を減算した値をそれぞれ求め、これらの値を遅延器７−１〜７−ｍ１の遅延時間Ｒc1，・・・，Ｒcm1に設定する。ここで、制御器構成部１６は、遅延時間Ｒc1，・・・，Ｒcm1のいずれかが負値（β）である場合、この値が０となるように、負値の絶対値｜β｜の最大の値を全ての遅延時間Ｒc1，・・・，Ｒcm1に加算し、これらの加算結果の値を新たな遅延時間Ｒc1，・・・，Ｒcm1に設定する。 The controller configuration unit 16 sets α as the minimum delay time on the input side separated from the target system Gt2 in step S701. Then, the controller component 16 subtracts the delay time on the input side separated from the controlled target Gp1 from this α, obtains a value obtained by further subtracting the time of one sample from the subtraction result, and delays these values. Set the delay time Rc1, ..., Rcm1 of the vessels 7-1 to 7-m1. Here, when any of the delay times Rc1, ..., Rcm1 is a negative value (β), the controller component 16 sets the absolute value of the negative value | β | so that this value becomes 0. The maximum value is added to all the delay times Rc1, ..., Rcm1, and the values of these addition results are set to the new delay times Rc1, ..., Rcm1.

また、制御器構成部１６は、目標システムＧｔ２から分離した入力側の遅延時間からαをそれぞれ減算し、これらの減算結果の値を遅延器６−１〜６−ｍ２の遅延時間Ｒd1，・・・，Ｒdm2に設定する。 Further, the controller component 16 subtracts α from the delay time on the input side separated from the target system Gt2, and sets the values of these subtraction results as the delay time Rd1 of the delayers 6-1 to 6-m2.・ Set to Rdm2.

そして、制御器構成部１６は、遅延時間Ｒd1，・・・，Ｒdm2を設定した遅延器６−１，６−ｍ２、及び遅延時間Ｒc1，・・・，Ｒcm1を設定した遅延器７−１〜７−ｍ１を構成し、これらとステップＳ７０３〜ステップＳ７０５にて全てのパラメータが決定された制御器Ｈ’とを直列に結合し、制御器Ｈを構成する。 Then, the controller component 16 has delayers 6-1 and 6-m2 in which the delay times Rd1, ..., Rdm2 are set, and delayers 7-1 and 1 in which the delay times Rc1, ..., Rcm1 are set. 7-m1 is configured, and these and the controller H'for which all parameters have been determined in steps S703 to S705 are connected in series to form the controller H.

このように、制御器構成部１６により、ステップＳ７０１にて分離した遅延時間を補償するための遅延器６−１〜６−ｍ２，７−１〜７−ｍ１にて用いる遅延時間が設定され、当該遅延器６−１〜６−ｍ２，７−１〜７−ｍ１と制御器Ｈ’とを直列に結合した制御器Ｈが構成される。 In this way, the controller component 16 sets the delay time used in the delay devices 6-1 to 6-m2 and 7-1 to 7-m1 for compensating for the delay time separated in step S701. A controller H is configured by connecting the delay device 6-1 to 6-m2, 7-1 to 7-m1 and the controller H'in series.

以上のように、本発明の実施形態による制御器設計装置１０によれば、制御対象Ｇｐを、直達項を持たない状態空間モデルで表現することを前提に、目標システムＧｔ２及び逆システムＨinv３から構成される制御器Ｈのパラメータを、制御器Ｈのゲインを指標にＨ∞ノルムを最小化する最適化問題として決定するようにした。 As described above, according to the controller design device 10 according to the embodiment of the present invention, the control target Gp is composed of the target system Gt2 and the inverse system Hinv3 on the premise that the controlled object Gp is represented by a state space model having no direct term. The parameter of the controller H to be determined is determined as an optimization problem that minimizes the H∞ norm by using the gain of the controller H as an index.

具体的には、遅延時間算出部１１は、音響信号u1-1〜u1-m1，u2-1〜u2-m2，y1，y2に基づいて、全体システムＧｗの遅延時間を算出し、遅延時間が分離されたインパルス応答y1’，y2’を生成する。同定部１２は、遅延時間が分離されたインパルス応答y1’，y2’に基づいて、制御対象Ｇｐ１から遅延時間を分離した制御対象Ｇp#２４、及び目標システムＧｔ２から遅延時間を分離した目標システムＧt#２６を同定する。 Specifically, the delay time calculation unit 11 calculates the delay time of the entire system Gw based on the acoustic signals u1-1 to u1-m1, u2-1 to u2-m2, y1, and y2, and the delay time is calculated. Generates the separated impulse responses y1'and y2'. The identification unit 12 separates the delay time from the controlled target Gp1 based on the impulse responses y1'and y2'separated from the controlled target Gp # 24, and the target system Gt2 separated from the target system Gt2. Identify # 26.

仮逆システム構成部１３は、制御対象Ｇp#２４の逆システムを、仮の逆システムＨ0として構成する。仮の逆システムＨ0には、仮逆システム構成部１３によっては安定解が与えられないパラメータΦ^が含まれる。仮制御器構成部１４は、目標システムＧt#２６と仮の逆システムＨ0とを直列に結合し、仮の制御器Ｈ’を構成する。仮の制御器Ｈ’には、仮制御器構成部１４によっては安定解が与えられないパラメータΦ^が含まれる。 The temporary reverse system configuration unit 13 configures the reverse system of the controlled target Gp # 24 as a temporary reverse system H0. The tentative reverse system H0 includes a parameter Φ ^ for which a stable solution cannot be given by the tentative reverse system component 13. The temporary controller component 14 connects the target system Gt # 26 and the temporary reverse system H0 in series to form the temporary controller H'. The tentative controller H'includes a parameter Φ ^ for which a stable solution cannot be given by the tentative controller component 14.

パラメータ決定部１５は、仮の制御器Ｈ’を等価変換し、制御器Ｈ’のＨ∞ノルムを評価関数として、Ｈ∞ノルムが最小となるようにパラメータΦ%を決定する。制御器構成部１６は、遅延時間算出部１１により算出された入力側の遅延時間を補償する遅延器６−１〜６−ｍ２，７−１〜７−ｍ１を構成し、当該遅延器６−１〜６−ｍ２，７−１〜７−ｍ１と制御器Ｈ’とを直列に結合し、制御器Ｈを構成する。これにより、制御器Ｈに含まれる全てのパラメータが決定される。 The parameter determination unit 15 equivalently converts the temporary controller H'and determines the parameter Φ% so that the H∞ norm is minimized by using the H∞ norm of the controller H'as an evaluation function. The controller configuration unit 16 constitutes a delay device 6-1 to 6-m2, 7-1 to 7-m1 that compensates for the delay time on the input side calculated by the delay time calculation unit 11, and the delay device 6- The controller H is formed by connecting 1 to 6-m2, 7-1 to 7-m1 and the controller H'in series. As a result, all the parameters included in the controller H are determined.

ここで、ΦΦ^＝Ｉpには安定解が存在せず、ΦΦ^Ｃw#＝Ｃw#には安定解が存在することから、パラメータΦ%は、前記数式（１２）においてΦ^Ｃw#＝Φ%とした前記数式（１７）に基づき、制御器Ｈ’のＨ∞ノルムが最小となるように決定される。 Here, since there is no stable solution for ΦΦ ^ = Ip and there is a stable solution for ΦΦ ^ Cw # = Cw #, the parameter Φ% is Φ ^ Cw # = Φ in the above equation (12). Based on the above equation (17) set as%, the H∞ norm of the controller H'is determined to be the minimum.

これにより、逆システムＨinv３の設計精度を犠牲にすることなく、制御器Ｈのゲインを小さくすることができる。つまり、制御器Ｈのゲインは陽に抑制されるから、従来技術に比べ、外乱等の変化に対する頑健性の高い制御器Ｈを設計することが可能となる。 As a result, the gain of the controller H can be reduced without sacrificing the design accuracy of the reverse system Hinv3. That is, since the gain of the controller H is positively suppressed, it is possible to design the controller H having higher robustness against changes such as disturbance as compared with the conventional technique.

〔実験結果〕
次に、本発明の実施形態による制御器設計装置１０の実験結果について説明する。図２４は、実験結果を得るための二次音源及び仮想音源等の配置を説明する図であり、図２５は、実験結果を説明する図である。〔Experimental result〕
Next, the experimental results of the controller design device 10 according to the embodiment of the present invention will be described. FIG. 24 is a diagram for explaining the arrangement of the secondary sound source, the virtual sound source, and the like for obtaining the experimental results, and FIG. 25 is a diagram for explaining the experimental results.

図２５の実験結果を得るために、再生音場の測定は音響無響室で行った。図２４を参照して、中央に、人間の耳１１２−１，１１２−２に相当するＨＡＴＳ（Head and Torso Simulator、測定用ダミーヘッド）を配置し、その正面に、二次音源であるスピーカ１０４−１〜１０４−５からなるラインスピーカを配置し、さらに、その側方及び後方に、仮想音源であるスピーカ１０６−１〜１０６−５を配置した。ＨＡＴＳの立ち位置が受聴点、すなわちその耳１１２−１，１１２−２の位置が制御点である。ＨＡＴＳ、スピーカ１０４−１〜１０４−５，１０６−１〜１０６−５の距離及び角度は、図２４に示すとおりである。 In order to obtain the experimental results shown in FIG. 25, the reproduced sound field was measured in an acoustic anechoic chamber. With reference to FIG. 24, a HATS (Head and Torso Simulator, a dummy head for measurement) corresponding to human ears 112-1 and 112-2 is arranged in the center, and a speaker 104 which is a secondary sound source is placed in front of the HATS (Head and Torso Simulator). A line speaker consisting of -1 to 104-5 was arranged, and further, speakers 106-1 to 106-5, which are virtual sound sources, were arranged on the side and the rear thereof. The standing position of HATS is the listening point, that is, the positions of the ears 112-1 and 112-2 are the control points. The distances and angles of the HATS and the speakers 104-1-104-5, 106-1 to 106-5 are as shown in FIG.

二次音源であるスピーカ１０４−１〜１０４−５のラインスピーカから耳１１２−１，１１２−２の位置の制御点までのシステムが、図５に示した制御対象Ｇｐ１に対応する。また、仮想音源であるスピーカ１０６−１〜１０６−５から耳１１２−１，１１２−２の位置の制御点までのシステムが、図５に示した目標システムＧｔ２に対応する。 The system from the line speaker of the speaker 104-1 to 104-5, which is the secondary sound source, to the control point at the positions of the ears 112-1, 112-2 corresponds to the control target Gp1 shown in FIG. Further, the system from the speakers 106-1 to 106-5, which are virtual sound sources, to the control points at the positions of the ears 112-1 and 112-2 corresponds to the target system Gt2 shown in FIG.

測定信号には、信号長２¹⁷サンプル、量子化ビット数２４ビット、サンプリング周波数４８ｋＨｚのＬｏｇ−ＴＳＰ（Logarithmic−Ｔime Stretched Pulse）信号を用いた。この測定信号を、二次音源及び仮想音源であるスピーカのそれぞれに印加し、ＨＡＴＳの両方の耳１１２−１，１１２−２の位置にて収音された応答を得て、その応答に基づいて制御器Ｈを設計することにより、図２５の実験結果を得た。 As the measurement signal, a Log-TSP (Logarithmic-Time Stretched Pulse) signal having a signal length of ²¹⁷ samples, a quantization bit rate of 24 bits, and a sampling frequency of 48 kHz was used. This measurement signal is applied to each of the secondary sound source and the speaker which is a virtual sound source, and a response picked up at the positions of both ears 112-1 and 112-2 of HATS is obtained, and based on the response. By designing the controller H, the experimental results shown in FIG. 25 were obtained.

図２５には、実験結果として、本発明の実施形態における制御器ＨのＨ∞ノルム、及び、一般技術における制御器のＨ∞ノルムを示している。ここで、一般技術の実験結果は、ΦΦ^＝ＩpのΦ^として、一般的なムーアペンローズ（Moore Penrose）の擬似逆行列を用いた場合を示している。図２５の（１）は、スピーカ１０６−１〜１０６−５のうちスピーカ１０６−１のみを仮想音源とした場合を示し、（２）〜（５）は、それぞれスピーカ１０６−２〜１０６−５のみを仮想音源とした場合を示す。 FIG. 25 shows the H∞ norm of the controller H in the embodiment of the present invention and the H∞ norm of the controller in the general technique as experimental results. Here, the experimental results of the general technique show the case where the pseudo inverse matrix of a general Moore Penrose is used as ΦΦ ^ = Φ ^ of Ip. FIG. 25 (1) shows a case where only the speaker 106-1 is used as a virtual sound source among the speakers 106-1 to 106-5, and (2) to (5) are the speakers 106-2 to 106-5, respectively. The case where only the virtual sound source is used is shown.

図２５の（１）に示す実験結果から、本発明の実施形態のＨ∞ノルムは３．４６であり、一般技術のＨ∞ノルムは７１．９９であり、本発明の実施形態の方が一般技術よりもＨ∞ノルムが小さいことがわかる。（２）〜（５）についても同様である。 From the experimental results shown in FIG. 25 (1), the H∞ norm of the embodiment of the present invention is 3.46, the H∞ norm of the general technique is 71.99, and the embodiment of the present invention is more general. It can be seen that the H∞ norm is smaller than the technology. The same applies to (2) to (5).

したがって、本発明の実施形態では、制御器Ｈのゲインを小さくすることができ、制御器Ｈのゲインは陽に抑制されるから、外乱等の変化に対する頑健性の高い制御器Ｈを設計することが可能となる。 Therefore, in the embodiment of the present invention, the gain of the controller H can be reduced and the gain of the controller H is positively suppressed. Therefore, it is necessary to design the controller H having high robustness against changes such as disturbance. Is possible.

〔制御器Ｈの構成及び処理〕
次に、図１に示した制御器設計装置１０により設計された制御器Ｈの構成及び処理について説明する。制御器Ｈは、図２に示したとおり、目標システムＧｔ２及び逆システムＨinv３により構成され、図１６に示したとおり、遅延器６−１〜６−ｍ２，７−１〜７−ｍ１及び制御器Ｈ’を備えている。 [Configuration and processing of controller H]
Next, the configuration and processing of the controller H designed by the controller design device 10 shown in FIG. 1 will be described. The controller H is composed of the target system Gt2 and the reverse system Hinv3 as shown in FIG. 2, and the delay device 6-1 to 6-m2, 7-1 to 7-m1 and the controller as shown in FIG. It has H'.

遅延器６−１〜６−ｍ２は、音響信号u2-1〜u2-m2を入力し、音響信号u2-1〜u2-m2を、予め設定された遅延時間Ｒd1，・・・，Ｒdm2の時間分遅延させ、遅延後の音響信号u2-1〜u2-m2を制御器Ｈ’に出力する。遅延時間Ｒd1，・・・，Ｒdm2は、ステップＳ７０１及びステップＳ７０６により、予め設定される。 The delay devices 6-1 to 6-m2 input the acoustic signals u2-1 to u2-m2, and the acoustic signals u2-1 to u2-m2 are input to the preset delay times Rd1, ..., Rdm2. It is delayed by a minute, and the delayed acoustic signals u2-1 to u2-m2 are output to the controller H'. The delay times Rd1, ..., Rdm2 are preset by steps S701 and S706.

図１５は、変換処理後の制御器Ｈ’のブロック線図であり、前記数式（１７）をブロック線図で表したものである。この制御器Ｈ‘は、直達項を持たない状態空間モデルで表され、制御器パラメータは、係数行列（−Ａw#Ｂp#Φ%＋Ａw#），Ｂt#，Φ%からなる。（−Ａw#Ｂp#Φ%＋Ａw#）はシステムの係数行列、Ｂt#は入力側の係数行列、Φ%は出力側の係数行列を示す。 FIG. 15 is a block diagram of the controller H'after the conversion process, and is a block diagram of the mathematical expression (17). This controller H'is represented by a state-space model having no direct term, and the controller parameters consist of a coefficient matrix (-Aw # Bp # Φ% + Aw #), Bt #, and Φ%. (-Aw # Bp # Φ% + Aw #) indicates the coefficient matrix of the system, Bt # indicates the coefficient matrix on the input side, and Φ% indicates the coefficient matrix on the output side.

制御器Ｈ’は、乗算器（第１の乗算器）３０、加算器３１、遅延器（第３の遅延器）３２、乗算器（第２の乗算器）３３及び乗算器（第３の乗算器）３４を備えている。乗算器３０は、遅延器６−１〜６−ｍ２から遅延後の音響信号u2-1〜u2-m2（ｕ２’）を入力し、音響信号ｕ２’に入力側の係数行列Ｂt#を乗算し、乗算結果（積）を加算器３１に出力する。 The controller H'is a multiplier (first multiplier) 30, an adder 31, a delayer (third delayer) 32, a multiplier (second multiplier) 33, and a multiplier (third multiplier). (Vessel) 34 is provided. The multiplier 30 inputs the delayed acoustic signals u2-1 to u2-m2 (u2') from the delayers 6-1 to 6-m2, and multiplies the acoustic signal u2'by the coefficient matrix Bt # on the input side. , The multiplication result (product) is output to the adder 31.

加算器３１は、乗算器３０から乗算結果を入力すると共に、乗算器３３から乗算結果を入力し、両乗算結果を加算し、加算結果を遅延器３２に出力する。遅延器３２は、加算器３１から加算結果を入力し、１サンプル時間分遅延させ、遅延後の加算結果を乗算器３３及び乗算器３４に出力する。遅延器３２が出力する遅延後の加算結果は、入力した加算結果のサンプル時間に対して１サンプル時間前の加算結果である。 The adder 31 inputs the multiplication result from the multiplier 30, inputs the multiplication result from the multiplier 33, adds both multiplication results, and outputs the addition result to the delay device 32. The delay device 32 inputs the addition result from the adder 31, delays it by one sample time, and outputs the addition result after the delay to the multiplier 33 and the multiplier 34. The post-delayed addition result output by the delay device 32 is an addition result one sample time before the sample time of the input addition result.

乗算器３３は、遅延器３２から加算結果を入力し、加算結果にシステムの係数行列（−Ａw#Ｂp#Φ%＋Ａw#）を乗算し、乗算結果を加算器３１に出力する。乗算器３４は、遅延器３２から加算結果を入力し、加算結果に出力側の係数行列Φ%を乗算し、乗算結果を制御器出力音響信号として遅延器７−１〜７−ｍ１に出力する。 The multiplier 33 inputs the addition result from the delay device 32, multiplies the addition result by the coefficient matrix (-Aw # Bp # Φ% + Aw #) of the system, and outputs the multiplication result to the adder 31. The multiplier 34 inputs the addition result from the delay device 32, multiplies the addition result by the coefficient matrix Φ% on the output side, and outputs the multiplication result as a controller output acoustic signal to the delay devices 7-1 to 7-m1. ..

遅延器７−１〜７−ｍ１は、制御器Ｈ’から制御器出力音響信号をそれぞれ入力し、当該制御器出力音響信号を、予め設定された遅延時間Ｒc1，・・・，Ｒcm1の時間分遅延させ、遅延後の音響信号u1-1〜u1-m1をスピーカ１０４−１〜１０４−ｍ１に出力する。遅延時間Ｒc1，・・・，Ｒcm1は、ステップＳ７０１及びステップＳ７０６により、予め設定される。 The delayers 7-1 to 7-m1 input the controller output acoustic signal from the controller H', and input the controller output acoustic signal to the preset delay times Rc1, ..., Rcm1. It is delayed, and the delayed acoustic signals u1-1 to u1-m1 are output to the speakers 104-1-104-m1. The delay times Rc1, ..., Rcm1 are preset by steps S701 and S706.

以上のように、本発明の実施形態による制御器Ｈによれば、遅延器６−１〜６−ｍ２は、音響信号u2-1〜u2-m2を入力し、音響信号u2-1〜u2-m2に対し、制御器設計装置１０により予め設定されたパラメータＲｄの遅延時間Ｒd1，・・・，Ｒdm2の時間分遅延させる。制御器Ｈ’は、遅延時間Ｒd1，・・・，Ｒdm2の時間分遅延させた音響信号u2-1〜u2-m2を入力し、制御器設計装置１０により予め設定されたパラメータ（Ａw#，Ｂt#，Ｂp#，Ｃw#，Φ%）を用いて、直達項を持たない状態空間モデルの演算を行い、ｍ１個の制御器出力音響信号を出力する。 As described above, according to the controller H according to the embodiment of the present invention, the delay devices 6-1 to 6-m2 input the acoustic signals u2-1 to u2-m2, and the acoustic signals u2-1 to u2-m2. The delay times Rd1, ..., Rdm2 of the parameters Rd preset by the controller design device 10 are delayed with respect to m2. The controller H'inputs the acoustic signals u2-1 to u2-m2 delayed by the delay times Rd1, ..., Rdm2, and the parameters (Aw #, Bt) preset by the controller design device 10 are input. #, Bp #, Cw #, Φ%) is used to calculate a state-space model that does not have a direct term, and m1 controller output acoustic signals are output.

遅延器７−１〜７−ｍ１は、制御器Ｈ’により演算されたｍ１個の制御器出力音響信号を入力し、ｍ１個の制御器出力音響信号に対し、制御器設計装置１０により予め設定されたパラメータＲｃの遅延時間Ｒc1，・・・，Ｒcm1の時間分遅延させる。このようにして生成された音響信号u1-1〜u1-m1は、制御対象Ｇｐ１のスピーカ１０４−１〜１０４−ｍ１へ出力される。 The delayers 7-1 to 7-m1 input m1 controller output acoustic signals calculated by the controller H', and preset m1 controller output acoustic signals by the controller design device 10. The delay time of the parameter Rc is delayed by the time of Rc1, ..., Rcm1. The acoustic signals u1-1 to u1-m1 generated in this way are output to the speakers 104-1 to 104-m1 of the control target Gp1.

これにより、制御器Ｈのパラメータは、逆システムＨinv３の設計精度を犠牲にすることなく、ゲインが小さくなるように設定された値であるから、制御器Ｈのゲインは陽に抑制され、従来技術に比べ、外乱等の変化に対して高い頑健性を得ることが可能となる。 As a result, since the parameter of the controller H is a value set so that the gain becomes smaller without sacrificing the design accuracy of the inverse system Hinv3, the gain of the controller H is positively suppressed, and the prior art Compared to the above, it is possible to obtain high robustness against changes such as disturbance.

尚、本発明の実施形態による制御器Ｈのハードウェア構成は、制御器設計装置１０と同様に、通常のコンピュータを使用することができる。制御器Ｈは、ＣＰＵ、ＲＡＭ等の揮発性の記憶媒体、ＲＯＭ等の不揮発性の記憶媒体、及びインタフェース等を備えたコンピュータによって構成される。制御器Ｈに備えた遅延器６−１〜６−ｍ２，７−１〜７−ｍ１及び制御器Ｈ’の各機能は、これらの機能を記述したプログラムをＣＰＵに実行させることによりそれぞれ実現される。これらのプログラムは、前記記憶媒体に格納されており、ＣＰＵに読み出されて実行される。また、これらのプログラムは、磁気ディスク（フロッピー（登録商標）ディスク、ハードディスク等）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤ等）、半導体メモリ等の記憶媒体に格納して頒布することもでき、ネットワークを介して送受信することもできる。 As for the hardware configuration of the controller H according to the embodiment of the present invention, a normal computer can be used as in the controller design device 10. The controller H is composed of a computer including a volatile storage medium such as a CPU and RAM, a non-volatile storage medium such as ROM, and an interface. Each function of the delay device 6-1 to 6-m2, 7-1 to 7-m1 provided in the controller H and the controller H'is realized by causing the CPU to execute a program describing these functions. To. These programs are stored in the storage medium, read by the CPU, and executed. In addition, these programs can be stored and distributed in storage media such as magnetic disks (floppy (registered trademark) disks, hard disks, etc.), optical disks (CD-ROM, DVD, etc.), semiconductor memories, etc., and can be distributed via a network. You can also send and receive.

以上、実施形態を挙げて本発明を説明したが、本発明は前記実施形態に限定されるものではなく、その技術思想を逸脱しない範囲で種々変形可能である。前記実施形態では、音響システムを例に挙げて説明したが、音響システムは一例であり、本発明は、音響システム以外の制御システムにも適用がある。例えば、複数の制御点を温度制御したり、湿度制御したりする制御システム等にも適用がある。 Although the present invention has been described above with reference to embodiments, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the technical idea. In the above-described embodiment, the acoustic system has been described as an example, but the acoustic system is an example, and the present invention is also applicable to a control system other than the acoustic system. For example, it is also applicable to a control system that controls temperature or humidity of a plurality of control points.

１，１０１，１０３，１０９制御対象Ｇｐ
２，１０８，１１０目標システムＧｔ
３，１００，１０２，１０７逆システムＨinv
６遅延器（第１の遅延器）
７遅延器（第２の遅延器）
１０制御器設計装置
１１遅延時間算出部
１２同定部
１３仮逆システム構成部
１４仮制御器構成部
１５パラメータ決定部
１６制御器構成部
２０入力側遅延器Ｒｗ
２１全体システムＧw#
２２出力側遅延器Ｑｗ
２３入力側遅延器Ｒｐ
２４制御対象（分離制御対象）Ｇp#
２５入力側遅延器Ｒｔ
２６目標システム（分離目標システム）Ｇt#
３０乗算器（第１の乗算器）
３１加算器
３２遅延器（第３の遅延器）
３３乗算器（第２の乗算器）
３４乗算器（第３の乗算器）
５０制御部
５１ＣＰＵ
５２記憶部
５３記憶装置
５４操作／入力部
５５表示出力インタフェース部
５６通信部
５７システムバス
１０４，１０６スピーカ
１０５マイクロホン
１１２耳
Ｈ制御器
Ｈ’ 仮の制御器
Ｈ0 仮の逆システム 1,101,103,109 Controlled Gp
2,108,110 Target system Gt
3,100,102,107 Reverse system Hinv
6 Delayer (first delayer)
7 Delayer (second delayer)
10 Controller design device 11 Delay time calculation unit 12 Identification unit 13 Temporary reverse system configuration unit 14 Temporary controller configuration unit 15 Parameter determination unit 16 Controller configuration unit 20 Input side delayer Rw
21 Overall system Gw #
22 Output side delayer Qw
23 Input side delayer Rp
24 Control target (separation control target) Gp #
25 Input side delayer Rt
26 Target system (separation target system) Gt #
30 Multiplier (1st multiplier)
31 Adder 32 Delayer (3rd delayer)
33 Multiplier (second multiplier)
34 Multiplier (3rd multiplier)
50 Control unit 51 CPU
52 Storage unit 53 Storage device 54 Operation / input unit 55 Display output interface unit 56 Communication unit 57 System bus 104, 106 Speaker 105 Microphone 112 Ear H Controller H'Temporary controller H0 Temporary reverse system

Claims

信号が観察される所定数の制御点と前記所定数の制御点へ信号をそれぞれ提示する所定数の提示点を含む制御対象に対し、前記所定数の制御点にて観察される信号の特性を所望の特性に一致させるための目標システム、及び前記所定数の提示点へ信号を出力する前記制御対象の逆システムを備えた制御器を設計する制御器設計装置において、
前記制御対象を、前記所定数の提示点から提示される第１信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとし、
前記目標システムを、所定数の提示点から提示される第２信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとした場合に、
前記第１信号、前記第２信号、及び前記所定数の制御点にて観察される信号に基づいて、前記制御対象の遅延時間及び前記目標システムの遅延時間を算出する遅延時間算出部と、
前記制御対象から、前記遅延時間算出部により算出された前記制御対象の遅延時間を分離し、分離制御対象を同定すると共に、前記目標システムから、前記遅延時間算出部により算出された前記目標システムの遅延時間を分離し、分離目標システムを同定する同定部と、
前記同定部により同定された前記分離制御対象の逆システムを、仮逆システムとして構成する仮逆システム構成部と、
前記同定部により同定された前記分離目標システム、及び前記仮逆システム構成部により構成された前記仮逆システムを結合し、仮制御器を構成する仮制御器構成部と、
前記仮制御器構成部により構成された前記仮制御器を等価変換して変換後制御器を構成し、前記変換後制御器のＨ∞ノルムが最小となるように、前記変換後制御器のパラメータを決定するパラメータ決定部と、
前記遅延時間算出部により算出された前記制御対象の遅延時間及び前記目標システムの遅延時間に基づいて、当該制御対象の遅延時間及び当該目標システムの遅延時間を補償する遅延器を構成し、前記遅延器及び前記変換後制御器を結合し、前記制御器を構成する制御器構成部と、
を備えたことを特徴とする制御器設計装置。 The characteristics of the signal observed at the predetermined number of control points with respect to the control target including the predetermined number of control points where the signal is observed and the predetermined number of presentation points for presenting the signal to the predetermined number of control points. In a controller design device for designing a controller including a target system for matching desired characteristics and a reverse system of the controlled object that outputs signals to the predetermined number of presentation points.
The control target is represented by a state space model having no direct term regarding the relationship between the first signal presented from the predetermined number of presentation points and the signal observed at the predetermined number of control points. As a system
The target system is represented by a state space model having no direct term regarding the relationship between the second signal presented from a predetermined number of presentation points and the signal observed at the predetermined number of control points. When
A delay time calculation unit that calculates the delay time of the control target and the delay time of the target system based on the first signal, the second signal, and the signals observed at the predetermined number of control points.
The delay time of the control target calculated by the delay time calculation unit is separated from the control target to identify the separation control target, and the target system of the target system calculated by the delay time calculation unit from the target system. An identification unit that separates the delay time and identifies the separation target system,
A temporary reverse system component that configures the reverse system of the separation control target identified by the identification unit as a temporary reverse system,
A temporary controller component that combines the separation target system identified by the identification unit and the temporary reverse system configured by the temporary reverse system component to form a temporary controller.
The parameters of the post-conversion controller are such that the post-conversion controller is configured by equivalent conversion of the temporary controller configured by the temporary control component, and the H∞ norm of the post-conversion controller is minimized. The parameter determination unit that determines
Based on the delay time of the control target and the delay time of the target system calculated by the delay time calculation unit, a delay device for compensating for the delay time of the control target and the delay time of the target system is configured, and the delay is described. A controller component that combines the device and the converted controller to form the controller,
A controller design device characterized by being equipped with.

請求項１に記載の制御器設計装置において、
前記パラメータ決定部は、
前記仮制御器構成部により構成された前記仮制御器を、所定の変換行列を用いて前記変換後制御器に等価変換し、前記変換後制御器のＨ∞性能を特徴づける所定の線形行列不等式に基づいて、前記変換後制御器のＨ∞ノルムが最小となるように、前記変換後制御器のパラメータを決定する、ことを特徴とする制御器設計装置。 In the controller design apparatus according to claim 1,
The parameter determination unit
A predetermined linear matrix inequality that characterizes the H∞ performance of the post-transformation controller by equivalently converting the temporary controller configured by the temporary controller component to the post-transformation controller using a predetermined transformation matrix. A controller design device, characterized in that the parameters of the post-transformation controller are determined so that the H∞ norm of the post-transformation controller is minimized based on the above.

請求項２に記載の制御器設計装置において、
前記同定部により同定された前記分離制御対象が、複数の分離制御対象パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離制御対象パラメータを、システム行列Ａw#、入力行列Ｂp#及び出力行列Ｃw#とし、
前記同定部により同定された前記分離目標システムが、複数の分離目標パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離目標パラメータを、前記システム行列Ａw#、入力行列Ｂt#及び前記出力行列Ｃw#とし、
前記パラメータ決定部により等価変換された前記変換後制御器が、複数の制御器パラメータにて直達項を持たない状態空間モデルで表され、前記複数の制御器パラメータを、前記システム行列Ａw#と前記入力行列Ｂp#と所定のパラメータΦ%とマイナス１との積に前記システム行列Ａw#を加算した結果（−Ａw#Ｂp#Φ%＋Ａw#）で表されるシステム行列、前記入力行列Ｂt#、及び前記所定のパラメータΦ%で表される出力行列とし、
前記パラメータ決定部は、
前記変換後制御器のＨ∞ノルムが最小となるように、前記所定のパラメータΦ%を決定する、ことを特徴とする制御器設計装置。 In the controller design apparatus according to claim 2,
The separation control target identified by the identification unit is represented by a state space model in which a plurality of separation control target parameters do not have a direct term, and the plurality of separation control target parameters are represented by a system matrix Aw # and an input matrix Bp. Let # and the output matrix Cw #
The separation target system identified by the identification unit is represented by a state space model having a plurality of separation target parameters and having no direct term, and the plurality of separation target parameters are expressed by the system matrix Aw # and the input matrix Bt #. And the output matrix Cw #
The post-conversion control that has been equivalently converted by the parameter determination unit is represented by a state space model that has a plurality of control parameters and does not have a direct term, and the plurality of control parameters are expressed by the system matrix Aw # and the above. The system matrix represented by the result (−Aw # Bp # Φ% + Aw #) obtained by adding the system matrix Aw # to the product of the input matrix Bp # and the predetermined parameters Φ% and minus 1, the input matrix Bt #, And an output matrix represented by the predetermined parameter Φ%.
The parameter determination unit
A controller design device, characterized in that the predetermined parameter Φ% is determined so that the H∞ norm of the converted controller is minimized.

信号が観察される所定数の制御点と前記所定数の制御点へ信号をそれぞれ提示する所定数の提示点を含む制御対象に対し、前記所定数の制御点にて観察される信号の特性を所望の特性に一致させるための目標システムと、前記所定数の提示点へ信号を出力する前記制御対象の逆システムと、を備えた制御器において、
前記制御対象を、前記所定数の提示点から提示される信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとし、
前記目標システムを、所定数の提示点から提示される信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとし、
前記制御対象から所定の遅延時間が分離したシステムを分離制御対象とし、当該分離制御対象の逆システムを仮逆システムとし、前記目標システムから所定の遅延時間が分離したシステムを分離目標システムとし、当該分離目標システム及び当該仮逆システムを結合したシステムを仮制御器とし、当該仮制御器を等価変換したシステムを変換後制御器とし、
前記分離制御対象が、複数の分離制御対象パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離制御対象パラメータを、システム行列Ａw#、入力行列Ｂp#及び出力行列Ｃw#とし、
前記分離目標システムが、複数の分離目標パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離目標パラメータを、前記システム行列Ａw#、入力行列Ｂt#及び前記出力行列Ｃw#とした場合に、
当該制御器は、
前記目標システムにおける前記所定数の提示点分の信号を入力し、前記所定数の提示点分の前記信号毎に、予め設定された遅延時間だけ遅延させる第１の遅延器と、
前記第１の遅延器により遅延させた、前記目標システムにおける前記所定数の提示点分の信号を入力し、前記制御対象における前記所定数の提示点分の信号を生成する前記変換後制御器と、
前記変換後制御器により生成された、前記制御対象における前記所定数の提示点分の信号を入力し、前記所定数の提示点分の前記信号毎に、予め設定された遅延時間だけ遅延させる第２の遅延器と、を備え、
前記変換後制御器は、
前記システム行列Ａw#と前記入力行列Ｂp#と所定のパラメータΦ%とマイナス１との積に前記システム行列Ａw#を加算した結果（−Ａw#Ｂp#Φ%＋Ａw#）で表されるシステム行列、前記入力行列Ｂt#、及び前記所定のパラメータΦ%で表される出力行列にて、直達項を持たない状態空間モデルで表され、第１の乗算器、加算器、第３の遅延器、第２の乗算器及び第３の乗算器を備え、
前記第１の乗算器が、前記第１の遅延器により遅延させた信号に、前記入力行列Ｂt#を乗算し、
前記加算器が、前記第１の乗算器により乗算された結果に、前記第２の乗算器により乗算された結果を加算し、
前記第３の遅延器が、前記加算器により加算された結果を遅延させ、
前記第２の乗算器が、前記第３の遅延器により遅延させた結果に、前記（−Ａw#Ｂp#Φ%＋Ａw#）で表される前記システム行列を乗算し、
前記第３の乗算器が、前記第３の遅延器により遅延させた結果に、前記所定のパラメータΦ%で表される前記出力行列を乗算し、
前記所定のパラメータΦ%を、前記変換後制御器のＨ∞ノルムが最小となるように決定された行列とする、ことを特徴とする制御器。 The characteristics of the signal observed at the predetermined number of control points with respect to the control target including the predetermined number of control points where the signal is observed and the predetermined number of presentation points for presenting the signal to the predetermined number of control points. In a controller including a target system for matching desired characteristics and an inverse system of the controlled object that outputs signals to the predetermined number of presentation points.
The control target is a system represented by a state space model having no direct term regarding the relationship between the signals presented from the predetermined number of presentation points and the signals observed at the predetermined number of control points. ,
The target system is a system represented by a state space model having no direct term regarding the relationship between the signals presented from a predetermined number of presentation points and the signals observed at the predetermined number of control points.
A system in which a predetermined delay time is separated from the control target is set as a separation control target, a reverse system of the separation control target is set as a temporary reverse system, and a system in which a predetermined delay time is separated from the target system is set as a separation target system. The system that combines the separation target system and the temporary reverse system is used as the temporary controller, and the system that is equivalently converted from the temporary controller is used as the post-conversion control.
The separation control target is represented by a state space model in which a plurality of separation control target parameters do not have a direct term, and the plurality of separation control target parameters are a system matrix Aw #, an input matrix Bp #, and an output matrix Cw #. ,
The separation target system is represented by a state-space model with a plurality of separation target parameters having no direct term, and the plurality of separation target parameters are expressed as the system matrix Aw #, the input matrix Bt #, and the output matrix Cw #. If you do
The controller
A first delay device that inputs signals for the predetermined number of presentation points in the target system and delays each of the signals for the predetermined number of presentation points by a preset delay time.
With the post-conversion controller that inputs signals for the predetermined number of presentation points in the target system delayed by the first delayer and generates signals for the predetermined number of presentation points in the control target. ,
The signal for the predetermined number of presentation points in the control target generated by the conversion controller is input, and each of the signals for the predetermined number of presentation points is delayed by a preset delay time. Equipped with 2 delayers
The post-conversion controller
The system matrix represented by the result (−Aw # Bp # Φ% + Aw #) obtained by adding the system matrix Aw # to the product of the system matrix Aw #, the input matrix Bp #, a predetermined parameter Φ%, and minus 1. , The input matrix Bt #, and the output matrix represented by the predetermined parameter Φ%, represented by a state space model having no direct term, a first multiplier, an adder, a third delayer, Equipped with a second multiplier and a third multiplier,
The first multiplier multiplies the signal delayed by the first delayr by the input matrix Bt #.
The adder adds the result of multiplication by the second multiplier to the result of multiplication by the first multiplier.
The third delay unit is, delays the result of the addition by said adder,
The result of the second multiplier delaying by the third delayer is multiplied by the system matrix represented by (-Aw # Bp # Φ% + Aw #).
The result of the third multiplier delaying by the third delayer is multiplied by the output matrix represented by the predetermined parameter Φ%.
A controller characterized in that the predetermined parameter Φ% is a matrix determined so that the H∞ norm of the converted controller is minimized.

請求項４に記載の制御器において、
前記パラメータΦ%を、請求項３に記載の制御器設計装置により決定されたパラメータΦ%とする、ことを特徴とする制御器。 In the controller according to claim 4,
A controller characterized in that the parameter Φ% is a parameter Φ% determined by the controller design apparatus according to claim 3.

コンピュータを、請求項１から３までのいずれか一項に記載の制御器設計装置として機能させるプログラム。 A program that causes a computer to function as the controller design device according to any one of claims 1 to 3.

コンピュータを、請求項４または５に記載の制御器として機能させるプログラム。 A program that causes a computer to function as the controller according to claim 4 or 5.