JP6809519B2 - 抵抗素子アレイ回路、抵抗素子アレイ回路ユニットおよび赤外線センサ - Google Patents
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Description
1.第1の実施の形態(抵抗素子アレイを有する抵抗素子アレイ回路の例)
2.第2の実施の形態(複数の抵抗素子アレイ回路を備えた抵抗素子アレイ回路ユニットの例)
3.変形例
[抵抗素子アレイ回路1の全体構成例]
図1は、本発明の第1の実施の形態に係る抵抗素子アレイ回路1の全体構成例を模式的に表した回路図である。抵抗素子アレイ回路1は、例えば赤外線サーモグラフィに搭載され、抵抗素子アレイ回路1に照射される赤外線を、その強度に応じた電気信号に変換して出力信号Sとして出力するように構成されている。
複数のワード線Wは、X軸方向にそれぞれ延在すると共にY軸方向において互いに隣り合うように並んでいる。なお、図1ではm本のワード線Wが配設された状態を例示しているが、複数のワード線Wの数は任意に設定可能である。複数のワード線Wの一端は、それぞれ選択部SELにおける選択スイッチSW1(後出)を介して電源Vと接続可能となっている。複数の抵抗素子Rのうちの任意の一の抵抗素子Rにおける抵抗値を読み出す際には、その一の抵抗素子Rに対応するワード線Wに対し電源Vから所定のセンス電流が供給されるようになっている。ここで、X軸方向が本発明の「第1の方向」に対応する一具体例であり、Y軸方向が本発明の「第2の方向」に対応する一具体例である。
複数のビット線Bは、それぞれ複数のワード線Wと交差するように設けられている。具体的には、複数のビット線Bは、Y軸方向にそれぞれ延在すると共にX軸方向において互いに隣り合うように並んでいる。但し、複数のビット線Bは、複数のワード線Wと直接的に接しておらず、複数のワード線WとZ軸方向において離間して配置されている。なお、図1ではn本のビット線Bが配設された状態を例示しているが、複数のビット線Bの数は任意に設定可能である。但し、複数のワード線Wの数が複数のビット線Bの数よりも多いことが望ましい。各抵抗素子Rの抵抗値を読み出す際に、各抵抗素子Rの温度上昇を抑えるのに有利だからである。
複数の抵抗素子Rは、複数のワード線Wと複数のビット線Bとの複数の交差点にそれぞれ配置され、複数のワード線Wと各々接続される第1端部および複数のビット線Bと各々接続される第2端部をそれぞれ有している。具体的には、ワード線W1とビット線B1〜Bnとの各交差点に抵抗素子R(1,1)〜R(1,n)がそれぞれ配置され、ワード線W2とビット線B1〜Bnとの各交差点に、抵抗素子R(2,1)〜R(2,n)がそれぞれ配置され、ワード線Wmとビット線B1〜Bnとの各交差点に抵抗素子R(m,1)〜R(m,n)がそれぞれ配置されている。
選択部SELは、選択スイッチSW1と、選択スイッチSW2とを有している。選択スイッチSW1は、複数のワード線Wのうちの一の選択ワード線Wsを選択して配線L1と接続するようになっている。なお、図1では、選択スイッチSW1が選択ワード線Wsとしてワード線W2を選択し、それを配線L1と接続した状態を例示している。一方、選択スイッチSW2は、複数のビット線Bのうちの一の選択ビット線Bsを選択するようになっている。なお、図1では、選択スイッチSW2が選択ビット線Bsとしてビット線B2を選択し、それを配線L3と接続した状態を例示している。選択部SELにおける選択スイッチSW1および選択スイッチSW2の各動作は、制御部CTRLからの指令に基づいて実行されるようになっている。
差動アンプAMPは、正入力端子T1と負入力端子T2と出力端子T3とを含んでいる。正入力端子T1は、複数のビット線Bのうち選択スイッチSW2により選択された一のビット線Bが接続されるようになっている。負入力端子T2は、複数のビット線Bのうち選択スイッチSW2により選択されなかった非選択のビット線Bおよび複数のワード線Wのうち選択スイッチSW1により選択されなかった非選択のワード線Wの双方と配線L2を介して接続されるようになっている。出力端子T3は、配線L2を通じて負入力端子T2と接続されている。
接地端子GNDは、配線L3を介して正入力端子T1と接続されている。抵抗器RGは、配線L3上において接地端子GNDと正入力端子T1との間に設けられている。抵抗器RGは可変抵抗型の抵抗体であってもよいし、固定抵抗型の抵抗体であってもよい。
ビット線Bに沿ってY軸方向に並ぶ複数の抵抗素子Rに対し、各々の抵抗素子Rに対応した複数のワード線Wを介してセンス電流Cを順次供給するように電源Vを制御するようになっている。なお、電源Vは、抵抗素子アレイ回路1の内部に設けられていてもよいし、抵抗素子アレイ回路1の外部に設けられていてもよい。
この抵抗素子アレイ回路1では、例えば以下のようにして各抵抗素子Rにおける抵抗値を読み出すことができる。
以上説明したように、本実施の形態の抵抗素子アレイ回路1では、複数のビット線Bのうち選択部SELにより選択された一の選択ビット線が接続される正入力端子T1と、非選択ビット線および非選択ワード線の双方と接続される負入力端子T2と、その負入力端子T2と接続される出力端子T3とを含む差動アンプAMPを有するようにした。このため、差動アンプAMPにおける正入力端子T1、負入力端子T2および出力端子T3の電位が実質的に同一となる。よって、出力信号Sは、非選択ビット線および非選択ワード線における電位の影響を実質的に受けず、より正確な数値となる。
[抵抗素子アレイ回路ユニット2の全体構成例]
図3は、本発明の第2の実施の形態に係る抵抗素子アレイ回路ユニット2の全体構成例を模式的に表した概略図である。抵抗素子アレイ回路ユニット2は、複数の抵抗素子アレイ回路1(1A〜1D)を備えている。なお、図3では、4つの抵抗素子アレイ回路1A〜1Dを備える場合を例示しているが、本発明はこれに限定されない。また、抵抗素子アレイ回路1A〜1Dは、いずれも、上記第1の実施の形態で説明した抵抗素子アレイ回路1と実質的に同じ構成を有する。但し、抵抗素子アレイ回路ユニット2では、抵抗素子アレイ回路1A〜1Dには制御部CTRLが含まれておらず、抵抗素子アレイ回路1A〜1Dの全てに対し共通に制御部3が設けられている。
以上、いくつかの実施の形態を挙げて本開示を説明したが、本開示はこれらの実施の形態に限定されず、種々の変形が可能である。
Claims (7)
- 第1の方向にそれぞれ延在すると共に第2の方向において互いに隣り合うように並び、電源と接続される複数のワード線と、
前記第2の方向にそれぞれ延在すると共に前記第1の方向において互いに隣り合うように並ぶ複数のビット線と、
前記複数のワード線と前記複数のビット線との複数の交差点にそれぞれ配置され、前記複数のワード線および前記複数のビット線と各々接続された複数の抵抗素子と、
前記複数のワード線のうちの一の選択ワード線を選択すると共に前記複数のビット線のうちの一の選択ビット線を選択する選択部と、
前記複数のビット線のうち前記選択部により選択された前記一の選択ビット線が接続される正入力端子と、前記複数のビット線のうち前記選択部により選択されなかった非選択ビット線および前記複数のワード線のうち前記選択部により選択されなかった非選択ワード線の双方と接続される負入力端子と、前記負入力端子と接続される出力端子とを含む差動アンプと、
前記正入力端子と接続された接地端子と
を備えた
抵抗素子アレイ回路。 - 前記正入力端子と前記接地端子との間に抵抗器をさらに備えた
請求項1記載の抵抗素子アレイ回路。 - 前記一の選択ビット線に沿って前記第2の方向に並ぶ前記複数の抵抗素子に対し前記複数のワード線を介して順次電流を供給するように前記電源を制御する制御部をさらに備えた
請求項1または請求項2記載の抵抗素子アレイ回路。 - 前記複数のワード線の数は前記複数のビット線の数よりも多い
請求項1から請求項3のいずれか1項に記載の抵抗素子アレイ回路。 - 複数の抵抗素子アレイ回路と、
制御部と
を備え、
前記複数の抵抗素子アレイ回路は、それぞれ、
第1の方向にそれぞれ延在すると共に第2の方向において互いに隣り合うように並び、電源と接続される複数のワード線と、
前記第2の方向にそれぞれ延在すると共に前記第1の方向において互いに隣り合うように並ぶ複数のビット線と、
前記複数のワード線と前記複数のビット線との複数の交差点にそれぞれ配置され、前記複数のワード線および前記複数のビット線と各々接続された複数の抵抗素子と、
前記複数のワード線のうちの一の選択ワード線を選択すると共に前記複数のビット線のうちの一の選択ビット線を選択する選択部と、
前記複数のビット線のうち前記選択部により選択された前記一の選択ビット線が接続される正入力端子と、前記複数のビット線のうち前記選択部により選択されなかった非選択ビット線および前記複数のワード線のうち前記選択部により選択されなかった非選択ワード線の双方と接続される負入力端子と、前記負入力端子と接続される出力端子とを含む差動アンプと、
前記正入力端子と接続された接地端子と
を有し、
前記制御部は、前記一の選択ビット線に沿って前記第2の方向に並ぶ前記複数の抵抗素子に対し前記複数のワード線を介して順次電流を供給するように前記電源を制御する読み出し制御
を、前記複数の抵抗素子アレイ回路において並行して行う
抵抗素子アレイ回路ユニット。 - 前記制御部は、前記読み出し制御により前記複数の抵抗素子アレイ回路からそれぞれ読み出された複数の抵抗値データが保持される記憶部と、
前記記憶部に保持された前記複数の抵抗値データを順次出力する処理部と
を有する
請求項5記載の抵抗素子アレイ回路ユニット。 - 請求項1から請求項4のいずれか1項に記載の抵抗素子アレイ回路を備えた
赤外線センサ。
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