JP6796717B2 - 分岐ターゲットバッファの圧縮 - Google Patents
分岐ターゲットバッファの圧縮 Download PDFInfo
- Publication number
- JP6796717B2 JP6796717B2 JP2019532918A JP2019532918A JP6796717B2 JP 6796717 B2 JP6796717 B2 JP 6796717B2 JP 2019532918 A JP2019532918 A JP 2019532918A JP 2019532918 A JP2019532918 A JP 2019532918A JP 6796717 B2 JP6796717 B2 JP 6796717B2
- Authority
- JP
- Japan
- Prior art keywords
- branch
- target buffer
- branch target
- compressed
- uncompressed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000872 buffer Substances 0.000 title claims description 106
- 230000006835 compression Effects 0.000 title description 12
- 238000007906 compression Methods 0.000 title description 12
- 238000000034 method Methods 0.000 claims description 31
- 238000012545 processing Methods 0.000 claims description 8
- 230000008859 change Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 210000005100 blood-tumour barrier Anatomy 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 238000004422 calculation algorithm Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
- G06F9/3844—Speculative instruction execution using dynamic branch prediction, e.g. using branch history tables
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
- G06F9/3806—Instruction prefetching for branches, e.g. hedging, branch folding using address prediction, e.g. return stack, branch history buffer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/45—Caching of specific data in cache memory
- G06F2212/452—Instruction code
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
本願は、2016年8月30日に出願された米国特許出願第15/252,164号の利益を主張し、その内容は、完全に記載されているかのように、参照により本明細書に組み込まれる。
Claims (20)
- 分岐ターゲットバッファデータを操作する方法であって、
ルックアップタグを圧縮分岐ターゲットバッファ及び非圧縮分岐ターゲットバッファに提供することであって、前記非圧縮分岐ターゲットバッファは、2つ以上の分岐に関するデータを含むエントリを記憶するように構成されており、前記圧縮分岐ターゲットバッファは、単一の分岐のみに関するデータをそれぞれ含むエントリを記憶するように構成されている、ことと、
前記ルックアップタグに基づいて、前記圧縮分岐ターゲットバッファ及び前記非圧縮分岐ターゲットバッファの一方又は両方から分岐ターゲットバッファエントリを識別することと、
分岐を予測するために、前記分岐ターゲットバッファエントリに対応するデータを分岐予測ロジックに出力することと、を含む、
方法。 - 前記ルックアップタグは、分岐予測のために検査されたキャッシュラインのキャッシュラインアドレスに関連する値を含み、
前記非圧縮分岐ターゲットバッファは、同じキャッシュラインアドレスを共有する分岐に関するエントリを記憶するように構成されている、
請求項1の方法。 - 前記圧縮分岐ターゲットバッファは、1つ以上の属性が圧縮されているエントリを記憶するように構成されており、
前記非圧縮分岐ターゲットバッファは、属性が圧縮されていないエントリを記憶するように構成されている、
請求項1の方法。 - 前記非圧縮分岐ターゲットバッファのエントリは、第1属性フィールドに対する第1属性値を含み、
前記圧縮分岐ターゲットバッファのエントリは、前記第1属性フィールドに対する属性値を含まず、
前記圧縮分岐ターゲットバッファの全てのエントリは、前記第1属性フィールドに対して同じ値を有する、
請求項1の方法。 - 前記非圧縮分岐ターゲットバッファのエントリについての第1属性フィールドは、エントリがキャッシュライン内で最後に予測された分岐である分岐に関するデータを含むかどうかを示すラストインキャッシュラインフィールドを含み、
前記圧縮分岐ターゲットバッファの全てのエントリは、キャッシュライン内で最後に予測された分岐である分岐に関するデータを記憶するが、前記ラストインキャッシュラインフィールドを含まないように構成されている、
請求項1の方法。 - 前記分岐ターゲットバッファエントリを識別することは、
前記圧縮分岐ターゲットバッファ又は前記非圧縮分岐ターゲットバッファ内の複数の分岐ターゲットバッファエントリが前記ルックアップタグとタグを共有していることを検出することを含み、
前記方法は、出力のために、前記複数の分岐ターゲットバッファエントリのうち1つを選択することをさらに含む、
請求項1の方法。 - 前記1つ以上の分岐ターゲットバッファエントリのうち1つが選択される第1サイクルに続く処理サイクルにおいて、出力のために、前記複数の分岐ターゲットバッファエントリのうち第2分岐ターゲットバッファエントリを選択することをさらに含む、
請求項6の方法。 - 単一の分岐のみに関するデータをそれぞれ含むエントリを記憶するように構成された圧縮分岐ターゲットバッファと、
2つ以上の分岐に関するデータを含むエントリを記憶するように構成された非圧縮分岐ターゲットバッファと、を備え、
前記圧縮分岐ターゲットバッファ及び前記非圧縮分岐ターゲットバッファの両方は、
提供されたルックアップタグに基づいて、1つ以上の分岐ターゲットバッファエントリを識別することと、
分岐を予測するために、識別された前記1つ以上の分岐ターゲットバッファエントリに対応するデータを予測ロジックに出力することと、
を行うように構成されている、
分岐予測ユニット。 - 前記ルックアップタグは、分岐予測のために検査されたキャッシュラインのキャッシュラインアドレスに関連する値を含み、
前記非圧縮分岐ターゲットバッファは、同じキャッシュラインアドレスを共有する分岐に関するエントリを記憶するように構成されている、
請求項8の分岐予測ユニット。 - 前記圧縮分岐ターゲットバッファは、1つ以上の属性が圧縮されているエントリを記憶するように構成されており、
前記非圧縮分岐ターゲットバッファは、属性が圧縮されていないエントリを記憶するように構成されている、
請求項8の分岐予測ユニット。 - 前記非圧縮分岐ターゲットバッファのエントリは、第1属性フィールドに対する第1属性値を含み、
前記圧縮分岐ターゲットバッファのエントリは、前記第1属性フィールドに対する属性値を含まず、
前記圧縮分岐ターゲットバッファの全てのエントリは、前記第1属性フィールドに対して同じ値を有する、
請求項8の分岐予測ユニット。 - 前記非圧縮分岐ターゲットバッファのエントリについての第1属性フィールドは、エントリがキャッシュライン内で最後に予測された分岐である分岐に関するデータを含むかどうかを示すラストインキャッシュラインフィールドを含み、
前記圧縮分岐ターゲットバッファの全てのエントリは、キャッシュライン内で最後に予測された分岐である分岐に関するデータを記憶するが、前記ラストインキャッシュラインフィールドを含まないように構成されている、
請求項8の分岐予測ユニット。 - 前記圧縮分岐ターゲットバッファ及び前記非圧縮分岐ターゲットバッファは、前記圧縮分岐ターゲットバッファ又は前記非圧縮分岐ターゲットバッファ内の複数の分岐ターゲットバッファエントリが前記ルックアップタグとタグを共有していることを検出することによって、前記1つ以上の分岐ターゲットバッファエントリを識別することを行うように構成されており、
前記圧縮分岐ターゲットバッファ及び前記非圧縮分岐ターゲットバッファは、出力のために、前記複数の分岐ターゲットバッファエントリのうち1つを選択するように構成されている、
請求項8の分岐予測ユニット。 - 前記圧縮分岐ターゲットバッファ及び前記非圧縮分岐ターゲットバッファは、前記1つ以上の分岐ターゲットバッファエントリのうち1つが選択される第1サイクルに続く処理サイクルにおいて、出力のために、前記複数の分岐ターゲットバッファエントリのうち第2分岐ターゲットバッファエントリを選択することをさらに行うように構成されている、
請求項13の分岐予測ユニット。 - 分岐予測結果を出力するように構成された分岐予測ユニットと、
前記分岐予測結果に基づいて、実行するための命令を出力するように構成された命令フェッチユニットと、
前記命令フェッチユニットから出力された命令を実行するように構成された命令実行パイプラインと、を備え、
前記分岐予測ユニットは、
単一の分岐のみに関するデータをそれぞれ含むエントリを記憶するように構成された圧縮分岐ターゲットバッファと、
2つ以上の分岐に関するデータを含むエントリを記憶するように構成された非圧縮分岐ターゲットバッファと、を備え、
前記圧縮分岐ターゲットバッファ及び前記非圧縮分岐ターゲットバッファの両方は、
提供されたルックアップタグに基づいて、1つ以上の分岐ターゲットバッファエントリを識別することと、
分岐を予測するために、識別された前記1つ以上の分岐ターゲットバッファエントリに対応するデータを予測ロジックに出力することと、
を行うように構成されている、
プロセッサ。 - 前記ルックアップタグは、分岐予測のために検査されたキャッシュラインのキャッシュラインアドレスに関連する値を含み、
前記非圧縮分岐ターゲットバッファは、同じキャッシュラインアドレスを共有する分岐に関するエントリを記憶するように構成されている、
請求項15のプロセッサ。 - 前記圧縮分岐ターゲットバッファは、1つ以上の属性が圧縮されているエントリを記憶するように構成されており、
前記非圧縮分岐ターゲットバッファは、属性が圧縮されていないエントリを記憶するように構成されている、
請求項15のプロセッサ。 - 前記非圧縮分岐ターゲットバッファのエントリは、第1属性フィールドに対する第1属性値を含み、
前記圧縮分岐ターゲットバッファのエントリは、前記第1属性フィールドに対する属性値を含まず、
前記圧縮分岐ターゲットバッファの全てのエントリは、前記第1属性フィールドに対して同じ値を有する、
請求項15のプロセッサ。 - 前記非圧縮分岐ターゲットバッファのエントリについての第1属性フィールドは、エントリがキャッシュライン内で最後に予測された分岐である分岐に関するデータを含むかどうかを示すラストインキャッシュラインフィールドを含み、
前記圧縮分岐ターゲットバッファの全てのエントリは、キャッシュライン内で最後に予測された分岐である分岐に関するデータを記憶するが、前記ラストインキャッシュラインフィールドを含まないように構成されている、
請求項15のプロセッサ。 - 前記圧縮分岐ターゲットバッファ及び前記非圧縮分岐ターゲットバッファは、前記圧縮分岐ターゲットバッファ又は前記非圧縮分岐ターゲットバッファ内の複数の分岐ターゲットバッファエントリが前記ルックアップタグとタグを共有していることを検出することによって、前記1つ以上の分岐ターゲットバッファエントリを識別することを行うように構成されており、
前記圧縮分岐ターゲットバッファ及び前記非圧縮分岐ターゲットバッファは、出力のために、前記複数の分岐ターゲットバッファエントリのうち1つを選択するように構成されている、
請求項15のプロセッサ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/252,164 | 2016-08-30 | ||
US15/252,164 US10592248B2 (en) | 2016-08-30 | 2016-08-30 | Branch target buffer compression |
PCT/US2016/051527 WO2018044333A1 (en) | 2016-08-30 | 2016-09-13 | Branch target buffer compression |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019526873A JP2019526873A (ja) | 2019-09-19 |
JP6796717B2 true JP6796717B2 (ja) | 2020-12-09 |
Family
ID=61242686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019532918A Active JP6796717B2 (ja) | 2016-08-30 | 2016-09-13 | 分岐ターゲットバッファの圧縮 |
Country Status (6)
Country | Link |
---|---|
US (1) | US10592248B2 (ja) |
EP (1) | EP3507688B1 (ja) |
JP (1) | JP6796717B2 (ja) |
KR (1) | KR20190039290A (ja) |
CN (1) | CN109643237B (ja) |
WO (1) | WO2018044333A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7010683B2 (ja) * | 2017-12-08 | 2022-01-26 | キオクシア株式会社 | データ処理装置、メモリシステム及びデータ処理方法 |
US10732979B2 (en) * | 2018-06-18 | 2020-08-04 | Advanced Micro Devices, Inc. | Selectively performing ahead branch prediction based on types of branch instructions |
US11238155B2 (en) * | 2018-06-28 | 2022-02-01 | Intel Corporation | Microarchitectural mechanisms for the prevention of side-channel attacks |
US10713054B2 (en) * | 2018-07-09 | 2020-07-14 | Advanced Micro Devices, Inc. | Multiple-table branch target buffer |
WO2021108007A1 (en) * | 2020-05-30 | 2021-06-03 | Futurewei Technologies, Inc. | Apparatus and method for dual branch prediction |
US20220197662A1 (en) * | 2020-12-22 | 2022-06-23 | Niranjan Kumar Soundararajan | Accessing A Branch Target Buffer Based On Branch Instruction Information |
US12014182B2 (en) | 2021-08-20 | 2024-06-18 | International Business Machines Corporation | Variable formatting of branch target buffer |
US11915002B2 (en) * | 2022-06-24 | 2024-02-27 | Microsoft Technology Licensing, Llc | Providing extended branch target buffer (BTB) entries for storing trunk branch metadata and leaf branch metadata |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5574871A (en) | 1994-01-04 | 1996-11-12 | Intel Corporation | Method and apparatus for implementing a set-associative branch target buffer |
US5794028A (en) * | 1996-10-17 | 1998-08-11 | Advanced Micro Devices, Inc. | Shared branch prediction structure |
JPH10133874A (ja) | 1996-11-01 | 1998-05-22 | Mitsubishi Electric Corp | スーパスカラプロセッサ用分岐予測機構 |
US5805878A (en) | 1997-01-31 | 1998-09-08 | Intel Corporation | Method and apparatus for generating branch predictions for multiple branch instructions indexed by a single instruction pointer |
US6427192B1 (en) | 1998-09-21 | 2002-07-30 | Advanced Micro Devices, Inc. | Method and apparatus for caching victimized branch predictions |
US20020194462A1 (en) * | 2001-05-04 | 2002-12-19 | Ip First Llc | Apparatus and method for selecting one of multiple target addresses stored in a speculative branch target address cache per instruction cache line |
US7234045B2 (en) * | 2001-07-03 | 2007-06-19 | Ip-First, Llc | Apparatus and method for handling BTAC branches that wrap across instruction cache lines |
US7203824B2 (en) * | 2001-07-03 | 2007-04-10 | Ip-First, Llc | Apparatus and method for handling BTAC branches that wrap across instruction cache lines |
US7152154B2 (en) * | 2003-01-16 | 2006-12-19 | Ip-First, Llc. | Apparatus and method for invalidation of redundant branch target address cache entries |
US7124287B2 (en) * | 2003-05-12 | 2006-10-17 | International Business Machines Corporation | Dynamically adaptive associativity of a branch target buffer (BTB) |
US7752426B2 (en) * | 2004-08-30 | 2010-07-06 | Texas Instruments Incorporated | Processes, circuits, devices, and systems for branch prediction and other processor improvements |
US20060218385A1 (en) * | 2005-03-23 | 2006-09-28 | Smith Rodney W | Branch target address cache storing two or more branch target addresses per index |
US7707396B2 (en) * | 2006-11-17 | 2010-04-27 | International Business Machines Corporation | Data processing system, processor and method of data processing having improved branch target address cache |
JP5145809B2 (ja) * | 2007-07-31 | 2013-02-20 | 日本電気株式会社 | 分岐予測装置、ハイブリッド分岐予測装置、プロセッサ、分岐予測方法、及び分岐予測制御プログラム |
US7873819B2 (en) * | 2008-01-03 | 2011-01-18 | Freescale Semiconductor, Inc. | Branch target buffer addressing in a data processor |
US8458447B2 (en) * | 2011-06-17 | 2013-06-04 | Freescale Semiconductor, Inc. | Branch target buffer addressing in a data processor |
JP2013214832A (ja) * | 2012-03-30 | 2013-10-17 | Fujitsu Ltd | 圧縮及び伸長システム、圧縮装置、伸長装置、圧縮及び伸長方法、圧縮プログラム及び伸長プログラム |
US9235419B2 (en) | 2012-06-11 | 2016-01-12 | International Business Machines Corporation | Branch target buffer preload table |
US9372696B2 (en) * | 2013-10-18 | 2016-06-21 | Via Technologies, Inc. | Microprocessor with compressed and uncompressed microcode memories |
US9996358B2 (en) * | 2015-09-30 | 2018-06-12 | Ecole Polytechnique Federale De Lausanne | Unified prefetching into instruction cache and branch target buffer |
CN105867880B (zh) * | 2016-04-01 | 2018-12-04 | 中国科学院计算技术研究所 | 一种面向间接跳转分支预测的分支目标缓冲器及设计方法 |
-
2016
- 2016-08-30 US US15/252,164 patent/US10592248B2/en active Active
- 2016-09-13 EP EP16915404.4A patent/EP3507688B1/en active Active
- 2016-09-13 KR KR1020197007765A patent/KR20190039290A/ko active IP Right Grant
- 2016-09-13 JP JP2019532918A patent/JP6796717B2/ja active Active
- 2016-09-13 WO PCT/US2016/051527 patent/WO2018044333A1/en unknown
- 2016-09-13 CN CN201680088628.9A patent/CN109643237B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
EP3507688A1 (en) | 2019-07-10 |
CN109643237B (zh) | 2023-11-03 |
KR20190039290A (ko) | 2019-04-10 |
US10592248B2 (en) | 2020-03-17 |
EP3507688B1 (en) | 2021-07-14 |
WO2018044333A1 (en) | 2018-03-08 |
CN109643237A (zh) | 2019-04-16 |
US20180060073A1 (en) | 2018-03-01 |
EP3507688A4 (en) | 2020-04-22 |
JP2019526873A (ja) | 2019-09-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6796717B2 (ja) | 分岐ターゲットバッファの圧縮 | |
US7685410B2 (en) | Redirect recovery cache that receives branch misprediction redirects and caches instructions to be dispatched in response to the redirects | |
CN110069285B (zh) | 一种检测分支预测的方法及处理器 | |
US7376817B2 (en) | Partial load/store forward prediction | |
JP5313279B2 (ja) | 非アラインドメモリアクセス予測 | |
US7478228B2 (en) | Apparatus for generating return address predictions for implicit and explicit subroutine calls | |
US9201654B2 (en) | Processor and data processing method incorporating an instruction pipeline with conditional branch direction prediction for fast access to branch target instructions | |
US9323529B2 (en) | Reducing register read ports for register pairs | |
KR101081674B1 (ko) | 워킹 글로벌 히스토리 레지스터를 이용하기 위한 시스템 및 방법 | |
US11620224B2 (en) | Instruction cache prefetch throttle | |
JP2009536770A (ja) | ブロックに基づく分岐先アドレスキャッシュ | |
US11163577B2 (en) | Selectively supporting static branch prediction settings only in association with processor-designated types of instructions | |
US11579884B2 (en) | Instruction address translation and caching for primary and alternate branch prediction paths | |
GB2577051A (en) | Branch prediction circuitry | |
CN110806900B (zh) | 一种访存指令处理方法及处理器 | |
US20140250289A1 (en) | Branch Target Buffer With Efficient Return Prediction Capability | |
US9323532B2 (en) | Predicting register pairs | |
JP4728877B2 (ja) | マイクロプロセッサおよびパイプライン制御方法 | |
US9298459B2 (en) | Managing register pairing | |
JPWO2012132214A1 (ja) | プロセッサ及びその命令処理方法 | |
CN117130666A (zh) | 配置方法、分支预测器、指令识别器和电子设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190829 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20201013 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20201027 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20201116 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6796717 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |