JP6796311B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関する。

基板の厚さ方向に主電流が走行する縦型パワーデバイス（半導体装置）においては、導通時の損失の低減や高速動作のため、電流の導通距離、すなわちデバイスウェハ（半導体基板）を薄く加工することが求められる。一方で、所望の耐圧の仕様に対する最大電界強度及び空乏層の延伸距離の要請から、デバイスウェハの最小厚さが決定される。

空乏層の延伸距離を抑制するために、デバイスウェハのドリフト層中には、バッファ層等が用いられることもあり、バッファ層を用いればさらにウェハを薄くすることが可能となる。また半導体材料をシリコン（Ｓｉ）から、炭化珪素（ＳｉＣ）、特に４Ｈ−ＳｉＣに変えることで、最大電界強度は１０倍程度高まる。従ってＳｉＣに必要なウェハ厚さは、Ｓｉの１／１０でよい。ただし、Ｓｉの場合には６０μｍ程度以下に薄くなると曲げやすいウェハを実現できるが、ＳｉＣの場合、ウェハが薄くなると、機械的強度の不足が顕著になり、破損や応力による反りの影響が大きくなる。

これらの問題を回避する方法としては、薄化した基板を支持する構造を用いた技術があり、例えば、ウェハの外周をリブ状に残し、リブ以外を削ることで薄く加工する技術がある。またウェハのおもて面に接着剤を用いて支持基板を貼り付け、裏面側を削ることで破損等を回避し、薄く加工する技術もある。ウェハのおもて面と支持基板との貼り付けにおいては、接着剤の他にも表面活性化法などの接合技術を用いることができる。

しかしながら、ＳｉＣはＳｉよりも硬い材料であり、薄化の加工が非常に難しく手間がかかる。また薄化加工による残留応力が、ウェハの反りや破損を引き起こし易い。このため、ＳｉＣでは残留応力除去の研磨加工などを別途行う必要がある。またウェハが薄くなることに伴って、電極等の構成部材の形成によって生じる応力変形の影響が無視できなくなる。こうした応力変形は、ある程度の厚さ以下でのデバイス形成時に生じ、不可避である。そのため外周をリブ状に残す技術では、Ｓｉの場合には適用可能であるが、ＳｉＣの場合には薄化したウェハを十分に支持しきれず、割れ等が発生してしまう。

またＳｉＣにおいては、オーミック電極の形成には１０００℃程度の高温処理が必要であり、ドーパントの活性化には１６００℃〜１７００℃の高温処理が必要である。そのため、支持基板を貼り付ける技術の場合、接着剤として、たとえ耐熱温度の高いポリイミド材料を用いた樹脂接着剤等を用いたとしても、ＳｉＣウェハと支持基板との間の接着剤が高温処理に耐えることができない。
また接着剤や表面活性化法により基板同士を貼り付けると、一般に、非常に強固に接合状態が形成されるため、再度剥離することはない。また剥離による接合面の荒れといった問題も生じる。

ＳｉＣ基板に支持基板を接合する技術としては、例えば単結晶ＳｉＣ基板又は多結晶ＳｉＣ基板の支持基板を用意し、単結晶ＳｉＣ基板のデバイスウェハと直接接合させる技術が開示されている（特許文献１参照）。また支持基板を可及的に容易に剥離する方法として、第１の基板と第２の基板とを、エッチング速度の速い介在層を介して接合する技術が開示されている（特許文献２参照）。

しかし特許文献１の方法では、接合後の剥離についての問題が十分に考慮されていない。また特許文献２の方法は、介在層として酸化ケイ素（ＳｉＯ_２）を用いているため、融点が低いＳｉ基板においては有効であるが、ＳｉＣの１６００℃程度の活性化アニール等には耐えられないという問題がある。

特許第５０５３８５５号公報 特開２００２−２９９５８９号公報

本発明は上記した問題に着目して為されたものであって、ＳｉＣを主材料とする半導体基板の薄片化加工が容易で、良好な特性のＳｉＣ半導体装置を実現可能な半導体装置の製造方法を提供することを目的とする。

上記課題を解決するために、本発明に係る半導体装置の製造方法のある態様は、（ａ）炭化ケイ素を主成分とする単結晶ウェハの下面に、第１の支持体を接合する工程と、（ｂ）第１の支持体と反対側に定義される、単結晶ウェハの上面側を薄化する工程と、（ｃ）単結晶ウェハの上面側にデバイス構造を構築しデバイスウェハとする工程と、（ｄ）第１の支持体とデバイスウェハとを接合した界面の領域を酸化して分離酸化膜を形成する工程と、（ｅ）分離酸化膜を除去することにより、残った第１の支持体とデバイスウェハとを分離する工程と、を含むことを要旨とする。

従って本発明に係る半導体装置の製造方法によれば、ＳｉＣを主材料とする半導体基板の薄片化加工が容易で、良好な特性のＳｉＣ半導体装置を実現可能な半導体装置の製造方法を提供できる。

第１の実施の形態に係る半導体装置の製造方法に用いる支持体の概略を模式的に説明する鳥瞰図（斜視図）である。 図１に示した支持体の製造方法を、図２（ａ）→図２（ｂ）の順に模式的に説明する工程断面図である。 第１の実施の形態に係る半導体装置の製造方法を、図３（ａ）→図３（ｂ）→図３（ｃ）→図３（ｄ）の順に模式的に説明する工程断面図である（その１）。 第１の実施の形態に係る半導体装置の製造方法を、図４（ａ）→図４（ｂ）→図４（ｃ）→図４（ｄ）→図４（ｅ）→図４（ｆ）の順に模式的に説明する工程断面図である（その２）。 第１の実施の形態に係る半導体装置の製造方法に用いる支持体の第１変形例の概略を模式的に説明する断面図である。 第１の実施の形態に係る半導体装置の製造方法に用いる支持体の第２変形例の概略を模式的に説明する上面図である。 図６中のＡ部分の拡大図である。 第１の実施の形態に係る半導体装置の製造方法に用いる支持体の第３変形例の概略を模式的に説明する上面図である。 図８中のＢ−Ｂ線方向から見た断面図である。 第１の実施の形態に係る半導体装置の製造方法に用いる支持体の第４変形例の概略を模式的に説明する上面図である。 第１の実施の形態に係る半導体装置の製造方法に用いる支持体の第５変形例の概略を模式的に説明する断面図である。 第１の実施の形態に係る半導体装置の製造方法に用いる支持体の第６変形例の概略を模式的に説明する断面図である。 第２の実施の形態に係る半導体装置の製造方法を、図１３（ａ）→図１３（ｂ）→図１３（ｃ）→図１３（ｄ）→図１３（ｅ）の順に模式的に説明する工程断面図である（その１）。 第２の実施の形態に係る半導体装置の製造方法を、図１４（ａ）→図１４（ｂ）→図１４（ｃ）→図１４（ｄ）→図１４（ｅ）→図１４（ｆ）の順に模式的に説明する工程断面図である（その２）。 第３の実施の形態に係る半導体装置の製造方法を、図１５（ａ）→図１５（ｂ）→図１５（ｃ）の順に模式的に説明する工程断面図である（その１）。 第３の実施の形態に係る半導体装置の製造方法を、図１６（ａ）→図１６（ｂ）→図１６（ｃ）→図１６（ｄ）の順に模式的に説明する工程断面図である（その２）。 第３の実施の形態に係る半導体装置の製造方法に用いる支持体と半導体装置の第７変形例の概略を模式的に説明する断面図である。

以下に本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。また本明細書及び添付図面においては、ｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。またｎ^＋とｎ^＋のように同じ表記であっても、必ずしも同じ不純物濃度であることが示されている訳ではない。

＜第１の実施の形態＞
第１の実施の形態に係る半導体装置の製造方法として、ＳｉＣを主材料とするＰｉＮダイオードを製造する場合を例として以下に説明する。尚、本発明は、以下の実施の形態の説明に縛られることなく、例えばショットキーバリアダイオード（ＳＢＤ）、ＭＩＳＦＥＴやＭＩＳＳＩＴ等の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）、或いは絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等にも適用できる。また導電型の極性を反対に変えても成立することはいうまでもない。

（第１の支持体）
まず第１の実施の形態に係る半導体装置の製造方法に用いる第１の支持体を説明する。第１の支持体１０はＳｉＣの半導体基板からなり、図１に示すように、ほぼ円柱状の基部１１と、この基部１１の上面に設けられた複数の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…とを備える。

第１の支持体１０しては、多結晶ＳｉＣ基板、或いは３ｃ、４Ｈ、６Ｈ等のポリタイプの結晶構造を備えたＳｉＣ基板を採用できる。多結晶のＳｉＣのグレインサイズは、例えば５０μｍ程度以下である。

図１に例示した複数の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…は、いずれもほぼ同じ形状であり、基部１１の上に島（メサ）構造をなして設けられている。凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の上面には単結晶ウェハが載置される。隣り合う複数の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…間には、溝部が形成される。この溝部は第１の支持体１０の外周部まで連通し、第１の支持体１０と単結晶ウェハとの接合後に行われる酸化処理の際に第１の支持体１０が配置される雰囲気中の酸素が、この溝部を介して複数の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…のすべてに接触するように酸化処理が進められる。すなわち溝部は、酸化性の気体が導入され通過する経路である酸化雰囲気通過路をなす。

図１中には、ほぼ角柱状の複数の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…が、平面パターンで、等間隔で格子窓状に配置され、隣り合う凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…に挟まれた溝部が格子状に表れる場合が例示されている。

第１の支持体１０の製造方法としては、まず図２（ａ）に示すように、ベースとなるＳｉＣ基板１０_ｓｕｂの少なくとも一方の面（図２（ａ）中の上面）を、必要に応じて化学的機械研磨（ＣＭＰ）等の研磨加工により平坦化する。或いは、予め一方の面が平坦化されたＳｉＣ基板１０_ｓｕｂを市場より購入して用意してもよい。

この平坦化された領域は、図２（ｂ）に示すように、凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の上面をなす。凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の上面と単結晶ウェハの下面との接合強度を確保するため、ＳｉＣ基板１０_ｓｕｂの平坦度は算術平均粗さＲａで１ｎｍ以下が望ましく、０．５ｎｍ以下であれば更に望ましい。研磨等により平坦化がなされた場合は、その後、所定の洗浄処理を行い、平坦化加工によって生じた残渣やダメージを除去する。

次に、平坦化されたＳｉＣ基板１０_ｓｕｂの上面上に、フォトリソグラフィ技術を用いてフォトレジスト膜等による所望のエッチングマスクを形成する。そしてエッチングマスクを用いた選択エッチング技術で、凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…に挟まれた溝部をエッチングして形成する。溝部のエッチング技術としては、反応性イオンエッチング（ＲＩＥ）、熱エッチング、ウェットエッチング、イオンミリング等を適宜採用できる。

ＲＩＥの場合、ガスとしては、例えば六フッ化硫黄（ＳＦ_６）、四フッ化炭素（ＣＦ_４）、三フッ化窒素（ＮＦ_３）,五フッ化リン（ＰＦ_５）、三フッ化ホウ素（ＢＦ_３）、三フッ化メタン（ＣＨＦ_３）、塩素（Ｃｌ_２）、塩化ケイ素（ＳｉＣｌ_４）、一臭化ヨウ素（ＩＢｒ）、三塩化リン（ＰＣｌ_３）等のそれぞれに酸素（Ｏ_２）を添加して、或いはそれぞれを単独で使用できる。

熱エッチングの場合、ガスとしては、水素（Ｈ_２）、Ｃｌ_２及びＯ_２、三フッ化塩素（ＣｌＦ_３）等を使用できる。ウェットエッチングの場合、例えば５００℃程度の水酸化カリウム（ＫＯＨ）水溶液等を使用できる。

図２（ｂ）中に示した凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の最下部から最上部までの鉛直方向に沿って測った高さｈは、後述する単結晶ウェハとの接合後に行われる酸化処理において、必要な酸化性の気体が導入されて、凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の最下部から最上部までの領域がすべて酸化されるように設定される。酸化雰囲気通過路としての高さｈは、酸化条件によるが、具体的には、例えば１μｍ程度の値が採用できる。

凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の立方体の一辺に相当する、凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の並列方向に沿って測った幅ｗも、凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の並列方向の領域が、酸化処理によってすべて酸化されるように考慮して設定されている。凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の幅ｗは、具体的には例えば０．１μｍ程度以上３μｍ程度以下が望ましく、０．５μｍ程度以上１μｍ程度以下であれば更に望ましい。

凸部の幅ｗが０．３μｍ未満の場合、単結晶ウェハ（デバイス基板）との接合強度が低くなり、凸部の幅ｗが３μｍを超える場合、酸化及び除去の処理が困難になる。また隣り合う凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…間の溝部の幅ｐも、凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の幅ｗと同様に、０．１μｍ程度以上３μｍ程度以下が望ましい。

（半導体装置の製造方法）
次に、この第１の支持体１０を用いた第１の実施の形態に係る半導体装置の製造方法を説明する。まず、第１の支持体１０とほぼ同一半径の円板状をなし、一方の面が平坦化されたｎ型の４Ｈ−ＳｉＣの単結晶ウェハ１_ｓｕｂを用意する。単結晶ウェハ１_ｓｕｂの平坦化された一方の面は、図３（ａ）に示すように、単結晶ウェハ１_ｓｕｂの下面となる。

単結晶ウェハ１_ｓｕｂの下面には第１の支持体１０の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の上面が接触する。凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の上面と単結晶ウェハ１_ｓｕｂの下面との接合強度を確保するため、単結晶ウェハ１_ｓｕｂの平坦度は算術平均粗さＲａで１ｎｍ以下が望ましく、０．５ｎｍ以下であれば更に望ましい。その後、所定の洗浄処理を行い、研磨等により平坦化がなされた場合は、平坦化加工によって生じた残渣やダメージをウェットエッチング等により除去しておくのが好ましい。

次に図３（ａ）に示すように、第１の支持体１０の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の上面と単結晶ウェハ１_ｓｕｂの下面とを接合する。この接合には、表面活性化接合 （Surface Activated Bonding:ＳＡＢ)法等による直接接合法を採用できる。直接接合法では、第１の支持体１０及び単結晶ウェハ１_ｓｕｂを同じ超高真空チャンバー内に配置し、加速したアルゴン（Ａｒ）等の原子を用いた、原子ビーム或いはイオンビームを照射して、アモルファス接合層を形成する処理を行うことができる。具体的には、接合面となる第１の支持体１０の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の上面及び単結晶ウェハ１_ｓｕｂの下面にそれぞれＡｒ原子ビームの照射を行う。

Ａｒ原子ビームの照射後直ちに第１の支持体１０及び単結晶ウェハ１_ｓｕｂを、それぞれアモルファス接合層が形成された接合面を互いに接触させて直接接合することにより接合状態を形成する。直接接合後の第１の支持体１０及び単結晶ウェハ１_ｓｕｂの間には、数ｎｍ程度の厚みのアモルファス接合層が形成される。アモルファス接合層は、Ｓｉ、炭素（Ｃ）、及び吸着したＡｒからなる原子配列に長距離秩序がない固体層である。

次に図３（ｂ）に示すように、直接接合した単結晶ウェハ１_ｓｕｂの、直接接合面とは反対側の面（図３（ｂ）中の上面）に対して、薄片化加工を行い、所望の厚さの単結晶ウェハ１_ｓｕｂを残す。以降、薄片化加工された単結晶ウェハ１_ｓｕｂをエピタキシャル成長用ウェハ１と呼ぶ。４Ｈ−ＳｉＣのエピタキシャル成長用ウェハ１は、例えば１５μｍ程度の厚さである。薄片化には、イオン照射によるスマートカット、研削、研磨等の公知技術を採用できる。ＣＭＰ等により薄片化がなされた場合は、薄片化加工によって生じた残渣やダメージをウェットエッチング等により除去しておくのが好ましい。

次に図３（ｃ）に示すように、薄片化した４Ｈ−ＳｉＣのエピタキシャル成長用ウェハ１に対して、酸溶液等を用いてウェット洗浄等をした後、低濃度のｎ型（ｎ⁻）のＳｉＣのエピタキシャル成長を行い、所望の厚さのエピタキシャル成長層２を形成する。例えば半導体デバイスの耐圧が１２００Ｖの場合、エピタキシャル成長層２の厚さは１５μｍ程度に形成する。

次にエピタキシャル成長層２の上に、ＣＶＤ法等により例えばＳｉＯ_２の薄膜を堆積する。そしてＳｉＯ_２の薄膜の上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜のエッチングマスクとなるパターンを形成し、エッチングマスクを利用してＳｉＯ_２の薄膜を選択エッチングしてパターニングを行い、フォトレジスト膜を除去する。パターニングされたＳｉＯ_２の薄膜をイオン注入用マスクとして用い、室温〜５００℃程度の雰囲気中にエピタキシャル成長用ウェハ１を配置して、エピタキシャル成長層２の上部に、アルミニウム（Ａｌ）のイオンを注入する。その後、ＳｉＯ_２の薄膜を除去する。所望のデバイスによっては、前述の工程と同様の方法を繰り返し用いることで、さらなるエピタキシャル成長層、イオン注入層を形成してもよい。

次にエピタキシャル成長用ウェハ１に対して１６００℃程度の高温の活性化アニールを施すことで、図３（ｄ）に示すような複数のｐ型の半導体層３ａ〜３ｄが所望の設計仕様に応じて４Ｈ−ＳｉＣのデバイス上部に形成される。以降、この複数のｐ型の半導体層３ａ〜３ｄが形成されたエピタキシャル成長用ウェハ１及び２をデバイスウェハ１００と呼ぶ。

尚、デバイスウェハ１００の表面からＳｉが離脱することを防ぐため、活性化アニール前に予め、デバイスウェハ１００の表面に、例えば炭素（Ｃ）等の薄膜を２０ｎｍ程度成膜し、活性化アニール後にアッシング等の処理により除去してもよい。

活性化アニール後、図３（ｅ）に示すように、ＣＶＤ法等によりＳｉＯ_２の薄膜等の層間絶縁膜１４を堆積し、さらに層間絶縁膜１４の上にバリア層１５としてＳｉＮ薄膜を形成する。

次に図４（ａ）に示すように、例えば熱酸化法により、第１の支持体１０及びデバイスウェハ１００の表面を酸化して第１の支持体１０とデバイスウェハ１００との界面に分離酸化膜１８の層を形成する。尚、図４（ａ）中に例示した酸化後の溝部の断面の矩形と図３中に例示した酸化前の溝部の断面の矩形とは、ほぼ同じ寸法で描かれているが、実際には、酸化による肥厚のため、酸化後の溝部の矩形の方が小さくなる。

ここで多結晶のＳｉＣの酸化レートは、例えば１２００℃程度の大気中でのウェット酸化の場合、約２００〜３００ｎｍ／ｈである。一方、単結晶のＳｉＣの酸化レートは、例えば６Ｈ−ＳｉＣの場合、１１５０℃程度のサーマルウェット酸化の場合、（０００１）面で約２０ｎｍ／ｈ、（１１−２０）面で約１２０ｎｍ／ｈである。

そのため、多結晶のＳｉＣが単結晶のＳｉＣと比較して酸化レートが非常に早いことを利用して、例えばウェット酸化を行うことにより、第１の支持体１０の選択的な酸化を行うことができる。酸化される領域は、第１の支持体１０とデバイスウェハ１００との接合界面近傍、凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…全体並びに第１の支持体１０の基部１１の側面である。凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…に挟まれた溝部が、酸化雰囲気通過路として機能して、酸化性の気体が導入されるので、第１の支持体１０とデバイスウェハ１００との接合界面に位置する凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の側面が有効に酸化される。

また複数の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…により微細な溝構造が形成され、第１の支持体１０の上部における酸化の表面積が増大されている。そのため酸化の際、第１の支持体１０の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の側面だけでなく、全体をより効率的に酸化して、デバイスウェハ１００に対して選択的に酸化することができる。このとき第１の支持体１０の複数の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…のすべてが酸化されるような深さで分離酸化膜１８の層が形成されることが望ましいが、少なくとも０．５μｍ程度以上の酸化深さで酸化され、実効的な分離酸化膜１８として機能できることが望ましい。

次に図４（ｂ）に示すように、層間絶縁膜１４とバリア層１５の上にフォトレジスト膜を塗布し、フォトリソグラフィ技術とＲＩＥ法等を用いて層間絶縁膜１４及びバリア層１５を選択エッチングして、複数の半導体層３ａ〜３ｄの上面の一部が露出するコンタクトホールを層間絶縁膜１４に開口した後、フォトレジスト膜を除去する。さらに、コンタクトホールが開口された層間絶縁膜１４及びバリア層１５の上の全面に、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属からなる金属薄膜を、スパッタリング法、真空蒸着法、ＣＶＤ法等で堆積する。そして高融点金属の金属薄膜の上にフォトレジスト膜を塗布し、フォトリソグラフィ技術とＲＩＥ法等を用いて金属薄膜を選択エッチングする。その後、熱処理を施すことにより、複数の半導体層３ａ〜３ｄの上部に高融点金属のシリサイドからなるオーミックコンタクト領域のパターン６ａ〜６ｄが形成されたＰｉＮダイオード構造の主要部を形成する。

次に図４（ｃ）に示すように、デバイスウェハ１００の上面側に、接着層４を介してデバイスウェハ１００とほぼ同一半径の円板状をなす第２の支持体５を接合する。第２の支持体５としては、例えばＳｉＣやＳｉ等の材料を用いることができる。接着層４としては、樹脂等の公知の接着剤を用いて形成できる。

次に図４（ｄ）に示すように、例えばフッ酸（ＨＦ）により、第１の支持体１０とデバイスウェハ１００との接合界面近傍、凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…全体並びに第１の支持体１０の基部１１の側面の分離酸化膜１８を除去し、デバイスウェハ１００から第１の支持体１０ｒを分離する。このとき、デバイス表面に形成した層間絶縁膜１４は、ＳｉＮからなるバリア層１５及び接着層４により保護される。

次に図４（ｅ）に示すように、デバイス構造の裏面側となる、分離したデバイスウェハ１００の下面に窒素（Ｎ）イオンを注入し、低温プロセスとして適切な温度のアニールを施して、デバイスウェハ１００よりも高濃度のｎ^＋型の裏面コンタクト層７を形成する。さらにＮｉ層を成膜して、低温プロセスとして適切な温度のアニールを施して裏面電極層８を形成する。以降、この裏面電極層８まで形成されたデバイスウェハ１００をデバイスウェハ１０１と呼ぶ。尚、この「低温プロセス」とは、デバイスウェハ１００のおもて面側のデバイス構造の上に接合された第２の支持体５との接合を損なわないように、例えば局所加熱を使う等、接着層４の接着剤が分解しないようなプロセス温度において行うプロセスのことを指す。

次に図４（ｆ）に示すように、裏面構造形成プロセスが完了した後、第２の支持体５をデバイスウェハ１０１から取り外す。さらに表面に電極を形成することによりデバイスウェハを得て、第１の実施の形態に係る半導体装置の製造方法が完了する。

第１の実施の形態に係る半導体装置の製造方法によれば、ＳｉＣの単結晶ウェハ１_ｓｕｂの下面に多結晶構造のＳｉＣの第１の支持体１０を直接接合し、単結晶ウェハ１_ｓｕｂを薄片化加工したエピタキシャル成長用ウェハ１の上面にデバイス構造を構築する。第１の支持体１０として、直接接合の接合界面に形成される直接接合層も含んで、高温に耐えられる材料である多結晶ＳｉＣ等が採用されているので、例えばＳｉＯ_２膜では溶解するような１５００℃程度〜１６００℃程度の高温エピタキシャル成長を行う場合であっても、接合状態を保持してエピタキシャル成長用ウェハ１を堅固に支持できる。また１６００℃程度以上の高温の活性化アニールを行う場合であっても同様に、接合状態を保持してエピタキシャル成長用ウェハ１を堅固に支持できる。

また第１の実施の形態に係る半導体装置の製造方法によれば、第１の支持体１０と単結晶ウェハ１_ｓｕｂとの接合に、樹脂接着剤や耐熱性の低い材料を用いる必要がないため、高温の活性化アニールにより接合が損なわれることがない。

また第１の実施の形態に係る半導体装置の製造方法によれば、第１の支持体１０が多結晶ＳｉＣであることで様々なグレインサイズの粒子を含んでいるため、単結晶ウェハ１_ｓｕｂの下面の結晶方位に関わらず、単結晶ウェハ１_ｓｕｂとの接合性を高めることができる。

また第１の実施の形態に係る半導体装置の製造方法によれば、エピタキシャル成長層２の上面に第２の支持体５を接合することによりエピタキシャル成長用ウェハ１や、エピタキシャル成長用ウェハ１の上に成長したエピタキシャル成長層２の強度を向上させ、その後、デバイスウェハ１００から第１の支持体１０を除去する。よって、厚さが薄くなると機械的強度の不足が顕著になるＳｉＣ基板からなるエピタキシャル成長用ウェハ１や、エピタキシャル成長用ウェハ１の上に成長したエピタキシャル成長層２の損傷を防止できる。尚、エピタキシャル成長用ウェハ１やエピタキシャル成長層２の強度が適切に確保されていれば、第２の支持体５は必須ではない。

また第１の実施の形態に係る半導体装置の製造方法によれば、デバイス構造構築後、第１の支持体１０のデバイスウェハ１００と接合した側の領域を選択的に酸化させて分離酸化膜１８を形成し、この分離酸化膜１８を除去することにより、残った第１の支持体１０ｒとデバイスウェハ１００を分離する。よって、ＳｉＣならではの高温プロセス及び困難な薄片化加工プロセスの実行と、プロセス後の第１の支持体１０及びデバイスウェハ１００の分離とを、容易に両立して実現することができ、良好な特性を備えたＳｉＣ半導体装置を提供できる。

（第１変形例）
第１の支持体の凸部としては、図１及び図２に示したような凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…に限定されず、例えば図５に示した第１の支持体１０ａのように、断面が台形状に表れる凸部…１２ａ_ｉ-１，１２ａ_ｉ，１２ａ_ｉ+１…であってもよい。図５中には、等脚台形状の凸部…１２ａ_ｉ-１，１２ａ_ｉ，１２ａ_ｉ+１…と、この凸部…１２ａ_ｉ-１，１２ａ_ｉ，１２ａ_ｉ+１…に挟まれた逆等脚台形状の溝部とが例示されている。図５に示した第１の支持体１０ａの溝部も、図２に示した第１の支持体１０の溝部と同様に、酸化性の気体が導入される通路となる酸化雰囲気通過路を構成する。

図５中には、凸部…１２ａ_ｉ-１，１２ａ_ｉ，１２ａ_ｉ+１…の台形の上底の幅ｗａの方が下底の幅ｗｂよりも短く、溝部の逆台形の上底の幅ｗ１の方が下底の幅ｗ２よりも長い場合が例示されている。このように凸部…１２ａ_ｉ-１，１２ａ_ｉ，１２ａ_ｉ+１…の断面形状が台形状であっても、凸部…１２ａ_ｉ-１，１２ａ_ｉ，１２ａ_ｉ+１…の上面に単結晶ウェハ１_ｓｕｂを接合して支持し、溝部が第１の支持体１０ａの外部の雰囲気と連通して、選択的な酸化領域が形成されるように制御できる。

（第２変形例）
また例えば図６及び図７に示すように、第１の支持体１０ｂを上面から見た平面パターンでストライプ状に表れるように、凸部…１２ｂ_ｉ-１，１２ｂ_ｉ，１２ｂ_ｉ+１…を構成してもよい。第１の支持体１０ｂは、直線状に延びる凸部…１２ｂ_ｉ-１，１２ｂ_ｉ，１２ｂ_ｉ+１…と、この凸部…１２ｂ_ｉ-１，１２ｂ_ｉ，１２ｂ_ｉ+１…に挟まれた直線状に延びる溝部とが例示されている。

図６及び図７に示した第１の支持体１０ｂの溝部も、図２に示した第１の支持体１０の溝部と同様に、酸化性の気体が導入される通路となる酸化雰囲気通過路を構成する。このようにそれぞれが直線状に延びる凸部…１２ｂ_ｉ-１，１２ｂ_ｉ，１２ｂ_ｉ+１…であっても、単結晶ウェハ１_ｓｕｂと接合する上面を有し、溝部が第１の支持体１０ｂの外部の雰囲気と連通して、選択的な酸化領域が形成されるように制御できる。

（第３変形例）
また図８に示すように、上面が平坦な第１の支持体１０ｃを構成してもよい。第１の支持体１０ｃは、図９に示すように、上面から一定の距離（厚みｔ）の領域を隔てて設けられ、上面に沿ってそれぞれが同じ方向に間隔を空けて延びる複数の孔部…１３_ｉ-１，１３_ｉ，１３_ｉ+１…を備える。複数の孔部…１３_ｉ-１，１３_ｉ，１３_ｉ+１…は第１の支持体１０ｃの外部の雰囲気と連通している空隙である。

図８及び図９に示した第１の支持体１０ｃの溝部も、図２に示した第１の支持体１０の溝部と同様に、酸化性の気体が導入される通路となる酸化雰囲気通過路を構成する。孔部…１３_ｉ-１，１３_ｉ，１３_ｉ+１…の上側の領域の厚みｔは、酸化及びエッチング除去可能な厚みとして、例えば１μｍ程度以下に設定される。孔部…１３_ｉ-１，１３_ｉ，１３_ｉ+１…の作製方法としては、ＳｉＣ基板１０_ｓｕｂの上面上にストライプ状のレジストパターンを形成した後、図２（ｂ）で説明したようなエッチングによりトレンチ状の隙間を形成し、その後、隙間の開口部側のみを埋め戻せば形成できる。

このように第１の支持体１０ｃの上面が開口部を有していなくても、単結晶ウェハ１_ｓｕｂと接合する上面を有し、下側の孔部…１３_ｉ-１，１３_ｉ，１３_ｉ+１…が第１の支持体１０ｃの外部の雰囲気と連通して、選択的な酸化領域が形成されるように制御できる。孔部…１３_ｉ-１，１３_ｉ，１３_ｉ+１…を酸化雰囲気通過路とすることにより、分離酸化膜１８を形成した後、分離酸化膜１８をエッチング除去すれば、本発明に係る半導体装置の製造方法で使用することができる。

（第４変形例）
また図１０中には、基部１１の上面がＳｉＣの面方位を考慮して、第１領域１１ａ〜第５領域１１ｅに５分割された第４変形例に係る第１の支持体１０ｄが例示されている。尚、説明の便宜のため、基部１１上に設けられている凸部の図示は省略されている。

第１領域１１ａ〜第５領域１１ｅのうち、第１の支持体１０ｄの外周側に配置された第１領域１１ａ〜第４領域１１ｄは、いずれも平面パターンで羽根状である。一方、第１の支持体１０ｄの中央に配置され第１領域１１ａ〜第４領域１１ｄに囲まれた第５領域１１ｅは、ほぼ正方形状である。第１領域１１ａ〜第５領域１１ｅは、隣り合う領域間に設けられた溝によって分離されている。

図１０に示した第１の支持体１０ｄでは、第１領域１１ａ〜第５領域１１ｅ間の溝と、凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…間の溝部とが、酸化性の気体が導入される通路となる酸化雰囲気通過路を構成する。このように基部１１の上面を溝によって複数の領域に分割し、それぞれの領域に図１で示したような凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…を設けることにより、第１の支持体１０ｄと単結晶ウェハ１_ｓｕｂとの接合界面近傍の酸化処理を一層容易に行うことができる。

（第５変形例）
第１の支持体１０ｅとしては、まず例えば４Ｈ，６Ｈ等のポリタイプの単結晶のような活性化アニールに代表される高温に耐える材料であるＳｉＣ基板を用意する。そして図１１に示すように、ＳｉＣ基板の上部に図２（ｂ）と同様の凹凸形状を形成して基部１６を作成した後、基部１６の凹凸形状の上に多結晶のＳｉＣ薄膜１７を形成してもよい。

（第６変形例）
第１の支持体１０ｆとしては、例えば４Ｈ，６Ｈ等のポリタイプの単結晶のような活性化アニールに代表される高温に耐える材料であるＳｉＣ基板１０_ｓｕｂを、図１２に示すように用意する。そしてＳｉＣ基板１０_ｓｕｂの少なくとも一方の平坦な面に、多結晶のＳｉＣ薄膜を形成した後、多結晶ＳｉＣ薄膜に公知の方法で凸部…１９_ｉ-１，１９_ｉ，１９_ｉ+１…を設けることにより凹凸パターンを形成してもよい。

＜第２の実施の形態＞
第２の実施の形態に係る半導体装置の製造方法を、図１３及び図１４を参照して説明する。第２の実施の形態に係る半導体装置の製造方法は、第１の実施の形態で説明した第１の支持体１０を用いて図３（ａ）〜図３（ｄ）で示した処理と等価な処理を行う点は同じである。しかし図１３（ａ）に示すように、第１の支持体１０に酸化処理を施して分離酸化膜を形成した後、図１３（ｂ）に示すように、層間絶縁膜１４とバリア層１５を堆積させ、さらに図１３（ｃ）（ｄ）に示すように、フォトリソグラフィ技術とＲＩＥ法等を用いて複数の半導体層３ａ〜３ｄの上面の一部が露出するコンタクトホールを開口し、デバイスウェハ１００のエピタキシャル成長層２の表面上に複数の表面コンタクト電極６ａ〜６ｄ及び表面電極２１a〜２１ｄを設ける点が異なる。

具体的には、第１の支持体１０に分離酸化膜１８を形成した後、図１３（ｂ）に示すように、ＣＶＤ法等によりＳｉＯ_２の薄膜等の層間絶縁膜１４をｎ型のエピタキシャル成長層２の上に堆積する。さらに層間絶縁膜１４の上にバリア層１５としてＳｉＮ薄膜を形成し、その上にフォトレジスト膜を塗布し、フォトリソグラフィ技術とＲＩＥ法等を用いて層間絶縁膜１４を選択エッチングして、複数のｐ型の半導体層３ａ〜３ｄの上面の一部が露出するコンタクトホールを層間絶縁膜１４及びバリア層１５に開口した後、フォトレジスト膜を除去する。

さらに図１３（ｃ）に示すように、このコンタクトホールが開口された層間絶縁膜１４及びバリア層１５の上に、Ｎｉ，Ｍｏ，Ｔｉ等からなる金属薄膜を、スパッタリング法、真空蒸着法、ＣＶＤ法等で堆積する。金属薄膜の上にフォトレジスト膜を塗布し、フォトリソグラフィ技術とＲＩＥ法等を用いて金属薄膜を選択エッチングし、適切なアニールを施すことで、複数のｐ型の半導体層３ａ〜３ｄの上面にオーミック接触するオーミック電極６a〜６ｄを形成する。

さらに図１３（ｄ）に示すように、コンタクトホールが開口された層間絶縁膜１４とバリア層１５の上の全面に、Ａｌ又はＡｌ合金等の金属薄膜を、スパッタリング法、真空蒸着法、ＣＶＤ法等で堆積する。金属薄膜の上にフォトレジスト膜を塗布し、フォトリソグラフィ技術とＲＩＥ法等を用いて金属薄膜を選択エッチングすれば、表面電極２１ａ〜２１ｄのパターンが形成される。以降、この表面電極２１ａ〜２１ｄが形成されたデバイスウェハ１００をデバイスウェハ１０２と呼ぶ。

次に図１３（ｅ）に示すように、エピタキシャル成長層２の上の絶縁膜並びにバリア層１５上に、接着層４を介して第２の支持体５を設ける。その後、エッチングにより第１の支持体１０とデバイスウェハ１０２との接合界面近傍、凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…全体並びに第１の支持体１０の基部１１の側面の分離酸化膜１８をＨＦ等により除去し、図１４（ａ）に示すように、第１の支持体１０ｒ及びデバイスウェハ１０２を分離する。

次に図１４（ｂ）に示すように、必要に応じて、デバイスウェハ１０２の下部にエピタキシャル成長用ウェハ１よりも高濃度のｎ^＋型の裏面コンタクト層７を形成する。更に、デバイスウェハ１０２または裏面コンタクト層７の下面にＮｉ層を成膜し、必要な温度のアニールを施す。さらにＮｉ膜の下面にＮｉ，Ａｕ膜などを成膜して、裏面電極層８を形成する。以降、この裏面電極層８が形成されたデバイスウェハ１０２をデバイスウェハ１０３と呼ぶ。裏面コンタクト層７および裏面電極層８の形成温度が問題になる場合、表面電極２１ａ〜２１ｄのパターンはＡｌやＡｌ合金等の金属薄膜ではなく、高融点金属の金属薄膜で構成すればよい。次に図１４（ｃ）に示すように、デバイスウェハ１０３の裏面電極層８側を粘着性のテープ９に貼り付けて固定し、接着層４を除去してデバイスウェハ１０３の上面側の第２の支持体５を分離する。

第２の実施の形態に係る半導体装置の製造方法によれば、第１の実施の形態の場合と同様に、ＳｉＣならではの高温プロセス及び困難な薄片化加工プロセスの実行と、プロセス後の第１の支持体１０及びデバイスウェハ１０２の分離とを、容易に両立して実現できる。更に第２の実施の形態に係る半導体装置の製造方法によれば、デバイスウェハ１００の表面構造として電極を備えた、より複雑な半導体装置を製造できる。第２の実施の形態に係る半導体装置の製造方法の他の効果については、第１の実施の形態に係る半導体装置の製造方法の効果と同様である。

＜第３の実施の形態＞
第３の実施の形態に係る半導体装置の製造方法を、図１５及び図１６を参照して説明する。第３の実施の形態に係る半導体装置の製造方法は、第１の実施の形態で説明した第１の支持体１０を用いて図３（ａ）〜図３（ｅ）及び第２の実施の形態で説明した図１３（ａ）、（ｂ）で示した処理と等価な処理を行う点は同じである。しかし、層間絶縁膜１４、バリア層１５に半導体層３ａ〜３ｄの上面の一部が露出するコンタクトホールを開口し、デバイスウェハ１００の表面上に複数の表面電極６ａ〜６ｄを形成し、デバイスウェハ１００の上面に、接着層４を介して第２の支持体５を接合し、分離酸化膜１８を除去してデバイスウェハ１００から第１の支持体１０ｒを分離し、デバイスウェハ１００の下面に、接着層４を介して第３の支持体２０を接合し、さらに第４の支持体３０とデバイスウェハ１００の上面の酸化膜を介して接合し、高温プロセスでデバイスウェハ１００下面のコンタクト形成を行った後、ＨＦで酸化膜を除去することで第４の支持体３０とデバイスウェハ１００を分離する点で異なる。「第４の支持体３０」は本発明の「第２の支持体」に相当する。

具体的には、図１５（ａ）に示すように、層間絶縁膜１４、バリア層１５にフォトリソグラフィ技術とＲＩＥ法等を用いて複数の半導体層３ａ〜３ｄの上面の一部が露出するコンタクトホールを開口し、デバイスウェハ１００の表面上に複数の表面電極６ａ〜６ｄを形成する。

続いて図１５（ｂ）に示すようにデバイスウェハ１００の上面に、接着層４を介してデバイスウェハ１００とほぼ同一半径の円板状をなす第２の支持体５を接合する。接着層４としては、樹脂等の公知の接着剤を用いて形成できる。

次に図１５（ｃ）に示すように、例えばフッ酸（ＨＦ）により、第１の支持体１０とデバイスウェハ１００との接合界面近傍、凸部全体並びに第１の支持体１０の基部１１の側面の分離酸化膜１８を除去し、デバイスウェハ１００から第１の支持体１０ｒを分離する。

続いて図１５（ｄ）に示すように、第１の支持体１０ｒを分離したデバイスウェハ１００の下面に、接着層４を介してデバイスウェハ１００とほぼ同一半径の円板状をなす第３の支持体２０を接合する。第３の支持体２０としては、例えばＳｉやＳｉＣ、ＳｉＯ_２等の材料を用いることができる。接着層４としては、樹脂等の公知の接着剤を用いて形成できる。

次に図１５（ｅ）に示すように、第２の支持体５をデバイスウェハ１００から取り外す。尚、図１５（ｅ）中では取り外した第２の支持体５の下の接着層４を除去している。
続いて図１５（ｆ）に示すように、デバイスウェハ１００の表面に酸化ケイ素（ＳｉＯ_２）薄膜２３を形成する。ここで薄膜の形成温度は、支持体２０との接着層４が耐えうる温度である。続いて酸化ケイ素薄膜２３の上面を研磨などの公知の方法により平坦化してもよく、平坦度は算術平均粗さＲａで１ｎｍ以下が望ましい。その後、所定の洗浄処理により、加工による残渣やダメージを除去することが望ましい。

次に図１６（ａ）に示すように、第４の支持体３０を、デバイスウェハ１００の表面に形成したＳｉＯ_２薄膜２３と接合する。第４の支持体３０は第１の支持体１０と同様にデバイスウェハ１００とほぼ同一半径の円板状をなし、デバイスウェハ１００側の一方の面に多数の凸部を有する形状である。また接合には表面活性化法等による直接合法を採用できる。第４の支持体３０及びデバイスウェハ１００の表面に形成したＳｉＯ_２薄膜２３に対して、Ａｒ原子ビームを照射し、さらにＳｉＯ_２薄膜２３にスパッタ法によりＳｉ層を形成した後、照射面同士を接触させることでアモルファス層を介して接合状態を形成する。尚、Ｓｉ層は、第４の支持体３０及びＳｉＯ_２薄膜２３の少なくともいずれか一方の面に形成されていれば良い。

続いて図１６（ｂ）に示すように、第３の支持体２０を取り外す。ここで、続いて図１６（ｃ）に示すように、コンタクト抵抗を低減するために、デバイスウェハ１００の下面にエピタキシャル成長用ウェハ１よりも高濃度のｎ^＋型の裏面コンタクト層７を形成してもよい。さらにデバイスウェハ１００あるいは裏面コンタクト層７の下面にＮｉ層を形成し、１０００℃程度の高温アニール処理を行うことで、オーミックコンタクトを形成する。このとき接着剤等の非耐熱性材料がないため、デバイスウェハ１００全体に高温処理を実施することができる。

さらに熱処理したＮｉ膜上にＮｉ，Ａｌ，Ａｕなどの薄膜を成膜することで、裏面電極層８を形成する。続いて図１６（ｄ）に示すように、例えばフッ酸により、第４の支持体３０とデバイスウェハ１００との接合界面近傍のＳｉＯ_２薄膜２３を除去することで、第４の支持体３０とデバイスウェハ１００を分離する。デバイスウェハ１００において必要な強度が保てない等の場合は、図１６（ｄ）に示すように裏面電極層８に第５の支持体４０を貼り付けてよい。第５の支持体４０は、第１の支持体１０のような円盤状のもの以外にテープ材でもよい。

（第７変形例）
例えば図１７に示すように、第４の支持体３０の下部が平坦であり、かつデバイスウェハ１００の上面に形成した酸化ケイ素薄膜２３がフォトリソ・エッチング等の公知の技術により凹凸形状２４を有すること以外、第３の実施の形態と同様の場合についても、同じ効果を得ることができる。

第３の実施の形態に係る半導体装置の製造方法によれば、第１の実施の形態の場合と同様に、ＳｉＣならではの高温プロセス及び困難な薄片化加工プロセスの実行と、プロセス後の第１の支持体１０及びデバイスウェハ１００の分離とを、容易に両立して実現できる。更に第３の実施の形態に係る半導体装置の製造方法によれば、デバイスウェハ１００の表面側においても、第４の支持体３０及びデバイスウェハ１００の分離を容易に行うことができる。第３の実施の形態に係る半導体装置の製造方法の他の効果については、第１の実施の形態に係る半導体装置の製造方法の効果と同様である。

（その他の実施の形態）
本発明は上記の開示した第１〜第３の実施の形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになると考えられるべきである。

例えば図１中には、角柱状の複数の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…が等間隔で格子状に配置された場合が示されていたが、凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の形状としてはこれに限定されない。例えば複数の凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の間隔は等幅でなく、溝部を介して酸化できる限り、基部１１の上面上に不均一に配置されていてもよい。また凸部…１２_ｉ-１，１２_ｉ，１２_ｉ+１…の断面形状が、Ｖ字状、半円状、或いはＵ字状等であってもよい。

また接合方法としては、直接接合だけでなく、第１の支持体１０や第４の支持体３０等の支持体及びデバイスウェハ１００の両方又は一方の接合させる面上に中間層を成膜し、この中間層を介して行ってもよい。中間層としては、非常に薄い膜、例えば２０ｎｍ程度以下の厚みの薄いＳｉ膜又はＳｉＣ膜が採用できる。中間層は、１分子層程度の厚みの膜又は単原子膜のような数ｎｍオーダの極薄の膜であってもよい。

また例えば図４（ｃ）で示したように第１の支持体１０及びデバイスウェハ１００を分離した後、酸化膜が除去された第１の支持体１０ｒの表面の凹凸を公知の研磨方法等を用いて除去し平坦化することにより、新たな第１の支持体１０として再び使用することも可能である。高価なＳｉＣ基板を再利用することにより、製造コストを低減することができる。

またデバイスウェハ１００としては、単結晶のＳｉＣを用いる場合を例示的に説明したが、支持体との酸化レートの違い等が考慮されれば多結晶のＳｉＣでもよく、どのようなタイプのＳｉＣ結晶であっても本発明を適用できる。また図１〜図１７で示したそれぞれの構造を部分的に組み合わせても本発明に係る半導体装置の製造方法を構成できる。以上のとおり本発明は、上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１ エピタキシャル成長用ウェハ
１_ｓｕｂ 単結晶ウェハ
２ エピタキシャル成長層
３ａ〜３ｄ 半導体層
４ 接着層
５ 第２の支持体
６ａ〜６ｄ 表面電極
７ 裏面コンタクト層
８ 裏面電極層
９ テープ
１０，１０ａ〜１０ｆ，１０ｒ 第１の支持体
１０_ｓｕｂ ＳｉＣ基板
１１ 基部
１１ａ〜１１ｅ 第１領域〜第５領域
１２_ｉ，１２ａ_ｉ，１２ｂ_ｉ 凸部
１３_ｉ 孔部
１４ 層間絶縁膜
１５ バリア層
１６ 基部
１７ ＳｉＣ薄膜
１８ 分離酸化膜
１９_ｉ 凸部
２０ 第３の支持体
２０ａ 本体
２１ａ〜２１ｄ 表面電極
２３ ＳｉＯ_２薄膜
２４ 凹凸形状
３０ 第４の支持体
４０ 第５の支持体
１００〜１０３ デバイスウェハ
ｈ 凸部の高さ
ｔ 距離（厚み）
ｗ，ｗａ，ｗｂ 凸部の幅
ｐ，ｗ１，ｗ２ 溝部の幅

Claims (19)

1. 炭化ケイ素を主成分とする単結晶ウェハの下面に、第１の支持体を接合する工程と、
   前記第１の支持体と反対側に定義される、前記単結晶ウェハの上面側を薄化する工程と、
   前記単結晶ウェハの上面側にデバイス構造を構築しデバイスウェハとする工程と、
   前記第１の支持体と前記デバイスウェハとを接合した界面の領域を酸化して分離酸化膜を形成する工程と、
   前記分離酸化膜を除去することにより、残った前記第１の支持体と前記デバイスウェハとを分離する工程と、
   を含み、
   前記第１の支持体の前記単結晶ウェハ側の面には、複数の凸部が設けられ、前記複数の凸部の間に、酸化性の気体の導入経路となる溝部を有することを特徴とする半導体装置の製造方法。
2. 前記薄化する工程の後、薄化された前記単結晶ウェハの上面側にエピタキシャル成長層を成長する工程を更に含み、
   前記エピタキシャル成長層に、前記デバイス構造を構築することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１の支持体は、多結晶の炭化ケイ素あるいは多結晶の炭化ケイ素を形成した単結晶炭化ケイ素のいずれかであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記凸部の上面の幅は、０．１μｍ以上、３μｍ以下であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
5. 前記溝部の幅は、０．１μｍ以上、３μｍ以下であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
6. 前記溝部は前記第１の支持体の外部に連通していることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
7. 炭化ケイ素を主成分とする単結晶ウェハの下面に、第１の支持体を接合する工程と、
   前記第１の支持体と反対側に定義される、前記単結晶ウェハの上面側を薄化する工程と、
   前記単結晶ウェハの上面側にデバイス構造を構築しデバイスウェハとする工程と、
   前記第１の支持体と前記デバイスウェハとを接合した界面の領域を酸化して分離酸化膜を形成する工程と、
   前記分離酸化膜を除去することにより、残った前記第１の支持体と前記デバイスウェハとを分離する工程と、
   を含み、
   前記第１の支持体は、前記単結晶ウェハ側の上面から一定の距離を隔てて設けられ、前記上面に沿って延びる孔部を、酸化性の気体の導入経路として更に備えることを特徴とする半導体装置の製造方法。
8. 前記孔部は前記第１の支持体の外部に連通していることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記一定の距離は１μｍ以下であることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
10. 前記第１の支持体を接合する工程は、前記第１の支持体と前記単結晶ウェハの直接接合であることを特徴とする請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
11. 前記第１の支持体と前記単結晶ウェハの直接接合の前に、前記第１の支持体の表面及び前記デバイスウェハの表面の少なくとも一方に、アモルファス接合層を形成する工程を更に含み、
    前記アモルファス接合層を介して前記第１の支持体と前記単結晶ウェハの直接接合を行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記第１の支持体を接合する工程の前に、前記第１の支持体及び前記単結晶ウェハのうち少なくとも一方の接合面に第１の中間層を形成する工程を更に含み、
    前記第１の中間層を介して、前記第１の支持体と前記単結晶ウェハを接合することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
13. 前記第１の中間層は、少なくともシリコンを含み、厚さが２０ｎｍ以下であることを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 炭化ケイ素を主成分とする単結晶ウェハの下面に、第１の支持体を接合する工程と、
    前記第１の支持体と反対側に定義される、前記単結晶ウェハの上面側を薄化する工程と、
    前記単結晶ウェハの上面側にデバイス構造を構築しデバイスウェハとする工程と、
    前記第１の支持体と前記デバイスウェハとを接合した界面の領域を酸化して分離酸化膜を形成する工程と、
    前記分離酸化膜を除去することにより、残った前記第１の支持体と前記デバイスウェハとを分離する工程と、
    前記分離酸化膜を除去することにより、残った前記デバイスウェハの上面側に酸化ケイ素薄膜を形成する工程と、
    前記酸化ケイ素薄膜が形成された前記デバイスウェハの上面側を第２の支持体と接合する工程と、
    前記デバイスウェハの下面側にオーミックコンタクト及び電極を形成する工程と、
    前記酸化ケイ素薄膜を除去することで、前記第２の支持体と前記デバイスウェハを分離する工程と、
    を含み、
    前記第２の支持体の前記デバイスウェハ側の面には複数の凸部が設けられ、前記複数の凸部の間に、酸化性の気体の導入経路となる溝部を有することを特徴とする半導体装置の製造方法。
15. 前記第２の支持体と接合する工程は、前記第２の支持体と前記酸化ケイ素薄膜の直接接合であることを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 炭化ケイ素を主成分とする単結晶ウェハの下面に、第１の支持体を接合する工程と、
    前記第１の支持体と反対側に定義される、前記単結晶ウェハの上面側を薄化する工程と、
    前記単結晶ウェハの上面側にデバイス構造を構築しデバイスウェハとする工程と、
    前記第１の支持体と前記デバイスウェハとを接合した界面の領域を酸化して分離酸化膜を形成する工程と、
    前記分離酸化膜を除去することにより、残った前記第１の支持体と前記デバイスウェハとを分離する工程と、
    前記分離酸化膜を除去することにより、残った前記デバイスウェハの上面側に酸化ケイ素薄膜を形成する工程と、
    前記酸化ケイ素薄膜が形成された前記デバイスウェハの上面側を第２の支持体と接合する工程と、
    前記デバイスウェハの下面側にオーミックコンタクト及び電極を形成する工程と、
    前記酸化ケイ素薄膜を除去することで、前記第２の支持体と前記デバイスウェハを分離する工程と、
    を含み、
    前記酸化ケイ素薄膜の前記第２の支持体側の面には複数の凸部が設けられ、前記複数の凸部の間に、酸化性の気体の導入経路となる溝部を有することを特徴とする半導体装置の製造方法。
17. 前記第２の支持体と前記デバイスウェハの直接接合の前に、前記第２の支持体の表面及び前記デバイスウェハの表面の少なくとも一方に、アモルファス接合層を形成する工程を更に含み、
    前記アモルファス接合層を介して前記第２の支持体と前記デバイスウェハの直接接合を行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
18. 前記第２の支持体を接合する工程の前に、前記第２の支持体及び前記デバイスウェハのうち少なくとも一方の接合面に第２の中間層を形成する工程を更に含み、
    前記第２の中間層を介して、前記第２の支持体と前記デバイスウェハを接合することを特徴とする請求項１４に記載の半導体装置の製造方法。
19. 前記第２の中間層は、少なくともシリコンを含み、厚さが２０ｎｍ以下であることを特徴とする請求項１８に記載の半導体装置の製造方法。

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