JP6789945B2 - クロストーク低減のためのグランドビアのクラスタ化 - Google Patents
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Description
様々な実施形態によれば、本開示は集積回路(IC)パッケージアセンブリを記述する。ICパッケージアセンブリの例1は、ダイと第2のパッケージ基板との間で入力/出力(I/O)信号及びグランドをルーティングするように構成された第1のパッケージ基板を含むことができ、第1のパッケージ基板は、前記ダイを受けるように構成された第1の面と、該第1の面とは反対側の第2の面とを持つ。前記第1のパッケージ基板は、前記第1のパッケージ基板の前記第2の面に配置された複数のコンタクトと、同一層のビアのうちの少なくとも2つのグランドビアとを含み、前記複数のコンタクトのうちの個別のコンタクトが、前記第2のパッケージ基板との個別のはんだ接合を形成するように構成され、且つ
前記少なくとも2つのグランドビアは、前記個別のコンタクトと電気的に結合されたグランドビアのクラスタを形成する。例2は、前記グランドビアのクラスタは、前記第1のパッケージ基板の前記第1の面と前記第2の面との間の縦方向インターコネクトの一部である、例1の事項を含み得る。例3は、前記同一層のビアは、前記第2の面に直に隣接した最も外側の第1層のビア、前記最も外側の第1層のビアに直に隣接した第2層のビア、又は前記第2層のビアに直に隣接した第3層のビアである、例1又は2の事項を含み得る。例4は、前記グランドビアのクラスタは、前記第1のパッケージ基板のエッジに最も近いグランドビアの列の一部である、例1−3の何れかの事項を含み得る。例5は、前記グランドビアのクラスタは、前記同一層のビアのうちの複数の信号ビアによって取り囲まれている、例1−4の何れかの事項を含み得る。例6は、前記複数の信号ビアは、前記グランドビアのクラスタの周りに実質的な六角形配置で構成されている、例5の事項を含み得る。例7は、前記グランドビアのクラスタは、三角形配置をした3つのグランドビアを含む、例1−6の何れかの事項を含み得る。例8は、前記三角形配置の中心が、前記個別のコンタクトの中心の上に配置されている、例7の事項を含み得る。例9は、当該ICパッケージアセンブリは更に、前記第2のパッケージ基板を有し、前記第2のパッケージ基板は、前記個別のはんだ接合を介して前記第1のパッケージ基板と結合されている、例1−8の何れかの事項を含み得る。例10は、前記少なくとも2つのグランドビアの間の距離が、前記個別のコンタクトの直径よりも小さい、例1−9の何れかの事項を含み得る。例11は、前記少なくとも2つのグランドビアは同じ寸法を有する、例1−10の何れかの事項を含み得る。例12は、前記個別のはんだ接合は、ボールグリッドアレイ(BGA)構成の複数のはんだ接合の一部である、例1−11の何れかの事項を含み得る。例13は、前記第1のパッケージ基板は、スタックトビアラミネートコアパッケージ又はコアBGAパッケージである、例1−12の何れかの事項を含み得る。
Claims (42)
- 半導体パッケージであって、
第1の面及び第2の面を持つ第1のパッケージ基板であり、前記第1の面は前記第2の面の反対側であり、当該第1のパッケージ基板は、
半導体材料を有する層、
当該第1のパッケージ基板の前記第1の面と前記第2の面との間の第1のグランドインターコネクト構造、
当該第1のパッケージ基板の前記第1の面と前記第2の面との間の第2のグランドインターコネクト構造、
当該第1のパッケージ基板の前記第1の面と前記第2の面との間の第3のグランドインターコネクト構造であり、前記第1のグランドインターコネクト構造、前記第2のグランドインターコネクト構造、及び当該第3のグランドインターコネクト構造が、前記半導体材料を有する前記層を貫いて延在している、第3のグランドインターコネクト構造、
当該第1のパッケージ基板の前記第2の面上の第1のボールパッドであり、当該第1のボールパッドは銅を有し、前記第1のグランドインターコネクト構造、前記第2のグランドインターコネクト構造、及び前記第3のグランドインターコネクト構造が、当該第1のボールパッドと接触している、第1のボールパッド、
当該第1のパッケージ基板の前記第1の面と前記第2の面との間の第4のグランドインターコネクト構造、及び
当該第1のパッケージ基板の前記第2の面上の第2のボールパッドであり、当該第2のボールパッドは銅を有し、前記第4のグランドインターコネクト構造が単独で当該第2のボールパッドと接触している、第2のボールパッド、
を有する、第1のパッケージ基板と、
前記第1のパッケージ基板の前記第1の面に結合されたダイと、
前記第1のパッケージ基板の前記第2の面に結合された第2のパッケージ基板と、
を有する半導体パッケージ。 - 当該半導体パッケージは更に、前記第1のパッケージ基板の前記第1の面と前記第2の面との間に更なるグランドインターコネクト構造を有し、該更なるグランドインターコネクト構造は、前記半導体材料を有する前記層を貫いており、該更なるグランドインターコネクト構造は、前記第1のボールパッドと接触している、請求項1に記載の半導体パッケージ。
- 半導体パッケージであって、
第1の面及び第2の面を持つ第1のパッケージ基板であり、前記第1の面は前記第2の面の反対側であり、当該第1のパッケージ基板は、
半導体材料を有する第1のパッケージ基板層、
当該第1のパッケージ基板の前記第2の面上の第1のボールパッドであり、銅を有する第1のボールパッド、
前記第1のパッケージ基板層を貫いた、当該第1のパッケージ基板の前記第1の面と前記第2の面との間の第1のインターコネクト構造であり、当該第1のインターコネクト構造は、少なくとも部分的に当該第1のパッケージ基板の前記第1のボールパッドの直接的に上にあり、当該第1のインターコネクト構造は、前記第1のボールパッドと電気的に接触している、第1のインターコネクト構造、
前記第1のパッケージ基板層を貫いた、当該第1のパッケージ基板の前記第1の面と前記第2の面との間の第2のインターコネクト構造であり、当該第2のインターコネクト構造は、少なくとも部分的に当該第1のパッケージ基板の前記第1のボールパッドの直接的に上にあり、当該第2のインターコネクト構造は、前記第1のインターコネクト構造から横に離間されており、当該第2のインターコネクト構造は、当該第1のパッケージ基板の前記第1のボールパッドと電気的に接触している、第2のインターコネクト構造、
前記第1のパッケージ基板層を貫いた、当該第1のパッケージ基板の前記第1の面と前記第2の面との間の第3のインターコネクト構造であり、当該第3のインターコネクト構造は、少なくとも部分的に当該第1のパッケージ基板の前記第1のボールパッドの直接的に上にあり、当該第3のインターコネクト構造は、前記第1のインターコネクト構造から横に離間され且つ前記第2のインターコネクト構造から横に離間されており、当該第3のインターコネクト構造は、当該第1のパッケージ基板の前記第1のボールパッドと電気的に接触している、第3のインターコネクト構造、
当該第1のパッケージ基板の前記第2の面上の第2のボールパッドであり、銅を有する第2のボールパッド、及び
前記第1のパッケージ基板層を貫いた、当該第1のパッケージ基板の前記第1の面と前記第2の面との間の第4のインターコネクト構造であり、当該第4のインターコネクト構造は、少なくとも部分的に当該第1のパッケージ基板の前記第2のボールパッドの直接的に上にあり、当該第4のインターコネクト構造は、単独で、当該第1のパッケージ基板の前記第2のボールパッドと電気的に接触している、第4のインターコネクト構造、
を有する、第1のパッケージ基板と、
前記第1のパッケージ基板の前記第1の面に結合されたダイと、
前記第1のパッケージ基板の前記第2の面に結合された第2のパッケージ基板と、
を有する半導体パッケージ。 - 前記第1のパッケージ基板は更に、第2のパッケージ基板層を有する、請求項3に記載の半導体パッケージ。
- 当該半導体パッケージは更に、
前記第2のパッケージ基板層を貫いた、前記第1のパッケージ基板の前記第1の面と前記第2の面との間の第5のインターコネクト構造であり、当該第5のインターコネクト構造は、前記第1のインターコネクト構造の直接的に上にあり、且つ前記第1のインターコネクト構造と電気的に接触している、第5のインターコネクト構造、
前記第2のパッケージ基板層を貫いた、前記第1のパッケージ基板の前記第1の面と前記第2の面との間の第6のインターコネクト構造であり、当該第6のインターコネクト構造は、前記第2のインターコネクト構造の直接的に上にあり、且つ前記第2のインターコネクト構造と電気的に接触している、第6のインターコネクト構造、及び
前記第2のパッケージ基板層を貫いた、前記第1のパッケージ基板の前記第1の面と前記第2の面との間の第7のインターコネクト構造であり、当該第7のインターコネクト構造は、前記第3のインターコネクト構造の直接的に上にあり、且つ前記第3のインターコネクト構造と電気的に接触している、第7のインターコネクト構造、
を有する、請求項4に記載の半導体パッケージ。 - 前記第1のインターコネクト構造、前記第2のインターコネクト構造、及び前記第3のインターコネクト構造が全て、前記第1のボールパッドと直接的に接触している、請求項3に記載の半導体パッケージ。
- 集積回路(IC)パッケージアセンブリであって、
ダイと第2のパッケージ基板との間で入力/出力(I/O)信号及びグランドをルーティングするように構成された第1のパッケージ基板であり、前記ダイを受けるように構成された第1の面と、該第1の面とは反対側の第2の面とを持つ第1のパッケージ基板
を有し、
前記第1のパッケージ基板は、
前記第1のパッケージ基板の前記第2の面に配置された複数のコンタクトと、
同一層のビアのうちの少なくとも2つのグランドビア及び少なくとも1つの信号ビアと
を含み、
前記複数のコンタクトのうちの個別のコンタクトが、前記第2のパッケージ基板との個別のはんだ接合を形成するように構成され、
前記少なくとも1つの信号ビアの各々が、単独で、対応する前記個別のコンタクトと電気的に結合され、且つ
前記少なくとも2つのグランドビアは、前記個別のコンタクトと電気的に結合されたグランドビアのクラスタを形成する、
ICパッケージアセンブリ。 - 前記グランドビアのクラスタは、前記第1のパッケージ基板の前記第1の面と前記第2の面との間の縦方向インターコネクトの一部である、請求項7に記載のICパッケージアセンブリ。
- 前記同一層のビアは、前記第2の面に直に隣接した最も外側の第1層のビア、前記最も外側の第1層のビアに直に隣接した第2層のビア、又は前記第2層のビアに直に隣接した第3層のビアである、請求項7に記載のICパッケージアセンブリ。
- 前記グランドビアのクラスタは、前記同一層のビアのうちの複数の信号ビアによって取り囲まれている、請求項7に記載のICパッケージアセンブリ。
- 前記複数の信号ビアは、前記グランドビアのクラスタの周りに実質的な六角形配置で構成されている、請求項10に記載のICパッケージアセンブリ。
- 前記グランドビアのクラスタは、三角形配置をした3つのグランドビアを含む、請求項7に記載のICパッケージアセンブリ。
- 前記三角形配置の中心が、前記個別のコンタクトの中心の上に配置されている、請求項12に記載のICパッケージアセンブリ。
- 前記三角形配置の中心が、前記個別のコンタクトの中心から、隣接する信号ビアのうちの1つの方にずらされている、請求項12に記載のICパッケージアセンブリ。
- 当該ICパッケージアセンブリは更に、前記第2のパッケージ基板を有し、前記第2のパッケージ基板は、前記個別のはんだ接合を介して前記第1のパッケージ基板と結合されている、請求項7に記載のICパッケージアセンブリ。
- 前記少なくとも2つのグランドビアの間の距離が、前記個別のコンタクトの直径よりも小さい、請求項7に記載のICパッケージアセンブリ。
- 前記少なくとも2つのグランドビアは同じ寸法を有する、請求項7に記載のICパッケージアセンブリ。
- 前記個別のはんだ接合は、ボールグリッドアレイ(BGA)構成の複数のはんだ接合の一部である、請求項7に記載のICパッケージアセンブリ。
- 前記第1のパッケージ基板は、スタックトビアラミネートコアパッケージ又はコアBGAパッケージである、請求項7に記載のICパッケージアセンブリ。
- 前記グランドビアのクラスタは、前記第1のパッケージ基板のエッジに最も近いグランドビアの列の一部である、請求項7乃至19の何れか一項に記載のICパッケージアセンブリ。
- 集積回路(IC)パッケージアセンブリを製造する方法であって、
ダイと第2のパッケージ基板との間で入力/出力(I/O)信号及びグランドをルーティングするように構成される第1のパッケージ基板の面に、複数のコンタクトを形成し、
前記複数のコンタクトの個別のコンタクトと電気的に結合するように、同一層のビアのうちの少なくとも2つのグランドビアを有するグランドビアのクラスタを形成し、
前記同一層のビアのうちの各信号ビアを、単独で、前記複数のコンタクトのうちの対応する個別のコンタクトと電気的に結合し、且つ
前記第1のパッケージ基板を前記第2のパッケージ基板に電気的に結合するために、前記個別のコンタクト上に個別のはんだ接合を形成する、
ことを有する方法。 - 前記グランドビアのクラスタを形成することは、前記第1のパッケージ基板の両面間に前記グランドビアのクラスタを含む縦方向インターコネクトを形成することを有する、請求項21に記載の方法。
- 前記グランドビアのクラスタを形成することは、前記同一層のビアの中にコアビアのクラスタを形成することを有する、請求項21に記載の方法。
- 前記グランドビアのクラスタを形成することは、前記同一層のビアのうちの複数の信号ビアによって取り囲まれた前記グランドビアのクラスタを形成することを有する、請求項21に記載の方法。
- 前記グランドビアのクラスタを形成することは、三角形配置をした3つのグランドビアを形成することを有する、請求項21に記載の方法。
- 前記三角形配置の中心が、前記個別のコンタクトの中心の上に配置される、請求項25に記載の方法。
- 前記グランドビアのクラスタを形成することは、2つのグランドビアを互いから離して形成することを有する、請求項21に記載の方法。
- 前記グランドビアのクラスタを形成することは、前記第1のパッケージ基板のエッジに最も近いグランドビアの列に前記グランドビアのクラスタを形成することを有する、請求項21乃至27の何れか一項に記載の方法。
- パッケージアセンブリであって、
第1のダイと、
前記第1のダイに電気的に結合され、且つ前記第1のダイと第2のパッケージ基板との間で入力/出力(I/O)信号及びグランドをルーティングするように構成された、第1のパッケージ基板であり、当該第1のパッケージ基板は、前記第1のダイを受けるように構成された第1の面と、該第1の面とは反対側の第2の面とを持ち、当該第1のパッケージ基板は、当該第1のパッケージ基板の前記第2の面に配置された複数のコンタクトと、同一層のビアのうちの少なくとも2つのグランドビア及び少なくとも1つの信号ビアとを含み、前記複数のコンタクトのうちの個別のコンタクトが、前記第2のパッケージ基板との個別のはんだ接合を形成するように構成され、前記少なくとも1つの信号ビアの各々が、単独で、対応する前記個別のコンタクトと電気的に結合され、且つ前記少なくとも2つのグランドビアが、前記個別のコンタクトと電気的に結合されたグランドビアのクラスタを形成する、第1のパッケージ基板と、
前記第2のパッケージ基板であり、前記第1のパッケージ基板を第3のパッケージ基板と電気的に結合するためのインターコネクトが当該第2のパッケージ基板内に埋め込まれている第2のパッケージ基板と、
前記第2のパッケージ基板及び第2のダイに電気的に結合され、且つ前記第2のダイと前記第2のパッケージ基板との間で入力/出力(I/O)信号及びグランドをルーティングするように構成された、前記第3のパッケージ基板と、
を有するパッケージアセンブリ。 - 前記第1のパッケージ基板はスタックトビアラミネートコアパッケージであり、前記第2のパッケージ基板はインターポーザであり、前記第3のパッケージ基板はコアボールグリッドアレイパッケージである、請求項29に記載のパッケージアセンブリ。
- 前記第1のダイはCPUであり、前記第2のダイはスイッチである、請求項29に記載のパッケージアセンブリ。
- 前記グランドビアのクラスタは、前記第1のパッケージ基板のエッジに最も近いグランドビアの列の一部である、請求項29乃至31の何れか一項に記載のパッケージアセンブリ。
- 半導体パッケージであって、
第1の面及び第2の面を持つパッケージ基板であり、前記第1の面は前記第2の面の反対側であり、当該パッケージ基板は、
当該パッケージ基板の前記第2の面上の第1のボールパッド及び第2のボールパッド、及び
当該パッケージ基板の前記第1の面と前記第2の面との間の縦方向インターコネクトであり、当該縦方向インターコネクトは、第2のグランド導通ビアに横方向に隣接した第1のグランド導通ビアを有し、該第1のグランド導通ビア及び該第2のグランド導通ビアは双方が前記第1のボールパッドと直接的に接触し、当該縦方向インターコネクトは更に、前記第1及び第2のグランド導通ビアから横方向に離間された信号導通ビアを有し、該信号導通ビアは単独で前記第2のボールパッドと接触している、縦方向インターコネクト、
を有する、パッケージ基板と、
前記パッケージ基板の前記第1の面に結合されたダイであり、フットプリントを持つダイと、
前記パッケージ基板の前記第2の面上の前記第1及び第2のボールパッドにそれぞれ結合された第1及び第2のはんだボールであり、前記ダイのフットプリントの外側にある第1及び第2のはんだボールと、
を有する半導体パッケージ。 - 前記パッケージ基板は、1つ以上の導電層を有する多層パッケージ基板であり、前記第1のグランド導通ビア及び前記第2のグランド導通ビアは、前記第1のボールパッドと前記1つ以上の導電層のうちの1つとの間にある、請求項33に記載の半導体パッケージ。
- 前記1つ以上の導電層のうちの前記1つは、前記第1のグランド導通ビア及び前記第2のグランド導通ビアの直上の層である、請求項34に記載の半導体パッケージ。
- 前記第1のグランド導通ビア及び前記第2のグランド導通ビアは、前記パッケージ基板の前記第1の面と前記第2の面との間を完全に延在している、請求項33に記載の半導体パッケージ。
- 前記第1のグランド導通ビア及び前記第2のグランド導通ビアは、前記パッケージ基板内の電気経路に結合されており、該電気経路は前記ダイに結合されている、請求項33に記載の半導体パッケージ。
- 前記ダイに電気的に結合された第2のダイを更に有する請求項33に記載の半導体パッケージ。
- 当該半導体パッケージは更に第2のパッケージ基板を有し、前記第2のダイは前記第2のパッケージ基板に取り付けられ、前記第2のパッケージ基板は前記パッケージ基板に電気的に結合される、請求項38に記載の半導体パッケージ。
- 前記縦方向インターコネクトは更に、前記第1及び第2のグランド導通ビアに横方向に隣接した第3のグランド導通ビアを有し、該第3のグランド導通ビアは前記第1のボールパッドと直接的に接触している、請求項33に記載の半導体パッケージ。
- 前記縦方向インターコネクトは更に、前記第1、第2及び第3のグランド導通ビアに横方向に隣接した1つ以上の更なるグランド導通ビアを有し、該1つ以上の更なるグランド導通ビアは前記第1のボールパッドと直接的に接触している、請求項40に記載の半導体パッケージ。
- 前記第1及び第2のボールパッドは銅を有する、請求項33に記載の半導体パッケージ。
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