JP6789945B2 - クロストーク低減のためのグランドビアのクラスタ化 - Google Patents

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Description

本開示の実施形態は、概して集積回路の分野に関し、より具体的には集積回路アセンブリにおけるクロストーク低減のためのグランドビアのクラスタ化（グランドビアクラスタリング）の技術及び構成に関する。
本出願は、２０１４年１２月１８日に出願された“GROUND VIA CLUSTERING FOR CROSSTALK MITIGATION”というタイトルの米国特許出願第１４／５７５，９５６号の継続出願である２０１５年１１月１７日に出願された“GROUND VIA CLUSTERING FOR CROSSTALK MITIGATION”というタイトルの米国特許出願第１４／９４３，８８０号に対する優先権を主張するものである。
集積回路（ＩＣ）パッケージの高帯域幅要求に対処するために、オンパッケージ及びオフパッケージの双方の通信ラインに、高速シングルエンドバスが広く使用されている。しかしながら、クロストーク、特に縦方向インターコネクトのクロストークが、これらの高速シングルエンドバスが達成可能なデータレートを制限し、それ故に、信号性能目標を満足することに難題を提起し得る。信号を互いにアイソレートし、ひいては、信号間のクロストークを低下させることを図って、より多くの縦方向インターコネクトがグランドとして割り当てられるのに利用できるように、追加のピンがグランド接続に利用され得る。しかしながら、それらの追加のピンは、パッケージのフォームファクタを増大させ得るとともに、製造のコストを上昇させ得る。
ここに提供される背景説明は、本開示の文脈を大まかに提示するためのものである。ここに別段の指示がない限り、この節に記載される題材は、本出願の請求項に対する従来技術ではなく、この節に含めることによって従来技術である又は従来技術の示唆であると認めるものではない。
添付の図面とともに以下の詳細な説明を参照することにより実施形態がたやすく理解されることになる。ここでの説明を容易にするため、同様の構成要素は似通った参照符号で指し示す。実施形態は、添付の図面の図への限定としてではなく、例として示されるものである。
一部の実施形態に従った、グランドビアクラスタリングを用いた集積回路（ＩＣ）アセンブリの一例の側断面図と、このＩＣアセンブリ例の１つのパッケージ基板における、グランドビアクラスタリングを用いたインターコネクトの２つの３次元（３Ｄ）モデルを模式的に例示している。 一部の実施形態に従った、２ビア（two-via）クラスタリングパターン例の上面図及び側断面図を模式的に例示している。 一部の実施形態に従った、３ビア（three-via）クラスタリングパターン例の上面図を模式的に例示している。 一部の実施形態に従った、ＩＣアセンブリにおけるクロストーク低減のためのグランドビアクラスタリングを形成するプロセス例のフロー図を模式的に例示している。 一部の実施形態に従った、ここに記載されるクロストーク低減のためのグランドビアクラスタリングを含むコンピューティング装置を模式的に例示している。
本開示の実施形態は、集積回路（ＩＣ）アセンブリにおけるクロストーク低減のためのグランドビアクラスタリングに関連する技術及び構成を記述する。例えば、ここに記載される技術は、グランドビアのクラスタを有する縦方向インターコネクトを持つパッケージ基板を製造するのに使用され得る。以下の記載においては、当業者が自身の仕事の内容を他の当業者に伝えるために一般に使用する用語を用いて、例示の実装例の様々な態様が説明される。しかしながら、当業者に明らかなように、本開示の実施形態は、記載される態様のうちの一部のみを用いて実施されてもよい。例示の実装例の完全なる理解を提供するために、説明目的で、具体的な数、材料及び構成が説明される。しかしながら、当業者に明らかなように、本開示の実施形態はそのような具体的な詳細事項を用いずに実施されてもよい。また、例示の実装例を不明瞭にしないよう、周知の機構は省略あるいは単純化されている。
以下の詳細な説明では、その一部を形成する添付の図面を参照する。図面においては、全体を通して同様の部分は似通った参照符号で指し示され、また、本開示に係る事項が実施され得る実施形態が例として示される。理解されるべきことには、他の実施形態が使用されてもよく、構造的又は論理的な変更が、本開示の範囲を逸脱することなく為され得る。故に、以下の詳細な説明は、限定的な意味でとられるべきでなく、実施形態の範囲は、添付の請求項とその均等範囲によって定められる。
本開示の目的では、“Ａ及び／又はＢ”なる言い回しは、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的では、フレーズ“Ａ、Ｂ、及び／又はＣ”は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。
本明細書は、例えば、頂部／底部、内／外、上／下、及びこれらに類するものなど、視点に基づく記述を使用することがある。そのような記述は、単に説明を容易にするために使用されるものであり、ここに記載される実施形態の適用を特定の向きに限定することを意図するものではない。
本明細書は、“一実施形態において”、“実施形態において”、又は“一部の実施形態において”なる言い回しを使用することがあるが、これらは各々、同じ又は異なる実施形態の１つ以上を指すものであるとし得る。また、“有する”、“含む”、“持つ”、及びこれらに類する用語は、本開示の実施形態に関して使用されるとき、同義語である。
用語“結合される”、及びその派生語が、ここで使用されることがある。“結合される”は、２つ以上の要素が直接的に、物理的又は電気的に接触していることを意味し得る。しかしながら、“結合される”はまた、２つ以上の要素が、なおも互いに協働あるいは相互作用しながら互いに間接的にコンタクトをとることを意味することもあり、また、互いに結合されると言われる要素間に１つ以上のその他の要素が結合又は接続されることを意味することもある。用語“直接的に結合される”は、２つ以上の要素が直接的に接触していることを意味し得る。
様々な実施形態において、“第２の機構上に形成、堆積、あるいはその他の方法で配置される第１の機構”という言い回しは、第１の機構が第２の機構上に形成、堆積あるいは配置されて、第１の機構の少なくとも一部が第２の機構の少なくとも一部と直接的に接触（例えば、物理的且つ／或いは電気的に直接的に接触）あるいは間接的に接触（例えば、第１の機構と第２の機構との間に１つ以上の他の機構を有する）していることを意味し得る。
ここで使用されるとき、用語“モジュール”は、記載される機能を提供する１つ以上のソフトウェア若しくはファームウェアプログラム、組み合わせ的な論理回路、及び／又はその他の好適コンポーネントを実行する、特定用途向け集積回路（ＡＳＩＣ）、電子回路、システム・オン・チップ（ＳｏＣ）、プロセッサ（共有、専用、又はグループ）、及び／又はメモリ（共有、専用、又はグループ）の部分であること、又はそれらを含むことを意味し得る。用語“プロセッサ”は、レジスタ及び／又はメモリからの電子データを処理して、該電子データをレジスタ及び／又はメモリに格納され得る他の電子データへと変換する如何なるデバイス又はデバイス部分をも意味し得る。
図１は、一部の実施形態に従った、グランドビアのクラスタを用いた縦方向インターコネクトを持つパッケージ基板１１２及び１２２を含んだ、ＩＣアセンブリ１００の一例の側断面図を模式的に示している。
ここで使用されるとき、第１階層インターコネクト（first-level interconnect；ＦＬＩ）は、ダイ（例えば、ダイ１１０又は１２０）とパッケージ基板（例えば、パッケージ基板１１２又は１２２）との間のインターコネクトを指し得るとともに、第２階層インターコネクト（second-level interconnect；ＳＬＩ）は、パッケージ基板（例えば、パッケージ基板１１２又は１２２）と他のパッケージ基板（例えば、インターポーザ１４０）又は回路基板との間のインターコネクトを指し得る。実施形態において、ＩＣアセンブリ１００は、１つ以上のダイ（例えば、ダイ１１０又は１２０）を含み得る。ダイ１１０及び１２０は、１つ以上のＦＬＩ構造を介して、それぞれパッケージ基板１１２及び１２２と電気的且つ／或いは物理的に結合され得る。パッケージ基板１１２及び１２２は更に、１つ以上のＳＬＩ構造を介してインターポーザ１４０と電気的に結合され得る。
ダイ１１０及び１２０の何れか又は双方は、例えば薄膜堆積、リソグラフィ、エッチング、及びこれらに類するものなどの半導体製造技術を用いて半導体材料から作製されるディスクリート（個別）ユニットを表し得る。一部の実施形態において、ダイ１１０及び１２０の何れか又は双方は、プロセッサ、メモリ、スイッチ、ＡＳＩＣ、又はＳｏＣを含むか、その一部であり得る。ダイ１１０及び１２０は、図示のようなフリップチップ構成、又は例えばパッケージ基板に埋め込まれるなどの他の構成を含め、多様な好適構成に従って、それぞれパッケージ基板１１２及び１２２と電気的且つ／或いは物理的に結合され得る。
フリップチップ構成において、ダイ１１０は、例えば図示のインターコネクト構造などのＦＬＩ構造を用いて、パッケージ基板１１２の表面１３２と結合され得る。これらのインターコネクト構造は、ダイ１１０をパッケージ基板１１２に電気的且つ／或いは物理的に結合するように構成され得る。様々な実施形態において、これらのインターコネクト構造は、ダイ１１０とダイ１２０との間又はダイ１１０と何らかの他の電気コンポーネントとの間で電気信号をルーティングするように構成されたインターポーザ１４０の電気ルーティング機構と電気的に結合され得る。同様に、ダイ１２０は、例えば図示のインターコネクト構造などのＦＬＩ構造を用いて、パッケージ基板１２２の表面１３６と結合され得る。これらのインターコネクト構造は、ダイ１２０をパッケージ基板１２２に電気的且つ／或いは物理的に結合するように構成され得る。実施形態において、これらのインターコネクト構造は、ダイ１２０とダイ１１０との間又はダイ１２０と何らかの他の電気コンポーネントとの間で電気信号をルーティングするように構成されたインターポーザ１４０の電気ルーティング機構と電気的に結合され得る。一部の実施形態において、それらの電気信号は、ダイ１１０及び／又は１２０の動作に関連した入力／出力（Ｉ／Ｏ）信号及び／又は電源／グランドを含み得る。
一部の実施形態において、図１の様々なコンポーネントは、パッケージレベルの高速シングルエンドチャネルを形成し得る。そのような実施形態において、パッケージ基板１１２はスタックトビアラミネートコア（stacked via laminate core；ＳＶＬＣ）パッケージ基板であるとし得るとともに、パッケージ基板１２２は標準コアパッケージ基板であるとし得る。一部の実施形態において、ダイ１１０はプロセッサであるとし得るとともに、ダイ１２０は、別のプロセッサ、メモリデバイス、又は例えばネットワークスイッチなどのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイスであるとし得る。図示のように、ダイ１１０がＳＶＬＣパッケージ基板と結合され得る一方で、ダイ１２０は標準コアパッケージ基板と結合され得る。そして、ＳＶＬＣパッケージ基板及び標準コアパッケージ基板の双方が、高速シングルエンドチャネルを完成させるように、例えばボールグリッドアレイ（ＢＧＡ）インターコネクト構造（例えば、はんだボール１１４又は１２４）を介して、別のパッケージ基板（例えば、インターポーザ１４０）と結合され得る。
理解されるように、はんだボール１１４又は１２４によって描かれているＢＧＡインターコネクト構造は、単に説明のためのインターコネクト構造例であるに過ぎない。他の実施形態では、ランドグリッドアレイ（ＬＧＡ）構造が、パッケージ基板１１２上の１つ以上のランドをインターポーザ１４０上の１つ以上のパッドと電気的に結合させてもよく、それにより、パッケージ基板１１２とインターポーザ１４０との間で電気信号がルーティングされ得る。理解されるように、上述の例は例示を意図したものであり、ダイ１１０及び１２０又はその他のダイ（図示せず）をインターポーザ１４０と電気的に結合させることには、多様な好適インターコネクト構造及び／又は階層のうちの何れが使用されてもよい。理解されるように、様々な実施形態は更に、ダイ１１０とダイ１２０との間で電気信号をルーティングするように高速シングルエンドチャネルを実装するのに使用され得る例えばトレンチ、ビア、配線、若しくは導電層、及びこれらに類するものなどの他のインターコネクト構造を含み得る。
パッケージ基板１１２内の縦方向インターコネクトは、３Ｄモデル１５０によって模式的に示され得る。一実施形態において、縦方向インターコネクト１１６は、３つの縦方向インターコネクト部分要素（サブコンポーネント）１５２、１５４及び１５６に対応し得る。様々な実施形態において、３つの縦方向インターコネクト部分要素１５２、１５４及び１５６は、パッケージ基板１１２とインターポーザ１４０との間で、例えば表面１３４を通じて、グランドをルーティングするのに使用され得る。さらに、一部の実施形態において、３つの縦方向インターコネクト部分要素１５２、１５４及び１５６は、パッケージ基板１１２とインターポーザ１４０との間で入力／出力（Ｉ／Ｏ）信号をルーティングし得る幾つかの縦方向インターコネクト（例えば、インターコネクト１５８）によって囲まれ得る。一部の実施形態において、３Ｄモデル１５０に描かれた縦方向インターコネクトは、２：１の信号対グランド比を形成し得る。
同様に、パッケージ基板１２２内の縦方向インターコネクトは、３Ｄモデル１６０によって模式的に示され得る。一実施形態において、縦方向インターコネクト１２６は、３つの縦方向インターコネクト部分要素（サブコンポーネント）１６２、１６４及び１６６に対応し得る。様々な実施形態において、３つの縦方向インターコネクト部分要素１６２、１６４及び１６６は、パッケージ基板１２２とインターポーザ１４０との間で、例えば表面１３８を通じて、グランドをルーティングするのに使用され得る。さらに、一部の実施形態において、３つの縦方向インターコネクト部分要素１６２、１６４及び１６６は、パッケージ基板１２２とインターポーザ１４０との間で入力／出力（Ｉ／Ｏ）信号をルーティングし得る幾つかの縦方向インターコネクト（例えば、インターコネクト１６８）によって取り囲まれ得る。一部の実施形態において、３Ｄモデル１６０に描かれた縦方向インターコネクトも、２：１の信号対グランド比を形成し得る。
様々な実施形態において、３つの縦方向インターコネクト部分要素１５２、１５４及び１５６は、少なくとも１つのグランドビアクラスタを形成し得る。同様に、３つの縦方向インターコネクト部分要素１６２、１６４及び１６６も、少なくとも１つのグランドビアクラスタを形成し得る。３Ｄモデル１５０及び３Ｄモデル１６０は、グランドビアクラスタリングの効果を反映し得る。一部の実施形態において、追加のグランドインターコネクト部分要素（例えば、１５４及び１５６）は、最も外側のグランドインターコネクトの列のみ、又は信号源に最も近いグランドインターコネクト（例えば、縦方向インターコネクト１１６及び１２６）の列のみに設けられてもよい。そのような実施形態は有益であり得る。何故なら、最初の２つの列のインターコネクトの方が、内側の列のものよりも多くの、それらのインターコネクトによって搬送される信号間のクロストークを示し得るからである。他の実施形態において、追加のグランドインターコネクト部分要素（例えば、１６４及び１６６）は、他の内側のグランド列にも適用され得る。
シングルエンドシグナリングのクロストークは、縦方向インターコネクトにおけるグランド基準設計に対して大いに敏感であり得る。例えば、第１の信号とそれに付随するグランドとの間の結合（カップリング）が強くなると、第１の信号と第２の信号との間の相互結合が弱くなり得る。結果として、これら２つの信号とこれら２つの信号に付随するそれぞれのグランドとの間の結合の強さを増大させることによって、これら２つの信号間のクロストークが低減され得る。従って、より多くのインターコネクト構造（例えば、ＢＧＡ接続）を追加してそれらをグランドに割り当てることは、より良好な信号間アイソレーションを生み出し得る。例えば、２：１の信号対グランド比からコンサバティブな１：１の信号対グランド比に変えることは、シグナリングのリスクを軽減する助けとなり得る。しかし、そのような構成では、２ｘ４０インタフェースに関して追加の８０個のグランドボールを必要とすることになり、それが結果としてコストとパッケージフォームファクタのサイズとを増大させてしまうことになる。
様々な実施形態において、３Ｄモデル１５０及び３Ｄモデル１６０に示すようなグランドビアクラスタリング設計が、上述のパッケージフォームファクタのサイズの増大を排除又は抑制することになる。従って、３Ｄモデル１５０及び３Ｄモデル１６０に示すように、互いに隣接するグランドビアをクラスタ化することは、グランドのサイズを増大させ、結果として、対応するフットプリントを大きくすることなく信号とそれに付随するグランドとの間の結合を強化し得る。故に、このグランドビアクラスタリングは、パッケージ設計の残りの部分に影響を及ぼすことなく、既存の基板設計ルールを用いて実装され得る。
様々な実施形態において、グランドビアクラスタリングは、ファーエンド（遠端）及びニアエンド（近端）の双方のクロストークを抑制し得る。故に、グランドビアクラスタリングは、終端及び非終端の双方の高速シングルエンドチャネルで実装され得る。一部の例において、グランドビアクラスタリングは、クロストークを５０％以上低減し得る。また、このグランドビアクラスタリング設計はまた、信号の信号対雑音比（ＳＮＲ）を向上させ得る。故に、チャネルシグナリングのリスクが、パッケージフォームファクタのサイズにおける対応する増大なしで抑制され得る。
図２は、一部の実施形態に従った、２ビア（two-via）クラスタリングパターン例の上面図２００及び側断面図２９０を模式的に例示している。他の実施形態では、３ビア（three-via）クラスタリングパターン又は４つ以上のグランドビアを用いるグランドビアクラスタリングパターンも使用され得る。様々な実施形態において、単一のグランドビアに代わる一群のグランドビアは、２つのパッケージ基板間の追加のインターコネクト構造の必要なしでクロストークを低減又は抑制するために使用され得る。
例えば図示したものなどの一部の実施形態において、グランドビアのクラスタは、六角形パターンにて、同じレイヤ（例えば、層２９６）の信号ビアによって取り囲まれ得る。例えば、１つのクラスタのグランドビア（例えば、グランドビア２１２及び２１４）が、六角形配置をしたそれぞれのボールパッド２２０を持つ６個の信号ビア（例えば、信号ビア２２２）によって取り囲まれ得る。他の実施形態では、この開示の範囲を逸脱することなく、例えばグランドビアのクラスタの周囲に正方形配置で置かれる４つの信号ビアなど、他のパターンも使用され得る。
一部の実施形態において、これら２つのグランドビアは、互いから実質的に離して形成され得るが、なおも、下に位置する同一のコンタクト構造（例えば、ボールパッド）と接触し得る。例えば、図示のように、グランドビア２１２及び２１４は、互いに離して形成されているが、なおも同一のボールパッド２１０と接触している。
側断面図２９０は、２ビアクラスタリングパターンの一例を模式的に例示している。パッケージ基板２３０は、ダイを受ける１つの面（例えば、面２８２）と、別のパッケージ基板又は回路基板と結合される他の面（例えば、面２８４）とを持ち得る。様々な実施形態において、縦方向インターコネクト構造（例えば、縦方向インターコネクト構造２３２、２４０及び２５０）がパッケージ基板２３０内に配置され得る。縦方向インターコネクト構造は、電気信号用の対応する電気経路をパッケージ基板２３０を貫いて構築し得る例えば配線、トレンチ、ビア、ランド、パッド、又はその他の構造などの構造を電気的に結合し得る。
一部の実施形態において、例えば、サーバ製品における実装に関し、縦方向インターコネクト構造は、マイクロビア及びコアビアのスタック並びにはんだボールを含めて、１ミリメートル（ｍｍ）よりも長くなり得る。コアビアとは、基板コアの一方の面上に配置される例えば金属パッドといったルーティング機構を、基板コアの反対の面上に配置される例えば別の金属パッドといったルーティング機構と接続するために使用され得る、導電材料で充填されたコア基板を貫く開口であるとし得る。様々な実施形態において、コアビアは、マイクロビアよりも遥かに大きいとし得る。というのは、コア層は、有機パッケージのビルドアップレイヤよりも遥かに厚いことがあるからである。そのような実施形態において、縦方向インターコネクト構造２３２は、ボールパッド２６２上に配置されたビアのスタックを含むことができ、ボールパッド２６２はその上にはんだボール２７２を置かれ得る。縦方向インターコネクト構造２３２は、パッケージ基板２３０を貫いて信号をルーティングするために使用され得る。
図示のように、一部の実施形態において、縦方向インターコネクト構造２４０は、ボールパッド２６４上に配置されたビア（例えば、ビア２４２、ビア２４４、及びビア２４６）のスタックを含むことができ、ボールパッド２６４はその上にはんだボール２７４を置かれ得る。縦方向インターコネクト構造２４０は、パッケージ基板２３０を貫いてグランドをルーティングするために使用され得る。同様に、縦方向インターコネクト構造２５０は、同じボールパッド２６４上に配置されたビア（例えば、ビア２５２、ビア２５４、及びビア２５６）のスタックを含むことができ、ボールパッド２６４はその上にはんだボール２７４を置かれ得る。縦方向インターコネクト構造２５０も、パッケージ基板２３０を貫いてグランドをルーティングするために使用され得る。
一部の実施形態において、パッケージ基板２３０は、例えば味の素ビルドアップフィルム（ＡＢＦ）基板などのビルドアップ層を有したエポキシ系ラミネート基板とし得る。様々な実施形態において、パッケージ基板２３０は、例えばガラス、セラミック、又は半導体材料から形成された基板を含め、他の好適種類の基板を含み得る。様々な実施形態において、ビア２４２とビア２５２とが同じ基板層２９２内に形成され、ビア２４４とビア２５４とが同じ基板層２９４内に形成され得る。同様に、ビア２４６とビア２５６とが同じ基板層２９６内に形成され得る。一部の実施形態において、ビア２４６及びビア２５６は、コア層内のコアビアとし得る。故に、ビア２４２及びビア２５２が層２９２内のグランドビアクラスタを形成し、ビア２４４及びビア２５４が層２９４内の別のグランドビアクラスタを形成し得る。同様に、ビア２４６及びビア２５６が層２９６内の更なる別のグランドビアクラスタを形成し得る。
様々な実施形態において、ビア２４２及びビア２５２は、層２９２内に、技術的に知られた何らかの従来手法にて形成され得る。例えば、パッド２６４を覆って置かれた誘電体材料の領域で、例えばＣＯ２又はＵＶレーザを使用するなどの技術を用いて穴開けを行うことによって、パッド２６４の上に開口が形成され得る。実施形態において、何らかの従来めっき処理を用いてこの開口内に導電材料を堆積させることで、ビアが形成され得る。一部の実施形態において、電解めっき処理を用いて、穴開けされた開口内に導電材料を堆積させ、そして、この導電材料を堆積させた後に、化学機械研磨（ＣＭＰ）又は銅（Ｃｕ）エッチング処理を用いて、余分な導電材料を除去し得る。様々な実施形態において、ビア２４６及びビア２５６は、層２９６内に、同様の手法を用いて、又は技術的に知られた異なる手法を用いて形成され得る。
様々な実施形態において、層２９２、層２９４、又は層２９６は、例えば、エポキシ系ラミネート材料、酸化シリコン（ＳｉＯ２）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）、又は窒化シリコン（例えば、ＳｉＮ、Ｓｉ３Ｎ４など）を含め、広範な多様な好適誘電体材料のうちの何れかで構成された誘電体層とし得る。実施形態において、層２９２又は層２９４は、ポリマー（例えば、エポキシ系樹脂）を含み得るとともに、結果として得られるパッケージの信頼性基準を満足するように好適な機械的特性を提供するために、更にフィラー（例えば、シリカ）を含み得る。実施形態において、層２９２、層２９４、又は層２９６は、例えばＡＢＦラミネーションなどのポリマーフィルムとして形成され得る。実施形態において、層２９２、層２９４、又は層２９６は、例えば、原子層成長（ＡＬＤ）、物理気相堆積（ＰＶＤ）、又は化学気相成長（ＣＶＤ）などの技術を含め、何らかの好適な技術を用いて、誘電体材料を堆積させることによって形成され得る。
実施形態において、基板２３０は、当該基板の中で又は当該基板を貫いて電気経路を前進させるように構成された、例えばパッド２６２又はパッド２６４などの複数のルーティング機構を含み得る。様々な実施形態において、パッド２６２又はパッド２６４は、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、又はこれらの組み合わせを含む金属など、好適な如何なる導電材料からなっていてもよい。一部の実施形態において、パッド２６２又はパッド２６４は、パッケージ基板２３０を貫いて電気信号をルーティングするためにパッド２６２を縦方向インターコネクト構造２３２と電気的に結合させるように、又はパッケージ基板２３０を貫いてグランドをルーティングするためにパッド２６４を縦方向インターコネクト構造２４０及び２５０と電気的に結合させるように構成された、パターン形成された金属層を用いて形成され得る。このパターン形成された金属層は、技術的に知られた何らかの従来手法にて形成され得る。例えば、パターン形成された金属層は、セミアディティブプロセス（ＳＡＰ）を用いて形成されたビルドアップ層の内側又は最も外側の導電層とし得る。
図３は、一部の実施形態に従った、３ビア（three-via）クラスタリングパターン例の上面図を模式的に例示している。一部の実施形態において、３ビアクラスタリングを使用する例は、六角形配置で使用され得る。例えば、グランドビアのクラスタが、同じ層のビアのうち、六角形パターンで配置された信号ビアによって取り囲まれ得る。すなわち、１つのクラスタのグランドビアが、６個の信号ビアによって取り囲まれる。図３に例示するように、グランドビア３２２、３２４及び３２６のクラスタが、六角形配置をした信号ビア３３２を含む信号ビアによって取り囲まれる。同様に、グランドビア３５２、３５４及び３５６のクラスタも、同様の六角形配置をした信号ビアによって取り囲まれ得る。他の実施形態では、本開示の範囲を逸脱することなく、例えばグランドビアのクラスタの周囲に正方形配置で置かれる４つの信号ビアなど、他のパターンも、グランドビアのクラスタを取り囲んで信号ビアを配置することに使用され得る。
図１を参照して上述したように、グランドビアクラスタリングは、ＳＶＬＣパッケージ基板及び標準コアパッケージ基板に使用され得る。ＳＶＬＣパッケージ基板及び標準コアパッケージ基板は、様々な異なる設計ルール及び異なるボールピッチに適合しなければならないことがある。しかしながら、図示のように、それらの既存の設計ルールを犯すことなく、３ビアクラスタを形成するように２つのグランドビアが首尾良く追加され得る。例えば、マイクロビアとコアビアとの縦方向インターコネクト構造スタックは、既存の設計ルールにおける元々のグランドビアに隣接して形成されることができ、結果として、設計のフォームファクタを維持し得る。
一部の実施形態において、グランドビアのクラスタは、三角形配置をしていてもよい。一例として、グランドビア３２２、３２４及び３２６は三角形配置で描かれている。同様に、グランドビア３５２、３５４及び３５６は別の三角形配置で描かれている。一部の実施形態において、１つのグランドビアが、下に位置するコンタクト（例えば、ボールパッド）の中心の上に配置され、その他２つのグランドビアが、下に位置するコンタクトの側部に追加され得る。例えば、グランドビア３２２、３２４及び３２６のクラスタの中で、ビア３２２は、グランドビア３４２及びそれに付随するボールパッドと同様にして、ボールパッド３２０の中心に置かれ得る。しかし、三角形配置をしたグランドビアクラスタを形成するように、グランドビア３２４及び３２６がグランドビア３２２に追加され得る。一部の実施形態において、グランドビアの三角形配置の中心が、下に位置するコンタクトの中心の上に配置されてもよい。例えば、グランドビア３５２、３５４及び３５６は三角形配置を形成しており、そして、そのクラスタの中心がボールパッド３５０の中心と重なっている。
様々な実施形態において、２つ以上のグランドビアが様々なクラスタ設計で配置され得る。例えば、クラスタ化されるグランドビアの数は、設計スペース又はその他の設計制約に応じて、４つ以上であってもよい。一部の実施形態において、グランドビアクラスタは、重点的に特定の信号の近くに配置され得る。一例として、グランドビア３２２、３２４及び３２６の配置は、エッジ３１０の近くの信号を重視している。何故なら、それらの信号は一般に、クロストークに関していっそう大きい傾向を示すからである。一部の実施形態において、グランドビアクラスタは、グランドビア３５２、３５４及び３５６の配置に示すように中心に置かれることができ、これは、取り囲む信号の全てに等しい改善をもたらし得る。様々な実施形態において、図３に示したようなグランドビアクラスタリングは、ファーエンドクロストーク（ＦＥＸＴ）及びニアエンドクロストーク（ＮＥＸＴ）を抑制し得る。結果として、そのチャネルの信号対雑音比（ＳＮＲ）が向上され得る。
図４は、一部の実施形態に従った、ＩＣアセンブリ（例えば、図１のＩＣアセンブリ１００）におけるクロストーク低減のためにグランドビアクラスタを形成するプロセス例４００のフロー図を模式的に例示している。プロセス４００は、様々な実施形態に従った先行図に関して説明した実施形態に適合し得る。
ブロック４１０にて、プロセス４００は、ダイと第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成される第１のパッケージ基板の一方の面に、複数の電気コンタクトを形成することを含み得る。様々な実施形態において、第１のパッケージ基板の面上のこれらのコンタクトはボールパッドを含み得る。一部の実施形態において、ボールパッドは、はんだマスク定義（ＳＭＤ）とし得る。他の実施形態では、ボールパッドは、非はんだマスク定義（ＮＳＭＤ）であってもよい。一部の実施形態において、パッケージ基板の一方の面にコンタクトを形成することは、ビルドアップレイヤ群の形成の一部として、ビルドアップレイヤ群（例えば、最も外側のビルドアップ層）にコンタクト（例えば、パッド）を埋め込むことによって実現されてもよい。一部の実施形態において、パッケージ基板の一方の面にコンタクトを形成することは、ビルドアップレイヤ群の形成に続いて、何らかの好適技術に従って、ビルドアップレイヤ群に開口を形成し且つそれらの穴の中にコンタクト（例えば、パッド）を配置することによって実現され得る。
ブロック４２０にて、プロセス４００は、上記複数のコンタクトのうちの個別のコンタクトと電気的に結合するように、同じレイヤのビアのうち少なくとも２つのグランドビアを有するグランドビアのクラスタを形成することを含み得る。ブロック４２０は、様々な実施形態に従ったパッケージ基板の製造プロセス中（例えば、層２９２又は層２９４などのパッケージ基板２３０の様々な層の製造中）に実行され得る。様々な実施形態において、グランドビアのクラスタを形成することは、パッケージ基板のエッジに最も近いグランドビアの列（例えば、グランドビアの最初の列）にグランドビアのクラスタを形成することを含み得る。最初の２つの列の信号は、内側の列よりも高い、クロストークに対する影響の受けやすさを示すことがあり、故に、パッケージ基板のエッジに最も近いグランドビアの列にグランドビアのクラスタを形成することは、そのようなクロストークを低減し得る。一部の実施形態において、ブロック４２０は、エッジに最も近いグランドビアの列に対してのみ実行されてもよく、こうすることは、そのようなクロストークを抑制する上でのコスト効率的なソリューションを生み出し得る。
様々な実施形態において、グランドビアのクラスタを形成することは、第１のパッケージ基板の両面間のグランドビアのクラスタを含む縦方向インターコネクト構造を形成することを含み得る（例えば、図２の、パッケージ基板２３０の面２８２と面２８４との間に形成された縦方向インターコネクト構造２４０及び２５０）。一部の実施形態において、グランドビアのクラスタを形成することは、面に隣接する最外層のビアの中にグランドビアのクラスタを形成することを含み得る（例えば、図２の、層２９２内の最外層のビアの一部としてのビア２４２及びビア２５２）。一部の実施形態において、グランドビアのクラスタを形成することは、最外層のビアに直に隣接する第２層のビアの中にグランドビアのクラスタを形成することを含み得る（例えば、図２の、層２９４内のビア２４４及びビア２５４として）。一部の実施形態において、グランドビアのクラスタを形成することは、コアビアのクラスタを同一層のビアの中に形成することを含み得る（例えば、図２の、層２９６内のビア２４６及びビア２５６として）。
一部の実施形態において、グランドビアのクラスタを形成することは、互いに離れた２つのグランドビアを形成することを含み得る。図２に例示したように、グランドビア２１２及び２１４のクラスタは、互いに離して形成され得るが、なおも同一のボールパッド２１０と接触し得る。一部の実施形態において、グランドビアのクラスタを形成することは、三角形配置で３つのグランドビアを形成することを含み得る。そのような実施形態において、三角形配置のグランドビアの中心は、ボールパッドの中心の上に置かれ得る。図３に例示したように、グランドビア３５２、３５４及び３５６が三角形配置を形成し得るとともに、そのクラスタの中心がボールパッド３５０の中心と重なり得る。様々な実施形態において、グランドビアのクラスタを形成することは、同じ層のビアのうちの信号ビアによって取り囲まれたグランドビアのクラスタを形成することを含み得る。図３に例示したように、グランドビア３２２、３２４及び３２６のクラスタが、六角形配置をした信号ビア３３２を含む信号ビアによって取り囲まれ得る。
ブロック４３０にて、プロセス４００は、第１のパッケージ基板を第２のパッケージ基板又は回路基板に電気的に結合するために、個別のコンタクト上に個別のはんだ接合（はんだジョイント）を形成することを含み得る。様々な実施形態において、第１のパッケージ基板上の個別のコンタクトは、例えばはんだパッドなどの第２のパッケージ基板上の相手コンタクトに対応し得るものであるボールパッドとし得る。その後、はんだボールを用いて、例えばＢＧＡ構成にて、ボールパッドをはんだパッドと結合することで、第１及び第２のパッケージ基板間で更に電気信号をルーティングするように構成され得る対応するはんだ接合を形成し得る。他の実施形態では、個別のはんだ接合は、例えばランドグリッドアレイ（ＬＧＡ）構造又はその他の好適構造などの、他のタイプのパッケージインターコネクトとして形成されてもよい。
様々な処理を複数の別個の処理として順々に説明した。しかしながら、説明の順序は、これらの処理が必然的に順序依存であることを意味するものとして解釈されるべきではない。プロセス４００の処理は、図示したものとは別の好適な順序で実行されてもよい。
本開示の実施形態は、所望のように構成するのに適した如何なるハードウェア及び／又はソフトウェアを用いてシステムに実装されてもよい。図５は、一部の実施形態に従った、ここに記載された集積回路アセンブリにおけるクロストーク低減のためのグランドビアクラスタリングを含むコンピューティング装置を模式的に例示している。コンピューティング装置５００は、例えばマザーボード５０２などのボードを収容し得る。マザーボード５０２は、以下に限られないがプロセッサ５０４及び少なくとも１つの通信チップ５０６を含む多数のコンポーネントを含み得る。プロセッサ５０４は、マザーボード５０２に物理的且つ電気的に結合され得る。一部の実装例において、上記少なくとも１つの通信チップ５０６もマザーボード５０２に物理的且つ電気的に結合され得る。更なる実装例において、通信チップ５０６はプロセッサ５０４の一部であってもよい。
コンピューティング装置５００は、その用途に応じて、他のコンポーネントを含むことができ、それら他のコンポーネントは、マザーボード５０２に物理的及び電気的に結合されたものであってもよいし、結合されていないものであってもよい。それら他のコンポーネントは、以下に限られないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリー、オーディオコーデック、ビデオコーディック、電力増幅器（ＡＭＰ）、グローバル・ポジショニング・システム（ＧＰＳ）デバイス、方位計、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大容量記憶装置（例えば、ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、等々）を含み得る。
通信チップ５０６は、コンピューティング装置５００への、及びそれからのデータの伝送のための無線（ワイヤレス）通信を可能にし得る。用語“無線（ワイヤレス）”及びその派生形は、変調された電磁放射線を用いて非固体媒体を介してデータを伝達し得る回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用され得る。この用語は、関連する装置が如何なるワイヤをも含まないことを意味するものではない（一部の実施形態では、如何なるワイヤをも含まないことがあり得る）。通信チップ５０６は、数多くある無線規格又はプロトコルのうちの何れを実装してもよい。無線規格又はプロトコルは、以下に限られないが、ＷｉＦｉ（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５補正）を含むＩＥＥＥ規格、ロングタームエボリューション（ＬＴＥ）プロジェクト及びその補正、更新及び／又は改正（例えば、アドバンストＬＴＥプロジェクト）、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（“３ＧＰＰ２”とも呼ばれている）、等々）を含む。ＩＥＥＥ８０２．１６準拠のＢＷＡネットワークは一般にＷｉＭＡＸネットワーク（ＷｉＭＡＸはワールドワイド・インターオペラビリティ・フォー・マイクロウェイブ・アクセスを表す頭文字である）と呼ばれており、これは、ＩＥＥＥ８０２．１６規格の適合性・相互運用性試験を合格した製品の証明マークとなっている。通信チップ５０６は、グローバル・システム・フォー・モバイル・コミュニケーション（ＧＳＭ（登録商標））、ジェネラル・パケット・ラジオ・サービス（ＧＰＲＳ）、ユニバーサル・モバイル・テレコミュニケーション・システム（ＵＭＴＳ）、ハイ・スピード・パケット・アクセス（ＨＳＰＡ）、エボルブドＨＳＰＡ（Ｅ−ＨＳＰＡ）、又はＬＴＥネットワークに従って動作してもよい。通信チップ５０６は、エンハンスト・データレート・フォー・ＧＳＭエボリューション（ＥＤＧＥ）、ＧＳＭ ＥＤＧＥラジオ・アクセス・ネットワーク（ＧＥＲＡＮ）、ユニバーサル・テレストリアル・ラジオ・アクセス・ネットワーク（ＵＴＲＡＮ）、又はエボルブドＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作してもよい。通信チップ５０６は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタル・エンハンスト・コードレス・テレコミュニケーションズ（ＤＥＣＴ）、エボリューション・データ・オプティマイズド（ＥＶ−ＤＯ）、これらの派生形、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定されるその他の無線プロトコルに従って動作してもよい。通信チップ５０６は、他の実施形態において、その他の無線プロトコルに従って動作してもよい。
コンピューティング装置５００は複数の通信チップ５０６を含み得る。例えば、第１の通信チップ５０６は、例えばＷｉ−Ｆｉ及び／又はＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離の無線通信用にされ、第２の通信チップ５０６は、例えばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ及び／又はその他など、より長距離の無線通信用にされ得る。
コンピューティング装置５００のプロセッサ５０４は、ここに記載されたような技術に従って形成されたグランドビアクラスタを持つ縦方向インターコネクト構造を有する基板（例えば、図１のパッケージ基板１１２）を含んだＩＣアセンブリ（例えば、図１のＩＣアセンブリ１００）の中にパッケージングされ得る。例えば、プロセッサ５０４は、インターコネクト構造を用いてパッケージ基板１１２に結合されたダイ１１０とし得る。用語“プロセッサ”は、レジスタ及び／又はメモリからの電子データを処理して、該電子データをレジスタ及び／又はメモリに格納され得る他の電子データへと変換する如何なるデバイス又はデバイス部分をも意味し得る。
通信チップ５０６も、ここに記載されたような技術に従って形成されたグランドビアクラスタを持つ縦方向インターコネクト構造を有する基板（例えば、図１のパッケージ基板１１２）を含んだＩＣアセンブリ（例えば、図１のＩＣアセンブリ１００）の中にパッケージングされ得る１つ以上のダイを含み得る。
更なる実装例において、コンピューティング装置５００内に収容される他のコンポーネント（例えば、メモリデバイス又はその他の集積回路デバイス）が、ここに記載されたような技術に従って形成されたグランドビアクラスタを持つ縦方向インターコネクト構造を有する基板（例えば、図１のパッケージ基板１１２）を含んだＩＣアセンブリ（例えば、図１のＩＣアセンブリ１００）の中にパッケージングされ得る１つ以上のダイを含み得る。
一部の実施形態によれば、複数のプロセッサチップ及び／又はメモリチップが、縦方向インターコネクト構造内にグランドビアクラスタを有するパッケージ基板を含んだＩＣアセンブリの中に配置されることができ、これら縦方向インターコネクト構造は、これらのプロセッサ又はメモリチップのうちの何れか２つの間で信号を電気的にルーティングするチャネルの一部とし得る。
様々な実装例において、コンピューティング装置５００は、ラップトップ、ネットブック、ノートブック、ウルトラブック（登録商標）、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御ユニット、デジタルカメラ、ポータブル音楽プレーヤ、又はデジタルビデオレコーダとし得る。更なる実装例において、コンピューティング装置５００は、データを処理するその他の如何なる電子装置であってもよい。
例
様々な実施形態によれば、本開示は集積回路（ＩＣ）パッケージアセンブリを記述する。ＩＣパッケージアセンブリの例１は、ダイと第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成された第１のパッケージ基板を含むことができ、第１のパッケージ基板は、前記ダイを受けるように構成された第１の面と、該第１の面とは反対側の第２の面とを持つ。前記第１のパッケージ基板は、前記第１のパッケージ基板の前記第２の面に配置された複数のコンタクトと、同一層のビアのうちの少なくとも２つのグランドビアとを含み、前記複数のコンタクトのうちの個別のコンタクトが、前記第２のパッケージ基板との個別のはんだ接合を形成するように構成され、且つ
前記少なくとも２つのグランドビアは、前記個別のコンタクトと電気的に結合されたグランドビアのクラスタを形成する。例２は、前記グランドビアのクラスタは、前記第１のパッケージ基板の前記第１の面と前記第２の面との間の縦方向インターコネクトの一部である、例１の事項を含み得る。例３は、前記同一層のビアは、前記第２の面に直に隣接した最も外側の第１層のビア、前記最も外側の第１層のビアに直に隣接した第２層のビア、又は前記第２層のビアに直に隣接した第３層のビアである、例１又は２の事項を含み得る。例４は、前記グランドビアのクラスタは、前記第１のパッケージ基板のエッジに最も近いグランドビアの列の一部である、例１−３の何れかの事項を含み得る。例５は、前記グランドビアのクラスタは、前記同一層のビアのうちの複数の信号ビアによって取り囲まれている、例１−４の何れかの事項を含み得る。例６は、前記複数の信号ビアは、前記グランドビアのクラスタの周りに実質的な六角形配置で構成されている、例５の事項を含み得る。例７は、前記グランドビアのクラスタは、三角形配置をした３つのグランドビアを含む、例１−６の何れかの事項を含み得る。例８は、前記三角形配置の中心が、前記個別のコンタクトの中心の上に配置されている、例７の事項を含み得る。例９は、当該ＩＣパッケージアセンブリは更に、前記第２のパッケージ基板を有し、前記第２のパッケージ基板は、前記個別のはんだ接合を介して前記第１のパッケージ基板と結合されている、例１−８の何れかの事項を含み得る。例１０は、前記少なくとも２つのグランドビアの間の距離が、前記個別のコンタクトの直径よりも小さい、例１−９の何れかの事項を含み得る。例１１は、前記少なくとも２つのグランドビアは同じ寸法を有する、例１−１０の何れかの事項を含み得る。例１２は、前記個別のはんだ接合は、ボールグリッドアレイ（ＢＧＡ）構成の複数のはんだ接合の一部である、例１−１１の何れかの事項を含み得る。例１３は、前記第１のパッケージ基板は、スタックトビアラミネートコアパッケージ又はコアＢＧＡパッケージである、例１−１２の何れかの事項を含み得る。
様々な実施形態によれば、本開示は方法を記述する。方法の例１４は、ダイと第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成される第１のパッケージ基板の面に、複数のコンタクトを形成し、前記複数のコンタクトの個別のコンタクトと電気的に結合するように、同一層のビアのうちの少なくとも２つのグランドビアを有するグランドビアのクラスタを形成し、且つ前記第１のパッケージ基板を前記第２のパッケージ基板に電気的に結合するために、前記個別のコンタクト上に個別のはんだ接合を形成する、ことを含み得る。例１５は、前記グランドビアのクラスタを形成することは、前記第１のパッケージ基板の両面間に前記グランドビアのクラスタを含む縦方向インターコネクトを形成することを有する、例１４の方法を含み得る。例１６は、前記グランドビアのクラスタを形成することは、前記同一層のビアの中にコアビアのクラスタを形成することを有する、例１４又は１５の方法を含み得る。例１７は、前記グランドビアのクラスタを形成することは、前記同一層のビアのうちの複数の信号ビアによって取り囲まれた前記グランドビアのクラスタを形成することを有する、例１４−１６の何れかの方法を含み得る。例１８は、前記グランドビアのクラスタを形成することは、三角形配置をした３つのグランドビアを形成することを有する、例１４−１７の何れかの方法を含み得る。例１９は、前記三角形配置の中心が、前記個別のコンタクトの中心の上に配置される、例１８の方法を含み得る。例２０は、前記グランドビアのクラスタを形成することは、２つのグランドビアを互いから離して形成することを有する、例１４−１９の何れかの方法を含み得る。例２１は、前記グランドビアのクラスタを形成することは、前記第１のパッケージ基板のエッジに最も近いグランドビアの列に前記グランドビアのクラスタを形成することを有する、例１４−２０の何れかの方法を含み得る。
様々な実施形態によれば、本開示はパッケージアセンブリを記述する。パッケージアセンブリの例２２は、第１のダイと、前記第１のダイに電気的に結合され、且つ前記第１のダイと第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成された、第１のパッケージ基板であり、当該第１のパッケージ基板は、前記第１のダイを受けるように構成された第１の面と、該第１の面とは反対側の第２の面とを持ち、当該第１のパッケージ基板は、当該第１のパッケージ基板の前記第２の面に配置された複数のコンタクトと、同一層のビアのうちの少なくとも２つのグランドビアとを含み、前記複数のコンタクトのうちの個別のコンタクトが、前記第２のパッケージ基板との個別のはんだ接合を形成するように構成され、且つ前記少なくとも２つのグランドビアが、前記個別のコンタクトと電気的に結合されたグランドビアのクラスタを形成する、第１のパッケージ基板と、前記第２のパッケージ基板であり、前記第１のパッケージ基板を第３のパッケージ基板と電気的に結合するためのインターコネクトが当該第２のパッケージ基板内に埋め込まれている第２のパッケージ基板と、前記第２のパッケージ基板及び第２のダイに電気的に結合され、且つ前記第２のダイと前記第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成された、前記第３のパッケージ基板と、を含み得る。例２３は、前記第１のパッケージ基板はスタックトビアラミネートコアパッケージであり、前記第２のパッケージ基板はインターポーザであり、前記第３のパッケージ基板はコアボールグリッドアレイパッケージである、例２２にパッケージアセンブリを含み得る。例２４は、前記第１のダイはＣＰＵであり、前記第２のダイはスイッチである、例２２又は２３のパッケージアセンブリを含み得る。例２５は、前記グランドビアのクラスタは、前記第１のパッケージ基板のエッジに最も近いグランドビアの列の一部である、例２２−２４の何れかのパッケージアセンブリを含み得る。
様々な実施形態は、以上では論理積（及び）形態で記述された実施形態の選言的（又は）実施形態を含め（例えば、“及び”は“及び／又は”であってもよい）、上述の実施形態の好適な組み合わせを含み得る。また、一部の実施形態は、実行されるときに上述の実施形態のうちの何れかのアクションを生じさせる命令を格納して有する１つ以上の製造品（例えば、非一時的なコンピュータ読み取り可能媒体）を含み得る。さらには、一部の実施形態は、上述の実施形態の様々な操作を実行するのに好適な手段を有する装置又はシステムを含み得る。
例示した実装例の以上の説明は、要約書に記載した事項も含めて、網羅的であることや、本開示の実施形態を開示そのままの形態に限定することを意図したものではない。具体的な実施形態及び例が例示目的でここに記載されているが、当業者が認識するように、本開示の範囲内で様々な均等な変更が可能である。
そのような変更は、以上の詳細な説明を踏まえて、本開示の実施形態に対して為され得るものである。請求項中で使用される用語は、本開示の様々な実施形態を明細書及び特許請求の範囲にて開示された具体的な実装形態に限定するように解釈されるべきでない。むしろ、その範囲はもっぱら、確立されたクレーム解釈の原則に則って解釈される以下の請求項によって決定されるものである。

Claims (42)

  1. 半導体パッケージであって、
    第１の面及び第２の面を持つ第１のパッケージ基板であり、前記第１の面は前記第２の面の反対側であり、当該第１のパッケージ基板は、
    半導体材料を有する層、
    当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第１のグランドインターコネクト構造、
    当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第２のグランドインターコネクト構造、
    当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第３のグランドインターコネクト構造であり、前記第１のグランドインターコネクト構造、前記第２のグランドインターコネクト構造、及び当該第３のグランドインターコネクト構造が、前記半導体材料を有する前記層を貫いて延在している、第３のグランドインターコネクト構造、
    当該第１のパッケージ基板の前記第２の面上の第１のボールパッドであり、当該第１のボールパッドは銅を有し、前記第１のグランドインターコネクト構造、前記第２のグランドインターコネクト構造、及び前記第３のグランドインターコネクト構造が、当該第１のボールパッドと接触している、第１のボールパッド、
    当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第４のグランドインターコネクト構造、及び
    当該第１のパッケージ基板の前記第２の面上の第２のボールパッドであり、当該第２のボールパッドは銅を有し、前記第４のグランドインターコネクト構造が単独で当該第２のボールパッドと接触している、第２のボールパッド、
    を有する、第１のパッケージ基板と、
    前記第１のパッケージ基板の前記第１の面に結合されたダイと、
    前記第１のパッケージ基板の前記第２の面に結合された第２のパッケージ基板と、
    を有する半導体パッケージ。
  2. 当該半導体パッケージは更に、前記第１のパッケージ基板の前記第１の面と前記第２の面との間に更なるグランドインターコネクト構造を有し、該更なるグランドインターコネクト構造は、前記半導体材料を有する前記層を貫いており、該更なるグランドインターコネクト構造は、前記第１のボールパッドと接触している、請求項１に記載の半導体パッケージ。
  3. 半導体パッケージであって、
    第１の面及び第２の面を持つ第１のパッケージ基板であり、前記第１の面は前記第２の面の反対側であり、当該第１のパッケージ基板は、
    半導体材料を有する第１のパッケージ基板層、
    当該第１のパッケージ基板の前記第２の面上の第１のボールパッドであり、銅を有する第１のボールパッド、
    前記第１のパッケージ基板層を貫いた、当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第１のインターコネクト構造であり、当該第１のインターコネクト構造は、少なくとも部分的に当該第１のパッケージ基板の前記第１のボールパッドの直接的に上にあり、当該第１のインターコネクト構造は、前記第１のボールパッドと電気的に接触している、第１のインターコネクト構造、
    前記第１のパッケージ基板層を貫いた、当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第２のインターコネクト構造であり、当該第２のインターコネクト構造は、少なくとも部分的に当該第１のパッケージ基板の前記第１のボールパッドの直接的に上にあり、当該第２のインターコネクト構造は、前記第１のインターコネクト構造から横に離間されており、当該第２のインターコネクト構造は、当該第１のパッケージ基板の前記第１のボールパッドと電気的に接触している、第２のインターコネクト構造、
    前記第１のパッケージ基板層を貫いた、当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第３のインターコネクト構造であり、当該第３のインターコネクト構造は、少なくとも部分的に当該第１のパッケージ基板の前記第１のボールパッドの直接的に上にあり、当該第３のインターコネクト構造は、前記第１のインターコネクト構造から横に離間され且つ前記第２のインターコネクト構造から横に離間されており、当該第３のインターコネクト構造は、当該第１のパッケージ基板の前記第１のボールパッドと電気的に接触している、第３のインターコネクト構造、
    当該第１のパッケージ基板の前記第２の面上の第２のボールパッドであり、銅を有する第２のボールパッド、及び
    前記第１のパッケージ基板層を貫いた、当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第４のインターコネクト構造であり、当該第４のインターコネクト構造は、少なくとも部分的に当該第１のパッケージ基板の前記第２のボールパッドの直接的に上にあり、当該第４のインターコネクト構造は、単独で、当該第１のパッケージ基板の前記第２のボールパッドと電気的に接触している、第４のインターコネクト構造、
    を有する、第１のパッケージ基板と、
    前記第１のパッケージ基板の前記第１の面に結合されたダイと、
    前記第１のパッケージ基板の前記第２の面に結合された第２のパッケージ基板と、
    を有する半導体パッケージ。
  4. 前記第１のパッケージ基板は更に、第２のパッケージ基板層を有する、請求項３に記載の半導体パッケージ。
  5. 当該半導体パッケージは更に、
    前記第２のパッケージ基板層を貫いた、前記第１のパッケージ基板の前記第１の面と前記第２の面との間の第５のインターコネクト構造であり、当該第５のインターコネクト構造は、前記第１のインターコネクト構造の直接的に上にあり、且つ前記第１のインターコネクト構造と電気的に接触している、第５のインターコネクト構造、
    前記第２のパッケージ基板層を貫いた、前記第１のパッケージ基板の前記第１の面と前記第２の面との間の第６のインターコネクト構造であり、当該第６のインターコネクト構造は、前記第２のインターコネクト構造の直接的に上にあり、且つ前記第２のインターコネクト構造と電気的に接触している、第６のインターコネクト構造、及び
    前記第２のパッケージ基板層を貫いた、前記第１のパッケージ基板の前記第１の面と前記第２の面との間の第７のインターコネクト構造であり、当該第７のインターコネクト構造は、前記第３のインターコネクト構造の直接的に上にあり、且つ前記第３のインターコネクト構造と電気的に接触している、第７のインターコネクト構造、
    を有する、請求項４に記載の半導体パッケージ。
  6. 前記第１のインターコネクト構造、前記第２のインターコネクト構造、及び前記第３のインターコネクト構造が全て、前記第１のボールパッドと直接的に接触している、請求項３に記載の半導体パッケージ。
  7. 集積回路（ＩＣ）パッケージアセンブリであって、
    ダイと第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成された第１のパッケージ基板であり、前記ダイを受けるように構成された第１の面と、該第１の面とは反対側の第２の面とを持つ第１のパッケージ基板
    を有し、
    前記第１のパッケージ基板は、
    前記第１のパッケージ基板の前記第２の面に配置された複数のコンタクトと、
    同一層のビアのうちの少なくとも２つのグランドビア及び少なくとも１つの信号ビアと
    を含み、
    前記複数のコンタクトのうちの個別のコンタクトが、前記第２のパッケージ基板との個別のはんだ接合を形成するように構成され、
    前記少なくとも１つの信号ビアの各々が、単独で、対応する前記個別のコンタクトと電気的に結合され、且つ
    前記少なくとも２つのグランドビアは、前記個別のコンタクトと電気的に結合されたグランドビアのクラスタを形成する、
    ＩＣパッケージアセンブリ。
  8. 前記グランドビアのクラスタは、前記第１のパッケージ基板の前記第１の面と前記第２の面との間の縦方向インターコネクトの一部である、請求項７に記載のＩＣパッケージアセンブリ。
  9. 前記同一層のビアは、前記第２の面に直に隣接した最も外側の第１層のビア、前記最も外側の第１層のビアに直に隣接した第２層のビア、又は前記第２層のビアに直に隣接した第３層のビアである、請求項７に記載のＩＣパッケージアセンブリ。
  10. 前記グランドビアのクラスタは、前記同一層のビアのうちの複数の信号ビアによって取り囲まれている、請求項７に記載のＩＣパッケージアセンブリ。
  11. 前記複数の信号ビアは、前記グランドビアのクラスタの周りに実質的な六角形配置で構成されている、請求項１０に記載のＩＣパッケージアセンブリ。
  12. 前記グランドビアのクラスタは、三角形配置をした３つのグランドビアを含む、請求項７に記載のＩＣパッケージアセンブリ。
  13. 前記三角形配置の中心が、前記個別のコンタクトの中心の上に配置されている、請求項１２に記載のＩＣパッケージアセンブリ。
  14. 前記三角形配置の中心が、前記個別のコンタクトの中心から、隣接する信号ビアのうちの１つの方にずらされている、請求項１２に記載のＩＣパッケージアセンブリ。
  15. 当該ＩＣパッケージアセンブリは更に、前記第２のパッケージ基板を有し、前記第２のパッケージ基板は、前記個別のはんだ接合を介して前記第１のパッケージ基板と結合されている、請求項７に記載のＩＣパッケージアセンブリ。
  16. 前記少なくとも２つのグランドビアの間の距離が、前記個別のコンタクトの直径よりも小さい、請求項７に記載のＩＣパッケージアセンブリ。
  17. 前記少なくとも２つのグランドビアは同じ寸法を有する、請求項７に記載のＩＣパッケージアセンブリ。
  18. 前記個別のはんだ接合は、ボールグリッドアレイ（ＢＧＡ）構成の複数のはんだ接合の一部である、請求項７に記載のＩＣパッケージアセンブリ。
  19. 前記第１のパッケージ基板は、スタックトビアラミネートコアパッケージ又はコアＢＧＡパッケージである、請求項７に記載のＩＣパッケージアセンブリ。
  20. 前記グランドビアのクラスタは、前記第１のパッケージ基板のエッジに最も近いグランドビアの列の一部である、請求項７乃至１９の何れか一項に記載のＩＣパッケージアセンブリ。
  21. 集積回路（ＩＣ）パッケージアセンブリを製造する方法であって、
    ダイと第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成される第１のパッケージ基板の面に、複数のコンタクトを形成し、
    前記複数のコンタクトの個別のコンタクトと電気的に結合するように、同一層のビアのうちの少なくとも２つのグランドビアを有するグランドビアのクラスタを形成し、
    前記同一層のビアのうちの各信号ビアを、単独で、前記複数のコンタクトのうちの対応する個別のコンタクトと電気的に結合し、且つ
    前記第１のパッケージ基板を前記第２のパッケージ基板に電気的に結合するために、前記個別のコンタクト上に個別のはんだ接合を形成する、
    ことを有する方法。
  22. 前記グランドビアのクラスタを形成することは、前記第１のパッケージ基板の両面間に前記グランドビアのクラスタを含む縦方向インターコネクトを形成することを有する、請求項２１に記載の方法。
  23. 前記グランドビアのクラスタを形成することは、前記同一層のビアの中にコアビアのクラスタを形成することを有する、請求項２１に記載の方法。
  24. 前記グランドビアのクラスタを形成することは、前記同一層のビアのうちの複数の信号ビアによって取り囲まれた前記グランドビアのクラスタを形成することを有する、請求項２１に記載の方法。
  25. 前記グランドビアのクラスタを形成することは、三角形配置をした３つのグランドビアを形成することを有する、請求項２１に記載の方法。
  26. 前記三角形配置の中心が、前記個別のコンタクトの中心の上に配置される、請求項２５に記載の方法。
  27. 前記グランドビアのクラスタを形成することは、２つのグランドビアを互いから離して形成することを有する、請求項２１に記載の方法。
  28. 前記グランドビアのクラスタを形成することは、前記第１のパッケージ基板のエッジに最も近いグランドビアの列に前記グランドビアのクラスタを形成することを有する、請求項２１乃至２７の何れか一項に記載の方法。
  29. パッケージアセンブリであって、
    第１のダイと、
    前記第１のダイに電気的に結合され、且つ前記第１のダイと第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成された、第１のパッケージ基板であり、当該第１のパッケージ基板は、前記第１のダイを受けるように構成された第１の面と、該第１の面とは反対側の第２の面とを持ち、当該第１のパッケージ基板は、当該第１のパッケージ基板の前記第２の面に配置された複数のコンタクトと、同一層のビアのうちの少なくとも２つのグランドビア及び少なくとも１つの信号ビアとを含み、前記複数のコンタクトのうちの個別のコンタクトが、前記第２のパッケージ基板との個別のはんだ接合を形成するように構成され、前記少なくとも１つの信号ビアの各々が、単独で、対応する前記個別のコンタクトと電気的に結合され、且つ前記少なくとも２つのグランドビアが、前記個別のコンタクトと電気的に結合されたグランドビアのクラスタを形成する、第１のパッケージ基板と、
    前記第２のパッケージ基板であり、前記第１のパッケージ基板を第３のパッケージ基板と電気的に結合するためのインターコネクトが当該第２のパッケージ基板内に埋め込まれている第２のパッケージ基板と、
    前記第２のパッケージ基板及び第２のダイに電気的に結合され、且つ前記第２のダイと前記第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成された、前記第３のパッケージ基板と、
    を有するパッケージアセンブリ。
  30. 前記第１のパッケージ基板はスタックトビアラミネートコアパッケージであり、前記第２のパッケージ基板はインターポーザであり、前記第３のパッケージ基板はコアボールグリッドアレイパッケージである、請求項２９に記載のパッケージアセンブリ。
  31. 前記第１のダイはＣＰＵであり、前記第２のダイはスイッチである、請求項２９に記載のパッケージアセンブリ。
  32. 前記グランドビアのクラスタは、前記第１のパッケージ基板のエッジに最も近いグランドビアの列の一部である、請求項２９乃至３１の何れか一項に記載のパッケージアセンブリ。
  33. 半導体パッケージであって、
    第１の面及び第２の面を持つパッケージ基板であり、前記第１の面は前記第２の面の反対側であり、当該パッケージ基板は、
    当該パッケージ基板の前記第２の面上の第１のボールパッド及び第２のボールパッド、及び
    当該パッケージ基板の前記第１の面と前記第２の面との間の縦方向インターコネクトであり、当該縦方向インターコネクトは、第２のグランド導通ビアに横方向に隣接した第１のグランド導通ビアを有し、該第１のグランド導通ビア及び該第２のグランド導通ビアは双方が前記第１のボールパッドと直接的に接触し、当該縦方向インターコネクトは更に、前記第１及び第２のグランド導通ビアから横方向に離間された信号導通ビアを有し、該信号導通ビアは単独で前記第２のボールパッドと接触している、縦方向インターコネクト、
    を有する、パッケージ基板と、
    前記パッケージ基板の前記第１の面に結合されたダイであり、フットプリントを持つダイと、
    前記パッケージ基板の前記第２の面上の前記第１及び第２のボールパッドにそれぞれ結合された第１及び第２のはんだボールであり、前記ダイのフットプリントの外側にある第１及び第２のはんだボールと、
    を有する半導体パッケージ。
  34. 前記パッケージ基板は、１つ以上の導電層を有する多層パッケージ基板であり、前記第１のグランド導通ビア及び前記第２のグランド導通ビアは、前記第１のボールパッドと前記１つ以上の導電層のうちの１つとの間にある、請求項３３に記載の半導体パッケージ。
  35. 前記１つ以上の導電層のうちの前記１つは、前記第１のグランド導通ビア及び前記第２のグランド導通ビアの直上の層である、請求項３４に記載の半導体パッケージ。
  36. 前記第１のグランド導通ビア及び前記第２のグランド導通ビアは、前記パッケージ基板の前記第１の面と前記第２の面との間を完全に延在している、請求項３３に記載の半導体パッケージ。
  37. 前記第１のグランド導通ビア及び前記第２のグランド導通ビアは、前記パッケージ基板内の電気経路に結合されており、該電気経路は前記ダイに結合されている、請求項３３に記載の半導体パッケージ。
  38. 前記ダイに電気的に結合された第２のダイを更に有する請求項３３に記載の半導体パッケージ。
  39. 当該半導体パッケージは更に第２のパッケージ基板を有し、前記第２のダイは前記第２のパッケージ基板に取り付けられ、前記第２のパッケージ基板は前記パッケージ基板に電気的に結合される、請求項３８に記載の半導体パッケージ。
  40. 前記縦方向インターコネクトは更に、前記第１及び第２のグランド導通ビアに横方向に隣接した第３のグランド導通ビアを有し、該第３のグランド導通ビアは前記第１のボールパッドと直接的に接触している、請求項３３に記載の半導体パッケージ。
  41. 前記縦方向インターコネクトは更に、前記第１、第２及び第３のグランド導通ビアに横方向に隣接した１つ以上の更なるグランド導通ビアを有し、該１つ以上の更なるグランド導通ビアは前記第１のボールパッドと直接的に接触している、請求項４０に記載の半導体パッケージ。
  42. 前記第１及び第２のボールパッドは銅を有する、請求項３３に記載の半導体パッケージ。
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