JP6788401B2

JP6788401B2 - comparator

Info

Publication number: JP6788401B2
Application number: JP2016136636A
Authority: JP
Inventors: 正訓小川
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2016-07-11
Filing date: 2016-07-11
Publication date: 2020-11-25
Anticipated expiration: 2036-07-11
Also published as: JP2018011103A

Description

本発明は、コンパレータに係り、特に、高速応答特性、電圧依存性の向上等を図ったものに関する。 The present invention relates to a comparator, and particularly relates to a comparator having improved high-speed response characteristics, voltage dependence, and the like.

電子機器の多様化に伴い、コンパレータは、同相入力電圧が広く、入力に対する高速応答性が良好なことが理想とされることは勿論、さらには、幅広い電源電圧で使用可能で、電源電圧に対して応答特性などの諸特性が変動しないことが望しい。このような観点から、同相入力電圧を負電源電圧から正電源電圧まで印加可能としたコンパレータの回路構成が様々提案、実用化されている（例えば、特許文献１等参照。） With the diversification of electronic devices, it is ideal that the comparator has a wide common-mode input voltage and good high-speed response to the input, and it can be used in a wide range of power supply voltages. It is hoped that various characteristics such as response characteristics will not change. From this point of view, various circuit configurations of comparators capable of applying in-phase input voltage from negative power supply voltage to positive power supply voltage have been proposed and put into practical use (see, for example, Patent Document 1 and the like).

図８にはそのような従来のコンパレータの回路構成例が示されており以下、この従来回路について同図を参照しつつ説明する。
このコンパレータは、トランジスタＭ１，Ｍ２、及び、第２の定電流源ＣＳ２により構成された第１の差動対ＤＥＦ１と、トランジスタＭ３，Ｍ４、及び、第１の定電流源ＣＳ１により構成された第２の差動対ＤＥＦ２と、トランジスタＭ５〜Ｍ８を用いて構成されたフォールデットカスコード回路ＣＡＳと、出力トランジスタＭ９による出力段ＰＡとに大別されて構成されたものとなっている。 An example of a circuit configuration of such a conventional comparator is shown in FIG. 8, and the conventional circuit will be described below with reference to the same figure.
This comparator includes a first differential pair DEF1 composed of transistors M1 and M2 and a second constant current source CS2, and a first differential pair DEF1 composed of transistors M3 and M4 and a first constant current source CS1. The differential pair DEF2 of 2 is roughly divided into a folded cascode circuit CAS configured by using the transistors M5 to M8 and an output stage PA by the output transistor M9.

このコンパレータにおいては、第１の差動対ＤＥＦ１を構成するトランジスタＭ１，Ｍ２には、ＮＭＯＳＦＥＴ（ＮチャンネルＭＯＳ電界効果トランジスタ）が、第２の差動対ＤＥＦ２を構成するトランジスタＭ３，Ｍ４には、ＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳ電界効果トランジスタ）が、それぞれ用いられている。
フォールデットカスコード回路ＣＡＳは、第１の差動対ＤＥＦ１と第２の差動対ＤＥＦ２繋ぐ機能を有するもので、トランジスタＭ５，Ｍ６には、ＰＭＯＳＦＥＴが、トランジスタＭ７，Ｍ８には、ＮＭＯＳＦＥＴが、それぞれ用いられている。
また、出力トランジスタＭ９には、ＮＭＯＳＦＥＴが用いられている。 In this comparator, NMOSFETs (N-channel MOS field effect transistors) are used for the transistors M1 and M2 that form the first differential pair DEF1, and the transistors M3 and M4 that form the second differential pair DEF2 are used for the transistors M3 and M4. PMOSFETs (P-channel MOS field effect transistors) are used respectively.
The fold-out cascode circuit CAS has a function of connecting the first differential pair DEF1 and the second differential pair DEF2, and the transistors M5 and M6 have PMOSFETs and the transistors M7 and M8 have NMOSFETs, respectively. It is used.
Further, an N MOSFET is used for the output transistor M9.

上述の構成を有する従来のコンパレータにおける応答特性は、以下に説明するように求められるものとなっている。
先ず、以下に説明する応答特性は、コンパレータの出力電圧がＬｏｗからＨｉｇｈに変化するときの伝搬遅延時間のことであり、この伝搬遅延時間は、以下の説明においては、トランジスタＭ９のゲート電位Ｖ_Ｍ９の変動時間が主であることを前提とする。 The response characteristics of the conventional comparator having the above-described configuration are required as described below.
First, the response characteristic to be described below is that the propagation delay time when the output voltage of the comparator is changed to High from Low, the propagation delay time, in the following description, the gate potential V _M9 of the transistor M9 It is assumed that the fluctuation time of is the main.

最初に、出力電圧がＬｏｗの状態、すなわち、出力電圧がほぼ負電源電圧に近い値となっている場合の回路の主要な各ノード電位は、以下の通りとなる。
まず、反転入力端子ＩＮＭの電位は非反転入力端子ＩＮＰの電位よりも高く、そのため、第２の差動対ＤＥＦ２のトランジスタＭ３よりトランジスタＭ４の方に定電流源ＣＳ１からの電流がより多く流れ、第４の抵抗器Ｒ４での電圧降下が増加する。 First, the main node potentials of the circuit when the output voltage is Low, that is, when the output voltage is a value close to the negative power supply voltage, are as follows.
First, the potential of the inverting input terminal INM is higher than the potential of the non-inverting input terminal INP, so that more current from the constant current source CS1 flows toward the transistor M4 than at the transistor M3 of the second differential pair DEF2. The voltage drop at the fourth resistor R4 increases.

そのため、トランジスタＭ８のゲート・ソース間電圧差Ｖgs_Ｍ８が、トランジスＭ７のゲート・ソース間電位差Ｖgs_Ｍ７よりも小さくなる。そして、ゲート・ソース間電位差Ｖgs_Ｍ８が小さい状態であるため、トランジスタＭ８のドレイン電位は上昇し、それに伴いトランジスタＭ９のゲート電位Ｖg_Ｍ９が上昇する。 Therefore, the gate-source voltage difference Vgs _M8 of the transistor _M8 is smaller than the gate-source potential difference Vgs _{M7 of} the transistor M7. Since the potential difference Vgs _M8 between the gate and the source is small, the drain potential of the transistor M8 rises, and the gate potential Vg _M9 of the transistor M9 rises accordingly.

一方、第１の差動対ＤＥＦ１においては、トランジスタＭ２よりもトランジスタＭ１の方に第２の定電流源ＣＳ２の電流がより多く流れ、第１の抵抗器Ｒ１での電圧降下が増加し、第２の抵抗器Ｒ２での電圧降下が減少する。
その結果、トランジスタＭ６のゲート・ソース間電圧差Ｖgs_Ｍ６が大きくなり、トランジスタＭ６のドレイン電位が上昇すると共に、トランジスタＭ９のゲート電位Ｖg_Ｍ９が上昇する。 On the other hand, in the first differential pair DEF1, the current of the second constant current source CS2 flows more in the transistor M1 than in the transistor M2, the voltage drop in the first resistor R1 increases, and the first is The voltage drop in the resistor R2 of 2 is reduced.
As a result, the voltage difference Vgs _M6 between the gate and source of the transistor M6 becomes large, the drain potential of the transistor M6 rises, and the gate potential Vg _M9 of the transistor M9 rises.

このトランジスタＭ９のゲート電位Ｖg_Ｍ９の上昇により、トランジスタＭ９のドレイン電位であるコンパレータの出力端子ＯＵＴの電位は、Ｌｏｗとなる。
先に述べたように、トランジスタＭ８のゲート・ソース間電位差Ｖgs_Ｍ８は小さいが、このＶgs_Ｍ８が、例えば、トランジスタＭ８の閾値電圧Ｖth_Ｍ８より小さい場合、つまり、トランジスタＭ８のドレイン電流がほぼ流れない場合、トランジスタＭ９のゲート電位Ｖg_Ｍ９は、ほぼ正電源電圧ＶＤＤと同電位となる。 As the gate potential Vg _M9 of the transistor M9 rises, the potential of the output terminal OUT of the comparator, which is the drain potential of the transistor M9, becomes Low.
As described above, the potential difference between the gate and the source of the transistor M8 Vgs _M8 is small, but when this Vgs _M8 is smaller than the threshold voltage Vth _{M8 of} the transistor M8, that is, the drain current of the transistor M8 hardly flows. In this case, the gate potential Vg _M9 of the transistor M9 has substantially the same potential as the positive power supply voltage VDD.

一方、トランジスタＭ６において、ゲート・ソース間電位差Ｖgs_Ｍ６は、ドレイン電流Ｉ_Ｍ６を流すような大きな値となるが、上述のように、トランジスタＭ９のゲート電位Ｖg_Ｍ９が、ほぼ正電源電圧ＶＤＤに等しい値となることで、トランジスタＭ６のドレイン・ソース間の電位差Ｖds_Ｍ６が零になり、トランジスタＭ６のドレイン電流Ｉ_Ｍ６は流れなくなる。
したがって、コンパレータの出力電圧がＬｏｗの場合、出力トランジスタＭ９のゲート電位Ｖg_Ｍ９は、ほぼ正電源電圧ＶＤＤとなる。 On the other hand, in the transistor M6, the potential difference Vgs _M6 between the gate and the source has a large value such that the drain current _IM6 flows, but as described above, the gate potential Vg _M9 of the transistor _M9 is substantially equal to the positive power supply voltage VDD. When it becomes a value, the potential difference Vds _M6 between the drain and the source of the transistor M6 becomes zero, and the drain current I _M6 of the transistor M6 does not flow.
Therefore, when the output voltage of the comparator is Low, the gate potential Vg _M9 of the output transistor M9 becomes substantially the positive power supply voltage VDD.

ここで、改めて出力電圧がＬｏｗの場合のトランジスタＭ９のゲート電位をＶg_Ｍ９Ｌと定義すると、Ｖg_Ｍ９Ｌは下記する式１により表される。 Here, if the gate potential of the transistor M9 when the output voltage is Low is defined as Vg _M9L , Vg _M9L is represented by the following equation 1.

Ｖg_Ｍ９Ｌ≒ＶＤＤ・・・式１ Vg _M9L ≒ VDD ・・・ Equation 1

次に、コンパレータの出力電圧がＬｏｗからＨｉｇｈに変化する場合の動作、すなわち、出力電圧がほぼ負電源電位からほぼ正電源電位になる場合の動作について説明する。
かかる状態において、非反転入力端子ＩＮＰの電位は、反転入力端子ＩＮＭの電位よりも高く、そのため、第２の差動対ＤＥＦ２のトランジスタＭ４よりトランジスタＭ３の方に定電流源ＣＳ１からの電流がより多く流れ、第３の抵抗器Ｒ３での電圧降下が増加する。 Next, the operation when the output voltage of the comparator changes from Low to High, that is, the operation when the output voltage changes from a substantially negative power supply potential to a substantially positive power supply potential will be described.
In such a state, the potential of the non-inverting input terminal INP is higher than the potential of the inverting input terminal INM, so that the current from the constant current source CS1 is higher in the transistor M3 than in the transistor M4 of the second differential pair DEF2. A large amount of current flows, and the voltage drop at the third resistor R3 increases.

そのため、トランジスタＭ８のゲート・ソース間電圧差Ｖgs_Ｍ８が、トランジスタＭ７のゲート・ソース間電位差Ｖgs_Ｍ７よりも大きくなる。そして、ゲート・ソース間電位差Ｖgs_Ｍ８が大きい状態であるため、トランジスタＭ８にドレイン電流が流れ、トランジスタＭ８のドレイン電位は低下し、それに伴いトランジスタＭ９のゲート電位Ｖg_Ｍ９が低下する。 Therefore, the gate-source voltage difference Vgs _M8 of the transistor _M8 becomes larger than the gate-source potential difference Vgs _{M7 of} the transistor M7. Since the potential difference Vgs _M8 between the gate and the source is large, a drain current flows through the transistor M8, the drain potential of the transistor M8 decreases, and the gate potential Vg _M9 of the transistor M9 decreases accordingly.

この際、トランジスタＭ９のゲートと負電源電圧ＶＳＳとの間の寄生容量Ｃcにチャージされていた電荷が電流Ｉcxとなって放電され、その一部は、トランジスタＭ８のドレイン電流となる。 At this time, the electric charge charged in the parasitic capacitance Cc between the gate of the transistor M9 and the negative power supply voltage VSS becomes a current Icx and is discharged, and a part of the electric charge becomes a drain current of the transistor M8.

一方、第１の差動対ＤＥＦ１においては、トランジスタＭ１よりトランジスタＭ２の方に第２の定電流源ＣＳ２の電流がより多く流れ、第２の抵抗器Ｒ２での電圧降下が増加する。なお、「Ｒ２」の表記は、以下の説明において、必要に応じて第２の抵抗器の抵抗値として用いるものとする。 On the other hand, in the first differential pair DEF1, a larger current of the second constant current source CS2 flows in the transistor M2 than in the transistor M1, and the voltage drop in the second resistor R2 increases. The notation "R2" shall be used as the resistance value of the second resistor as necessary in the following description.

第２の抵抗器Ｒ２に流れる電流は、トランジスタＭ５，Ｍ６のゲートに印加される基準電圧ＶrefとトランジスタＭ６のゲート・ソース間の電位差Ｖgs_Ｍ６と、第２の抵抗器Ｒ２における電圧降下によって定まり、第２の抵抗器の抵抗値Ｒ２とトランジスタＭ６の電流Ｉ_Ｍ６と基準電圧Ｖrefの関係は下記する式２で表される。 The current flowing through the second resistor R2 is determined by the potential difference Vgs _M6 between the reference voltage Vref applied to the gates of the transistors M5 and M6 and the gate source of the transistor M6, and the voltage drop in the second resistor R2. relationship between the current I _M6 and the reference voltage Vref of the second resistor resistance value R2 and the transistor M6 is expressed by equation 2 below.

Ｒ２×（Ｉ_Ｍ２＋Ｉ_Ｍ６）＋（２×Ｉ_Ｍ６×Ｌ_Ｐ／ｋ´_Ｐ×Ｗ_Ｐ）^１／２＋Ｖth_Ｍ６＝ＶＤＤ −Ｖref・・・式２ _{_{R2 × (I M2 + I M6}} ) + (2 × I M6 × L P / k'P × W P) 1/2 + Vth M6 = VDD -Vref ··· Formula 2

なお、ここで、Ｉ_Ｍ２は、トランジスタＭ２のドレイン電流、Ｉ_Ｍ６は、第６のトランジスタＭ６のドレイン電流、ｋ´_Ｐは、トランジスタＭ６の移動度と単位面積当たりのゲート酸化膜容量の積、Ｗ_Ｐは、トランジスタＭ６のゲート幅、Ｌ_Ｐは、トランジスタＭ６のゲート長、Ｖth_Ｍ６は、トランジスタＭ６の閾値電圧である。 Note _{that, I M2,} the drain _{current, I M6} of the transistor M2, the drain current of the transistor M6 of the 6, _k'P is the gate oxide capacitance mobility and per unit area of the transistor M6 product, W _P, the gate width of the transistor M6, _{L P} is the gate length, Vth _M6 transistor M6 is the threshold voltage of the transistor M6.

このような関係の下、第２の抵抗器Ｒ２に流れる電流の一部である電流Ｉ_Ｍ６の大きさが定まることとなる。
第６のトランジスタＭ６には、ドレイン電流Ｉ_Ｍ６は流れるが、Ｖgs_Ｍ６は第２の抵抗器Ｒ２で生ずる電圧降下のために低い値となる。そのため、第６のトランジスタＭ６においては、ドレインとソース間の電位差が大きくなり、電流Ｉ_Ｍ６が流れ、その結果、第９のトランジスタＭ９のゲート電位Ｖgs_Ｍ９は低下することとなる。 Under such a relationship, the magnitude of the current _IM6 , which is a part of the current flowing through the second resistor R2, is determined.
The drain current I _M6 flows through the sixth transistor M6, but the Vgs _M6 has a low value due to the voltage drop caused by the second resistor R2. Therefore, in the sixth transistor M6, the potential difference between the drain and the source becomes large, and the current _IM6 flows, and as a result, the gate potential Vgs _M9 of the ninth transistor M9 decreases.

以上、出力電圧がＬｏｗからＨｉｇｈに変化する際の第１及び第２の差動対ＤＥＦ１，ＤＥＦ２の動作を説明したが、結局、トランジスタＭ９のゲート電位Ｖg_Ｍ９が低下し、トランジスタＭ９にドレイン電流が流れなくなり、コンパレータの出力電圧がＨｉｇｈになる。したがって、出力電圧がＨｉｇｈになるときのトランジスタＭ９のゲート電位Ｖg_Ｍ９は、トランジスタＭ９の閾値電圧Ｖth_Ｍ９まで低下することになる。 The operation of the first and second differential pairs DEF1 and DEF2 when the output voltage changes from Low to High has been described above, but in the end, the gate potential Vg _M9 of the transistor M9 drops, and the drain current in the transistor M9. Stops flowing, and the output voltage of the comparator becomes High. Therefore, the gate potential Vg _M9 of the transistor M9 when the output voltage becomes High drops to the threshold voltage Vth _M9 of the transistor M9.

ここで、改めて、出力電圧がＨｉｇｈの場合のトランジスタＭ９のゲート電圧をＶg_Ｍ９Ｈと定義すると、Ｖg_Ｍ９Ｈは、下記する式３により表される。 Here, if the gate voltage of the transistor M9 when the output voltage is High is defined as Vg _M9H , Vg _M9H is expressed by the following equation 3.

Ｖg_Ｍ９Ｈ＝Ｖth_Ｍ９・・・式３ Vg _M9H = Vth _M9 ... Equation 3

したがって、出力電圧がＬｏｗからＨｉｇｈに変化する際のトランジスタＭ９のゲート電圧変化量ΔＶg_Ｍ９は、先の式１と式３を用いて、下記する式４により表される。 Therefore, the gate voltage change amount ΔVg _M9 of the transistor M9 when the output voltage changes from Low to High is expressed by the following equation 4 using the above equations 1 and 3.

ΔＶg_Ｍ９＝Ｖg_Ｍ９Ｌ−Ｖg_Ｍ９Ｈ≒ＶＤＤ−Ｖth_Ｍ９・・・式４ _{_{_{ΔVg M9 = Vg M9L -Vg M9H ≒}}} VDD-Vth M9 ··· formula 4

さらに、この式４を用いて、出力電圧がＬｏｗからＨｉｇｈに変化する際のゲート電位Ｖg_Ｍ９の変動時間ｔ_ＬＨは、下記する式５により表される。 Further, using this equation 4, the fluctuation time t _LH of the gate potential Vg _M9 when the output voltage changes from Low to High is expressed by the following equation 5.

ｔ_ＬＨ＝ΔＶg_Ｍ９×Ｃx／Ｉcx＝（ＶＤＤ−Ｖth_Ｍ９）×Ｃx／Ｉcx・・・式５ t _LH = ΔVg _M9 × Cx / Icx = (VDD-Vth _M9 ) × Cx / Icx ・・・ Equation 5

ここで、Ｃxは、トランジスタＭ９のゲートと負電源電圧ＶＳＳ間における寄生容量、Ｉcxは、寄生容量Ｃxの放電電流である。 Here, Cx is the parasitic capacitance between the gate of the transistor M9 and the negative power supply voltage VSS, and Icx is the discharge current of the parasitic capacitance Cx.

特許第３０２４５７９号公報Japanese Patent No. 3024579

上述のように、出力電圧がＬｏｗからＨｉｇｈに変化する際のトランジスタＭ９の応答時間は、正電源電圧ＶＤＤが高いほど長くなるということが言える。
これをコンパレータにおける伝搬時間の変化で見ると図７に示されたように、正電源電圧ＶＤＤが高いほど、伝搬時間が増大していることが確認できる。すなわち、従来回路にあっては、電源電圧の増大と共に応答時間が劣化するという問題があり、電源電圧の影響を受けることなく安定した応答特性のコンパレータが所望されている。 As described above, it can be said that the response time of the transistor M9 when the output voltage changes from Low to High becomes longer as the positive power supply voltage VDD becomes higher.
Looking at this in terms of the change in propagation time in the comparator, as shown in FIG. 7, it can be confirmed that the higher the positive power supply voltage VDD, the longer the propagation time. That is, the conventional circuit has a problem that the response time deteriorates as the power supply voltage increases, and a comparator having a stable response characteristic without being affected by the power supply voltage is desired.

本発明は、上記実状に鑑みてなされたもので、応答特性の電源電圧依存性を確実に抑制可能なコンパレータを提供するものである。 The present invention has been made in view of the above circumstances, and provides a comparator capable of reliably suppressing the dependence of the response characteristic on the power supply voltage.

上記本発明の目的を達成するため、本発明に係るコンパレータは、
第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動対の差動出力を出力可能とするフォールデットカスコード回路と、前記フォールデットカスコード回路の出力段と接続されて出力信号を出力する出力回路とを具備し、
前記フォールデットカスコード回路の出力段は、ＰチャンネルＭＯＳトランジスタを用いた第６のＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを用いた第８のＭＯＳトランジスタとが正電源電圧と負電源電圧との間に、前記第６のＭＯＳトランジスタが前記正電源電圧側に位置するように直列接続されてなり、
前記フォールデットカスコード回路の出力段を構成すると共に前記出力回路の入力段と接続され、前記出力回路がＬｏｗ出力状態の場合に、ゲート・ソース間の電位が上昇する前記第６のＭＯＳトランジスタに対して、当該第６のＭＯＳトランジスタに流れる電流を分流する分流用ＭＯＳトランジスタが設けられ、
前記分流用ＭＯＳトランジスタは、前記フォールデットカスコード回路の前記第６のＭＯＳトランジスタに流れる電流を負電源電圧側に流入せしめ得るように、前記フォールデットカスコード回路の出力段と前記出力回路の入力段との相互の接続点と前記負電源電圧との間に、直列接続されて設けられてなるコンパレータにおいて、
前記分流用ＭＯＳトランジスタの前記負電源電圧側の一端と前記負電源電圧側との間に抵抗器が設けられ、当該抵抗器に前記第２の差動対を構成する抵抗器が用いられ、前記フォールデットカスコード回路の出力段と前記出力回路の入力段との相互の接続点と前記負電源電圧との間に前記分流用ＭＯＳトランジスタが前記抵抗器を介して直列接続されて設けられ、
前記第３及び第４のＭＯＳトランジスタは、ＰチャンネルＭＯＳトランジスタであって、前記第３及び第４のＭＯＳトランジスタのソースは相互に接続され、その接続点と前記正電源電圧との間に、第１の定電流源が設けられ、前記第３のＭＯＳトランジスタのドレインは第３の抵抗器を介して、前記第４のＭＯＳトランジスタは第４の抵抗器を介して、それぞれ前記負電源電圧が印加され、前記第３のＭＯＳトランジスタのゲートは、ＮチャンネルＭＯＳトランジスタを用いた前記第１のＭＯＳトランジスタのゲートに、前記第４のＭＯＳトランジスタのゲートはＮチャンネルＭＯＳトランジスタを用いた前記第２のＭＯＳトランジスタのゲートに、それぞれ接続される一方、
前記フォールデットカスコード回路は、前記第６及び第８のＭＯＳトランジスタに加えて、ＰチャンネルＭＯＳトランジスタを用いた第５のＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを用いた第７のＭＯＳトランジスタとを有し、前記第５及び第６のＭＯＳトランジスタは、ゲートが相互に接続される一方、前記第５のＭＯＳトランジスタのソースは、前記第１のＭＯＳトランジスタのドレインに、前記第６のＭＯＳトランジスタのソースは、前記第２のＭＯＳトランジスタのドレインに、それぞれ接続され、
前記第７及び第８のＭＯＳトランジスタは、各々のゲートと前記第７のＭＯＳトランジスタのドレインとが相互に接続されると共に、前記第５のＭＯＳトランジスタのドレインに接続され、前記第５のＭＯＳトランジスタのドレイン及び前記第７のＭＯＳトランジスタのドレインは分流用ＭＯＳトランジスタのゲートに接続され、
前記第８のＭＯＳトランジスタのドレインは、前記第６のＭＯＳトランジスタのドレインに接続され、
前記第７のＭＯＳトランジスタのソースは、前記第３のＭＯＳトランジスタのドレインに、前記第８のトランジスタのソースは、前記第４のＭＯＳトランジスタのドレインに、それぞれ接続され、
前記分流用ＭＯＳトランジスタの前記負電源電圧側の一端と前記負電源電圧側との間に設けられる前記第２の差動対を構成する抵抗器は、前記第４の抵抗器又は前記第３の抵抗器であるものである。 In order to achieve the above object of the present invention, the comparator according to the present invention is
An input stage composed of a first differential pair made up of first and second MOS transistors and a second differential pair made up of third and fourth MOS transistors, and the first differential pair. It is provided with a folded cascode circuit capable of outputting the differential output of the differential pair of the above, and an output circuit connected to the output stage of the folded cascode circuit to output an output signal.
In the output stage of the folded cascode circuit, the sixth MOS transistor using the P-channel MOS transistor and the eighth MOS transistor using the N-channel MOS transistor are placed between the positive power supply voltage and the negative power supply voltage. The sixth MOS transistor is connected in series so as to be located on the positive power supply voltage side.
For the sixth MOS transistor that constitutes the output stage of the folded cascode circuit and is connected to the input stage of the output circuit and the potential between the gate and the source rises when the output circuit is in the Low output state. Therefore, a diversion MOS transistor for dividing the current flowing through the sixth MOS transistor is provided.
The diversion MOS transistor includes an output stage of the folded cascode circuit and an input stage of the output circuit so that the current flowing through the sixth MOS transistor of the folded cascode circuit can flow into the negative power supply voltage side. In a comparator provided in series between the mutual connection points of the above and the negative power supply voltage.
A resistor is provided between one end of the flow dividing MOS transistor on the negative power supply voltage side and the negative power supply voltage side, and a resistor forming the second differential pair is used for the resistor. The diversion MOS transistor is provided in series between the output stage of the folded cascode circuit and the input stage of the output circuit and the negative power supply voltage via the resistor.
The third and fourth MOS transistors are P-channel MOS transistors, and the sources of the third and fourth MOS transistors are connected to each other, and a third is connected between the connection point and the positive power supply voltage. The constant current source of 1 is provided, and the negative power supply voltage is applied to the drain of the third MOS transistor via the third resistor and the fourth MOS transistor via the fourth resistor. The gate of the third MOS transistor is the gate of the first MOS transistor using an N-channel MOS transistor, and the gate of the fourth MOS transistor is the gate of the second MOS using an N-channel MOS transistor. While each connected to the gate of the transistor,
The folded cascode circuit has, in addition to the sixth and eighth MOS transistors, a fifth MOS transistor using a P-channel MOS transistor and a seventh MOS transistor using an N-channel MOS transistor. The gates of the fifth and sixth MOS transistors are connected to each other, while the source of the fifth MOS transistor is the drain of the first MOS transistor, and the source of the sixth MOS transistor is the source of the sixth MOS transistor. Each connected to the drain of the second MOS transistor,
In the seventh and eighth MOS transistors, the respective gates and the drain of the seventh MOS transistor are connected to each other, and the drain of the fifth MOS transistor is connected to the fifth MOS transistor. And the drain of the 7th MOS transistor are connected to the gate of the diversion MOS transistor.
The drain of the eighth MOS transistor is connected to the drain of the sixth MOS transistor.
The source of the 7th MOS transistor is connected to the drain of the 3rd MOS transistor, and the source of the 8th transistor is connected to the drain of the 4th MOS transistor.
The resistor constituting the second differential pair provided between one end of the flow dividing MOS transistor on the negative power supply voltage side and the negative power supply voltage side is the fourth resistor or the third resistor. It is a resistor.

本発明によれば、フォールデットカスコード回路のＭＯＳトランジスタに流れる電流を分流できるようにすることで、出力回路を構成する出力トランジスタのゲート電位の不要な上昇を抑圧できるため、出力トランジスタの応答時間の電源電圧に対する依存性をほぼ無くすことができ、高電源電圧使用時における伝搬遅延時間が改善され、応答特性の安定性、信頼性の高いコンパレータを提供することができるという効果を奏するものである。 According to the present invention, by making it possible to divide the current flowing through the MOS transistor of the folded cascode circuit, it is possible to suppress an unnecessary increase in the gate potential of the output transistor constituting the output circuit, so that the response time of the output transistor can be reduced. The dependence on the power supply voltage can be almost eliminated, the propagation delay time when a high power supply voltage is used is improved, the response characteristics are stable, and a highly reliable comparator can be provided.

本発明の実施の形態におけるコンパレータの第１の実施例の回路例を示す回路図である。It is a circuit diagram which shows the circuit example of the 1st Example of the comparator according to the Embodiment of this invention. 本発明の実施の形態におけるコンパレータの第２の実施例の回路例を示す回路図である。It is a circuit diagram which shows the circuit example of the 2nd Example of the comparator according to the Embodiment of this invention. 本発明の実施の形態におけるコンパレータの第３の実施例の回路例を示す回路図である。It is a circuit diagram which shows the circuit example of the 3rd Example of the comparator according to the Embodiment of this invention. 本発明の実施の形態におけるコンパレータの第４の実施例の回路例を示す回路図である。It is a circuit diagram which shows the circuit example of the 4th Example of the comparator according to the Embodiment of this invention. 本発明の実施の形態におけるコンパレータの第５の実施例の回路例を示す回路図である。It is a circuit diagram which shows the circuit example of the 5th Example of the comparator according to the Embodiment of this invention. 本発明の実施の形態におけるコンパレータの電源電圧の変化に対する伝搬遅延時間の変化例を従来回路の特性と共に示す特性線図である。It is a characteristic diagram which shows the change example of the propagation delay time with respect to the change of the power supply voltage of the comparator in embodiment of this invention together with the characteristic of the conventional circuit. 従来回路の電源電圧の変化に対する伝搬遅延時間の変化例を従来回路の特性と共に示す特性線図である。It is a characteristic diagram which shows the change example of the propagation delay time with respect to the change of the power supply voltage of a conventional circuit together with the characteristic of a conventional circuit. 従来のコンパレータの回路例を示す回路図である。It is a circuit diagram which shows the circuit example of the conventional comparator.

以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるコンパレータの第１の実施例における回路構成について、図１を参照しつつ説明する。
この第１の実施例におけるコンパレータは、第１の差動対１０１と、第２の差動対１０２と、フォールデットカスコード回路１０３と、出力回路１０４とに大別されて構成されたものとなっている。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 6.
The members, arrangements, etc. described below are not limited to the present invention, and can be variously modified within the scope of the gist of the present invention.
First, the circuit configuration in the first embodiment of the comparator according to the embodiment of the present invention will be described with reference to FIG.
The comparator in the first embodiment is roughly divided into a first differential pair 101, a second differential pair 102, a folded cascode circuit 103, and an output circuit 104. ing.

第１の差動対１０１は、第１及び第２のトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２と第２の定電流源（図１においては「ＣＳ２」と表記）２２とを主たる構成要素として構成されたものとなっている。
この第１の実施例において、第１の差動対１０１を構成する第１及び第２のトランジスタ１，２には、ＮＭＯＳＦＥＴ（ＮチャンネルＭＯＳ電界効果トランジスタ）が用いられている。 The first differential pair 101 is a first and second transistor (denoted as “M1” and “M2” in FIG. 1, respectively) 1, 2 and a second constant current source (“CS2” in FIG. 1). ”) 22 is the main component.
In this first embodiment, N MOSFETs (N-channel MOS field effect transistors) are used for the first and second transistors 1 and 2 constituting the first differential pair 101.

第１のトランジスタ１のドレインは、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介して、第２のトランジスタ２のドレインは、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介して共に、正電源電圧ＶＤＤが印加されるようになっている一方、各々のソースと負電源電圧ＶＳＳとの間には、第２の定電流源２２が直列接続されて設けられている。
また、第１のトランジスタ１のゲートは、反転入力端子（図１においては「ＩＮＭ」と表記）４１に、第２のトランジスタ２のゲートは、非反転入力端子（図１においては「ＩＮＰ」と表記）４２に、それぞれ接続されている。 The drain of the first transistor 1 is passed through the first resistor (denoted as "R1" in FIG. 1) 31, and the drain of the second transistor 2 is the second resistor (denoted as "R1" in FIG. 1). A second constant current source 22 is connected in series between each source and the negative power supply voltage VSS, while the positive power supply voltage VDD is applied to both of them via the "R2") 32. It is provided.
Further, the gate of the first transistor 1 is referred to as an inverting input terminal (denoted as "INM" in FIG. 1) 41, and the gate of the second transistor 2 is referred to as a non-inverting input terminal (denoted as "INP" in FIG. 1). Notation) 42 are connected to each.

次に、第２の差動対１０２においては、第３及び第４のトランジスタ３，４には、ＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳ電界効果トランジスタ）が用いられて第３及び第４のトランジスタ３，４のソースは相互に接続され、その接続点と正電源電圧端子４３との間には、第１の定電流源（図１においては「ＣＳ１」と表記）２１が接続されている。 Next, in the second differential pair 102, PMOSFETs (P-channel MOS field effect transistors) are used for the third and fourth transistors 3 and 4, and the third and fourth transistors 3 and 4 are used. The sources are connected to each other, and a first constant current source (denoted as “CS1” in FIG. 1) 21 is connected between the connection point and the positive power supply voltage terminal 43.

また、第３のトランジスタ３のドレインは第３の抵抗器（図１においては「Ｒ３」と表記）３３を介して、また、第４のトランジスタ４のドレインは、第４の抵抗器（図１においては「Ｒ４」と表記）３４を介して、共に、負電源電圧端子４４に接続されて負電源電圧ＶＳＳが印加されるようになっている。
さらに、第３のトランジスタ３のゲートは、先の第１のトランジスタ１のゲートに第４のトランジスタ４のゲートは先の第２のトランジスタ２のゲートに、それぞれ接続されている。 Further, the drain of the third transistor 3 is passed through the third resistor (denoted as "R3" in FIG. 1) 33, and the drain of the fourth transistor 4 is the fourth resistor (denoted as "R3" in FIG. 1). In, both are connected to the negative power supply voltage terminal 44 via the “R4”) 34, and the negative power supply voltage VSS is applied.
Further, the gate of the third transistor 3 is connected to the gate of the first transistor 1, and the gate of the fourth transistor 4 is connected to the gate of the second transistor 2.

フォールデットカスコード回路１０３は、第１の差動対１０１と第２の差動対１０２繋ぐ機能を有するもので、第５及び第６のトランジスタ５，６には、ＰＭＯＳＦＥＴが、第７及び第８のトランジスタ７，８には、ＮＭＯＳＦＥＴが、それぞれ用いられている。
第５及び第６のトランジスタ５，６は、各々のゲートが相互に接続されると共に、基準電圧端子４５に接続される一方、第５のトランジスタ５のソースは、第１のトランジスタ１のドレインに、第６のトランジスタ６のソースは、第２のトランジスタ２のドレインに、それぞれ接続されている。 The folded cascode circuit 103 has a function of connecting the first differential pair 101 and the second differential pair 102, and the fifth and sixth transistors 5 and 6 have PMOSFETs, and the seventh and eighth transistors. NMOSFETs are used in the transistors 7 and 8 of the above.
The fifth and sixth transistors 5 and 6 are connected to the reference voltage terminal 45 as well as their respective gates are connected to each other, while the source of the fifth transistor 5 is connected to the drain of the first transistor 1. , The source of the sixth transistor 6 is connected to the drain of the second transistor 2, respectively.

一方、第７及び第８のトランジスタ７，８は、各々のゲートと第７のトランジスタ７のドレインとが相互に接続されると共に、第５のトランジスタ５のドレインに接続されている。
第８のトランジスタ８のドレインは、第６のトランジスタ６のドレインに接続されている。 On the other hand, in the seventh and eighth transistors 7 and 8, the respective gates and the drain of the seventh transistor 7 are connected to each other, and are also connected to the drain of the fifth transistor 5.
The drain of the eighth transistor 8 is connected to the drain of the sixth transistor 6.

そして、第７のトランジスタ７のソースは、第３のトランジスタ３のドレインに、第８のトランジスタ８のソースは、第４のトランジスタ４のドレインに、それぞれ接続されている。
また、第８のトランジスタ８のドレインにソースが、第７のトランジスタ７のドレインにゲートが、それぞれ接続されたＰＭＯＳＦＥＴを用いた第１０１のトランジスタ（図１においては「Ｍ１０１」と表記）１６が設けられており、そのドレインには、負電源電圧ＶＳＳが印加されれるようになっている。 The source of the seventh transistor 7 is connected to the drain of the third transistor 3, and the source of the eighth transistor 8 is connected to the drain of the fourth transistor 4.
Further, a 101st transistor (denoted as "M101" in FIG. 1) 16 using a MOSFET in which a source is connected to the drain of the 8th transistor 8 and a gate is connected to the drain of the 7th transistor 7 is provided. A negative power supply voltage VSS is applied to the drain.

出力回路１０４は、ＮＭＯＳＦＥＴである第９のトランジスタ（図１においては「Ｍ９」と表記）９を用いて構成されており、そのドレインと正電源電圧端子４３との間には、第３の定電流源（図１においては「ＣＳ３」と表記）２３が直列接続されて設けられると共にドレインには出力端子４６が接続されている。
そして、第９のトランジスタ９のソースは、負電源電圧端子４４に接続されて負電源電圧ＶＳＳが印加されるようになっている一方、ゲートは、第５及び第８のトランジスタ５，８のドレインに接続されたものとなっている。 The output circuit 104 is configured by using a ninth transistor (denoted as “M9” in FIG. 1) 9 which is an NMOSFET, and a third constant is formed between the drain and the positive power supply voltage terminal 43. A current source (denoted as "CS3" in FIG. 1) 23 is provided in series, and an output terminal 46 is connected to the drain.
The source of the ninth transistor 9 is connected to the negative power supply voltage terminal 44 so that the negative power supply voltage VSS is applied, while the gate is the drain of the fifth and eighth transistors 5 and 8. It is connected to.

次に、上述の構成を有するコンパレータの応答特性について説明する。
以下に説明する応答特性は、コンパレータの出力電圧がＬｏｗからＨｉｇｈに変化するときの伝搬遅延時間のことであり、この伝搬遅延時間は、第９のトランジスタ９のゲート電位Ｖg_Ｍ９の変動時間が主であることを前提とする。
最初に、出力電圧がＬｏｗの状態、すなわち、出力電圧がほぼ負電源電圧となっている場合の回路の主要な各ノード電位は、以下の通りとなる。 Next, the response characteristics of the comparator having the above configuration will be described.
The response characteristic described below is the propagation delay time when the output voltage of the comparator changes from Low to High, and this propagation delay time is mainly the fluctuation time of the gate potential Vg _M9 of the ninth transistor 9. It is assumed that
First, the main node potentials of the circuit when the output voltage is Low, that is, when the output voltage is substantially a negative power supply voltage, are as follows.

まず、反転入力端子４１の電位は、非反転入力端子４２の電位よりも高く、そのため、第２の差動対１０２の第３のトランジスタ３より第４のトランジスタ４の方に第１の定電流源２１からの電流がより多く流れ、第４の抵抗器３４での電圧降下が増加する。 First, the potential of the inverting input terminal 41 is higher than the potential of the non-inverting input terminal 42, so that the first constant current is directed toward the fourth transistor 4 than the third transistor 3 of the second differential pair 102. More current flows from the source 21 and the voltage drop at the fourth resistor 34 increases.

そして、第８トランジスタ８のゲート・ソース間電圧差Ｖgs_Ｍ８が、第７のトランジスタ７のゲート・ソース間電位差Ｖgs_Ｍ７よりも小さくなる。
第８のトランジスタ８のゲート・ソース間電位差Ｖgs_Ｍ８が小さい状態であるため、第８のトランジスタ８のドレイン電位は上昇し、それに伴い第９のトランジスタ９のゲート電位Ｖg_Ｍ９が上昇する。 Then, the gate-source voltage difference Vgs _{M8 of} the eighth transistor 8 becomes smaller than the gate-source potential difference Vgs _{M7 of} the seventh transistor 7.
Since the potential difference Vgs _M8 between the gate and source of the eighth transistor 8 is small, the drain potential of the eighth transistor 8 rises, and the gate potential Vg _M9 of the ninth transistor 9 rises accordingly.

例えば、先に図８に示した従来のコンパレータにおいては、先の式１で示したように、図８の回路におけるトランジスタＭ９のゲート電位Ｖg_Ｍ９は正電源電圧ＶＤＤ付近まで上昇したが、本発明の実施の形態におけるコンパレータにおいて、第９のトランジスタ９のゲート電位Ｖg_Ｍ９の上昇は、下記する式６で表されるように抑制されるものとなっている。 For example, in the conventional comparator shown in FIG. 8 above, as shown in Equation 1 above, the gate potential Vg _M9 of the transistor M9 in the circuit of FIG. 8 rises to the vicinity of the positive power supply voltage VDD. In the comparator according to the embodiment of the above, the increase of the gate potential Vg _M9 of the ninth transistor 9 is suppressed as represented by the following equation 6.

Ｖg_Ｍ９Ｌ＝Ｒ３×（Ｉ_Ｍ３＋Ｉ_Ｍ７）＋Ｖgs_Ｍ７＋Ｖgs_Ｍ１０１・・・式６ Vg _M9L = R3 × (I _M3 + I _M7 ) + Vgs _M7 + Vgs _M101 ... Equation 6

ここで、Ｉ_Ｍ３は、第３のトランジスタ３のドレイン電流、Ｉ_Ｍ７は、第７のトランジスタ７のドレイン電流、Ｖgs_Ｍ７は、第７のトランジスタ７のゲートとソース間の電位差、Ｖgs_Ｍ１０１は、第１０１のトランジスタ１６のゲートとソース間の電位差である。 Here, _IM3 is the drain current of the third transistor 3, _IM7 is the drain current of the seventh transistor 7, Vgs _M7 is the potential difference between the gate and the source of the seventh transistor 7, and Vgs _M101 is. It is a potential difference between the gate and the source of the 101st transistor 16.

次に、出力電圧がＬｏｗの状態での第１の差動対１０１の動作について説明する。第１の差動対１０１においては、第２のトランジスタ２より第１のトランジスタ１の方に第２の定電流源２２の電流がより多く流れて第１の抵抗器３１での電圧降下が増加する一方、第２の抵抗器３２での電圧降下が減少する。 Then, the output voltage that describes for the first differential pair 101 operates in a state of Low. In the first differential pair 101, the current of the second constant current source 22 flows more toward the first transistor 1 than by the second transistor 2, and the voltage drop in the first resistor 31 increases. On the other hand, the voltage drop in the second resistor 32 is reduced.

その結果、第６のトランジスタ６のゲートとソース間の電位差Ｖgs_Ｍ６が大きくなり、第６のトランジスタ６にはドレイン電流が流れ、ドレイン電位が上昇するため、第９のトランジスタ９のゲート電位Ｖg_Ｍ９が上昇する。
この場合の第９のトランジスタ９のゲート電位Ｖg_Ｍ９は、先の式６に表される値となる。
また、この際、第６のトランジスタ６のドレイン電流Ｉ_Ｍ６は第１０１のトランジスタ１６を通して負電源電圧ＶＳＳ側に流れ込むこととなる。 As a result, the potential difference Vgs _M6 between the gate and the source of the sixth transistor 6 becomes large, the drain current flows through the sixth transistor 6, and the drain potential rises. Therefore, the gate potential Vg _M9 of the ninth transistor 9 increases. Rise.
In this case, the gate potential Vg _M9 of the ninth transistor 9 has a value represented by the above equation 6.
At this time, the drain current _IM6 of the sixth transistor 6 flows into the negative power supply voltage VSS side through the 101st transistor 16.

上述のように、出力電圧がＬｏｗの場合、第９のトランジスタ９のゲート電位Ｖg_Ｍ９は、先の式６で表され、図８に示されたような従来回路と異なり、本発明の実施の形態においては、出力電圧がＬｏｗの場合の第９のトランジスタ９のゲート・ソース間電位Ｖgs_Ｍ９が正電源電圧ＶＤＤに依存することがない。 As described above, when the output voltage is Low, the gate potential Vg _M9 of the ninth transistor 9 is represented by the above equation 6, and unlike the conventional circuit as shown in FIG. 8, the present invention is carried out. In the embodiment, the gate-source potential Vgs _M9 of the ninth transistor 9 when the output voltage is Low does not depend on the positive power supply voltage VDD.

次に、コンパレータの出力電圧がＬｏｗからＨｉｇｈに変化する場合の動作、すなわち、出力電圧がほぼ負電源電位からほぼ正電源電位になる場合の動作について説明する。
かかる状態において、非反転入力端子４２の電位は、反転入力端子４１の電位よりも高く、そのため、第２の差動対１０２の第４のトランジスタ４より第３のトランジスタ３の方に第１の定電流源２１からの電流がより多く流れ、第３の抵抗器３３での電圧降下が増加する。 Next, the operation when the output voltage of the comparator changes from Low to High, that is, the operation when the output voltage changes from a substantially negative power supply potential to a substantially positive power supply potential will be described.
In such a state, the potential of the non-inverting input terminal 42 is higher than the potential of the inverting input terminal 41, so that the first transistor 3 is directed toward the third transistor 3 rather than the fourth transistor 4 of the second differential pair 102. More current flows from the constant current source 21 and the voltage drop at the third resistor 33 increases.

そのため、第８のトランジスタ８のゲート・ソース間電圧差Ｖgs_Ｍ８が、第７のトランジスタ７のゲート・ソース間電位差Ｖgs_Ｍ７よりも大きくなる。そして、第８のトランジスタ８のゲート・ソース間電位差Ｖgs_Ｍ８が大きい状態であるため、第８のトランジスタ８にドレイン電流が流れると共に、そのドレイン電位は低下し、それに伴い第９のトランジスタ９のゲート電位Ｖg_Ｍ９が低下する。 Therefore, the gate-source voltage difference Vgs _{M8 of} the eighth transistor 8 becomes larger than the gate-source potential difference Vgs _{M7 of} the seventh transistor 7. Since the potential difference Vgs _M8 between the gate and source of the eighth transistor 8 is large, the drain current flows through the eighth transistor 8 and the drain potential decreases accordingly, and the gate of the ninth transistor 9 is accompanied by the drain current. The potential Vg _M9 decreases.

この際、第９のトランジスタ９のゲートと負電源電圧ＶＳＳとの間の寄生容量Ｃcにチャージされていた電荷が電流Ｉcxとなって放電され、その一部は、第８のトランジスタ８のドレイン電流となる。 At this time, the electric charge charged in the parasitic capacitance Cc between the gate of the ninth transistor 9 and the negative power supply voltage VSS becomes a current Icx and is discharged, and a part of it is discharged as a drain current of the eighth transistor 8. It becomes.

一方、第１の差動対１０１においては、第１のトランジスタ１より第２のトランジスタ２の方に第２の定電流源２２の電流がより多く流れ、第２の抵抗器３２での電圧降下が増加する。なお「Ｒ２」の表記は、以下の説明において、必要に応じて第２の抵抗器３２の抵抗値として用いるものとする。 On the other hand, in the first differential pair 101, a larger amount of current from the second constant current source 22 flows through the second transistor 2 than in the first transistor 1, and the voltage drops in the second resistor 32. Will increase. The notation "R2" shall be used as the resistance value of the second resistor 32 as necessary in the following description.

第２の抵抗器３２に流れる電流は、第５及び第６のトランジスタ５，６のゲートに印加される基準電圧Ｖrefと、第６のトランジスタ６のゲート・ソース間の電位差Ｖgs_Ｍ６と、第２の抵抗器３２における電圧降下によって定まり、第２の抵抗器３２の抵抗値Ｒ２と第６のトランジスタ６の電流Ｉ_Ｍ６と基準電圧Ｖrefの関係は下記する式７で表される。 The current flowing through the second resistor 32 is the reference voltage Vref applied to the gates of the fifth and sixth transistors 5 and 6, the potential difference Vgs _M6 between the gate and source of the sixth transistor 6, and the second. The relationship between the resistance value R2 of the second resistor 32, the current _IM6 of the sixth transistor 6 and the reference voltage Vref is expressed by the following equation 7, which is determined by the voltage drop in the resistor 32.

Ｒ２×（Ｉ_Ｍ２＋Ｉ_Ｍ６）＋（２×Ｉ_Ｍ６×Ｌ_Ｐ／ｋ´_Ｐ×Ｗ_Ｐ）^１／２＋Ｖth_Ｍ６＝ＶＤＤ−Ｖref・・・式７ _{_{R2 × (I M2 + I M6}} ) + (2 × I M6 × L P / k'P × W P) 1/2 + Vth M6 = VDD-Vref ··· Equation 7

なお、ここで、Ｉ_Ｍ２は、第２のトランジスタ２のドレイン電流、Ｉ_Ｍ６は、第６のトランジスタ６のドレイン電流、ｋ´_Ｐは、第６のトランジスタ６の移動度と単位面積当たりのゲート酸化膜容量の積、Ｗ_Ｐは、第６のトランジスタ６のゲート幅、Ｌ_Ｐは、第６のトランジスタ６のゲート長、Ｖth_Ｍ６は、第６のトランジスタ６の閾値電圧である。
このような関係の下、第２の抵抗器Ｒ２に流れる電流の一部である電流Ｉ_Ｍ６の大きさが定まることとなる。 Note _{that, I M2,} a second drain current of the transistor _{2, I M6} is the drain current of the transistor 6 of the sixth, _k'P, the gate of the mobility and per unit area of the transistor 6 of the sixth product of oxide capacitance, _{W P} is the gate width of the transistor 6 of the sixth, _{L P,} the gate length of the transistor 6 of the sixth, Vth _M6 is the threshold voltage of the transistor 6 of the sixth.
Under such a relationship, the magnitude of the current _IM6 , which is a part of the current flowing through the second resistor R2, is determined.

第６のトランジスタ６には、ドレイン電流Ｉ_Ｍ６は流れるが、Ｖgs_Ｍ６は第２の抵抗器３２で生ずる電圧降下のために低い値となる。そのため、第６のトランジスタ６においては、ドレインとソース間の電位差が大きくなり、電流Ｉ_Ｍ６が流れ、それによって、第９のトランジスタ９のゲート電位Ｖgs_Ｍ９は低下することとなる。 A drain current I _M6 flows through the sixth transistor 6, but the Vgs _M6 has a low value due to the voltage drop caused by the second resistor 32. Therefore, in the sixth transistor 6, the potential difference between the drain and the source becomes large, and the current _IM6 flows, whereby the gate potential Vgs _M9 of the ninth transistor 9 decreases.

以上、出力電圧がＬｏｗからＨｉｇｈに変化する際の第１及び第２の差動対１０１，１０２の動作を説明したが、結局、第９のトランジスタ９のゲート電位Ｖg_Ｍ９が低下し、第９のトランジスタ９にドレイン電流が流れなくなり、コンパレータの出力電圧がＨｉｇｈになる。したがって、出力電圧がＨｉｇｈになるときの第９のトランジスタ９のゲート電位Ｖg_Ｍ９は、第９のトランジスタ９の閾値電圧Ｖth_Ｍ９まで低下することになる。
ここで、改めて、出力電圧がＨｉｇｈの場合のトランジスタＭ９のゲート電圧をＶg_Ｍ９Ｈと定義すると、Ｖg_Ｍ９Ｈは、下記する式８により表される。 The operation of the first and second differential pairs 101 and 102 when the output voltage changes from Low to High has been described above, but in the end, the gate potential Vg _M9 of the ninth transistor 9 decreases, and the ninth transistor 9 decreases. The drain current does not flow through the transistor 9 of the comparator 9, and the output voltage of the comparator becomes High. Therefore, the gate potential Vg _M9 of the ninth transistor 9 when the output voltage becomes High drops to the threshold voltage Vth _M9 of the ninth transistor 9.
Here, if the gate voltage of the transistor M9 when the output voltage is High is defined as Vg _M9H , Vg _M9H is expressed by the following equation 8.

Ｖg_Ｍ９Ｈ＝Ｖth_Ｍ９・・・式８ Vg _M9H = Vth _M9 ... Equation 8

したがって、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９のゲート電圧変化量ΔＶg_Ｍ９は、先の式６と式８を用いて、下記する式９により表される。 Therefore, the gate voltage change amount ΔVg _M9 of the ninth transistor 9 when the output voltage changes from Low to High is expressed by the following equation 9 using the above equations 6 and 8.

ΔＶg_Ｍ９＝Ｖg_Ｍ９Ｌ−Ｖg_Ｍ９Ｈ＝Ｒ３×（Ｉ_Ｍ３＋Ｉ_Ｍ７）＋Ｖgs_Ｍ７＋Ｖgs_Ｍ１０１−Ｖth_Ｍ９・・・式９ _{_{_{ΔVg M9 = Vg M9L -Vg M9H =}}} R3 × (I M3 + I M7) + Vgs M7 + Vgs M101 -Vth M9 ··· formula 9

さらに、この式９を用いて、出力電圧がＬｏｗからＨｉｇｈに変化する際のゲート電位Ｖg_Ｍ９の変動時間ｔ_ＬＨは、下記する式１０により表される。 Further, using this equation 9, the fluctuation time t _LH of the gate potential Vg _M9 when the output voltage changes from Low to High is expressed by the following equation 10.

ｔ_ＬＨ＝ΔＶg_Ｍ９×Ｃx／Ｉcx＝｛Ｒ３×（Ｉ_Ｍ３＋Ｉ_Ｍ７）＋Ｖgs_Ｍ７＋Ｖgs_Ｍ１０１−Ｖth_Ｍ９｝×Ｃx／Ｉcx・・・式１０ _{_{t LH = ΔVg M9 × Cx /}} Icx = {R3 × (I M3 + I M7) + Vgs M7 + Vgs M101 -Vth M9} × Cx / Icx ··· Equation 10

ここで、Ｃxは、第９のトランジスタ９のゲートと負電源電圧ＶＳＳ間における寄生容量、Ｉcxは、寄生容量Ｃxの放電電流である。
上述の式１０により、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、先に式５に示された従来回路における応答時間と異なり、電源電圧に依存しないものであることが理解できる。 Here, Cx is the parasitic capacitance between the gate of the ninth transistor 9 and the negative power supply voltage VSS, and Icx is the discharge current of the parasitic capacitance Cx.
According to the above equation 10, the response time of the ninth transistor 9 when the output voltage changes from Low to High is different from the response time in the conventional circuit shown in the equation 5 above, and does not depend on the power supply voltage. I can understand that there is.

したがって、本発明の実施の形態におけるコンパレータは、図６に示されたように、電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され、従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく、安定性の高いものとなっている。 Therefore, as shown in FIG. 6, the comparator according to the embodiment of the present invention keeps the propagation delay time with respect to the change of the power supply voltage substantially constant, and unlike the conventional case, the dependence of the response characteristic with respect to the power supply voltage is extremely high. It is small and highly stable.

次に、第２の実施例について、図２を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し以下異なる点を中心に説明する。
この第２の実施例におけるコンパレータは、図１に示された第１の実施例における第１０１のトランジスタ１６に代えて、第１０２のトランジスタ（図２においては「Ｍ１０２」と表記）１７が次述するよう設けられた点が、第１の実施例と異なるものである。 Next, the second embodiment will be described with reference to FIG.
The same components as the components in the circuit shown in FIG. 1 are designated by the same reference numerals, detailed description thereof will be omitted, and the differences will be mainly described below.
In the comparator in the second embodiment, the 102nd transistor (denoted as "M102" in FIG. 2) 17 is described below instead of the 101st transistor 16 in the first embodiment shown in FIG. It is different from the first embodiment in that it is provided so as to do so.

第１０２のトランジスタ１７は、ＰＭＯＳＦＥＴであり、そのソースが第６及び第８のトランジスタ６，８のドレインに接続される一方、ドレインが第８のトランジスタ８のソースに接続され、ゲートが第５及び第７のトランジスタ５，７のドレインに接続されたものとなっている。 The 102nd transistor 17 is a MOSFET whose source is connected to the drains of the 6th and 8th transistors 6 and 8, while the drain is connected to the source of the 8th transistor 8 and the gate is the 5th and 5th and 8th transistors. It is connected to the drains of the seventh transistors 5 and 7.

かかる構成における回路動作は、次述する点を除けば、基本的には、第１の実施例と同様である。
すなわち、先の第１の実施例においては、第１０１のトランジスタ１６に流れる電流は負電源電圧ＶＳＳ側に流れ込むのに対して、この第２の実施例における第１０２のトランジスタ１７に流れる電流は、第４の抵抗器３４に流れ込むものとなっている。 The circuit operation in such a configuration is basically the same as that of the first embodiment except for the following points.
That is, in the first embodiment, the current flowing through the 101st transistor 16 flows into the negative power supply voltage VSS side, whereas the current flowing through the 102nd transistor 17 in the second embodiment is. It flows into the fourth resistor 34.

このような回路動作にあっても、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９のゲート電位Ｖg_Ｍ９の変動時間ｔ_ＬＨは、先の第１の実施例同様、先の式１０により表される。
したがって、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、電源電圧に依存しなくなる。 Even in such a circuit operation, the fluctuation time t _LH of the gate potential Vg _M9 of the ninth transistor 9 when the output voltage changes from Low to High is the above equation as in the first embodiment. It is represented by 10.
Therefore, the response time of the ninth transistor 9 when the output voltage changes from Low to High does not depend on the power supply voltage.

しかして、この第２の実施例におけるコンパレータも、図６に示されたように電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく、安定性の高いものとなっている。 As shown in FIG. 6, the comparator in the second embodiment also maintains a substantially constant propagation delay time with respect to a change in the power supply voltage, and unlike the conventional comparator, the dependence of the response characteristic on the power supply voltage is extremely small. , It is highly stable.

次に、第３の実施例について、図３を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し以下異なる点を中心に説明する。
この第３の実施例におけるコンパレータは、図１に示された第１の実施例における第１０１のトランジスタ１６に代えて、第１０３のトランジスタ（図３においては「Ｍ１０３」と表記）１８が次述するよう設けられた点が、第１の実施例と異なるものである。 Next, a third embodiment will be described with reference to FIG.
The same components as the components in the circuit shown in FIG. 1 are designated by the same reference numerals, detailed description thereof will be omitted, and the differences will be mainly described below.
In the comparator according to the third embodiment, the 103rd transistor (denoted as "M103" in FIG. 3) 18 is described below in place of the 101st transistor 16 in the first embodiment shown in FIG. It is different from the first embodiment in that it is provided so as to do so.

第１０３のトランジスタ１８は、ＰＭＯＳＦＥＴであり、そのソースが第６及び第８のトランジスタ６，８のドレインに接続される一方、ドレインが第７のトランジスタ７のソースに接続され、ゲートが第５及び第７のトランジスタ５，７のドレインに接続されたものとなっている。 The 103rd transistor 18 is a MOSFET whose source is connected to the drains of the 6th and 8th transistors 6 and 8, while the drain is connected to the source of the 7th transistor 7 and the gates are the 5th and 5th and 8th transistors. It is connected to the drains of the seventh transistors 5 and 7.

かかる構成における回路動作は、次述する点を除けば、基本的には、第１の実施例と同様である。
すなわち、先の第１の実施例においては、第１０１のトランジスタ１６に流れる電流は負電源電圧ＶＳＳ側に流れ込むのに対して、この第３の実施例における第１０３のトランジスタ１８に流れる電流は、第３の抵抗器３３に流れ込むものとなっている。 The circuit operation in such a configuration is basically the same as that of the first embodiment except for the following points.
That is, in the first embodiment, the current flowing through the 101st transistor 16 flows into the negative power supply voltage VSS side, whereas the current flowing through the 103rd transistor 18 in the third embodiment is It flows into the third resistor 33.

このように、出力電圧がＬｏｗからＨｉｇｈに変化する際における第１０３のトランジスタ１８に流れる電流の流入先が、第１の実施例と異なるが、第９のトランジスタ９のゲート電位Ｖg_Ｍ９の変動時間ｔ_ＬＨは、下記する式１１により表さる。 As described above, the inflow destination of the current flowing through the 103rd transistor 18 when the output voltage changes from Low to High is different from that of the first embodiment, but the fluctuation time of the gate potential Vg _M9 of the ninth transistor 9 t _LH is expressed by the following equation 11.

ｔ_ＬＨ＝ΔＶg_Ｍ９×Ｃx／Ｉcx＝｛Ｒ３×（Ｉ_Ｍ３＋Ｉ_Ｍ７＋Ｉ_Ｍ６）＋Ｖgs_Ｍ７＋Ｖgs_Ｍ１０１−Ｖth_Ｍ９｝×Ｃx／Ｉcx・・・式１１ _{_{t LH = ΔVg M9 × Cx /}} Icx = {R3 × (I M3 + I M7 + I M6) + Vgs M7 + Vgs M101 -Vth M9} × Cx / Icx ··· formula 11

結局、この第３の実施例においても、式１１により、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、電源電圧に依存しないものであることが理解できる。
したがって、この第３の実施例のコンパレータも、図６に示されたように、電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され、従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく安定性の高いものとなっている。 After all, also in this third embodiment, it can be understood from the equation 11 that the response time of the ninth transistor 9 when the output voltage changes from Low to High does not depend on the power supply voltage.
Therefore, as shown in FIG. 6, the comparator of the third embodiment also keeps the propagation delay time with respect to the change of the power supply voltage substantially constant, and unlike the conventional case, the dependence of the response characteristic with respect to the power supply voltage is extremely high. It is small and highly stable.

次に、第４の実施例について、図４を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し以下異なる点を中心に説明する。
この第４の実施例におけるコンパレータは、図１に示された第１の実施例における第１０１のトランジスタ１６に代えて、第１０４のトランジスタ（図４においては「Ｍ１０４」と表記）１９が次述するよう設けられた点が、第１の実施例と異なるものである。 Next, a fourth embodiment will be described with reference to FIG.
The same components as the components in the circuit shown in FIG. 1 are designated by the same reference numerals, detailed description thereof will be omitted, and the differences will be mainly described below.
In the comparator according to the fourth embodiment, the 104th transistor (denoted as "M104" in FIG. 4) 19 is described below instead of the 101st transistor 16 in the first embodiment shown in FIG. It is different from the first embodiment in that it is provided so as to do so.

第１０４のトランジスタ１９は、ＰＭＯＳＦＥＴであり、そのソースが第６及び第８のトランジスタ６，８のドレインに接続される一方、ドレイン及びゲートが、第７のトランジスタ７のドレイン及びゲートに接続されたものとなっていかかる構成における回路動作は、次述する点を除けば、基本的には、先の第３の実施例と同様である。 The 104th transistor 19 is a MOSFET whose source is connected to the drains of the 6th and 8th transistors 6 and 8, while the drain and gate are connected to the drain and gate of the 7th transistor 7. The circuit operation in such a configuration is basically the same as that of the third embodiment, except for the following points.

すなわち、先の第３の実施例においては、第１０３のトランジスタ１８に流れる電流は第３の抵抗器３３に流れ込むのに対して、この第４の実施例における第１０４のトランジスタ１９に流れる電流は、第７のトランジスタ７に流れ込むものとなっている。
しかして、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９のゲート電位Ｖg_Ｍ９の変動時間ｔ_ＬＨは、第３の実施例の場合と同様に、先の式１１により表される。 That is, in the third embodiment, the current flowing through the 103rd transistor 18 flows into the third resistor 33, whereas the current flowing through the 104th transistor 19 in the fourth embodiment flows. , It flows into the seventh transistor 7.
Thus, the fluctuation time t _LH of the gate potential Vg _M9 of the ninth transistor 9 when the output voltage changes from Low to High is expressed by the above equation 11 as in the case of the third embodiment. ..

結局、この第４の実施例においても、式１１により、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、電源電圧に依存しないものであることが理解できる。
したがって、この第４の実施例のコンパレータも、図６に示されたように、電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され、従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく安定性の高いものとなっている。 After all, also in this fourth embodiment, it can be understood from the equation 11 that the response time of the ninth transistor 9 when the output voltage changes from Low to High does not depend on the power supply voltage.
Therefore, as shown in FIG. 6, the comparator of the fourth embodiment also keeps the propagation delay time with respect to the change of the power supply voltage substantially constant, and unlike the conventional case, the dependence of the response characteristic with respect to the power supply voltage is extremely high. It is small and highly stable.

次に、第５の実施例について、図５を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し以下異なる点を中心に説明する。
この第５の実施例におけるコンパレータは、図１に示された第１の実施例における第１０１のトランジスタ１６に代えて、第１０５のトランジスタ（図５においては「Ｍ１０５」と表記）２０が次述するよう設けられた点が、第１の実施例と異なるものである。 Next, a fifth embodiment will be described with reference to FIG.
The same components as the components in the circuit shown in FIG. 1 are designated by the same reference numerals, detailed description thereof will be omitted, and the differences will be mainly described below.
In the comparator according to the fifth embodiment, the 105th transistor (denoted as "M105" in FIG. 5) 20 is described below in place of the 101st transistor 16 in the first embodiment shown in FIG. It is different from the first embodiment in that it is provided so as to do so.

第１０５のトランジスタ２０は、ＮＭＯＳＦＥＴであり、そのドレイン及びゲートが第６及び第８のトランジスタ６，８のドレインに接続される一方、ソースが第７のトランジスタ７のドレイン及びゲートに接続されたものとなっている。
かかる構成における回路動作は、基本的に、先の第４の実施例と同様である。
しかして、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９のゲート電位Ｖg_Ｍ９の変動時間ｔ_ＬＨは、第４の実施例の場合と同様に、先の式１１により表される。 The 105th transistor 20 is an NMOSFET whose drain and gate are connected to the drains of the 6th and 8th transistors 6 and 8 while the source is connected to the drain and gate of the 7th transistor 7. It has become.
The circuit operation in such a configuration is basically the same as that of the fourth embodiment.
Thus, the fluctuation time t _LH of the gate potential Vg _M9 of the ninth transistor 9 when the output voltage changes from Low to High is expressed by the above equation 11 as in the case of the fourth embodiment. ..

結局、この第５の実施例においても、式１１により、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、電源電圧に依存しないものであることが理解できる。
したがって、この第５の実施例のコンパレータも、図６に示されたように、電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され、従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく安定性の高いものとなっている。 After all, also in this fifth embodiment, it can be understood from the equation 11 that the response time of the ninth transistor 9 when the output voltage changes from Low to High does not depend on the power supply voltage.
Therefore, as shown in FIG. 6, the comparator of the fifth embodiment also keeps the propagation delay time with respect to the change of the power supply voltage substantially constant, and unlike the conventional case, the dependence of the response characteristic with respect to the power supply voltage is extremely high. It is small and highly stable.

電源電圧の変化に対する応答特性の変化が確実に抑制でき、さらなる安定性、
信頼性が所望されるコンパレータに適用できる。 Changes in response characteristics to changes in power supply voltage can be reliably suppressed, further stability,
It can be applied to comparators for which reliability is desired.

１０１…第１の差動対
１０２…第２の差動対
１０３…フォールデットカスコード回路
１０４…出力回路 101 ... 1st differential pair 102 ... 2nd differential pair 103 ... Folded cascode circuit 104 ... Output circuit

Claims

第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動対の差動出力を出力可能とするフォールデットカスコード回路と、前記フォールデットカスコード回路の出力段と接続されて出力信号を出力する出力回路とを具備し、
前記フォールデットカスコード回路の出力段は、ＰチャンネルＭＯＳトランジスタを用いた第６のＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを用いた第８のＭＯＳトランジスタとが正電源電圧と負電源電圧との間に、前記第６のＭＯＳトランジスタが前記正電源電圧側に位置するように直列接続されてなり、
前記フォールデットカスコード回路の出力段を構成すると共に前記出力回路の入力段と接続され、前記出力回路がＬｏｗ出力状態の場合に、ゲート・ソース間の電位が上昇する前記第６のＭＯＳトランジスタに対して、当該第６のＭＯＳトランジスタに流れる電流を分流する分流用ＭＯＳトランジスタが設けられ、
前記分流用ＭＯＳトランジスタは、前記フォールデットカスコード回路の前記第６のＭＯＳトランジスタに流れる電流を負電源電圧側に流入せしめ得るように、前記フォールデットカスコード回路の出力段と前記出力回路の入力段との相互の接続点と前記負電源電圧との間に、直列接続されて設けられてなるコンパレータにおいて、
前記分流用ＭＯＳトランジスタの前記負電源電圧側の一端と前記負電源電圧側との間に抵抗器が設けられ、当該抵抗器に前記第２の差動対を構成する抵抗器が用いられ、前記フォールデットカスコード回路の出力段と前記出力回路の入力段との相互の接続点と前記負電源電圧との間に前記分流用ＭＯＳトランジスタが前記抵抗器を介して直列接続されて設けられ、
前記第３及び第４のＭＯＳトランジスタは、ＰチャンネルＭＯＳトランジスタであって、前記第３及び第４のＭＯＳトランジスタのソースは相互に接続され、その接続点と前記正電源電圧との間に、第１の定電流源が設けられ、前記第３のＭＯＳトランジスタのドレインは第３の抵抗器を介して、前記第４のＭＯＳトランジスタは第４の抵抗器を介して、それぞれ前記負電源電圧が印加され、前記第３のＭＯＳトランジスタのゲートは、ＮチャンネルＭＯＳトランジスタを用いた前記第１のＭＯＳトランジスタのゲートに、前記第４のＭＯＳトランジスタのゲートはＮチャンネルＭＯＳトランジスタを用いた前記第２のＭＯＳトランジスタのゲートに、それぞれ接続される一方、
前記フォールデットカスコード回路は、前記第６及び第８のＭＯＳトランジスタに加えて、ＰチャンネルＭＯＳトランジスタを用いた第５のＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを用いた第７のＭＯＳトランジスタとを有し、前記第５及び第６のＭＯＳトランジスタは、ゲートが相互に接続される一方、前記第５のＭＯＳトランジスタのソースは、前記第１のＭＯＳトランジスタのドレインに、前記第６のＭＯＳトランジスタのソースは、前記第２のＭＯＳトランジスタのドレインに、それぞれ接続され、
前記第７及び第８のＭＯＳトランジスタは、各々のゲートと前記第７のＭＯＳトランジスタのドレインとが相互に接続されると共に、前記第５のＭＯＳトランジスタのドレインに接続され、前記第５のＭＯＳトランジスタのドレイン及び前記第７のＭＯＳトランジスタのドレインは分流用ＭＯＳトランジスタのゲートに接続され、
前記第８のＭＯＳトランジスタのドレインは、前記第６のＭＯＳトランジスタのドレインに接続され、
前記第７のＭＯＳトランジスタのソースは、前記第３のＭＯＳトランジスタのドレインに、前記第８のトランジスタのソースは、前記第４のＭＯＳトランジスタのドレインに、それぞれ接続され、
前記分流用ＭＯＳトランジスタの前記負電源電圧側の一端と前記負電源電圧側との間に設けられる前記第２の差動対を構成する抵抗器は、前記第４の抵抗器又は前記第３の抵抗器であることを特徴とするコンパレータ。 An input stage composed of a first differential pair made up of first and second MOS transistors and a second differential pair made up of third and fourth MOS transistors, and the first differential pair. It is provided with a folded cascode circuit capable of outputting the differential output of the differential pair of the above, and an output circuit connected to the output stage of the folded cascode circuit to output an output signal.
In the output stage of the folded cascode circuit, the sixth MOS transistor using the P-channel MOS transistor and the eighth MOS transistor using the N-channel MOS transistor are placed between the positive power supply voltage and the negative power supply voltage. The sixth MOS transistor is connected in series so as to be located on the positive power supply voltage side.
For the sixth MOS transistor that constitutes the output stage of the folded cascode circuit and is connected to the input stage of the output circuit and the potential between the gate and the source rises when the output circuit is in the Low output state. Therefore, a diversion MOS transistor for dividing the current flowing through the sixth MOS transistor is provided.
The diversion MOS transistor includes an output stage of the folded cascode circuit and an input stage of the output circuit so that the current flowing through the sixth MOS transistor of the folded cascode circuit can flow into the negative power supply voltage side. In a comparator provided in series between the mutual connection points of the above and the negative power supply voltage.
A resistor is provided between one end of the flow dividing MOS transistor on the negative power supply voltage side and the negative power supply voltage side, and a resistor forming the second differential pair is used for the resistor. The diversion MOS transistor is provided in series between the output stage of the folded cascode circuit and the input stage of the output circuit and the negative power supply voltage via the resistor.
The third and fourth MOS transistors are P-channel MOS transistors, and the sources of the third and fourth MOS transistors are connected to each other, and a third is connected between the connection point and the positive power supply voltage. The constant current source of 1 is provided, and the negative power supply voltage is applied to the drain of the third MOS transistor via the third resistor and the fourth MOS transistor via the fourth resistor. The gate of the third MOS transistor is the gate of the first MOS transistor using an N-channel MOS transistor, and the gate of the fourth MOS transistor is the gate of the second MOS using an N-channel MOS transistor. While each connected to the gate of the transistor,
The folded cascode circuit has, in addition to the sixth and eighth MOS transistors, a fifth MOS transistor using a P-channel MOS transistor and a seventh MOS transistor using an N-channel MOS transistor. The gates of the fifth and sixth MOS transistors are connected to each other, while the source of the fifth MOS transistor is the drain of the first MOS transistor, and the source of the sixth MOS transistor is the source of the sixth MOS transistor. Each connected to the drain of the second MOS transistor,
In the seventh and eighth MOS transistors, the respective gates and the drain of the seventh MOS transistor are connected to each other, and the drain of the fifth MOS transistor is connected to the fifth MOS transistor. And the drain of the 7th MOS transistor are connected to the gate of the diversion MOS transistor.
The drain of the eighth MOS transistor is connected to the drain of the sixth MOS transistor.
The source of the 7th MOS transistor is connected to the drain of the 3rd MOS transistor, and the source of the 8th transistor is connected to the drain of the 4th MOS transistor.
The resistor constituting the second differential pair provided between one end of the flow dividing MOS transistor on the negative power supply voltage side and the negative power supply voltage side is the fourth resistor or the third resistor. A comparator characterized by being a resistor.

前記分流用ＭＯＳトランジスタがＰチャンネルＭＯＳトランジスタである場合には、そのソースが前記第６及び第８のＭＯＳトランジスタのドレインに接続される一方、前記分流用ＭＯＳトランジスタのドレイン及びゲートは、前記第７のトランジスタのドレイン及びゲートに接続されて、前記分流用ＭＯＳトランジスタと前記第３の抵抗器との間に、前記第７のＭＯＳトランジスタが直列接続されて設けられてなり、
前記分流用ＭＯＳトランジスタがＮチャンネルＭＯＳトランジスタである場合には、そのドレイン及びゲートが前記第６及び第８のＭＯＳトランジスタのドレインに接続される一方、前記分流用ＭＯＳトランジスタのソースは、前記第７のトランジスタのドレイン及びゲートに接続されて、前記分流用ＭＯＳトランジスタと前記第３の抵抗器との間に、前記第７のＭＯＳトランジスタが直列接続されて設けられてなることを特徴とする請求項１記載のコンパレータ。 When the diversion MOS transistor is a P-channel MOS transistor, its source is connected to the drains of the sixth and eighth MOS transistors, while the drain and gate of the diversion MOS transistor are the seventh. The seventh MOS transistor is connected in series between the diversion MOS transistor and the third resistor so as to be connected to the drain and gate of the transistor.
When the diversion MOS transistor is an N-channel MOS transistor, its drain and gate are connected to the drains of the sixth and eighth MOS transistors, while the source of the diversion MOS transistor is the seventh. The seventh MOS transistor is connected in series between the diversion MOS transistor and the third resistor so as to be connected to the drain and the gate of the transistor. 1. The comparator according to 1.