JP6781087B2 - 表示装置 - Google Patents

Description

本発明は、発光ダイオード（Light Emitting Diode：ＬＥＤ）等の発光素子を画素部に有する表示装置に関するものである。

従来、ＬＥＤ等の発光素子を含む画素部を複数有する、バックライト装置が不要な自発光型の表示装置が知られている。そのような表示装置の基本構成のブロック回路図を図５に示す。表示装置は、ガラス基板等から成る基板５１上に、発光素子７３（LD11，LD12，LD13，LD21，LD22，LD23，LD31，LD32，LD33〜）のそれぞれに発光信号を入力するためのスイッチ素子としての薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）７１と、発光制御信号（画像信号線SLを伝達する信号）のレベル（電圧）に応じた、正電圧（アノード電圧：３〜５Ｖ程度）と負電圧（カソード電圧：−３Ｖ〜０Ｖ程度）の電位差（発光信号）から発光素子７３を電流駆動するための駆動素子としてのＴＦＴ７２と、を含む発光部（画素部ともいう）７４（P11，P12，P13，P21，P22，P23，P31，P32，P33〜）が多数配置されている。

ＴＦＴ７１，７２はｐチャネル型ＴＦＴであり、それらのゲート電極にロー信号（Ｌ信号）が入力されることによって、ソース−ドレイン間が導通しオン状態となり電流が流れる。そして、ＴＦＴ７２は、そのゲート電極に発光制御信号が入力されており、その発光制御信号のレベルに応じた電位差（発光信号）が発光素子７３の正電極（アノード電極）と負電極（カソード電極）に印加される。発光素子７３の正電極には正電圧入力線７５を介して正電圧が入力され、発光素子７３の負電極には負電圧入力線７６を介して負電圧が入力される。正電圧入力線７５の入力端部にはスルーホール等から成る貫通導体７８があり、貫通導体７８を介して、基板５１の裏面側にある駆動素子６０あるいは電源部等に電気的に接続されている。負電圧入力線７６の入力端部にはスルーホール等から成る貫通導体７９があり、貫通導体７９を介して、基板５１の裏面側にある駆動素子６０あるいは電源部等に電気的に接続されている。またＴＦＴ７２は、ゲート電極にロー信号が入力されている間オン状態となり、発光素子７３に電流を流す。また、ＴＦＴ７２のゲート電極とソース電極とを接続する接続線上には容量素子が配置されており、容量素子はＴＦＴ７２ゲート電極に入力された発光制御信号の電圧を次の書き換えまでの期間（１フレームの期間）保持する保持容量として機能する。

また、基板５１上には、第１の方向（例えば、行方向）に形成された複数本のゲート信号線５２（GL1，GL2，GL3〜）と、第１の方向と交差する第２の方向（例えば、列方向）にゲート信号線５２と交差させて形成された複数本の画像信号線（ソース信号線）５３（SL1，SL2，SL3〜）と、ゲート信号線５２と画像信号線５３の各交差部に対応して形成された画素部７４と、を有する構成である。なお、図５において、７０は表示部、６０は、スルーホール等から成る貫通導体６４を介して画像信号線５３を駆動する画像信号線駆動用の駆動素子である。また６１は、ゲート信号線５２に順次ゲート信号を入力するゲート信号線駆動回路を有するゲート信号線駆動用の駆動素子である。６１ｓは、基板５１の裏面側にある駆動素子６１から接続線６１ａを介してゲート信号を伝達するためのスルーホール等から成る貫通導体である。６６は、駆動素子６０の画像信号入力端子TS1，TS2，TS3〜と貫通導体６４を電気的に接続する接続線である。なお、駆動素子６０，６１は、例えば、基板５１の裏面にＣＯＧ（Chip On Glass）方式等の手段によって搭載される。また、基板５１に裏面側には、駆動素子６０，６１との間で引き出し線を介して駆動信号、制御信号等を入出力するための回路基板（Flexible Printed Circuit：ＦＰＣ）が設置されている場合がある。

ＴＦＴ７１，７２は、例えば、アモルファスシリコン(a-Si)、低温多結晶シリコン（Low-Temperature Poly Silicon：ＬＴＰＳ）等から成る半導体膜を有し、ゲート電極、ソース電極、ドレイン電極の３端子を有する構成である。そして、ゲート電極に所定電位の電圧を印加することにより、ソース電極とドレイン電極の間の半導体膜（チャネル）に電流を流す、スイッチング素子(ゲートトランスファ素子)として機能する。基板５１がガラス基板から成り、駆動素子６０，６１は、ＬＴＰＳから成る半導体膜を有するＴＦＴを用いて構成された駆動回路である場合、基板５１上にＴＦＴをＣＶＤ（Chemical Vapor Deposition）法等の薄膜形成法によって直接的に形成することができる。

なお、発光部としての画素部７４は、それぞれが赤色発光用の副画素、緑色発光用の副画素、青色発光用の副画素から成る場合がある。赤色発光用の副画素は赤色ＬＥＤ等から成る赤色発光素子を有し、緑色発光用の副画素は緑色ＬＥＤ等から成る緑色発光素子を有し、青色発光用の副画素は青色ＬＥＤ等から成る青色発光素子を有している。例えば、これらの副画素は、列方向に並んでいる。

そして、発光制御信号は、貫通導体６４から画像信号線（発光制御信号線ともいう）５３を介して各発光部７４に入力される。１本の画像信号線５３に対して一つの貫通導体６４が対応して設置されている。従って、選択された（オンされた）１本のゲート信号線５２における一つの発光部７４に対して、一つの貫通導体６４から発光制御信号が入力される。また駆動素子６０は、貫通導体６４のそれぞれに対応する画像信号入力端子TS1，TS2，TS3〜を有している。

また図６は、図５の表示装置を示す図であり、（ａ）は図５の画像信号線５３（SL1）における図５のＡ方向（白抜き矢印で示す方向）からみた表示装置の断面図、（ｂ）は（ａ）のＢ方向（白抜き矢印で示す方向）からみた表示装置の側面図である。図６に示すように、複数の画像信号線５３（SL1，SL2，SL3〜）のそれぞれに対応して、接続端子（接続パッド）等から成る接続部６５が設けられている。接続部６５のそれぞれは、スルーホール等から成る貫通導体６４を介して、基板５１の発光素子搭載面と反対側の面（裏面）の側に配置された駆動素子６０の画像信号入力端子TS1，TS2，TS3〜に、電気的に接続されている。また、

また、他の従来例として、一つの発光部に一つのスルーホールを対応させて設けたＥＬ素子が知られている（例えば、特許文献１を参照）。すなわち、図５の表示装置の場合であれば、複数の発光素子７３のそれぞれに対応させて各画素部に貫通導体６４を設ける構成であり、発光素子７３の個数と同数の貫通導体６４を設ける構成である。

特開平１１−２２４７７４号公報 特開２０１６−１８６６４９号公報

特許文献１に開示されているような従来の表示装置においては、以下の問題点があった。一つの発光部に一つのスルーホールを対応させて設けた場合、高精細の表示を行うために多数の発光部を設けると、スルーホールの数が膨大になるとともにスルーホールに接続される配線の本数も膨大となる。その結果、配線構造が複雑化するという問題点があった。

また、図５、図６に示す従来の表示装置においては、ガラス基板にレーザ光によって形成し得る、貫通導体６４を形成するための貫通孔の直径は、最小でも５０μｍ程度であり、各画素部７４の幅１３０μｍ程度の範囲内に１個ずつ貫通孔を形成することは困難であった。すなわち、各画素部７４にはＴＦＴ７１，７２が配置されており、一つの画素部７４においてＴＦＴ７１，７２と貫通導体６４を位置合わせして形成することは、きわめて困難であった。これは、基板５１を治具等に突き当てて位置合わせした場合、基板５１の位置決めの誤差が５０μｍ程度以上であることに起因する。同様の理由で、貫通導体６４と画像信号線５３を精度良く位置合わせして形成することはむつかしいという問題点があった。

本発明は、上記の問題点に鑑みて完成されたものであり、その目的は、発光部に発光制御信号を入力するための貫通導体の数を大幅に減少させることによって、配線構造を大幅に簡略化することである。また、貫通導体と画像信号線との位置合わせを容易なものとし、その結果それらの接続性を向上させて発光部に発光制御信号を確実に入力させることができる表示装置とすることである。

本発明の表示装置は、第１主面およびその反対側の第２主面を有する基板と、前記第１主面の側に配置された複数の発光部と、前記第１主面の側に配置され、前記複数の発光部のそれぞれに発光制御信号線を介して発光制御信号を時分割で出力する時分割駆動回路と、前記第２主面の側に配置され、前記時分割駆動回路を経由して前記複数の発光部に前記発光制御信号を供給する駆動信号線と、前記第１主面から前記第２主面に至って配置され、前記時分割駆動回路と前記駆動信号線を電気的に接続する接続導体と、を有しており、前記接続導体は、複数の前記発光制御信号線に電気的に接続されることによって、前記接続導体の数が前記発光制御信号線の数よりも少ない構成である。

本発明の表示装置は、好ましくは、前記接続導体は、前記基板を貫通する貫通導体である。

また本発明の表示装置は、好ましくは、前記接続導体は、前記基板の側面にある側面導体である。

また本発明の表示装置は、好ましくは、前記基板は、前記第１主面の側に前記複数の発光部を有する表示部があり、前記時分割駆動回路および前記接続導体は、前記表示部に配置されている。

また本発明の表示装置は、第１主面およびその反対側の第２主面を有する基板と、前記第１主面の側に配置された複数の走査信号線と、前記第１主面の側に前記複数の走査信号線と交差させて配置された発光制御信号線と、前記走査信号線と前記発光制御信号線の交差部に対応して配置された発光部と、前記第１主面の側に配置され、前記複数の走査信号線を駆動する走査信号線駆動回路と、前記第２主面の側に配置され、前記走査信号線駆動回路に駆動制御信号を供給する第１の駆動制御信号線と、前記第１主面から前記第２主面に至って配置され、前記走査信号線駆動回路と前記第１の駆動制御信号線を電気的に接続する接続導通体と、を有しており、前記接続導通体は、前記走査信号線駆動回路に接続されている第２の駆動制御信号線を介して前記走査信号線駆動回路に電気的に接続されており、前記第２の駆動制御信号線の数が前記走査信号線の数よりも少ないことによって、前記接続導通体の数が前記走査信号線の数よりも少ない構成である。

また本発明の表示装置は、好ましくは、前記接続導通体は、前記基板を貫通する貫通導体である。

また本発明の表示装置は、好ましくは、前記接続導通体は、前記基板の側面にある側面導体である。

また本発明の表示装置は、好ましくは、前記基板は、前記第１主面の側に前記複数の発光部を有する表示部があり、前記走査信号線駆動回路および前記接続導通体は、前記表示部に配置されている。

本発明の表示装置は、第１主面およびその反対側の第２主面を有する基板と、前記第１主面の側に配置された複数の発光部と、前記第１主面の側に配置され、前記複数の発光部のそれぞれに発光制御信号線を介して発光制御信号を時分割で出力する時分割駆動回路と、前記第２主面の側に配置され、前記時分割駆動回路を経由して前記複数の発光部に前記発光制御信号を供給する駆動信号線と、前記第１主面から前記第２主面に至って配置され、前記時分割駆動回路と前記駆動信号線を電気的に接続する接続導体と、を有しており、前記接続導体は、複数の前記発光制御信号線に電気的に接続されることによって、前記接続導体の数が前記発光制御信号線の数よりも少ない構成であることから、以下の効果を奏する。一つの接続導体は、複数の発光制御信号線に電気的に接続されることによって、接続導体の数が発光制御信号線の数よりも少ないので、一本の発光制御信号線に対して一つの接続導体を対応させて設ける構成と比較して接続導体の数が大幅に減少する。その結果、配線構造が大幅に簡略化される。また、接続導体の配置の範囲が拡がることから、接続導体と発光制御信号線との位置合わせが容易になり、それらの接続性が向上し、発光部に発光制御信号を確実に入力させることができる。

本発明の表示装置は、前記接続導体は、前記基板を貫通する貫通導体である場合、貫通導体は配置の自由度が大きいために、貫通導体を時分割駆動回路に近接させて配置したり、時分割駆動回路に含まれるように配置することができる。その結果、配線構造がより簡略化される。

また本発明の表示装置は、前記接続導体は、前記基板の側面にある側面導体である場合、側面導体と他の配線との接続状態を確認することが容易となり、接続性をより向上させ得る。

また本発明の表示装置は、前記基板は、前記第１主面の側に前記複数の発光部を有する表示部があり、前記時分割駆動回路および前記接続導体は、前記表示部に配置されている場合、接続導体の数が大幅に減少するとともに、基板の第１主面における表示部の外側の額縁部をきわめて狭額縁化することができる。

また本発明の表示装置は、第１主面およびその反対側の第２主面を有する基板と、前記第１主面の側に配置された複数の走査信号線と、前記第１主面の側に前記複数の走査信号線と交差させて配置された発光制御信号線と、前記走査信号線と前記発光制御信号線の交差部に対応して配置された発光部と、前記第１主面の側に配置され、前記複数の走査信号線を駆動する走査信号線駆動回路と、前記第２主面の側に配置され、前記走査信号線駆動回路に駆動制御信号を供給する第１の駆動制御信号線と、前記第１主面から前記第２主面に至って配置され、前記走査信号線駆動回路と前記第１の駆動制御信号線を電気的に接続する接続導通体と、を有しており、前記接続導通体は、前記走査信号線駆動回路に接続されている第２の駆動制御信号線を介して前記走査信号線駆動回路に電気的に接続されており、前記第２の駆動制御信号線の数が前記走査信号線の数よりも少ないことによって、前記接続導通体の数が前記走査信号線の数よりも少ない構成であることから、以下の効果を奏する。マトリクス状（行列状）に配列された複数の発光部を列方向において順次駆動するための走査信号線（ゲート信号線）駆動回路を有する構成であり、走査信号線駆動回路を基板の発光部搭載面（第１主面）側に設けて、走査信号線駆動回路を、基板の裏面（第２主面）側の第１の駆動制御信号線と、走査信号線の数よりも大幅に少ない数の接続導通体を介して電気的に接続することができる。従って、配線構造の大幅な簡略化が達成される。

また本発明の表示装置は、前記接続導通体は、前記基板を貫通する貫通導体である場合、貫通導体は配置の自由度が大きいという効果を有する。

また本発明の表示装置は、前記基板は、前記第１主面の側に前記複数の発光部を有する表示部があり、前記走査信号線駆動回路および前記接続導通体は、前記表示部に配置されている場合、接続導通体の数が大幅に減少するとともに、基板の第１主面における表示部の外側の額縁部をきわめて狭額縁化することができる。

また本発明の表示装置は、前記接続導通体は、前記基板の側面にある側面導体である場合、側面導体と他の配線との接続状態を確認することが容易であるという効果がある。

図１は、本発明の表示装置について実施の形態の１例を示す図であり、表示装置の基本構成のブロック回路図である。 図２は、本発明の表示装置について実施の形態の他例を示す図であり、表示装置の基本構成のブロック回路図である。 図３（ａ），（ｂ）は、図１の構成の表示装置を示す図であり、（ａ）は図１の表示装置の画像信号線（SL2）におけるＡ方向からみた断面図、（ｂ）は（ａ）のＢ方向からみた側面図である。 図４（ａ），（ｂ）は、図１の構成の表示装置において貫通導体に代えて側面導体を有する場合を示す図であり、（ａ）は表示装置の画像信号線（SL2）におけるＡ方向からみた断面図、（ｂ）は（ａ）のＢ方向からみた側面図である。 図５は、従来の表示装置の一例を示す図であり、表示装置の基本構成のブロック回路図である。 図６（ａ），（ｂ）は、図５の表示装置を示す図であり、（ａ）は図５の表示装置の画像信号線（SL1）におけるＡ方向からみた断面図、（ｂ）は（ａ）のＢ方向からみた側面図である。 図７は、本発明の表示装置について実施の形態の他例を示す図であり、表示装置の基本構成のブロック回路図である。

以下、本発明の表示装置の実施の形態について、図面を参照しながら説明する。但し、以下で参照する各図は、本発明の表示装置の実施の形態における構成部材のうち、本発明の表示装置を説明するための主要部を示している。従って、本発明に係る表示装置は、図に示されていない回路基板、配線導体、制御ＩＣ，ＬＳＩ等の周知の構成部材を備えていてもよい。

図１〜図４は、本発明の表示装置について各種実施の形態の例を示す図である。これらの図に示すように、本発明の表示装置は、第１主面１ａおよびその反対側の第２主面１ｂを有する基板１と、第１主面１ａの側に配置された複数の発光部（画素部ともいう）１５と、第１主面１ａの側に配置され、複数の発光部１５のそれぞれに発光制御信号線（画像信号線ともいう）３を介して発光制御信号を時分割で出力する時分割駆動回路５と、第２主面１ｂの側に配置され、時分割駆動回路５を経由して複数の発光部１５に発光制御信号を供給する駆動信号線１０と、第１主面１ａから第２主面１ｂに至って配置され、時分割駆動回路５と駆動信号線１０を電気的に接続する接続導体としての貫通導体８と、を有しており、一つの貫通導体８は、複数の発光制御信号線３に電気的に接続されることによって、貫通導体８の数が発光制御信号線３の数よりも少ない構成である。なお、第２主面１ｂの側には、駆動信号線１０に接続される駆動素子６が配置されているが、駆動素子６はなくてもよく、その場合、駆動信号線１０はＦＰＣ等の回路基板に電気的に接続される構成であってもよい。

本発明の表示装置は、上記の構成により以下の効果を奏する。一つの貫通導体８は、複数の発光制御信号線３に電気的に接続されることによって、貫通導体８の数が発光制御信号線３の数よりも少ないので、一本の発光制御信号線３に対して一つの貫通導体８を対応させて設ける構成と比較して貫通導体８の数が大幅に減少する。その結果、配線構造が大幅に簡略化される。また、貫通導体８の配置の範囲が拡がることから、貫通導体８と発光制御信号線３である画像信号線（SL）との位置合わせが容易になり、それらの接続性が向上し、発光部１５に発光制御信号を確実に入力させることができる。

また図１に示すように、本発明の表示装置は、第１主面１ａおよびその反対側の第２主面１ｂを有する基板１と、第１主面１ａの側に配置された複数の走査信号線（ゲート信号線ともいう）２と、第１主面１ａの側に複数の走査信号線２と交差させて配置された発光制御信号線３と、走査信号線２と発光制御信号線３の交差部に対応して配置された発光部１５と、第１主面１ａの側に配置され、複数の走査信号線２を駆動する走査信号線駆動回路（ゲート信号線駆動回路ともいう）７と、第２主面１ｂの側に配置され、走査信号線駆動回路７に駆動制御信号を供給する第１の駆動制御信号線１０ａと、第１主面１ａから第２主面１ｂに至って配置され、走査信号線駆動回路７と第１の駆動制御信号線１０ａを電気的に接続する接続導通体としての貫通導体１０ｓと、を有しており、貫通導体１０ｓは、走査信号線駆動回路７に接続されている第２の駆動制御信号線１０ｂを介して走査信号線駆動回路７に電気的に接続されており、第２の駆動制御信号線１０ｂの数が走査信号線２の数よりも少ないことによって、貫通導体１０ｓの数が走査信号線２の数よりも少ない構成である。

この場合、以下の効果を奏する。図５の従来の構成と比較して、マトリクス状（行列状）に配列された複数の発光部１５を列方向において順次駆動するための走査信号線駆動回路７を有する構成であり、走査信号線駆動回路７を基板１の発光部１５搭載面（第１主面１ａ）側に設けて、走査信号線駆動回路７を、基板１の裏面（第２主面１ｂ）側の第１の駆動制御信号線１０ｂと、走査信号線２の数よりも大幅に少ない数の貫通導体１０ｓを介して電気的に接続することができる。すなわち、走査信号線駆動回路７は、基板１の発光部１５搭載面側にある第２の駆動制御信号線１０ｂと、貫通導体１０ｓと、を介して基板１の裏面側にある第１の駆動制御信号線１０ａに電気的に接続されているが、第２の駆動制御信号線１０ｂと貫通導体１０ｓと第１の駆動制御信号線１０ａの数は、走査信号線２の数よりも非常に少なくなる。それは、走査信号線２の数が、数１００本〜数１０００本程度であるのに対して、第２の駆動制御信号線１０ｂの数が、走査信号線駆動回路７を制御するための駆動開始線、電源線等の５本程度以下となるからである。すなわち、走査信号線駆動回路７は、第２の駆動制御信号線１０ｂを介して駆動開始信号を受信すると、走査信号線駆動回路７に内蔵されたシフトレジスタによって複数の走査信号線２に駆動開始信号が順次転送されることから、第２の駆動制御信号線１０ｂの数が走査信号線２の数よりも非常に少なくなるからである。従って、上記の構成により、配線構造のさらなる簡略化が達成される。なお、走査信号線駆動回路７は、例えばＬＴＰＳから成る半導体膜を有するＴＦＴから構成されている。なお、接続導通体として、貫通導体１０ｓに代えて側面導体を採用してもよい。

なお、第１の駆動制御信号線１０ａは、駆動素子６がある場合は駆動素子６に接続されており、駆動素子６がない場合はＦＰＣ等の回路基板に接続されてもよい。

図１は、本発明の表示装置の実施の形態の１例を示すものであり、表示装置の基本構成のブロック回路図である。図１には、第１の方向（行方向）に３個、第２の方向（列方向）に３個の計９個の発光部（画素部）１５（P11，P12，P13〜P33）および発光素子１４を描いているが、これらの発光部１５は全体の一部であり、その他の発光部１５は省略している。この表示装置は、ガラス基板等から成る基板１上に、発光素子１４（LD11，LD12，LD13，LD21，LD22，LD23，LD31，LD32，LD33）のそれぞれに発光信号を入力するためのスイッチ素子としてのＴＦＴ１２と、発光制御信号（画像信号線SLを伝達する信号）のレベル（電圧）に応じた、正電圧（アノード電圧：３〜５Ｖ程度）と負電圧（カソード電圧：−３Ｖ〜０Ｖ程度）の電位差（発光信号）から発光素子１４を電流駆動するための駆動素子としてのＴＦＴ１３と、を含む発光部（画素部）１５が多数配置されている。

ＴＦＴ１２，１３はｐチャネル型ＴＦＴであり、それらのゲート電極にロー信号（Ｌ信号）が入力されることによって、ソース−ドレイン間が導通しオン状態となり電流が流れる。そして、ＴＦＴ１３は、そのゲート電極に発光制御信号が入力されており、その発光制御信号のレベルに応じた電位差（発光信号）が発光素子１４の正電極（アノード電極）と負電極（カソード電極）に印加される。発光素子１４の正電極には正電圧入力線１６を介して正電圧が入力され、発光素子１４の負電極には負電圧入力線１７を介して負電圧が入力される。正電圧入力線１６の入力端部にはスルーホール等から成る貫通導体１８があり、貫通導体１８を介して、基板１の裏面側にある駆動素子６あるいは電源部等に電気的に接続されている。負電圧入力線１７の入力端部にはスルーホール等から成る貫通導体１９があり、貫通導体１９を介して、基板１の裏面側にある駆動素子６あるいは電源部等に電気的に接続されている。またＴＦＴ１３は、ゲート電極にロー信号が入力されている間オン状態となり、発光素子１４に電流を流す。ＴＦＴ１３のゲート電極とソース電極とを接続する接続線上には容量素子が配置されており、容量素子はＴＦＴ１３のゲート電極に入力された発光制御信号の電圧を次の書き換えまでの期間（１フレームの期間）保持する保持容量として機能する。

本発明の表示装置は、図１に示すように、複数の正電圧入力線１６が一つの貫通導体１８に接続されていることが好ましい。この場合、貫通導体１８の数が大幅に減少するので、配線構造が簡略化される。また、図１に示すように、複数の負電圧入力線１７が一つの貫通導体１９に接続されていることが好ましい。この場合にも、貫通導体１９の数が大幅に減少するので、配線構造が簡略化される。

また、基板１上には、第１の方向（例えば、行方向）に形成された複数本のゲート信号線２（GL1，GL2，GL3）と、第１の方向と交差する第２の方向（例えば、列方向）にゲート信号線２と交差させて形成された複数本の画像信号線（ソース信号線）３（SL1，SL2，SL3）と、ゲート信号線２と画像信号線３の各交差部に対応して形成された画素部１５と、を有している。なお、図１において、１１は表示部、６は、スルーホール等から成る貫通導体８を介して画像信号線３を駆動するとともに、貫通導体１０ｓを介してゲート信号線５２を駆動する駆動素子である。１０は、駆動素子６の画像信号入力端子TS1〜と貫通導体８を電気的に接続する駆動信号線である。なお、駆動素子６は、例えば、基板１の裏面にＣＯＧ方式等の手段によって搭載される。また、基板１に裏面側には、駆動素子６との間で引き出し線を介して駆動信号、制御信号等を入出力するためのＦＰＣが設置されていてもよい。

ＴＦＴ１２，１３は、例えば、アモルファスシリコン(a-Si)、低温多結晶シリコン（Low-Temperature Poly Silicon：ＬＴＰＳ）等から成る半導体膜を有し、ゲート電極、ソース電極、ドレイン電極の３端子を有する構成である。そして、ゲート電極に所定電位の電圧を印加することにより、ソース電極とドレイン電極の間の半導体膜（チャネル）に電流を流す、スイッチング素子(ゲートトランスファ素子)として機能する。基板１がガラス基板から成り、駆動素子６、ゲート信号線駆動回路７、画像信号線駆動回路５は、ＬＴＰＳから成る半導体膜を有するＴＦＴを用いて構成されている場合、基板１上にＴＦＴをＣＶＤ（Chemical Vapor Deposition）法等の薄膜形成法によって直接的に形成することができ、好ましい。

そして、発光制御信号は、画像信号線駆動回路５に備えられた貫通導体８から画像信号線３を介して各発光部１５に入力される。３本の画像信号線３に対して一つの貫通導体８が対応して設置されている。また駆動素子６は、貫通導体８のそれぞれに対応する画像信号入力端子TS1〜を有している。発光制御信号Sig1，Sig2，Sig3は、画像信号線駆動回路５に備えられた貫通導体８から画像信号線３を介して各発光部１５に入力される。

図１に示すように、画像信号線３のそれぞれの入力端部には、ＣＭＯＳトランスファゲート素子TG1，TG2，TG3がそれぞれ接続されており、ＣＭＯＳトランスファゲート素子TG1，TG2，TG3の各ソース電極は、貫通導体８を介して駆動素子６の画像信号入力端子TS1に共通接続されている。接続部９（図３に示す）は、駆動素子６の画像信号入力端子TS1と、画像信号線駆動回路（本発明における時分割駆動回路に相当する）５に備えられた貫通導体８と、を電気的に接続するものである。また、ＣＭＯＳトランスファゲート素子TG1，TG2，TG3の各ドレイン電極は、それぞれ画像信号線SL1，SL2，SL3に接続されている。

ＣＭＯＳトランスファゲート素子TG1，TG2，TG3はそれぞれ、ｐチャネルＴＦＴとｎチャネルＴＦＴが、それらのソース電極とドレイン電極が共通接続されて成り、ｐチャネルＴＦＴのゲート電極とｎチャネルＴＦＴのゲート電極が制御入力電極とされている。即ち、ｐチャネルＴＦＴのゲート電極にロー（Ｌ）の信号が入力されるとともにｎチャネルＴＦＴのゲート電極にハイ（Ｈ）の信号が入力されたときに、ソース電極とドレイン電極との間に電流が流れて画像信号が入力される。

また、MUX1，XMUX1，MUX2，XMUX2，MUX3，XMUX3は、画像信号線SL1，SL2，SL3を時分割駆動するための時分割信号入力線である。時分割信号入力線MUX1は、ＣＭＯＳトランスファゲート素子TG1のｎチャネルＴＦＴのゲート電極に接続され、時分割信号入力線XMUX1（MUX1の反転信号線）はＣＭＯＳトランスファゲート素子TG1のｐチャネルＴＦＴのゲート電極に接続されており、時分割信号入力線MUX1にＨの信号が入力されるとともに時分割信号入力線XMUX1にＬの信号が入力されたときに、画像信号入力端子TS1から入力された画像信号Sig1が、画像信号線SL1を伝送される。このとき、ゲート信号線GL1が選択されていれば、発光素子LD11に画像信号Sig1が入力される。同様に、ゲート信号線GL2が選択されていれば、発光素子LD21に画像信号Sig1が入力され、ゲート信号線GL3が選択されていれば、発光素子LD31に画像信号Sig1が入力される。

時分割信号入力線MUX2は、ＣＭＯＳトランスファゲート素子TG2のｎチャネルＴＦＴのゲート電極に接続され、時分割信号入力線XMUX2（MUX2の反転信号線）はＣＭＯＳトランスファゲート素子TG2のｐチャネルＴＦＴのゲート電極に接続されており、時分割信号入力線MUX2にＨの信号が入力されるとともに時分割信号入力線XMUX2にＬの信号が入力されたときに、画像信号入力端子TS1から入力された画像信号Sig2が、画像信号線SL2を伝送される。このとき、ゲート信号線GL1が選択されていれば、発光素子LD12に画像信号Sig2が入力される。同様に、ゲート信号線GL2が選択されていれば、発光素子LD22に画像信号Sig2が入力され、ゲート信号線GL3が選択されていれば、発光素子LD32に画像信号Sig2が入力される。

時分割信号入力線MUX3は、ＣＭＯＳトランスファゲート素子TG3のｎチャネルＴＦＴのゲート電極に接続され、時分割信号入力線XMUX3（MUX3の反転信号線）はＣＭＯＳトランスファゲート素子TG3のｐチャネルＴＦＴのゲート電極に接続されており、時分割信号入力線MUX3にＨの信号が入力されるとともに時分割信号入力線XMUX3にＬの信号が入力されたときに、画像信号入力端子TS1から入力された画像信号Sig3が、画像信号線SL3を伝送される。このとき、ゲート信号線GL1が選択されていれば、発光素子LD13に画像信号Sig3が入力される。同様に、ゲート信号線GL2が選択されていれば、発光素子LD23に画像信号Sig3が入力され、ゲート信号線GL3が選択されていれば、発光素子LD33に画像信号Sig3が入力される。このように、一つの貫通導体８は、ゲート信号線２の方向（行方向）において二つ以上の発光部１５のそれぞれに電気的に接続されている構成であり、これにより、貫通導体８の数が発光部１５の数よりも少ない構成となる。

なお、時分割信号入力線MUX1，XMUX1，MUX2，XMUX2，MUX3，XMUX3は、例えば貫通導体あるいは側面導体を介して駆動素子６に電気的に接続される。

また発光素子LD11〜LD33としては、マイクロチップ型の発光ダイオード（ＬＥＤ）、モノリシック型の発光ダイオード、有機ＥＬ、無機ＥＬ、半導体レーザ素子等の自発光型のものであれば採用し得る。

本発明の表示装置において、接続部９は、例えば銅（Ｃｕ），アルミニウム（Ａｌ），銀（Ａｇ），金（Ａｕ）等の導体材料から成る導体パッドであり、メッキ法、蒸着法、ＣＶＤ法等の薄膜形成法、導体ペーストを印刷塗布し焼成して形成する厚膜形成法等によって、形成される。

本発明の表示装置は、図１に示すような複数の発光素子１４を搭載した基板１の複数を、同じ面上において縦横に配置するとともにそれらの側面同士を接着材等によって結合（タイリング）させることによって、複合型かつ大型の表示装置、所謂マルチディスプレイとすることができる。

図２は、本発明の表示装置について実施の形態の他例を示す図であり、表示装置の基本構成のブロック回路図である。図２に示すように、発光部としての画素部１５は、それぞれが赤色発光用の副画素、緑色発光用の副画素、青色発光用の副画素から構成されていてもよい。この場合、フルカラー表示が可能な表示装置となる。赤色発光用の副画素は赤色ＬＥＤ等から成る赤色発光素子（例えばLD11R）を有し、緑色発光用の副画素は緑色ＬＥＤ等から成る緑色発光素子（例えばLD11G）を有し、青色発光用の副画素は青色ＬＥＤ等から成る青色発光素子（例えばLD11B）を有している。これらの副画素（例えばLD11R，LD11G，LD11B）は、列方向に並んでいるが、行方向に並んでいてもよい。

図２の構成の場合、画素部１５（P11）が以下のように駆動される。まず、ＣＭＯＳトランスファゲート素子TG1がオン状態であり、ゲート信号線GL1Rが選択されているときに、発光素子LD11Rに画像信号Sig1が入力される。次に、ＣＭＯＳトランスファゲート素子TG1がオン状態であり、ゲート信号線GL1Gが選択されているときに、発光素子LD11Gに画像信号Sig1が入力される。次に、ＣＭＯＳトランスファゲート素子TG1がオン状態であり、ゲート信号線GL1Bが選択されているときに、発光素子LD11Bに画像信号Sig1が入力される。このとき、画像信号Sig1は、発光素子LD11R，LD11G，LD11Bのそれぞれに対応する信号とされている。またこのとき、他のＣＭＯＳトランスファゲート素子TG2，TG3はオフ状態である。

次に、画素部１５（P12）が駆動される。まず、ＣＭＯＳトランスファゲート素子TG2がオン状態であり、ゲート信号線GL1Rが選択されているときに、発光素子LD12Rに画像信号Sig2が入力される。次に、ＣＭＯＳトランスファゲート素子TG2がオン状態であり、ゲート信号線GL1Gが選択されているときに、発光素子LD12Gに画像信号Sig2が入力される。次に、ＣＭＯＳトランスファゲート素子TG2がオン状態であり、ゲート信号線GL1Bが選択されているときに、発光素子LD12Bに画像信号Sig2が入力される。このとき、画像信号Sig2は、発光素子LD12R，LD12G，LD12Bのそれぞれに対応する信号とされている。またこのとき、他のＣＭＯＳトランスファゲート素子TG1，TG3はオフ状態である。

次に、画素部１５（P13）が駆動される。まず、ＣＭＯＳトランスファゲート素子TG3がオン状態であり、ゲート信号線GL1Rが選択されているときに、発光素子LD13Rに画像信号Sig3が入力される。次に、ＣＭＯＳトランスファゲート素子TG3がオン状態であり、ゲート信号線GL1Gが選択されているときに、発光素子LD13Gに画像信号Sig3が入力される。次に、ＣＭＯＳトランスファゲート素子TG3がオン状態であり、ゲート信号線GL1Bが選択されているときに、発光素子LD13Bに画像信号Sig3が入力される。このとき、画像信号Sig3は、発光素子LD13R，LD13G，LD13Bのそれぞれに対応する信号とされている。またこのとき、他のＣＭＯＳトランスファゲート素子TG1，TG2はオフ状態である。

以上のようにして、行方向においてすべての画素部１５の駆動が完了すると、列方向における次段の駆動が開始される。この動作を繰り返すことによって１画面（１フレーム）の駆動が完了する。

図３（ａ），（ｂ）は、図１の構成の表示装置を示す図であり、（ａ）は図１の表示装置の画像信号線３（SL2）における図１のＡ方向からみた断面図、（ｂ）は（ａ）のＢ方向からみた側面図である。駆動素子６は、第２主面１ｂの側に配置されており、駆動素子６は貫通導体８と駆動信号線１０を介して電気的に接続されている。図３に示すように、一つの貫通導体８は、１組の発光素子LD11，LD12，LD13，LD21，LD22，LD23，LD31，LD32，LD33に対応して設置されている。従って、個々の発光素子１４に一ずつの貫通導体８を対応させて設置する構成と比較して、大幅に貫通導体８の数を減少させることができる。また貫通導体８は配置の自由度が大きいために、貫通導体８を時分割駆動回路５に近接させて配置したり、時分割駆動回路５に含まれるように配置することができる。その結果、配線構造がより簡略化される。

貫通導体８は、基板１にレーザ加工法、エッチング法等によって貫通孔を形成し、次に貫通孔の側面に、メッキ法、蒸着法、ＣＶＤ法等の薄膜形成法等によって導体層を成膜する方法で形成される。または、貫通孔に、導体ペーストを充填し焼成して柱状導体を作製する厚膜形成法等によって形成される。また貫通導体８は、銅（Ｃｕ），アルミニウム（Ａｌ），銀（Ａｇ），モリブデン（Ｍｏ）等の導体材料から成る。なお、基板１にレーザ加工法によって貫通孔を形成する場合、基板１として感光性のガラス基板等を採用することが好ましい。この場合、透光性を有する基板１に貫通孔を容易に形成することができる。

本発明の表示装置は、接続部９は、それに接続される貫通導体８を平面視で覆っていることが好ましい。この場合、製造時の誤差によって貫通導体８の位置がずれたとしても、接続部９と貫通導体８とを確実に接続させることができる。平面視において、接続部９の最大幅が貫通導体８の最大幅（５０μｍ〜１００μｍ程度）の１．５倍乃至３倍程度であることが良い。１．５倍未満では、製造時の誤差によって貫通導体８の位置がずれた場合、接続部９と貫通導体８との導通接続がとりにくくなることが生じる傾向がある。３倍を超えた場合、接続部９のサイズが大きくなりすぎて、隣接するもの同士が接触し短絡するおそれが生じる傾向がある。また、平面視において、接続部９の中心と貫通導体８の中心が合致していることが良い。この場合、製造時の誤差によって貫通導体８の位置がずれたとしても、接続部９と貫通導体８とを確実に接続させる効果がより向上する。例えば、平面視において貫通導体８が円形状である場合、接続部９は貫通導体８に同心状の円形状であり、接続部９の直径が貫通導体８の直径の１．５倍乃至３倍であることが好ましい。

図４（ａ），（ｂ）は、図１の構成の表示装置において貫通導体８に代えて側面導体８ａを有する場合を示す図であり、（ａ）は表示装置の画像信号線３（SL2）における図１のＡ方向からみた断面図、（ｂ）は（ａ）のＢ方向からみた側面図である。側面導体８ａは、基板１の側面の所定部位に、メッキ法、蒸着法、ＣＶＤ法等の薄膜形成法等によって導体層を成膜する方法で形成される。あるいは基板１の側面の所定部位にエッチング法等によって溝を形成し、次にその溝に、メッキ法、蒸着法、ＣＶＤ法等の薄膜形成法等によって導体層を成膜する方法で形成される。あるいは、側面導体８ａは、基板１の側面の所定部位に、導体ペーストを塗布し焼成して導体層を作製する厚膜形成法等によって形成される。あるいは基板１の側面の所定部位にエッチング法等によって溝を形成し、次にその溝に導体ペーストを塗布し焼成して導体層を作製する厚膜形成法等によって形成される。

また側面導体８ａは、銅（Ｃｕ），アルミニウム（Ａｌ），銀（Ａｇ），モリブデン（Ｍｏ）等の導体材料から成る。さらに側面導体８ａは、その幅が１０μｍ〜１０００μｍ程度である。なお、側面導体８ａは、接続線８ａ１を介して駆動素子６に電気的に接続され、接続線８ａ２を介して画像信号線駆動回路５に電気的に接続される。

図４の構成の表示装置において、側面導体８ａと接続線８ａ１を接続する接続部８ｓ１と側面導体８ａと接続線８ａ２を接続する接続部８ｓ２は、それぞれ平面視で側面導体８ａを覆っていることが好ましい。この場合、製造時の誤差によって側面導体８ａの位置がずれたとしても、接続部８ｓ１，８ｓ２と側面導体８ａとを確実に接続させることができる。平面視において、接続部８ｓ１，８ｓ２の最大幅が側面導体８ａの最大幅（１００μｍ程度）の１倍を超え３倍以下程度であることが良い。１倍以下では、製造時の誤差によって側面導体８ａの位置がずれた場合、接続部８ｓ１，８ｓ２と側面導体８ａとの導通接続がとりにくくなることが生じる傾向がある。３倍を超えた場合、接続部８ｓ１，８ｓ２のサイズが大きくなりすぎて、隣接するもの同士が接触し短絡するおそれが生じる傾向がある。

また本発明の表示装置は、図７に示すように、基板１は、第１主面１ａの側に複数の発光部１４を有する表示部１１があり、時分割駆動回路および接続導体としての貫通導体８，２０ｓ，２１ｓ，２２ｓ，２３ｓ，２４ｓ，２５ｓは、表示部１１に配置されていることが好ましい。この場合、貫通導体８，２０ｓ，２１ｓ，２２ｓ，２３ｓ，２４ｓ，２５ｓの数が大幅に減少するとともに、基板１の第１主面１ａにおける表示部１１の外側の額縁部をきわめて狭額縁化することができる。

また本発明の表示装置は、図７に示すように、基板１は、第１主面１ａの側に複数の発光部１４を有する表示部１１があり、走査信号線駆動回路７および接続導通体としての貫通導体１０ｓは、表示部１１に配置されていることが好ましい。この場合、貫通導体１０ｓの数が大幅に減少するとともに、基板１の第１主面１ａにおける表示部１１の外側の額縁部をきわめて狭額縁化することができる。

さらに本発明の表示装置は、図７に示すように、正電圧入力線１６に正電圧を入力するための貫通導体１８と、負電圧入力線１７に負電圧を入力するための貫通導体１９は、表示部１１に配置されていることが好ましい。この場合、発光素子１４に正電圧を入力するための貫通導体の数および発光素子１４に負電圧を入力するための貫通導体の数が大幅に減少するとともに、基板１の第１主面１ａにおける表示部１１の外側の額縁部をきわめて狭額縁化することができる。

図７に示す本発明の表示装置は、時分割駆動回路を構成する、ＣＭＯＳトランスファゲート素子TG1，TG2，TG3と、ＣＭＯＳトランスファゲート素子TG1，TG2，TG3に接続される貫通導体８と、ＣＭＯＳトランスファゲート素子TG1に接続される貫通導体２０ｓ，２１ｓと、ＣＭＯＳトランスファゲート素子TG2に接続される貫通導体２２ｓ，２３ｓと、ＣＭＯＳトランスファゲート素子TG3に接続される貫通導体２４ｓ，２５ｓと、が表示部１１に配置されている。ＣＭＯＳトランスファゲート素子TG1は、発光部（画素部）１５（Ｐ１１）に配置され、ＣＭＯＳトランスファゲート素子TG2は、発光部（画素部）１５（Ｐ１２）に配置され、ＣＭＯＳトランスファゲート素子TG3は、発光部（画素部）１５（Ｐ１３）に配置されている。なお、一本の発光制御信号線３に対して、複数のＣＭＯＳトランスファゲート素子を並列的に接続してもよい。その場合、トランスファゲート素子が小型化されているために、そのオン電流値が小さなものであっても、発光制御信号の電流値が低下することを抑えることができる。

また図７に示す本発明の表示装置は、走査信号線駆動回路（ＧＤ）７およびそれに接続される貫通導体１０ｓが表示部１１に配置されている。走査信号線駆動回路（ＧＤ）７は、発光部１５のそれぞれに配置されていてもよいが、必ずしもすべての発光部１５に配置されていなくてもよい。例えば、一部の発光部１５に走査信号線駆動回路（ＧＤ）７を配置することによってすべての走査信号線ＧＬ１Ｒ，ＧＬ１Ｇ，ＧＬ１Ｂ〜を駆動する公知の構成（例えば、特許文献２に開示された構成）を適用することができる。

また、表示部１１に配置される、時分割駆動回路および走査信号線駆動回路（ＧＤ）７は、断面構造において、発光部１５と同層にあってもよいが、発光部１５の下層にあってもよい。

なお、本発明の表示装置は、上記実施の形態に限定されるものではなく、適宜の設計的な変更、改良を含んでいてもよい。例えば、基板１は透明なガラス基板であってもよいが、不透明なものであってもよい。基板１が不透明なものである場合、基板１は着色されたガラス基板、摺りガラスから成るガラス基板、プラスチック基板、セラミック基板、金属基板、あるいはそれらの基板を積層した複合基板であってもよい。

本発明の表示装置は、各種の電子機器に適用できる。その電子機器としては、複合型かつ大型の表示装置（マルチディスプレイ）、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（ＰＤＡ）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、デジタルオーディオプレイヤー、ファクシミリ、プリンター、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、デジタル表示式腕時計、スマートウォッチなどがある。

１ 基板
２ 走査信号線（ゲート信号線）
３ 発光制御信号線（画像信号線）
５ 画像信号線駆動回路（時分割駆動回路）
６ 駆動素子
７ 走査信号線駆動回路（ゲート信号線駆動回路）
８、１０ｓ、１８、１９ 貫通導体
８ａ 側面導体
８ｓ１、８ｓ２、９ 接続部
１０ 駆動信号線
１０ａ 第１の駆動制御信号線
１０ｂ 第２の駆動制御信号線
１２、１３ ＴＦＴ
１４ 発光素子
１５ 発光部（画素部）

Claims (8)

1. 第１主面およびその反対側の第２主面を有する基板と、
   前記第１主面の側に配置された複数の発光部と、
   前記第１主面の側に配置され、前記複数の発光部のそれぞれに発光制御信号線を介して発光制御信号を時分割で出力する時分割駆動回路と、
   前記第２主面の側に配置され、前記時分割駆動回路を経由して前記複数の発光部に前記発光制御信号を供給する駆動信号線と、
   前記第１主面から前記第２主面に至って配置され、前記時分割駆動回路と前記駆動信号線を電気的に接続する接続導体と、を有しており、
   前記接続導体は、複数の前記発光制御信号線に電気的に接続されることによって、前記接続導体の数が前記発光制御信号線の数よりも少ない表示装置。
2. 前記接続導体は、前記基板を貫通する貫通導体である請求項１に記載の表示装置。
3. 前記接続導体は、前記基板の側面にある側面導体である請求項１に記載の表示装置。
4. 前記基板は、前記第１主面の側に前記複数の発光部を有する表示部があり、
   前記時分割駆動回路および前記接続導体は、前記表示部に配置されている請求項１乃至請求項３のいずれか１項に記載の表示装置。
5. 第１主面およびその反対側の第２主面を有する基板と、
   前記第１主面の側に配置された複数の走査信号線と、
   前記第１主面の側に前記複数の走査信号線と交差させて配置された発光制御信号線と、
   前記走査信号線と前記発光制御信号線の交差部に対応して配置された発光部と、
   前記第１主面の側に配置され、前記複数の走査信号線を駆動する走査信号線駆動回路と、
   前記第２主面の側に配置され、前記走査信号線駆動回路に駆動制御信号を供給する第１の駆動制御信号線と、
   前記第１主面から前記第２主面に至って配置され、前記走査信号線駆動回路と前記第１の駆動制御信号線を電気的に接続する接続導通体と、を有しており、
   前記接続導通体は、前記走査信号線駆動回路に接続されている第２の駆動制御信号線を介して前記走査信号線駆動回路に電気的に接続されており、前記第２の駆動制御信号線の数が前記走査信号線の数よりも少ないことによって、前記接続導通体の数が前記走査信号線の数よりも少ない表示装置。
6. 前記接続導通体は、前記基板を貫通する貫通導体である請求項５に記載の表示装置。
7. 前記接続導通体は、前記基板の側面にある側面導体である請求項５に記載の表示装置。
8. 前記基板は、前記第１主面の側に前記複数の発光部を有する表示部があり、
   前記走査信号線駆動回路および前記接続導通体は、前記表示部に配置されている請求項５乃至請求項７のいずれか１項に記載の表示装置。