JP6776501B2 - Manufacturing method of semiconductor devices - Google Patents
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Description
本件は半導体装置の製造方法に関する。 This case relates to a method for manufacturing a semiconductor device.
半導体装置の製造のために、マスクを用いたエッチング処理が用いられることがある(特許文献1)。また、半導体装置には、電極等を水分から保護するため耐湿性を高めることが要求されている。耐湿性の向上のため、半導体層、電極、および配線層を、例えば窒化シリコン(SiN)などで形成された絶縁膜で被覆することがある。 An etching process using a mask may be used for manufacturing a semiconductor device (Patent Document 1). Further, semiconductor devices are required to have improved moisture resistance in order to protect electrodes and the like from moisture. In order to improve the moisture resistance, the semiconductor layer, the electrode, and the wiring layer may be coated with an insulating film formed of, for example, silicon nitride (SiN).
絶縁膜により耐湿性を向上させるため、絶縁膜は配線層を覆う。絶縁膜は配線層などの形状を反映した形状を有する。金属層に庇が形成されることがある。こうした庇は、例えば金属層をメッキ処理で形成する際に、金属層がマスクに乗り上げることで形成されやすい。金属層を被覆する絶縁膜は、庇の奥まで回りこみにくい。このため、絶縁膜の厚さが薄くなることがあり、また膜質が低下することもある。さらに絶縁膜にクラックが発生することもある。こうした場合、絶縁膜から半導体装置の内部に水分が入り込む恐れがある。 The insulating film covers the wiring layer in order to improve the moisture resistance by the insulating film. The insulating film has a shape that reflects the shape of the wiring layer or the like. Eaves may be formed on the metal layer. Such eaves are likely to be formed by the metal layer riding on the mask, for example, when the metal layer is formed by plating. The insulating film that covers the metal layer does not easily wrap around to the back of the eaves. Therefore, the thickness of the insulating film may be reduced, and the film quality may be deteriorated. Furthermore, cracks may occur in the insulating film. In such a case, moisture may enter the inside of the semiconductor device from the insulating film.
本願発明は、上記課題に鑑み、耐湿性の向上が可能な半導体装置の製造方法を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of improving moisture resistance.
本発明の一形態は、下部絶縁膜上に金属層を選択的に形成する工程と、前記金属層上および前記金属層に覆われない前記下部絶縁膜上に第1絶縁膜を形成する工程と、前記第1絶縁膜上にシード電極を形成する工程と、前記シード電極上に選択的にメッキ層を形成する工程と、前記メッキ層をマスクとして、前記シード電極および前記金属層上の前記第1絶縁膜を除去し、前記金属層を露出する工程と、前記メッキ層および前記露出した前記金属層を覆う第2絶縁膜を形成する工程と、を含む半導体装置の製造方法である。 One embodiment of the present invention includes a step of selectively forming a metal layer on the lower insulating film and a step of forming a first insulating film on the metal layer and on the lower insulating film not covered by the metal layer. A step of forming a seed electrode on the first insulating film, a step of selectively forming a plating layer on the seed electrode, and the first step on the seed electrode and the metal layer using the plating layer as a mask. (1) A method for manufacturing a semiconductor device, which includes a step of removing an insulating film and exposing the metal layer, and a step of forming a second insulating film covering the plating layer and the exposed metal layer.
上記発明によれば、耐湿性の向上が可能な半導体装置の製造方法を提供することが可能となる。 According to the above invention, it is possible to provide a method for manufacturing a semiconductor device capable of improving moisture resistance.
本発明の一形態は、(1)下部絶縁膜上に金属層を選択的に形成する工程と、前記金属層上および前記金属層に覆われない前記下部絶縁膜上に第1絶縁膜を形成する工程と、前記第1絶縁膜上にシード電極を形成する工程と、前記シード電極上に選択的にメッキ層を形成する工程と、前記メッキ層をマスクとして、前記シード電極および前記金属層上の前記第1絶縁膜を除去し、前記金属層を露出する工程と、前記メッキ層および前記露出した前記金属層を覆う第2絶縁膜を形成する工程と、を含む半導体装置の製造方法である。メッキ層に庇が形成されないため、第2絶縁膜の被覆性が向上する。このため、水分の浸入を抑制することができ、半導体装置の耐湿性が向上する。
(2)前記シード電極を形成する工程は、前記第1絶縁膜上に、その端部が前記金属層上に位置する開口部を備えた第1レジストを形成する工程と、前記第1レジスト上および前記第1レジストの開口部内部に前記シード電極を形成する工程と、を含むことが好ましい。メッキ層に庇が形成されないため、第2絶縁膜の被覆性が向上する。
(3)前記選択的にメッキ層を形成する工程は、前記第1レジストの開口部の内側に開口部端部を有する第2レジストを形成する工程と、前記シード電極に通電し、前記第2レジストの開口部内部に前記メッキ層を形成する工程と、を含むことが好ましい。メッキ処理により、メッキ層は第2レジストと接触する位置まで形成され、第1レジストには乗り上げない。これにより、メッキ層に庇が形成されず、第2絶縁膜の被覆性が向上する。
(4)前記金属層は他の電位と電気的に接続されないことが好ましい。金属層が浮き電極であるため、電界が緩和され、イオン化した水の浸入を抑制することができる。
One embodiment of the present invention includes (1) a step of selectively forming a metal layer on a lower insulating film, and forming a first insulating film on the metal layer and on the lower insulating film not covered by the metal layer. A step of forming a seed electrode on the first insulating film, a step of selectively forming a plating layer on the seed electrode, and a step of using the plating layer as a mask on the seed electrode and the metal layer. A method for manufacturing a semiconductor device, which comprises a step of removing the first insulating film and exposing the metal layer, and a step of forming the plating layer and the second insulating film covering the exposed metal layer. .. Since no eaves are formed on the plating layer, the covering property of the second insulating film is improved. Therefore, the infiltration of water can be suppressed, and the moisture resistance of the semiconductor device is improved.
(2) The steps of forming the seed electrode include a step of forming a first resist having an opening whose end is located on the metal layer on the first insulating film and a step of forming the first resist on the first resist. It is preferable to include the step of forming the seed electrode inside the opening of the first resist. Since no eaves are formed on the plating layer, the covering property of the second insulating film is improved.
(3) The step of selectively forming the plating layer includes a step of forming a second resist having an opening end inside the opening of the first resist and a step of energizing the seed electrode to form the second resist. It is preferable to include a step of forming the plating layer inside the opening of the resist. By the plating treatment, the plating layer is formed up to a position where it comes into contact with the second resist and does not ride on the first resist. As a result, no eaves are formed in the plating layer, and the covering property of the second insulating film is improved.
(4) It is preferable that the metal layer is not electrically connected to other potentials. Since the metal layer is a floating electrode, the electric field is relaxed and the infiltration of ionized water can be suppressed.
本発明の実施例について説明する。 Examples of the present invention will be described.
(半導体装置100)
図1Aは実施例1に係る半導体装置100を例示する平面図である。図1Bは図1Aの線A−Aに沿った断面図である。図1Aに示すように、半導体装置100はドレインパッド20、ソースパッド30、ゲートパッド40、ドレインフィンガー29、ソースフィンガー39およびゲートフィンガー42を備える電界効果トランジスタ(Field Effect Transistor:FET)である。
(Semiconductor device 100)
FIG. 1A is a plan view illustrating the
図1Aに示すように、ドレインパッド20からドレインフィンガー29が延伸している。ソースパッド30からソースフィンガー39が延伸している。ゲートパッド40からゲートフィンガー42が延伸している。ドレインパッド20、ソースパッド30およびゲートパッド40をまとめてパッドと記載することがある。ドレインフィンガー29、ソースフィンガー39およびゲートフィンガー42をまとめてフィンガーと記載することがある。図1Aに斜線で示すように、ストッパ層50は、各パッド、ドレインフィンガー29およびソースフィンガー39から水平方向に延伸する。複数のドレインフィンガー29およびソースフィンガー39はバスバーに接続されてもよい。
As shown in FIG. 1A, the
図1Bに示すように、半導体装置100は例えば炭化シリコン(SiC)またはサファイアなどの絶縁体により形成された基板10を備える。基板10の上面には窒化ガリウム(GaN)のチャネル層、窒化アルミニウムガリウム(AlGaN)の電子供給層などを含む半導体層11が形成されている。半導体層11のパッドが形成される領域は不活性領域であり、FETの形成される領域(ドレインフィンガー29、ソースフィンガー39およびゲートフィンガー42が交差する領域)は不活性化処理をされず活性領域が残存している。
As shown in FIG. 1B, the
半導体層11の上面にオーミック電極24(ドレイン電極)、オーミック電極34(ソース電極)、およびゲートフィンガー42(ゲート電極)が接触している。オーミック電極34は下部電極層35および上部電極層37を含む。下部電極層35は半導体層11の上面に接触する。上部電極層37は下部電極層35の上面に接触しており、下部電極層35と配線層32との間のバリア層として機能する。下部電極層35は、例えば半導体層11側からタンタル(Ta)層、アルミニウム(Al)層、およびTa層を積層した金属層である。上部電極層37は下部電極層35側から例えば厚さ10nmのTi(チタン)層、厚さ200nmの窒化チタンタングステン(TiWN)層、および厚さ100nmのTiW層を積層した金属層である。オーミック電極34の上には配線層32が設けられている。オーミック電極34および配線層32はソースパッド30およびソースフィンガー39を形成する。
The ohmic electrode 24 (drain electrode), the ohmic electrode 34 (source electrode), and the gate finger 42 (gate electrode) are in contact with the upper surface of the
オーミック電極24はオーミック電極34と同じ構成であり、下部電極層25および上部電極層27を含む。オーミック電極24の上には配線層22が設けられている。ゲートフィンガー42は、例えば半導体層11側からニッケル(Ni)層、パラジウム(Pd)層、金(Au)層を積層した金属層である。
The
半導体層11の上面に、オーミック電極24および34、ならびにゲートフィンガー42を覆う絶縁膜12(下部絶縁膜)が設けられている。絶縁膜12の上面であってゲートフィンガー42と重なる位置にソースウォール15が設けられている。ソースウォール15は、例えば基板10に近い方から厚さ5nmのTi層および厚さ200nmのAu層を積層したものである。絶縁膜12の開口部12aからはオーミック電極24および34の上面が露出する。
An insulating film 12 (lower insulating film) covering the
絶縁膜12の上面であって、開口部12aから離間した位置にストッパ層50(金属層)が設けられている。ストッパ層50は絶縁膜12の上面に接触する。ストッパ層50は、図1Bの上下方向において下部電極層35および配線層32と重なっており、横方向においてゲートフィンガー42と開口部12aとの間に位置する。ストッパ層50は配線層22と重なる位置にも設けられ、図1Aに示すようにパッドの配線層と重なる位置にも設けられている。ストッパ層50は、例えばソースウォール15と同じ金属層(Ti層およびAu層)を含み、さらにその上に厚さ5nmのTi層を積層したものである。ストッパ層50の全体の厚さは例えば150nmである。ストッパ層50は、パッド、フィンガーおよび配線層と電気的に接続されていない。つまりストッパ層50は、ストッパ層50自身の電位を有し、他の電位と接続されない。
A stopper layer 50 (metal layer) is provided on the upper surface of the insulating
絶縁膜14(第1絶縁膜)は絶縁膜12、ストッパ層50およびソースウォール15の上に設けられ、これらに接触する。絶縁膜14の開口部14aからはストッパ層50の上面が露出する。
The insulating film 14 (first insulating film) is provided on the insulating
配線層32はシードメタル31(シード電極)および金属層33(メッキ層)を含む。シードメタル31は、開口部12aから露出する上部電極層37の上面に接触している。金属層33はシードメタル31の上面に接触して設けられており、後述のようにシードメタル31を用いたメッキ処理により形成されるメッキ層である。配線層32は、オーミック電極34の上面から第1絶縁膜12、第2絶縁膜14、およびストッパ層50の開口部12a側の領域の上にかけて設けられている。配線層32の端部はストッパ層50の直上に位置している。配線層22は配線層32と同様にシードメタル21および金属層23を含む。
The
シードメタル21および31は例えば厚さ10nmのTi層、厚さ100nmのTiW層、厚さ10nmのTi層、厚さ100nmの金(Au)層を積層した金属層であり、後述のメッキ法に用いられる。金属層23および33は、例えば厚さ3μmのAuなどの金属により形成されている。
The
ドレインパッド20はオーミック電極24および配線層22を積層したものである。ソースパッド30はオーミック電極34および配線層32を積層したものである。ゲートパッド40はゲートフィンガー42と同じ金属層の上に配線層を積層したものである。図1Aに示すように、ストッパ層50は、各パッド、ドレインフィンガー29およびソースフィンガー39から水平方向に延伸する。
The
絶縁膜16(第2絶縁膜)は、配線層22および32、ストッパ層50、絶縁膜14の上を覆うように設けられ、これらと接触する。絶縁膜16は、配線層の上面および側面、ストッパ層50の配線層と重ならない領域を連続して覆う。
The insulating film 16 (second insulating film) is provided so as to cover the wiring layers 22 and 32, the
絶縁膜12は例えば厚さ200nmの窒化シリコン(SiN)により形成されている。絶縁膜14は例えば厚さ400nmのSiNにより形成されている。絶縁膜16は例えば厚さ600nmのSiNにより形成されている。図1Aに示すように絶縁膜16には複数の開口部16aが形成されており、開口部16aからはパッドの上面が露出する。各パッドは、例えば半導体装置100への高周波信号の入力および出力のために用いられ、配線層22および32には大きな電流が流れる。
The insulating
(半導体装置100の製造方法)
次に半導体装置100の製造方法について説明する。図2Aから図2Hは半導体装置100の製造方法を例示する断面図である。ここではソースフィンガー39およびゲートフィンガー42付近における製造方法を説明するが、パッドおよびドレインフィンガー29付近においても同じ製造方法が適用される。
(Manufacturing method of semiconductor device 100)
Next, a method of manufacturing the
図2Aに示すように、例えば有機金属気相成長法(Metal Oxide Chemical Vapor Deposition:MOCVD)などにより、基板10の上面に半導体層11をエピタキシャル成長する。例えばイオン注入またはメサエッチングなどにより、半導体層11のうちパッドの形成される領域において、チャネル層および電子供給層に不活性領域を形成する。半導体層11のうちFETの形成される領域は不活性化されない。
As shown in FIG. 2A, the
半導体層11の上面に、例えば蒸着法およびリフトオフ法により下部電極層35を形成し、その上に例えばスパッタリング法により上部電極層37を形成する。また半導体層11の上面のうちオーミック電極34と離間した位置に、例えば蒸着法およびリフトオフ法によりゲートフィンガー42を形成する。例えばプラズマ化学気相成長(Chemical Vapor Deposition:CVD)法により、半導体層11の上に、オーミック電極34およびゲートフィンガー42を覆う絶縁膜12を形成する。例えばエッチングなどで絶縁膜12の一部を除去し、開口部12aを形成する。
A
例えば蒸着法およびリフトオフ法により、絶縁膜12の上面に接触するソースウォール15およびストッパ層50を形成する。ソースウォール15およびストッパ層50は同じ金属層を含む。例えばプラズマCVD法により、絶縁膜12の上に、ソースウォール15およびストッパ層50を覆う絶縁膜14を形成する。絶縁膜14は、ストッパ層50に覆われない絶縁膜12の上面、ソースウォール15およびストッパ層50の上面ならびに側面に接触する。レジストパターニングを行い、絶縁膜14の上にマスク52(第1レジスト)を形成する。マスク52は例えばフォトレジストである。マスク52は、絶縁膜12および14の上であって、ストッパ層50を基準として開口部12aとは反対側に位置する。マスク52の開口部52aの端部は、絶縁膜12の開口部12a側であって、ストッパ層50の直上に位置する。
For example, a
図2Bに示すように、例えばスパッタリング法により、開口部12aから露出するオーミック電極34の上面からマスク52の上にかけてシードメタル31を形成する。シードメタル31は、オーミック電極34の上面、マスク52の開口部52aの内壁およびマスク52の上面に接触する。
As shown in FIG. 2B, the
図2Cに示すように、レジストパターニングにより、シードメタル31の上にマスク54(第2レジスト)を形成する。マスク54は例えばフォトレジストである。マスク54はストッパ層50およびマスク52と重なる。マスク54の開口部54aの端部は、ストッパ層50の直上であって、マスク52の開口部52aの内側に位置する。つまり開口部54aの端部は、マスク52の開口部52aの端部とストッパ層50の開口部12a側の端部との間に位置する。
As shown in FIG. 2C, a mask 54 (second resist) is formed on the
図2Dに示すように、シードメタル31に通電し、マスク54を用いた電解メッキ処理を行い、金属層33を形成する。金属層33はシードメタル31の上に選択的に成長する。金属層33はマスク54の側面(開口部54aの端部)およびシードメタル31の上面に接触する。金属層33はマスク52には接触しない。つまり金属層33はマスク52の上に乗り上げない。図2Eに示すように、金属層33の形成の後、マスク54を除去する。
As shown in FIG. 2D, the
図2Fに示すように、金属層33をマスクとするエッチング処理により、絶縁膜14およびマスク52の上からシードメタル31を除去する。エッチング処理として、例えばアルゴン(Ar)イオンを用いたイオンミリングなど、物理的なエッチングを行う。具体的には、図2Eの状態において、シードメタルのAuおよび金属層33のAuを除去し、その後、シードメタル31の一部を除去する。シードメタル31のうち、金属層33下の部分は残存し、配線層32の一部となる。このエッチング処理が絶縁膜14まで進行し、例えば図2Fに示すように絶縁膜14に開口部14aが形成される。シードメタル31のTiおよび絶縁膜14のSiNは、ストッパ層50のAuに対して選択比を有するため、エッチング処理が進行する。ストッパ層50は絶縁膜14と比較してエッチング選択比を有しており、エッチングされにくい。したがってストッパ層50は残存し、開口部14aからストッパ層50の上面が露出する。またストッパ層50に保護されるため、絶縁膜12はエッチングされない。図2Gに示すように、シードメタル31の除去の後、マスク52を除去する。
As shown in FIG. 2F, the
図2Hに示すように、例えばプラズマCVD法により、基板10の上の全体に絶縁膜16を形成する。すなわち絶縁膜16は、金属層33、ストッパ層50、絶縁膜12および14の上に形成される。以上の工程により半導体装置100が製造される。
As shown in FIG. 2H, an insulating
(比較例1)
次に比較例1について説明する。図3Aおよび図3Bは比較例1に係る半導体装置の製造方法を例示する断面図である。図3Aに示すように、比較例1においてはストッパ層50が設けられていない。他の構成は実施例1と同じである。金属層33を形成した後、マスク54を除去し、シードメタル31をエッチングする。ここでイオンミリングなど物理的なエッチングを行うが、シードメタル31と絶縁膜12および14とのエッチング選択比は低い。このため、図3Bに示すように金属層33とマスク52との間において絶縁膜12および14がエッチングされてしまう。絶縁膜12および14がエッチングされ、膜厚が小さくなることで、水分が浸入しやすくなる。
(Comparative Example 1)
Next, Comparative Example 1 will be described. 3A and 3B are cross-sectional views illustrating the method for manufacturing the semiconductor device according to Comparative Example 1. As shown in FIG. 3A, the
(比較例2)
図4Aから図4Dは比較例2に係る半導体装置の製造方法を例示する断面図である。図4Aに示すように、ストッパ層50は設けられていない。マスク52(フォトレジスト)はマスク54よりも開口部12a側に延伸する。他の構成は実施例1と同じである。図4Bに示すように、電解メッキ処理により、金属層33はマスク52に乗り上げるように形成される。金属層33を形成した後、シードメタル31のエッチング処理を行う。マスク52が金属層33と重なる位置まで設けられ、絶縁膜12および14を保護するため、絶縁膜12および14はエッチングされにくい。
(Comparative Example 2)
4A to 4D are cross-sectional views illustrating the method of manufacturing the semiconductor device according to Comparative Example 2. As shown in FIG. 4A, the
しかし図4Cに示すように、マスク52を除去すると、配線層32と絶縁膜14との間に庇32aが形成される。図4Dに示すように絶縁膜16を形成する。庇32aにはSiNが回り込みにくいため、絶縁膜16の膜厚および膜質が低下し、またクラック16bが発生しやすくなる。このため絶縁膜16の被覆性が不十分であり、例えば配線層32と絶縁膜14との界面から水分が浸入し、電極間のショート、電極の腐食などが発生することがある。
However, as shown in FIG. 4C, when the
以上のように、比較例1では絶縁膜12および14がエッチングされることで耐湿性が低下する。絶縁膜12および14のエッチングを抑制するため、比較例2では絶縁膜12および14の上にマスク52を設ける。しかし配線層32に庇が形成されるため、絶縁膜16の被覆性が低下し、耐湿性が悪化してしまう。
As described above, in Comparative Example 1, the moisture resistance is lowered by etching the insulating
実施例1によれば、マスク54がマスク52の開口部12a側の側面および上面を覆う。マスク54を用いたメッキ処理を行うことで、金属層33はマスク52から離間した位置まで形成され、マスク52に乗り上げない。言い換えれば、配線層32の下面はマスク52に接触しない。したがって、マスク52を除去した後、配線層32に庇が形成されない。このため絶縁膜16の被覆性が向上する。すなわち絶縁膜16の膜厚が大きくなり、また膜質が改善し、クラックが抑制される。このため、水分の浸入を抑制することができ、半導体装置100の耐湿性が向上する。
According to the first embodiment, the
絶縁膜16は配線層32の上面および側面、ストッパ層50の配線層32と重ならない領域を連続して覆う。このため、配線層32およびストッパ層50に対する絶縁膜16の被覆性が向上する。ストッパ層50と絶縁膜14および16との界面、絶縁膜14および16と配線層32との界面からの水分の浸入が抑制される。この結果、半導体装置100の耐湿性が向上する。
The insulating
シードメタル31はTiおよびAuなどの金属で形成されているため、イオントリミングなどの物理的なエッチングにより除去し、その後、ドライエッチングによりTiを除去する。この場合、シードメタル31と絶縁膜12および14とのエッチング選択比を高くすることは難しく、絶縁膜12および14もエッチングされる恐れがある。このため、エッチング選択比の高いストッパ層50を用いることで絶縁膜12を保護することができる。
Since the
シードメタル31を除去するエッチング処理において、ストッパ層50はエッチングストッパとして機能する。絶縁膜12および14に対するストッパ層50のエッチング選択比は例えば2程度であり、これらの絶縁膜よりもエッチングされにくい。したがって、絶縁膜14がエッチングされても、ストッパ層50下の絶縁膜12は保護される。このため、絶縁膜12の損傷が抑制され、半導体装置100の耐湿性が向上する。
In the etching process for removing the
例えばストッパ層50はTiおよびAuなど金属で形成されている。このようにストッパ層50が絶縁膜12に比べエッチングされにくい材料で形成されることで、絶縁膜12が保護される。例えば絶縁膜をSiNとする場合、ストッパ層50をTi、AuおよびTiを積層した構造とする。AuはSiNとのエッチング選択比が約2であり、エッチングされにくい。絶縁膜14の厚さが200nmの場合、ストッパ層50の厚さが150nm程度であれば絶縁膜12を保護することができる。エッチング選択比が2より大きな材料を用いると、ストッパ層50を薄くすることができる。また、ストッパ層50の絶縁膜12、14および16と接触する面がTiで形成されることで、絶縁膜との密着性が向上し、水分の浸入が抑制される。
For example, the
金属層33の端部およびマスク52の端部はストッパ層50の直上に位置する。これにより、絶縁膜12のマスク52と金属層33との間の部分のエッチングを抑制することができ、水分の浸入を抑制することができる。
The end of the
ストッパ層50はソースウォール15と同じ工程において形成され、同じ金属層(Ti層およびAu層)を含む。これにより工程が簡略化される。ストッパ層50の表面をTaなどで形成してもよい。上記以外に、NiおよびAuの積層構造、またはTaおよびAuの積層構造としてもよい。ストッパ層50はソースウォール15とは別の工程により、別の金属層で形成することもできる。こうした場合、ストッパ層50をエッチング選択比の高い材料で形成してもよい。またソースウォール15は設けられていなくてもよい。
The
ストッパ層50は、フィンガーおよびパッドと電気的に接続されていない。言い換えればストッパ層50は、ストッパ層50自身の電位を有し、他の電位と接続されない。ストッパ層50が浮き電極であるため、電界が緩和され、イオン化した水の浸入を抑制することができる。
The
絶縁膜12の上に絶縁膜14が設けられており、配線層32は絶縁膜14の上に設けられている。絶縁膜16が配線層32および絶縁膜14を覆うため、配線層32と絶縁膜14との界面からの水分の浸入が抑制される。図2Fに示した例ではエッチング処理により、絶縁膜14の開口部14aからストッパ層50の上面が露出している。ただしストッパ層50の上に絶縁膜14が残存し、ストッパ層50の上面が露出しなくてもよい。エッチング処理によりシードメタル31を除去できればよい。
The insulating
実施例2はストッパ層50を配線層32と電気的に接続する例である。図5Aから図5Fは実施例2に係る半導体装置200の製造方法を例示する断面図である。実施例1と同じ構成については説明を省略する。
The second embodiment is an example in which the
図5Aに示すように、絶縁膜14に開口部14bを形成する。開口部14bからはストッパ層50の上面が露出する。図5Bに示すように、マスク52を形成する。ストッパ層50の上面は、マスク52に覆われず、開口部14bおよびマスク52から露出する。
As shown in FIG. 5A, the
図5Cに示すように、シードメタル31を形成する。シードメタル31は、ストッパ層50の開口部14bから露出する上面に接触する。図5Dに示すように、マスク54を形成する。マスク54は、ストッパ層50の開口部14bから露出する上面の一部を覆う。メッキ処理により金属層33を形成する。金属層33は、ストッパ層50の開口部12a側の領域に重なる。
As shown in FIG. 5C, the
図5Eに示すように、マスク54を除去し、エッチング処理によりシードメタル31を除去する。シードメタル31のうち金属層33の下の部分は残存する。ストッパ層50の上面の一部はシードメタル31に接触し、シードメタル31は金属層33に接触する。図5Fに示すように、マスク52を除去し、絶縁膜16を形成する。
As shown in FIG. 5E, the
実施例2によれば、実施例1と同様に絶縁膜16の被覆性を向上させ、半導体装置の耐湿性を高めることができる。また配線層32はストッパ層50の上面に接触する。金属とSiNとの密着性に比べ、金属同士の密着性は高い。このため配線層32とストッパ層50との間は強く密着し、水分の侵入を抑制することができる。
According to the second embodiment, the coverage of the insulating
実施例1および2において、絶縁膜12、14および16は、SiN以外に例えば酸化シリコン(SiO)、酸窒化シリコン(SiON)などの絶縁体で形成することができる。
In Examples 1 and 2, the insulating
半導体層11は、例えば窒化物半導体または砒素系半導体などの化合物半導体で形成されている。窒化物半導体とは、窒素(N)を含む半導体であり、例えばGaN、AlGaN、窒化インジウムガリウム(InGaN)、窒化インジウム(InN)、および窒化アルミニウムインジウムガリウム(AlInGaN)などがある。砒素系半導体とはガリウム砒素(GaAs)など砒素(As)を含む半導体である。半導体層11にはFET以外のトランジスタなどが形成されていてもよいし、トランジスタ以外の半導体素子が形成されていてもよい。
The
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the examples of the present invention have been described in detail above, the present invention is not limited to such specific examples, and various modifications and modifications are made within the scope of the gist of the present invention described in the claims. It can be changed.
10 基板
11 半導体層
12、14、16 絶縁膜
12a、14a、14b、16a、52a、54a 開口部
15 ソースウォール
20 ドレインパッド
21、31 シードメタル
22、32 配線層
23、33 金属層
24、34 オーミック電極
25、35 下部電極層
27、37 上部電極層
29 ドレインフィンガー
30 ソースパッド
32a 庇
39 ソースフィンガー
40 ドレインパッド
42 ゲートフィンガー
50 ストッパ層
52、54 マスク
100、200 半導体装置
10
Claims (4)
前記ゲート電極と前記ソース電極との間、および前記ゲート電極と前記ドレイン電極との間のそれぞれの領域における前記下部絶縁膜上に金属層を選択的に形成する工程と、
前記金属層上および前記金属層に覆われない前記下部絶縁膜上に第1絶縁膜を形成する工程と、
前記第1絶縁膜上にシード電極を形成する工程と、
前記シード電極上に選択的にメッキ層を形成する工程と、
前記メッキ層をマスクとして、前記シード電極および前記金属層上の前記第1絶縁膜を除去し、前記金属層を露出する工程と、
前記メッキ層および前記露出した前記金属層を覆う第2絶縁膜を形成する工程と、を含む半導体装置の製造方法。 A method for manufacturing a semiconductor device having a gate electrode provided on a semiconductor layer and covered with a lower insulating film, and a source electrode and a drain electrode provided on both sides of the gate electrode.
A step of selectively forming a metal layer on the lower insulating film in each region between the gate electrode and the source electrode and between the gate electrode and the drain electrode.
A step of forming the first insulating film on the metal layer and on the lower insulating film not covered by the metal layer,
The step of forming the seed electrode on the first insulating film and
A step of selectively forming a plating layer on the seed electrode and
A step of removing the seed electrode and the first insulating film on the metal layer to expose the metal layer using the plating layer as a mask.
A method for manufacturing a semiconductor device, comprising a step of forming a second insulating film covering the plating layer and the exposed metal layer.
前記第1絶縁膜上に、その端部が前記金属層上に位置する開口部を備えた第1レジストを形成する工程と、
前記第1レジスト上および前記第1レジストの開口部内部に前記シード電極を形成する工程と、を含む請求項1記載の半導体装置の製造方法。 The step of forming the seed electrode is
A step of forming a first resist having an opening whose end is located on the metal layer on the first insulating film.
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of forming the seed electrode on the first resist and inside the opening of the first resist.
前記第1レジストの開口部の内側かつ前記金属層の直上に開口部端部を有する第2レジストを形成する工程と、
前記シード電極に通電し、前記第2レジストの開口部内部に前記メッキ層を形成する工程と、を含む請求項2記載の半導体装置の製造方法。 The step of selectively forming the plating layer is
A step of forming a second resist having an opening end inside the opening of the first resist and directly above the metal layer .
The method for manufacturing a semiconductor device according to claim 2, further comprising a step of energizing the seed electrode to form the plating layer inside the opening of the second resist.
The method for manufacturing a semiconductor device according to any one of claims 1 to 3, wherein the metal layer is not electrically connected to the gate electrode, the source electrode, and the drain electrode.
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