JP6774884B2 - 電源装置及び電源装置の制御方法 - Google Patents

Description

本発明は、電源装置及び電源装置の制御方法に関する。

通信基地局、情報処理装置（サーバなど）、またはプロセッサモジュールなどにおいて、スイッチング素子を含む電源装置（スイッチング電源装置）が用いられている。従来、電源装置をマイクロコントローラなどの制御回路を用いてデジタル制御することが行われている。デジタル制御を行うことにより、スイッチング素子のスイッチングのタイミングを精密に制御でき、かつ、様々な機能をソフトウェアで実装できるというメリットがある。

デジタル制御方式を用いる電源装置において、制御回路は、負荷に流れる出力電流値を計算で求め、出力電圧値の制御や過電流の防止に利用する。出力電流値は、電源回路の出力端子とスイッチング素子との間に接続されているインダクタンス素子に流れる電流値を用いて算出できる。

インダクタンス素子に流れる電流値を検出するための電流検出回路には、インダクタンス素子に並列に接続されるフィルタ回路が設けられる場合がある。フィルタ回路は、抵抗素子とキャパシタンス素子による直列回路である。キャパシタンス素子の両端の電位差ｖｃに基づいてインダクタンス素子に流れる電流値が検出される。インダクタンス素子のインダクタンス値をＬ、インダクタンス素子の等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）をＲＬ、フィルタ回路の抵抗素子の抵抗値をＲｆ、キャパシタンス素子のキャパシタンス値をＣｆとする。Ｌ／ＲＬ＝Ｒｆ・Ｃｆになるように設計することで、電位差ｖｃが、ｖｃ＝ＲＬ・ｉＬ（ｉＬはインダクタンス素子に流れる電流値）となり、インダクタンス素子の周波数特性に依存しなくなる。このような電流検出回路では、少ない損失でインダクタンス素子に流れる電流値を検出できる。

なお、インダクタンス素子の１つに、プリント基板上に形成された配線パターンをコイルの巻き線として用いるプレーナ型インダクタがある。

特表２００９−５３７１１２号公報 特開２０００−２２７８０８号公報 特開２００９−１３６１３９号公報

Hassan Pooya Forghani-zadeh, "Current-Sensing Techniques for DC-DC Converters", Circuits and Systems, 2002. MWSCAS-2002. The 2002 45th Midwest Symposium Decarlo, "Linear Circuit Analysis", second edition, Oxford University Press, 2001，pp.140-141 Aymen Ammouri, et al. ,"Design and Modeling of planar Magnetic Inductors for Power Converters Applications", ICMIC 2015

ところで、電源装置の出力電圧が大きくなるほど、リップル電流を少なくするためにインダクタンス値Ｌが大きくなるように設計される。インダクタンス値Ｌが大きくなると、Ｌ／ＲＬ＝Ｒｆ・Ｃｆの関係を満たすために、Ｒｆ・Ｃｆが大きくなるように設計される。キャパシタンス値Ｃｆが大きくなると損失が増大するため、抵抗値Ｒｆを大きくすることになるが、その場合、電位差ｖｃ＝ＲＬ・ｉＬの式からの誤差が増大し、電流値ｉＬの検出精度が悪化し、負荷に流れる出力電流値の算出精度が悪化する問題があった。

１つの側面では、本発明は、負荷に流れる出力電流値を精度よく算出できる電源装置及び電源装置の制御方法を提供することを目的とする。

１つの実施態様では、第１のスイッチング素子と、第２のスイッチング素子と、インダクタンス素子と、電流検出回路と、制御回路を有し、負荷に接続されうる電源装置が提供される。

第１のスイッチング素子は、入力端子から入力される電流をスイッチする。第２のスイッチング素子は、接地電位と第１のスイッチング素子の出力との間をスイッチする。インダクタンス素子は、出力端子と第１のスイッチング素子の出力との間を接続するとともに、検出端子を有する。電流検出回路は、インダクタンス素子に流れる電流値を、検出端子から検出する。制御回路は、第１のスイッチング素子の第１の制御端子と第２のスイッチング素子の第２の制御端子とを制御するとともに、電流検出回路が検出する電流値に基づいて、負荷に流れる出力電流値を算出する。

また、１つの実施態様では、電源装置の制御方法が提供される。

１つの側面では、本発明は、負荷に流れる出力電流値を精度よく算出できる。

第１の実施の形態の電源装置の一例を示す図である。 ＣＰＵの機能の一例を示す機能ブロック図である。 プレーナ型インダクタの一例を示す斜視図である。 第１の実施の形態の電源装置のインダクタンス素子の一例を示す平面図である（その１）。 第１の実施の形態の電源装置のインダクタンス素子の一例を示す平面図である（その２）。 比較例の電源装置を示す図である。 直流の動作点を考慮した電流検出回路の等価回路を示す図である。 第１の実施の形態の電源装置のインダクタンス素子と電流検出回路の接続部分の等価回路を示す図である。 ＰＷＭ回路が出力する制御信号と時定数回路の出力値の一例を示す図である。 第１の実施の形態の電源装置の動作の一例を示すタイミングチャートである。 第１の実施の形態の電源装置の動作の一例の流れを示すフローチャートである（その１）。 第１の実施の形態の電源装置の動作の一例の流れを示すフローチャートである（その２）。 第１の実施の形態の電源装置の動作の一例の流れを示すフローチャートである（その３）。 ＰＷＭ回路が出力する制御信号と時定数回路の出力値の一例を示す図である。 第２の実施の形態の電源装置のインダクタンス素子の一例を示す図である。 第３の実施の形態の電源装置のインダクタンス素子の一例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の電源装置の一例を示す図である。

電源装置１０は、電源２０から供給される入力電圧の大きさを変換して、負荷抵抗３０ａをもつ負荷３０に供給する。
電源装置１０は、スイッチング素子１１，１２、インダクタンス素子１３ａ、電流検出回路１４、キャパシタンス素子１５、制御回路１６、ゲートドライバ１７、時定数回路１８を有する。

スイッチング素子１１は、電源装置１０の入力端子ＩＮから入力される電流をスイッチする。スイッチング素子１２は、接地電位とスイッチング素子１１の出力との間をスイッチする。スイッチング素子１１，１２は、例えば、ｎチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などである。

スイッチング素子１１，１２は、それぞれ２つの端子と制御端子とを有する。スイッチング素子１１，１２がｎチャネル型ＭＯＳＦＥＴの場合には、２つの端子はドレイン／ソース端子であり、制御端子はゲート端子である。

スイッチング素子１１の一方の端子は入力端子ＩＮに接続され、他方の端子はスイッチング素子１２の一方の端子及び、後述する等価直列抵抗１３ｃ１を介してインダクタンス素子１３ａの一方の端子に接続されている。スイッチング素子１２の他方の端子は接地されている。なお接地電位は、必ずしも０Ｖでなくてもよく、多少変動してもよい。スイッチング素子１１，１２の制御端子は、ゲートドライバ１７に接続されている。なお、スイッチング素子１１がオンのときは、スイッチング素子１２はオフ、スイッチング素子１１がオフのときは、スイッチング素子１２はオンに制御される。

インダクタンス素子１３ａは、電源装置１０の出力端子ＯＵＴとスイッチング素子１１の出力との間を接続する。インダクタンス素子１３ａの一端は、等価直列抵抗１３ｃ１を介してスイッチング素子１１の他方の端子（出力端子）に接続されており、インダクタンス素子１３ａの他端は、等価直列抵抗１３ｃ２を介して出力端子ＯＵＴに接続されている。

また、インダクタンス素子１３ａは、検出端子（以下検出タップと呼ぶ）１３ｂを有している。第１の実施の形態の電源装置１０において、検出タップ１３ｂは、インダクタンス素子１３ａの巻き数をＮとすると、出力端子ＯＵＴの側から巻き数Ｎａ（ただし、Ｎ＞Ｎａ）の位置に設けられている。等価直列抵抗１３ｃ１は、インダクタンス素子１３ａの巻き数Ｎ−Ｎａ側の部分の等価直列抵抗であり、等価直列抵抗１３ｃ２は、インダクタンス素子１３ａの巻き数Ｎａ側の等価直列抵抗である。

電流検出回路１４は、インダクタンス素子１３ａに流れる電流値を検出タップ１３ｂから検出する。
電流検出回路１４は、キャパシタンス素子１４ａ、抵抗素子１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ、増幅器１４ｉ、バイアス電源１４ｊを有する。

キャパシタンス素子１４ａと抵抗素子１４ｂは直列に接続されており、キャパシタンス素子１４ａと抵抗素子１４ｂによる直列回路は、フィルタ回路として機能する。この直列回路の一端（抵抗素子１４ｂの一端）は、インダクタンス素子１３ａの検出タップ１３ｂに接続されている。直列回路の他端（キャパシタンス素子１４ａの一端）は、等価直列抵抗１３ｃ２を介してインダクタンス素子１３ａの一端（出力端子ＯＵＴ側）に接続されているとともに、抵抗素子１４ｃの一端に接続されている。

抵抗素子１４ｃの他端は、増幅器１４ｉの反転入力端子に接続されている。抵抗素子１４ｄの一端は、キャパシタンス素子１４ａと抵抗素子１４ｂの間に接続されており、抵抗素子１４ｄの他端は、増幅器１４ｉの非反転入力端子に接続されている。抵抗素子１４ｅの一端はバイアス電源１４ｊに接続されており、抵抗素子１４ｅの他端は、増幅器１４ｉの非反転入力端子に接続されている。抵抗素子１４ｆの一端は、増幅器１４ｉの非反転入力端子に接続されており、抵抗素子１４ｆの他端は接地されている。抵抗素子１４ｇの一端は、増幅器１４ｉの反転入力端子に接続されており、抵抗素子１４ｇの他端は接地されている。抵抗素子１４ｈの一端は、増幅器１４ｉの出力端子に接続されており、抵抗素子１４ｈの他端は、増幅器１４ｉの反転入力端子に接続されている。増幅器１４ｉは、上記の接続により差動増幅器として機能する。バイアス電源１４ｊは、増幅器１４ｉに供給するバイアス電圧を生成する。

キャパシタンス素子１５は、負荷３０に供給する出力電圧を保持する。また、キャパシタンス素子１５は、インダクタンス素子１３ａとともに、ＬＣフィルタとして機能する。ＬＣフィルタは、出力電圧値を平滑化する。キャパシタンス素子１５の一端は、出力端子ＯＵＴに接続されており、キャパシタンス素子１５の他端は接地されている。

制御回路１６は、スイッチング素子１１，１２のそれぞれの制御端子を制御する。また、制御回路１６は、電流検出回路１４が検出するインダクタンス素子１３ａの電流値に基づいて、負荷３０に流れる出力電流値を算出する。なお、第１の実施の形態の電源装置１０では、制御回路１６は、出力電流値の計算の際に、スイッチング素子１２の制御端子を制御する制御信号が入力される時定数回路１８の出力値を用いる。ただし、制御回路１６は、出力電流値の計算の際に、必ずしも時定数回路１８の出力値を用いなくてもよい。

制御回路１６は、ＣＰＵ（Central Processing Unit）１６ａ、メモリ１６ｂ、ＡＤＣ（Analog to Digital Converter）１６ｃ，１６ｄ，１６ｅ，１６ｆ、ＰＷＭ（Pulse Width Modulation）回路１６ｇを有する。制御回路１６は、例えば、ＭＣＵ（Micro Control Unit）である。

ＣＰＵ１６ａは、メモリ１６ｂに記憶されているプログラムを実行し、時定数回路１８の出力値と、インダクタンス素子１３ａの電流値と、出力端子ＯＵＴから出力される出力電圧値とを用いて、負荷３０に流れる出力電流値を算出する。そして、ＣＰＵ１６ａは、出力電圧値が目標値になるように、スイッチングパルスのデューティ比を決定してＰＷＭ回路１６ｇに送信する。また、ＣＰＵ１６ａは、出力電流値が過電流であるか否かを判定し、過電流である場合には、ＰＷＭ回路１６ｇに停止信号を送信する。

図２は、ＣＰＵの機能の一例を示す機能ブロック図である。
ＣＰＵ１６ａは、電圧フィードバック制御部１６ａ１と過電流保護制御部１６ａ２の機能を実行する。

電圧フィードバック制御部１６ａ１は、電源装置１０の出力電圧値と目標値との差と、過電流保護制御部１６ａ２の出力値に基づいて、スイッチングパルスのデューティ比を決定し出力する。

電圧フィードバック制御部１６ａ１は、出力電圧値変換部１６ａ１１、減算部１６ａ１２，１６ａ１３、補償部１６ａ１４を有する。出力電圧値変換部１６ａ１１は、ＡＤＣ１６ｄが出力する、電源装置１０の出力電圧値のＡＤ変換結果を受け、ＣＰＵ１６ａが計算で扱う出力電圧値に変換する。減算部１６ａ１２は、出力電圧値と目標値との差分を出力する。減算部１６ａ１３は、出力電圧値と目標値との差分から、過電流保護制御部１６ａ２の出力値（後述する制御値）を差し引いた値を出力する。補償部１６ａ１４は、減算部１６ａ１３の出力値に基づいて、デューティ比を決定し出力する。

過電流保護制御部１６ａ２は、電流検出回路１４が検出するインダクタンス素子１３ａに流れる電流値に基づいて、電源装置１０の出力電流値を算出し、その出力電流値が過電流であるか否かを判定する。そして、過電流保護制御部１６ａ２は、出力電流値が過電流である場合には、ＰＷＭ回路１６ｇを停止させる、または、出力電圧値の大きさを小さくするための制御値を出力する。

過電流保護制御部１６ａ２は、出力電流値算出部１６ａ２１、過電流検出部１６ａ２２を有する。出力電流値算出部１６ａ２１は、ＡＤＣ１６ｃが出力する電流検出回路１４の電流検出結果のＡＤ変換結果と、ＡＤＣ１６ｄが出力する出力電圧値のＡＤ変換結果と、ＡＤＣ１６ｅが出力する時定数回路１８の出力値のＡＤ変換結果とに基づいて出力電流値を算出する。過電流検出部１６ａ２２は、出力電流値が過電流であるか否かを判定する。そして過電流検出部１６ａ２２は、出力電流値が過電流である場合には、ＰＷＭ回路１６ｇを停止させる、または、出力電圧値の大きさを小さくするための制御値を出力する。

図１の説明に戻る。
メモリ１６ｂは、ＣＰＵ１６ａが実行するプログラムや各種データを格納する。
ＡＤＣ１６ｃ〜１６ｆは、制御回路１６の入力信号をデジタル信号に変換してＣＰＵ１６ａに供給する。図１の例では、ＡＤＣ１６ｃは、電流検出回路１４が出力する電流検出結果をＡＤ変換して出力する。また、ＡＤＣ１６ｄは、アナログ値の出力電圧値をＡＤ変換して出力する。また、ＡＤＣ１６ｅは、アナログ値の時定数回路１８の出力値をＡＤ変換して出力する。なお、ＡＤＣ１６ｆは、なくてもよい。

ＰＷＭ回路１６ｇは、ゲート制御回路の一例であり、ＣＰＵ１６ａから供給されるデューティ比に基づくスイッチ動作をスイッチング素子１１，１２に実行させるための、スイッチング素子１１，１２のそれぞれの制御信号（ゲート制御信号）を出力する。

ゲートドライバ１７は、制御回路１６が出力する各制御信号に基づいて、スイッチング素子１１，１２のそれぞれの制御端子に供給する制御電圧（例えば、ｎチャネル型ＭＯＳＦＥＴのゲート電圧）を出力する。

時定数回路１８は、積分回路（またはローパスフィルタ）として機能し、スイッチング素子１２を制御するための制御信号に対してフィルタリングした出力値を出力する。時定数回路１８は、一端に上記制御信号を受ける抵抗素子１８ａと、抵抗素子１８ａの他端に一端を接続したキャパシタンス素子１８ｂを有している。抵抗素子１８ａの他端はさらに制御回路１６のＡＤＣ１６ｅに接続されており、キャパシタンス素子１８ｂの他端は接地されている。

（インダクタンス素子１３ａの例）
図１に示すインダクタンス素子１３ａとして、プレーナ型インダクタを用いることができる。

図３は、プレーナ型インダクタの一例を示す斜視図である。
プレーナ型インダクタ４０は、基板４１にコイルとして形成される配線パターン４２と、フェライトコアなどのコア材４３ａ，４３ｂを有する。

コイルの巻き数が多い場合は、図示しないビアを用いて基板４１の複数の層（図３の例では２つの層４１ａ，４１ｂ）にわたって配線パターン４２が形成される。
コア材４３ａ，４３ｂは、基板４１を挟み込むように設けられる。基板４１には、開口部４１ｃが設けられており、コア材４３ａの凸部同士が開口部４１ｃで接するようになっている。

第１の実施の形態の電源装置１０のインダクタンス素子１３ａは、上記のようなプレーナ型インダクタに検出タップを設けることで、実現される。
図４、図５は、第１の実施の形態の電源装置のインダクタンス素子の一例を示す平面図である。

基板５０には、図１に示した電流検出回路１４が実装される。図４には、電流検出回路１４の一部であるキャパシタンス素子１４ａと抵抗素子１４ｂが示されている。このような基板５０に、インダクタンス素子１３ａも実装される。

図４、図５に示されているように、基板５０の２つの層５０ａ，５０ｂの内部配線である配線パターン５１ａ，５１ｂ，５１ｃにより、インダクタンス素子１３ａのコイルが実現されている。層５０ａに形成されている配線パターン５１ａは、配線パターン５１ａの一端に接続されるビア５２ａを介して、層５０ｂの配線パターン５１ｃの一端に接続されている。層５０ｂの配線パターン５１ｃは、配線パターン５１ｃの他端に接続されているビア５２ｂを介して、層５０ａの配線パターン５１ｂに接続されている。配線パターン５１ｂは、図１の等価直列抵抗１３ｃ１の一端（スイッチング素子１１，１２側の端）に相当し、配線パターン５１ａの端部５１ａ１は、図１の等価直列抵抗１３ｃ２の一端（出力端子ＯＵＴ側の端）に相当する。

図４のインダクタンス素子１３ａの巻き数は３であり、配線パターン５１ａにおいて、端部５１ａ１から１回巻きの部分５１ａ２が、配線パターン５３ａを介して電流検出回路１４の抵抗素子１４ｂの一端に接続されている。この部分５１ａ２が、検出タップ１３ｂに相当する。

また、配線パターン５１ａにおいて、端部５１ａ１は、配線パターン５３ｂを介して電流検出回路１４のキャパシタンス素子１４ａの一端に接続されている。
また、インダクタンス素子１３ａは、フェライトコアなどのコア材５４を有する。コア材５４は、基板５０に設けられた開口部５０ｃ，５０ｄを通って、配線パターン５１ａの一部を覆うように設けられる。

（出力電流値の算出方法）
図２の出力電流値算出部１６ａ２１は、例えば、以下の式（１）に基づいて、出力電流値Ｉｏｕｔを算出する。

Ｉｏｕｔ＝Ｉｐｅａｋ−（１−Ｖｏ／Ｅ）・ｋ・Ｖｏ （１）
式（１）において、Ｉｐｅａｋは、インダクタンス素子１３ａに流れる電流のピーク値であるピーク電流値である。Ｖｏは出力電圧値、Ｅは入力電圧値である。また、ｋ＝（１／２）・（１／Ｌ）・（１／ｆｓｗ）であり、Ｌはインダクタンス素子１３ａのインダクタンス値、ｆｓｗは、スイッチング周波数である。なお、ｋは、例えば、予めメモリ１６ｂに記憶されている。

ピーク電流値Ｉｐｅａｋは、以下のようにして得られる。
電流検出回路１４が出力する電流検出結果は、電圧値（以下電圧値Ｖｓｅｎｓｅという）で表される。電圧値Ｖｓｅｎｓｅは、インダクタンス素子１３ａに流れる電流値ｉＬに基づく値となる。ＡＤＣ１６ｃは、電圧値ＶｓｅｎｓｅがピークとなるタイミングでＡＤ変換を行う。そして、出力電流値算出部１６ａ２１は、そのＡＤ変換結果を等価直列抵抗１３ｃ２の抵抗値と、増幅器１４ｉの増幅率Ａで割ることで、ピーク電流値Ｉｐｅａｋを算出する。

第１の実施の形態の電源装置１０では、上記のような検出タップ１３ｂを有するインダクタンス素子１３ａを有することで、電流値ｉＬの検出精度が上がり、精度よくピーク電流値Ｉｐｅａｋを算出できるため、出力電流値Ｉｏｕｔを精度よく算出できる。

以下、その理由を説明するため、まず、比較例の電源装置を説明する。
図６は、比較例の電源装置を示す図である。図６において図１と同じ要素については同一符号が付されている。

比較例の電源装置１０ａでは、キャパシタンス素子１４ａと抵抗素子１４ｂによる直列回路が、インダクタンス素子１３ａに対して並列に接続されている。
このような電源装置１０ａにおいて、キャパシタンス素子１４ａの両端の電位差ｖｃは、以下の式（２）で表せる。

ｖｃ＝ＲＬ｛（１＋ｓＴ）／（１＋ｓＴ１）｝ｉＬ （２）
式（２）において、ＲＬは、インダクタンス素子１３ａの等価直列抵抗１３ｃの抵抗値であり、ｓはラプラス変換記号を示している。また、Ｔ＝Ｌ／ＲＬ、Ｔ１＝Ｒｆ・Ｃｆを表している。Ｌは、インダクタンス素子１３ａのインダクタンス値、Ｒｆは、抵抗素子１４ｂの抵抗値、Ｃｆは、キャパシタンス素子１４ａのキャパシタンス値である。

式（２）において、Ｔ＝Ｔ１となるように設計することで、電位差ｖｃが、ｖｃ＝ＲＬ・ｉＬとなり、インダクタンス素子１３ａの周波数特性に依存しなくなる。
このとき、増幅器１４ｉが出力する電流検出結果である電圧値Ｖｓｅｎｓｅは、以下の式（３）で表せる。

Ｖｓｅｎｓｅ＝Ａ・ＲＬ・ｉＬ （３）
式（３）において、Ａは、増幅器１４ｉの増幅率である。
比較例の電源装置１０ａにおいて、制御回路１６は、式（３）に基づいて、電流値ｉＬのピーク値であるピーク電流値Ｉｐｅａｋを算出し、式（１）に基づいて、出力電流値Ｉｏｕｔを算出する。

しかしながら、比較例の電源装置１０ａでは、インダクタンス値Ｌが大きくなると、電圧値Ｖｓｅｎｓｅが、上記式（３）で得られる値からずれてくる。
Ｔ＝Ｔ１、すなわち、Ｌ／ＲＬ＝Ｒｆ・Ｃｆの関係を満たすために、インダクタンス値Ｌが大きくなると、抵抗値Ｒｆまたはキャパシタンス値Ｃｆを大きくすればよい。しかし、キャパシタンス値Ｃｆを大きくすると損失が増大する。損失Ｐｒｆは、以下の式（４）で表せる。

Ｐｒｆ＝０．５Ｃｆ・Ｅ²・ｆｓｗ （４）
式（４）において、ｆｓｗは、電源装置１０ａのスイッチング周波数である。式（４）から明らかなように、損失Ｐｒｆは、キャパシタンス値Ｃｆに比例して増加する。

一方、抵抗値Ｒｆが大きくなると、以下の理由により、電圧値Ｖｓｅｎｓｅが、上記式（３）で得られる値からずれてくる。
抵抗値Ｒｆが大きくなったときの増幅器１４ｉの動作点への影響を以下に説明する。

図７は、直流の動作点を考慮した電流検出回路の等価回路を示す図である。図７において、図６に示した電流検出回路１４と同様の要素については同一符号が付されている。
等価回路６０において、抵抗素子１４ｂの一端に接続されている電源６１により供給される電圧値Ｅ１は、図６の電源２０により供給される入力電圧値Ｅを表している。また、抵抗素子１４ｃの一端に接続される電源６２により供給される電圧値Ｅ２は、電源装置１０ａの出力電圧値Ｖｏを表している。

なお、図７には、抵抗素子１４ｂ，１４ｃ，１４ｄ，１４ｇ，１４ｈの抵抗値が表記されている。抵抗素子１４ｂの抵抗値はＲｆ、抵抗素子１４ｃの抵抗値はＲ１、抵抗素子１４ｄの抵抗値はＲ２、抵抗素子１４ｇの抵抗値はＲ４、抵抗素子１４ｈの抵抗値はＲ３である。

以下、Ｇ１＝１／Ｒ１、Ｇ２＝１／Ｒ２、Ｇ３＝１／Ｒ３、Ｇ４＝１／Ｒ４、Ｇ２ｆ＝１／（Ｒ２＋Ｒｆ）とすると、電圧値Ｖｓｅｎｓｅは、例えば、非特許文献２のｐ．１４０，１４１の計算方法に基づいて、以下のように算出される。

まず、増幅器１４ｉの反転入力端子と非反転入力端子への電流の流入はゼロであり、増幅器１４ｉの非反転入力端子の入力電圧Ｖ₊と、反転入力端子の入力電圧Ｖ_-とは等しいものとする。このとき、非反転入力端子側の電流の合計は、以下の式（５）で表せる。

Ｇ２ｆ（Ｖ₊−Ｅ１）＋Ｇ４・Ｖ₊＝０ （５）
Ｖ₊は、式（５）より、以下の式（６）で表せる。
Ｖ₊＝Ｇ２ｆ・Ｅ１／（Ｇ２ｆ＋Ｇ４） （６）
一方、反転入力端子側の電流の合計は、Ｖ_-＝Ｖ₊であることを利用すると、以下の式（７）で表せる。

Ｇ１（Ｖ₊−Ｅ２）＋Ｇ３（Ｖ₊−Ｖｓｅｎｓｅ）＝０ （７）
式（７）より、電圧値Ｖｓｅｎｓｅは、以下の式（８）のように表せる。
Ｖｓｅｎｓｅ＝（−Ｇ１・Ｅ２／Ｇ３）＋｛１＋（Ｇ１／Ｇ３）｝Ｖ₊ （８）
式（６）を式（８）に代入すると、式（８）は以下の式（９）のように表せる。

Ｖｓｅｎｓｅ＝｛１＋（Ｒ３／Ｒ１）｝｛Ｒ４／（Ｒ４＋Ｒ２＋Ｒｆ）｝Ｅ１−Ｒ３・Ｅ２／Ｒ１ （９）
式（９）において、増幅器１４ｉの増幅率（ゲイン）Ａを用い、さらに、Ｒ１＝Ｒ２、Ｒ３＝Ｒ４、Ｒ１＝Ｒ３／Ａとすると、式（９）は、以下の式（１０）で表せる。

Ｖｓｅｎｓｅ＝Ａ｛Ｅ１（Ｒ２／（Ｒ２＋Ｒｆ（１−Ａ）））−Ｅ２｝ （１０）
式（１０）から、抵抗値Ｒｆが、抵抗値Ｒ２に対して十分小さいときには、電圧値Ｖｓｅｎｓｅは、以下の式（１１）で近似できる。

Ｖｓｅｎｓｅ＝Ａ（Ｅ１−Ｅ２） （１１）
式（１１）において、Ｅ１−Ｅ２は、式（３）のＲＬ・ｉＬに相当する。
抵抗値Ｒｆが大きくなると、電圧値Ｖｓｅｎｓｅは、式（１１）（または式（３））で近似できなくなる。つまり、電圧値Ｖｓｅｎｓｅが、上記式（３）で得られる値からずれてくる。

例えば、Ｌ＝１μＨ、ＲＬ＝１０ｍΩ、Ｃｆ＝０．１μＦのとき、Ｒｆ＝１ｋΩとなる。Ｒ２＝１００ｋΩ、Ａ＝１０とすると、式（１０）より、電圧値Ｖｓｅｎｓｅは、以下の式（１２）のように算出される。

Ｖｓｅｎｓｅ＝１０｛Ｅ１（１００×１０³／（１００×１０³＋１×１０³（１−１０）））−Ｅ２｝ （１２）
式（１２）から、電圧値Ｖｓｅｎｓｅは、ほぼ、１０（１．１Ｅ１−Ｅ２）となり、電圧値Ｅ１に係数１．１がかかる。つまり、増幅器１４ｉから出力される電圧値Ｖｓｅｎｓｅは、式（１１）で得られる電圧値Ｖｓｅｎｓｅに対して、電圧値Ｅ１の１０％近くのずれに対応した誤差が生じる。

そのため、比較例の電源装置１０ａでは、電流値ｉＬの検出誤差が比較的大きく、制御回路１６が式（３）に基づいて電流値ｉＬのピーク値であるピーク電流値Ｉｐｅａｋを算出しても、精度の良い値が得られず、出力電流値Ｉｏｕｔの算出精度も悪い。出力電流値Ｉｏｕｔの算出精度が悪いと、過電流検出部１６ａ２２でも、正しく過電流を算出することができなくなる。

このような比較例の電源装置１０ａに対して、図１に示した第１の実施の形態の電源装置１０では、以下の理由により、出力電流値Ｉｏｕｔを精度よく算出できる。
電源装置１０のインダクタンス素子１３ａは、検出タップ１３ｂにより、等価的に２つのインダクタに分割される。

図８は、第１の実施の形態の電源装置のインダクタンス素子と電流検出回路の接続部分の等価回路を示す図である。図８において、図１に示した要素と同様の要素については同一符号が付されている。

等価回路７０において、インダクタンス素子１３ａは、２つのインダクタ１３ａ１，１３ａ２に分割されている。その分割点が検出タップ１３ｂに相当する。インダクタ１３ａ１のインダクタンス値はＬ１、インダクタ１３ａ２のインダクタンス値はＬ２である。さらに、図８には、インダクタ１３ａ１の等価直列抵抗１３ｃ１と、インダクタ１３ａ２の等価直列抵抗１３ｃ２が示されている。等価直列抵抗１３ｃ１の抵抗値はＲＬ１、等価直列抵抗１３ｃ２の抵抗値はＲＬ２である。また、図８には、電流検出回路１４のキャパシタンス素子１４ａと、抵抗素子１４ｂが示されている。キャパシタンス素子１４ａのキャパシタンス値はＣｆ、抵抗素子１４ｂの抵抗値はＲｆである。

インダクタンス素子１３ａの全体の巻き数をＮ、インダクタ１３ａ２の巻き数をＮａ、インダクタ１３ａ１の巻き数をＮ−Ｎａとする。また、インダクタンス素子１３ａのインダクタンス値をＬとする。また、インダクタンス素子１３ａの全体の等価直列抵抗の抵抗値をＲＬとする。このとき、インダクタンス値Ｌ２と、抵抗値ＲＬ２は、以下の式（１３）、式（１４）で表せる。

Ｌ２＝Ｌ・Ｎａ²／Ｎ² （１３）
ＲＬ２＝ＲＬ・Ｎａ／Ｎ （１４）
式（１３）、式（１４）から、以下の関係が得られる。

（Ｎａ／Ｎ）・（Ｌ／ＲＬ）＝Ｒｆ・Ｃｆ （１５）
比較例の電源装置１０ａでは、前述のようにＴ＝Ｔ１、すなわち、Ｌ／ＲＬ＝Ｒｆ・Ｃｆとなるように、抵抗値Ｒｆとキャパシタンス値Ｃｆを決めなくてはならない。これに対して、第１の実施の形態の電源装置１０では、式（１５）から分かるように、Ｒｆ・Ｃｆは、Ｌ／ＲＬのＮａ／Ｎ倍でよくなる。このとき、Ｎａ＜Ｎの関係になるように、検出タップ１３ｂの位置を設定することで、Ｒｆ・Ｃｆを比較例の電源装置１０ａよりも小さくすることができる。

このため、インダクタンス値Ｌが大きくなっても抵抗値Ｒｆの増加を抑えられ、式（３）または式（１１）で得られる電圧値Ｖｓｅｎｓｅに対するずれの増加を抑えられる。
例えば、Ｎ＝１０、Ｎａ＝１、Ｌ＝１μＨ、ＲＬ＝１０ｍΩ、Ｃｆ＝０．１μＦのとき、式（１５）の左辺は、（Ｎａ／Ｎ）・（Ｌ／ＲＬ）＝（１／１０）・（１×１０^-6／１０×１０^-3）＝１０×１０^-6となる。

式（１５）の右辺が、１０×１０^-6となるように、例えば、Ｃｆ＝０．０４７μＦ、Ｒｆ＝２２０Ωとする。このとき、比較例の電源装置１０ａで用いた条件と同様に、抵抗素子１４ｄの抵抗値Ｒ２を１００ｋΩ、増幅器１４ｉの増幅率Ａを１０とすると、式（１０）より、電圧値Ｖｓｅｎｓｅは、以下の式（１６）のように算出される。

Ｖｓｅｎｓｅ＝１０｛Ｅ１（１００×１０³／（１００×１０³＋２２０×１０³（１−１０）））−Ｅ２｝ （１６）
式（１６）から、電圧値Ｖｓｅｎｓｅは、ほぼ、１０（１．０２Ｅ１−Ｅ２）となり、電圧値Ｅ１に係数１．０２がかかる。そのため、比較例の電源装置１０ａに関して式（１２）で算出される電圧値Ｖｓｅｎｓｅと比べて、電圧値Ｅ１が大きく見える割合を１／５に低減できる。

そのため、電源装置１０では、電流値ｉＬの検出誤差が小さく、制御回路１６が式（３）に基づいて電流値ｉＬのピーク値であるピーク電流値Ｉｐｅａｋを算出する際の精度が、比較例の電源装置１０ａの場合よりも上がる。したがって、インダクタンス値Ｌが大きくなる場合の出力電流値Ｉｏｕｔの算出精度の悪化を抑制できる。精度よく出力電流値Ｉｏｕｔを求めることができるようになるため、過電流検出部１６ａ２２でも、正しく過電流を算出することが可能となる。

また、比較例の電源装置１０ａに比べて、キャパシタンス値Ｃｆも小さくでき、損失を低減できる。
前述の例のように、Ｌ＝１μＨ、ＲＬ＝１０ｍΩのとき、Ｔ＝Ｔ１の関係を満たすため、比較例の電源装置１０ａでは、Ｃｆ・Ｒｆが１００×１０^-6となるようにキャパシタンス値Ｃｆと抵抗値Ｒｆが決定される。抵抗値Ｒｆを前述のように１ｋΩとすると、キャパシタンス値Ｃｆは、０．１μＦとなる。入力電圧値Ｅを１２Ｖ、スイッチング周波数ｆｓｗを２００ｋＨｚとすると、式（４）で表される損失Ｐｒｆは、Ｐｒｆ＝０．５×０．１×１０^-6×１２²×２００×１０³＝１．４４（Ｗ）となり、抵抗素子１４ｂにおいて１．４４Ｗの損失が発生することになる。

これに対して、第１の実施の形態の電源装置１０では、上記のような条件でＣｆ＝０．０４７μＦ、Ｒｆ＝２２０Ωとしたとき、式（４）で表される損失Ｐｒｆは、Ｐｒｆ＝０．５×０．４７×１０^-6×１２²×２００×１０³＝０．６８（Ｗ）となる。つまり、抵抗素子１４ｂにおける損失を、比較例の電源装置１０ａの１／２以下に削減できる。

ところで、前述のように出力電流値Ｉｏｕｔは、式（１）に基づいて算出される。
ここで、式（１）には、２回の乗算、１回の除算、２回の引き算が含まれる。
本実施の形態の電源装置１０では、式（１）に含まれる（１−Ｖｏ／Ｅ）を、時定数回路１８が生成する。

以下、時定数回路１８により（１−Ｖｏ／Ｅ）が得られる理由を説明する。
図９は、ＰＷＭ回路が出力する制御信号と時定数回路の出力値の一例を示す図である。縦軸は電圧Ｖを表し、横軸は時間ｔを表している。

図９には、ＰＷＭ回路１６ｇが出力するスイッチング素子１２のための制御信号と、時定数回路１８の出力値の例が示されている。図９において、Ｔｓｗは、スイッチング周期である。また、Ｖｒは、時定数回路１８の出力値のリップル電圧である。

以下では、制御信号がＨ（High）レベル（例えば、１Ｖ）のとき、スイッチング素子１２はオンし、制御信号がＬ（Low）レベル（例えば、０Ｖ）のとき、スイッチング素子１２はオフするものとする。

スイッチング素子１２のスイッチングパルス幅Ｔｏｎ１（スイッチング素子１２がオンする時間）は、降圧型の電源装置１０において以下の式（１７）のように表せる。
Ｔｏｎ１＝（１−Ｄ）・Ｔｓｗ （１７）
式（１７）において、Ｄはスイッチングパルスのデューティ比である。Ｖｏ＝Ｄ×Ｅであるため、Ｄ＝Ｖｏ／Ｅである。したがって、式（１７）は式（１８）のように表せる。

Ｔｏｎ１＝（１−Ｖｏ／Ｅ）・Ｔｓｗ （１８）
式（１８）のようなスイッチングパルス幅Ｔｏｎ１をもつ制御信号が時定数回路１８に入力されると、ローパスフィルタの機能により制御信号の直流成分（制御信号の平均値）に近い値が得られる。制御信号の平均値は、スイッチングパルス幅Ｔｏｎ１の期間の制御信号の積分値を、スイッチング周期Ｔｓｗで割った値である。制御信号の振幅が１Ｖであるとすると、積分値は式（１８）のＴｏｎ１と等しいため、Ｔｏｎ１をスイッチング周期Ｔｓｗで割ると、平均値は１−Ｖｏ／Ｅとなる。

すなわち、時定数回路１８の出力値として１−Ｖｏ／Ｅに近い値が得られる。
図９の例では、時定数回路１８の出力値にリップル電圧Ｖｒが生じている。リップル電圧Ｖｒが大きいほど、算出される出力電流値の変動が大きくなるため、出力電流値の変動を制御回路１６における電流検出の分解能以下に抑えることが望ましい。そのため、リップル電圧Ｖｒは以下の式（１９）を満たすことが望ましい。

Ｖｒ＜（Ｉｒｅｓｏ／Ｉｍａｘ）・Ｖｆｓ （１９）
式（１９）において、Ｉｒｅｓｏは、制御回路１６で認識できる電流値の最小分解能を示す。Ｉｍａｘは、制御回路１６で認識できる電流値の最大値を示す。ＩｒｅｓｏやＩｍａｘは、電源装置１０の仕様に応じて決定される。

例えば、電源装置１０が、過電流を定格電流より０．１Ａオーバする範囲内に抑える仕様である場合、Ｉｒｅｓｏは、０．１Ａよりも小さい値（例えば、０．０１Ａなど）に設定される。なお、この値は、制御回路１６でＡ／Ｄ変換を行う際に通常決定するデータのＬＳＢ（Least Significant Bit）が示す値に相当する。

また、例えば、電源装置１０が、最大１００Ａの電流値が流れる仕様の場合、Ｉｍａｘは、余裕をもって１００Ａよりも大きい値（例えば、１２０Ａなど）に設定される。なお、この値は、制御回路１６でＡ／Ｄ変換を行う際に通常決定するデータのＭＳＢ（Most Significant Bit）が示す値に相当する。

また、式（１９）においてＶｆｓは、検出電圧のフルスケールである。
時定数回路１８が、リップル電圧Ｖｒを、式（１９）を満たすように減衰させるための減衰量Ｇは、式（２０）のように表せる。

Ｇ＝２０ｌｏｇ₁₀（（Ｉｒｅｓｏ／Ｉｍａｘ）・Ｖｆｓ）［ｄＢ］ （２０）
この減衰量Ｇを実現するカットオフ周波数ｆｃは、式（２１）のように表せる。
ｆｃ＝ｆｓｗ／（Ｇ／１０^-20）［Ｈｚ］ （２１）
この式（２１）にしたがって、時定数回路１８の抵抗素子１８ａの抵抗値とキャパシタンス素子１８ｂのキャパシタンス値とが決定される。

例えば、Ｉｒｅｓｏ＝１Ａ、Ｉｍａｘ＝１００Ａ、Ｖｆｓ＝１Ｖ、ｆｓｗ＝２００ｋＨｚとする。この場合、式（２０）より、Ｇ＝２０ｌｏｇ₁₀（１／１００・１）＝−４０［ｄＢ］、式（２１）より、ｆｃ＝２００×１０³／（−４０／１０^-20）＝２０００［Ｈｚ］となる。例えば、キャパシタンス素子１８ｂのキャパシタンス値Ｃｆを３３００ｐＦとすると、抵抗素子１８ａの抵抗値Ｒｔは、以下の式（２２）のようになる。

Ｒｆ＝１／２πｆｃＣｆ＝１／（２π×２０００×３３００×１０^-12）＝２４１１４［Ω］ （２２）
そのため、抵抗値Ｒｆがおよそ２４ｋΩの抵抗素子１８ａを用いればよい。

以上のような時定数回路１８の出力値である（１−Ｖｏ／Ｅ）をα１とすると、式（１）は、式（２３）のように表せる。
Ｉｏｕｔ＝Ｉｐｅａｋ−α１・ｋ・Ｖｏ （２３）
なお、ＰＷＭ回路１６ｇが出力する制御信号の振幅ＶＡが１Ｖでない場合には、（１−Ｖｏ／Ｅ）に振幅ＶＡを掛けた値が、時定数回路１８から出力されるため、α１＝ＶＡ（１−Ｖｏ／Ｅ）となる。

（第１の実施の形態の電源装置の動作例）
図１０は、第１の実施の形態の電源装置の動作の一例を示すタイミングチャートである。

図１０には、ＰＷＭ回路１６ｇが出力するスイッチング素子１１のための制御信号ｐｗｍＨ、ＰＷＭ回路１６ｇが出力するスイッチング素子１２のための制御信号ｐｗｍＬ、インダクタンス素子１３ａに流れる電流値ｉＬの時間変化の一例が示されている。また、電流検出回路１４が出力する電圧値Ｖｓｅｎｓｅ、ＡＤＣ１６ｃによる電圧値ＶｓｅｎｓｅのＡＤ変換結果Ｉａｄの時間変化の一例が示されている。さらに、電圧値ＶｓｅｎｓｅのＡＤ変換処理、出力電流値の計算処理、電圧値（出力電圧値Ｖｏ）のＡＤ変換処理、フィードバック処理、低優先度処理の動作タイミングの一例が示されている。

制御信号ｐｗｍＨと制御信号ｐｗｍＬは、位相が１８０°異なっている。電流値ｉＬは、制御信号ｐｗｍＨがＨレベル（例えば、１Ｖ）に立ち上がると上昇し始め、制御信号ｐｗｍＨがＬレベル（例えば、０Ｖ）に立ち下がると下降し始める。あるタイミングでの電圧値Ｖｓｅｎｓｅは、式（３）でほぼ近似でき、そのタイミングにおける電流値ｉＬに比例する。

制御信号ｐｗｍＨがＨレベルに立ち上がると（タイミングｔ０）、ＡＤＣ１６ｄによる電圧値（出力電圧値Ｖｏ）のＡＤ変換処理が始まる。そのＡＤ変換処理が終わると（タイミングｔ１）、図２に示した電圧フィードバック制御部１６ａ１によるフィードバック処理（デューティ比の調整処理）が行われる。

制御信号ｐｗｍＨがＬレベルに立ち下がると（タイミングｔ２）、ＡＤＣ１６ｃによる電圧値ＶｓｅｎｓｅのＡＤ変換処理が開始する。そして、そのＡＤ変換処理が終了したとき（タイミングｔ３）、出力電流値算出部１６ａ２１による前述したような出力電流値の計算処理が開始する。出力電流値の計算処理中、フィードバック処理は中断される。つまり、出力電流値の計算は、フィードバック処理よりも優先して行われる。

出力電流値の計算処理が終了したとき（タイミングｔ４）、フィードバック処理が再開される。フィードバック処理が終了したとき（タイミングｔ５）、制御回路１６は、低優先度の処理（例えば、図示しない通信インタフェースを用いた通信処理など）を行う。以下同様の処理が行われる。

図１１、図１２、図１３は、第１の実施の形態の電源装置の動作の一例の流れを示すフローチャートである。
図１１に示すように、まず、ＣＰＵ１６ａは、デューティ比などの初期化を行い（ステップＳ１）、その後、割り込みが発生しているか否かを判定する（ステップＳ２）。割り込みは、図１０に示した電圧値Ｖｓｅｎｓｅまたは出力電圧値ＶｏのＡＤ変換処理の終了によって発生する。

割り込みが発生している場合には、ＣＰＵ１６ａは割り込み処理を行い（ステップＳ３）、その後ステップＳ２からの処理を繰り返す。割り込みが発生していない場合には、ＣＰＵ１６ａは、低優先度処理（ステップＳ４）を行う。その後、ＣＰＵ１６ａは異常が発生しているか否かを判定し（ステップＳ５）、異常が発生している場合には処理を終了し、異常が発生していない場合には、ステップＳ２からの処理を繰り返す。

図１２に示すように、出力電圧値ＶｏのＡＤ変換処理が終了したことによる割り込みが発生したとき、ＣＰＵ１６ａは、電圧制御や過電流制御を行う（ステップＳ３１，Ｓ３２）。電圧制御では、デューティ比の調整処理が行われる。過電流制御では、前回の出力電流値Ｉｏｕｔの算出結果に基づく停止信号の出力などが行われる。その後、ＣＰＵ１６ａは、電圧制御や過電流制御の結果をＰＷＭ回路１６ｇに反映し（ステップＳ３３）、割り込み処理を終了する。

図１３に示すように、電圧値ＶｓｅｎｓｅのＡＤ変換処理が終了したことによる割り込みが発生したとき、ＣＰＵ１６ａは、式（２３）に基づいて、出力電流値を計算し（ステップＳ３４）、割り込み処理を終了する。

以上のように、第１の実施の形態の電源装置１０では、インダクタンス素子１３ａに設けた検出タップ１３ｂから電流検出回路１４が電流検出をすることで、インダクタンス値Ｌが大きくなっても電流値ｉＬの検出誤差を減らせる。これにより、出力電流値Ｉｏｕｔを精度よく算出できる。また、前述した理由により損失を低減できる。

また、図４に示したように、インダクタンス素子１３ａを、電流検出回路１４が実装される基板５０の内部配線により実現することで、電源装置１０の小型化が可能になる。
また、制御回路１６は、時定数回路１８の出力値であるα１を用いることで、式（１）の代わりに、式（２３）を計算すればよいことになる。式（２３）は、２回の乗算と、１回の減算を含み、式（１）と比べて、制御回路１６における計算量を減らすことができる。このため、出力電流値Ｉｏｕｔを効率よく計算できる。

なお、制御回路１６は、式（１）に基づいて出力電流値Ｉｏｕｔを算出してもよい。その場合、時定数回路１８はなくてもよい。
ところで、図１に示した電源装置１０の例では、時定数回路１８は、スイッチング素子１２を制御するための制御信号に対してフィルタリングした出力値を出力するものとしたが、これに限定されない。時定数回路１８は、スイッチング素子１１を制御するための制御信号に対してフィルタリングした出力値を出力するようにしてもよい。その場合、時定数回路１８の抵抗素子１８ａの一端には、スイッチング素子１１を制御するための制御信号が入力される。その制御信号の振幅が１Ｖの場合、時定数回路１８の出力値は、Ｖｏ／Ｅとなる。以下、時定数回路１８によりＶｏ／Ｅが得られる理由を説明する。

図１４は、ＰＷＭ回路が出力する制御信号と時定数回路の出力値の一例を示す図である。縦軸は電圧Ｖを表し、横軸は時間ｔを表している。
図１４には、ＰＷＭ回路１６ｇが出力するスイッチング素子１１のための制御信号と、時定数回路１８の出力値の例が示されている。図１４において、Ｔｓｗは、スイッチング周期である。また、Ｖｒは、時定数回路１８の出力値のリップル電圧である。

以下では、制御信号がＨレベル（例えば、１Ｖ）のとき、スイッチング素子１１はオンし、制御信号がＬレベル（例えば、０Ｖ）のとき、スイッチング素子１１はオフするものとする。

スイッチング素子１１のスイッチングパルス幅Ｔｏｎ２（スイッチング素子１１がオンする時間）は、降圧型の電源装置１０において以下の式（２４）のように表せる。
Ｔｏｎ２＝Ｄ・Ｔｓｗ （２４）
式（２４）において、Ｄはデューティ比である。Ｖｏ＝Ｄ×Ｅであるため、Ｄ＝Ｖｏ／Ｅである。したがって、式（２４）は式（２５）のように表せる。

Ｔｏｎ２＝（Ｖｏ／Ｅ）・Ｔｓｗ （２５）
式（２５）のようなスイッチングパルス幅Ｔｏｎ２をもつ制御信号が時定数回路１８に入力されると、ローパスフィルタの機能により制御信号の直流成分（制御信号の平均値）に近い値が得られる。制御信号の平均値は、スイッチングパルス幅Ｔｏｎ２の期間の制御信号の積分値を、スイッチング周期Ｔｓｗで割った値である。制御信号の振幅を１Ｖとすると、積分値は式（２５）のＴｏｎ２と等しいため、Ｔｏｎ２をスイッチング周期Ｔｓｗで割ると、平均値はＶｏ／Ｅとなる。すなわち、時定数回路１８の出力値としてＶｏ／Ｅに近い値が得られる。

なお、リップル電圧Ｖｒを抑制するための時定数回路１８の抵抗素子１８ａの抵抗値やキャパシタンス素子１８ｂのキャパシタンス値の設計方法については、前述の設計方法と同じである。

以上のような時定数回路１８の出力値である（Ｖｏ／Ｅ）をα２とすると、式（１）は、式（２６）のように表せる。
Ｉｏｕｔ＝Ｉｐｅａｋ−（１−α２）・ｋ・Ｖｏ （２６）
なお、ＰＷＭ回路１６ｇが出力する制御信号の振幅ＶＡが１Ｖでない場合には、（Ｖｏ／Ｅ）に振幅ＶＡを掛けた値が、時定数回路１８から出力されるため、α２＝ＶＡ（Ｖｏ／Ｅ）となる。

制御回路１６は、時定数回路１８の出力値であるα２を用いることで、式（１）の代わりに、式（２６）を計算すればよいことになる。式（２６）は、２回の乗算と、２回の減算を含み、式（１）と比べて、制御回路１６における計算量を減らすことができる。このため、出力電流値Ｉｏｕｔを効率よく計算できる。

（第２の実施の形態）
以下、第２の実施の形態の電源装置を説明する。第２の実施の形態の電源装置では、図４、図５に示したプレーナ型のインダクタンス素子１３ａの代わりに以下のようなインダクタンス素子が用いられ、その他は、第１の実施の形態の電源装置１０と同じである。

図１５は、第２の実施の形態の電源装置のインダクタンス素子の一例を示す図である。
第２の実施の形態の電源装置におけるインダクタンス素子８０は、フェライトコアなどのコア材８１に巻き線８２が巻き付けられたコイルである。巻き線８２の一方の端部８２ａは、図１に示したスイッチング素子１１，１２に接続されており、巻き線８２の他方の端部８２ｂは、図１に示した出力端子ＯＵＴに接続されている。このようなインダクタンス素子８０では、出力端子ＯＵＴの側（巻き線８２の端部８２ｂ）から巻き数がＮａの位置に検出タップ８３が設けられている。なお、コイルの巻き数がＮであるとすると、Ｎ＞Ｎａである。この検出タップ８３は、図１に示した電流検出回路１４の抵抗素子１４ｂの一端に接続される。つまり、端部８２ｂからの巻き数がＮａの位置から検出タップ８３が引き出されることになる。また、端部８２ｂは、電流検出回路１４のキャパシタンス素子１４ａに接続される。

このようなインダクタンス素子８０を用いた場合の、インダクタンス素子８０と電流検出回路１４の接続部分の等価回路は、図８と同様となる。
キャパシタンス素子１４ａのキャパシタンス値Ｃｆと、抵抗素子１４ｂの抵抗値Ｒｆは、インダクタンス素子８０のインダクタンス値をＬ、インダクタンス素子８０の等価直列抵抗の抵抗値をＲＬとすると、式（１５）の関係を満たせばよい。つまり、Ｒｆ・ＣｆはＬ／ＲＬのＮａ／Ｎ倍となる。

したがって、第１の実施の形態の電源装置１０について説明した理由により、第２の実施の形態の電源装置１０でも、出力電流値Ｉｏｕｔを精度よく算出でき、さらに、損失を低減できる。

なお、図１５に示すようなインダクタンス素子８０を用いることで、図４、図５に示したインダクタンス素子１３ａを用いる場合よりも、大きな電流に耐えられるようになる。
（第３の実施の形態）
以下、第３の実施の形態の電源装置を説明する。第３の実施の形態の電源装置では、図４、図５に示したプレーナ型のインダクタンス素子１３ａの代わりに以下のような２つのインダクタンス素子が用いられ、その他は、第１の実施の形態の電源装置１０と同じである。

図１６は、第３の実施の形態の電源装置のインダクタンス素子の一例を示す図である。
第３の実施の形態の電源装置は、直列に接続された２つのインダクタンス素子９１，９２を有する。図１６では、インダクタンス素子９１の等価直列抵抗９３と、インダクタンス素子９２の等価直列抵抗９４も図示されている。

インダクタンス素子９１の一端は、図１に示したスイッチング素子１１，１２に接続されており、他端は、等価直列抵抗９３を介してインダクタンス素子９２の一端に接続されている。インダクタンス素子９２の他端は、等価直列抵抗９４を介して、図１に示した出力端子ＯＵＴ及び電流検出回路１４のキャパシタンス素子１４ａの一端に接続されている。

また、インダクタンス素子９１，９２を接続する接続線に検出タップ９５が接続されている。この検出タップ９５は、電流検出回路１４の抵抗素子１４ｂの一端に接続される。
なお、以下では、インダクタンス素子９１のインダクタンス値をＬ１、インダクタンス素子９２のインダクタンス値をＬ２、等価直列抵抗９３の抵抗値をＲＬ１、等価直列抵抗９４の抵抗値をＲＬ２とする。また、キャパシタンス素子１４ａのキャパシタンス値をＣｆ、抵抗素子１４ｂの抵抗値をＲｆとする。

インダクタンス素子９１とインダクタンス素子９２とを合わせてインダクタンス素子９６とすると、インダクタンス素子９６のインダクタンス値はＬ＝Ｌ１＋Ｌ２、等価直列抵抗の抵抗値はＲＬ＝ＲＬ１＋ＲＬ２である。

このようなインダクタンス素子９１，９２を用いる場合、キャパシタンス素子１４ａの両端の電位差ｖｃがインダクタンス素子９２の周波数特性に依存しないようにするため、Ｌ２／ＲＬ２＝Ｃｆ・Ｒｆとなるように、Ｃｆ・Ｒｆが設定される。

インダクタンス素子９２の巻き数をＮａ、インダクタンス素子９１，９２の巻き数の合計をＮとすると、Ｌ２／ＲＬ２＝（Ｌ・Ｎａ²／Ｎ²）／（ＲＬ・Ｎａ／Ｎ）＝（Ｎａ／Ｎ）・（Ｌ／ＲＬ）となる。そのため、Ｒｆ・Ｃｆは、式（１５）の関係を満たせばよくなる。つまり、Ｒｆ・ＣｆはＬ／ＲＬのＮａ／Ｎ倍でよい。

したがって、第１の実施の形態の電源装置１０について説明した理由により、第３の実施の形態の電源装置１０でも、出力電流値Ｉｏｕｔの算出精度の向上及び、損失を低減できる、という効果が得られる。

なお、このようなインダクタンス素子９１，９２は、電流検出回路１４が実装される基板の内部配線で実現するようにしてもよいし、図１５に示したようにコア材に巻き線を巻き付けたコイルにより実現するようにしてもよい。

以上、実施の形態に基づき、本発明の電源装置及び電源装置の制御方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１０ 電源装置
１１，１２ スイッチング素子
１３ａ インダクタンス素子
１３ｂ 検出タップ
１３ｃ１，１３ｃ２ 等価直列抵抗
１４ 電流検出回路
１４ａ，１５，１８ｂ キャパシタンス素子
１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ，１８ａ 抵抗素子
１４ｉ 増幅器
１４ｊ バイアス電源
１６ 制御回路
１６ａ ＣＰＵ
１６ｂ メモリ
１６ｃ，１６ｄ，１６ｅ，１６ｆ ＡＤＣ
１６ｇ ＰＷＭ回路
１７ ゲートドライバ
１８ 時定数回路
２０ 電源
３０ 負荷
３０ａ 負荷抵抗

Claims (8)

1. 負荷に接続されうる電源装置において、
   入力端子から入力される電流をスイッチする第１のスイッチング素子と、
   接地電位と前記第１のスイッチング素子の出力との間をスイッチする第２のスイッチング素子と、
   出力端子と前記第１のスイッチング素子の出力との間を接続するとともに、前記出力端子の側の端部に設けられた第１の端子と、前記第１のスイッチング素子の出力の側の端部に設けられた第２の端子と、前記第１の端子と前記第２の端子との間に設けられた検出端子を有するインダクタンス素子と、
   前記第１の端子と前記検出端子に接続され、前記インダクタンス素子に流れる電流値に基づいた電圧値を出力する電流検出回路と、
   前記第１のスイッチング素子の第１の制御端子と前記第２のスイッチング素子の第２の制御端子とを制御するとともに、前記電圧値がピークとなるときに前記電圧値をデジタル値に変換し、前記デジタル値と、前記第１の端子と前記検出端子との間の前記インダクタンス素子の等価直列抵抗の第１の抵抗値とに基づいて、前記インダクタンス素子に流れる電流のピーク値を算出し、前記ピーク値に基づいて、前記負荷に流れる出力電流値を算出する制御回路と、
   を有する電源装置。
2. 前記電源装置はさらに、前記電流検出回路が実装される基板を有し、
   前記インダクタンス素子は、前記基板の内部配線により実現される、
   請求項１に記載の電源装置。
3. 前記インダクタンス素子は、巻き数がＮのコイルであり、前記第１の端子からの巻き数がＮａ（ただし、Ｎ＞Ｎａ）の位置から前記検出端子が引き出される、
   請求項１に記載の電源装置。
4. 前記インダクタンス素子は、第１のインダクタンス素子と、第２のインダクタンス素子とを含み、前記第１のインダクタンス素子と前記第２のインダクタンス素子とを接続する接続線に前記検出端子が接続される、
   請求項１に記載の電源装置。
5. 前記電源装置はさらに、前記第１の制御端子を制御する第１の制御信号または前記第２の制御端子を制御する第２の制御信号の何れか一方が入力される時定数回路を有し、
   前記制御回路は、前記時定数回路の出力値と前記ピーク値とに基づいて前記出力電流値を算出する、
   請求項１乃至４の何れか一項に記載の電源装置。
6. 前記制御回路は、算出した前記出力電流値が過電流であるか否かを検出し、前記出力電流値が過電流か否かに基づいて、前記第１の制御端子及び前記第２の制御端子を制御する、
   請求項１乃至５の何れか一項に記載の電源装置。
7. 前記検出端子は、前記電流検出回路に含まれる抵抗素子とキャパシタンス素子による直列回路の一端に接続されており、
   前記抵抗素子の抵抗値と前記キャパシタンス素子のキャパシタンス値との積は、前記インダクタンス素子の前記第１の端子から前記検出端子までの第１の巻き数を、前記インダクタンス素子の全体の第２の巻き数で割った値と、前記インダクタンス素子のインダクタンス値を前記インダクタンス素子の等価直列抵抗の第２の抵抗値によって割った値との積に等しい、
   請求項１乃至６の何れか一項に記載の電源装置。
8. 負荷に接続されうる電源装置の制御方法において、
   前記電源装置が有する第１のスイッチング素子が、入力端子から入力される電流をスイッチし、
   前記電源装置が有する第２のスイッチング素子が、接地電位と前記第１のスイッチング素子の出力との間をスイッチし、
   前記電源装置の出力端子と前記第１のスイッチング素子の出力との間を接続するとともに、前記出力端子の側の端部に設けられた第１の端子と、前記第１のスイッチング素子の出力の側の端部に設けられた第２の端子と、前記第１の端子と前記第２の端子との間に設けられた検出端子を有するインダクタンス素子の、前記第１の端子と前記検出端子に接続される電流検出回路が、前記インダクタンス素子に流れる電流値に基づいた電圧値を出力し、
   前記電源装置が有する制御回路が、前記第１のスイッチング素子の第１の制御端子と前記第２のスイッチング素子の第２の制御端子とを制御するとともに、前記電圧値がピークとなるときに前記電圧値をデジタル値に変換し、前記デジタル値と、前記第１の端子と前記検出端子との間の前記インダクタンス素子の等価直列抵抗の第１の抵抗値とに基づいて、前記インダクタンス素子に流れる電流のピーク値を算出し、前記ピーク値に基づいて、前記負荷に流れる出力電流値を算出する、
   電源装置の制御方法。

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