JP6771758B2 - A / D converter - Google Patents

Description

本発明は、Ａ／Ｄ変換器に関する。 The present invention relates to an A / D converter.

特許文献１には、Ａ／Ｄ変換器が記載されている。このＡ／Ｄ変換器は、まず、入力されたアナログ信号に対してフォールディング積分型Ａ／Ｄ変換を行う。次に、Ａ／Ｄ変換器は、フォールディング積分型Ａ／Ｄ変換の残差アナログ信号に対して巡回型Ａ／Ｄ変換を行う。フォールディング積分型及び巡回型のＡ／Ｄ変換動作を行うＡ／Ｄ変換器（いわゆるＦＩＣＣ型Ａ／Ｄ変換器）によれば、フォールディング積分によって読み出しノイズを抑制すると共に、グレースケールの分解能を高めることができる。 Patent Document 1 describes an A / D converter. This A / D converter first performs folding integral type A / D conversion on the input analog signal. Next, the A / D converter performs a cyclic A / D conversion on the residual analog signal of the folding integral type A / D conversion. According to the A / D converter (so-called FICC type A / D converter) that performs folding integral type and cyclic type A / D conversion operation, reading noise is suppressed by folding integration and grayscale resolution is improved. Can be done.

国際公開２００８／０１６０４９号International Publication No. 2008/016049

ＦＩＣＣ型Ａ／Ｄ変換器は、例えば、ＣＭＯＳイメージセンサに用いられる。ＣＭＯＳイメージセンサのカラムピッチは微細である。そこで、ＦＩＣＣ型Ａ／Ｄ変換器をＣＭＯＳイメージセンサに実装するために、フォールディング積分動作を行う素子として１ビットサブＡ／Ｄ変換回路を採用し得る。１ビットサブＡ／Ｄ変換回路は、１ビットのディジタル値を生成する。 The FICC type A / D converter is used, for example, in a CMOS image sensor. The column pitch of the CMOS image sensor is fine. Therefore, in order to mount the FICC type A / D converter on the CMOS image sensor, a 1-bit sub-A / D converter circuit can be adopted as an element that performs the folding integration operation. The 1-bit sub-A / D converter produces a 1-bit digital value.

ＦＩＣＣ型Ａ／Ｄ変換器は、上記した１ビットサブＡ／Ｄ変換回路や演算増幅回路などを構成要素として含む。これらの要素は、電圧オフセットやゲインのずれといった誤差要因を含む。これらの誤差は、フォールディング積分動作が繰り返される毎に蓄積されて、フォールディング積分動作の結果としての残差アナログ信号に含まれる。そして、巡回型Ａ／Ｄ変換動作には、蓄積された誤差を含む残差アナログ信号が提供されてしまう。その結果、巡回型Ａ／Ｄ変換動作へ提供される信号の大きさが、巡回型Ａ／Ｄ変換動作が受け入れ可能な範囲を超えることがあり得る。 The FICC type A / D converter includes the above-mentioned 1-bit sub-A / D converter circuit, arithmetic amplifier circuit, and the like as components. These factors include error factors such as voltage offset and gain deviation. These errors are accumulated each time the folding integration operation is repeated and are included in the residual analog signal as a result of the folding integration operation. Then, a residual analog signal including the accumulated error is provided for the cyclic A / D conversion operation. As a result, the magnitude of the signal provided to the cyclic A / D conversion operation may exceed the acceptable range for the cyclic A / D conversion operation.

そこで、本発明は、積分演算の結果を所望の範囲に収めることにより良好なＡ／Ｄ変換特性を得ることが可能なＡ／Ｄ変換器を提供することを目的とする。 Therefore, an object of the present invention is to provide an A / D converter capable of obtaining good A / D conversion characteristics by keeping the result of the integration operation within a desired range.

本発明の一形態は、入力信号の標本化及び標本値の積分を繰り返し行うことによりアナログ信号からディジタル値を得るためのフォールディング積分型の動作を含むＡ／Ｄ変換動作を行うＡ／Ｄ変換器であって、ディジタル値に変換されるアナログ信号を受ける入力、アナログ信号に基づく信号を生成する演算増幅回路、及び、演算増幅回路において生成された信号を送出する出力、を含むゲインステージと、ゲインステージの入力に提供されるアナログ信号、又は、ゲインステージの出力から送出される信号に基づき、変換参照電圧を生成する参照電圧発生部と、ゲインステージの出力からの信号に基づき、参照電圧発生部から提供される変換参照電圧を参照して、１ビットのディジタル値を生成可能な比較器を含むＡ／Ｄ変換回路と、を備える。 One embodiment of the present invention is an A / D converter that performs an A / D conversion operation including a folding integral type operation for obtaining a digital value from an analog signal by repeatedly sampling an input signal and integrating the sampled value. A gain stage that includes an input that receives an analog signal converted to a digital value, an arithmetic amplification circuit that generates a signal based on the analog signal, and an output that sends out the signal generated by the arithmetic amplification circuit, and gain. A reference voltage generator that generates a conversion reference voltage based on the analog signal provided to the input of the stage or a signal sent from the output of the gain stage, and a reference voltage generator based on the signal from the output of the gain stage. It comprises an A / D conversion circuit including a comparator capable of generating a 1-bit digital value with reference to the conversion reference voltage provided by.

このＡ／Ｄ変換器では、参照電圧発生部がゲインステージの入力に提供される信号、又は、ゲインステージの出力から送出される信号に基づいて変換参照電圧を生成する。そして、当該変換参照電圧を参照して、ゲインステージからの信号がディジタル値に変換される。これにより、変換参照電圧は、可変値であるので、積分動作の繰り返しによってもゲインステージの出力から送出される信号が所望の範囲を超えないようにすることが可能になる。従って、このＡ／Ｄ変換器では、積分演算の結果が所望の範囲に収められるので、良好なＡ／Ｄ変換特性を得ることができる。 In this A / D converter, the reference voltage generator generates a conversion reference voltage based on a signal provided to the input of the gain stage or a signal transmitted from the output of the gain stage. Then, the signal from the gain stage is converted into a digital value with reference to the conversion reference voltage. As a result, since the conversion reference voltage is a variable value, it is possible to prevent the signal transmitted from the output of the gain stage from exceeding a desired range even by repeating the integration operation. Therefore, in this A / D converter, the result of the integration operation is within a desired range, so that good A / D conversion characteristics can be obtained.

演算増幅回路は、第１の入力、第２の入力、及び出力を有し、ゲインステージは、第１の入力に接続可能な第１のキャパシタと、第１の入力に接続可能な第２のキャパシタと、第１の入力と出力との間に接続される第３のキャパシタと、を有し、第３のキャパシタの容量は、第１のキャパシタの容量及び第２のキャパシタの容量の２倍であり、参照電圧発生部は、２回目のフォールディング積分動作で得られたゲインステージから送出される信号に基づき、変換参照電圧を生成し、Ａ／Ｄ変換回路は、（ｎ＋１）回目（ｎは２以上の整数）のフォールディング積分動作で得られたゲインステージからの信号に基づき、２回目のフォールディング積分動作で得られたゲインステージからの信号に基づく変換参照電圧を参照して、ディジタル値を生成してもよい。 The arithmetic amplification circuit has a first input, a second input, and an output, and the gain stage has a first capacitor that can be connected to the first input and a second capacitor that can be connected to the first input. It has a capacitor and a third capacitor connected between the first input and output, and the capacity of the third capacitor is twice the capacity of the first capacitor and the capacity of the second capacitor. The reference voltage generator generates a conversion reference voltage based on the signal transmitted from the gain stage obtained in the second folding integration operation, and the A / D conversion circuit performs the (n + 1) th time (n is). Generate a digital value based on the signal from the gain stage obtained in the folding integration operation (an integer of 2 or more) and with reference to the conversion reference voltage based on the signal from the gain stage obtained in the second folding integration operation. You may.

このゲインステージでは、第３のキャパシタの容量が、第１のキャパシタの容量及び第２のキャパシタの容量の２倍である。換言すると、第１のキャパシタ及び第２のキャパシタと、第３のキャパシタとの容量比が１／２である。従って、演算増幅回路における電圧の出力範囲は、入力範囲の１／２になる。このため、このゲインステージによれば、１回目の積分動作によって入力信号の大きさが１／２となる。次に、２回目の積分動作では１回目の積分動作の結果と、１／２とされる演算増幅回路の出力とが足し合される。従って、２回目の積分動作の出力範囲は、入力信号の範囲に対応する。これにより、変換参照電圧の生成において、２回目の積分動作の出力を参照することは、入力を参照することと同じ意味である。従って、ゲインステージの出力を利用して、積分演算の結果を所望の範囲に収めることが可能な変換参照電圧を生成することができる。 In this gain stage, the capacitance of the third capacitor is twice the capacitance of the first capacitor and the capacitance of the second capacitor. In other words, the capacitance ratio of the first capacitor and the second capacitor to the third capacitor is 1/2. Therefore, the output range of the voltage in the arithmetic amplifier circuit is halved of the input range. Therefore, according to this gain stage, the magnitude of the input signal is halved by the first integration operation. Next, in the second integration operation, the result of the first integration operation and the output of the arithmetic amplifier circuit, which is halved, are added. Therefore, the output range of the second integration operation corresponds to the range of the input signal. Thus, in generating the conversion reference voltage, referencing the output of the second integration operation has the same meaning as referencing the input. Therefore, the output of the gain stage can be used to generate a conversion reference voltage capable of keeping the result of the integration operation within a desired range.

Ａ／Ｄ変換回路において生成されたディジタル値に応じて、制御信号を生成する論理回路と、第１の基準参照電圧及び第２の基準参照電圧の少なくとも何れか一方を、制御信号に応じてゲインステージに提供するＤ／Ａ変換回路と、をさらに備え、参照電圧発生部は、２回目の積分動作で得られたゲインステージから送出される信号の大きさと、第１の基準参照電圧及び第２の基準参照電圧に基づく第１の閾値と、の比較により、ゲインステージから送出される信号が第１の閾値以上である場合に生成される第１の制御値、又は、ゲインステージから送出される信号が第１の閾値未満である場合に生成される第２の制御値に基づき、第１の制御値であるとき、第１の閾値と第１の制御値とに基づいて第２の閾値を生成し、第２の制御値であるとき、第１の閾値と第２の制御値とに基づいて第３の閾値を生成し、第２の閾値は、第１の閾値より小さく、第３の閾値は、第１の閾値より大きく、（ｎ＋１）回目（ｎは２以上の整数）のフォールディング積分動作で得られたゲインステージから送出される信号の大きさと、第２の閾値又は第３の閾値と、を比較した結果に基づき、変換参照電圧を生成する。 Gain the logic circuit that generates the control signal according to the digital value generated in the A / D conversion circuit, and at least one of the first reference reference voltage and the second reference reference voltage according to the control signal. Further provided with a D / A conversion circuit provided to the stage, the reference voltage generator includes the magnitude of the signal transmitted from the gain stage obtained in the second integration operation, the first reference reference voltage, and the second reference voltage. By comparison with the first threshold value based on the reference reference voltage of, the first control value generated when the signal transmitted from the gain stage is equal to or higher than the first threshold value, or transmitted from the gain stage. Based on the second control value generated when the signal is less than the first threshold value, when it is the first control value, the second threshold value is set based on the first threshold value and the first control value. When it is generated and is the second control value, a third threshold value is generated based on the first threshold value and the second control value, and the second threshold value is smaller than the first threshold value and is the third. The threshold is larger than the first threshold, and the magnitude of the signal transmitted from the gain stage obtained by the (n + 1) th folding integration operation (n is an integer of 2 or more) and the second threshold or the third threshold. And, based on the result of comparison, the conversion reference voltage is generated.

参照電圧発生部は、２回目の積分動作で得られたゲインステージの出力に基づいて、第１の制御値又は第２の制御値を生成する。そして、参照電圧発生部は、３回目の積分動作で得られたゲインステージの出力をＡ／Ｄ変換するための変換参照電圧を、第２の閾値又は第３の閾値に基づいて生成する。この第２の閾値は、第１の閾値及び第１の制御値に基づいて生成され、第３の閾値は第１の閾値及び第２の制御値に基づいて生成される。そして、第２の閾値は、第１の閾値より小さい。一方、第３の閾値は、第１の閾値より大きい。その結果、ゲインステージの出力が大きい場合にはＡ／Ｄ変換回路に提供される閾値が小さくなり、ゲインステージの出力が小さい場合にはＡ／Ｄ変換回路に提供される閾値が大きくなる。ここで、閾値は、ゲインステージの出力を所定の範囲に収めるために、当該出力から所定の値を減じる動作（いわゆる折り返し動作）を行うか否かを判断するための値である。そうすると、第２の閾値が第１の閾値より小さい場合には、ゲインステージの出力が小さい段階で折り返し動作が実行されることになる。従って、ゲインステージの出力から上限値までの間に余裕を設けることが可能になる。また、第３の閾値が第１の閾値より大きい場合には、ゲインステージの出力が大きい段階で折り返し動作が実行されることになる。従って、ゲインステージの出力から下限値までの間に余裕を設けることが可能になる。 The reference voltage generation unit generates a first control value or a second control value based on the output of the gain stage obtained in the second integration operation. Then, the reference voltage generation unit generates a conversion reference voltage for A / D conversion of the output of the gain stage obtained in the third integration operation based on the second threshold value or the third threshold value. The second threshold is generated based on the first threshold and the first control value, and the third threshold is generated based on the first threshold and the second control value. The second threshold is smaller than the first threshold. On the other hand, the third threshold is larger than the first threshold. As a result, when the output of the gain stage is large, the threshold value provided to the A / D conversion circuit becomes small, and when the output of the gain stage is small, the threshold value provided to the A / D conversion circuit becomes large. Here, the threshold value is a value for determining whether or not to perform an operation of subtracting a predetermined value from the output (so-called folding operation) in order to keep the output of the gain stage within a predetermined range. Then, when the second threshold value is smaller than the first threshold value, the folding operation is executed when the output of the gain stage is small. Therefore, it is possible to provide a margin between the output of the gain stage and the upper limit value. Further, when the third threshold value is larger than the first threshold value, the folding operation is executed when the output of the gain stage is large. Therefore, it is possible to provide a margin between the output of the gain stage and the lower limit value.

第１の基準参照電圧は、第２の基準参照電圧よりも大きく、第１の閾値は、第１の基準参照電圧と、第２の基準参照電圧との中間値であってもよい。この構成によれば、ゲインステージに入力される信号の許容範囲において、第１の閾値よりも小さい第２の閾値を用いてＡ／Ｄ変換される範囲と、第１の閾値よりも大きい第２の閾値を用いてＡ／Ｄ変換される範囲と、の境界を、入力の許容範囲の中間に設定することができる。 The first reference reference voltage may be larger than the second reference reference voltage, and the first threshold value may be an intermediate value between the first reference reference voltage and the second reference reference voltage. According to this configuration, in the allowable range of the signal input to the gain stage, the range of A / D conversion using the second threshold value smaller than the first threshold value and the second range larger than the first threshold value. The boundary between the range to be A / D converted using the threshold value of can be set to the middle of the allowable input range.

第１の基準参照電圧は、第２の基準参照電圧よりも大きく、第１の閾値は、第１の基準参照電圧と、第２の基準参照電圧との中間値よりも小さく、且つ、第２の基準参照電圧よりも大きくてもよい。この構成によれば、第１の閾値よりも小さい第２の閾値を用いてＡ／Ｄ変換される範囲と、第１の閾値よりも大きい第３の閾値を用いてＡ／Ｄ変換される範囲と、の境界を、入力の許容範囲における下限寄りに設定することができる。 The first reference reference voltage is larger than the second reference reference voltage, the first threshold value is smaller than the intermediate value between the first reference reference voltage and the second reference reference voltage, and the second reference voltage is second. It may be larger than the reference reference voltage of. According to this configuration, a range in which A / D conversion is performed using a second threshold value smaller than the first threshold value and a range in which A / D conversion is performed using a third threshold value larger than the first threshold value. The boundary between and can be set closer to the lower limit in the allowable input range.

第１の基準参照電圧は、第２の基準参照電圧よりも大きく、第１の閾値は、第１の基準参照電圧と、第２の基準参照電圧との中間値よりも大きく、且つ、第１の基準参照電圧よりも小さくてもよい。この構成によれば、第１の閾値よりも小さい第３の閾値を用いてＡ／Ｄ変換される範囲と、第１の閾値よりも大きい第３の閾値を用いてＡ／Ｄ変換される範囲と、の境界を、入力の許容範囲における上限寄りに設定することができる。 The first reference reference voltage is larger than the second reference reference voltage, the first threshold value is larger than the intermediate value between the first reference reference voltage and the second reference reference voltage, and the first is It may be smaller than the reference reference voltage of. According to this configuration, a range in which A / D conversion is performed using a third threshold value smaller than the first threshold value and a range in which A / D conversion is performed using a third threshold value larger than the first threshold value. The boundary between and can be set closer to the upper limit of the input tolerance.

本発明によれば、積分演算の結果を所望の範囲に収めることにより良好なＡ／Ｄ変換特性を得ることが可能なＡ／Ｄ変換器が提供される。 According to the present invention, there is provided an A / D converter capable of obtaining good A / D conversion characteristics by keeping the result of the integration operation within a desired range.

図１は、実施形態に係るＡ／Ｄ変換器の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of an A / D converter according to an embodiment. 図２は、図１に示された参照電圧発生部の構成を示す回路図である。FIG. 2 is a circuit diagram showing the configuration of the reference voltage generating unit shown in FIG. 図３は、図２に示された第２の参照電圧発生回路の構成を示す回路図である。FIG. 3 is a circuit diagram showing the configuration of the second reference voltage generating circuit shown in FIG. 図４は、イメージセンサセルの構成を示す図である。FIG. 4 is a diagram showing a configuration of an image sensor cell. 図５の（ａ）部、図５の（ｂ）部、図５の（ｃ）部及び図５の（ｄ）部は、図１に示されたＡ／Ｄ変換器におけるフォールディング積分型Ａ／Ｄ変換の動作を示す図である。Part (a) of FIG. 5, part (b) of FIG. 5, part (c) of FIG. 5 and part (d) of FIG. 5 are folding integral type A / in the A / D converter shown in FIG. It is a figure which shows the operation of D conversion. 図６の（ａ）部、図６の（ｂ）部及び図６の（ｃ）部は、図１に示されたＡ／Ｄ変換器における巡回型Ａ／Ｄ変換の動作を示す図である。The part (a) of FIG. 6, the part (b) of FIG. 6, and the part (c) of FIG. 6 are diagrams showing the operation of the cyclic A / D conversion in the A / D converter shown in FIG. .. 図７は、ゲインステージのフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を概略的に示す図である。FIG. 7 is a diagram schematically showing input / output characteristics during operation of the gain stage as a folding integral type A / D converter. 図８は、ゲインステージのフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を概略的に示す図である。FIG. 8 is a diagram schematically showing input / output characteristics during operation of the gain stage as a folding integral type A / D converter. 図９の（ａ）部、図９の（ｂ）部、図９の（ｃ）部及び図９の（ｄ）部は、比較例に係るフォールディング積分型Ａ／Ｄ動作の入出力特性をシミュレーションにより求めた結果を示す図である。Part (a) of FIG. 9, part (b) of FIG. 9, part (c) of FIG. 9 and part (d) of FIG. 9 simulate the input / output characteristics of the folding integral type A / D operation according to the comparative example. It is a figure which shows the result obtained by. 図１０の（ａ）部、図１０の（ｂ）部、図１０の（ｃ）部及び図１０の（ｄ）部は、実施例１に係るフォールディング積分型Ａ／Ｄ動作の入出力特性をシミュレーションにより求めた結果を示す図である。Part (a) of FIG. 10, part (b) of FIG. 10, part (c) of FIG. 10 and part (d) of FIG. 10 show the input / output characteristics of the folding integral type A / D operation according to the first embodiment. It is a figure which shows the result obtained by the simulation. 図１１の（ａ）部、図１１の（ｂ）部、図１１の（ｃ）部及び図１１の（ｄ）部は、実施例２に係るフォールディング積分型Ａ／Ｄ動作の入出力特性をシミュレーションにより求めた結果を示す図である。Part (a) of FIG. 11, part (b) of FIG. 11, part (c) of FIG. 11 and part (d) of FIG. 11 show the input / output characteristics of the folding integral type A / D operation according to the second embodiment. It is a figure which shows the result obtained by the simulation. 図１２の（ａ）部、図１２の（ｂ）部、図１２の（ｃ）部及び図１２の（ｄ）部は、実施例３に係るフォールディング積分型Ａ／Ｄ動作の入出力特性をシミュレーションにより求めた結果を示す図である。Part (a) of FIG. 12, part (b) of FIG. 12, part (c) of FIG. 12, and part (d) of FIG. 12 show the input / output characteristics of the folding integral type A / D operation according to the third embodiment. It is a figure which shows the result obtained by the simulation. 図１３の（ａ）部、図１３の（ｂ）部及び図１３の（ｃ）部は、実施例４に係るフォールディング積分型Ａ／Ｄ動作の入出力特性をシミュレーションにより求めた結果を示す図である。Part (a) of FIG. 13, part (b) of FIG. 13, and part (c) of FIG. 13 are diagrams showing the results obtained by simulating the input / output characteristics of the folding integral type A / D operation according to the fourth embodiment. Is.

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の一形態であるＡ／Ｄ変換器の実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付し、重複する説明を省略する。 The findings of the present invention can be easily understood by referring to the accompanying drawings shown as examples and considering the following detailed description. Subsequently, an embodiment of the A / D converter, which is one embodiment of the present invention, will be described with reference to the accompanying drawings. When possible, the same parts are designated by the same reference numerals and duplicate description is omitted.

図１は、本発明の一形態に係るＡ／Ｄ変換器の回路図である。Ａ／Ｄ変換器１１は、いわゆるフォールディング積分型のＡ／Ｄ変換である第１のＡ／Ｄ変換動作と、巡回型Ａ／Ｄ変換である第２のＡ／Ｄ変換動作を、同一の回路構成を用いて実施する。Ａ／Ｄ変換器１１は、当該Ａ／Ｄ変換器１１が有するスイッチの時系列の制御パターンの変更により、第１のＡ／Ｄ変換動作及び第２のＡ／Ｄ変換動作を実現する。 FIG. 1 is a circuit diagram of an A / D converter according to an embodiment of the present invention. The A / D converter 11 performs the first A / D conversion operation, which is a so-called folding integral type A / D conversion, and the second A / D conversion operation, which is a cyclic A / D conversion, in the same circuit. It is carried out using the configuration. The A / D converter 11 realizes the first A / D conversion operation and the second A / D conversion operation by changing the time-series control pattern of the switch included in the A / D converter 11.

図１に示されるように、Ａ／Ｄ変換器１１は、ゲインステージ１５と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１と、クロック発生器６１と、参照電圧発生部７０と、を含む。 As shown in FIG. 1, the A / D converter 11 includes a gain stage 15, an A / D conversion circuit 17, a logic circuit 19, a D / A conversion circuit 21, a clock generator 61, and a reference voltage. The generation unit 70 and the like are included.

＜ゲインステージ＞
ゲインステージ１５は、ディジタル値に変換されるアナログ信号である入力値Ｖ_ＩＮを受ける入力１５ａと、演算値Ｖ_ＯＰを送出する出力１５ｂと、を含む。また、ゲインステージ１５は、シングルエンド型の演算増幅回路２３と、第１のキャパシタ２５と、第２のキャパシタ２７と、第３のキャパシタ２９と、を含む。 <Gain stage>
The gain stage 15 includes an input 15a that receives an input value _VIN which is an analog signal converted into a digital value, and an output 15b that sends an calculated value V _OP . Further, the gain stage 15 includes a single-ended arithmetic amplifier circuit 23, a first capacitor 25, a second capacitor 27, and a third capacitor 29.

演算増幅回路２３は、第１の入力２３ａと、出力２３ｂと、第２の入力２３ｃと、を含む。出力２３ｂから送出される信号の位相は、第１の入力２３ａに与えられた信号の位相に対して反転する。例えば、第１の入力２３ａは反転入力端子である。第２の入力２３ｃは、非反転入力端子である。例えば、演算増幅回路２３の第２の入力２３ｃは、基準電位線Ｌ_ＣＯＭに接続される。従って、第２の入力２３ｃは、基準電位Ｖ_ＣＯＭを受ける。 The math amplifier circuit 23 includes a first input 23a, an output 23b, and a second input 23c. The phase of the signal transmitted from the output 23b is inverted with respect to the phase of the signal given to the first input 23a. For example, the first input 23a is an inverting input terminal. The second input 23c is a non-inverting input terminal. For example, a second input 23c of the operational amplifier circuit 23 is connected to a reference potential line _{L COM.} Accordingly, the second input 23c receives the reference potential _{V COM.}

第１のキャパシタ２５、第２のキャパシタ２７及び第３のキャパシタ２９は、各種の信号値の格納及び演算のための容量である。第３のキャパシタ２９の容量Ｃ_２は、第１のキャパシタ２５の容量Ｃ_１ａより大きい。また、第３のキャパシタ２９の容量Ｃ_２は、第２のキャパシタ２７の容量Ｃ_１ｂより大きい。これら容量Ｃ_１ａ及び容量Ｃ_１ｂによれば、フォールディング積分型Ａ／Ｄ変換である第１のＡ／Ｄ変換動作において入力される入力値Ｖ_ＩＮは、容量比（Ｃ_１ａ／Ｃ_２，Ｃ_１ｂ／Ｃ_２）に従って減衰される。従って、フォールディング積分型Ａ／Ｄ変換において出力される入力値Ｖ_ＩＮの電圧範囲は、キャパシタの容量比に従って小さくなる。このような構成により、シングルエンド構成の当該Ａ／Ｄ変換器１１を構成できる。 The first capacitor 25, the second capacitor 27, and the third capacitor 29 are capacitances for storing and calculating various signal values. Capacitance _{C 2} of the third capacitor 29 is greater than the capacitance _{C 1a} of the first capacitor 25. Further, the capacitance C ₂ of the third capacitor 29 is larger than the capacitance C _1b of the second capacitor 27. According to these capacitances C _1a and C _1b , the input value V _IN input in the first A / D conversion operation, which is the folding integral type A / D conversion, is the capacitance ratio (C _1a / C ₂ , C _1b). It is attenuated according to / C ₂ ). Therefore, the voltage range of the input value _VIN output in the folding integral type A / D conversion becomes smaller according to the capacitance ratio of the capacitor. With such a configuration, the A / D converter 11 having a single-ended configuration can be configured.

より詳細には、第３のキャパシタ２９の容量Ｃ_２は、第１のキャパシタ２５の容量Ｃ_１ａの２倍である。また、第３のキャパシタ２９の容量Ｃ_２は、第２のキャパシタ２７の容量Ｃ_１ｂの２倍である。すなわち、Ｃ_１ａ＝１／２×Ｃ_２及びＣ_１ｂ＝１／２×Ｃ_２といった関係が成立する。このようなキャパシタを有するＡ／Ｄ変換器１１によれば、フォールディング積分型Ａ／Ｄ変換において入力される入力値Ｖ_ＩＮは、１／２に減衰される。そして、減衰された入力値Ｖ_ＩＮがサンプリング及び積分される。従って、フォールディング積分型Ａ／Ｄ変換において出力されるアナログ信号である演算値Ｖ_ＯＰの電圧範囲は、キャパシタの容量比に従って１／２となる。これにより、巡回型Ａ／Ｄ変換である第２のＡ／Ｄ変換動作において、シングルエンド構成のＡ／Ｄ変換器に適した入力電圧が提供される。 More specifically, the capacitance C ₂ of the third capacitor 29 is twice the capacitance C _1a of the first capacitor 25. Further, the capacitance C ₂ of the third capacitor 29 is twice the capacitance C _1b of the second capacitor 27. That is, the relationship of C _1a = 1/2 × C ₂ and C _1b = 1/2 × C ₂ is established. According to the A / D converter 11 having such a capacitor, the input value _VIN input in the folding integral type A / D conversion is attenuated by 1/2. Then, the attenuated input value _VIN is sampled and integrated. Therefore, the voltage range of the calculated value V _OP , which is an analog signal output in the folding integral type A / D conversion, is halved according to the capacitance ratio of the capacitor. As a result, in the second A / D conversion operation, which is a cyclic A / D conversion, an input voltage suitable for an A / D converter having a single-ended configuration is provided.

ゲインステージ１５は、複数のスイッチ４３，４７，４９，５１，５３を含む。複数のスイッチ４３，４７，４９，５１，５３は、第１のキャパシタ２５、第２のキャパシタ２７及び第３のキャパシタ２９を、演算増幅回路２３に接続する。なお、図１に示されるスイッチ４３，４７，４９，５１，５３の配置は一例である。スイッチ４３，４７，４９，５１，５３は、クロック発生器６１において生成される制御信号により制御される。 The gain stage 15 includes a plurality of switches 43, 47, 49, 51, 53. The plurality of switches 43, 47, 49, 51, 53 connect the first capacitor 25, the second capacitor 27, and the third capacitor 29 to the arithmetic amplifier circuit 23. The arrangement of switches 43, 47, 49, 51, 53 shown in FIG. 1 is an example. The switches 43, 47, 49, 51, 53 are controlled by the control signal generated by the clock generator 61.

＜Ａ／Ｄ変換回路＞
Ａ／Ｄ変換回路１７は、ゲインステージ１５の出力１５ｂからの演算値Ｖ_ＯＰに基づき、第１の変換参照電圧Ｖ_ＲＣＨ及び／又は第２の変換参照電圧Ｖ_ＲＣＬに応じてディジタル値Ｄを生成する。 <A / D conversion circuit>
The A / D conversion circuit 17 generates a digital value D according to the first conversion reference voltage V _RCH and / or the second conversion reference voltage V _RCL based on the calculated value V _OP from the output 15b of the gain stage 15. To do.

Ａ／Ｄ変換回路１７は、例えば２個のコンパレータ１７ａ，１７ｂ（比較器）を含む。Ａ／Ｄ変換器１７は、コンパレータ１７ａ，１７ｂのいずれか一方を用いて１ビットのディジタル値Ｄを生成する。また、Ａ／Ｄ変換器１７は、コンパレータ１７ａ，１７ｂの両方を用いて２ビットのディジタル値Ｄを生成する。 The A / D conversion circuit 17 includes, for example, two comparators 17a and 17b (comparators). The A / D converter 17 generates a 1-bit digital value D by using either one of the comparators 17a and 17b. Further, the A / D converter 17 generates a 2-bit digital value D by using both the comparators 17a and 17b.

コンパレータ１７ａは、アナログ信号と第１の変換参照電圧Ｖ_ＲＣＨと比較することにより、比較結果信号であるビット（Ｂ_１）を生成する。コンパレータ１７ｂは、アナログ信号を第２の変換参照電圧Ｖ_ＲＣＬと比較することにより、比較結果信号であるビット（Ｂ_０）を生成する。第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬは、後述する参照電圧発生部７０から提供される。ディジタル値Ｄは、Ａ／Ｄ変換値を示す。ディジタル値Ｄは、例えば１ビット（Ｂ_０）又は２ビット（Ｂ_０，Ｂ_１）である。各ビット（Ｂ_０，Ｂ_１）は、「１」又は「０」を取り得る。１ビットのディジタル値Ｄは、（Ｂ_１）である。２ビットのディジタル値Ｄは、（Ｂ_０＋Ｂ_１）である。 The comparator 17a generates a bit (B ₁ ) which is a comparison result signal by comparing the analog signal with the first conversion reference voltage _VRC . The comparator 17b generates a bit (B ₀ ) which is a comparison result signal by comparing the analog signal with the second conversion reference voltage _VRCL . The first conversion reference voltage V _RCH and the second conversion reference voltage V _RCL are provided by the reference voltage generation unit 70 described later. The digital value D indicates an A / D conversion value. The digital value D is, for example, 1 bit (B ₀ ) or 2 bits (B ₀ , B ₁ ). Each bit (B ₀ , B ₁ ) can take "1" or "0". The 1-bit digital value D is (B ₁ ). The 2-bit digital value D is (B ₀ + B ₁ ).

なお、コンパレータ１７ａにおいて、第１の変換参照電圧Ｖ_ＲＣＨが提供される入力は、キャパシタ（不図示）を介して基準電位Ｖ_ＣＯＭに接続されてもよい。この構成によれば、高周波ノイズのためのフィルタリングを行うことが可能になる。 In the comparator 17a, the input provided with the first conversion reference voltage _VRC may be connected to the reference potential _VCOM via a capacitor (not shown). This configuration makes it possible to perform filtering for high frequency noise.

Ａ／Ｄ変換回路１７が１ビットのディジタル値Ｄを生成するとき、ビット（Ｂ_１）の値により１回の積分動作又は一巡回毎のディジタル値Ｄは、２値（Ｄ＝０又はＤ＝１）を取り得る。このとき、Ａ／Ｄ変換回路１７では、コンパレータ１７ａが動作する。従って、１ビットのディジタル値Ｄを生成するときに基準として用いられる信号は、第１の変換参照電圧Ｖ_ＲＣＨである。この場合には、コンパレータ１７ａは、以下のように動作する。
Ｖ_ＯＰ≧Ｖ_ＲＣＨのとき Ｂ_１＝１
Ｖ_ＯＰ＜Ｖ_ＲＣＨのとき Ｂ_１＝０ When the A / D conversion circuit 17 generates a 1-bit digital value D, the digital value D for one integration operation or one cycle depends on the value of the bit (B ₁ ), and is binary (D = 0 or D =). 1) can be taken. At this time, the comparator 17a operates in the A / D conversion circuit 17. Therefore, the signal used as a reference when generating the 1-bit digital value D is the first conversion reference voltage _VRCH . In this case, the comparator 17a operates as follows.
When V _OP ≥ V _RCH B ₁ = 1
When V _OP <V _RCH B ₁ = 0

Ａ／Ｄ変換回路１７が２ビットのディジタル値Ｄを生成するとき、ビット（Ｂ_０，Ｂ_１）の組み合わせにより１回の積分動作又は一巡回毎のディジタル値Ｄが（Ｄ＝０，Ｄ＝１，Ｄ＝２）を取り得る。この場合、コンパレータ１７ａ，１７ｂは、以下のように動作する。
Ｖ_ＯＰ＞Ｖ_ＲＣＨのとき Ｂ_１＝１，Ｂ_０＝１
Ｖ_ＲＣＬ＜Ｖ_ＯＰ≦Ｖ_ＲＣＨのとき Ｂ_１＝０，Ｂ_０＝１
Ｖ_ＯＰ≦Ｖ_ＲＣＬのとき Ｂ_１＝０，Ｂ_０＝０ When the A / D conversion circuit 17 generates a 2-bit digital value D, the digital value D for one integration operation or one cycle is (D = 0, D =) depending on the combination of bits (B ₀ , B ₁ ). 1, D = 2) can be taken. In this case, the comparators 17a and 17b operate as follows.
When V _OP > V _RCH B ₁ = 1, B ₀ = 1
When V _RCL <V _OP ≤ V _RCH B ₁ = 0, B ₀ = 1
When V _OP ≤ V _RCL B ₁ = 0, B ₀ = 0

＜参照電圧発生部＞
図２は、図１に示された参照電圧発生部７０の構成を示す回路図である。図２に示されるように、参照電圧発生部７０は、Ａ／Ｄ変換回路１７に提供される第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬを生成する。参照電圧発生部７０は、基準電圧源３３，３５，３６，３７，３８と接続される。基準電圧源３３は参照電圧発生部７０に第１の基準参照電圧Ｖ_ＲＨを提供する。基準電圧源３５は参照電圧発生部７０に第２の基準参照電圧Ｖ_ＲＬを提供する。基準電圧源３６は参照電圧発生部７０に電圧（Ｖ_Ｃ＋ΔＶ_Ｔ）を提供する。基準電圧源３７は参照電圧発生部７０に電圧（Ｖ_Ｃ）を提供する。基準電圧源３８は参照電圧発生部７０に電圧（Ｖ_Ｃ−ΔＶ_Ｔ）を提供する。また、参照電圧発生部７０は、ゲインステージ１５の出力１５ｂと接続される。ゲインステージ１５の出力１５ｂは参照電圧発生部７０に演算値Ｖ_ＯＰを提供する。さらに、参照電圧発生部７０は、コンパレータ１７ａに第１の変換参照電圧Ｖ_ＲＣＨを提供する。参照電圧発生部７０は、コンパレータ１７ｂに第２の変換参照電圧Ｖ_ＲＣＬを提供する。 <Reference voltage generator>
FIG. 2 is a circuit diagram showing the configuration of the reference voltage generating unit 70 shown in FIG. As shown in FIG. 2, the reference voltage generation unit 70 generates a first conversion reference voltage V _RCH and a second conversion reference voltage V _RCL provided to the A / D conversion circuit 17. The reference voltage generation unit 70 is connected to the reference voltage sources 33, 35, 36, 37, 38. The reference voltage source 33 provides the reference voltage generation unit 70 with a first reference voltage _VRH . The reference voltage source 35 provides the reference voltage generation unit 70 with a second reference voltage _VRL . Reference voltage source 36 provides a voltage _{(V C} + ΔV _T) to the reference voltage generator 70. Reference voltage source 37 provides a voltage _{(V C)} to the reference voltage generator 70. Reference voltage source 38 provides a voltage _(V C _{-ΔV T)} to the reference voltage generator 70. Further, the reference voltage generation unit 70 is connected to the output 15b of the gain stage 15. The output 15b of the gain stage 15 provides a calculated value V _OP to the reference voltage generator 70. Further, the reference voltage generation unit 70 provides the comparator 17a with a first conversion reference voltage _VRC . The reference voltage generation unit 70 provides the comparator 17b with a second conversion reference voltage _VRCL .

参照電圧発生部７０は、第１の論理回路７１と、第２の論理回路７２と、第１の参照電圧発生回路７３と、第２の参照電圧発生回路７４と、スイッチ７５，７６と、を含む。第１の参照電圧発生回路７３は、第１の論理回路７１から提供される制御信号φ_ＨＬ，φ_ＭＬ，φ_ＬＬに基づいて、第１の変換参照電圧Ｖ_ＲＣＨを生成する。第２の参照電圧発生回路７４は、制御信号ＳＩ，ＳＡに基づいて、第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬを生成する。スイッチ７５，７６は、第２の論理回路７２から提供される制御信号φ_ＣＨ１，φ_ＣＨ２に基づいて、第１の参照電圧発生回路７３と第２の参照電圧発生回路７４とを選択的にコンパレータ１７ａに接続する。従って、第１の参照電圧発生回路７３で生成された第１の変換参照電圧Ｖ_ＲＣＨ及び第２の参照電圧発生回路７４で生成された第１の変換参照電圧Ｖ_ＲＣＨの一方がコンパレータ１７ａに提供される。 The reference voltage generation unit 70 includes a first logic circuit 71, a second logic circuit 72, a first reference voltage generation circuit 73, a second reference voltage generation circuit 74, and switches 75 and 76. Including. The first reference voltage generation circuit 73 generates the first conversion reference voltage V _RH based on the control signals φ _HL , φ _ML , and φ _LL provided from the first logic circuit 71. Second reference voltage generation circuit 74, control signals SI, based on the SA, to generate a first conversion reference voltage _{V RCH} and second conversion reference voltage _{V RCL.} The switches 75 and 76 selectively _compare the first reference voltage generation circuit 73 and the second reference voltage generation circuit 74 based on the control signals φ _CH1 and φ _CH2 provided by the second logic circuit 72. Connect to 17a. Therefore, providing the first conversion reference voltage V _RCH and the first one is the comparator 17a of the conversion reference voltage V _RCH generated by the second reference voltage generating circuit 74 generated by the first reference voltage generating circuit 73 Will be done.

第１の論理回路７１は、ゲインステージ１５の出力１５ｂと、基準電圧源３７と、に接続される。第１の論理回路７１は、基準電圧源３７から提供された電圧（Ｖ_Ｃ）に対する演算値Ｖ_ＯＰの大小関係を取得し、制御信号φ_ＨＬ，φ_ＭＬ，φ_ＬＬを生成する。第１の論理回路７１は、以下のように動作する。
ｎ＝１，２であるとき、φ_ＨＬ＝０，φ_ＭＬ＝１，φ_ＬＬ＝０
ｎ≧３であるとき、
Ｖ_ＯＰ≧Ｖ_Ｃ（ｎ≧３）：φ_ＨＬ＝０，φ_ＭＬ＝０，φ_ＬＬ＝１
Ｖ_ＯＰ＜Ｖ_Ｃ（ｎ≧３）：φ_ＨＬ＝１，φ_ＭＬ＝０，φ_ＬＬ＝０ The first logic circuit 71 is connected to the output 15b of the gain stage 15 and the reference voltage source 37. The first logic circuit 71 obtains the magnitude relationship of the operation value _{V OP} for the voltage provided _{(V C)} from the reference voltage source 37, the control signal phi _HL, phi _ML, produces the phi _LL. The first logic circuit 71 operates as follows.
When n = 1 and 2, φ _HL = 0, φ _ML = 1, φ _LL = 0
When n ≧ 3,
_{V OP ≧ V C (n ≧} 3): φ HL = 0, φ ML = 0, φ LL = 1
_{V OP <V C (n ≧} 3): φ HL = 1, φ ML = 0, φ LL = 0

なお、制御信号φ_ＭＬは、第１の論理回路７１とは別の論理回路において生成されてもよい。すなわち、制御信号φ_ＭＬは、演算値Ｖ_ＯＰに基づくことなく生成されてもよい。 The control signal φ _ML may be generated in a logic circuit different from that of the first logic circuit 71. That is, the control signal φ _ML may be generated without being based on the calculated value V _OP .

ここで、ｎはゲインステージ１５におけるフォールディング積分動作の数を示す。例えば、ｎ＝２とは、ゲインステージ１５における２回目のフォールディング積分動作であることを示す。上記の動作によれば、１回目及び２回目のフォールディング積分動作であるとき、制御信号（φ_ＨＬ＝０，φ_ＭＬ＝１，φ_ＬＬ＝０）により、スイッチ７３ｂは導通とされ、スイッチ７３ａ，７３ｃは非導通とされる。また、３回目以降のフォールディング積分動作であって、２回目のフォールディング積分動作の結果がＶ_Ｃ≧Ｖ_ＯＰであるとき、制御信号（φ_ＨＬ＝０，φ_ＭＬ＝０，φ_ＬＬ＝１）により、スイッチ７３ａが導通とされ、スイッチ７３ｂ，７３ｃが非導通とされる。一方、３回目以降のフォールディング積分動作であって、２回目のフォールディング積分動作の結果がＶ_Ｃ＜Ｖ_ＯＰであるとき、制御信号（φ_ＨＬ＝１，φ_ＭＬ＝０，φ_ＬＬ＝０）により、スイッチ７３ｃは導通とされ、スイッチ７３ａ，７３ｂは非導通とされる。 Here, n indicates the number of folding integral operations in the gain stage 15. For example, n = 2 indicates that it is the second folding integration operation in the gain stage 15. According to the above operation, during the first and second folding integration operations, the switch 73b is made conductive by the control signal ( _φHL = 0, φ _ML = 1, φ _LL = 0), and the switches 73a, 73c is non-conducting. Further, a third and subsequent folding integration operation, when the second folding integration operation result is _{V C} ≧ _{V OP,} the control signal _{(φ HL = 0, φ ML} = 0, φ LL = 1) by , The switch 73a is made conductive, and the switches 73b and 73c are made non-conductive. On the other hand, a third and subsequent folding integration operation, when the second folding integration operation result is _V C _{<V OP,} the control signal _{(φ HL = 1, φ ML} = 0, φ LL = 0) by , The switch 73c is made conductive, and the switches 73a and 73b are made non-conductive.

なお、第１の論理回路７１における比較動作は、コンパレータ１７ａの出力を利用して行われてもよい。この場合には、参照電圧発生部７０は、Ａ／Ｄ変換回路１７と接続される。 The comparison operation in the first logic circuit 71 may be performed by using the output of the comparator 17a. In this case, the reference voltage generation unit 70 is connected to the A / D conversion circuit 17.

第２の論理回路７２は、制御信号φ_ＣＨ１，φ_ＣＨ２を生成する。制御信号φ_ＣＨ１は、スイッチ７５の開閉動作を制御する。制御信号φ_ＣＨ２は、スイッチ７６の開閉動作を制御する。第２の論理回路７２は、以下のように動作する。
第１のＡ／Ｄ変換動作であるとき：φ_ＣＨ１＝１，φ_ＣＨ２＝０
第２のＡ／Ｄ変換動作であるとき：φ_ＣＨ１＝０，φ_ＣＨ２＝１ The second logic circuit 72 generates the control signals φ _CH1 and φ _{CH 2} . The control signal φ _CH1 controls the opening / closing operation of the switch 75. The control signal φ _CH2 controls the opening / closing operation of the switch 76. The second logic circuit 72 operates as follows.
When it is the first A / D conversion operation: φ _CH1 = 1, φ _CH2 = 0
When the second A / D conversion operation is performed: φ _CH1 = 0, φ _CH2 = 1

第１の参照電圧発生回路７３は、第１のＡ／Ｄ変換動作のための第１の変換参照電圧Ｖ_ＲＣＨを生成する。第１の参照電圧発生回路７３には、電圧（Ｖ_Ｃ，Ｖ_Ｃ＋ΔＶ_Ｔ，Ｖ_Ｃ−ΔＶ_Ｔ）が提供される。第１の参照電圧発生回路７３は、スイッチ７３ａ，７３ｂ，７３ｃを含む。スイッチ７３ａは、制御信号φ_ＬＬにより開閉動作が制御される。スイッチ７３ｂは、制御信号φ_ＭＬにより開閉動作が制御される。スイッチ７３ｃは、制御信号φ_ＨＬにより開閉動作が制御される。第１の参照電圧発生回路７３は、制御信号φ_ＨＬ，φ_ＭＬ，φ_ＬＬに基づき、第１の変換参照電圧Ｖ_ＲＣＨとして、電圧（Ｖ_Ｃ，Ｖ_Ｃ＋ΔＶ_Ｔ，Ｖ_Ｃ−ΔＶ_Ｔ）のうちいずれか一つを選択的に出力する。それぞれの電圧（Ｖ_Ｃ）及び電圧（ΔＶ_Ｔ）は、下記式（１Ａ），（１Ｂ），（１Ｃ）により示される。

ここで、式（１Ｂ）におけるｄは、演算値Ｖ_ＯＰと演算値Ｖ_ＯＰの上限値との間の余裕、及び、演算値Ｖ_ＯＰと演算値Ｖ_ＯＰの下限値との間の余裕を設定する値であり、０＜ｄ＜１の範囲における所定の数値に設定される。例えば、ｄ＝０．２５とされる。 The first reference voltage generation circuit 73 generates a first conversion reference voltage V _RH for the first A / D conversion operation. The first reference voltage generating circuit 73, the voltage _{(V C, V C + ΔV} T, V C -ΔV T) is provided. The first reference voltage generating circuit 73 includes switches 73a, 73b, 73c. Switch 73a is opened and closed is controlled by the control signal phi _LL. Switch 73b is opened and closed is controlled by the control signal phi _ML. Switch 73c is opened and closed is controlled by the control signal phi _HL. First reference voltage generating circuit 73, a control signal phi _HL, based on phi _ML, phi _LL, as a first conversion reference voltage _{V RCH,} the voltage _{(V C, V C + ΔV} T, V C -ΔV T) of Selectively output any one of them. Each of the voltage _{(V C)} and a voltage ([Delta] V _T) is represented by the following formula (1A), (1B), as indicated by (1C).

Here, d in Formula (1B), a margin between the operation value _{V OP} and the upper limit value of the operation value _{V OP,} and sets the margin between the operation value _{V OP} and the lower limit value of the operation value _{V OP} It is a value to be set to a predetermined value in the range of 0 <d <1. For example, d = 0.25.

図３は、図２に示された第２の参照電圧発生回路７４の構成を示す回路図である。図３に示されるように、第２の参照電圧発生回路７４は、第２のＡ／Ｄ変換動作のための第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬを生成する。第２の参照電圧発生回路７４は、第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬに基づき、第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬを生成する。第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬは、基準電圧源３３，３５から提供される。第２の参照電圧発生回路７４は、第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬに基づき、所定の抵抗値を有する抵抗Ｒ１〜Ｒ５に応じて、電圧（Ｖ_ＲＣ１Ｈ，Ｖ_ＲＣ２Ｈ，Ｖ_ＲＣ２Ｌ，Ｖ_ＲＣ１Ｌ）を生成する。第２のＡ／Ｄ変換動作では、制御信号ＳＡによって制御されるスイッチの動作により、第１の変換参照電圧Ｖ_ＲＣＨとして電圧（Ｖ_ＲＣ２Ｈ）が提供され、第２の変換参照電圧Ｖ_ＲＣＬとして電圧（Ｖ_ＲＣ２Ｌ）が提供される。 FIG. 3 is a circuit diagram showing the configuration of the second reference voltage generation circuit 74 shown in FIG. As shown in FIG. 3, the second reference voltage generating circuit 74 generates a first conversion reference voltage V _RCH and a second conversion reference voltage V _RCL for the second A / D conversion operation. Second reference voltage generating circuit 74, based on the first standard reference voltage _{V RH} and the second standard reference voltage _{V RL,} to generate a first conversion reference voltage _{V RCH} and second conversion reference voltage _{V RCL} .. The first reference reference voltage _VRH and the second reference reference voltage _VRL are provided by reference voltage sources 33, 35. Second reference voltage generating circuit 74, based on the first standard reference voltage _{V RH} and the second standard reference voltage _{V RL,} according to the resistance R1~R5 having a predetermined resistance value, the voltage _{(V RC1H, V RC2H} , V _RC2L , V _RC1L ) is generated. In the second A / D conversion operation, the operation of the switch controlled by the control signal SA provides a voltage (V _RC2H ) as the first conversion reference voltage V _{RCH and} a voltage as the second conversion reference voltage V _RCL. (V _RC2L ) is provided.

この第２の参照電圧発生回路７４によれば、第１の変換参照電圧Ｖ_ＲＣＨは、第１の基準参照電圧Ｖ_ＲＨと第２の基準参照電圧Ｖ_ＲＬとの間の中央値より高く且つ第１の基準参照電圧Ｖ_ＲＨより低い。また、第２の変換参照電圧Ｖ_ＲＣＬは、第１の基準参照電圧Ｖ_ＲＨと第２の基準参照電圧Ｖ_ＲＬとの間の中央値より低く且つ第２の基準参照電圧Ｖ_ＲＬより高い。このように第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬが生成されるので、第１のＡ／Ｄ変換動作及び第２のＡ／Ｄ変換動作が適切に実施される。 According to the second reference voltage generating circuit 74, the first conversion reference voltage V _RCH is higher than the median value between the first reference reference voltage V _RH and the second reference voltage V _RL and is second. It is lower than the reference reference voltage _{VRH of} 1. Also, the second conversion reference voltage V _RCL is lower than the median between the first reference reference voltage V _RH and the second reference reference voltage V _RL and higher than the second reference reference voltage V _RL . Since the first conversion reference voltage V _RCH and the second conversion reference voltage V _RCL are generated in this way, the first A / D conversion operation and the second A / D conversion operation are appropriately performed.

例えば、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５の抵抗値を、抵抗Ｒ１＝２Ｒ、抵抗Ｒ２＝Ｒ、抵抗Ｒ３＝２Ｒ、抵抗Ｒ４＝Ｒ、抵抗Ｒ５＝２Ｒ（Ｒは所定の抵抗値）といった値に設定することにより、第２のＡ／Ｄ変換動作における第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬとして、以下の式により表される電圧（Ｖ_ＲＣ２Ｈ，Ｖ_ＲＣ２Ｌ）が提供される。
Ｖ_ＲＣ２Ｈ＝（５Ｖ_ＲＨ＋３Ｖ_ＲＬ）／８
Ｖ_ＲＣ２Ｌ＝（３Ｖ_ＲＨ＋５Ｖ_ＲＬ）／８
このように第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬが生成されるので、より適切に第２のＡ／Ｄ変換動作が実施される。 For example, the resistance values of the resistors R1, R2, R3, R4, and R5 are set to resistance R1 = 2R, resistance R2 = R, resistance R3 = 2R, resistance R4 = R, and resistance R5 = 2R (R is a predetermined resistance value). By setting it to a value, the voltage represented by the following formula (V _RC2H , V _RC2L ) is used as the first conversion reference voltage V _RCH and the second conversion reference voltage V _RCL in the second A / D conversion operation. Is provided.
V _RC2H = (5V _RH + 3V _RL ) / 8
V _RC2L = (3V _RH + 5V _RL ) / 8
Since the first conversion reference voltage V _RCH and the second conversion reference voltage V _RCL are generated in this way, the second A / D conversion operation is performed more appropriately.

再び図１に示されるように、論理回路１９は、ディジタル値Ｄに応じた制御信号Ｖ_ＣＯＮＴ（例えばφ_ＤＨ、φ_ＤＬ、φ_ＤＳ）を生成する。 As shown again in FIG. 1, the logic circuit 19 generates a control signal V _CONT (for example, φ _DH , φ _DL , φ _DS ) corresponding to the digital value D.

Ｄ／Ａ変換回路２１は、第１の出力２１ａと、第２の出力２１ｂとを含む。Ｄ／Ａ変換回路２１は、第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬの少なくともいずれか一方を、制御信号Ｖ_ＣＯＮＴに応じて第１の出力２１ａ及び第２の出力２１ｂを介してゲインステージ１５に提供する。第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬは、基準電圧源３３，３５から提供される。 The D / A conversion circuit 21 includes a first output 21a and a second output 21b. D / A conversion circuit 21, at least one of the first standard reference voltage _{V RH} and the second standard reference voltage _{V RL,} the first output 21a and a second output 21b in accordance with the control signal _{V CONT} It is provided to the gain stage 15 via. The first reference reference voltage _VRH and the second reference reference voltage _VRL are provided by reference voltage sources 33, 35.

Ｄ／Ａ変換回路２１は、制御信号に応じて動作するスイッチ回路３１を含む。スイッチ回路３１は、第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬのいずれかを、Ｄ／Ａ変換回路２１が第１の出力２１ａに提供するように動作する。スイッチ回路３１は、第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬのいずれかを、Ｄ／Ａ変換回路２１が第２の出力２１ｂに提供するように動作する。 The D / A conversion circuit 21 includes a switch circuit 31 that operates in response to a control signal. The switch circuit 31 operates so that the D / A conversion circuit 21 provides either the first reference reference voltage _{VRH or} the second reference reference voltage _VRL to the first output 21a. The switch circuit 31 operates so that the D / A conversion circuit 21 provides either the first reference reference voltage _{VRH or} the second reference reference voltage _VRL to the second output 21b.

スイッチ回路３１は、スイッチ３１ａ，３１ｂ，３１ｃを含む。スイッチ回路３１は、スイッチ３１ａ，３１ｂを動作させることにより、第１の基準参照電圧Ｖ_ＲＨを第１の出力２１ａに提供すると共に、第２の基準参照電圧Ｖ_ＲＬを第２の出力２１ｂに提供する。また、スイッチ回路３１は、スイッチ３１ａ，３１ｃを動作させることにより、第１の基準参照電圧Ｖ_ＲＨを第１の出力２１ａ及び第２の２１ｂに提供する。さらに、スイッチ回路３１は、スイッチ３１ｂ，３１ｃを動作させることにより、第２の基準参照電圧Ｖ_ＲＬを第１の出力２１ａ及び第２の２１ｂに提供する。 The switch circuit 31 includes switches 31a, 31b, 31c. By operating the switches 31a and 31b, the switch circuit 31 provides the first reference reference voltage _VRH to the first output 21a and the second reference reference voltage _VRL to the second output 21b. To do. Further, the switch circuit 31 provides the first reference reference voltage _VRH to the first output 21a and the second 21b by operating the switches 31a and 31c. Further, the switch circuit 31 provides a second reference reference voltage _VRL to the first output 21a and the second 21b by operating the switches 31b and 31c.

Ｄ／Ａ変換回路２１の第１の出力２１ａは、第１のキャパシタ２５の一端に接続される。Ｄ／Ａ変換回路２１の第２の出力２１ｂは、第２のキャパシタ２７の一端に接続される。スイッチ３１ａ，３１ｂ，３１ｃの開閉は、それぞれ、論理回路１９からの制御信号φ_ＤＨ，φ_ＤＳ，φ_ＤＬによって制御される。従って、ディジタル値Ｄは、動作させるべき制御信号φ_ＤＨ，φ_ＤＳ，φ_ＤＬを決定する。 The first output 21a of the D / A conversion circuit 21 is connected to one end of the first capacitor 25. The second output 21b of the D / A conversion circuit 21 is connected to one end of the second capacitor 27. The opening and closing of the switches 31a, 31b, and 31c are controlled by the control signals φ _DH , φ _DS , and φ _DL from the logic circuit 19, respectively. Therefore, the digital value D determines the control signals φ _DH , φ _DS , and φ _DL to be operated.

ここで、第１の出力２１ａに提供される電圧をＶ_ＤＡ１とし、第２の出力２１ｂに提供される電圧をＶ_ＤＡ２とする。そして、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａを用いてディジタル値Ｄを生成する場合には、Ｄ／Ａ変換回路２１は、Ａ／Ｄ変換回路１７からのディジタル値Ｄに基づく制御信号Ｖ_ＣＯＮＴに応じて、以下のように動作する。
条件（Ｄ＝１）が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＲＨ、Ｖ_ＤＡ２＝Ｖ_ＲＬ
条件（Ｄ＝０）が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＤＡ２＝Ｖ_ＲＬ Here, the voltage provided to the first output 21a is referred to as V _DA1, and the voltage provided to the second output 21b is referred to as V _DA2 . Then, when the A / D conversion circuit 17 generates the digital value D using one comparator 17a, the D / A conversion circuit 21 is the control signal V based on the digital value D from the A / D conversion circuit 17. It operates as follows according to _CONT .
When the condition (D = 1) is satisfied: V _DA1 = V _RH , V _DA2 = V _RL
When the condition (D = 0) is satisfied: V _DA1 = V _DA2 = V _RL

一方、Ａ／Ｄ変換回路１７が２つのコンパレータ１７ａ，１７ｂを用いてディジタル値Ｄを生成する場合には、Ｄ／Ａ変換回路２１は、Ａ／Ｄ変換回路１７からのディジタル値Ｄに基づく制御信号Ｖ_ＣＯＮＴに応じて、以下のように動作する。
条件（Ｄ＝２）が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＤＡ２＝Ｖ_ＲＨ
条件（Ｄ＝１）が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＲＨ、Ｖ_ＤＡ２＝Ｖ_ＲＬ
条件（Ｄ＝０）が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＤＡ２＝Ｖ_ＲＬ On the other hand, when the A / D conversion circuit 17 generates the digital value D by using the two comparators 17a and 17b, the D / A conversion circuit 21 controls based on the digital value D from the A / D conversion circuit 17. It operates as follows according to the signal V _CONT .
When the condition (D = 2) is satisfied: V _DA1 = V _DA2 = V _RH
When the condition (D = 1) is satisfied: V _DA1 = V _RH , V _DA2 = V _RL
When the condition (D = 0) is satisfied: V _DA1 = V _DA2 = V _RL

本発明の別の側面は、イメージセンサデバイスである。図４は、イメージセンサの画素を示す図面である。イメージセンサデバイスは、セルアレイと、変換器アレイとを備える。セルアレイは、二次元状に配置された複数のイメージセンサセル２ａを含む。変換器アレイは、セルアレイに接続されており複数のＡ／Ｄ変換器１１を含む。Ａ／Ｄ変換器１１は、セルアレイのカラム線８を介してイメージセンサセル２ａに接続される。 Another aspect of the present invention is an image sensor device. FIG. 4 is a drawing showing the pixels of the image sensor. The image sensor device includes a cell array and a converter array. The cell array includes a plurality of image sensor cells 2a arranged in a two-dimensional manner. The converter array is connected to a cell array and includes a plurality of A / D converters 11. The A / D converter 11 is connected to the image sensor cell 2a via the column line 8 of the cell array.

イメージセンサセル２ａは、例えばＣＭＯＳイメージセンサセルである。フォトダイオードＤＦは、イメージに関連する一画素分の光Ｌを受ける。選択トランジスタＭ_Ｓのゲートは、行方向に伸びるロウ選択線Ｓに接続される。リセットトランジスタＭ_Ｒのゲートはリセット線Ｒに接続される。転送トランジスタＭ_Ｔのゲートは、行方向に伸びる転送選択線に接続される。フォトダイオードＤＦの一端は転送トランジスタＭ_Ｔを介して浮遊拡散層ＦＤに接続される。浮遊拡散層ＦＤは、リセットトランジスタＭ_Ｒを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭ_Ａのゲートに接続される。トランジスタＭ_Ａの一電流端子（例えばドレイン）は、選択トランジスタＭ_Ｓを介してカラム線８に接続される。トランジスタＭ_Ａは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭ_Ｓを介してカラム線に提供する。 The image sensor cell 2a is, for example, a CMOS image sensor cell. The photodiode DF receives light L for one pixel related to the image. The gate of the selection transistor M _S is connected to the row select line S extending in the row direction. The gate of the reset transistor M _R is connected to the reset line R. The gate of the transfer transistor M _T is connected to the transfer selection line extending in the row direction. One end of the photodiode DF is connected to the floating diffusion layer FD via the transfer transistor M _T. Floating diffusion layer FD is connected to a reset potential line Reset via the reset transistor _{M R,} is connected to the gate of the transistor _{M A.} First current terminal of the transistor M _A (e.g. the drain) is connected to the column line 8 via the selection transistor M _S. Transistor M _A is provided in the column line through the selection transistor M _S a potential corresponding to the charge amount of the floating diffusion layer FD.

この構造のイメージセンサセル２ａは、リセットレベルを示す第１の信号と該リセットレベルに重畳された信号レベルを示す第２の信号とを生成する。すなわち、イメージセンサセル２ａでは、まず、リセット線Ｒに提供される制御信号がリセットトランジスタＭ_Ｒに提供され、浮遊拡散層ＦＤがリセットされる。トランジスタＭ_Ａを介して、このリセットレベルが読み出される。次に、電荷転送制御信号ＴＸが転送トランジスタＭ_Ｔに提供され、フォトダイオードＤＦから光誘起信号電荷が浮遊拡散層に転送される。そして、トランジスタＭ_Ａを介して、この信号レベルが読み出される。このように、イメージセンサセル２ａは、リセットレベルを示す第１の信号Ｓ１と該リセットレベルに重畳された信号レベルを示す第２の信号Ｓ２とを生成可能である。 The image sensor cell 2a having this structure generates a first signal indicating a reset level and a second signal indicating a signal level superimposed on the reset level. That is, in the image sensor cell 2a, first, the control signal provided to the reset line R is provided to the reset transistor M _R, the floating diffusion layer FD is reset. Through the transistor M _A, this reset level is read out. Next, a charge transfer control signal TX is provided to the transfer transistor M _T, photo-induced signal charge from the photodiode DF is transferred to the floating diffusion layer. Then, through the transistor M _A, the signal level is read out. In this way, the image sensor cell 2a can generate a first signal S1 indicating the reset level and a second signal S2 indicating the signal level superimposed on the reset level.

＜フォールディング積分型Ａ／Ｄ変換動作＞
次に、図１に示されたＡ／Ｄ変換器１１における第１のＡ／Ｄ変換動作を説明する。第１のＡ／Ｄ変換動作は、入力信号の標本化及び標本値の積分を繰り返し行うことによりアナログ値である入力値Ｖ_ＩＮからディジタル値Ｄである出力値を得るためのフォールディング積分型の動作である。 <Folding integral type A / D conversion operation>
Next, the first A / D conversion operation in the A / D converter 11 shown in FIG. 1 will be described. The first A / D conversion operation is a folding integral type operation for obtaining an output value which is a digital value D from an input value _VIN which is an analog value by repeatedly sampling an input signal and integrating the sample value. Is.

図５の（ａ）部、（ｂ）部、（ｃ）部及び（ｄ）部は、第１のＡ／Ｄ変換動作を説明するための回路図である。第１のＡ／Ｄ変換動作では、前述したように、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａを用いてディジタル値Ｄを生成する。 The parts (a), (b), (c) and (d) of FIG. 5 are circuit diagrams for explaining the first A / D conversion operation. In the first A / D conversion operation, as described above, the A / D conversion circuit 17 generates the digital value D by using one comparator 17a.

図５の（ａ）部に示されるように、ゲインステージ１５は、第１の初期格納ステップとしての第１の格納動作を行う。このステップでは、ゲインステージ１５の入力１５ａを介して受けた入力値Ｖ_ＩＮを第１のキャパシタ２５に格納する。また、ゲインステージ１５の出力２３ｂと第１の入力２３ａとを接続する。そして、第２のキャパシタ２７は、第２の出力２１ｂから提供される第２の基準参照電圧Ｖ_ＲＬを格納する。さらに、第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続される。 As shown in part (a) of FIG. 5, the gain stage 15 performs the first storage operation as the first initial storage step. In this step, the input value _VIN received via the input 15a of the gain stage 15 is stored in the first capacitor 25. Further, the output 23b of the gain stage 15 and the first input 23a are connected. Then, the second capacitor 27 stores the second reference reference voltage _VRL provided from the second output 21b. Further, the third capacitor 29 is connected between the output 23b of the arithmetic amplifier circuit 23 and the first input 23a.

第１の初期格納ステップ及び以下に説明する各ステップにおける格納及び接続は、スイッチ回路３１及びスイッチ４３，４７，４９，５１，５３により実現される。第１の初期格納ステップでは、制御信号（φ_ＤＨ＝０，φ_ＤＳ＝０，φ_ＤＬ＝１）及び制御信号（φ_１＝１，φ_２＝０，φ_３＝０，φ_Ｒ＝１，φ_Ｓ＝１）により、スイッチ３１ｂ，４７，５３，４３は導通とされ、スイッチ３１ａ，３１ｃ，４９，５１は非導通とされる。 The storage and connection in the first initial storage step and each step described below is realized by the switch circuit 31 and the switches 43, 47, 49, 51, 53. In the first initial storage step, the control signal (φ _DH = 0, φ _DS = 0, φ _DL = 1) and the control signal (φ ₁ = 1, φ ₂ = 0, φ ₃ = 0, φ _R = 1, By φ _S = 1), the switches 31b, 47, 53, 43 are made conductive, and the switches 31a, 31c, 49, 51 are made non-conductive.

このとき、容量Ｃ_１ａ，Ｃ_１ｂに蓄積される電荷（Ｑ_１ａ，Ｑ_１ｂ）は、下記式（２Ａ），（２Ｂ）により示される。

At this time, the charges (Q _1a , Q _1b ) accumulated in the capacitances C _1a and C _1b are represented by the following equations (2A) and (2B).

第１の初期格納動作ステップに引き続き、Ａ／Ｄ変換器１１は、図５の（ｂ）部又は図５の（ｃ）部に示される、第１の演算ステップとしての第１の演算動作を行う。 Following the first initial storage operation step, the A / D converter 11 performs the first calculation operation as the first calculation step shown in the part (b) of FIG. 5 or the part (c) of FIG. Do.

第１の演算ステップでは、制御信号（φ_１＝０，φ_２＝１，φ_３＝０，φ_Ｒ＝０，φ_Ｓ＝０）により、スイッチ４９は導通とされ、スイッチ４７，５１，５３，４３は非導通とされる。この回路構成によれば、第１のキャパシタ２５が第１の出力２１ａと第１の入力２３ａとの間に接続され、第２のキャパシタ２７が第２の出力２１ｂと第１の入力２３ａとの間に接続され、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続される。 In the first calculation step, the switch 49 is made conductive by the control signal (φ ₁ = 0, φ ₂ = 1, φ ₃ = 0, φ _R = 0, φ _S = 0), and the switches 47, 51, 53. , 43 are non-conducting. According to this circuit configuration, the first capacitor 25 is connected between the first output 21a and the first input 23a, and the second capacitor 27 is connected to the second output 21b and the first input 23a. A third capacitor 29 is connected between the output 23b of the arithmetic amplifier circuit 23 and the first input 23a.

Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂには、コンパレータ１７ａからのディジタル値Ｄ（ｎ）（＝Ｂ_１）に従ったスイッチ回路３１の制御により、第１の基準参照電圧Ｖ_ＲＨ又は第２の基準参照電圧Ｖ_ＲＬが提供される。 The first output 21a and the second output 21b of the D / A conversion circuit 21 have a first reference by controlling the switch circuit 31 according to the digital values D (n) (= B ₁ ) from the comparator 17a. A reference voltage _VRH or a second reference reference voltage _VRL is provided.

１回目及び２回目の第１の演算動作が行われるとき、参照電圧発生部７０は、第１の変換参照電圧Ｖ_ＲＣＨとして第１の閾値をＡ／Ｄ変換回路１７に提供する。この場合、参照電圧発生部７０では、制御信号（φ_ＨＬ＝０，φ_ＭＬ＝１，φ_ＬＬ＝０，φ_ＣＨ１＝１，φ_ＣＨ２＝０）により、スイッチ７３ｂ，７５は導通とされ、スイッチ７３ａ，７３ｃ，７６は非導通とされる。 When the first and second first arithmetic operations are performed, the reference voltage generation unit 70 provides the A / D conversion circuit 17 with a first threshold value as the first conversion reference voltage _VRCH . In this case, in the reference voltage generating unit 70, the switches 73b and 75 are made conductive by the control signal ( _φHL = 0, φ _ML = 1, φ _LL = 0, φ _CH1 = 1, φ _CH2 = 0), and the switches 73b and 75 are switched. 73a, 73c, and 76 are non-conducting.

ここで、参照電圧発生部７０は、２回目の第１の演算動作の結果を利用して、制御値Ｅである第１の制御値または第２の制御値を生成する。制御値Ｅは、３回目以降の第１の演算動作に利用される閾値である第１の変換参照電圧Ｖ_ＲＣＨを生成するための値である。この動作は、参照電圧発生部７０の第１の論理回路７１において行われる。第１の論理回路７１は、以下のように動作する。Ｖ_ＯＰ（２）は、２回目の第１の演算動作により生成された演算値である。
条件（Ｖ_ＯＰ（２）≧Ｖ_Ｃ）が満たされるとき、Ｅ＝１
条件（Ｖ_ＯＰ（２）＜Ｖ_Ｃ）が満たされるとき、Ｅ＝０ Here, the reference voltage generation unit 70 uses the result of the second first calculation operation to generate the first control value or the second control value which is the control value E. The control value E is a value for generating the first conversion reference voltage _VRCH , which is a threshold value used for the first calculation operation after the third time. This operation is performed in the first logic circuit 71 of the reference voltage generation unit 70. The first logic circuit 71 operates as follows. V _OP (2) is a calculated value generated by the second first calculated operation.
When the condition _{(V OP (2) ≧ V} C) is satisfied, E = 1
When the condition _{(V OP (2) <V} C) is satisfied, E = 0

具体的には、演算値Ｖ_ＯＰ（２）が第１の閾値（Ｖ_Ｃ）以上であるとき、制御値Ｅは第１の制御値（Ｅ＝１）である。一方、演算値Ｖ_ＯＰ（２）が第１の閾値（Ｖ_Ｃ）未満であるとき、制御値Ｅは第２の制御値（Ｅ＝０）である。なお、この制御値は、２回目の第１の演算動作の結果（演算値Ｖ_ＯＰ（２））に基づくコンパレータ１７ａのディジタル出力（Ｄ（２）＝０又は１）を利用してもよい。 Specifically, when the operation value _V OP (2) is a first threshold _{(V C)} or higher, the control value E is the first control value (E = 1). On the other hand, when the operation value _V OP (2) is less than the first threshold value _{(V C),} the control value E is the second control value (E = 0). As this control value, the digital output (D (2) = 0 or 1) of the comparator 17a based on the result of the second first calculation operation (calculation value V _OP (2)) may be used.

１回目及び２回目の第１の演算動作が行われるとき、Ａ／Ｄ変換回路１７のコンパレータ１７ａは、式（３）に示されるように動作する。式（３）において、Ｄ（ｎ）＝（Ｂ_１）はｎ回目の演算動作おけるディジタル値Ｄが（Ｂ_１）であることを示す。ｎはゲインステージ１５におけるフォールディング積分動作の数を示す。例えば、Ｄ（１）＝１は１回目のフォールディング演算動作におけるディジタル値Ｄが「１」であることを示す。

When the first and second first arithmetic operations are performed, the comparator 17a of the A / D conversion circuit 17 operates as shown in the equation (3). In the equation (3), D (n) = (B ₁ ) indicates that the digital value D in the nth calculation operation is (B ₁ ). n indicates the number of folding integral operations in the gain stage 15. For example, D (1) = 1 indicates that the digital value D in the first folding operation is "1".

３回目以降の第１の演算動作が行われるとき、参照電圧発生部７０及びＡ／Ｄ変換回路１７のコンパレータ１７ａは、式（４）に示されるように動作する。ただし、３≦ｎ＜Ｍである。Ｍは、最大繰り返し数（積分の回数）である。

When the first calculation operation is performed after the third time, the reference voltage generation unit 70 and the comparator 17a of the A / D conversion circuit 17 operate as shown in the equation (4). However, 3 ≦ n <M. M is the maximum number of repetitions (number of integrations).

式（４）によれば、参照電圧発生部７０は、第１の変換参照電圧Ｖ_ＲＣＨとして電圧［Ｖ_Ｃ−ｄ×ΔＶ_Ｒ×（２×Ｅ−１）］をＡ／Ｄ変換回路１７に提供する。そして、Ａ／Ｄ変換回路１７は、演算値Ｖ_ＯＰ（ｎ）（３≦ｎ＜Ｍ）に基づき、第１の変換参照電圧Ｖ_ＲＣＨを参照して、ディジタル値Ｄを生成する。 According to equation (4), the reference voltage generating unit 70, a first conversion reference voltage _V voltage as _RCH of _{[V C -d × ΔV R ×} (2 × E-1)] A / D conversion circuit 17 provide. Then, the A / D conversion circuit 17 generates a digital value D with reference to the first conversion reference voltage _VRCH based on the calculated value V _OP (n) (3 ≦ n <M).

式（４）において、［Ｖ_Ｃ−ｄ×ΔＶ_Ｒ×（２×Ｅ−１）］は、コンパレータ１７ａに提供される第２の閾値又は第３の閾値である。制御値Ｅは、第２の閾値又は第３の閾値を決定する。第２の閾値又は第３の閾値を示す数式［Ｖ_Ｃ−ｄ×ΔＶ_Ｒ×（２×Ｅ−１）］を参照すると、制御値Ｅが含まれている。制御値Ｅは、２回目の第１の演算動作の結果に基づいて生成される値である。すなわち、３回目以降の演算動作においては、２回目の演算動作で得られた結果（制御値Ｅ）を用いて閾値（第１の変換参照電圧Ｖ_ＲＣＨ）を決定している。既に述べたように、式（４）におけるｄは、演算値Ｖ_ＯＰと演算値Ｖ_ＯＰの上限値との間の余裕、及び、演算値Ｖ_ＯＰと演算値Ｖ_ＯＰの下限値との間の余裕を設定する値であり、０＜ｄ＜１の範囲における所定の数値に設定される。例えば、ｄ＝０．２５とされる。 In the formula _{(4), [V C -d} × ΔV R × (2 × E-1)] is a second threshold or the third threshold value provided to the comparator 17a. The control value E determines a second threshold value or a third threshold value. Referring to formula _{[V C -d × ΔV R ×} (2 × E-1)] of a second threshold or the third threshold value, which contains control value E. The control value E is a value generated based on the result of the second first calculation operation. That is, in the third and subsequent calculation operations, the threshold value (first conversion reference voltage _VRC ) is determined using the result (control value E) obtained in the second calculation operation. As already mentioned, d in Formula (4), a margin between the operation value V _OP and the upper limit value of the operation value V _OP, and, between the operation value V _OP and the lower limit value of the operation value V _OP It is a value for setting a margin, and is set to a predetermined value in the range of 0 <d <1. For example, d = 0.25.

例えば、第１の制御値（Ｅ＝１）であるとき、第１の制御値（Ｅ＝１）を式（４）に代入すると、式（５）に示される第２の閾値（Ｖ_Ｃ−ｄ×ΔＶ_Ｒ）が得られる。第２の閾値は、第１の閾値Ｖ_Ｃより［ｄ×ΔＶ_Ｒ］だけ小さい。この場合、参照電圧発生部７０では、制御信号（φ_ＨＬ＝０，φ_ＭＬ＝０，φ_ＬＬ＝１，φ_ＣＨ１＝１，φ_ＣＨ２＝０）により、スイッチ７３ａ，７５が導通とされ、スイッチ７３ｂ，７３ｃ，７６が非導通とされる。

For example, when a first control value (E = 1), by substituting first control value (E = 1) in equation (4), a second threshold value shown in equation (5) _{(V C} - d × ΔV _R) are obtained. Second threshold value, [d × ΔV _R] by less than the first threshold value _{V C.} In this case, in the reference voltage generating unit 70, the switches 73a and 75 are made conductive by the control signal ( _φHL = 0, φ _ML = 0, φ _LL = 1, φ _CH1 = 1, φ _CH2 = 0), and the switches 73a and 75 are made conductive. 73b, 73c, 76 are non-conducting.

一方、第２の制御値（Ｅ＝０）であるとき、第２の制御値（Ｅ＝０）を式（４）に代入すると、式（６）に示される第３の閾値（Ｖ_Ｃ＋ｄ×ΔＶ_Ｒ）が得られる。第３の閾値は、第１の閾値Ｖ_Ｃより［ｄ×ΔＶ_Ｒ］だけ大きい。この場合、参照電圧発生部７０では、制御信号（φ_ＨＬ＝１，φ_ＭＬ＝０，φ_ＬＬ＝０，φ_ＣＨ１＝１，φ_ＣＨ２＝０）により、スイッチ７３ｃ，７５が導通とされ、スイッチ７３ａ，７３ｂ，７６が非導通とされる。

On the other hand, when it is the second control value (E = 0), and substituting the second control value (E = 0) in equation (4), a third threshold value shown in Equation (6) _(V C + d × ΔV _R) is obtained. The third threshold is greater by [d × ΔV _R] than the first threshold value _{V C.} In this case, in the reference voltage generating unit 70, the switches 73c and 75 are made conductive by the control signal ( _φHL = 1, φ _ML = 0, φ _LL = 0, φ _CH1 = 1, φ _CH2 = 0), and the switches 73c and 75 are made conductive. 73a, 73b, 76 are non-conducting.

要するに、１回目及び２回目の演算動作では、第１の変換参照電圧Ｖ_ＲＣＨとして電圧（Ｖ_Ｃ）がコンパレータ１７ａに提供される。そして、２回目の演算動作の結果に基づいて第１の制御値（Ｅ＝１）が生成された場合には、第１の変換参照電圧Ｖ_ＲＣＨとして電圧（Ｖ_Ｃ−ｄ×ΔＶ_Ｒ）がコンパレータ１７ａに提供される。一方、２回目の演算動作の結果に基づいて、第２の制御値（Ｅ＝２）が生成された場合には、第１の変換参照電圧Ｖ_ＲＣＨとして電圧（Ｖ_Ｃ＋ｄ×ΔＶ_Ｒ）がコンパレータ１７ａに提供される。 In short, in the first and second arithmetic operation, voltage _{(V C)} is provided to the comparator 17a as a first conversion reference voltage _{V RCH.} When the first control value based on the second result of the computation operation (E = 1) is generated, first conversion reference voltage _{V RCH} as the voltage _(V C -d × _{ΔV R)} is Provided to the comparator 17a. On the other hand, based on the second calculation operation result, when the second control value (E = 2) is generated, first conversion reference voltage _{V RCH} as the voltage _{(V C + d × ΔV R} ) is Provided to the comparator 17a.

続いて、ゲインステージ１５は、図５（ｄ）に示される第１の格納動作を第１の格納ステップとして行う。第１の格納ステップでは、第３のキャパシタ２９を演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続することで演算値Ｖ_ＯＰを容量Ｃ_２に保持したままで、ゲインステージ１５の入力１５ａからの入力値Ｖ_ＩＮを第１のキャパシタ２５に格納し、第２の出力２１ｂから提供される第２の基準参照電圧Ｖ_ＲＬを第２のキャパシタ２７に格納する。第１の格納ステップでは、制御信号（φ_ＤＨ＝０，φ_ＤＳ＝０、φ_ＤＬ＝１）及び制御信号（φ_１＝１，φ_２＝０，φ_３＝０，φ_Ｒ＝０，φ_Ｓ＝１）により、スイッチ３１ｂ，４７，４３は導通とされ、スイッチ３１ａ，３１ｃ，４９，５１，５３は非導通とされる。 Subsequently, the gain stage 15 performs the first storage operation shown in FIG. 5D as the first storage step. In the first storage step, the gain stage is performed while the calculated value V _OP is held in the capacitance C ₂ by connecting the third capacitor 29 between the output 23b of the arithmetic amplifier circuit 23 and the first input 23a. The input value V _IN from the input 15a of the 15 is stored in the first capacitor 25, and the second reference reference voltage _VRL provided from the second output 21b is stored in the second capacitor 27. In the first storage step, the control signal (φ _DH = 0, φ _DS = 0, φ _DL = 1) and the control signal (φ ₁ = 1, φ ₂ = 0, φ ₃ = 0, φ _R = 0, φ _{By S} = 1), the switches 31b, 47, 43 are made conductive, and the switches 31a, 31c, 49, 51, 53 are made non-conductive.

次いで、ゲインステージ１５は、ディジタル値Ｄ（ｎ−１）に基づき、図５の（ｂ）部及び図５の（ｃ）部に示される第１の演算動作のいずれかを選択しながら、ｎ回目の第１の演算ステップ及び第１の格納ステップを行うフォールディング積分型Ａ／Ｄ変換ステップを所定回数繰り返して実施する。フォールディング積分型Ａ／Ｄ変換ステップにおいて、第１の演算ステップ及び第１の格納ステップをＭ回繰り返して、サンプリング及び積分を行ったときの演算値Ｖ_ＯＰは、式（７Ａ），（７Ｂ）により示される。式（７Ａ）において、ディジタル値Ｄ（ｎ）は、上記式（５）又は式（６）により示される。

Next, the gain stage 15 selects one of the first arithmetic operations shown in the part (b) of FIG. 5 and the part (c) of FIG. 5 based on the digital value D (n-1), and n The folding integral type A / D conversion step that performs the first calculation step and the first storage step is repeated a predetermined number of times. In the folding integral type A / D conversion step, the calculated value V _OP when sampling and integration are performed by repeating the first calculation step and the first storage step M times is calculated by the equations (7A) and (7B). Shown. In the formula (7A), the digital value D (n) is represented by the above formula (5) or the formula (6).

式（７Ａ）の右辺第２項に示されるように、入力信号である入力値Ｖ_ＩＮに１／２のゲインをかけて、Ｍ回のサンプリングを行い、フォールディング積分型のＡ／Ｄ変換を行うと、その出力（演算値Ｖ_ＯＰ）の振幅範囲は、入力信号の振幅範囲と同じになる。 As shown in the second term on the right side of the equation (7A), a gain of 1/2 is applied to the input value _VIN which is an input signal, sampling is performed M times, and folding integration type A / D conversion is performed. And the amplitude range of the output (calculated value V _OP ) is the same as the amplitude range of the input signal.

＜巡回型Ａ／Ｄ変換動作＞
次に、図１に示されたＡ／Ｄ変換器１１における第２のＡ／Ｄ変換動作を説明する。第２のＡ／Ｄ変換動作は、巡回型Ａ／Ｄ変換動作である。以下、Ａ／Ｄ変換器１１における、巡回型Ａ／Ｄ変換ステップとしての巡回型Ａ／Ｄ変換の動作を説明する。 <Circuit type A / D conversion operation>
Next, the second A / D conversion operation in the A / D converter 11 shown in FIG. 1 will be described. The second A / D conversion operation is a cyclic A / D conversion operation. Hereinafter, the operation of the cyclic A / D conversion as the cyclic A / D conversion step in the A / D converter 11 will be described.

図６の（ａ）部、（ｂ）部及び（ｃ）部は、第２のＡ／Ｄ変換動作を説明するための回路図である。第２のＡ／Ｄ変換動作では、Ａ／Ｄ変換回路１７が２つのコンパレータ１７ａ，１７ｂを用いてディジタル値Ｄを生成する。 The parts (a), (b) and (c) of FIG. 6 are circuit diagrams for explaining the second A / D conversion operation. In the second A / D conversion operation, the A / D conversion circuit 17 generates the digital value D by using the two comparators 17a and 17b.

まず、ゲインステージ１５は、図６の（ａ）部に示されるように、第２の初期格納ステップとしての第２の格納動作を実施する。このステップでは、フォールディング積分型Ａ／Ｄ変換ステップにおける演算値Ｖ_ＯＰである残差アナログ信号を第１のキャパシタ２５、第２のキャパシタ２７及び第３のキャパシタ２９に格納する。このステップでは、制御信号（φ_ＤＨ＝０，φ_ＤＳ＝１、φ_ＤＬ＝０）及び制御信号（φ_１＝１，φ_２＝０，φ_３＝１，φ_Ｒ＝０，φ_Ｓ＝０）により、スイッチ３１ｃ，４７，５１は導通とされ、スイッチ３１ａ，３１ｂ，４３，４９，５３は非導通とされる。また、このステップでは、フォールディング積分型Ａ／Ｄ変換ステップにおける演算値Ｖ_ＯＰがコンパレータ１７ａ，１７ｂに提供される。コンパレータ１７ａ，１７ｂは、提供された演算値Ｖ_ＯＰに基づき、ディジタル値Ｄを生成する。 First, the gain stage 15 performs a second storage operation as a second initial storage step, as shown in part (a) of FIG. In this step, the residual analog signal which is the calculated value V _OP in the folding integral type A / D conversion step is stored in the first capacitor 25, the second capacitor 27, and the third capacitor 29. In this step, the control signal (φ _DH = 0, φ _DS = 1, φ _DL = 0) and the control signal (φ ₁ = 1, φ ₂ = 0, φ ₃ = 1, φ _R = 0, φ _S = 0). ), The switches 31c, 47, 51 are made conductive, and the switches 31a, 31b, 43, 49, 53 are made non-conductive. Further, in this step, the calculated value V _OP in the folding integral type A / D conversion step is provided to the comparators 17a and 17b. The comparators 17a and 17b generate a digital value D based on the provided calculated value V _OP .

続いて、ゲインステージ１５は、第２の初期格納ステップに引き続き、ディジタル値Ｄ（＝Ｂ_１＋Ｂ_０）の値に従って、図６の（ｂ）部又は図６の（ｃ）部に示されるように、第２の演算ステップとしての第２の演算動作を行う。第２の演算動作では、ゲインステージ１５は、演算増幅回路２３、第１のキャパシタ２５、第２のキャパシタ２７及び第３のキャパシタ２９により演算値Ｖ_ＯＰを生成する。第２の演算動作では、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されると共に、第１のキャパシタ２５が第１の出力２１ａと第１の入力２３ａとの間に接続され、第２のキャパシタ２７が第２の出力２１ｂと第１の入力２３ａとの間に接続される。第２の演算ステップでは、制御信号（φ_１＝０，φ_２＝１，φ_３＝０，φ_Ｒ＝０，φ_Ｓ＝０）により、スイッチ４９は導通とされ、スイッチ４７，５１，５３，４３は非導通とされる。 Subsequently, the gain stage 15 is shown in part (b) of FIG. 6 or part (c) of FIG. 6 according to the value of the digital value D (= B ₁ + B ₀ ) following the second initial storage step. In addition, the second calculation operation as the second calculation step is performed. In the second arithmetic operation, the gain stage 15 generates an arithmetic value V _OP by the arithmetic amplifier circuit 23, the first capacitor 25, the second capacitor 27, and the third capacitor 29. In the second arithmetic operation, the third capacitor 29 is connected between the output 23b of the arithmetic amplifier circuit 23 and the first input 23a, and the first capacitor 25 is connected to the first output 21a and the first. It is connected between the input 23a and the second capacitor 27 is connected between the second output 21b and the first input 23a. In the second calculation step, the switch 49 is made conductive by the control signal (φ ₁ = 0, φ ₂ = 1, φ ₃ = 0, φ _R = 0, φ _S = 0), and the switches 47, 51, 53. , 43 are non-conducting.

Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂには、コンパレータ１７ａ，１７ｂからのディジタル値Ｄ（＝Ｂ_１＋Ｂ_０）に従ってスイッチ回路３１が制御され、第１の基準参照電圧Ｖ_ＲＨ又は第２の基準参照電圧Ｖ_ＲＬが提供される。 The switch circuit 31 is controlled by the first output 21a and the second output 21b of the D / A conversion circuit 21 according to the digital values D (= B ₁ + B ₀ ) from the comparators 17a and 17b, and the first reference is referred to. A voltage _VRH or a second reference reference voltage _VRL is provided.

コンパレータ１７ａ，１７ｂは、以下のように動作する。
Ｖ_ＯＰ＞Ｖ_ＲＣＨのとき Ｄ＝２（Ｂ_１＝１，Ｂ_０＝１）
Ｖ_ＲＣＬ＜Ｖ_ＯＰ≦Ｖ_ＲＣＨのとき Ｄ＝１（Ｂ_１＝０，Ｂ_０＝１）
Ｖ_ＯＰ≦Ｖ_ＲＣＬのとき Ｄ＝０（Ｂ_１＝０，Ｂ_０＝０） The comparators 17a and 17b operate as follows.
When V _OP > V _RCH D = 2 (B ₁ = 1, B ₀ = 1)
When V _RCL <V _OP ≤ V _RCH D = 1 (B ₁ = 0, B ₀ = 1)
When V _OP ≤ V _RCL D = 0 (B ₁ = 0, B ₀ = 0)

Ｄ＝２のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第１の基準参照電圧Ｖ_ＲＨが提供されるように制御されながら図６の（ｂ）部の動作が行われる。一方、Ｄ＝０のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第２の基準参照電圧Ｖ_ＲＬが提供されるように制御されながら図６の（ｂ）部の動作が行われる。さらに、Ｄ＝１のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂからそれぞれ第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬが提供されるように制御されながら図６の（ｃ）部の動作が行われる。 When D = 2, the first output 21a and the second output 21b of the D / A conversion circuit 21 are controlled so as to provide the first reference reference voltage _VRH, as shown in the part (b) of FIG. The operation is performed. On the other hand, when D = 0, (b) of FIG. 6 is controlled so that the second reference reference voltage _VRL is provided from the first output 21a and the second output 21b of the D / A conversion circuit 21. The operation of the part is performed. Further, when D = 1, the first reference reference voltage _VRH and the second reference reference voltage _VRL are provided from the first output 21a and the second output 21b of the D / A conversion circuit 21, respectively. The operation of the part (c) of FIG. 6 is performed while being controlled by.

続いて、ゲインステージ１５は、第２の演算ステップに引き続き、図６の（ａ）部に示されるように、第２の格納ステップとしての第２の格納動作を行う。 Subsequently, the gain stage 15 performs the second storage operation as the second storage step, as shown in the part (a) of FIG. 6, following the second calculation step.

第２の格納ステップでは、第２の演算ステップにおける演算値Ｖ_ＯＰを第１のキャパシタ２５、第２のキャパシタ２７及び第３のキャパシタ２９に格納する点において、第２の初期格納ステップと相違する。 The second storage step differs from the second initial storage step in that the calculated value _VOP in the second calculation step is stored in the first capacitor 25, the second capacitor 27, and the third capacitor 29. ..

そして、ゲインステージ１５は、巡回型Ａ／Ｄ変換ステップとして、第２の演算ステップ及び第２の格納ステップを所定回数繰り返して行う。Ｍ回の積分動作後の演算値Ｖ_ＯＰ（Ｍ）の残差に対するｊ回目の巡回動作後に得られるディジタル値をＤ（ｊ）で表すと、残差Ｖ_ＯＰ（Ｍ）−Ｖ_ＣＯＭとディジタル値Ｄ（ｊ）の関係は式（８）により示される。

式（７Ａ）のＤ（Ｍ）と、式（８）のＤ（１）〜Ｄ（Ｎ）より、アナログ値である入力値からディジタル値である出力値が得られる。 Then, the gain stage 15 repeats the second calculation step and the second storage step a predetermined number of times as the cyclic A / D conversion step. The digital value obtained after the jth patrol operation for the residual of the calculated value V _OP (M) after the M times of integration operation is represented by D (j), and the residual V _OP (M) -V _COM and the digital value. The relationship of D (j) is shown by the equation (8).

From D (M) of the formula (7A) and D (1) to D (N) of the formula (8), an output value which is a digital value can be obtained from an input value which is an analog value.

以下、本実施形態に係るＡ／Ｄ変換器１１の作用効果について説明する。 Hereinafter, the operation and effect of the A / D converter 11 according to the present embodiment will be described.

このＡ／Ｄ変換器１１では、ゲインステージ１５の出力１５ｂから送出される演算値Ｖ_ＯＰに基づいて第１の変換参照電圧Ｖ_ＲＣＨを生成する。そして、第１の変換参照電圧Ｖ_ＲＣＨを参照して、ゲインステージ１５からの演算値Ｖ_ＯＰがディジタル値Ｄに変換される。これにより、第１の変換参照電圧Ｖ_ＲＣＨは、唯一の値ではなく可変値であるので、積分動作の繰り返しによってもゲインステージ１５の出力１５ｂから送出される演算値Ｖ_ＯＰが所望の範囲を超えないようにすることが可能になる。従って、このＡ／Ｄ変換器１１は、積分演算の結果を所望の範囲に収めることができる。 The A / D converter 11 generates the first conversion reference voltage _VRCH based on the calculated value V _OP transmitted from the output 15b of the gain stage 15. Then, the calculated value V _OP from the gain stage 15 is converted into the digital value D with reference to the first conversion reference voltage V _RCH . As a result, since the first conversion reference voltage V _RCH is not a unique value but a variable value, the calculated value V _OP transmitted from the output 15b of the gain stage 15 exceeds the desired range even when the integration operation is repeated. It will be possible to avoid it. Therefore, the A / D converter 11 can keep the result of the integration operation within a desired range.

このゲインステージ１５では、第３のキャパシタ２９の容量Ｃ_２が、第１のキャパシタ２５の容量Ｃ_１ａ及び第２のキャパシタ２７の容量Ｃ_１ｂに対して２倍である。換言すると、第１のキャパシタ２５及び第２のキャパシタ２７と、第３のキャパシタ２９との容量比が１／２である。従って、演算増幅回路２３における電圧の出力範囲は、入力範囲の１／２になる。このため、このゲインステージ１５によれば、１回目の積分動作によって入力信号の大きさが１／２となる。次に、２回目の積分動作では１回目の積分動作の結果と、１／２とされる演算増幅回路２３の演算値Ｖ_ＯＰとが足し合される。従って、２回目の積分動作の出力の大きさは、入力値Ｖ_ＩＮの大きさに対応する。これにより、第１の変換参照電圧Ｖ_ＲＣＨの生成において、２回目の積分動作の出力を参照することは、入力を参照することと同じ意味である。従って、ゲインステージ１５の演算値Ｖ_ＯＰを利用して、積分演算の結果を所望の範囲に収めることが可能な第１の変換参照電圧Ｖ_ＲＣＨを生成することができる。 In the gain stage 15, the capacitance C ₂ of the third capacitor 29 is twice the capacitance C _1a of the first capacitor 25 and the capacitance C _{1 b} of the second capacitor 27. In other words, the capacitance ratio of the first capacitor 25 and the second capacitor 27 to the third capacitor 29 is 1/2. Therefore, the output range of the voltage in the arithmetic amplifier circuit 23 is 1/2 of the input range. Therefore, according to the gain stage 15, the magnitude of the input signal is halved by the first integration operation. Next, in the second integration operation, the result of the first integration operation and the calculated value V _OP of the arithmetic amplifier circuit 23, which is halved, are added. Therefore, the magnitude of the output of the second integration operation corresponds to the magnitude of the input value _VIN . Thus, in the generation of the first conversion reference voltage _VRC , referencing the output of the second integration operation has the same meaning as referencing the input. Therefore, the calculated value V _OP of the gain stage 15 can be used to generate a first conversion reference voltage V _RCH capable of _keeping the result of the integration calculation within a desired range.

図７及び図８を参照しつつ、参照電圧発生部７０の作用につきさらに説明する。図７及び図８は、ゲインステージ１５のフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を概略的に示す図である。参照電圧発生部７０は、２回目の積分動作で得られたゲインステージ１５の出力に基づいて、第１の制御値又は第２の制御値を生成する。そして、参照電圧発生部７０は、３回目の積分動作で得られたゲインステージ１５の出力をＡ／Ｄ変換するための第１の変換参照電圧Ｖ_ＲＣＨを、第２の閾値（Ｖ_Ｃ−ΔＶ_Ｔ）又は第３の閾値（Ｖ_Ｃ＋ΔＶ_Ｔ）に基づいて生成する。そして、第１の閾値（Ｖ_Ｃ）及び第１の制御値に基づいて生成された第２の閾値（Ｖ_Ｃ−ΔＶ_Ｔ）は、第１の閾値（Ｖ_Ｃ）より小さい。一方、第１の閾値（Ｖ_Ｃ）及び第２の制御値に基づいて生成された第３の閾値（Ｖ_Ｃ＋ΔＶ_Ｔ）は、第１の閾値（Ｖ_Ｃ）より大きい。その結果、ゲインステージ１５の出力が大きい場合には閾値が小さくなり、ゲインステージ１５の出力が小さい場合には閾値が大きくなる。 The operation of the reference voltage generating unit 70 will be further described with reference to FIGS. 7 and 8. 7 and 8 are diagrams schematically showing input / output characteristics during operation of the gain stage 15 as a folding integral type A / D converter. The reference voltage generation unit 70 generates a first control value or a second control value based on the output of the gain stage 15 obtained in the second integration operation. Then, the reference voltage generating unit 70, a first conversion reference voltage V _RCH for A / D converting the output of the gain stage 15 obtained in integral operation of the third, second threshold value (V _C - [Delta] V generated based on _T) or the third threshold value _{(V C} + ΔV _T). The first threshold value _{(V C)} and the first second threshold which is generated based on the control value _(V C _{-ΔV T),} the first threshold value _{(V C)} is less than. On the other hand, the third threshold value that is generated based on the first threshold value _{(V C)} and a second control value _{(V C} + ΔV _T) is greater than the first threshold value _{(V C).} As a result, when the output of the gain stage 15 is large, the threshold value becomes small, and when the output of the gain stage 15 is small, the threshold value becomes large.

ここで、閾値は、ゲインステージ１５の出力を所定の範囲に収めるために、演算値Ｖ_ＯＰから所定の値（ΔＶ_Ｒ）を減じる動作（いわゆる折り返し動作）を行うか否かを判断するための値である。そうすると、第２の閾値が第１の閾値（Ｖ_Ｃ）より小さい場合（Ｖ_Ｃ−ΔＶ_Ｔ）には、ゲインステージ１５の出力が小さい段階で折り返し動作が実行されることになる（図７参照）。従って、ゲインステージ１５の出力から上限値（Ｖ_ｍａｘ）までの間の余裕をΔＶ_ｍ１からΔＶ_ｍ２へ拡大させることが可能になる。また、第３の閾値が第１の閾値（Ｖ_Ｃ）より大きい場合（Ｖ_Ｃ＋ΔＶ_Ｔ）には、ゲインステージ１５の出力が大きい段階で折り返し動作が実行されることになる（図８参照）。従って、ゲインステージ１５の出力から下限値（Ｖ_ｍｉｎ）までの間の余裕をΔＶ_ｍ３からΔＶ_ｍ４へ拡大させることが可能になる。 Here, the threshold value in order to keep the output of the gain stage 15 in a predetermined range, the operation value V _OP predetermined value ([Delta] V _R) to reduce operation (so-called folding operation) whether the to determine performed The value. Then, the second threshold is a first threshold value (V _C) is smaller than (V _C - [Delta] V _T), so that the folded operation output is smaller stage of gain stage 15 is performed (see FIG. 7 ). Therefore, the margin between the output of the gain stage 15 and the upper limit value (V _max ) can be expanded from ΔV _m1 to ΔV _m2 . The third threshold value in the first threshold value (V _C) is greater than (V C ₊ [Delta] V _T), so that the folded operate at a large output stage of gain stage 15 is performed (see FIG. 8) .. Therefore, the margin between the output of the gain stage 15 and the lower limit value (V _min ) can be expanded from ΔV _m3 to ΔV _m4 .

このＡ／Ｄ変換器１１では、コンパレータ１７ａの比較動作における誤差耐性を高めることが可能になる。従って、精密な参照電圧を提供するために高精度の電源を用いる必要がなくなる。 In this A / D converter 11, it is possible to improve the error tolerance in the comparison operation of the comparator 17a. Therefore, it is not necessary to use a precision power supply to provide a precision reference voltage.

また、第１の閾値（Ｖ_Ｃ）は、第１の基準参照電圧Ｖ_ＲＨと、第２の基準参照電圧Ｖ_ＲＬとの中間値である（式（１Ａ）参照）。この構成によれば、ゲインステージ１５に入力される入力値Ｖ_ＩＮの許容範囲において、第１の閾値（Ｖ_Ｃ）よりも小さい第２の閾値（Ｖ_Ｃ−ΔＶ_Ｔ）を用いてＡ／Ｄ変換される範囲と、第１の閾値（Ｖ_Ｃ）よりも大きい第２の閾値（Ｖ_Ｃ＋ΔＶ_Ｔ）を用いてＡ／Ｄ変換される範囲と、の境界を、当該許容範囲の中間に設定することができる。 Further, the first threshold value _{(V C)} includes a first standard reference voltage _{V RH,} which is an intermediate value between the second reference reference voltage _{V RL} (formula (1A) refer). According to this configuration, the allowable range of the input values _{V IN} input to the gain stage 15, with a first threshold value _{(V C)} smaller second threshold than _{(V C -ΔV T) A /} D a range to be converted, set the range to be a / D conversion using a more larger second threshold value (V C ₊ ΔV _T) the first threshold value (V _C), the boundary, in the middle of the acceptable range can do.

＜比較例１＞
図９の（ａ）部〜（ｄ）部は、シミュレーションにより求めたゲインステージのフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を示す図面である。縦軸は、Ａ／Ｄ変換前の入力値Ｖ_ＩＮ（アナログ値）であり、横軸は、入力値Ｖ_ＩＮをＡ／Ｄ変換後の値（１４ビットディジタル値）である。すなわち、横軸は、入力値Ｖ_ＩＮ（ディジタル値）であり、１４ビットでＡ／Ｄ変換した結果出力されると期待されるディジタル値に換算して示している。図９の（ａ）部〜（ｄ）部に示される入出力特性は、比較例に係る参照電圧発生部から提供される基準参照電圧に基づいている。比較例に係る参照電圧発生部は、基準参照電圧を生成するための閾値が一定値（第１の閾値（Ｖ_Ｃ））として動作する。また、シミュレーションのための条件として、（Ｖ_Ｃ＝０．５Ｖ、Ｖ_ＲＨ＝１．０Ｖ、Ｖ_ＲＬ＝０Ｖ、Ｖ_ＣＯＭ＝０Ｖ）が設定された。 <Comparative example 1>
The parts (a) to (d) of FIG. 9 are drawings showing the input / output characteristics of the gain stage obtained by simulation during operation as a folding integral type A / D converter. The vertical axis is the input value V _IN (analog value) before A / D conversion, and the horizontal axis is the value (14-bit digital value) after A / D conversion of the input value V _IN . That is, the horizontal axis is the input value _VIN (digital value), which is converted into a digital value expected to be output as a result of A / D conversion with 14 bits. The input / output characteristics shown in parts (a) to (d) of FIG. 9 are based on the reference reference voltage provided by the reference voltage generating unit according to the comparative example. The reference voltage generation unit according to the comparative example, the threshold for generating the standard reference voltage to operate as a constant value (the first threshold value (V _C)). Further, as a condition for _simulation, has been set _{(V C = 0.5V, V RH} = 1.0V, V RL = 0V, V COM = 0V).

図９の（ａ）部及び図９の（ｂ）部は、積分回数（Ｍ＝１６）とした場合のシミュレーション結果である。また、図９の（ａ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図９の（ｂ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含む。図９の（ａ）部に示された入出力特性によれば、上限値（又は下限値）までの余裕（ΔＶ_ｍ）は、０．０３６Ｖであることがわかった。従って、図９の（ｂ）部に示されるように、電圧バイアス等の誤差に対して０．０３６Ｖの余裕があることがわかった。 Part (a) of FIG. 9 and part (b) of FIG. 9 are simulation results when the number of integrations (M = 16) is set. Further, the part (a) of FIG. 9 is an ideal folding integral type A / D conversion circuit and does not include an error factor such as a voltage bias of the comparator. On the other hand, the part (b) of FIG. 9 includes an error factor such as a voltage bias of the comparator as an actual folding integral type A / D conversion circuit. According to the input / output characteristics shown in the part (a) of FIG. 9, it was found that the margin (ΔV _m ) up to the upper limit value (or the lower limit value) was 0.036 V. Therefore, as shown in part (b) of FIG. 9, it was found that there is a margin of 0.036 V with respect to an error such as voltage bias.

図９の（ｃ）部及び図９の（ｄ）部は、積分回数（Ｍ＝６４）とした場合のシミュレーション結果である。また、図９の（ｃ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図９の（ｄ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含む。図９の（ｃ）部に示された入出力特性によれば、上限値（又は下限値）までの余裕（ΔＶ_ｍ）は、０．００７７Ｖであることがわかった。従って、図９の（ｄ）部に示されるように、電圧バイアス等の誤差に対して０．００７７Ｖの余裕があることがわかった。 Part (c) of FIG. 9 and part (d) of FIG. 9 are simulation results when the number of integrations (M = 64) is set. Further, the part (c) of FIG. 9 is an ideal folding integral type A / D conversion circuit and does not include an error factor such as a voltage bias of the comparator. On the other hand, the part (d) of FIG. 9 includes an error factor such as a voltage bias of the comparator as an actual folding integral type A / D conversion circuit. According to the input / output characteristics shown in part (c) of FIG. 9, it was found that the margin (ΔV _m ) up to the upper limit value (or lower limit value) was 0.0077V. Therefore, as shown in part (d) of FIG. 9, it was found that there is a margin of 0.0077V with respect to an error such as voltage bias.

＜実施例１＞
図１０の（ａ）部〜（ｄ）部は、シミュレーションにより求めたゲインステージ１５のフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を示す図面である。縦軸は、Ａ／Ｄ変換前の入力値Ｖ_ＩＮ（アナログ値）であり、横軸は、入力値Ｖ_ＩＮをＡ／Ｄ変換後の値（１４ビットディジタル値）である。図１０の（ａ）部〜（ｄ）部に示される入出力特性は、参照電圧発生部７０から提供される基準参照電圧に基づいている。また、シミュレーションのための条件として、（Ｖ_Ｃ＝０．５Ｖ、ΔＶ_Ｔ＝０．１２５Ｖ、Ｖ_ＲＨ＝１．０Ｖ、Ｖ_ＲＬ＝０Ｖ、Ｖ_ＣＯＭ＝０Ｖ）が設定された。 <Example 1>
Parts (a) to (d) of FIG. 10 are drawings showing input / output characteristics of the gain stage 15 obtained by simulation during operation as a folding integral type A / D converter. The vertical axis is the input value V _IN (analog value) before A / D conversion, and the horizontal axis is the value (14-bit digital value) after A / D conversion of the input value V _IN . The input / output characteristics shown in parts (a) to (d) of FIG. 10 are based on the reference reference voltage provided by the reference voltage generation unit 70. Further, as a condition for _{simulation, (V C = 0.5V, ΔV} T = 0.125V, V RH = 1.0V, V RL = 0V, V COM = 0V) is set.

図１０の（ａ）部及び図１０の（ｂ）部は、積分回数（Ｍ＝１６）とした場合のシミュレーション結果である。また、図１０の（ａ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図１０の（ｂ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータ１７ａの電圧バイアス等の誤差要因を含む。図１０の（ａ）部に示された入出力特性によれば、上限値（又は下限値）までの余裕（ΔＶ_ｍ）は、０．１２５Ｖであることがわかった。従って、図１０の（ｂ）部に示されるように、電圧バイアス等の誤差に対して０．１２５Ｖの余裕があることがわかった。また、比較例の余裕（０．０３６Ｖ）と比較すると、誤差耐性は３倍程度（０．１２５／０．０３６）向上することがわかった。 Part (a) of FIG. 10 and part (b) of FIG. 10 are simulation results when the number of integrations (M = 16) is set. Further, the part (a) of FIG. 10 is an ideal folding integral type A / D conversion circuit and does not include an error factor such as a voltage bias of the comparator. On the other hand, the part (b) of FIG. 10 includes an error factor such as a voltage bias of the comparator 17a as an actual folding integral type A / D conversion circuit. According to the input / output characteristics shown in part (a) of FIG. 10, it was found that the margin (ΔV _m ) up to the upper limit value (or lower limit value) was 0.125 V. Therefore, as shown in part (b) of FIG. 10, it was found that there is a margin of 0.125 V with respect to an error such as voltage bias. Further, it was found that the error tolerance was improved by about 3 times (0.125 / 0.036) as compared with the margin (0.036V) of the comparative example.

図１０の（ｃ）部及び図１０の（ｄ）部は、積分回数（Ｍ＝６４）とした場合のシミュレーション結果である。また、図１０の（ｃ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図１０の（ｄ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータ１７ａの電圧バイアス等の誤差要因を含む。図１０の（ｃ）部に示された入出力特性によれば、上限値（又は下限値）までの余裕（ΔＶｍ）は、０．１２５Ｖであることがわかった。従って、図１０の（ｄ）部に示されるように、電圧バイアス等の誤差に対して０．１２５Ｖの余裕があることがわかった。また、比較例の余裕（０．００７７Ｖ）と比較すると、誤差耐性は１６倍程度（０．１２５／０．００７７）向上することがわかった。 Part (c) of FIG. 10 and part (d) of FIG. 10 are simulation results when the number of integrations (M = 64) is set. Further, the part (c) of FIG. 10 is an ideal folding integral type A / D conversion circuit and does not include an error factor such as a voltage bias of the comparator. On the other hand, the part (d) of FIG. 10 includes an error factor such as a voltage bias of the comparator 17a as an actual folding integral type A / D conversion circuit. According to the input / output characteristics shown in part (c) of FIG. 10, it was found that the margin (ΔVm) up to the upper limit value (or lower limit value) was 0.125V. Therefore, as shown in part (d) of FIG. 10, it was found that there is a margin of 0.125 V with respect to an error such as voltage bias. Further, it was found that the error tolerance was improved by about 16 times (0.125 / 0.0077) as compared with the margin (0.0077V) of the comparative example.

＜実施例２＞
図１１の（ａ）部〜（ｄ）部は、シミュレーションにより求めたゲインステージ１５のフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を示す図面である。縦軸は、Ａ／Ｄ変換前の入力値Ｖ_ＩＮ（アナログ値）であり、横軸は、入力値Ｖ_ＩＮをＡ／Ｄ変換後の値（１４ビットディジタル値）である。図１１の（ａ）部〜（ｄ）部に示される入出力特性は、参照電圧発生部７０から提供される基準参照電圧に基づいている。また、シミュレーションのための条件として、（Ｖ_Ｃ＝０．３７５Ｖ、ΔＶ_Ｔ＝０．１２５Ｖ、Ｖ_ＲＨ＝１．０Ｖ、Ｖ_ＲＬ＝０Ｖ、Ｖ_ＣＯＭ＝０Ｖ）が設定された。 <Example 2>
Parts (a) to (d) of FIG. 11 are drawings showing input / output characteristics of the gain stage 15 obtained by simulation during operation as a folding integral type A / D converter. The vertical axis is the input value V _IN (analog value) before A / D conversion, and the horizontal axis is the value (14-bit digital value) after A / D conversion of the input value V _IN . The input / output characteristics shown in parts (a) to (d) of FIG. 11 are based on the reference reference voltage provided by the reference voltage generation unit 70. Further, as a condition for _{simulation, (V C = 0.375V, ΔV} T = 0.125V, V RH = 1.0V, V RL = 0V, V COM = 0V) is set.

さらに、実施例２では、２回目の演算値Ｖ_ＯＰをディジタル値Ｄに変換するための第１の閾値として、第１の閾値（Ｖ_Ｃ＋ΔＶ_Ｒ／４）を設定した。ΔＶ_Ｒは、上記式（１Ｃ）に示される。即ち、第１の閾値は、第１の基準参照電圧Ｖ_ＲＨと、第２の基準参照電圧Ｖ_ＲＬとの中間値（Ｖ_Ｃ）よりも小さく、第２の基準参照電圧よりも大きい。 Further, in the second embodiment, as the first threshold value for converting the second operation value _{V OP} into a digital value D, setting the first threshold value _{(V C + ΔV R / 4} ). [Delta] V _R is represented by the formula (1C). That is, the first threshold value, a first standard reference voltage V _RH, the intermediate value between the second reference reference voltage V _RL (V _C) and is larger than the second reference reference voltage.

図１１の（ａ）部及び図１１の（ｂ）部は、積分回数（Ｍ＝１６）とした場合のシミュレーション結果である。また、図１１の（ａ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図１１の（ｂ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータ１７ａの電圧バイアス等の誤差要因を含む。図１１の（ａ）部に示された入出力特性によれば、下限値までの余裕（ΔＶｍ）は、０．０９Ｖであることがわかった。従って、図１１の（ｂ）部に示されるように、電圧バイアス等の誤差に対して０．０９Ｖの余裕があることがわかった。また、比較例の余裕（０．０３６Ｖ）と比較すると、誤差耐性は２．５倍程度（０．０９／０．０３６）向上することがわかった。 Part (a) of FIG. 11 and part (b) of FIG. 11 are simulation results when the number of integrations (M = 16) is set. Further, the part (a) of FIG. 11 is an ideal folding integral type A / D conversion circuit and does not include an error factor such as a voltage bias of the comparator. On the other hand, the part (b) of FIG. 11 includes an error factor such as a voltage bias of the comparator 17a as an actual folding integral type A / D conversion circuit. According to the input / output characteristics shown in the part (a) of FIG. 11, it was found that the margin (ΔVm) to the lower limit value was 0.09 V. Therefore, as shown in part (b) of FIG. 11, it was found that there is a margin of 0.09 V with respect to an error such as voltage bias. Further, it was found that the error tolerance was improved by about 2.5 times (0.09 / 0.036) as compared with the margin (0.036V) of the comparative example.

図１１の（ｃ）部及び図１１の（ｄ）部は、積分回数（Ｍ＝６４）とした場合のシミュレーション結果である。また、図１１の（ｃ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図１１の（ｄ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータ１７ａの電圧バイアス等の誤差要因を含む。図１１の（ｃ）部に示された入出力特性によれば、下限値までの余裕（ΔＶｍ）は、０．０７２Ｖであることがわかった。従って、図１１の（ｄ）部に示されるように、電圧バイアス等の誤差に対して０．０７２Ｖの余裕があることがわかった。また、比較例の余裕（０．００７７Ｖ）と比較すると、誤差耐性は１０倍程度（０．０７２／０．００７７）向上することがわかった。 Part (c) of FIG. 11 and part (d) of FIG. 11 are simulation results when the number of integrations (M = 64) is set. Further, the part (c) of FIG. 11 is an ideal folding integral type A / D conversion circuit and does not include an error factor such as a voltage bias of the comparator. On the other hand, the part (d) of FIG. 11 includes an error factor such as a voltage bias of the comparator 17a as an actual folding integral type A / D conversion circuit. According to the input / output characteristics shown in part (c) of FIG. 11, it was found that the margin (ΔVm) to the lower limit value was 0.072V. Therefore, as shown in part (d) of FIG. 11, it was found that there is a margin of 0.072 V with respect to an error such as voltage bias. Further, it was found that the error tolerance was improved by about 10 times (0.072 / 0.0077) as compared with the margin (0.0077V) of the comparative example.

実施例２のように、閾値（Ｖ_Ｃ＋ΔＶ_Ｒ／４）とする設定によれば、入力の大きさが小さい領域（換言すると暗い領域）における余裕を拡大することができる。即ち、この構成によれば、入力の許容範囲における中間値を境界点として、第１の閾値よりも小さい第２の閾値を用いてＡ／Ｄ変換される範囲と、第１の閾値よりも大きい第２の閾値を用いてＡ／Ｄ変換される範囲と、の境界を、入力の許容範囲における下限寄りに設定することができる。 As in Example 2, according to the setting of a threshold _{(V C + ΔV R / 4} ), it is possible to enlarge the margin in the area size of the input is small (dark areas in other words). That is, according to this configuration, the range in which the A / D conversion is performed using the second threshold value smaller than the first threshold value and the range larger than the first threshold value with the intermediate value in the allowable input range as the boundary point. The boundary between the range to be A / D converted using the second threshold value and the range can be set closer to the lower limit in the allowable input range.

＜実施例３＞
図１２の（ａ）部〜（ｄ）部は、シミュレーションにより求めたゲインステージ１５のフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を示す図面である。縦軸は、Ａ／Ｄ変換前の入力値Ｖ_ＩＮ（アナログ値）であり、横軸は、入力値Ｖ_ＩＮをＡ／Ｄ変換後の値（１４ビットディジタル値）である。図１２の（ａ）部〜（ｄ）部に示される入出力特性は、参照電圧発生部７０から提供される基準参照電圧に基づいている。また、シミュレーションのための条件として、（Ｖ_Ｃ＝０．６２５Ｖ、ΔＶ_Ｔ＝０．１２５Ｖ、Ｖ_ＲＨ＝１．０Ｖ、Ｖ_ＲＬ＝０Ｖ、Ｖ_ＣＯＭ＝０Ｖ）が設定された。 <Example 3>
Parts (a) to (d) of FIG. 12 are drawings showing input / output characteristics of the gain stage 15 obtained by simulation during operation as a folding integral type A / D converter. The vertical axis is the input value V _IN (analog value) before A / D conversion, and the horizontal axis is the value (14-bit digital value) after A / D conversion of the input value V _IN . The input / output characteristics shown in parts (a) to (d) of FIG. 12 are based on the reference reference voltage provided by the reference voltage generation unit 70. Further, as a condition for _{simulation, (V C = 0.625V, ΔV} T = 0.125V, V RH = 1.0V, V RL = 0V, V COM = 0V) is set.

さらに、実施例３では、２回目の演算値Ｖ_ＯＰをディジタル値Ｄに変換するための第１の閾値として、第１の閾値（Ｖ_Ｃ−ΔＶ_Ｒ／４）を設定した。ΔＶ_Ｒは、上記式（１Ｃ）に示される。第１の閾値は、第１の基準参照電圧Ｖ_ＲＨと、第２の基準参照電圧Ｖ_ＲＬとの中間値（Ｖ_Ｃ）よりも大きく、第１の基準参照電圧Ｖ_ＲＨよりも小さい。 Further, in the third embodiment, as the first threshold value for converting the second operation value _{V OP} into a digital value D, setting the first threshold value _{(V C -ΔV R / 4)} . [Delta] V _R is represented by the formula (1C). First threshold value, a first standard reference voltage _{V RH,} the intermediate value between the second reference reference voltage _{V RL (V C)} greater than, smaller than the first standard reference voltage _{V RH.}

図１２の（ａ）部及び図１２の（ｂ）部は、積分回数（Ｍ＝１６）とした場合のシミュレーション結果である。また、図１２の（ａ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図１２の（ｂ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータ１７ａの電圧バイアス等の誤差要因を含む。図１２の（ａ）部に示された入出力特性によれば、上限値までの余裕（ΔＶｍ）は、０．０９Ｖであることがわかった。従って、図１２の（ｂ）部に示されるように、電圧バイアス等の誤差に対して０．０９Ｖの余裕があることがわかった。また、比較例の余裕（０．０３６Ｖ）と比較すると、誤差耐性は２．５倍程度（０．０９／０．０３６）向上することがわかった。 Part (a) of FIG. 12 and part (b) of FIG. 12 are simulation results when the number of integrations (M = 16) is set. Further, the part (a) of FIG. 12 is an ideal folding integral type A / D conversion circuit and does not include an error factor such as a voltage bias of the comparator. On the other hand, the part (b) of FIG. 12 includes an error factor such as a voltage bias of the comparator 17a as an actual folding integral type A / D conversion circuit. According to the input / output characteristics shown in part (a) of FIG. 12, it was found that the margin (ΔVm) up to the upper limit value was 0.09 V. Therefore, as shown in part (b) of FIG. 12, it was found that there is a margin of 0.09 V with respect to an error such as voltage bias. Further, it was found that the error tolerance was improved by about 2.5 times (0.09 / 0.036) as compared with the margin (0.036V) of the comparative example.

図１２の（ｃ）部及び図１２の（ｄ）部は、積分回数（Ｍ＝６４）とした場合のシミュレーション結果である。また、図１２の（ｃ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図１２の（ｄ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータ１７ａの電圧バイアス等の誤差要因を含む。図１２の（ｃ）部に示された入出力特性によれば、上限値までの余裕（ΔＶｍ）は、０．０７２Ｖであることがわかった。従って、図１２の（ｄ）部に示されるように、電圧バイアス等の誤差に対して０．０７２Ｖの余裕があることがわかった。また、比較例の余裕（０．００７７Ｖ）と比較すると、誤差耐性は１０倍程度（０．０７２／０．００７７）向上することがわかった。 Part (c) of FIG. 12 and part (d) of FIG. 12 are simulation results when the number of integrations (M = 64) is set. Further, the part (c) of FIG. 12 is an ideal folding integral type A / D conversion circuit and does not include an error factor such as a voltage bias of the comparator. On the other hand, the part (d) of FIG. 12 includes an error factor such as a voltage bias of the comparator 17a as an actual folding integral type A / D conversion circuit. According to the input / output characteristics shown in part (c) of FIG. 12, it was found that the margin (ΔVm) up to the upper limit value was 0.072V. Therefore, as shown in part (d) of FIG. 12, it was found that there is a margin of 0.072 V with respect to an error such as voltage bias. Further, it was found that the error tolerance was improved by about 10 times (0.072 / 0.0077) as compared with the margin (0.0077V) of the comparative example.

実施例３のように、閾値（Ｖ_Ｃ−ΔＶ_Ｒ／４）とする設定によれば、入力の大きさが大きい領域（換言すると明るい領域）における余裕を拡大することができる。即ち、この構成によれば、入力の許容範囲における中間値を境界点として、第１の閾値よりも小さい第２の閾値を用いてＡ／Ｄ変換される範囲と、第１の閾値よりも大きい第２の閾値を用いてＡ／Ｄ変換される範囲と、の境界を、入力の許容範囲における上限寄りに設定することができる。 As in Example 3, according to the setting of a threshold _{(V C -ΔV R / 4)} , it is possible to enlarge the margin in the area size of the input is large (bright region in other words). That is, according to this configuration, the range to be A / D converted using the second threshold value smaller than the first threshold value and the range larger than the first threshold value with the intermediate value in the allowable input range as the boundary point. The boundary between the range to be A / D converted using the second threshold value and the range can be set closer to the upper limit in the allowable input range.

＜実施例４＞
実施例４では、式（４）における係数ｄの効果を確認した。図１３の（ａ）部〜（ｃ）部は、シミュレーションにより求めたゲインステージ１５のフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を示す図面である。縦軸は、Ａ／Ｄ変換前の入力値Ｖ_ＩＮ（アナログ値）であり、横軸は、入力値Ｖ_ＩＮをＡ／Ｄ変換後の値（１４ビットディジタル値）である。図１３の（ａ）部〜（ｃ）部に示される入出力特性は、参照電圧発生部７０から提供される基準参照電圧に基づいている。また、シミュレーションのための条件として、（Ｖ_Ｃ＝０．５Ｖ、ΔＶ_Ｔ＝ｄ×０．５Ｖ、Ｖ_ＲＨ＝１．０Ｖ、Ｖ_ＲＬ＝０Ｖ、Ｖ_ＣＯＭ＝０Ｖ）が設定された。 <Example 4>
In Example 4, the effect of the coefficient d in the equation (4) was confirmed. Parts (a) to (c) of FIG. 13 are drawings showing input / output characteristics of the gain stage 15 obtained by simulation during operation as a folding integral type A / D converter. The vertical axis is the input value V _IN (analog value) before A / D conversion, and the horizontal axis is the value (14-bit digital value) after A / D conversion of the input value V _IN . The input / output characteristics shown in parts (a) to (c) of FIG. 13 are based on the reference reference voltage provided by the reference voltage generation unit 70. Further, as a condition for _{simulation, (V C = 0.5V, ΔV} T = d × 0.5V, V RH = 1.0V, V RL = 0V, V COM = 0V) is set.

さらに、実施例４では、式（４）における係数ｄの値を、ｄ＝０、ｄ＝０．２５、ｄ＝０．５のように変化させた。 Further, in Example 4, the value of the coefficient d in the formula (4) was changed as d = 0, d = 0.25, d = 0.5.

図１３の（ａ）部は、ｄ＝０であるときの入出力特性を示す図面であり、図１３の（ｂ）部は、ｄ＝０．２５であるときの入出力特性を示す図面であり、図１３の（ｃ）部は、ｄ＝０．５であるときの入出力特性を示す図面である。図１３の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、ｄの数値を変化させることにより、余裕（ΔＶｍ）の大きさを調整できることがわかった。 Part (a) of FIG. 13 is a drawing showing input / output characteristics when d = 0, and part (b) of FIG. 13 is a drawing showing input / output characteristics when d = 0.25. Part (c) of FIG. 13 is a drawing showing input / output characteristics when d = 0.5. As shown in parts (a), (b) and (c) of FIG. 13, it was found that the size of the margin (ΔVm) can be adjusted by changing the value of d.

以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されるものではない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。 The present invention has been described in detail above based on the embodiment. However, the present invention is not limited to the above embodiment. The present invention can be modified in various ways without departing from the gist thereof.

例えば、上記実施形態では、参照電圧発生部７０は、ゲインステージ１５の演算値Ｖ_ＯＰを利用して、変換参照電圧を生成したが、この構成に限定されることはない。参照電圧発生部７０は、ゲインステージ１５の入力１５ａ提供される入力値Ｖ_ＩＮを利用して、変換参照電圧を生成してもよい。このような構成は、図１に示された回路に対して、スイッチを追加すると共に、入力値Ｖ_ＩＮを閾値と比較するためのコンパレータ（不図示）を追加することにより実現できる。例えば、スイッチ４３，５１を閉鎖することにより、入力１５ａと参照電圧発生部７０が接続される。そして、スイッチ５１と出力１５ｂとの間に演算増幅回路２３の出力２３ｂが接続されないように新たなスイッチ（不図示）を設ける。このような構成によっても、上記実施形態と同様の効果を得ることができる。 For example, in the above embodiment, the reference voltage generation unit 70 generates the conversion reference voltage by using the calculated value V _OP of the gain stage 15, but the present invention is not limited to this configuration. The reference voltage generation unit 70 may generate a conversion reference voltage by using the input value _VIN provided at the input 15a of the gain stage 15. Such a configuration can be realized by adding a switch to the circuit shown in FIG. 1 and adding a comparator (not shown) for comparing the input value _VIN with the threshold value. For example, by closing the switches 43 and 51, the input 15a and the reference voltage generating unit 70 are connected. Then, a new switch (not shown) is provided so that the output 23b of the arithmetic amplifier circuit 23 is not connected between the switch 51 and the output 15b. Even with such a configuration, the same effect as that of the above embodiment can be obtained.

また、上記実施形態では、２回目の積分動作の演算結果を利用して、３回目以降の変換参照電圧を生成した。すなわち、４回目や５回目の演算に利用される変換参照電圧は、２回目の積分動作の演算結果を利用している。例えば、ｎ回目（ｎは３以上の整数）の演算に利用される変換参照電圧は、（ｎ−１）回目の積分動作の演算結果を利用して生成されてもよい。例えば、４回目の演算に利用される変換参照電圧は、３回目の積分動作の演算結果を利用して生成されてもよい。 Further, in the above embodiment, the conversion reference voltage for the third and subsequent times is generated by using the calculation result of the second integration operation. That is, the conversion reference voltage used for the fourth and fifth calculations uses the calculation result of the second integration operation. For example, the conversion reference voltage used for the nth calculation (n is an integer of 3 or more) may be generated by using the calculation result of the (n-1) th integration operation. For example, the conversion reference voltage used for the fourth calculation may be generated by using the calculation result of the third integration operation.

また、第１の閾値（Ｖ_Ｃ＋ΔＶ_Ｒ／４）又は第１の閾値（Ｖ_Ｃ−ΔＶ_Ｒ／４）は、Ａ／Ｄ変換回路１７が備えるコンパレータのオフセット機能を利用して実現されてもよい。すなわち、コンパレータには電圧Ｖ_Ｃが提供され、電圧ΔＶ_Ｒ／４はコンパレータが有するオフセット機能により提供されてもよい。 Further, the first threshold value _{(V C + ΔV R / 4} ) or the first threshold value _(V C _{-ΔV R} / 4) may either be implemented using a comparator offset functions of the A / D converter circuit 17 Good. That is, the comparator provides a voltage V _C, may be provided by a voltage [Delta] V R _{/ 4} offset function with comparator.

２ａ…イメージセンサセル、１１…Ａ／Ｄ変換器、１５…ゲインステージ、１５ａ…入力、１５ｂ…出力、１７…Ａ／Ｄ変換回路、１７ａ，１７ｂ…コンパレータ、１９…論理回路、２１…Ｄ／Ａ変換回路、２１ａ…第１の出力、２１ｂ…第２の出力、２３…演算増幅回路、２３ａ…第１の入力、２３ｂ…出力、２３ｃ…第２の入力、２５…第１のキャパシタ、２７…第２のキャパシタ、２９…第３のキャパシタ、３１…スイッチ回路、３１ａ，３１ｂ，３１ｃ，４３，４９，５１，５３…スイッチ、３３，３５…基準電圧源、６１…クロック発生器、７０…参照電圧発生部、７１…第１の論理回路、７２…第２の論理回路、７３…第１の参照電圧発生回路、７４…第２の参照電圧発生回路、Ｂ_１，Ｂ_０…ビット、Ｃ_１ａ，Ｃ_１ｂ，Ｃ_２…容量、Ｄ…ディジタル値、Ｖ_ＣＯＭ…基準電位、Ｖ_ＣＯＮＴ…制御信号、Ｖ_ＩＮ…入力値、Ｖ_ＯＰ…演算値、Ｖ_ＲＣＨ…第１の変換参照電圧、Ｖ_ＲＣＬ…第２の変換参照電圧、Ｖ_ＲＨ…第１の基準参照電圧、Ｖ_ＲＬ…第２の基準参照電圧、 2a ... image sensor cell, 11 ... A / D converter, 15 ... gain stage, 15a ... input, 15b ... output, 17 ... A / D conversion circuit, 17a, 17b ... comparator, 19 ... logic circuit, 21 ... D / A conversion circuit, 21a ... 1st output, 21b ... 2nd output, 23 ... Computational amplification circuit, 23a ... 1st input, 23b ... Output, 23c ... 2nd input, 25 ... 1st capacitor, 27 ... second capacitor, 29 ... third capacitor, 31 ... switch circuit, 31a, 31b, 31c, 43, 49, 51, 53 ... switch, 33, 35 ... reference voltage source, 61 ... clock generator, 70 ... Reference voltage generating unit, 71 ... 1st logic circuit, 72 ... 2nd logic circuit, 73 ... 1st reference voltage generating circuit, 74 ... 2nd reference voltage generating circuit, B ₁ , B ₀ ... Bits, C _1a , C _1b , C ₂ ... Capacity, D ... Digital value, V _COM ... Reference potential, V _CONT ... Control signal, V _IN ... Input value, V _OP ... Calculated value, V _RCH ... First conversion reference voltage, V _RCL ... second conversion reference voltage, V _RH ... first reference voltage, V _RL ... second reference voltage,

Claims (7)

入力信号の標本化及び標本値の積分を繰り返し行うことによりアナログ信号からディジタル値を得るためのフォールディング積分型の動作を含むＡ／Ｄ変換動作を行うＡ／Ｄ変換器であって、
前記ディジタル値に変換される前記アナログ信号を受ける入力、前記アナログ信号に基づく信号を生成する演算増幅回路、及び、前記演算増幅回路において生成された信号を送出する出力、を含むゲインステージと、
変換参照電圧を出力する参照電圧発生部であって、前記変換参照電圧は、前記ゲインステージの前記入力に提供される前記アナログ信号の大きさと基準電圧との比較の結果、又は、前記ゲインステージの前記出力から送出される信号の大きさと前記基準電圧との比較の結果の何れか一方に基づいて、電圧が設定される、前記参照電圧発生部と、
前記ゲインステージの前記出力から送出される前記信号に基づき、前記参照電圧発生部から提供される前記変換参照電圧を参照して、１ビットのディジタル値を生成可能な比較器を含むＡ／Ｄ変換回路と、を備える、Ａ／Ｄ変換器。 An A / D converter that performs A / D conversion operations including folding integral type operations for obtaining digital values from analog signals by repeatedly sampling input signals and integrating sample values.
A gain stage including an input that receives the analog signal converted into the digital value, an math amplifier circuit that generates a signal based on the analog signal, and an output that sends out the signal generated by the math amplifier circuit.
A reference voltage generating unit that outputs a conversion reference voltage, wherein the conversion reference voltage is the result of comparison between the magnitude of the analog signal provided to the input of the gain stage and the reference voltage, or the gain stage. The reference voltage generating unit , in which the voltage is set based on either the magnitude of the signal transmitted from the output or the result of comparison with the reference voltage ,
A / D conversion including a comparator capable of generating a 1-bit digital value with reference to the conversion reference voltage provided by the reference voltage generator based on the signal transmitted from the output of the gain stage. An A / D converter comprising a circuit. 前記演算増幅回路は、第１の入力、第２の入力、及び出力を有し、
前記ゲインステージは、前記第１の入力に接続可能な第１のキャパシタと、前記第１の入力に接続可能な第２のキャパシタと、前記第１の入力と前記出力との間に接続される第３のキャパシタと、を有し、
前記第３のキャパシタの容量は、前記第１のキャパシタの容量及び前記第２のキャパシタの容量の２倍であり、
前記参照電圧発生部は、２回目のフォールディング積分動作で得られた前記ゲインステージの前記出力から送出される前記信号に基づき、前記変換参照電圧を生成し、
前記Ａ／Ｄ変換回路は、２以上の整数であるｎであって、ｎ＋１回目のフォールディング積分動作で得られた前記ゲインステージの前記出力から送出される前記信号に基づき、２回目のフォールディング積分動作で得られた前記ゲインステージの前記出力から送出される前記信号に基づく前記変換参照電圧を参照して、前記ディジタル値を生成する、請求項１に記載のＡ／Ｄ変換器。 The arithmetic amplifier circuit has a first input, a second input, and an output.
The gain stage is connected between a first capacitor that can be connected to the first input, a second capacitor that can be connected to the first input, and the first input and the output. With a third capacitor,
The capacity of the third capacitor is twice the capacity of the first capacitor and the capacity of the second capacitor.
The reference voltage generating unit generates the conversion reference voltage based on the signal transmitted from the output of the gain stage obtained in the second folding integration operation.
The A / D conversion circuit is n, which is an integer of 2 or more, and is n + the second folding integration based on the signal transmitted from the output of the gain stage obtained in the first folding integration operation. The A / D converter according to claim 1, wherein the digital value is generated with reference to the conversion reference voltage based on the signal transmitted from the output of the gain stage obtained in operation. 前記Ａ／Ｄ変換回路において生成された前記ディジタル値に応じて、制御信号を生成する論理回路と、
第１の基準参照電圧及び第２の基準参照電圧の少なくとも何れか一方を、前記制御信号に応じて前記ゲインステージに提供するＤ／Ａ変換回路と、をさらに備え、
前記参照電圧発生部は、
２回目の積分動作で得られた前記ゲインステージの前記出力から送出される前記信号の大きさと、前記第１の基準参照電圧及び前記第２の基準参照電圧に基づく第１の閾値と、の比較により、前記ゲインステージの前記出力から送出される前記信号が前記第１の閾値以上である場合に生成される第１の制御値、又は、前記ゲインステージの前記出力から送出される前記信号が前記第１の閾値未満である場合に生成される第２の制御値に基づき、
前記第１の制御値であるとき、前記第１の閾値と前記第１の制御値とに基づいて第２の閾値を生成し、
前記第２の制御値であるとき、前記第１の閾値と前記第２の制御値とに基づいて第３の閾値を生成し、
前記第２の閾値は、前記第１の閾値より小さく、
前記第３の閾値は、前記第１の閾値より大きく、
２以上の整数であるｎであって、ｎ＋１回目のフォールディング積分動作で得られた前記ゲインステージの前記出力から送出される前記信号の大きさと、前記基準電圧としての前記第２の閾値又は前記第３の閾値と、を比較した結果に基づき、前記変換参照電圧を生成する、請求項２に記載のＡ／Ｄ変換器。 A logic circuit that generates a control signal according to the digital value generated in the A / D conversion circuit, and
A D / A conversion circuit that provides at least one of a first reference reference voltage and a second reference reference voltage to the gain stage in response to the control signal is further provided.
The reference voltage generating part is
Comparison of the magnitude of the signal transmitted from the output of the gain stage obtained in the second integration operation with the first threshold value based on the first reference voltage and the second reference voltage. The first control value generated when the signal transmitted from the output of the gain stage is equal to or higher than the first threshold value, or the signal transmitted from the output of the gain stage is said. Based on the second control value generated when it is less than the first threshold
When it is the first control value, a second threshold value is generated based on the first threshold value and the first control value.
When it is the second control value, a third threshold value is generated based on the first threshold value and the second control value.
The second threshold is smaller than the first threshold,
The third threshold is larger than the first threshold,
N, which is an integer of 2 or more, n + the magnitude of the signal transmitted from the output of the gain stage obtained in the first folding integration operation, and the second threshold value as the reference voltage or The A / D converter according to claim 2, wherein the conversion reference voltage is generated based on the result of comparing with the third threshold value. 前記第１の基準参照電圧は、前記第２の基準参照電圧よりも大きく、
前記第１の閾値は、前記第１の基準参照電圧と、前記第２の基準参照電圧との中間値である、請求項３に記載のＡ／Ｄ変換器。 The first reference reference voltage is larger than the second reference reference voltage.
The A / D converter according to claim 3, wherein the first threshold value is an intermediate value between the first reference reference voltage and the second reference reference voltage. 前記第１の基準参照電圧は、前記第２の基準参照電圧よりも大きく、
前記第１の閾値は、前記第１の基準参照電圧と、前記第２の基準参照電圧との中間値よりも小さく、且つ、前記第２の基準参照電圧よりも大きい、請求項３に記載のＡ／Ｄ変換器。 The first reference reference voltage is larger than the second reference reference voltage.
The first threshold value is smaller than an intermediate value between the first reference voltage and the second reference voltage, and is larger than the second reference voltage, according to claim 3. A / D converter. 前記第１の基準参照電圧は、前記第２の基準参照電圧よりも大きく、
前記第１の閾値は、前記第１の基準参照電圧と、前記第２の基準参照電圧との中間値よりも大きく、且つ、前記第１の基準参照電圧よりも小さい、請求項３に記載のＡ／Ｄ変換器。 The first reference reference voltage is larger than the second reference reference voltage.
The first threshold value according to claim 3, wherein the first threshold value is larger than the intermediate value between the first reference voltage and the second reference voltage and smaller than the first reference voltage. A / D converter. 前記Ａ／Ｄ変換回路は、１ビットのディジタル値を生成可能な比較器である第１比較器と、１ビットのディジタル値を生成可能であり、前記第１比較器とは別の第２比較器と、を含み、The A / D conversion circuit has a first comparator which is a comparator capable of generating a 1-bit digital value and a second comparator which can generate a 1-bit digital value and is different from the first comparator. Including the vessel
前記Ａ／Ｄ変換回路は、前記第１比較器及び前記第２比較器のいずれか一方を用いて１ビットのディジタル値を生成し、又は、前記第１比較器及び前記第２比較器の両方を用いて２ビットのディジタル値を生成する、請求項１〜６の何れか一項に記載のＡ／Ｄ変換器。The A / D conversion circuit uses either the first comparator or the second comparator to generate a 1-bit digital value, or both the first comparator and the second comparator. The A / D converter according to any one of claims 1 to 6, which generates a 2-bit digital value using the above.

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