JP6769789B2 - メモリ制御装置、電子機器、メモリの制御方法、および制御プログラム - Google Patents
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Description
以下、本発明の実施の形態について、図1〜図6に基づいて説明すれば、以下のとおりである。
ハイエンド機種のboot memoryについては、eMMCからUFSメモリへの置
き換えが実施されている。UFSメモリは、パフォーマンス(処理速度)に関しては、eMMCより有利であるが、idle時の電流がeMMCと比較して多いという問題がある。上記の問題を克服するために、UFSメモリでは、低電力状態になるHibernate状態(低消費電力状態)という状態を作り、idle中はHibernate状態にすることで、idle中の低消費電流化を図っている。
CPUそれぞれはメモリデバイス1全体を制御するOS(operating system)を管理する。割り込みコントローラ22は各ブロック(UFSコントローラ3、Hibernate管理部4、モデムDSP5、AudioDSP6、およびDMAコントローラ7等)からの割り込みを受けて、割り込みを受けたことをCPU群21に通知する。モデムDSP5、AudioDSP6、およびDMAコントローラ7は、UFSメモリ8にアクセスするバスマスタとしてメモリデバイス1に実装される。
スが発生していない場合、ステップSC5に戻る。
本発明の他の実施形態について、図7および図8に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
メモリデバイス1、1aの制御ブロック(特にHibernate管理部4、4a)は、集積回路(ICチップ)等に形成された論理回路(ハードウェア)によって実現してもよいし、CPU(Central Processing Unit)を用いてソフトウェアによって実現しても
よい。
本発明の態様1に係るメモリ制御装置(メモリデバイス1、1a)は、UFSメモリ8を制御するためのCPUの動作周波数および前記CPUのコア数のうち少なくとも一方を参照して、前記UFSメモリ8における低消費電力状態への移行を禁止させるメモリ管理部(Hiberenate管理部4、4a)を備えており、前記低消費電力状態は、前記UFSメモリ8においてデータ転送が行われる通常状態と比較して、消費電力が低くかつ前記UFSメモリ8におけるidle状態から活動状態への復帰時間が長いことを特徴とする。
2 APP・CPU部
3 UFSコントローラ
4、4a Hibernate管理部(メモリ管理部)
5 モデムDSP
6 AudioDSP
7 DMAコントローラ
8 UFSメモリ
9、9a Hibernate許可bit
10、13 AND回路
10a OR回路
11 APP・CPU信号
11a APP・CPUbit
12 Hibernate制御ENbit
14 周波数bit
15 コア数bit
16a、16b UFSメモリの消費電力
17a、17b メモリデバイス全体の消費電力
18 モデムDSPbit
19 AudioDSPbit
21 CPU群
22 割り込みコントローラ
30 チャージャ有/無bit
31 DMAコントローラbit
Claims (7)
- UFS(Universal Flash Storage)メモリを制御するためのCPUと、
前記CPUの動作周波数および前記CPUが有する複数のコアのうちの動作しているコア数を参照して、前記CPUが有する複数のコアの少なくとも1つ以上の動作周波数が閾値以上になり、かつ、動作しているコア数が閾値以上になったときに、前記UFSメモリにおけるHibernate状態と呼ばれる低消費電力状態への移行を禁止させるメモリ管理部と、を備えており、
前記UFSメモリは、前記UFSメモリへのメモリアクセスがある活動状態と、前記UFSメモリへのメモリアクセスがないidle状態と、を有し、
前記idle状態は、前記UFSメモリへのメモリアクセスでのデータ転送状況に応じて前記活動状態と動的に切り替わる通常状態と、前記Hibernate状態と、を含み、
前記Hibernate状態は、前記通常状態と比較して、消費電力が低くかつ前記idle状態から前記活動状態への復帰時間が長いことを特徴とするメモリ制御装置。 - 前記メモリ管理部は、前記CPUが特定のアプリケーションを実行させている状態において、当該アプリケーションの実行に適するように、前記CPUが有する複数のコアの少なくとも1つ以上の動作周波数が閾値以上になり、かつ、動作しているコア数が閾値以上になったときに、前記Hibernate状態への移行を禁止させることを特徴とする請求項1に記載のメモリ制御装置。
- 前記メモリ管理部は、さらに、前記メモリ制御装置に充電器が接続されている状態において、前記Hibernate状態への移行を禁止させることを特徴とする請求項1または2に記載のメモリ制御装置。
- 前記メモリ管理部は、前記UFSメモリが前記idle状態になるとき、前記Hibernate状態への移行を禁止させるか否かの制御を開始することを特徴とする請求項1から3のいずれか1項に記載のメモリ制御装置。
- 請求項1から4のいずれか1項に記載のメモリ制御装置を備えていることを特徴とする電子機器。
- メモリ管理部が、UFS(Universal Flash Storage)メモリを制御するためのCPUの動作周波数および前記CPUが有する複数のコアのうちの動作しているコア数を参照して、前記CPUが有する複数のコアの少なくとも1つ以上の動作周波数が閾値以上になり、かつ、動作しているコア数が閾値以上になったときに、前記UFSメモリにおけるHibernate状態と呼ばれる低消費電力状態への移行を禁止させるメモリ管理工程を含んでおり、
前記UFSメモリは、前記UFSメモリへのメモリアクセスがある活動状態と、前記UFSメモリへのメモリアクセスがないidle状態と、を有し、
前記idle状態は、前記UFSメモリへのメモリアクセスでのデータ転送状況に応じて前記活動状態と動的に切り替わる通常状態と、前記Hibernate状態と、を含み、
前記Hibernate状態は、前記通常状態と比較して、消費電力が低くかつ前記idle状態から前記活動状態への復帰時間が長いことを特徴とするメモリの制御方法。 - 請求項1から4のいずれか1項に記載のメモリ制御装置の前記メモリ管理部としてコンピュータを機能させるための制御プログラム。
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