JP6769453B2 - Ａ／ｄ変換装置、ａ／ｄ変換方法及びプログラム - Google Patents

Description

本発明は、マルチチャンネルＡ／Ｄ変換器等に好適なＡ／Ｄ変換装置、Ａ／Ｄ変換方法及びプログラムに関する。

シグマ−デルタＡ／Ｄ変換器の変換スループットを増加させるための技術が提案されている。（例えば、特許文献１）

特開平８−３３０９６９号公報

上記特許文献１に記載された技術を含めて、マルチチャンネルのＡ／Ｄ変換方式では、時分割で複数のアナログ入力を順次循環的に選択してＡ／Ｄ変換するが故に、順序に応じた変換遅延が発生して、デジタル値化されたデータの同一時点での比較等を行なうことができない、という根源的な不具合を有していた。

本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、マルチチャンネルのＡ／Ｄ変換方式において、変換遅延時間の影響を無効化することが可能なＡ／Ｄ変換装置、Ａ／Ｄ変換方法及びプログラムを提供することにある。

本発明の一態様のＡ／Ｄ変換装置は、入力される３以上のアナログ信号から１つを選択して出力する選択回路と、上記選択回路から出力されるアナログ信号をデジタルデータ化する一つのＡ／Ｄ変換器とを有する、上記入力されるアナログ信号の数未満であって、且つ、上記入力される３以上のアナログ信号がそれぞれ同一である複数組の組回路と、上記複数組の組回路の各選択回路に対して、当該複数組の組回路が所定の時間差をもったサンプリングタイミングで、サンプリングタイミング毎に選択するアナログ信号を循環的に切り換え選択させる第１の制御手段と、上記第１の制御手段により、上記複数組の組回路の各選択回路に入力される同一の上記３以上のアナログ信号の中から、上記各選択回路に同一の一のアナログ信号を選択させ、上記複数組の組回路のうちの一の組回路のＡ／Ｄ変換器から得られる一のデジタルデータと上記一の組回路とは別の組回路である他の組回路のＡ／Ｄ変換器から得られる他のデジタルデータ及びそれらのサンプリングタイミングと上記所定の時間差とに従って、上記複数組の組回路のうちの一の組回路のＡ／Ｄ変換器から得られる一のデジタルデータと上記一の組回路とは別の組回路である他の組回路のＡ／Ｄ変換器から得られる他のデジタルデータを結ぶ傾きを有する直線を想定し、当該直線が直前の基準となるサンプリングタイミングを通過する際のデジタルデータを予測補間することにより、当該基準となるサンプリングタイミングでのデジタルデータを算出する第２の制御手段と、を備える。

本発明によれば、マルチチャンネルのＡ／Ｄ変換方式において、変換遅延時間の影響を無効化することが可能となる。

本発明の一実施形態に係るＡ／Ｄ変換装置の回路構成を示すブロック図。 同実施形態に係るコントローラが実行する処理内容を示すフローチャート。 同実施形態に係るアナログ信号１〜アナログ信号４を２個のＡＤ変換回路でサンプリングする場合の処理タイミングを例示する図。 同実施形態に係る異なる設定での１０個のＡＤ変換回路のサンプリングタイミングを例示する図。

以下、本発明の一実施形態に係るＡ／Ｄ変換装置について、図面を参照して詳細に説明する。

図１は、本実施形態に係るＡ／Ｄ変換装置の回路構成を示すブロック図である。同図において、複数、例えば１〜Ｎのアナログ信号が、２つのＡＤ変換回路１１Ａ，１１Ｂに並列に供給される。

各ＡＤ変換回路１１Ａ，１１Ｂは、マルチプレクサ１２Ａ（１２Ｂ）及びＡ／Ｄ変換器１３Ａ（１３Ｂ）を有する組回路であり、マルチプレクサ１２Ａ（１２Ｂ）で選択した１つのアナログ信号を、Ａ／Ｄ変換器１３Ａ（１３Ｂ）に出力する。

Ａ／Ｄ変換器１３Ａ（１３Ｂ）は、マルチプレクサ１２Ａ（１２Ｂ）で選択したアナログ信号を所定の量子化ビット数のデジタルデータに変換した上でコントローラ１４へ出力する。

コントローラ１４は、プロセッサと、当該プロセッサでの動作プログラムを記憶したプログラムメモリ、及びワークメモリを内蔵している。

コントローラ１４は、上記各ＡＤ変換回路１１Ａ，１１Ｂのマルチプレクサ１２Ａ（１２Ｂ）に対して、それぞれ選択するアナログ信号のサンプリングタイムが互いに重複しないように、所定の時間差をもって、選択するアナログ信号をサンプリングタイミング毎に循環的に切り換えるように指示する。

また、コントローラ１４は、各ＡＤ変換回路１１Ａ，１１Ｂから得られるデジタルデータを受信し、元の各アナログ信号毎に、基準となるサンプリングタイミングでのデジタルデータを算出し、算出したデジタルデータを出力し続ける。

なお、上記図１は、２個のＡＤ変換回路１１Ａ，１１Ｂを有する場合について説明したが、ＡＤ変換回路の数は本実施形態のような２個が最小構成であり、同時に入力されるアナログ信号の数未満であれば、３個以上でも良い。

次に上記実施形態の動作について説明する。
図２は、主としてコントローラ１４による、このＡ／Ｄ変換装置の動作制御内容を示す。

その処理当初に、各種変数の初期設定として、ＡＤ変換回路の数：Ｘ（本実施形態は「２」）、ＡＤ時間：Ａｔ、アナログ信号の数：Ｎ、Ｎ本のアナログ信号に対してＡ／Ｄ変換を行なう順序（マルチプレクサ１２Ａ（１２Ｂ）内の信号スイッチＳＷＣＡ１〜ＳＷＣＡｘ（ＳＷＣＢ１〜ＳＷＣＢｘ）の切替え順序）、等を設定する（ステップＳ１０１）。

上記ＡＤ時間Ａｔは、１回のサンプリング毎に発生する遅延誤差時間であり、サンプリング周期である。

ＡＤの順序としては、例えばＡＤ変換回路１１Ａのマルチプレクサ１２Ａの信号スイッチＳＷＣＡ１を第１番、信号スイッチＳＷＣＡ２を第２番とすることで、第１回目のサンプリングタイミングではアナログ信号１、第２回目のサンプリングタイミングではアナログ信号２がサンプリングされ、以後、サンプリングタイミング毎に信号スイッチを切替えることで、サンプリングするアナログ信号を１つずつずらしていき、アナログ信号Ｎがサンプリングされると、再び信号スイッチＳＷＣＡ１に切替えるというように、信号スイッチを循環的に切替える順序を設定するものとする。
なお、ＡＤ変換回路１１Ｂにおいては、ＡＤ変換回路１１Ａとサンプリングタイミングが所定の時間差をもった状態で、ＡＤ変換回路１１Ａと同じ順番で、マルチプレクサ１２Ｂの信号スイッチＳＷＣＢ１〜ＳＷＣＢｘが切替わる。

その後、コントローラ１４は、すべてのＡＤ変換回路、本実施形態ではＡＤ変換回路１１Ａ，１１Ｂの双方に一時的に同一のサンプリングタイミングで同一のアナログ信号を選択させ、そのデジタルデータを比較して、デジタルデータに違いがあるようであれば、ＡＤ変換回路の何れかを調整して、双方の変換結果が同一となるようにリファレンス調整処理を実行する（ステップＳ１０２）。

以上で通常動作前の準備を終了したものとして、あらためてすべてのアナログ信号のサンプリングが一巡したことをカウントするためのカウンタ（Ｃｎｔ）に初期値「０」を設定する（ステップＳ１０３）。

その後、コントローラ１４では、カウンタの値がアナログ信号数Ｎを超えていないか否かにより、必要なサンプリングが一巡した否かを判断する（ステップＳ１０４）。

カウンタの値がアナログ信号数Ｎを超えておらず、必要なサンプリングがまだ一巡していないと判断した場合（ステップＳ１０４のＮｏ）、コントローラ１４では、各ＡＤ変換回路１１Ａ，１１Ｂ毎にアナログ信号のサンプリングを実行させる。

以下に示すステップＳ１０５〜Ｓ１１０は、各ＡＤ変換回路１１Ａ，１１Ｂ毎にコントローラ１４の制御に基づいて平行して実行するサンプリング処理である。

本実施形態では、２個のＡＤ変換回路１１Ａ，１１Ｂについて例示しており、図中のステップＳ１０５−１〜Ｓ１１０−１の処理がＡＤ変換回路１１Ａにおいて、ステップＳ１０５−２〜Ｓ１１０−２の処理がＡＤ変換回路１１Ｂにおいて、それぞれ実行される。

ここでは、ＡＤ変換回路１１Ａにおいて実行されるステップＳ１０５−１〜Ｓ１１０−１の処理について説明する。ＡＤ変換回路１１Ｂにおいて実行するステップＳ１０５−２〜Ｓ１１０−２の処理も、ＡＤ変換回路１１Ａとサンプリングタイミングが所定の時間差をもっている点を除いて同様であるので、その説明は省略する。

ＡＤ変換回路１１Ａにおいては、その時点でマルチプレクサ１２Ａがアナログ信号を選択する信号スイッチＳＷＣ１の選択内容が、アナログ信号の最大値Ｎを超えた内容に設定されているか否かを判断する（ステップＳ１０５-１）。

これは、前回のサンプリング動作時に実行したステップＳ１０５−１〜Ｓ１１０−１において、信号スイッチＳＷＣＡの選択内容が更新設定された結果に対する判断である。

ここで信号スイッチＳＷＣＡの選択内容がアナログ信号の最大値Ｎを超えていると判断した場合（ステップＳ１０５−１のＹｅｓ）にのみ、循環的なアナログ信号のサンプリングを実現するために、コントローラ１４は信号スイッチＳＷＣＡの選択内容を「ＳＷＣＡ１」に設定し直す（ステップＳ１０６−１）。

上記ステップＳ１０５−１において、信号スイッチＳＷＣＡの選択内容がアナログ信号の最大値Ｎを超えていないと判断した場合（ステップＳ１０５−１のＮｏ）には、上記ステップＳ１０６−１の処理は不要となるので実行しない。

その後、信号スイッチＳＷＣＡをその時点の選択内容に従ってオン設定してマルチプレクサ１２Ａで選択させ（ステップＳ１０７−１）、マルチプレクサ１２Ａで選択したアナログ信号をＡ／Ｄ変換器１３Ａでサンプリングしてデジタル値のデータに変換させる（ステップＳ１０８−１）。

コントローラ１４は、Ａ／Ｄ変換器１３Ａから得たデジタルデータを、その時点のサンプリング順序、すなわち基準となるサンプリング開始のタイミングから何回目のサンプリングであるかの順序の情報と共に保持する（ステップＳ１０９−１）。

その後、信号スイッチＳＷＣＡの選択内容を「＋１」更新設定する（ステップＳ１１０−１）。

こうしてＡＤ変換回路１１Ａ，１１Ｂの双方において、信号スイッチＳＷＣ１，ＳＷＣ２の各選択内容を更新設定した後、カウンタ（Ｃｎｔ）の値を「＋１」更新設定した上で（ステップＳ１１１）、再び上記ステップＳ１０４からの処理に戻り、同様の処理を実行する。

上記ステップＳ１０４からの処理をアナログ信号の数分だけ繰返し実行し、すべてのアナログ信号をＡＤ変換回路１１Ａ，１１Ｂの双方で、所定の時間差をもったサンプリングタイミングでデジタル値のデータに変換する。

その後、さらにカウンタ（Ｃｎｔ）の値を「＋１」更新設定し、次のステップＳ１０４において、カウンタ（Ｃｎｔ）の値がアナログ信号数Ｎを超えており、必要なサンプリングが一巡したものと判断されると（ステップＳ１０４のＹｅｓ）、コントローラ１４では、上記ステップＳ１０１で設定した各ＡＤ変換回路１１Ａ，１１ＢでのＡＤ順番と上記ＡＤ時間Ａｔとにより遅延差Ｔｎを算出する（ステップＳ１１２）。

ここでｘ番目のＡＤ変換回路での遅延差Ｔｎｘは、１回目のサンプリングタイミングを基準となるサンプリングタイミングとした場合に、次式
Ｔｎｘ＝（順番−１）×Ａｔ
で与えられる。

コントローラ１４では、ＡＤ変換回路１１Ａ，１１Ｂで得た各デジタルデータと上記遅延差Ｔｎから算出した傾きを使用して、元の各アナログ信号１〜Ｎに対して、１本目のアナログ信号（アナログ信号１）がＡ／Ｄ変換されたサンプリングタイミング（後述する基準となるサンプリングタイミング）でのデジタルデータを予測補間する（ステップＳ１１３）。

基準となるサンプリングタイミングでのアナログ信号１〜Ｎに対応するデジタルデータを算出した時点で上記図２の処理を一旦終了すると共に、コントローラ１４は後段の図示内回路へデジタルデータを出力する。

図３は、図３（Ａ）〜図３（Ｄ）で示すアナログ信号１〜アナログ信号４を、２個のＡＤ変換回路１１Ａ，１１Ｂでサンプリングした場合の処理タイミングを例示する図である。同図中、実線の丸印がＡＤ変換回路１１Ａのサンプリングタイミングを示し、破線の丸印がＡＤ変換回路１１Ｂのサンプリングタイミングを示す。サンプリングの１巡目以降それぞれにおいて、１回目のサンプリングタイミングＴ１，Ｔ２，Ｔ３，…を、基準となるサンプリングタイミングとしている。

ＡＤ変換回路１１Ａが、アナログ信号を｛１、２、３、４、…｝の順序でサンプリングする一方で、ＡＤ変換回路１１Ｂは、ＡＤ変換回路１１Ａと所定の時間差（２佐分利タイミング遅れ）をもって、アナログ信号を｛１、２、３、４、…｝の順序でサンプリングしている。

したがって、同一のアナログ信号に対するデジタルデータとしては、ＡＤ変換回路１１Ｂで得たデジタルデータと２つ前のサンプリングタイミングでＡＤ変換回路１１Ａで得たデジタルデータとを結ぶような傾きを有する直線を想定し、図中に破線の矢印で示すように、当該直線が直前の基準タイミングを通過する際のデジタルデータを予測補完により算出することで、基準となるサンプリングタイミングでのデジタルデータを取得することができる。

なお、上記設定によれば、図３（Ａ）に示すアナログ信号１のみは、基準タイミングにおいてＡＤ変換回路１１Ａがデジタルデータをオンタイムで取得しているため、上記予測補間は不要となる。

図４は、上記とは設定が異なり、１０個のＡＤ変換回路（「ＡＤ１」〜「ＡＤ１０」）を用い、５００［Ｈｚ］のサンプリング周波数（周期２［ミリ秒］）で、１００個のセンサから出力されるアナログ信号１〜１００のデジタルデータ化を行なうサンプリングタイミングの例を示している。

この場合、各ＡＤ変換回路は１回のＡＤ時間Ａｔが５０［マイクロ秒］となる。図中、０［マイクロ秒］時を基準のサンプリングタイミングとした場合、２００［マイクロ秒］時のタイミングｔ１でＡＤ変換回路「ＡＤ１」により得られた、あるアナログ信号のデジタルデータが「１００」、２５０［マイクロ秒］時のタイミングｔ２でＡＤ変換回路「ＡＤ２」により得られた、同アナログ信号のデジタルデータが「１０２」であった場合、基準のサンプリングタイミングである０［マイクロ秒］時の同アナログ信号に対するデジタルデータは「９２」であるものと推定できる。

なお、上記実施形態では、単純に２つのサンプリングタイミングで得られたデジタルデータから、直線的な予測補間により基準となるサンプリングタイミングでのデジタルデータを算出する場合について説明した。これにより、コントローラ１４の演算処理に要する負担を軽減しながら基準となるサンプリングタイミングでのデジタルデータを算出することができる。

またさらに、実際に用いられる各種センサ等の特性により、下記のような条件を設定することも考えられる。例えば、
・デジタルデータの上限値
・デジタルデータの下限値
・単位時間当たりの変化の度合い（傾き）の上限値
・アナログ信号が変動する周期の範囲
・アナログ信号が変動するパターン
等を設定した上で基準タイミングでのデジタルデータを算出することで、より予測精度を高めることができる。

以上詳述した如く本実施形態によれば、マルチチャンネルのＡ／Ｄ変換方式を採りながら、変換遅延時間の影響を無効化することが可能となる。

そのため、マルチチャンネル方式であるが故に、回路規模とＡ／Ｄ変換に要する消費電力とを大幅に削減することを可能としながら、サンプリングタイミングを揃えた状態での多数のデジタルデータ出力を取得することができる。

なお、上記実施形態において、２個のＡＤ変換回路１１Ａ，１１Ｂの各サンプリングクロックが同期していることとして説明したが、各サンプリングクロックは同期していなくてもよい。

その他、本願発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［請求項１］
入力される３以上のアナログ信号から１つを選択して出力する選択回路と、上記選択回路から出力されるアナログ信号をデジタルデータ化するＡ／Ｄ変換器とを有する、上記入力されるアナログ信号の数未満の複数組の組回路と、
上記複数組の組回路の各選択回路に対して、当該複数組の組回路が所定の時間差をもったサンプリングタイミングで、サンプリングタイミング毎に選択するアナログ信号を循環的に切り換え選択させる第１の制御手段と、
上記複数組の組回路から得られるデジタルデータに基づき、元の各アナログ信号毎に、上記所定の時間差をもった複数のデジタルデータ及びそれらのサンプリングタイミングと当該時間差とに従って、基準となるサンプリングタイミングでのデジタルデータを算出する第２の制御手段と、
を備えるＡ／Ｄ変換装置。
［請求項２］
上記第２の制御手段は、上記複数組の組回路から得られるデジタルデータに基づき、元の各アナログ信号毎に、上記所定の時間差をもった複数のデジタルデータ及びそれらのサンプリングタイミングと当該時間差とに従って、上記複数のデジタルデータを結ぶ傾きを有する直線を想定し、当該直線が直前の基準となるサンプリングタイミングを通過する際のデジタルデータを予測補間することにより、基準となるサンプリングタイミングでのデジタルデータを算出する、請求項１記載のＡ／Ｄ変換装置。
［請求項３］
上記複数のアナログ信号の少なくとも１つに対し、上限値及び下限値、変化周期、単位時間当たりの最大変化度合い、の少なくとも１つを含む条件情報を設定する設定手段をさらに備え、
上記第２の制御手段は、上記設定手段で条件情報が設定されたアナログ信号に対し、設定された条件情報を用いて、基準となるサンプリングタイミングでのデジタルデータを算出する、
請求項１または２記載のＡ／Ｄ変換装置。
［請求項４］
入力される３以上のアナログ信号から１つを選択して出力する選択回路と、上記選択回路から出力されるアナログ信号をデジタルデータ化するＡ／Ｄ変換器とを有する組回路を上記入力されるアナログ信号の数未満の複数組備えた装置でのＡ／Ｄ変換方法であって、
上記複数組の組回路の各選択回路に対して、当該複数組の組回路が所定の時間差をもったサンプリングタイミングで、サンプリングタイミング毎に選択するアナログ信号を循環的に切り換え選択させる第１の制御工程と、
上記複数組の組回路から得られるデジタルデータに基づき、元の各アナログ信号毎に、上記所定の時間差をもった複数のデジタルデータ及びそれらのサンプリングタイミングと当該時間差とに従って、基準となるサンプリングタイミングでのデジタルデータを算出する第２の制御工程と、
を有するＡ／Ｄ変換方法。
［請求項５］
入力される３以上のアナログ信号から１つを選択して出力する選択回路と、上記選択回路から出力されるアナログ信号をデジタルデータ化するＡ／Ｄ変換器とを有する組回路を上記入力されるアナログ信号の数未満の複数組備えた装置が内蔵するコンピュータが実行するプログラムであって、上記コンピュータを、
上記複数組の組回路の各選択回路に対して、当該複数組の組回路が所定の時間差をもったサンプリングタイミングで、サンプリングタイミング毎に選択するアナログ信号を循環的に切り換え選択させる第１の制御手段と、
上記複数組の組回路から得られるデジタルデータに基づき、元の各アナログ信号毎に、上記所定の時間差をもった複数のデジタルデータ及びそれらのサンプリングタイミングと当該時間差とに従って、基準となるサンプリングタイミングでのデジタルデータを算出する第２の制御手段と、
して機能させるプログラム。

１１Ａ，１１Ｂ…ＡＤ変換回路、
１２Ａ，１２Ｂ…マルチプレクサ、
１３Ａ，１３Ｂ…Ａ／Ｄ変換器、
１４…コントローラ

Claims (4)

1. 入力される３以上のアナログ信号から１つを選択して出力する選択回路と、上記選択回路から出力されるアナログ信号をデジタルデータ化する一つのＡ／Ｄ変換器とを有する、上記入力されるアナログ信号の数未満であって、且つ、上記入力される３以上のアナログ信号がそれぞれ同一である複数組の組回路と、
   上記複数組の組回路の各選択回路に対して、当該複数組の組回路が所定の時間差をもったサンプリングタイミングで、サンプリングタイミング毎に選択するアナログ信号を循環的に切り換え選択させる第１の制御手段と、
   上記第１の制御手段により、上記複数組の組回路の各選択回路に入力される同一の上記３以上のアナログ信号の中から、上記各選択回路に同一の一のアナログ信号を選択させ、上記複数組の組回路のうちの一の組回路のＡ／Ｄ変換器から得られる一のデジタルデータと上記一の組回路とは別の組回路である他の組回路のＡ／Ｄ変換器から得られる他のデジタルデータ及びそれらのサンプリングタイミングと上記所定の時間差とに従って、上記複数組の組回路のうちの一の組回路のＡ／Ｄ変換器から得られる一のデジタルデータと上記一の組回路とは別の組回路である他の組回路のＡ／Ｄ変換器から得られる他のデジタルデータを結ぶ傾きを有する直線を想定し、当該直線が直前の基準となるサンプリングタイミングを通過する際のデジタルデータを予測補間することにより、当該基準となるサンプリングタイミングでのデジタルデータを算出する第２の制御手段と、
   を備えるＡ／Ｄ変換装置。
2. 上記３以上のアナログ信号の少なくとも１つに対し、上限値及び下限値、変化周期、単位時間当たりの最大変化度合い、の少なくとも１つを含む条件情報を設定する設定手段をさらに備え、
   上記第２の制御手段は、上記設定手段で条件情報が設定されたアナログ信号に対し、設定された条件情報を用いて、基準となるサンプリングタイミングでのデジタルデータを算出する、
   請求項１記載のＡ／Ｄ変換装置。
3. 入力される３以上のアナログ信号から１つを選択して出力する選択回路と、上記選択回路から出力されるアナログ信号をデジタルデータ化する一つのＡ／Ｄ変換器とを有する、上記入力されるアナログ信号の数未満であって、且つ、上記入力される３以上のアナログ信号がそれぞれ同一である複数組の組回路を備えたＡ／Ｄ変換装置でのＡ／Ｄ変換方法であって、
   上記複数組の組回路の各選択回路に対して、当該複数組の組回路が所定の時間差をもったサンプリングタイミングで、サンプリングタイミング毎に選択するアナログ信号を循環的に切り換え選択させる第１の制御工程と、
   上記第１の制御工程により、上記複数組の組回路の各選択回路に入力される同一の上記３以上のアナログ信号の中から、上記各選択回路に同一の一のアナログ信号を選択させ、上記複数組の組回路のうちの一の組回路のＡ／Ｄ変換器から得られる一のデジタルデータと上記一の組回路とは別の組回路である他の組回路のＡ／Ｄ変換器から得られる他のデジタルデータ及びそれらのサンプリングタイミングと上記所定の時間差とに従って、上記複数組の組回路のうちの一の組回路のＡ／Ｄ変換器から得られる一のデジタルデータと上記一の組回路とは別の組回路である他の組回路のＡ／Ｄ変換器から得られる他のデジタルデータを結ぶ傾きを有する直線を想定し、当該直線が直前の基準となるサンプリングタイミングを通過する際のデジタルデータを予測補間することにより、当該基準となるサンプリングタイミングでのデジタルデータを算出する第２の制御工程と、
   を有するＡ／Ｄ変換方法。
4. 入力される３以上のアナログ信号から１つを選択して出力する選択回路と、上記選択回路から出力されるアナログ信号をデジタルデータ化する一つのＡ／Ｄ変換器とを有する、上記入力されるアナログ信号の数未満であって、且つ、上記入力される３以上のアナログ信号がそれぞれ同一である複数組の組回路を備えたＡ／Ｄ変換装置が内蔵するコンピュータが実行するプログラムであって、上記コンピュータを、
   上記複数組の組回路の各選択回路に対して、当該複数組の組回路が所定の時間差をもったサンプリングタイミングで、サンプリングタイミング毎に選択するアナログ信号を循環的に切り換え選択させる第１の制御手段と、
   上記第１の制御手段により、上記複数組の組回路の各選択回路に入力される同一の上記３以上のアナログ信号の中から、上記各選択回路に同一の一のアナログ信号を選択させ、上記複数組の組回路のうちの一の組回路のＡ／Ｄ変換器から得られる一のデジタルデータと上記一の組回路とは別の組回路である他の組回路のＡ／Ｄ変換器から得られる他のデジタルデータ及びそれらのサンプリングタイミングと上記所定の時間差とに従って、上記複数組の組回路のうちの一の組回路のＡ／Ｄ変換器から得られる一のデジタルデータと上記一の組回路とは別の組回路である他の組回路のＡ／Ｄ変換器から得られる他のデジタルデータを結ぶ傾きを有する直線を想定し、当該直線が直前の基準となるサンプリングタイミングを通過する際のデジタルデータを予測補間することにより、当該基準となるサンプリングタイミングでのデジタルデータを算出する第２の制御手段と、
   して機能させるプログラム。