JP6767336B2 - 撮像素子および撮像装置 - Google Patents
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特許文献1 再公表2010/023903
Claims (7)
- 行方向と列方向とにおいてそれぞれ配置される単位ブロックであって、前記行方向と前記列方向とにおいてそれぞれ配置される複数の画素を有する複数の単位ブロックと、
前記単位ブロックごとに設けられ、前記単位ブロックにおいて前記行方向に配置される画素ごとに前記列方向に向かって順次信号を読み出すための行制御部と、
前記複数の単位ブロックのうち、前記列方向において隣り合って配置される第1単位ブロックと第2単位ブロックとにおいて、前記列方向において互いに隣り合って配置される、前記第1単位ブロックの第1画素と前記第2単位ブロックの第2画素とからそれぞれ読み出される信号の相関を示す評価値を算出する相関算出部と、
前記相関算出部で算出された前記評価値により前記相関の大きさが所定の大きさよりも小さい場合、前記第1単位ブロックの画素と前記第2単位ブロックの画素とからそれぞれ読み出される信号のうち、いずれか一方の信号に対して前記相関が大きくなるように補正する補正部と、を備え、
前記第1画素は、前記第1単位ブロックに配置される前記複数の画素のうち、前記第1単位ブロックの前記行制御部により最後に読み出される前記行方向に配置される画素に含まれ、
前記第2画素は、前記第2単位ブロックに配置される複数の画素のうち、前記第2単位ブロックの前記行制御部により最初に読み出される前記行方向に配置される画素に含まれる撮像装置。 - 前記補正部は、前記列方向において互いに隣り合って配置される画素のうち、いずれか一方の画素の前記行方向側に配置される画素から読み出される信号を用いて補正する請求項1に記載の撮像装置。
- 前記複数の単位ブロックは、撮像チップに配置され、
前記相関算出部及び前記補正部は、前記撮像チップとは異なる信号処理チップに配置され、
前記撮像チップは、前記信号処理チップにより積層される請求項1又は請求項2に記載の撮像装置。 - 前記行制御部は、前記信号処理チップにそれぞれ配置される請求項3に記載の撮像装置。
- 前記信号処理チップに配置され、前記行制御部により前記画素から読み出される信号をデジタル信号に変換するための変換回路と、
前記信号処理チップに配置され、前記変換回路によりデジタル信号に変換された前記信号を格納する画素メモリと、を備え、
前記相関算出部は、前記画素メモリに格納された前記信号を用いて前記評価値を算出する請求項4に記載の撮像装置。 - 前記画素メモリは、前記補正部により補正された前記信号が格納される請求項5に記載の撮像装置。
- 前記画素メモリに格納された、前記補正部により補正された前記信号に対して画像処理を行う画像処理部を備える請求項6に記載の撮像装置。
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