JP6749965B2 - Memory device - Google Patents

Description

本発明は半導体デバイスに関し、特にセルフテスト機能を有するメモリデバイスに関する。 The present invention relates to a semiconductor device, and more particularly to a memory device having a self-test function.

回路の複雑さが上がるにつれて、各種形式のメモリデバイスは、製造上、不良または損傷したメモリ素子を必然的に生産しやすくなる。メモリデバイスの信頼性を改善する一般的な方法は、エラー修正コードメモリ（Ｅｒｒｏｒ−ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ ｍｅｍｏｒｙ，ＥＣＣ ｍｅｍｏｒｙ）の使用であるが、ＥＣＣ技術を用いたメモリは、サイズの縮小が困難であるという問題と、生産コストが上昇するという問題がある。 As circuit complexity increases, various types of memory devices inevitably become easier to produce defective or damaged memory elements in manufacturing. A common method for improving the reliability of a memory device is to use an error-correcting code memory (ECC memory), but it is difficult to reduce the size of the memory using the ECC technology. There is a problem and a problem that the production cost rises.

本発明は、電子ヒューズの冗長データを立ち上げて、読み込んだ後、セルフテストプログラムを実行して、セルフテストプログラムにおいて検出された不良ワード線アドレスを置換して、メモリデバイスの信頼性を強化できる、セルフテスト機能を有するメモリデバイスを提供する。 The present invention can enhance the reliability of a memory device by starting up redundant fuse data and reading it and then executing a self-test program to replace a defective word line address detected in the self-test program. A memory device having a self-test function is provided.

本発明の実施例は、セルフテスト回路と、冗長アドレス置換回路と、を備えるメモリデバイスを提供する。セルフテスト回路は、メインメモリセルアレイに結合され、メインメモリセルアレイに対してセルフテストプログラムを実行して、セルフテスト信号を提供するのに用いられる。冗長アドレス置換回路は、第一冗長回路と、第二冗長回路と、を備える。第一冗長回路は、第一テストプログラムにおいて生成された第一冗長データ信号に基づき、メインメモリセルアレイの一部のワード線アドレスを冗長メモリブロックの一部のワード線アドレスに置換する。第二冗長回路は、第一冗長回路に結合され、セルフテスト信号に基づき、メインメモリセルアレイにおいてエラーが検出されたワード線アドレスを冗長メモリブロックの別の部分のワード線アドレスに置換する。 Embodiments of the present invention provide a memory device including a self-test circuit and a redundant address replacement circuit. The self-test circuit is coupled to the main memory cell array and used to execute a self-test program on the main memory cell array and provide a self-test signal. The redundant address replacement circuit includes a first redundant circuit and a second redundant circuit. The first redundancy circuit replaces a part of the word line address of the main memory cell array with a part of the word line address of the redundant memory block based on the first redundancy data signal generated in the first test program. The second redundancy circuit is coupled to the first redundancy circuit and replaces the word line address in which an error is detected in the main memory cell array with the word line address of another portion of the redundancy memory block based on the self-test signal.

上述に基づき、本発明のメモリデバイスの冗長アドレス置換回路は、第一冗長回路及び第二冗長回路を備え、それぞれ第一テストプログラム及びセルフテストプログラムが検出した不良ワード線アドレスを冗長メモリブロックのワード線アドレスに置換するのに適用され、第一冗長回路は、さらに、第二冗長回路が提供するセルフテスト冗長無効信号に基づき、一部のワード線アドレスの置換を実行するか否か決定する。 Based on the above, the redundancy address replacement circuit of the memory device of the present invention includes the first redundancy circuit and the second redundancy circuit, and sets the defective word line addresses detected by the first test program and the self test program to the word of the redundant memory block. Applied to line address replacement, the first redundancy circuit further determines whether to perform partial word line address replacement based on the self-test redundancy invalidation signal provided by the second redundancy circuit.

本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。 In order to further clarify the above-mentioned features and advantages of the present invention, detailed contents will be described below with reference to the drawings with reference to embodiments.

本発明の実施例のメモリデバイスの模式図を図示する。3 illustrates a schematic diagram of a memory device of an embodiment of the present invention. 本発明の実施例のローアドレスバッファ・セレクタの模式図を図示する。3 illustrates a schematic diagram of a row address buffer selector according to an embodiment of the present invention. 本発明の実施例の冗長アドレス置換回路の模式図を図示する。3 is a schematic diagram of a redundant address replacement circuit according to an exemplary embodiment of the present invention. 本発明の実施例の第一冗長アドレス置換回路の模式図を図示する。3 illustrates a schematic diagram of a first redundant address replacement circuit of an embodiment of the present invention. 本発明の実施例のセルフテストアドレスラッチ回路の模式図を図示する。3 illustrates a schematic diagram of a self-test address latch circuit of an embodiment of the present invention. 本発明の実施例の第二冗長アドレス置換回路の模式図を図示する。5 illustrates a schematic diagram of a second redundant address replacement circuit of an embodiment of the present invention. 本発明の実施例のセルフテストプログラムの波形動作図を図示する。7 illustrates a waveform operation diagram of a self-test program according to an embodiment of the present invention.

図１を参照すると、図１は、本発明の実施例のメモリデバイスの模式図を図示する。メモリデバイス１００は、メモリセルアレイＭＡと、メモリ制御回路１１０と、ローアドレスバッファ・セレクタ１２０と、Ｘ冗長アドレス置換回路１３０と、冗長データ・ロードクロックエリア１４０と、セルフテスト回路１５０と、周辺回路１６０（例えば、エリアアドレスバッファとコラムアドレスバッファ、Ｘデコーダ、ＹデコーダとＹ冗長アドレス置換回路）と、を有する。 Referring to FIG. 1, FIG. 1 illustrates a schematic diagram of a memory device of an embodiment of the present invention. The memory device 100 includes a memory cell array MA, a memory control circuit 110, a row address buffer selector 120, an X redundant address replacement circuit 130, a redundant data load clock area 140, a self test circuit 150, and a peripheral circuit 160. (For example, an area address buffer and a column address buffer, an X decoder, a Y decoder and a Y redundant address replacement circuit).

メモリセルアレイＭＡは、メインメモリセルアレイＭＡ１と、冗長メモリブロックＲＥＢとを、備え、冗長メモリブロックＲＥＢ内に、冗長メモリロー（ｒｅｄｕｎｄａｎｃｙ ｍｅｍｏｒｙ ｒｏｗｓ）及び冗長メモリコラム（ｒｅｄｕｎｄａｎｃｙ ｍｅｍｏｒｙ ｃｏｌｕｍｎｓ）が配置され、冗長メモリロー及び冗長メモリコラムは、予備メモリセルを有し、回路上で、メインメモリセルアレイＭＡ１の不良または損傷したメモリセルを置換でき、例えば、電子ヒューズ（ｅＦｕｓｅ）素子によって不揮発性メモリ冗長アドレス（ａｄｄｒｅｓｓ）を切り換えて、メモリデバイス１００の正常機能を維持する。 The memory cell array MA includes a main memory cell array MA1 and a redundant memory block REB, and redundant memory rows (redundancy memory rows) and redundant memory columns (redundancy memory columns) are arranged in the redundant memory block REB. The redundant memory column has a spare memory cell and can replace a defective or damaged memory cell of the main memory cell array MA1 on the circuit. For example, a nonvolatile memory redundant address (address) is switched by an electronic fuse (eFuse) element. Thus, the normal function of the memory device 100 is maintained.

図１において、メモリデバイス１００は、例えば、チップ形態のダイナミックＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＤＲＡＭ）またはスタティックＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＳＲＡＭ）またはその他の類似のデバイスまたはこれらのデバイスの組合せである。冗長データ・ロードクロックエリア１４０は、第一テストプログラムにおいて生成された冗長データを記録でき、例えば、ワンタイム・プログラミング不揮発性メモリ素子（Ｏｎｅ Ｔｉｍｅ ｐｒｏｇｒａｍｍｉｎｇ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）である。ここにおける第一テストプログラムは、ウェーハプローバ（Ｐｒｏｂｅｒ）プログラムであってもよく、本発明は制限されない。 In FIG. 1, the memory device 100 is, for example, a dynamic RAM (Dynamic Random Access Memory, DRAM) in a chip form, a static RAM (Static Random Access Memory, SRAM), or another similar device, or a combination of these devices. The redundant data load clock area 140 can record the redundant data generated in the first test program, and is, for example, a one-time programming non-volatile memory device (One Time Programming Non-volatile Memory). The first test program here may be a wafer prober program, and the present invention is not limited thereto.

本実施例において、メモリデバイス１００の電子デバイスを立ち上げた後、冗長データ・ロードクロックエリア１４０は、第一テストプログラムにおいて生成された、例えば、直列ｅＦｕｓｅデータ入力信号ＳＨＩと、ｅＦｕｓｅデータ内部クロック信号ＩＲＣＬＫＴと、ｅＦｕｓｅデータ内部反転クロック信号ＩＲＣＬＫＮと、を含む第一冗長データ信号を提供でき、冗長アドレス置換回路（Ｘ冗長アドレス置換回路１３０と、Ｙ冗長アドレス置換回路１６０と、を備える）は、第一冗長データ信号に基づき、第一テストプログラムにおいてメインメモリセルアレイＭＡ１を検出して得られた不良メモリセルアドレスを冗長メモリブロックＲＥＢのメモリセルアドレスに置換する。 In the present embodiment, after the electronic device of the memory device 100 is started up, the redundant data load clock area 140 may include, for example, the serial eFuse data input signal SHI and the eFuse data internal clock signal generated in the first test program. A first redundant data signal including IRCLKT and an eFuse data internal inverted clock signal IRCLKN can be provided, and the redundant address replacement circuit (including the X redundant address replacement circuit 130 and the Y redundant address replacement circuit 160) can Based on the one redundant data signal, the defective memory cell address obtained by detecting the main memory cell array MA1 in the first test program is replaced with the memory cell address of the redundant memory block REB.

続いて、第一冗長データ信号に基づき、不良メモリセルアドレスを冗長メモリセルアドレスによって置換した後、システムは、セルフテスト（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ，ＢＩＳＴ）プログラムを継続して実行し、その他の不良メモリセルの有無をテストできる。 Then, after replacing the defective memory cell address with the redundant memory cell address based on the first redundant data signal, the system continuously executes a self-test (Built-In Self-Test, BIST) program, and You can test for the presence of bad memory cells.

メモリデバイス１００のセルフテスト回路１５０は、メモリセルアレイＭＡに結合され、メインメモリセルアレイＭＡ１に対してセルフテストプログラムを実行できる。セルフテスト回路１５０は、クロック信号ＩｎｔＣＬＫを受信する時、通過（ＰＡＳＳ）または失敗（ＦＡＩＬ）を表すセルフテスト信号ＢＩＳＴＦＡＩＬを提供する。Ｘ冗長アドレス置換回路１３０は、セルフテスト信号ＢＩＳＴＦＡＩＬに基づき、メインメモリセルアレイＭＡ１においてエラーが検出されたワード線アドレスを冗長メモリブロックＲＥＢの別の部分のワード線アドレスに置換できる。 The self-test circuit 150 of the memory device 100 is coupled to the memory cell array MA and can execute a self-test program on the main memory cell array MA1. When the self-test circuit 150 receives the clock signal IntCLK, the self-test circuit 150 provides a self-test signal BISTFAIL indicating pass (PASS) or failure (FAIL). The X redundant address replacement circuit 130 can replace the word line address in which an error is detected in the main memory cell array MA1 with the word line address of another portion of the redundant memory block REB based on the self-test signal BISTFAIL.

要するに、本実施例のメモリデバイス１００は、第一テストプログラムの第一冗長データ信号によって、メインメモリセルアレイＭＡ１の不良または損傷したメモリセルの対応アドレスを冗長メモリブロックＲＥＢのメモリセルアドレスに置換でき、立ち上げ後に実行するセルフテストプログラムによって、第一テストプログラムにおいて正常と検出されたが、その後ダメージが発生したメモリセルも冗長メモリブロックＲＥＢのメモリセルに置換できることから、メモリデバイス１００の信頼性を向上できる。 In short, the memory device 100 of this embodiment can replace the corresponding address of the defective or damaged memory cell of the main memory cell array MA1 with the memory cell address of the redundant memory block REB by the first redundant data signal of the first test program. The self-test program executed after the start-up improves the reliability of the memory device 100 because the memory cells that have been detected as normal in the first test program but are subsequently damaged can be replaced with the memory cells of the redundant memory block REB. it can.

以下に、その他の実施例と併せて、本発明の実施形態をさらに説明する。図２〜図６の回路構成は、図１のメモリデバイス１００に適用できる。図７の波形動作図は、図１〜図６の回路に適用できる。 Hereinafter, embodiments of the present invention will be further described in combination with other examples. The circuit configurations of FIGS. 2 to 6 can be applied to the memory device 100 of FIG. The waveform operation diagram of FIG. 7 can be applied to the circuits of FIGS.

図２は、本発明の実施例のローアドレスバッファ・セレクタの模式図を図示する。図１と併せて図２を参照すると、本実施例において、ローアドレスバッファ・セレクタ１２０は、ローアドレスバッファ１２２と、ローアドレスセレクタ１２４と、を有する。図２のローアドレスセレクタ１２４の回路構成は、例であり、本発明は、ローアドレスバッファ１２２及びローアドレスセレクタ１２４の回路構成を制限せず、当業者は、適切に設計できる。 FIG. 2 illustrates a schematic diagram of a row address buffer selector according to an embodiment of the present invention. Referring to FIG. 2 together with FIG. 1, in the present embodiment, the row address buffer/selector 120 includes a row address buffer 122 and a row address selector 124. The circuit configuration of the row address selector 124 of FIG. 2 is an example, and the present invention does not limit the circuit configurations of the row address buffer 122 and the row address selector 124, and those skilled in the art can appropriately design.

ローアドレスバッファ１２２は、モードレジスタ（ｍｏｄｅ ｒｅｓｉｓｔｅｒ、ここでは不図示）からアクセスするためのアクセス用ワード線アドレスＣＸＡを受信し、ローアドレスセレクタ１２４は、異なるモード、例えば、アクセス（ａｃｃｅｓｓ）モードまたはセルフテストモードにおいて、入力しようとするワード線アドレスを選択するのに用いられ、例えば、セルフテストモード時には、Ｘ冗長アドレス置換回路１３０に対してセルフテストワード線アドレスＢＩＳＴＸＡを入力するよう選択できる。 The row address buffer 122 receives an access word line address CXA for access from a mode register (mode register, not shown here), and the row address selector 124 uses a different mode, for example, an access mode or a self mode. It is used to select a word line address to be input in the test mode. For example, in the self test mode, it can be selected to input the self test word line address BISTXA to the X redundant address replacement circuit 130.

図３は、本発明の実施例の冗長アドレス置換回路の模式図を図示する。続いて、図１と併せて図３を参照すると、図３の冗長アドレス置換回路は、図１のＸ冗長アドレス置換回路１３０に適用でき、第一冗長回路１３２と、第一冗長回路１３２に結合される第二冗長回路１３４と、を備える。第一冗長回路１３２は、第一冗長データ信号に基づき、メインメモリセルアレイＭＡ１の一部のワード線アドレス（即ち、ローアドレス）を冗長メモリブロックＲＥＢの一部のワード線アドレスに置換できる。第二冗長回路１３４は、セルフテスト信号ＢＩＳＴＦＡＩＬに基づき、メインメモリセルアレイＭＡ１においてエラーが検出されたワード線アドレスを冗長メモリブロックＲＥＢの別の部分のワード線アドレスに置換する。第一冗長回路１３２は、第一冗長アドレス置換回路を複数備え、第二冗長回路１３４は、第二冗長アドレス置換回路を複数備える。 FIG. 3 illustrates a schematic diagram of a redundant address replacement circuit of an embodiment of the present invention. Continuing to refer to FIG. 3 in conjunction with FIG. 1, the redundant address replacement circuit of FIG. 3 can be applied to the X redundant address replacement circuit 130 of FIG. 1 and coupled to the first redundancy circuit 132 and the first redundancy circuit 132. And a second redundant circuit 134 that is The first redundancy circuit 132 can replace a part of the word line address of the main memory cell array MA1 (that is, a row address) with a part of the word line address of the redundancy memory block REB based on the first redundancy data signal. The second redundancy circuit 134 replaces the word line address in which an error is detected in the main memory cell array MA1 with the word line address of another portion of the redundancy memory block REB based on the self-test signal BISTFAIL. The first redundant circuit 132 includes a plurality of first redundant address replacement circuits, and the second redundant circuit 134 includes a plurality of second redundant address replacement circuits.

図７は、本発明の実施例のセルフテストプログラムの波形動作図を図示する。図７において、セルフテストプログラムは、２本のビット線上のメモリセルが異常を有することを検出しており、セルフテスト信号ＢＩＳＴＦＡＩＬの論理レベルが、ローレベルからハイレベルになることによって表され、したがって、本実施例において、４個の第一冗長アドレス置換回路ＸＲＥＤ＿０〜ＸＲＥＤ＿３は、第一冗長データ信号の不良ワード線アドレスを処理し、２個の第二冗長アドレス置換回路ＢＩＳＴＸＲ＿０、ＢＩＳＴＸＲ＿１は、セルフテスト信号ＢＩＳＴＦＡＩＬから見つかった２本の不良ワード線アドレスを処理することを例とするが、制限されない。 FIG. 7 illustrates a waveform operation diagram of a self-test program according to an embodiment of the present invention. In FIG. 7, the self-test program detects that the memory cells on the two bit lines have an abnormality, and is represented by the logic level of the self-test signal BISTFAIL changing from the low level to the high level. In the present embodiment, the four first redundant address replacement circuits XRED_0 to XRED_3 process the defective word line address of the first redundant data signal, and the two second redundant address replacement circuits BISTXR_0 and BISTXR_1 are self-tested. The processing of two defective word line addresses found from the signal BISTFAIL is taken as an example, but not limited thereto.

具体的には、第二冗長回路１３４は、さらに、セルフテストアドレスラッチ回路ＢＦＬＡＴ及び論理ゲートＬＧ３を備える。セルフテストアドレスラッチ回路ＢＦＬＡＴは、セルフテスト信号ＢＩＳＴＦＡＩＬを受信し、セルフテストアドレスラッチ信号ＢＦＬＡＴｍと、その反転信号ＢＦＬＡＮｍ（ｍ＝０または１）を生成して、それぞれ第二冗長アドレス置換回路ＢＩＳＴＸＲ＿０、ＢＩＳＴＸＲ＿１に提供する。 Specifically, the second redundancy circuit 134 further includes a self-test address latch circuit BFLAT and a logic gate LG3. The self-test address latch circuit BFLAT receives the self-test signal BISTFAIL, generates the self-test address latch signal BFLATm and its inverted signal BFLANm (m=0 or 1), and outputs the second redundant address replacement circuits BISTXR_0 and BISTXR_1, respectively. To provide.

論理ゲートＬＧ３は、前記第二冗長アドレス置換回路ＢＩＳＴＸＲ＿０、ＢＩＳＴＸＲ＿１に結合され、それぞれ第二冗長アドレス選択信号ＢＩＳＴＸＲ０及びＢＩＳＴＸＲ１を受信し、セルフテスト冗長無効信号ＢＩＳＴＸＲＲを出力する。本実施例において、論理ゲートＬＧ３は、ＮＯＲゲートを例とし、セルフテスト冗長無効信号ＢＩＳＴＸＲＲのレベルの高低状態は、セルフテストプログラムにおいて、不良なメモリセルが見つかったか、ワード線を置換する必要があるか否かを表すことができる。 The logic gate LG3 is coupled to the second redundant address replacement circuits BISTXR_0 and BISTXR_1, receives the second redundant address selection signals BISTXR0 and BISTXR1 respectively, and outputs the self-test redundancy invalidation signal BISTXRR. In the present embodiment, the logic gate LG3 is a NOR gate as an example, and the high/low state of the level of the self-test redundancy invalid signal BISTXRR requires that a defective memory cell be found in the self-test program or the word line be replaced. It can indicate whether or not.

第一冗長回路１３２のこれらの第一冗長アドレス置換回路ＸＲＥＤ＿０〜ＸＲＥＤ＿３は、第一冗長データ信号を受信する以外に、セルフテスト冗長無効信号ＢＩＳＴＸＲＲをさらに受信し、セルフテスト冗長無効信号ＢＩＳＴＸＲＲ及び第一冗長データ信号に基づき、メインメモリセルアレイＭＡ１の一部のワード線アドレスが無効にされる必要があるか否か判定して、第一冗長アドレス選択信号ＲＲＸｊ、ｊ＝０〜３を、対応する冗長ワード線置換回路ＲＷＬＤに出力する。冗長ワード線置換回路ＲＷＬＤは、第一冗長アドレス選択信号ＲＲＸｊに基づき、メインメモリセルアレイＭＡ１の不良な一部のワード線アドレスを冗長メモリブロックＲＥＢの一部のワード線アドレス、例えば、冗長メモリブロックワード線ＲＷＬｑに置換する。ここではｑ＝０〜３である。 These first redundancy address replacement circuits XRED_0 to XRED_3 of the first redundancy circuit 132 further receive the self-test redundancy invalid signal BISTXRR in addition to receiving the first redundancy data signal, and the self-test redundancy invalid signal BISTXRR and Based on the redundant data signal, it is determined whether or not a part of the word line address of the main memory cell array MA1 needs to be invalidated, and the first redundant address selection signals RRXj, j=0 to 3 are set to the corresponding redundancy. It outputs to the word line replacement circuit RWLD. The redundant word line replacement circuit RWLD, based on the first redundant address selection signal RRXj, replaces a defective partial word line address of the main memory cell array MA1 with a partial word line address of the redundant memory block REB, for example, a redundant memory block word. Replace with line RWLq. Here, q=0 to 3.

即ち、セルフテストプログラムが、置換を必要とするワード線アドレスを見つけなかった時、第一冗長回路１３２は、第一冗長データ信号に基づき、メインメモリセルアレイＭＡ１の不良なメモリセルを無効にし、冗長メモリブロックＲＥＢのメモリセルによって置換し、セルフテストプログラムが、第一冗長データ信号によるワード線アドレスの置換を見つけた後に、アクセスプロセスにおいてその他の不良なメモリセルに遭遇する時、図７のＢＩＳＴＦＡＩＬの二箇所がハイレベル状態になる変化にあるように（１ｓｔＦＡＩＬ、２ｎｄＦＡＩＬのように）、検出アクセスが失敗したことを表す、第一冗長回路１３２は、セルフテスト冗長無効信号ＢＩＳＴＸＲＲ及び第一冗長データ信号に基づき、メインメモリセルアレイＭＡ１の一部のワード線アドレスを冗長メモリブロックＲＥＢの一部のワード線アドレスに置換するか否か判定できる。 That is, when the self-test program does not find the word line address that needs replacement, the first redundancy circuit 132 invalidates the defective memory cell of the main memory cell array MA1 based on the first redundancy data signal, and the redundancy is performed. When the memory cell of the memory block REB is replaced and the self-test program encounters another defective memory cell in the access process after finding the replacement of the word line address by the first redundant data signal, the BISTFAIL of FIG. The first redundancy circuit 132, which indicates that the detection access has failed, as if the two locations are in the high level state (such as 1stFAIL and 2ndFAIL), includes the self-test redundancy invalid signal BISTXRR and the first redundancy data signal. Based on the above, it is possible to determine whether to replace a part of the word line address of the main memory cell array MA1 with a part of the word line address of the redundant memory block REB.

図４は、本発明の実施例の第一冗長アドレス置換回路の模式図を図示する。図４をさらに参照すると、第一冗長アドレス置換回路ＸＲＥＤ＿ｊ（ｊ＝０〜３）は、第一冗長アドレス判定回路１３６と、第一論理ゲートＬＧ１と、ラッチ回路ＬＡＣと、を備える。第一冗長アドレス判定回路１３６は、第一冗長データ信号（例えば、直列ｅＦｕｓｅデータ入力信号ＳＨＩ、ｅＦｕｓｅデータ内部クロック信号ＩＲＣＬＫＴ、その反転クロック信号ＩＲＣＬＫＮ）を受信し、第一冗長データ信号に基づき、メインメモリセルアレイＭＡ１のワード線アドレスが置換される必要があるか否か判定する。 FIG. 4 illustrates a schematic diagram of a first redundant address replacement circuit of an embodiment of the present invention. With further reference to FIG. 4, the first redundant address replacement circuit XRED_j (j=0 to 3) includes a first redundant address determination circuit 136, a first logic gate LG1, and a latch circuit LAC. The first redundant address determination circuit 136 receives the first redundant data signal (for example, the serial eFuse data input signal SHI, the eFuse data internal clock signal IRCLKT and its inverted clock signal IRCLKN), and based on the first redundant data signal, the main redundant address signal It is determined whether the word line address of memory cell array MA1 needs to be replaced.

具体的には、第一冗長アドレス判定回路１３６は、複数直列したフリップフロップＤＦＦ及び複数のＸＮＯＲゲートＸＮＯＲを備え、フリップフロップＤＦＦ及びＸＮＯＲゲートＸＮＯＲの数は、メインメモリセルアレイＭＡ１のワード線数に関連する。本実施例において、メインメモリセルアレイＭＡ１はｎ本のワード線を有し、第一冗長アドレス判定回路１３６は、ｎ個のＸＮＯＲゲートＸＮＯＲ及びｎ＋１個のフリップフロップＤＦＦを備えることを例とする。フリップフロップＤＦＦの回路構造は、図４を参考にできるが、制限されない。 Specifically, the first redundant address determination circuit 136 includes a plurality of flip-flops DFF and a plurality of XNOR gates XNOR connected in series, and the number of flip-flops DFF and XNOR gates XNOR is related to the number of word lines of the main memory cell array MA1. To do. In the present embodiment, the main memory cell array MA1 has n word lines, and the first redundant address determination circuit 136 includes n XNOR gates XNOR and n+1 flip-flops DFF as an example. The circuit structure of the flip-flop DFF can be referred to FIG. 4, but is not limited.

フリップフロップＤＦＦのクロック入力端は、第一冗長データ信号のうちのｅＦｕｓｅデータ内部クロック信号ＩＲＣＬＫＴ及びその反転信号ＩＲＣＬＫＮを受信し、一つ目のフリップフロップＤＦＦの入力端は、第一冗長データ信号のうちの直列ｅＦｕｓｅデータ入力信号ＳＨＩを受信する。ｎ個目までのフリップフロップＤＦＦの出力端は、それぞれＸＮＯＲゲートＸＮＯＲの一方の入力端に結合され、ＸＮＯＲゲートＸＮＯＲの他方の入力端は、対応するメインメモリセルアレイＭＡ１のワード線アドレスＸＡＤｉ（ｉ＝１〜ｎ）を受信し、ＸＮＯＲゲートＸＮＯＲは、ワード線アドレスＸＡＤｉ及びフリップフロップＤＦＦの出力信号を比較して、このワード線アドレスＸＡＤｉは、不良メモリセルを有するか否か決定でき、その出力端は、第一論理ゲートＬＧ１の入力端に結合される。ｎ＋１個目のフリップフロップＤＦＦの出力端は、第一論理ゲートＬＧ１の入力端に直接結合される。 The clock input terminal of the flip-flop DFF receives the eFuse data internal clock signal IRCLKT of the first redundant data signal and its inverted signal IRCLKN, and the input terminal of the first flip-flop DFF receives the first redundant data signal. The serial eFuse data input signal SHI is received. The output terminals of the n-th flip-flops DFF are respectively coupled to one input terminal of the XNOR gate XNOR, and the other input terminal of the XNOR gate XNOR is connected to the corresponding word line address XADi (i=i) of the main memory cell array MA1. 1 to n), the XNOR gate XNOR can compare the word line address XADi and the output signal of the flip-flop DFF to determine whether or not the word line address XADi has a defective memory cell. Is coupled to the input of the first logic gate LG1. The output end of the (n+1)th flip-flop DFF is directly coupled to the input end of the first logic gate LG1.

第一論理ゲートＬＧ１は、第一冗長アドレス判定回路１３６の出力信号と、第二冗長回路１３４からのセルフテスト冗長無効信号ＢＩＳＴＸＲＲを受信して、出力信号を生成する。ラッチ回路ＬＡＣは、第一論理ゲートＬＧ１に結合されて、第一論理ゲートＬＧ１の出力信号をラッチする。 The first logic gate LG1 receives the output signal of the first redundancy address determination circuit 136 and the self-test redundancy invalidation signal BISTXRR from the second redundancy circuit 134, and generates an output signal. The latch circuit LAC is coupled to the first logic gate LG1 and latches the output signal of the first logic gate LG1.

さらに、ラッチ回路ＬＡＣは、伝送ゲートＴＧ１及びラッチＬＡを備えてもよい。伝送ゲートＴＧ１は、第一論理ゲートＬＧ１の出力端とラッチＬＡとの間に結合されて、ロー作動信号（Ｒｏｗ ａｃｔｉｖｅ ｓｉｇｎａｌ）ＲＡＳＤによって制御される。ラッチＬＡは、伝送ゲートＴＧ１によって第一論理ゲートＬＧ１の出力信号を受信し、第一冗長アドレス選択信号ＲＲＸｊを冗長ワード線置換回路ＲＷＬＤに出力して置換動作を行う。 Furthermore, the latch circuit LAC may include a transmission gate TG1 and a latch LA. The transmission gate TG1 is coupled between the output terminal of the first logic gate LG1 and the latch LA, and is controlled by the row active signal RASD. The latch LA receives the output signal of the first logic gate LG1 by the transmission gate TG1 and outputs the first redundant address selection signal RRXj to the redundant word line replacement circuit RWLD to perform the replacement operation.

また、図５は、本発明の実施例のセルフテストアドレスラッチ回路の模式図を図示する。図３と併せて図５を参照すると、セルフテストアドレスラッチ回路ＢＦＬＡＴは、複数の直列したフリップフロップＦＦと、遅延回路ＤＣと、第四論理ゲートＬＧ４と、複数の第五論理ゲートＬＧ５と、を備える。第四論理ゲートＬＧ４及び複数の第五論理ゲートＬＧ５は、例えば、ＮＡＮＤゲートである。 Further, FIG. 5 illustrates a schematic diagram of a self-test address latch circuit according to an embodiment of the present invention. Referring to FIG. 5 in combination with FIG. 3, the self-test address latch circuit BFLAT includes a plurality of flip-flops FF in series, a delay circuit DC, a fourth logic gate LG4, and a plurality of fifth logic gates LG5. Prepare The fourth logic gate LG4 and the plurality of fifth logic gates LG5 are NAND gates, for example.

第一フリップフロップ回路ＦＦ及び第五論理ゲートＬＧ５の数は、第二冗長アドレス置換回路ＢＩＳＴＸＲ＿ｍの数に対応する。ここでは、ｍは、整数である。例えば、本実施例は、２個の第二冗長アドレス置換回路ＢＩＳＴＸＲ＿０及びＢＩＳＴＸＲ＿１を有することから、第一フリップフロップ回路ＦＦ及び第五論理ゲートＬＧ５も２個である。第一フリップフロップ回路ＦＦの回路構造は図５を参考にでき、図４のフリップフロップＤＦＦに相似しているが、本発明は、これに制限されない。 The numbers of the first flip-flop circuits FF and the fifth logic gates LG5 correspond to the numbers of the second redundant address replacement circuits BISTXR_m. Here, m is an integer. For example, since the present embodiment has the two second redundant address replacement circuits BISTXR_0 and BISTXR_1, the number of the first flip-flop circuits FF and the fifth logic gates LG5 is also two. The circuit structure of the first flip-flop circuit FF can be referred to FIG. 5 and is similar to the flip-flop DFF of FIG. 4, but the present invention is not limited to this.

これらの第一フリップフロップ回路ＦＦのクロック入力端は、セルフテスト信号ＢＩＳＴＦＡＩＬを受信し、出力端は、第五論理ゲートＬＧ５の入力端に結合される。これらの第一フリップフロップ回路ＦＦは、相互に直列であり、一つ目の第一フリップフロップ回路ＦＦは、図５の一番上の第一フリップフロップ回路ＦＦ１であり、その出力信号は、その入力端にフィードバックされる。 The clock inputs of these first flip-flop circuits FF receive the self-test signal BISTFAIL and their outputs are coupled to the inputs of the fifth logic gate LG5. These first flip-flop circuits FF are in series with each other, the first first flip-flop circuit FF is the top first flip-flop circuit FF1 in FIG. 5, and its output signal is It is fed back to the input terminal.

これらの第五論理ゲートＬＧ５の一方の入力端は、対応する第一フリップフロップ回路ＦＦの出力信号を受信し、他方の入力端は、第四論理ゲートＬＧ４の出力信号を受信し、第四論理ゲートＬＧ４の一方の入力端は、セルフテスト信号ＢＩＳＴＦＡＩＬを受信し、他方の入力端は、遅延回路ＤＣによって遅延した後のセルフテスト信号ＢＩＳＴＦＡＩＬを受信する。第五論理ゲートＬＧ５の出力端は、セルフテストアドレスラッチ信号ＢＦＬＡＴｍ及びその反転信号ＢＦＬＡＮｍを対応する第二冗長アドレス置換回路ＢＩＳＴＸＲ＿ｍに出力する。ここで、ｍ＝０または１である。 One input terminal of these fifth logic gates LG5 receives the output signal of the corresponding first flip-flop circuit FF, and the other input terminal receives the output signal of the fourth logic gate LG4 and the fourth logic gate LG5. One input end of the gate LG4 receives the self-test signal BISTFAIL, and the other input end receives the self-test signal BISTFAIL after being delayed by the delay circuit DC. The output terminal of the fifth logic gate LG5 outputs the self-test address latch signal BFLATm and its inverted signal BFLANm to the corresponding second redundant address replacement circuit BISTXR_m. Here, m=0 or 1.

図６は、本発明の実施例の第二冗長アドレス置換回路の模式図を図示する。図３と併せて図６を参照すると、第二冗長アドレス置換回路ＢＩＳＴＸＲ＿ｍは、第二冗長アドレス判定回路１３８と、第二論理ゲートＬＧ２と、別のラッチ回路ＬＡＣと、を備える。第二冗長アドレス判定回路１３８は、メインメモリセルアレイＭＡ１において、ワード線アドレスがさらに置換される必要があるか否か判定するのに用いられ、並列した複数のセルフテストアドレス判定回路ＢＩＳＴＡＤ及び第二フリップフロップ回路ＢＩＳＴＦＦを備え、各セルフテストアドレス判定回路ＢＩＳＴＡＤは、別の第二フリップフロップ回路ＢＩＳＴＦＦ及び第六論理ゲートを備え、ここで、第六論理ゲートは、例えば、ＸＮＯＲゲートＸＮＯＲである。 FIG. 6 illustrates a schematic diagram of a second redundant address replacement circuit of an embodiment of the present invention. Referring to FIG. 6 in combination with FIG. 3, the second redundant address replacement circuit BISTXR_m includes a second redundant address determination circuit 138, a second logic gate LG2, and another latch circuit LAC. The second redundant address determination circuit 138 is used to determine whether or not the word line address needs to be further replaced in the main memory cell array MA1, and the plurality of self-test address determination circuits BISTAD and the second flip-flops arranged in parallel. Each self-test address determination circuit BISTAD includes a second flip-flop circuit BISTFF and a sixth logic gate, where the sixth logic gate is, for example, an XNOR gate XNOR.

第二フリップフロップ回路ＢＩＳＴＦＦ及びＸＮＯＲゲートＸＮＯＲの数は、メインメモリセルアレイＭＡ１のワード線の数に関連する。本実施例において、メインメモリセルアレイＭＡ１はｎ本のワード線を有する時、第二冗長アドレス判定回路１３８は、ｎ個のセルフテストアドレス判定回路ＢＩＳＴＡＤを備える、即ち、計ｎ個のＸＮＯＲゲートＸＮＯＲ及びｎ＋１個の第二フリップフロップ回路ＢＩＳＴＦＦを有する。 The number of second flip-flop circuits BISTFF and XNOR gates XNOR is related to the number of word lines of the main memory cell array MA1. In the present embodiment, when the main memory cell array MA1 has n word lines, the second redundant address determination circuit 138 includes n self-test address determination circuits BISTAD, that is, n XNOR gates XNOR and n in total. It has n+1 second flip-flop circuits BISTFF.

これらの第二フリップフロップ回路ＢＩＳＴＦＦのクロック入力端は、セルフテストアドレスラッチ回路ＢＦＬＡＴから対応するセルフテストアドレスラッチ信号ＢＦＬＡＴｍ及びその反転信号ＢＦＬＡＮｍ（ｍ＝０または１）を受信し、セルフテストアドレス判定回路ＢＩＳＴＡＤの第二フリップフロップ回路ＢＩＳＴＦＦの入力端は、対応するワード線アドレスＸＡＤｉ（ｉ＝１〜ｎ）を受信し、出力端は、ＸＮＯＲゲートＸＮＯＲの一方の入力端に結合され、ＸＮＯＲゲートＸＮＯＲの他方の入力端は、対応するワード線アドレスＸＡＤｉを受信する。ＸＮＯＲゲートＸＮＯＲは、ワード線アドレスＸＡＤｉ及び第二フリップフロップ回路ＢＩＳＴＦＦの出力信号を比較して、このワード線アドレスＸＡＤｉは、不良メモリセルを有するか否か決定する。ＸＮＯＲゲートＸＮＯＲの出力端は、第二論理ゲートＬＧ２に結合される。 The clock input terminals of these second flip-flop circuits BISTFF receive the corresponding self-test address latch signal BFLATm and its inverted signal BFLANm (m=0 or 1) from the self-test address latch circuit BFLAT, and the self-test address determination circuit The input terminal of the second flip-flop circuit BISTFF of BISTAD receives the corresponding word line address XADi (i=1 to n), and the output terminal thereof is coupled to one input terminal of the XNOR gate XNOR and the XNOR gate XNOR. The other input terminal receives the corresponding word line address XADi. The XNOR gate XNOR compares the word line address XADi with the output signal of the second flip-flop circuit BISTFF to determine whether this word line address XADi has a defective memory cell. The output of the XNOR gate XNOR is coupled to the second logic gate LG2.

さらに具体的には、本実施例の第二フリップフロップ回路ＢＩＳＴＦＦは、伝送ゲートＴＧ２及びフリップフロップＬＦＦを備える。伝送ゲートＴＧ２は、対応するセルフテストアドレスラッチ信号ＢＦＬＡＴｍ及びその反転信号ＢＦＬＡＮｍによって制御され、セルフテストアドレス判定回路ＢＩＳＴＡＤの伝送ゲートＴＧ２は、検出しようとするワード線アドレスＸＡＤｉを受信し、セルフテストアドレス判定回路ＢＩＳＴＡＤのフリップフロップＬＦＦは、伝送ゲートＴＧ２によって、検出しようとするワード線アドレスＸＡＤｉを受信し、フリップフロップＬＦＦの出力端は、ＸＮＯＲゲートＸＮＯＲに結合される。セルフテストアドレス判定回路ＢＩＳＴＡＤ外の第二フリップフロップ回路ＢＩＳＴＦＦの伝送ゲートＴＧ２は、セルフテスト信号ＢＩＳＴＦＡＩＬを受信し、対応するフリップフロップＬＦＦは、伝送ゲートＴＧ２によって、セルフテスト信号ＢＩＳＴＦＡＩＬを受信し、その出力端は、第二論理ゲートＬＧ２に直接結合される。 More specifically, the second flip-flop circuit BISTFF of this embodiment includes a transmission gate TG2 and a flip-flop LFF. The transmission gate TG2 is controlled by the corresponding self-test address latch signal BFLATm and its inverted signal BFLANm, and the transmission gate TG2 of the self-test address determination circuit BISTAD receives the word line address XADi to be detected and determines the self-test address determination. The flip-flop LFF of the circuit BISTAD receives the word line address XADi to be detected by the transmission gate TG2, and the output end of the flip-flop LFF is coupled to the XNOR gate XNOR. The transmission gate TG2 of the second flip-flop circuit BISTFF outside the self-test address determination circuit BISTAD receives the self-test signal BISTFAIL, and the corresponding flip-flop LFF receives the self-test signal BISTFAIL by the transmission gate TG2 and outputs it. The end is directly coupled to the second logic gate LG2.

セルフテストアドレス判定回路ＢＩＳＴＡＤ外の第二フリップフロップ回路ＢＩＳＴＦＦの入力端は、セルフテスト信号ＢＩＳＴＦＡＩＬを受信し、出力端は、第二論理ゲートＬＧ２に直接結合される。この第二フリップフロップ回路ＢＩＳＴＦＦの出力信号は、ＢＲＸＥｍであり、論理レベルは、不良メモリセルのアドレスを置換するか否か表すことができ、例えば、出力信号ＢＲＸＥｍは、ハイレベル状態にある時、セルフテストプログラムにおいて、置換する必要がある不良のメモリセルが見つかったことを表し、反対に、出力信号ＢＲＸＥｍは、ローレベル状態にある時、新たな不良メモリセルは検出されなかったことを表す。 The input end of the second flip-flop circuit BISTFF outside the self-test address determination circuit BISTAD receives the self-test signal BISTFAIL, and the output end thereof is directly coupled to the second logic gate LG2. The output signal of the second flip-flop circuit BISTFF is BRXEm, and the logic level can indicate whether to replace the address of the defective memory cell. For example, when the output signal BRXEm is in the high level state, In the self-test program, it means that a defective memory cell that needs to be replaced is found. Conversely, when the output signal BRXEm is in the low level state, it means that no new defective memory cell is detected.

第二論理ゲートＬＧ２は、第二冗長アドレス判定回路１３８の出力信号及びセルフテスト回路１５０から送信されたセルフテストモード信号ＴＢＩＳＴを受信する。ラッチ回路ＬＡＣは、第二論理ゲートＬＧ２に結合され、第二論理ゲートＬＧ２の出力信号をラッチし、第二冗長アドレス選択信号ＢＩＳＴＸＲｍを冗長ワード線置換回路ＲＷＬＤに出力して置換動作を行う。冗長ワード線置換回路ＲＷＬＤは、第二冗長アドレス選択信号ＢＩＳＴＸＲｍに基づき、不良なワード線アドレスを冗長メモリブロックＲＥＢのワード線アドレスによって置換し、例えば、冗長メモリブロックワード線ＲＷＬｑｋの一つである。ここでは、１＝４〜５を例とする。 The second logic gate LG2 receives the output signal of the second redundant address determination circuit 138 and the self-test mode signal TBIST transmitted from the self-test circuit 150. The latch circuit LAC is coupled to the second logic gate LG2, latches the output signal of the second logic gate LG2, and outputs the second redundant address selection signal BISTXRm to the redundant word line replacement circuit RWLD to perform the replacement operation. The redundant word line replacement circuit RWLD replaces the defective word line address with the word line address of the redundant memory block REB based on the second redundant address selection signal BISTXRm, and is, for example, one of the redundant memory block word lines RWLqk. Here, 1=4 to 5 is taken as an example.

要するに、第二冗長アドレス置換回路ＢＩＳＴＸＲ＿ｍは、セルフテスト信号ＢＩＳＴＦＡＩＬに基づき、メインメモリセルアレイＭＡ１のワード線アドレスが置換される必要があるか否か判定し、判定結果第二冗長アドレス選択信号ＢＩＳＴＸＲｍを冗長ワード線置換回路ＲＷＬＤに出力するのに用いられる。 In short, the second redundant address replacement circuit BISTXR_m determines whether or not the word line address of the main memory cell array MA1 needs to be replaced based on the self-test signal BISTFAIL, and makes the determination result second redundant address selection signal BISTXRm redundant. It is used to output to the word line replacement circuit RWLD.

以上より、本発明のメモリデバイスは、複数のテストプログラムに対応して修復動作を行い、まず、第一テストプログラムを実行して、第一冗長データ信号を取得し、立ち上げ後、且つ、第一冗長データ信号を読み込んだ後、メモリデバイスは、セルフテストプログラムを実行して、セルフテスト信号を取得でき、第二冗長回路は、セルフテスト信号に基づき、メインメモリセルアレイにおいてエラーが検出されたワード線アドレスを冗長メモリブロックの別の部分のワード線アドレスに置換でき、第一冗長回路は、第一冗長データ信号及び第二冗長回路に基づき、セルフテスト冗長無効信号を生成して、メインメモリセルアレイの不良なメモリセルを無効にできる。したがって、メモリデバイスの信頼性を向上できる。 As described above, the memory device of the present invention performs a repair operation corresponding to a plurality of test programs, first executes the first test program to acquire the first redundant data signal, and after starting up, After reading one redundant data signal, the memory device can execute the self-test program to obtain the self-test signal, and the second redundant circuit can detect the word in the main memory cell array where the error is detected based on the self-test signal. The line address can be replaced with the word line address of another part of the redundant memory block, and the first redundant circuit generates a self-test redundant invalid signal based on the first redundant data signal and the second redundant circuit to generate a main memory cell array. The bad memory cells in can be disabled. Therefore, the reliability of the memory device can be improved.

本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものの基準とする。 Although the text has been shown as the above embodiments, the present invention is not limited thereto, and can be changed or modified by those skilled in the art without departing from the spirit of the present invention. The scope of protection of the invention shall be based on what is limited by the scope of patent claims.

本発明は、冗長アドレス置換回路に、第一冗長回路以外に、第二冗長回路を追加することで、第二冗長回路は、セルフテストプログラムにおいて検出された不良ワード線アドレスを冗長メモリブロックのワード線アドレスに置換し、セルフテスト冗長無効信号を第一冗長回路に伝送でき、第一冗長回路は、第一テストプログラムの第一冗長データ信号及びセルフテスト冗長無効信号に基づき、メインメモリセルアレイの不良なメモリセルを無効にでき、メモリデバイスの信頼性を向上できる。 According to the present invention, a second redundancy circuit is added to the redundancy address replacement circuit in addition to the first redundancy circuit, so that the second redundancy circuit detects a defective word line address detected in the self-test program as a word in the redundancy memory block. A self-test redundancy invalid signal can be transmitted to the first redundancy circuit by substituting the line address, and the first redundancy circuit is defective in the main memory cell array based on the first redundancy data signal and the self-test redundancy invalid signal of the first test program. Memory cells can be disabled, and the reliability of the memory device can be improved.

１００：メモリデバイス
１１０：メモリ制御回路
１２０：ローアドレスバッファ・セレクタ
１２２：ローアドレスバッファ
１２４：ローアドレスセレクタ
１３０：Ｘ冗長アドレス置換回路
１３２：第一冗長回路
１３４：第二冗長回路
１３６：第一冗長アドレス判定回路
１３８：第二冗長アドレス判定回路
１４０：冗長データ・ロードクロックエリア
１５０：セルフテスト回路
１６０：周辺回路（エリアアドレスバッファ及びコラムアドレスバッファ、Ｘデコーダ、Ｙデコーダ、Ｙ冗長アドレス置換回路）
ＭＡ：メモリセルアレイ
ＭＡ１：メインメモリセルアレイ
ＲＥＢ：冗長メモリブロック
ＤＣ：遅延回路
ＸＲＥＤ＿０〜ＸＲＥＤ＿３：第一冗長アドレス置換回路
ＢＩＳＴＸＲ＿０、ＢＩＳＴＸＲ＿１：第二冗長アドレス置換回路
ＢＦＬＡＴ：セルフテストアドレスラッチ回路
ＲＷＬＤ：冗長ワード線置換回路
ＬＧ１：第一論理ゲート
ＬＧ２：第二論理ゲート
ＬＧ３：論理ゲート
ＬＧ４：第四論理ゲート
ＬＧ５：第五論理ゲート
ＬＡ：ラッチ
ＬＡＣ：ラッチ回路
ＸＮＯＲ：ＸＮＯＲゲート
ＴＧ１、ＴＧ２：伝送ゲート
ＤＦＦ、ＬＦＦ：フリップフロップ
ＦＦ：第一フリップフロップ回路
ＢＩＳＴＦＦ：第二フリップフロップ回路
ＤＣ：遅延回路
ＢＩＳＴＡＤ：セルフテストアドレス判定回路
ＢＩＳＴＸＡ：セルフテストワード線アドレス
ＢＩＳＴＦＡＩＬ：セルフテスト信号
ＢＦＬＡＴｍ：セルフテストアドレスラッチ信号
ＢＦＬＡＮｍ：反転セルフテストアドレスラッチ信号
ＢＩＳＴＸＲＲ：セルフテスト冗長無効信号
ＢＩＳＴＸＲｍ：第二冗長アドレス選択信号
ＢＲＸＥｍ：第二フリップフロップ回路の出力信号
ＣＸＡ：アクセス用ワード線アドレス
ＳＨＩ：直列ｅＦｕｓｅデータ入力信号
ＩＲＣＬＫＴ：ｅＦｕｓｅデータ内部クロック信号
ＩＲＣＬＫＮ：ｅＦｕｓｅデータ内部反転クロック信号
ＩｎｔＣＬＫ：クロック信号
ＲＲＸｊ：第一冗長アドレス選択信号
ＲＡＳＤ：ロー作動信号
ＴＢＩＳＴ：セルフテストモード信号
ＸＡＤｉ：ワード線アドレス
１ｓｔＦＡＩＬ、２ｎｄＦＡＩＬ：アクセス失敗
100: memory device 110: memory control circuit 120: row address buffer/selector 122: row address buffer 124: row address selector 130: X redundant address replacement circuit 132: first redundant circuit 134: second redundant circuit 136: first redundant Address determination circuit 138: Second redundant address determination circuit 140: Redundant data/load clock area 150: Self-test circuit 160: Peripheral circuit (area address buffer and column address buffer, X decoder, Y decoder, Y redundant address replacement circuit)
MA: memory cell array MA1: main memory cell array REB: redundant memory block DC: delay circuit XRED_0 to XRED_3: first redundant address replacement circuit BISTXR_0, BISTXR_1: second redundant address replacement circuit BFLAT: self-test address latch circuit RWLD: redundant word line Replacement circuit LG1: First logic gate LG2: Second logic gate LG3: Logic gate LG4: Fourth logic gate LG5: Fifth logic gate LA: Latch LAC: Latch circuit XNOR: XNOR gate TG1, TG2: Transmission gate DFF, LFF : Flip-flop FF: First flip-flop circuit BISTFF: Second flip-flop circuit DC: Delay circuit BISTAD: Self-test address determination circuit BISTXA: Self-test word line address BISTFAIL: Self-test signal BFLATm: Self-test address latch signal BFLANm: Inversion Self-test address latch signal BISTXRR: Self-test redundancy invalid signal BISTXRm: Second redundancy address selection signal BRXEm: Output signal of second flip-flop circuit CXA: Access word line address SHI: Serial eFuse data input signal IRCLKT: eFuse data internal clock Signal IRCLKN: eFuse data internal inverted clock signal IntCLK: Clock signal RRXj: First redundant address selection signal RASD: Low operation signal TBIST: Self test mode signal XADi: Word line address 1stFAIL, 2ndFAIL: Access failure

Claims (5)

メインメモリセルアレイに結合され、前記メインメモリセルアレイに対してセルフテストプログラムを実行して、セルフテスト信号を提供するセルフテスト回路と、
第一テストプログラムにおいて生成された第一冗長データ信号に基づき、前記メインメモリセルアレイの一部のワード線アドレスを冗長メモリブロックの一部のワード線アドレスに置換する第一冗長回路と、前記第一冗長回路に結合され、前記セルフテスト信号に基づき、前記メインメモリセルアレイにおいてエラーが検出されたワード線アドレスを前記冗長メモリブロックの別の部分のワード線アドレスに置換する第二冗長回路と、を備える冗長アドレス置換回路と、を備え、
前記第二冗長回路は、セルフテスト冗長無効信号を生成し、
前記セルフテスト冗長無効信号を生成した後に、前記第一冗長回路は、前記第一冗長データ信号及び前記セルフテスト冗長無効信号に基づき、前記メインメモリセルアレイの一部のワード線アドレスを前記冗長メモリブロックの一部のワード線アドレスに置換するか否か判定し、
前記第二冗長回路は、第二冗長アドレス置換回路を複数備え、各前記第二冗長アドレス置換回路は、
前記メインメモリセルアレイのワード線アドレスが置換される必要があるか否か判定する第二冗長アドレス判定回路と、
前記第二冗長アドレス判定回路に結合され、前記第二冗長アドレス判定回路の出力信号及び前記セルフテストプログラムの実行を表すセルフテストモード信号を受信する第二論理ゲートと、
前記第二論理ゲートに結合され、前記第二論理ゲートの出力信号をラッチして、第二冗長アドレス選択信号を出力するのに用いられる第二ラッチ回路と、
複数の前記第二冗長アドレス置換回路に結合され、複数の前記第二冗長アドレス選択信号を受信し、前記セルフテスト冗長無効信号を出力する第三論理ゲートと、を備え、
前記冗長アドレス置換回路は、前記第二冗長アドレス選択信号に基づき、前記メインメモリセルアレイの一部のワード線アドレスを前記冗長メモリブロックの一部のワード線アドレスに置換し、
前記第二冗長回路は、
複数の前記第二冗長アドレス置換回路に対応し、相互に直列であり、クロック入力端はいずれも前記セルフテスト信号を受信する複数の第一フリップフロップ回路と、
一方の入力端は、前記セルフテスト信号を受信し、他方の入力端は、遅延した後の前記セルフテスト信号を受信する第四論理ゲートと、
それぞれ、複数の前記第一フリップフロップ回路及び前記第四論理ゲートに結合され、対応する前記第一フリップフロップ回路の出力信号及び前記第四論理ゲートの出力信号を受信して、セルフテストアドレスラッチ信号を対応する前記第二冗長アドレス置換回路に出力する複数の第五論理ゲートと、をさらに備え、
複数の前記第一フリップフロップ回路の一つ目のフリップフロップ回路の出力信号は、その入力端にフィードバックされるメモリデバイス。 A self-test circuit coupled to the main memory cell array for executing a self-test program on the main memory cell array to provide a self-test signal;
A first redundancy circuit for replacing a word line address of a part of the main memory cell array with a word line address of a redundancy memory block based on a first redundancy data signal generated in a first test program; A second redundancy circuit coupled to the redundancy circuit and replacing a word line address in which an error is detected in the main memory cell array based on the self-test signal with a word line address of another portion of the redundancy memory block. A redundant address replacement circuit,
The second redundancy circuit generates a self-test redundancy invalid signal,
After generating the self-test redundancy invalid signal, the first redundancy circuit sets a word line address of a part of the main memory cell array to the redundancy memory block based on the first redundancy data signal and the self-test redundancy invalid signal. It determines whether to replace a portion of the word line address,
The second redundant circuit includes a plurality of second redundant address replacement circuits, each second redundant address replacement circuit,
A second redundant address determination circuit for determining whether or not the word line address of the main memory cell array needs to be replaced,
A second logic gate coupled to the second redundant address determination circuit for receiving an output signal of the second redundant address determination circuit and a self-test mode signal indicating execution of the self-test program;
A second latch circuit coupled to the second logic gate and used to latch the output signal of the second logic gate and output a second redundant address select signal;
A third logic gate coupled to the plurality of second redundant address replacement circuits, receiving the plurality of second redundant address selection signals and outputting the self-test redundancy invalid signal;
The redundant address replacement circuit replaces a part of the word line address of the main memory cell array with a part of the word line address of the redundant memory block based on the second redundant address selection signal,
The second redundant circuit is
A plurality of first flip-flop circuits corresponding to the plurality of second redundant address replacement circuits, which are in series with each other and each of which has a clock input terminal for receiving the self-test signal;
One input terminal receives the self-test signal, and the other input terminal receives a delayed self-test signal, and a fourth logic gate,
A self-test address latch signal coupled to the plurality of first flip-flop circuits and the fourth logic gate, respectively, receiving the output signal of the corresponding first flip-flop circuit and the output signal of the fourth logic gate, And a plurality of fifth logic gates for outputting to the corresponding second redundant address replacement circuit,
A memory device in which an output signal of a first flip-flop circuit of the plurality of first flip-flop circuits is fed back to an input terminal thereof . 前記第一冗長回路は、第一冗長アドレス置換回路を複数備え、各前記第一冗長アドレス置換回路は、
前記第一冗長データ信号に基づき、前記メインメモリセルアレイのワード線アドレスが置換される必要があるか否か判定する第一冗長アドレス判定回路と、
前記第一冗長アドレス判定回路に結合され、前記第一冗長アドレス判定回路の出力信号及び前記セルフテスト冗長無効信号を受信する第一論理ゲートと、
前記第一論理ゲートに結合され、前記第一論理ゲートの出力信号ラッチして、第一冗長アドレス選択信号を出力するのに用いられる第一ラッチ回路と、を備え
前記冗長アドレス置換回路は、前記第一冗長アドレス選択信号に基づき、前記メインメモリセルアレイの一部のワード線アドレスを前記冗長メモリブロックの一部のワード線アドレスに置換する請求項１に記載のメモリデバイス。 The first redundant circuit includes a plurality of first redundant address replacement circuits, each of the first redundant address replacement circuit,
A first redundant address determination circuit that determines whether or not the word line address of the main memory cell array needs to be replaced based on the first redundant data signal;
A first logic gate coupled to the first redundant address determination circuit for receiving an output signal of the first redundant address determination circuit and the self-test redundancy invalidation signal;
A first latch circuit coupled to the first logic gate and used to latch the output signal of the first logic gate and output a first redundant address selection signal; and the redundant address replacement circuit, The memory device according to claim 1, wherein a word line address of a part of the main memory cell array is replaced with a word line address of a part of the redundant memory block based on a first redundant address selection signal. 前記第一ラッチ回路は、
前記第一論理ゲートに結合され、ロー作動信号によって制御される第一伝送ゲートと、
前記伝送ゲートによって前記第一論理ゲートの出力信号を受信し、前記第一冗長アドレス選択信号を出力する第一ラッチと、を備える請求項２に記載のメモリデバイス。 The first latch circuit is
A first transmission gate coupled to the first logic gate and controlled by a low activation signal;
The memory device according to claim 2, further comprising a first latch that receives the output signal of the first logic gate by the transmission gate and outputs the first redundant address selection signal. 前記第二冗長アドレス判定回路は、
並列した複数のセルフテストアドレス判定回路と、
複数の前記セルフテストアドレス判定回路と並列で、クロック入力端は、対応するセルフテストアドレスラッチ信号を受信し、入力端は、前記セルフテスト信号を受信し、出力端は、前記第二論理ゲートに結合される別の第二フリップフロップ回路と、を備え、
各前記セルフテストアドレス判定回路は、
クロック入力端は、対応するセルフテストアドレスラッチ信号を受信し、入力端は、検出しようとするワード線アドレスを受信する第二フリップフロップ回路と、
前記第二フリップフロップ回路の出力信号及び前記検出しようとするワード線アドレスを受信し、出力端の出力信号は、前記第二論理ゲートにフィードバックされる第六論理ゲートと、を備える請求項１に記載のメモリデバイス。 The second redundant address determination circuit,
A plurality of self-test address judgment circuits in parallel,
In parallel with the plurality of self-test address determination circuits, a clock input terminal receives a corresponding self-test address latch signal, an input terminal receives the self-test signal, and an output terminal is connected to the second logic gate. And another second flip-flop circuit to be coupled,
Each of the self-test address determination circuits is
A clock input terminal receives a corresponding self-test address latch signal, and an input terminal receives a word line address to be detected, and a second flip-flop circuit,
Receiving the output signal and the word line address to be the detection of the second flip-flop circuit, the output signal of the output terminal, in claim 1, and a sixth logic gate fed back to the second logic gate The memory device described. 前記第二フリップフロップ回路は、
前記検出しようとするワード線アドレスまたは前記セルフテスト信号を受信し、前記対応するセルフテストアドレスラッチ信号によって制御される第二伝送ゲートと、
前記第二伝送ゲートによって、前記検出しようとするワード線アドレスまたは前記セルフテスト信号を受信し、出力端は、前記第六論理ゲートまたは前記第二論理ゲートに結合されるフリップフロップと、を備える請求項４に記載のメモリデバイス。

The second flip-flop circuit is
A second transmission gate that receives the word line address to be detected or the self-test signal and is controlled by the corresponding self-test address latch signal;
The second transmission gate receives the word line address to be detected or the self-test signal, and an output terminal includes a flip-flop coupled to the sixth logic gate or the second logic gate. Item 5. The memory device according to item 4 .