JP6747660B2 - それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法 - Google Patents

それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法 Download PDF

Info

Publication number
JP6747660B2
JP6747660B2 JP2015196698A JP2015196698A JP6747660B2 JP 6747660 B2 JP6747660 B2 JP 6747660B2 JP 2015196698 A JP2015196698 A JP 2015196698A JP 2015196698 A JP2015196698 A JP 2015196698A JP 6747660 B2 JP6747660 B2 JP 6747660B2
Authority
JP
Japan
Prior art keywords
optical
packet
path
network
setting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015196698A
Other languages
English (en)
Other versions
JP2017069899A (ja
Inventor
アブダラ アブデラゼク ベン
アブダラ アブデラゼク ベン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Aizu
Original Assignee
University of Aizu
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Aizu filed Critical University of Aizu
Priority to JP2015196698A priority Critical patent/JP6747660B2/ja
Publication of JP2017069899A publication Critical patent/JP2017069899A/ja
Application granted granted Critical
Publication of JP6747660B2 publication Critical patent/JP6747660B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Data Exchanges In Wide-Area Networks (AREA)
  • Optical Communication System (AREA)

Description

本発明は、それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステム、及びその光ネットワーク・オン・チップのセットアップ方法に関する。
製造技術における応用の複雑さ及び改良の進展に伴い、チップ上に数十、数百という数の処理エレメント(PEs)を有するチップマルチプロセッサが、主流になってきている。効率的なオンチップ通信構造は、通信帯域及び待ち時間の制約を満たすための基本である。ネットワーク・オン・チップ(NoC)アーキテクチャは、これら複雑なシステムのパフォーマンスと設計の生産性要件を満たす実行可能な解決策として提案されている。
従来システムの設計を単純化することに加えて、NoCは、伝統的なバスベースの通信構造において見られる大きさ及びワイヤ遅延問題のような、他のデザイン及びパフォーマンスの挑戦を処理することが提案されている[非特許文献12]。
光ネットワーク・オン・チップ(PNoCs)は、新規な思想であり、秒単位テラビットにおける超広通信帯域、低消費電力、及び小通信待ち時間を可能にする。
PNoCsは、特に新しい光デバイスが、CMOC技術で直接集積化できるので、より魅力的である。波長分割多重(WDM)と組み合わされると、多重の並列光データ流が、単一の導波路を通して同時に伝送される。
これは、ビット流毎に特定の当金属ワイヤを必要とする純粋な電気ネットワーク・オン・チップ(ENoC)とは異なる。
光相互接続されたマルチコアシステム・オン・チップは、演算及び蓄積IP(知的所有)コンポーネント/コアを有し、電気−光ネットワークを通してデータを交換する。電気NoCs(ENoCs)は、電気ルータとリンクを集積して、光リソースを制御するための要求されるメッセージを送信する。
PNoCsは、ミクロリング共振器(MRs)、レーザ及び導波路を用い、光信号を通して、IPs間でデータ情報を交換する。電気−光(E-O)及び光−電気(O-E)変換器は、ENoCsとONoCs間の相互作用を可能にする。
光通信に対する要求を生成するソースIPと前記通信の伝達先であるターゲットIP間の通信を確立するために、光リソースが確保されなければならない。
PNoCシステムにおけるキーである電力削減は、一旦、光パスが確立されると、光データはバッファリング、中継、あるいは再生を必要とせずに、端から端に送信されるという事実から来ている。これは、メッセージがバッファリングされ、再生され、そして幾度か中間ルータリンク上を送信されるという電気NoCsとは異なる。
さらに、光ルータ/スイッチは、電気ルータにおけるような送信されるデータのビット毎に切り換えるといことは必要がない。光スイッチは、メッセージ毎に一度スイッチをON,OFFする。そして、それらのエネルギーの消費は、ビットレートに依存しない。この特徴は、超広帯域のメッセージの送信を可能にし、伝統的な電気ネットワークに見られる電力コストを回避する。
従来のハイブリッドPNoCシステムにおいては、ソースノードが、まず銅ベースの電気リンクを介して伝達先ノードに形成パケットを発行する。形成パケットは、電気コントロールネットワーク(ECN)を介して導かれ、光通信ネットワーク(PCN)において前記形成パケットに続く光メッセージ用のパスに沿って光スイッチを確保する。形成パケットは、伝達先アドレスと他の追加的なコントロール情報を有する。
伝達先ノードが形成パケットを受信すると、当該伝達先ノードがACK信号(確認)を、ECNを介して送り、光パスがセットアップされたことを確認する(特許文献6)。このACK信号が前記ソースノードで受信し、処理されると、光データがPCNを介して送られる。光データ送信が終わると、予約されたパスが開放パケットにより開放される。
ハイブリッドPNoCsの回路スイッチの特性は、オンチップ通信のパフォーマンスと電力特性に直接に影響する。発明者の先に行った研究で観察されるように、ハイブリッドPNoCsのエネルギーオーバヘッドは、主としてECNにより生ずる。さらに、パス設定に含まれる異なるステップを実行するために要求される待時間は、光データの転送そのものよりもはるかに長くなる。
ハイブリッドオンチップ光ネットワーク設計において、いろいろの挑戦を解決するべく多くの研究がなされている。[非特許文献1]において、光相互接続ネットワークにおける回路スイッチメモリアクセスが提案された。この研究は、典型的なハイブリッドPNoCであり、全てのセットアップ設定のステップ、例えば、パス-セットアップ、確認(ACK)及びティアダウン(tear-down)が、電気層で生成、実行される。[非特許文献2]において、ネットワークからの入力/ネットワークへの出力のための2つのウエイが付属する4x4非ブロックスイッチを使用する回路スイッチメッシュが紹介されている。
他の研究[非特許文献3]は、Quickly Acknowledge and Simultaneously tear-down(QAST)と呼ばれ、パスセットアップ及びティアダウン処理の間の制御遅延を減らす新規のプロトコルを提示している。
[非特許文献4]の著者は、一般的な波長ルートの光ルータを用いるbutterfly fat-treeベースのハイブリッド光電NoCアーキテクチャを提案している。
他の研究[非特許文献5,6]においては、電気層が削除され、光回路パスをセットアップするためにround-robin fairnessを提供する時分割多重調整により置き換えている。この研究では、いずれのノード間のそれぞれの通信が特定のタイムスロットでのみ実行が許される。
特開2009−110512号公報 再表2010−137572号(国際公開第2010/137572号) 特開2011−035906号公報 特開2014−186509号公報 特開2015−119387号公報 米国特許第8,340,517 B2号明細書
G. Hendry et al., "Circuit- Switched Memory Access in Photonic Interconnection Networks for High-Performance Embedded Computing". Proceedings of the 2010 ACM/IEEE International Conference on High-Performance Computing, Networking, Storage and Analysis, pages 1-12, 2010. J. Chan et al., "Physical-layer modeling and system-level design of chip-scale photonic interconnection networks". IEEE Trans. Computer-Aided Design Integrated Circuits Systems. Vol. 30, No. 10, pages 1507-1520, 2011. Y. Ye et al., "3-D Mesh-Based Optical Network-on-Chip for Multiprocessor System-on-Chip". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol.32, No.4, pages 584,596, 2013. X. Tan et al., "A Hybrid Optoelectronic Networks-on-Chip Architecture". Journal of Lightwave Technology, Vol.32, No.5, pages 991-998, 2014. Hendry G et al., "Time-Division-Multiplexed Arbitration in Silicon Nanophotonic Networks-On-Chip for High-Performance Chip Multiprocessors". Journal of Parallel and Distributed Computing, Vol. 71, pages 641-650, 2011. G. Hendry et al., "Silicon Nanophotonic network-on-chip using TDM arbitration". Proceedings of IEEE Symposium on High-Performance Interconnects, pages 88-95, 2010. A. Ben Ahmed and A. Ben Abdallah, "PHENIC: Towards Photonic 3D-Network-on-Chip Architecture for High-throughput Many-core Systems-on-Chip". The 14th International Conference on Sciences and Techniques of Automatic control and computer engineering, pages 1-9, 2013. A. Ben Ahmed et al., Efficient Router Architecture, Design and Performance Exploration for Many-core Hybrid Photonic Network-on-Chip (2D-PHENIC). To appear in the 2015 International Conference on Information Science and Control Engineering (ICISCE), 2015. A. Ben Abdallah and A. Sowa, "Basic network-on-chip interconnection for future Giga scale MCSoCs applications: communication and computation orthogonalization". Proceedings of the TJASSST 2006 symposium on science, 2006. A. Ben Ahmed and A. Ben Abdallah, "Graceful Deadlock-Free Fault-Tolerant Routing Algorithm for 3D Network-on-Chip Architectures", Journal of Parallel and Distributed Computing, Vol. 74, No. 4, pages 2229-2240. A. Ben Ahmed and A. Ben Abdallah, "Architecture and Design of High-throughput, Low-latency, and Fault-Tolerant Routing Algorithm for 3D-Network-on-Chip (3D-NoC)". The Journal of Supercomputing, Vol. 66, No. 3, pages 1507-1532. A. Ben Abdallah, "Multicore Systems-on-Chip: Practical Hardware/Software Design", 2nd edition, Publisher: Atlantis, 2013, ISBN-13: 978-9491216916.
ハイブリッドPNoCシステムの問題に言及する既存の種々の解決策に拘わらず、未だいくつかの問題が残る。
第1に、解決先の多くは、電気層(ECN)において、全てのパスセットアップ機能が生成され,実行される。これは、パスセットアップ機能を実行するために必要とする全てのパケットが図1に示す様に、同じリソースを共用するので、高い輻輳に繋がる。
図1は、パスセットアップ制御パケット(PSCP)とティアダウンパケット間の従属の例を示す説明図である。図1において、5つのポート、即ち、ノース(North)、イースト(East)、サウス(South)、ウエスト(West)及びローカル(Local)ポートが中央ルータ100に備えられる。
第1のケースでは、所定の通信(C3:W-E)のPSCP101AがWest入力ポートに格納され、East出力ポートを要求している。しかし、要求された(West 入力ポートと要求されたEast出力ポート用)リソースは、先の通信(C1)により使用されている。ティアダウンパケット101Bが次の周期でこれらのリソースを開放する事実に拘わらず、PSCP101Aが欠落され、パスブロックパケット101Cが生成されて新しいPSCPが生成されるソースノード(破線102)に送り返される。
同様に第2のケースでは、South入力ポートにおけるPSCP103Aは、North出力ポート(C6:S-N)を要求している。 このケースでは、PSCP103Aは、先の通信(C4)と同じ出力ポートを共用していない。それにも拘わらず、PSCP103Aは、入力ポートリソースが既に予約され、次の周期で同じ入力ポートにあるティアダウンパケット103Bにより開放されるので、PSCP103Aは、ブロックされる。更なるケースでは、PSCP(104A)とティアダウンパケット104Bは、異なる入力ポートに位置し、同じローカル出力ポート(L)を要求している。
調停の理由のために、PSCPは、最初に提供され、従って、ローカル出力ポートリソースが次のサイクルで開放される事実に拘わらず、ブロックされる。この場合は最悪と考えられる。これは、PSCPは既に伝達先ノードにあるからである。しかし、PSCPは、ブロックされ、ティアダウンパケットに依存するため、ソースノードに戻らねばならない。
結果として、この従来の方法は図1に説明されるように、電力消費と遅延を大きくするのみでなく、パスセットアップを確実にするためにパケットのブロック確率を増やす。第2に,従来の中央ルータは必要な調停と、制御機能の実行に対応するために非常に複雑である。
したがって、本発明の目的は、それぞれのコントロールユニットを伴う非ブロック光スイッチを用いた光ネットワーク・オン・チップシステムと、上記問題を解決する光ネットワーク・オン・チップのセットアップの方法を提示するものである。
上記課題を解決する本発明に従う光ネットワーク・オン・チップシステムは、互いに双方向性導波路を通して接続された複数の光スイッチを有する光通信ネットワークと、前記複数の光スイッチのそれぞれに対応して備えられ、パス設定用の電気ワイヤを介して互いに接続された複数の電気ルータを有する電気コントロールネットワークを有し、前記双方向性導波路上の波長リソースを要求するパスセットアップ制御パケットがソースノードから前記電気ワイヤを通して前記複数の電気ルータに順次送られ、伝達先ノードが、前記セットアップ制御パケットを受信する時、前記伝達先ノードがACK信号を、前記光通信ネットワークを介して前記ソースノードに送る。
第1の態様として、前記光ネットワーク・オン・チップシステムにおいて、前記複数の光スイッチのそれぞれが複数の入力及び出力ポートを有し、行先が同じ出力ポートで重複しない限り、内部パスが、いずれの入力ポートからいずれの出力ポートへ流れるデータパケットに対して形成されている。
第2の態様として、前記光ネットワーク・オン・チップシステムにおいて、前記複数の光スイッチのそれぞれは、交叉光導波路にあるミクロリング共振器を有し、前記ミクロリング共振器をON,OFF状態に制御して内部パスが形成される。
さらなる態様として、前記光ネットワーク・オン・チップシステムにおいて、前記光ネットワーク・オン・チップシステムにおいて、前記電気ルータが対応する光スイッチからティアダウンパケットを受信する時、前記電気ルータは、前記ティアダウンパケットに符号化された情報に従い、対応する光スイッチをオフにし、次のステップのためのティアダウン信号を生成する。
上記課題を解決する本発明に従う光通信ネットワーク及び電気コントロールネットワークを有する光ネットワーク・オン・チップのセットアップ方法は、前記電気コントロールネットワークを通して、ソースノードからパス設定制御パケットにより所定の波長リソースを要求し、前記要求した波長リソースが可能であれば、対応する光スイッチをオンにし、前記電気コントロールネットワーク上の次のホップに、前記パス設定制御パケットを進め、そして、伝達先ノードが前記パス設定制御パケットを受信するとき、前記伝達先ノードが光ネットワークを介してACK信号を前記ソースノードに返す。
前記光ネットワーク・オン・チップのセットアップ方法において、第1の態様として、前記要求した波長リソースが可能でなければ、前記パス設定制御パケットをパスブロックパケットに変換し、前記電気コントロールネットワークを通して前記パスブロックパケットを前記ソースノードに返送し、前記パスブロックパケットが到達するノードの波長リソースを開放する。
前記光ネットワーク・オン・チップのセットアップ方法において、第2の態様として、前記電気ルータが対応する光スイッチからのティアダウンパケットを受信するとき、前記ティアダウンパケットに符号化された情報に従い、前記電気ルータにより対応する光スイッチをオフにし、次のホップのために新しいティアダウン信号を生成する。
パスセットアップ・制御・パケット(PSCP)とティアダウンパケット間の従属例を示す説明ブロック図である。 本発明に従う光メッシュベースのネットワーク・オン・チップの一般的構成である。 光スイッチ(PS),電気ルータ(ER)及び処理エレメント(PE)をそれぞれ有するネットワークノードの構成例である。 非ブロック光スイッチ(PS)を示す図である。 クロススイッチエレメントを示す図である。 パラレルスイッチエレメントを示す図である。 5x5光簡易電気ルータを示す図である。 発明に従うパスセットアップアルゴリズムを示す図である。 成功パスセットアップ処理工程を示す図である。 提案のパスセットアップアルゴリズムの失敗例を示す図である。 提案のパスセットアップアルゴリズムの成功例を示す図である。 提案のパスセットアップアルゴリズムの最終処理を示す図である。
本発明の実施例を添付の図面に従い説明する。この実施例は発明の理解のために用意されており、発明の保護の範囲は、これら実施例に限定されるものではない。
図2は、本発明に従う光メッシュベースのネットワーク・オン・チップシステムの一般的な構成である。光メッシュベースのネットワーク・オン・チップシステムは、二つのネットワーク:それぞれチップ上に層形成される、光通信ネットワーク(PCN)と電気制御ネットワーク(ECN)を有する。
同じチップへの電気と光技術の集積化は、三次元集積化により可能である。単一のチップにECN用の電気層の上にPCN用の光層を積み重ねる。
電気層は、計算と格納IPの全てをECNと一緒にグループ化する。ECNは、スルー・シリコン・ビア(TSV)を通してPCNに接続される。図2に示される例では、PCNは、16個の光スイッチ(PSs)を有する。16個の光スイッチは、ネットワークのそれぞれのノードに位置し、双方向導波路2により相互接続され、IP 部品間の光データ通信用に用いられる。PCNはチップを横断して光パケットを伝送する。変調器及び検出器は各ノードに位置し、電気-光及び光-電気(E-O/O-E)変換器により実行して送信/受信機能をサポートする。
図2に示されるように、ECNは、同様にネットワークのそれぞれのノードに位置し、
電気メタリック線4により相互接続される16個の電気ルータ(ERs)3を有し、制御の目的に用いられる。ECNは、電気信号を用い、対応する光スイッチ1に備えられ、対応する処理エレメント(PE)5により制御されるそれぞれのミクロリング共振器(MR)を電源ON,OFFしてパケット毎のルーティング要求に従いスイッチ構造を構成する。
光スイッチ(PSs)1と電気ルータ(ERs)の数は、ネットワークサイズに依存する。例えば、64コア(IPs)のサイズのシステムは64個のERsと64個のPRsで構成される。
図3は、それぞれに光スイッチ(PS)1、電気ルータ(ER)3、及び処理エレメント(PE)5を備えるネットワークノードの構成例であり、以降ERとPSユニットと称する。
図3で拡大されているERとPSユニットにおいて、光通信ネットワーク(PCN)と電気コントロールネットワーク(ECN)が、ネットワークインタフェース6を介して処理エレメント(PE)5に接続されている。PE5は、光データをPCNと交換し、一方、制御パケットをECNと交換する。
ネットワークインタフェース6において、OE/EO変換器が備えられ、それによりネットワークインタフェース6は、PCNから光データを受信し、トランスインピーダンス7とデジタイザ(デジタル化器)8を通して対応するデータ信号をPE5に送る。そして、データ信号をPE5からシリアライザ(直列化器)9とドライバ10を通して受信し、対応する光データをPCNに送る。
同時に、PE5は、ネットワークインタフェース6を通して、ECNと制御パケットを送受する。ネットワークインタフェース6は、(それぞれのPE5からの)電気信号を電気パケット/フリットに変換する。
[非ブロック光スイッチ]
図4は、発明に従う5x5の非ブロック光スイッチ(PS)1を示す図であり、この非ブロック光スイッチ(PS)1は、それぞれ入力と出力用の2つの導波路を持つ、5つの双方向ポート;注入/排出ポート40A、ノースポート40B、イーストポート40C、サウスポート40D,及びウエストポート40Eを有する。
2つの導波路のそれぞれは、図3に説明したようにネットワークインタフェース6に備えられるEO/OEインタフェースを通して機能コアに接続される。機能コアは、プロセッサ、メモリコントローラ、周辺コントローラ、その他である。
光スイッチ(PS)1は、同じ出力をパケットの伝達先としていない限り、いずれの入力からいずれの出力への内部パスを補償するので、非ブロックである。
提案の光スイッチ(PS)1は、それぞれ図4における対応する数字1-18の位置にある18個のMRs(ミクロリング共振器)を実装している。確認(ACK)及びティアダウン信号に対して光スペクトラムにおける5つの波長λ、ティアダウン信号に対し4つの波長λ、ACK信号に対し1つの波長λが使用される。
残りの利用可能の波長は全てあるいは部分的に、光ペイロードデータの通信に使用できる。ACK信号及びティアダウン信号の制御に使用される5つの波長λは、ネットワークのサイズに拘わらず一定である。
図4において、ハイブリッドスイッチポリシー:(1)(18MRsの)ブロードバンドスイッチエレメントの状態を操作することでデータの信号に対する空間的切換え、及び(2)それぞれのポートの入力及び出力に置かれる(正方形と6角形で示される)検出器と変調器を使用してティアダウン信号に対する波長の選択的な切り換えが使用される。
ティアダウン信号はホップ毎にチェックされ、再生成されるべきであるので、それらの操作は、自動的に且つデータ信号とのインタフェースもスイッチ内部でのブロックも無く行われるべきである。
MRsは、光信号のパスを効率的にガイドでき、送信データの送信用の光変調器として、あるいは光NoCからのデータの欠落及び受信用のフィルタとして役割を果たすことができる。
MRの基本的構成は、まっすぐな導波路と結合したシリコンリングからなる。リング状況が偶数に等しい時、光波長が共振条件にあれば、まっすぐな導波路からの光の大部分は、リングの内側に回り、導波路により伝送される光が抑制される。共振条件は、リンク上に電界をかけることによりにより変化可能である。
図5A,5Bは、使用される基本の1x2(1入力2出力)の、MRsを使用する光スイッチエレメントを示す。図5Aは、クロス光導波路50,50bを有するクロススイッチエレメントを示す図であり、図5Bは、並列の光導波路52a,52bとMR53を有する,並列スイッチエレメントを示す図である。
図に示すように、光源50からの入力光信号は、(入力信号波長がMRの共振波長に一致する場合;図5A(a)、図5B(a),ON状態参照)リングに結合されるか、あるいは入力光信号は、(入力波長がMRの共振波長と異なる場合;図5A(b)、図5B(b),OFF状態参照)パスに沿って継続できる。
本発明において、非ブロック光スイッチは、パスセットアップの過程で要求される、確認(ACK)及びティアダウン信号を扱う。
競合気付き(contention -aware)パスセットアップアルゴリズム (アルゴリズム1に示される)は、光層と電気層が互いに独立して動作する態様で、PCNからECNを分離する。
このアルゴリズムは、異なるパスセットアップパケット−パスセット制御パケット、ACK及びティアダウンパケットを編成する。
これは、非常にECNにおける競合を低減し、エネルギーを減らし、更にスループットを向上する。
[簡易電気ルータ]
ECNにおいて、パケットは、Wormhole様のスイッチポリシーを使用するネットワークに向けられ、Dimension-Ordered-Routing(DOR-XY)に従って送られる。加えて、ECNは、Stall-Go-flowコントロールメカニズムを用いる[非特許文献12]。
ECNは、図6に示す様に、5x5の簡易電気ルータ(ER)に基づく。ERは、3つのパイプラインステージ:バッファ書込み(BW)61aとルート計算61b、スイッチ配置(RC/SA)62、及びクロスバートラバース(CT)63のステージを有する。
電気調停部64は、対応する光スイッチ(PS)から検知されたティアダウン信号を受信する。このティアダウン信号の符号化された情報に従い,対応するMRsが、光スイッチコントローラ65により開放される(OFFにされる)。そして、新しいティアダウンが次のホップに対して生成される。この過程は完全にパスリソースが開放されるまで繰り返される。
[パスセットアップアルゴリズム]
パスセットアップアルゴリズムは、パスセットアップに含まれる4つの主処理:パスセットアップ、パスブロック、確認、及びティアダウンを制御する。提案のパスセットアップに含まれる全てのステップは、図7のアルゴリズム1に示される。
ここで、パスセットアッププロセスを図面に従って説明する。図8は、発明に従って、所定の組(ソース80,伝達先81)間の伝送のための必要な全てのリソースを確保できた成功したパスセットアップを示す。
図8において、複数の光スイッチ(PSs)PS1-PSは、双方向光導波路2を介して接続される。そして、複数の電気ルータ(ERs)ER- ERが、前記複数の光スイッチ(PSs)PS1-PSに対応して備えられ、金属ワイヤ4を通して接続される。
複数の電気ルータ(ERs)ER- ERのそれぞれは、ソースノード80から到達ノード81への光データ通信のリソースをアクティブにセットアップする様にMRsを示すミクロリング共振器配置テーブル(MRCT)、とフリーかアクティブかのMRsの状態を示すミクロリング共振器状態テーブル(MRST)を有する。
ここで、ミクロリング共振器配置テーブル(MRCT)に従いMRs4,12,16,17によりセットアップされたパスを通して、ソースノード80から到達ノード81に光データを送信するパス設定プロセスを説明する。
まず、ソースノード80は、パスセットアップ制御パケット(PSCP)を発行する。PSCPは、ECN 内を伝達され、到達アドレスとソースアドレスの情報を含む。それぞれのホップで、対応するPSsにおける出力ポートがDimension-Ordered XY ルーティングに従い計算される。
確保が成功した後、PSCPは電気パス4を次のホップに引き継ぐ。同じプロセスが繰り返され、パスの残りの部分に対する必要なMRsを確保する。このプロセスは、図7のアルゴリズム1の1-10行に示される。
図9は、失敗した要求の場合を示す。図9において、伝達先81への電気パス4に沿う所定のホップで要求されたMRsが利用できない場合、ブロックが生じる。この場合、PSCPはパスブロックパケット(PB)に変換され、ソースノード80に返送され、既に確保されたリソースを開放する。この開放は、MRSTの対応するスロットを“0”にアップデートし、OFF電気信号を対応する、PCN内のMRsに送ることにより行われる。
図10は、成功の場合を示す。図10において、PSCPが到達ノード81に成功して到達すると、後者の対応するネットワークインタフェース(NI)83が1ビットの光信号を変調し、PCNの双方向導波路2を通してACK信号をソースノード80に送り返す。これは、図7のアルゴリズム1の16-20行、及び図10に見られる。ACK信号が到着すると、ソースノード80はゲートウエイ84においてデータ変調器を通してデータのペイロードを変調する。そして、変調されたデータペイロードを伝達先ノード81にPCNにおいて端から端までの態様で送る。図7のアルゴリズム1の21-25行に、このデータ転送フェーズを示している。
図11は、ティアダウンステップである提案のパスセットアップアルゴリズムの、最終プロセスを示している。ティアダウンステップは、図7のアルゴリズム1の26-31行に示される。全てのデータペイロードがPCNに送信された時、他の通信で使用するために、既に確保されたリソースを開放することが必要である。
このプロセスは、ソースノード80により行われ、ティアダウン信号を伝達先ノード81に送る。図11に示す様に、ソースNI82が8ビットの電気ティアダウン信号(TD)を第1の電気ルータERに送る。電気ルータERにおける電気コントローラ(EC)が前記信号に埋められた出力ポートをデコードし、MRCTをチェックして現在の通信に含まれるMRsを知る。
MRsが非活性化された後、新規の光ティアダウン信号が使用波長に従い生成される。新規の光ティアダウン信号は、PCNを通して次のホップに送られ、そこで新規の光ティアダウン信号は電気信号に戻され、処理される対応する電気ルータにおけるECに再送される。このプロセスの後、MRsは、開放され,新規の光ティアダウンが生成される。このプロセスは、ティアダウンが伝達先に届くまで繰り返される。
MRSTは、フリーとアクティブの2つの状態のみを含む。PSCPがそれらを確保することに成功すると、直ちにMRsがON(又は1)にセットされる。確保されたパスのいくつかの部分は、“ON”にセットされ、リソースが確保できないことにより“OFF”にセットされる。しかし、確保されたパスはPCN において、速いACK送信を可能にする。
提案の光スイッチにおいて、エネルギーパワーオーバヘッドのみが、それぞれのポートの前に位置する変調器と検出器で生じる。さらに、変調器と検出器は、エネルギーがビットに依存するので、本発明はACK信号の変調のために1ビット、256コアシステムにおいていずれかの到達及びソースアドレスを変調するためにティアダウン用に8ビットを使うのみである。

Claims (6)

  1. 互いに双方向性導波路を通して接続された複数の光スイッチを有する光通信ネットワークと、前記複数の光スイッチのそれぞれに対応して備えられ、パス設定用の電気ワイヤを介して互いに接続された複数の電気ルータを有する電気コントロールネットワークを有する光ネットワーク・オン・チップシステムのセットアップ方法であって、
    前記双方向性導波路における光信号のパス及び光信号の波長に対応する前記光スイッチの設定を要求するパスセットアップ制御パケットをソースノードから前記電気ワイヤを通して前記複数の電気ルータに順次送り、前記パスセットアップ制御パケットにより所定の波長リソースを要求し、
    前記パスセットアップ制御パケットの求が可能であれば、対応する光スイッチをオンにし、前記電気コントロールネットワーク上の次のホップに、前記パスセットアップ制御パケットを進め、更に
    伝達先ノードが、前記パスセットアップ制御パケットを受信する時、前記伝達先ノードが前記光通信ネットワークを介してACK信号を前記ソースノードに返し、次いで、
    前記ソースノードから前記双方向性導波路を通して光データパケットの送信を開始する
    ことを特徴とする光ネットワーク・オン・チップシステムのセットアップ方法。
  2. 請求項1において、
    前記光ネットワーク・オン・チップシステムは、
    前記複数の光スイッチのそれぞれが複数の入力及び出力ポートを有し、行先が同じ出力ポートで重複しない限り、内部パスが、いずれかの入力ポートからいずれかの出力ポートへ流れるデータパケットに対して形成されている、
    ことを特徴とする光ネットワーク・オン・チップシステムのセットアップ方法。
  3. 請求項2において、
    前記複数の光スイッチのそれぞれは、交叉光導波路にあるミクロリング共振器を有し、前記ミクロリング共振器をON,OFF状態に制御して内部パスが形成される、
    ことを特徴とする光ネットワーク・オン・チップシステムのセットアップ方法。
  4. 請求項1において、
    前記電気ルータが対応する光スイッチからティアダウンパケットを受信する時、前記電気ルータが、前記ティアダウンパケットに符号化された情報に従い、対応する光スイッチをオフにし、次のステップのためのティアダウン信号を生成する、
    ことを特徴とする光ネットワーク・オン・チップシステムのセットアップ方法。
  5. 請求項1において、
    前記パスセットアップ制御パケットの求が可能でなければ、前記パスセットアップ制御パケットをパスブロックパケットに変換し、前記電気コントロールネットワークを通して前記パスブロックパケットを前記ソースノードに返送し、前記パスブロックパケットが到達するノードの設定を開放する、
    ことを特徴とする光ネットワーク・オン・チップシステムのセットアップ方法。
  6. 請求項1において、
    前記電気ルータが対応する光スイッチからティアダウンパケットを受信する時、前記ティアダウンパケットに符号化された情報に従い、前記電気ルータにより対応する光スイッチをオフにし、次のホップのために新しいティアダウン信号を生成する、
    ことを特徴とする光ネットワーク・オン・チップシステムのセットアップ方法。
JP2015196698A 2015-10-02 2015-10-02 それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法 Active JP6747660B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015196698A JP6747660B2 (ja) 2015-10-02 2015-10-02 それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015196698A JP6747660B2 (ja) 2015-10-02 2015-10-02 それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法

Publications (2)

Publication Number Publication Date
JP2017069899A JP2017069899A (ja) 2017-04-06
JP6747660B2 true JP6747660B2 (ja) 2020-08-26

Family

ID=58495460

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015196698A Active JP6747660B2 (ja) 2015-10-02 2015-10-02 それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法

Country Status (1)

Country Link
JP (1) JP6747660B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11817903B2 (en) 2020-08-06 2023-11-14 Celestial Ai Inc. Coherent photonic computing architectures
US11835777B2 (en) 2022-03-18 2023-12-05 Celestial Ai Inc. Optical multi-die interconnect bridge (OMIB)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11817903B2 (en) 2020-08-06 2023-11-14 Celestial Ai Inc. Coherent photonic computing architectures
US11835777B2 (en) 2022-03-18 2023-12-05 Celestial Ai Inc. Optical multi-die interconnect bridge (OMIB)

Also Published As

Publication number Publication date
JP2017069899A (ja) 2017-04-06

Similar Documents

Publication Publication Date Title
US11777839B2 (en) Data center network with packet spraying
US10637685B2 (en) Non-blocking any-to-any data center network having multiplexed packet spraying within access node groups
Christodoulopoulos et al. Performance evaluation of a hybrid optical/electrical interconnect
Wang et al. RPNoC: A ring-based packet-switched optical network-on-chip
Ben Ahmed et al. Hybrid silicon-photonic network-on-chip for future generations of high-performance many-core systems
JP6747660B2 (ja) それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法
Ahmed et al. PHENIC: Silicon photonic 3D-network-on-chip architecture for high-performance heterogeneous many-core system-on-chip
Zhu et al. A 3D multilayer optical network on chip based on mesh topology
GB2530833A (en) Optoelectronic switch
Chen et al. Toward a scalable, fault-tolerant, high-performance optical data center architecture
Ahmed et al. Contention-free routing for hybrid photonic mesh-based network-on-chip systems
Ahmed et al. Hybrid photonic NoC based on non-blocking photonic switch and light-weight electronic router
Li et al. Scaling star-coupler-based optical networks for avionics applications
Ahmed et al. Efficient router architecture, design and performance exploration for many-core hybrid photonic network-on-chip (2d-phenic)
Wang et al. Software-defined photonic network-on-chip
Cai et al. Design and OPNET implementation of routing algorithm in 3D optical network on chip
Rezaei et al. Flat Ball: Dynamic topology for energy management of optical interconnection networks in data centers
Tan et al. Network condition-aware communication mechanism for circuit-switched optical networks-on-chips
Guo et al. A new shared-path protection algorithm under shared risk link group constraints for survivable WDM mesh networks
Ahmed et al. Non-blocking electro-optic network-on-chip router for high-throughput and low-power many-core systems
Li et al. A nesting ring optical network on chip (onoc) architecture for multi-chip systems
Xu et al. Multicarrier-collaboration-based emergency packet transport network construction in disaster recovery
Xu et al. A blocking optimization method by convergence of cores for application-based optical circuit switched network-on-chip
Kim et al. 3CEO: Three dimensional Cmesh based electrical-optical router for networks-on-chip
Sun et al. Software defined optical network based on multi-level WDM ring topology for intra data center switching

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181002

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190614

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190709

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200326

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200707

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200730

R150 Certificate of patent or registration of utility model

Ref document number: 6747660

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250