JP6747660B2 - それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法 - Google Patents
それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法 Download PDFInfo
- Publication number
- JP6747660B2 JP6747660B2 JP2015196698A JP2015196698A JP6747660B2 JP 6747660 B2 JP6747660 B2 JP 6747660B2 JP 2015196698 A JP2015196698 A JP 2015196698A JP 2015196698 A JP2015196698 A JP 2015196698A JP 6747660 B2 JP6747660 B2 JP 6747660B2
- Authority
- JP
- Japan
- Prior art keywords
- optical
- packet
- path
- network
- setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Optical Communication System (AREA)
Description
電気メタリック線4により相互接続される16個の電気ルータ(ERs)3を有し、制御の目的に用いられる。ECNは、電気信号を用い、対応する光スイッチ1に備えられ、対応する処理エレメント(PE)5により制御されるそれぞれのミクロリング共振器(MR)を電源ON,OFFしてパケット毎のルーティング要求に従いスイッチ構造を構成する。
図4は、発明に従う5x5の非ブロック光スイッチ(PS)1を示す図であり、この非ブロック光スイッチ(PS)1は、それぞれ入力と出力用の2つの導波路を持つ、5つの双方向ポート;注入/排出ポート40A、ノースポート40B、イーストポート40C、サウスポート40D,及びウエストポート40Eを有する。
ECNにおいて、パケットは、Wormhole様のスイッチポリシーを使用するネットワークに向けられ、Dimension-Ordered-Routing(DOR-XY)に従って送られる。加えて、ECNは、Stall-Go-flowコントロールメカニズムを用いる[非特許文献12]。
パスセットアップアルゴリズムは、パスセットアップに含まれる4つの主処理:パスセットアップ、パスブロック、確認、及びティアダウンを制御する。提案のパスセットアップに含まれる全てのステップは、図7のアルゴリズム1に示される。
Claims (6)
- 互いに双方向性導波路を通して接続された複数の光スイッチを有する光通信ネットワークと、前記複数の光スイッチのそれぞれに対応して備えられ、パス設定用の電気ワイヤを介して互いに接続された複数の電気ルータを有する電気コントロールネットワークを有する光ネットワーク・オン・チップシステムのセットアップ方法であって、
前記双方向性導波路における光信号のパス及び光信号の波長に対応する前記光スイッチの設定を要求するパスセットアップ制御パケットをソースノードから前記電気ワイヤを通して前記複数の電気ルータに順次送り、前記パスセットアップ制御パケットにより所定の波長リソースを要求し、
前記パスセットアップ制御パケットの要求が可能であれば、対応する光スイッチをオンにし、前記電気コントロールネットワーク上の次のホップに、前記パスセットアップ制御パケットを進め、更に
伝達先ノードが、前記パスセットアップ制御パケットを受信する時、前記伝達先ノードが前記光通信ネットワークを介してACK信号を前記ソースノードに返し、次いで、
前記ソースノードから前記双方向性導波路を通して光データパケットの送信を開始する
ことを特徴とする光ネットワーク・オン・チップシステムのセットアップ方法。 - 請求項1において、
前記光ネットワーク・オン・チップシステムは、
前記複数の光スイッチのそれぞれが複数の入力及び出力ポートを有し、行先が同じ出力ポートで重複しない限り、内部パスが、いずれかの入力ポートからいずれかの出力ポートへ流れるデータパケットに対して形成されている、
ことを特徴とする光ネットワーク・オン・チップシステムのセットアップ方法。 - 請求項2において、
前記複数の光スイッチのそれぞれは、交叉光導波路にあるミクロリング共振器を有し、前記ミクロリング共振器をON,OFF状態に制御して内部パスが形成される、
ことを特徴とする光ネットワーク・オン・チップシステムのセットアップ方法。 - 請求項1において、
前記電気ルータが対応する光スイッチからティアダウンパケットを受信する時、前記電気ルータが、前記ティアダウンパケットに符号化された情報に従い、対応する光スイッチをオフにし、次のステップのためのティアダウン信号を生成する、
ことを特徴とする光ネットワーク・オン・チップシステムのセットアップ方法。 - 請求項1において、
前記パスセットアップ制御パケットの要求が可能でなければ、前記パスセットアップ制御パケットをパスブロックパケットに変換し、前記電気コントロールネットワークを通して前記パスブロックパケットを前記ソースノードに返送し、前記パスブロックパケットが到達するノードの設定を開放する、
ことを特徴とする光ネットワーク・オン・チップシステムのセットアップ方法。 - 請求項1において、
前記電気ルータが対応する光スイッチからティアダウンパケットを受信する時、前記ティアダウンパケットに符号化された情報に従い、前記電気ルータにより対応する光スイッチをオフにし、次のホップのために新しいティアダウン信号を生成する、
ことを特徴とする光ネットワーク・オン・チップシステムのセットアップ方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015196698A JP6747660B2 (ja) | 2015-10-02 | 2015-10-02 | それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015196698A JP6747660B2 (ja) | 2015-10-02 | 2015-10-02 | それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017069899A JP2017069899A (ja) | 2017-04-06 |
JP6747660B2 true JP6747660B2 (ja) | 2020-08-26 |
Family
ID=58495460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015196698A Active JP6747660B2 (ja) | 2015-10-02 | 2015-10-02 | それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6747660B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11817903B2 (en) | 2020-08-06 | 2023-11-14 | Celestial Ai Inc. | Coherent photonic computing architectures |
US11835777B2 (en) | 2022-03-18 | 2023-12-05 | Celestial Ai Inc. | Optical multi-die interconnect bridge (OMIB) |
-
2015
- 2015-10-02 JP JP2015196698A patent/JP6747660B2/ja active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11817903B2 (en) | 2020-08-06 | 2023-11-14 | Celestial Ai Inc. | Coherent photonic computing architectures |
US11835777B2 (en) | 2022-03-18 | 2023-12-05 | Celestial Ai Inc. | Optical multi-die interconnect bridge (OMIB) |
Also Published As
Publication number | Publication date |
---|---|
JP2017069899A (ja) | 2017-04-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11777839B2 (en) | Data center network with packet spraying | |
US10637685B2 (en) | Non-blocking any-to-any data center network having multiplexed packet spraying within access node groups | |
Christodoulopoulos et al. | Performance evaluation of a hybrid optical/electrical interconnect | |
Wang et al. | RPNoC: A ring-based packet-switched optical network-on-chip | |
Ben Ahmed et al. | Hybrid silicon-photonic network-on-chip for future generations of high-performance many-core systems | |
JP6747660B2 (ja) | それぞれコントロールユニットを有する非ブロック光スイッチを用いる光ネットワーク・オン・チップシステムのセットアップ方法 | |
Ahmed et al. | PHENIC: Silicon photonic 3D-network-on-chip architecture for high-performance heterogeneous many-core system-on-chip | |
Zhu et al. | A 3D multilayer optical network on chip based on mesh topology | |
GB2530833A (en) | Optoelectronic switch | |
Chen et al. | Toward a scalable, fault-tolerant, high-performance optical data center architecture | |
Ahmed et al. | Contention-free routing for hybrid photonic mesh-based network-on-chip systems | |
Ahmed et al. | Hybrid photonic NoC based on non-blocking photonic switch and light-weight electronic router | |
Li et al. | Scaling star-coupler-based optical networks for avionics applications | |
Ahmed et al. | Efficient router architecture, design and performance exploration for many-core hybrid photonic network-on-chip (2d-phenic) | |
Wang et al. | Software-defined photonic network-on-chip | |
Cai et al. | Design and OPNET implementation of routing algorithm in 3D optical network on chip | |
Rezaei et al. | Flat Ball: Dynamic topology for energy management of optical interconnection networks in data centers | |
Tan et al. | Network condition-aware communication mechanism for circuit-switched optical networks-on-chips | |
Guo et al. | A new shared-path protection algorithm under shared risk link group constraints for survivable WDM mesh networks | |
Ahmed et al. | Non-blocking electro-optic network-on-chip router for high-throughput and low-power many-core systems | |
Li et al. | A nesting ring optical network on chip (onoc) architecture for multi-chip systems | |
Xu et al. | Multicarrier-collaboration-based emergency packet transport network construction in disaster recovery | |
Xu et al. | A blocking optimization method by convergence of cores for application-based optical circuit switched network-on-chip | |
Kim et al. | 3CEO: Three dimensional Cmesh based electrical-optical router for networks-on-chip | |
Sun et al. | Software defined optical network based on multi-level WDM ring topology for intra data center switching |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181002 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190614 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190709 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190822 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200128 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200326 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200707 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200730 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6747660 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |