JP6730495B2

JP6730495B2 - Electronic device

Info

Publication number: JP6730495B2
Application number: JP2019131365A
Authority: JP
Inventors: 勇西村; 保博不破
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2019-07-16
Filing date: 2019-07-16
Publication date: 2020-07-29
Anticipated expiration: 2034-11-26
Also published as: JP2019197911A

Description

本発明は、電子装置に関する。 The present invention relates to electronic devices.

外部からの電流の入出力に対して特定の機能を果たす電子装置は、様々な形態のものが提案されている。一般的には、この電子装置の機能を果たすために、各々が電気回路の一部を構成する複数の素子が内蔵されている。これらの素子を支持し、かつ互いに導通させることを目的として、金属製のリードが用いられる。このリードは、上記複数の素子の機能や形状および大きさに応じて、その個数や形状および大きさが決定される。このリードに搭載された上記複数の素子は、封止樹脂によって覆われる。封止樹脂は、これらの素子や上記リードの一部を保護するためのものである。このような電子装置は、たとえば電子機器の回路基板などに実装されて用いられる。技術の進歩に伴い、電子装置の小型化がますます求められている。なお、電子装置に関する文献としては、特許文献１が挙げられる。 Various types of electronic devices have been proposed that perform a specific function with respect to input/output of current from the outside. Generally, in order to perform the function of the electronic device, a plurality of elements each of which constitutes a part of an electric circuit are incorporated. Metal leads are used for the purpose of supporting these elements and electrically connecting them to each other. The number, shape and size of the leads are determined according to the functions, shapes and sizes of the plurality of elements. The plurality of elements mounted on the leads are covered with a sealing resin. The sealing resin is for protecting these elements and part of the leads. Such an electronic device is used by being mounted on, for example, a circuit board of an electronic device. With the progress of technology, there is an increasing demand for miniaturization of electronic devices. In addition, as a document related to an electronic device, Patent Document 1 can be cited.

特開２０１２−９９６７３号公報JP 2012-99673 A

本発明は、上記した事情のもとで考え出されたものであって、小型化を図るのに適する電子装置を提供することをその課題とする。 The present invention has been devised under the above circumstances, and an object thereof is to provide an electronic device suitable for miniaturization.

本発明によって提供される電子装置は、厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、前記基板に配置された電子素子と、前記電子素子に導通する導電層と、を備え、前記基板には、前記主面から凹む素子配置用凹部と、当該素子配置用凹部から前記裏面に貫通する貫通孔が形成されており、前記素子配置用凹部には、前記電子素子が配置されており、前記貫通孔は、貫通孔内面を有し、前記導電層は、前記貫通孔内面を介して前記素子配置用凹部から前記裏面にわたって、形成されている。 An electronic device provided by the present invention has a main surface and a back surface facing opposite sides in the thickness direction, a substrate made of a semiconductor material, an electronic element arranged on the substrate, and a conduction with the electronic element. A conductive layer is provided, and in the substrate, a recess for element placement that is recessed from the main surface, and a through hole that penetrates from the recess for element placement to the back surface are formed, and the recess for element placement is formed. The electronic element is arranged, the through hole has an inner surface of the through hole, and the conductive layer is formed from the element arranging recess to the back surface via the inner surface of the through hole.

本発明の好ましい実施の形態においては、前記素子配置用凹部は、前記厚さ方向のうちの一方である第１厚さ方向を向く素子配置用凹部底面を有し、前記素子配置用凹部底面には、前記電子素子が配置されている。 In a preferred embodiment of the present invention, the element placement recess has an element placement recess bottom surface facing the first thickness direction, which is one of the thickness directions, and the element placement recess bottom surface is provided. Are arranged with the electronic elements.

本発明の好ましい実施の形態においては、前記素子配置用凹部底面は、前記厚さ方向に直交する面である。 In a preferred embodiment of the present invention, the bottom surface of the element placement recess is a surface orthogonal to the thickness direction.

本発明の好ましい実施の形態においては、前記基板に形成された絶縁層を更に備え、前記絶縁層は、前記導電層と前記基板との間に介在している。 In a preferred embodiment of the present invention, the substrate further comprises an insulating layer formed on the substrate, and the insulating layer is interposed between the conductive layer and the substrate.

本発明の好ましい実施の形態においては、前記絶縁層は、ＳｉＯ₂あるいはＳｉＮよりなる。 In a preferred embodiment of the present invention, the insulating layer is made of SiO ₂ or SiN.

本発明の好ましい実施の形態においては、前記絶縁層は、前記素子配置用凹部の内面に形成された凹部内面絶縁部を含む。 In a preferred embodiment of the present invention, the insulating layer includes a recess inner surface insulating portion formed on the inner surface of the element disposing recess.

本発明の好ましい実施の形態においては、前記絶縁層は、前記貫通孔の内面に形成された貫通孔内面絶縁部を含む。 In a preferred embodiment of the present invention, the insulating layer includes a through hole inner surface insulating portion formed on an inner surface of the through hole.

本発明の好ましい実施の形態においては、前記貫通孔は、前記主面側から前記裏面側に向かうほど断面寸法が大である。 In a preferred embodiment of the present invention, the through hole has a larger cross-sectional dimension from the main surface side toward the back surface side.

本発明の好ましい実施の形態においては、前記凹部内面絶縁部は、厚さ方向視において前記貫通孔の前記主面側端縁と一致する補助貫通孔を有する。 In a preferred embodiment of the present invention, the recess inner surface insulating portion has an auxiliary through hole that coincides with the main surface side edge of the through hole when viewed in the thickness direction.

本発明の好ましい実施の形態においては、前記補助貫通孔は、前記厚さ方向において断面形状が一定である。 In a preferred embodiment of the present invention, the auxiliary through hole has a constant cross-sectional shape in the thickness direction.

本発明の好ましい実施の形態においては、前記絶縁層は、前記補助貫通孔の内面に形成され、且つ前記貫通孔内面絶縁部に繋がる補助貫通孔内面絶縁部を含む。 In a preferred embodiment of the present invention, the insulating layer includes an auxiliary through hole inner surface insulating portion formed on the inner surface of the auxiliary through hole and connected to the through hole inner surface insulating portion.

本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部において前記補助貫通孔を塞ぐ補助貫通孔封鎖部を含む。 In a preferred embodiment of the present invention, the conductive layer includes an auxiliary through hole blocking portion which closes the auxiliary through hole in the element placement recess.

本発明の好ましい実施の形態においては、前記導電層は、少なくとも一部が前記貫通孔内面絶縁部に形成されており、且つ前記補助貫通孔封鎖部と接する貫通孔内面導電部を含む。 In a preferred embodiment of the present invention, the conductive layer includes a through-hole inner surface conductive portion which is at least partially formed in the through-hole inner surface insulating portion and which is in contact with the auxiliary through-hole blocking portion.

本発明の好ましい実施の形態においては、前記貫通孔は、前記主面側から前記裏面側に向かうほど断面寸法が小である。 In a preferred embodiment of the present invention, the through hole has a smaller cross-sectional dimension from the main surface side toward the back surface side.

本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部に形成された複数の素子配置用凹部パッドと、前記裏面側に形成された複数の裏面側パッドと、前記複数の素子配置用凹部パッドおよび前記複数の裏面側パッドとを各別に導通させ、且つ前記貫通孔を通じて前記素子配置用凹部および前記裏面にわたって形成された複数の貫通孔内面導電部を含む。 In a preferred embodiment of the present invention, the conductive layer includes a plurality of element placement recess pads formed in the element placement recess, a plurality of back surface side pads formed on the back surface side, and a plurality of the plurality of back surface side pads. The element placement recess pad and the plurality of back surface side pads are electrically connected to each other, and a plurality of through hole inner surface conductive portions formed through the through hole over the element placement recess and the back surface are included.

本発明の好ましい実施の形態においては、前記絶縁層は、裏面側絶縁部を含み、前記裏面側絶縁部の少なくとも一部は、前記基板の前記裏面に形成されている。 In a preferred embodiment of the present invention, the insulating layer includes a back surface side insulating portion, and at least a part of the back surface side insulating portion is formed on the back surface of the substrate.

本発明の好ましい実施の形態においては、少なくとも一部が前記裏面に形成された裏面側絶縁膜を更に備え、前記裏面側絶縁膜は、前記貫通孔内に形成された部位を有しており、前記導電層は、前記裏面側絶縁膜と前記基板との間に介在している。 In a preferred embodiment of the present invention, at least a portion further comprises a back surface side insulating film formed on the back surface, the back surface side insulating film has a portion formed in the through hole, The conductive layer is interposed between the back surface side insulating film and the substrate.

本発明の好ましい実施の形態においては、前記裏面に形成された裏面電極パッドを更に備え、前記裏面電極パッドは、前記導電層に接しており、且つ、前記電子素子に導通している。 In a preferred embodiment of the present invention, a back electrode pad formed on the back surface is further provided, and the back electrode pad is in contact with the conductive layer and is electrically connected to the electronic element.

本発明の好ましい実施の形態においては、前記導電層は、シード層と、メッキ層と、を含み、前記シード層は、前記基板と前記メッキ層との間に介在している。 In a preferred embodiment of the present invention, the conductive layer includes a seed layer and a plating layer, and the seed layer is interposed between the substrate and the plating layer.

本発明の好ましい実施の形態においては、前記素子配置用凹部に充填され、前記電子素子を覆う封止樹脂部を更に備える。 In a preferred embodiment of the present invention, there is further provided a sealing resin portion which fills the element placement recess and covers the electronic element.

本発明の好ましい実施の形態においては、前記貫通孔の個数は、複数である。 In a preferred embodiment of the present invention, the number of the through holes is plural.

本発明の好ましい実施の形態においては、前記基板は、半導体材料の単結晶よりなる。 In a preferred embodiment of the present invention, the substrate is made of a single crystal of semiconductor material.

本発明の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。 In a preferred embodiment of the present invention, the semiconductor material is Si.

本発明の好ましい実施の形態においては、前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である。 In a preferred embodiment of the present invention, the main surface and the back surface are orthogonal to the thickness direction of the substrate and are flat.

本発明の好ましい実施の形態においては、前記主面は、（１００）面である。 In a preferred embodiment of the present invention, the main surface is a (100) surface.

本発明によれば、前記基板には、前記素子配置用凹部から前記裏面に貫通する前記貫通孔が形成されている。前記導電層は、前記貫通孔内面を介して前記素子配置用凹部から前記裏面にわたって、形成されている。このような構成によると、前記素子配置用凹部側から前記裏面側への電流経路を形成することができる。これにより、前記電子素子を動作させるために必要となる導通経路を、たとえば厚さ方向視において前記電子素子と重ならせる構成が実現される。したがって、前記電子装置の厚さ方向視におけるサイズの小型化を図るのに適する。 According to the present invention, the substrate is formed with the through hole penetrating from the element disposing recess to the back surface. The conductive layer is formed from the element disposing recess to the back surface via the inner surface of the through hole. With this configuration, a current path can be formed from the element disposing recess side to the back surface side. This realizes a configuration in which the conduction path required for operating the electronic element overlaps with the electronic element when viewed in the thickness direction, for example. Therefore, it is suitable to reduce the size of the electronic device when viewed in the thickness direction.

本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。 Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.

本発明の第１実施形態に基づく電子装置を示す断面図である。FIG. 3 is a sectional view showing an electronic device according to the first exemplary embodiment of the present invention. 図１の電子装置を示す要部拡大断面図である。It is a principal part expanded sectional view which shows the electronic device of FIG. 図１の電子装置の基板を示す平面図である。FIG. 3 is a plan view showing a substrate of the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す要部拡大断面図である。FIG. 6 is an enlarged cross-sectional view of a main part showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す要部拡大断面図である。FIG. 6 is an enlarged cross-sectional view of a main part showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 図１の電子装置の製造方法の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device of FIG. 1. 本発明の第２実施形態に基づく電子装置を示す平面図である。It is a top view showing an electronic device based on a 2nd embodiment of the present invention. 図１９の電子装置を示す底面図である。FIG. 20 is a bottom view showing the electronic device of FIG. 19. 図１９のＸＸＩ−ＸＸＩ線に沿う断面図である。It is sectional drawing which follows the XXI-XXI line of FIG. 本発明の第３実施形態に基づく電子装置を示す平面図である。It is a top view showing an electronic device based on a 3rd embodiment of the present invention. 図２２の電子装置を示す底面図である。FIG. 23 is a bottom view showing the electronic device of FIG. 22. 図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面図である。It is sectional drawing which follows the XXIV-XXIV line of FIG.

以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。 Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the drawings.

図１および図２は、本発明の第１実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ１は、基板１、絶縁層２、導電層３、裏面側絶縁膜４１、裏面電極パッド５１、封止樹脂部６、電子素子７１および電子素子７２を備えている。図１は、電子装置Ａ１の厚さ方向に沿う断面における断面図である。図２は、電子装置Ａ１の要部拡大断面図である。また、図３は、基板１のみを示す平面図である。 1 and 2 show an electronic device according to a first embodiment of the present invention. The electronic device A1 of this embodiment includes a substrate 1, an insulating layer 2, a conductive layer 3, a back surface side insulating film 41, a back surface electrode pad 51, a sealing resin portion 6, an electronic element 71 and an electronic element 72. FIG. 1 is a cross-sectional view of a cross section along the thickness direction of the electronic device A1. FIG. 2 is an enlarged cross-sectional view of a main part of the electronic device A1. Further, FIG. 3 is a plan view showing only the substrate 1.

基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜５５０μｍである。基板１には、電子素子７１および電子素子７２が配置されている。 The substrate 1 is made of a single crystal of semiconductor material. In this embodiment, the substrate 1 is made of Si single crystal. The material of the substrate 1 is not limited to Si, and may be SiC, for example. The thickness of the substrate 1 is, for example, 200 to 550 μm. An electronic element 71 and an electronic element 72 are arranged on the substrate 1.

基板１は、主面１１１と、裏面１１２と、を有する。 The substrate 1 has a main surface 111 and a back surface 112.

主面１１１は、厚さ方向の一方を向く。主面１１１は平坦である。主面１１１は厚さ方向に直交する。主面１１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１１は、（１００）面である。 The main surface 111 faces one side in the thickness direction. The main surface 111 is flat. The main surface 111 is orthogonal to the thickness direction. The main surface 111 is a (100) surface or a (110) surface. In the present embodiment, the main surface 111 is the (100) surface.

裏面１１２は、厚さ方向の他方を向く。すなわち、裏面１１２および主面１１１は互いに反対側を向く。裏面１１２は平坦である。裏面１１２は厚さ方向に直交する。 The back surface 112 faces the other side in the thickness direction. That is, the back surface 112 and the main surface 111 face opposite sides. The back surface 112 is flat. The back surface 112 is orthogonal to the thickness direction.

基板１には、素子配置用凹部１４および２つの貫通孔１７が形成されている。 The substrate 1 is provided with an element placement recess 14 and two through holes 17.

素子配置用凹部１４は、主面１１１から凹んでいる。素子配置用凹部１４には、電子素子７１および電子素子７２が配置されている。素子配置用凹部１４の深さ（主面１１１と後述の素子配置用凹部底面１４２との、厚さ方向における離間寸法）は、たとえば、１００〜３００μｍである。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１１として（１００）面を採用したことに依存している。 The element disposing recess 14 is recessed from the main surface 111. An electronic element 71 and an electronic element 72 are placed in the element placement recess 14. The depth of the element placement recess 14 (distance between the main surface 111 and the element placement recess bottom surface 142 described later in the thickness direction) is, for example, 100 to 300 μm. The element disposing recess 14 has a rectangular shape when viewed in the thickness direction. The shape of the element disposing recess 14 depends on the use of the (100) plane as the main surface 111.

素子配置用凹部１４は、素子配置用凹部第１側面１４１、素子配置用凹部底面１４２、素子配置用凹部中間面１４３および素子配置用凹部第２側面１４４を有している。 The element placement recess 14 has an element placement recess first side surface 141, an element placement recess bottom surface 142, an element placement recess intermediate surface 143, and an element placement recess second side surface 144.

素子配置用凹部底面１４２は、基板１の厚さ方向において主面１１１と同じ側を向く。素子配置用凹部底面１４２は、厚さ方向視において矩形状である。素子配置用凹部底面１４２には、電子素子７１が配置されている。素子配置用凹部底面１４２は、厚さ方向に直交する面である。 The element placement recess bottom surface 142 faces the same side as the main surface 111 in the thickness direction of the substrate 1. The element placement recess bottom surface 142 has a rectangular shape when viewed in the thickness direction. The electronic element 71 is placed on the bottom surface 142 of the element placement recess. The element placement recess bottom surface 142 is a surface orthogonal to the thickness direction.

素子配置用凹部第１側面１４１は、素子配置用凹部底面１４２から起立する。素子配置用凹部第１側面１４１は、素子配置用凹部底面１４２につながっている。素子配置用凹部第１側面１４１は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部第１側面１４１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部第１側面１４１は、４つの平坦面を有している。 The element placement recess first side surface 141 stands up from the element placement recess bottom surface 142. The element arrangement recess first side surface 141 is connected to the element arrangement recess bottom surface 142. The element arrangement recess first side surface 141 is inclined with respect to the thickness direction. The angle of the element arrangement recess first side surface 141 with respect to the plane orthogonal to the thickness direction is 55 degrees. This is because the (100) plane is adopted as the main surface 111. The element arrangement recess first side surface 141 has four flat surfaces.

素子配置用凹部中間面１４３は、素子配置用凹部第１側面１４１につながっている。素子配置用凹部中間面１４３は、厚さ方向において主面１１１と同じ側を向いている。素子配置用凹部中間面１４３は、厚さ方向視矩形環状であり、平坦面である。 The element placement recess intermediate surface 143 is connected to the element placement recess first side surface 141. The element disposing recess intermediate surface 143 faces the same side as the main surface 111 in the thickness direction. The element disposing recess intermediate surface 143 has a rectangular annular shape in the thickness direction and is a flat surface.

素子配置用凹部第２側面１４４は、素子配置用凹部中間面１４３から起立する。素子配置用凹部第２側面１４４は、主面１１１につながっている。素子配置用凹部第２側面１４４は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部第２側面１４４の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部第２側面１４４は、４つの平坦面を有している。 The element arrangement recess second side surface 144 stands up from the element arrangement recess intermediate surface 143. The element arrangement recess second side surface 144 is connected to the main surface 111. The element arrangement recess second side surface 144 is inclined with respect to the thickness direction. The angle of the element placement recess second side surface 144 with respect to the plane orthogonal to the thickness direction is 55 degrees. This is because the (100) plane is adopted as the main surface 111. The element arrangement recess second side surface 144 has four flat surfaces.

貫通孔１７は、基板１における一部分を素子配置用凹部底面１４２から裏面１１２へと貫通する。本実施形態では、貫通孔１７の個数は、複数（２つ）である。貫通孔１７の深さは、たとえば、１０〜５０μｍである。基板１の厚さ方向視における貫通孔１７の最大開口寸法は、たとえば、１０〜５０μｍである。基板１の厚さ方向視における貫通孔１７の最大開口寸法に対する、貫通孔１７の深さの比は、０．２〜５である。本実施形態では、貫通孔１７は、厚さ方向視において、矩形状である。また、本実施形態においては、貫通孔１７は、厚さ方向において主面１１１側から裏面１１２側に向かうほど断面寸法が大である。 The through hole 17 penetrates a part of the substrate 1 from the element placement recess bottom surface 142 to the back surface 112. In the present embodiment, the number of through holes 17 is plural (two). The depth of the through hole 17 is, for example, 10 to 50 μm. The maximum opening size of the through hole 17 when viewed in the thickness direction of the substrate 1 is, for example, 10 to 50 μm. The ratio of the depth of the through hole 17 to the maximum opening size of the through hole 17 as viewed in the thickness direction of the substrate 1 is 0.2 to 5. In the present embodiment, the through hole 17 has a rectangular shape when viewed in the thickness direction. Further, in the present embodiment, the cross-sectional dimension of the through hole 17 is larger from the main surface 111 side toward the back surface 112 side in the thickness direction.

貫通孔１７は、貫通孔内面１７１を有する。 The through hole 17 has a through hole inner surface 171.

貫通孔内面１７１は、基板１の厚さ方向に対して傾斜している。貫通孔内面１７１は、４つの平坦面を有している。本実施形態では、貫通孔内面１７１は、素子配置用凹部底面１４２および裏面１１２につながっている。厚さ方向に直交する平面に対する貫通孔内面１７１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。 The inner surface 171 of the through hole is inclined with respect to the thickness direction of the substrate 1. The through hole inner surface 171 has four flat surfaces. In the present embodiment, the through hole inner surface 171 is connected to the element placement recess bottom surface 142 and the back surface 112. The angle of the through hole inner surface 171 with respect to the plane orthogonal to the thickness direction is 55 degrees. This is because the (100) plane is adopted as the main surface 111.

絶縁層２は、導電層３と基板１との間に介在している。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえば、ＳｉＯ₂あるいはＳｉＮよりなる
。 The insulating layer 2 is interposed between the conductive layer 3 and the substrate 1. The thickness of the insulating layer 2 is, for example, about 0.1 to 1.0 μm. The insulating layer 2 is made of, for example, SiO ₂ or SiN.

絶縁層２は、凹部内面絶縁部２１、貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４を有する。 The insulating layer 2 has a recess inner surface insulating portion 21, a through hole inner surface insulating portion 22, an auxiliary through hole inner surface insulating portion 23, and a back surface side insulating portion 24.

凹部内面絶縁部２１は、基板１の素子配置用凹部１４に形成されている。本実施形態では、凹部内面絶縁部２１は、素子配置用凹部第１側面１４１、素子配置用凹部底面１４２、素子配置用凹部中間面１４３および素子配置用凹部第２側面１４４のすべてに形成されている。凹部内面絶縁部２１は、たとえば熱酸化によって形成されている。凹部内面絶縁部２１は、たとえば、ＳｉＯ₂よりなる。 The recess inner surface insulating portion 21 is formed in the element disposing recess 14 of the substrate 1. In the present embodiment, the recess inner surface insulating portion 21 is formed on all of the element placement recess first side surface 141, the element placement recess bottom surface 142, the element placement recess intermediate surface 143, and the element placement recess second side surface 144. There is. The recess inner surface insulating portion 21 is formed by, for example, thermal oxidation. The recess inner surface insulating portion 21 is made of, for example, SiO ₂ .

凹部内面絶縁部２１には、補助貫通孔２１１が形成されている。補助貫通孔２１１は、凹部内面絶縁部２１を厚さ方向に貫通している。また、補助貫通孔２１１は、厚さ方向視において貫通孔１７内に一致している。補助貫通孔２１１は、厚さ方向において断面形状が一定である。 An auxiliary through hole 211 is formed in the recess inner surface insulating portion 21. The auxiliary through hole 211 penetrates the recess inner surface insulating portion 21 in the thickness direction. In addition, the auxiliary through hole 211 is aligned with the inside of the through hole 17 when viewed in the thickness direction. The auxiliary through-hole 211 has a constant cross-sectional shape in the thickness direction.

貫通孔内面絶縁部２２は、貫通孔１７の貫通孔内面１７１に形成されている。貫通孔内面絶縁部２２は、たとえばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）によって形成されている。貫通孔内面絶縁部２２は、たとえば、ＳｉＯ₂またはＳｉ
Ｎよりなる。 The through hole inner surface insulating portion 22 is formed on the through hole inner surface 171 of the through hole 17. The through-hole inner surface insulating portion 22 is formed by, for example, CVD (Chemical Vapor Deposition). The through hole inner surface insulating portion 22 is formed of, for example, SiO ₂ or Si.
It consists of N.

補助貫通孔内面絶縁部２３は、凹部内面絶縁部２１の補助貫通孔２１１の内面に形成されている。補助貫通孔内面絶縁部２３は、たとえばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）によって形成されている。補助貫通孔内面絶縁部２３は、たとえば、ＳｉＯ₂またはＳｉＮよりなる。 The auxiliary through hole inner surface insulating portion 23 is formed on the inner surface of the auxiliary through hole 211 of the recess inner surface insulating portion 21. The auxiliary through hole inner surface insulating portion 23 is formed by, for example, CVD (Chemical Vapor Deposition). The auxiliary through hole inner surface insulating portion 23 is made of, for example, SiO ₂ or SiN.

裏面側絶縁部２４の少なくとも一部は、基板１の裏面１１２に形成されている。裏面側絶縁部２４は、熱酸化によって形成されている。裏面側絶縁部２４は、たとえば、ＳｉＯ₂よりなる。 At least a part of the back surface side insulating portion 24 is formed on the back surface 112 of the substrate 1. The back surface side insulating portion 24 is formed by thermal oxidation. The back surface side insulating portion 24 is made of, for example, SiO ₂ .

導電層３は、電子素子７１および電子素子７２に導通する。導電層３は、電子素子７１および電子素子７２に入出力する電流経路を構成するためのものである。導電層３は、素子配置用凹部第１側面１４１、素子配置用凹部底面１４２、素子配置用凹部中間面１４３、貫通孔内面１７１および裏面１１２に形成されている。より具体的には、導電層３は、貫通孔内面１７１を介して素子配置用凹部１４から裏面１１２にわたって、形成されている。 The conductive layer 3 is electrically connected to the electronic element 71 and the electronic element 72. The conductive layer 3 is for forming a current path for inputting and outputting to and from the electronic element 71 and the electronic element 72. The conductive layer 3 is formed on the first side surface 141 of the recess for element placement, the bottom surface 142 of the recess for element placement, the intermediate surface 143 of the recess for element placement, the inner surface 171 of the through hole, and the back surface 112. More specifically, the conductive layer 3 is formed from the element disposing recess 14 to the back surface 112 via the through hole inner surface 171.

導電層３は、シード層３１およびメッキ層３２を含む。 The conductive layer 3 includes a seed layer 31 and a plated layer 32.

シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＣｕよりなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。 The seed layer 31 is a so-called base layer for forming a desired plated layer 32. The seed layer 31 is interposed between the substrate 1 and the plated layer 32. The seed layer 31 is made of Cu, for example. The seed layer 31 is formed by sputtering, for example. The seed layer 31 has a thickness of, for example, 1 μm or less.

メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。 The plating layer 32 is formed by electrolytic plating using the seed layer 31. The plating layer 32 is made of, for example, a layer in which Cu or Ti, Ni, Cu or the like is laminated. The plating layer 32 has a thickness of, for example, about 3 to 10 μm. The thickness of the plating layer 32 is larger than the thickness of the seed layer 31.

導電層３は、素子配置用凹部パッド３３、貫通孔内面導電部３５および補助貫通孔封鎖部３６を含む。 The conductive layer 3 includes an element placement recess pad 33, a through hole inner surface conductive portion 35, and an auxiliary through hole blocking portion 36.

素子配置用凹部パッド３３は、素子配置用凹部１４に形成されており、特に素子配置用凹部底面１４２に形成されたものを含む。また、素子配置用凹部パッド３３は、素子配置用凹部中間面１４３に形成されたものを含んでいてもよい。素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３は、電子素子７１を素子配置用凹部底面１４２に搭載するために用いられる。素子配置用凹部中間面１４３に形成された素子配置用凹部パッド３３は、電子素子７２を素子配置用凹部中間面１４３に搭載するために用いられる。 The element placement recess pad 33 is formed in the element placement recess 14, and particularly includes the element placement recess bottom surface 142. Further, the element placement recess pad 33 may include one formed on the element placement recess intermediate surface 143. The element placement recess pad 33 formed on the element placement recess bottom surface 142 is used to mount the electronic element 71 on the element placement recess bottom surface 142. The element placement recess pad 33 formed on the element placement recess intermediate surface 143 is used to mount the electronic element 72 on the element placement recess intermediate surface 143.

貫通孔内面導電部３５は、貫通孔１７の貫通孔内面１７１に形成された部分を含む。本実施形態においては、図２に示すように、貫通孔内面導電部３５は、貫通孔１７の貫通孔内面１７１において絶縁層２の貫通孔内面絶縁部２２に積層された部分と、補助貫通孔内面絶縁部２３に形成された部分とを含む。さらに、貫通孔内面導電部３５は、貫通孔１７の底面をなすように配置された、厚さ方向に対して直角である部分を含む。 The through hole inner surface conductive portion 35 includes a portion formed on the through hole inner surface 171 of the through hole 17. In the present embodiment, as shown in FIG. 2, the through-hole inner surface conductive portion 35 includes a portion of the through-hole inner surface 171 of the through-hole 17 stacked on the through-hole inner surface insulating portion 22 of the through-hole, and an auxiliary through-hole. And a portion formed on the inner surface insulating portion 23. Further, the through hole inner surface conductive portion 35 includes a portion which is arranged so as to form the bottom surface of the through hole 17 and is perpendicular to the thickness direction.

補助貫通孔封鎖部３６は、貫通孔１７を主面１１１側から塞いでおり、素子配置用凹部パッド３３のうち素子配置用凹部底面１４２に形成されたものと同層をなしている。補助貫通孔封鎖部３６と貫通孔内面導電部３５とは、互いに接している。 The auxiliary through-hole blocking portion 36 closes the through-hole 17 from the main surface 111 side, and forms the same layer as that of the element-arranging recess pad 33 formed on the element-arranging recess bottom surface 142. The auxiliary through hole blocking portion 36 and the through hole inner surface conductive portion 35 are in contact with each other.

なお、導電層３は、素子配置用凹部パッド３３、貫通孔内面導電部３５および補助貫通孔封鎖部３６を互いに適宜接続する帯状経路を含む。 The conductive layer 3 includes a strip-shaped path that appropriately connects the element placement recess pad 33, the through hole inner surface conductive portion 35, and the auxiliary through hole blocking portion 36 to each other.

裏面側絶縁膜４１の少なくとも一部は、裏面１１２に形成されている。裏面側絶縁膜４１は、貫通孔１７内に形成された部位を有している。裏面側絶縁膜４１と基板１との間に導電層３が介在している。裏面側絶縁膜４１は、たとえばＳｉＮよりなる。裏面側絶縁膜４１は、たとえば、ＣＶＤによって形成されている。 At least a part of the back surface side insulating film 41 is formed on the back surface 112. The back surface side insulating film 41 has a portion formed in the through hole 17. The conductive layer 3 is interposed between the back surface side insulating film 41 and the substrate 1. The back side insulating film 41 is made of, for example, SiN. The back surface side insulating film 41 is formed by, for example, CVD.

裏面電極パッド５１は、裏面１１２に形成されている。裏面電極パッド５１は、導電層３に接しており、且つ、電子素子７１に導通している。裏面電極パッド５１は、たとえば基板１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、裏面電極パッド５１は矩形状である。 The back surface electrode pad 51 is formed on the back surface 112. The back electrode pad 51 is in contact with the conductive layer 3 and is electrically connected to the electronic element 71. The back surface electrode pad 51 has, for example, a structure in which a Ni layer, a Pd layer, and an Au layer are stacked in the order of being closer to the substrate 1. In the present embodiment, the back surface electrode pad 51 has a rectangular shape.

封止樹脂部６は、素子配置用凹部１４に充填され、電子素子７１および電子素子７２を覆っている。封止樹脂部６は、第１封止樹脂部６１および第２封止樹脂部６２を含む。第１封止樹脂部６１は、電子素子７１を覆っており、素子配置用凹部底面１４２および素子配置用凹部第１側面１４１によって囲まれた空間に充填されている。第２封止樹脂部６２は、電子素子７２を覆っており、素子配置用凹部中間面１４３および素子配置用凹部第２側面１４４によって囲まれた空間に充填されている。封止樹脂部６の材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、および、シリコーン樹脂が挙げられる。封止樹脂部６は、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。 The encapsulating resin portion 6 is filled in the element disposing recess 14 and covers the electronic elements 71 and 72. The sealing resin portion 6 includes a first sealing resin portion 61 and a second sealing resin portion 62. The first sealing resin portion 61 covers the electronic element 71 and fills the space surrounded by the element placement recess bottom surface 142 and the element placement recess first side surface 141. The second sealing resin portion 62 covers the electronic element 72, and fills the space surrounded by the element placement recess intermediate surface 143 and the element placement recess second side surface 144. Examples of the material of the sealing resin portion 6 include epoxy resin, phenol resin, polyimide resin, polybenzoxazole (PBO) resin, and silicone resin. The sealing resin portion 6 may be either a translucent resin or a non-translucent resin, but in the present embodiment, the non-translucent resin is preferable.

電子素子７１は、素子配置用凹部底面１４２に搭載されている。電子素子７１の一例としては、たとえば集積回路素子が挙げられ、具体的には、いわゆるＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）素子である。あるいは、電子素子７１の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。 The electronic element 71 is mounted on the bottom surface 142 of the element placement recess. An example of the electronic element 71 is, for example, an integrated circuit element, and specifically, it is a so-called ASIC (Application Specific Integrated Circuit) element. Alternatively, other examples of the electronic element 71 include passive elements such as inductors and capacitors.

電子素子７２は、素子配置用凹部中間面１４３に搭載されている。電子素子７２の一例としては、たとえば集積回路素子が挙げられ、具体的には、いわゆるＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）素子である。あるいは、電子素子７２の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。 The electronic element 72 is mounted on the intermediate surface 143 of the recess for arranging the element. An example of the electronic element 72 is, for example, an integrated circuit element, and specifically, it is a so-called ASIC (Application Specific Integrated Circuit) element. Alternatively, other examples of the electronic element 72 include passive elements such as inductors and capacitors.

次に、電子装置Ａ１の製造方法の一例について、図４〜図１８を参照しつつ、以下に説明する。 Next, an example of a method of manufacturing the electronic device A1 will be described below with reference to FIGS.

まず、図４に示すように基板１を用意する。基板１は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板１の厚さは、たとえば２００〜５５０μｍ程度である。基板１は、上述した電子装置Ａ１の基板１を複数個得ることのできるサイズである。すなわち、以降の製造工程においては、複数の電子装置Ａ１を一括して製造する手法を前提としている。１つの電子装置Ａ１を製造する方法であっても構わないが、工業上の効率を考慮すると、複数の電子装置Ａ１を一括して製造する手法が現実的である。なお、図４に示す基板１は、電子装置Ａ１における基板１とは厳密には異なるが、理解の便宜上、いずれの基板についても、基板１として表すものとする。 First, the substrate 1 is prepared as shown in FIG. The substrate 1 is made of a semiconductor material single crystal, and in the present embodiment, is made of Si single crystal. The thickness of the substrate 1 is, for example, about 200 to 550 μm. The substrate 1 is of a size that allows a plurality of substrates 1 of the electronic device A1 described above to be obtained. That is, the subsequent manufacturing process is premised on a method of manufacturing a plurality of electronic devices A1 at once. Although a method of manufacturing one electronic device A1 may be used, a method of manufacturing a plurality of electronic devices A1 collectively is practical in view of industrial efficiency. Note that the substrate 1 shown in FIG. 4 is strictly different from the substrate 1 in the electronic device A1, but for convenience of understanding, any substrate will be referred to as the substrate 1.

基板１は、互いに反対側を向く主面１１１および裏面１１２を有している。本実施形態においては、主面１１１として結晶方位が（１００）である面、すなわち（１００）面を採用する。 The substrate 1 has a main surface 111 and a back surface 112 facing opposite sides. In the present embodiment, a plane having a crystal orientation of (100), that is, a (100) plane is adopted as the main surface 111.

次いで、主面１１１をたとえば酸化させることによりＳｉＯ₂からなるマスク層を形成
する。このマスク層の厚さは、たとえば０．７〜１．０μｍ程度である。 Next, the main surface 111 is oxidized, for example, to form a mask layer made of SiO ₂ . The mask layer has a thickness of, for example, about 0.7 to 1.0 μm.

次いで、前記マスク層に対してたとえばエッチングによるパターニングを行う。これにより、前記マスク層にたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする素子配置用凹部１４の形状および大きさに応じて設定する。 Then, the mask layer is patterned by etching, for example. Thereby, for example, a rectangular opening is formed in the mask layer. The shape and size of this opening are set according to the shape and size of the element disposing recess 14 to be finally obtained.

次いで、基板１に対して、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。これにより、基板１には、凹部が形成される。この凹部は、底面および側面を有する。前記底面は、厚さ方向に対して直角である。前記側面が厚さ方向に直交する平面に対してなす角度は、５５°程度となる。 Then, the substrate 1 is anisotropically etched using, for example, KOH. KOH is an example of an alkaline etching solution that can achieve good anisotropic etching of Si single crystals. As a result, a recess is formed in the substrate 1. The recess has a bottom surface and a side surface. The bottom surface is perpendicular to the thickness direction. The angle formed by the side surface with respect to the plane orthogonal to the thickness direction is about 55°.

次いで、前記マスク層の開口を拡大する。続いて、上述したＫＯＨを用いた異方性エッチングによって行う。そして、前記マスク層を除去する。この２段階のエッチングを行うことにより、図５に示す素子配置用凹部１４が形成される。素子配置用凹部１４は、素子配置用凹部第１側面１４１、素子配置用凹部底面１４２、素子配置用凹部中間面１４３および素子配置用凹部第２側面１４４を有しており、主面１１１から凹んでいる。素子配置用凹部１４は、厚さ方向視矩形状である。 Then, the opening of the mask layer is enlarged. Then, anisotropic etching using KOH described above is performed. Then, the mask layer is removed. By performing the two-step etching, the element disposing recess 14 shown in FIG. 5 is formed. The element placement recess 14 has an element placement recess first side surface 141, an element placement recess bottom surface 142, an element placement recess intermediate surface 143, and an element placement recess second side surface 144, and is recessed from the main surface 111. I'm out. The element placement recess 14 has a rectangular shape in the thickness direction.

次いで、図６に示すように、熱酸化させることにより、素子配置用凹部第１側面１４１、素子配置用凹部底面１４２、素子配置用凹部中間面１４３および素子配置用凹部第２側面１４４に、絶縁層２を形成する。この絶縁層２は、上述した凹部内面絶縁部２１となる。 Next, as shown in FIG. 6, thermal oxidation is performed to insulate the element placement recess first side surface 141, the element placement recess bottom surface 142, the element placement recess intermediate surface 143, and the element placement recess second side surface 144. Form layer 2. This insulating layer 2 becomes the above-mentioned recess inner surface insulating portion 21.

次いで、図７に示すように、シード層３１およびメッキ層３２を形成する。シード層３１は、たとえばＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。シード層３１およびメッキ層３２は、積層されることにより導電層３をなす。この際、導電層３は、たとえば素子配置用凹部パッド３３を含む形状とされている。 Next, as shown in FIG. 7, a seed layer 31 and a plating layer 32 are formed. The seed layer 31 is formed by performing patterning after performing sputtering using Cu, for example. The plating layer 32 is formed by electrolytic plating using the seed layer 31, for example. As a result, the plated layer 32 is obtained, which is made of, for example, a layer in which Cu or Ti, Ni, Cu, etc. are laminated. The seed layer 31 and the plated layer 32 form the conductive layer 3 by being stacked. At this time, the conductive layer 3 has a shape including, for example, the recess pad 33 for element placement.

次いで、図８に示すように、電子素子７１を素子配置用凹部１４に配置する。より具体的には、電子素子７１を素子配置用凹部底面１４２に搭載する。電子素子７１には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、電子素子７１を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、電子素子７１の配置が完了する。はんだボールを形成する手法の他に、導電層３の素子配置用凹部パッド３３にはんだペーストを塗布しておく手法を採用してもよい。 Next, as shown in FIG. 8, the electronic element 71 is placed in the element placement recess 14. More specifically, the electronic element 71 is mounted on the bottom surface 142 of the element placement recess. For example, solder balls are formed on the electronic element 71. Flux is applied to the solder balls. The electronic element 71 is placed by utilizing the adhesiveness of this flux. Then, the solder balls are melted in a reflow furnace and then cured to complete the arrangement of the electronic elements 71. In addition to the method of forming the solder balls, a method of applying solder paste to the element placement recessed pads 33 of the conductive layer 3 may be adopted.

次いで、図９に示すように、第１封止樹脂部６１を形成する。第１封止樹脂部６１の形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を素子配置用凹部底面１４２および素子配置用凹部第１側面１４１に囲まれた空間に電子素子７１を覆うように充填し、これを硬化させることによって行う。 Next, as shown in FIG. 9, the first sealing resin portion 61 is formed. The first sealing resin portion 61 is formed, for example, in an electronic element in a space surrounded by the element placement recess bottom surface 142 and the element placement recess first side surface 141 with a resin material that has excellent permeability and is cured by exposure to light. It fills so that 71 may be covered, and it is performed by hardening this.

次いで、図１０に示すように、電子素子７２を素子配置用凹部１４に配置する。より具体的には、電子素子７２を素子配置用凹部中間面１４３に搭載する。電子素子７２には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、電子素子７２を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、電子素子７２の配置が完了する。はんだボールを形成する手法の他に、導電層３の素子配置用凹部パッド３３にはんだペーストを塗布しておく手法を採用してもよい。 Next, as shown in FIG. 10, the electronic element 72 is placed in the element placement recess 14. More specifically, the electronic element 72 is mounted on the element disposing recess intermediate surface 143. For example, solder balls are formed on the electronic element 72. Flux is applied to the solder balls. The electronic element 72 is placed by utilizing the adhesiveness of this flux. Then, the solder balls are melted in a reflow furnace and then cured to complete the arrangement of the electronic elements 72. In addition to the method of forming the solder balls, a method of applying solder paste to the element placement recessed pads 33 of the conductive layer 3 may be adopted.

次いで、図１１に示すように、第２封止樹脂部６２を形成する。第２封止樹脂部６２の形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を素子配置用凹部中間面１４３および素子配置用凹部第２側面１４４に囲まれた空間に電子素子７２を覆うように充填し、これを硬化させることによって行う。 Next, as shown in FIG. 11, the second sealing resin portion 62 is formed. The second sealing resin portion 62 is formed, for example, in a space surrounded by the element placement recess intermediate side surface 143 and the element placement recess second side surface 144 by applying a resin material that has excellent permeability and is cured by exposure to light. This is performed by filling the element 72 so as to cover it and curing it.

次いで、図１２に示すように、貫通孔１７を形成する。貫通孔１７の形成は、たとえば裏面１１２を熱参加することによってＳｉＯ₂からなるマスク層を形成する。続いて、こ
のマスク層に、貫通孔１７に相当する位置に開口を設ける。そして、たとえばＫＯＨを用いた異方性エッチングを行う。これにより、厚さ方向に対して傾斜した貫通孔内面１７１を有する貫通孔１７が得られる。 Then, as shown in FIG. 12, a through hole 17 is formed. The through holes 17 are formed by forming a mask layer made of SiO ₂ by thermally joining the back surface 112, for example. Subsequently, an opening is provided in this mask layer at a position corresponding to the through hole 17. Then, anisotropic etching using, for example, KOH is performed. Thereby, the through hole 17 having the through hole inner surface 171 inclined with respect to the thickness direction is obtained.

次いで、図１３に示すように、補助貫通孔２１１を形成する。具体的には、絶縁層２の凹部内面絶縁部２１のうち電子素子７１から裏面１１２側に露出した部分に対して、たとえばドライエッチングを施す。これにより、凹部内面絶縁部２１の当該部分には、厚さ方向において断面形状が一定である補助貫通孔２１１が形成される。 Next, as shown in FIG. 13, the auxiliary through hole 211 is formed. Specifically, for example, dry etching is performed on the portion of the inner surface insulating portion 21 of the insulating layer 2 exposed from the electronic element 71 to the back surface 112 side. As a result, an auxiliary through hole 211 having a constant cross-sectional shape in the thickness direction is formed in that portion of the recess inner surface insulating portion 21.

次いで、図１４および図１５に示すように、貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４を形成する。これらは、たとえばＳｉＯ₂あるいはＳｉ
Ｎなどの絶縁材料を用いたＣＶＤを行った後にパターニングを施すことにより、形成される。 Next, as shown in FIGS. 14 and 15, the through hole inner surface insulating portion 22, the auxiliary through hole inner surface insulating portion 23, and the back surface side insulating portion 24 are formed. These are, for example, SiO ₂ or Si
It is formed by performing patterning after performing CVD using an insulating material such as N.

次いで、図１６に示すように、絶縁層２の貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４の適所にシード層３１を形成する。シード層３１は、たとえばＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。 Next, as shown in FIG. 16, a seed layer 31 is formed at appropriate places on the through hole inner surface insulating portion 22, the auxiliary through hole inner surface insulating portion 23, and the back surface side insulating portion 24 of the insulating layer 2. The seed layer 31 is formed by performing patterning after performing sputtering using Cu, for example.

次いで、図１７に示すように、絶縁層２の貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４の適所にメッキ層３２を形成する。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。そして、導電層３の貫通孔内面導電部３５が形成される。 Next, as shown in FIG. 17, a plating layer 32 is formed at appropriate places on the through hole inner surface insulating portion 22, the auxiliary through hole inner surface insulating portion 23, and the back surface side insulating portion 24 of the insulating layer 2. The plating layer 32 is formed by electrolytic plating using the seed layer 31, for example. As a result, the plated layer 32 is obtained, which is made of, for example, a layer in which Cu or Ti, Ni, Cu, etc. are laminated. Then, the through hole inner surface conductive portion 35 of the conductive layer 3 is formed.

次いで、図１８に示すように、裏面側絶縁膜４１を形成する。裏面側絶縁膜４１は、たとえばＳｉＮを用いたＣＶＤを行った後にパターニングを施すことにより、形成される。この後は、裏面電極パッド５１を形成する。裏面電極パッド５１は、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることにより形成される。 Next, as shown in FIG. 18, the back surface side insulating film 41 is formed. The back surface side insulating film 41 is formed by performing patterning after performing CVD using SiN, for example. After that, the back surface electrode pad 51 is formed. The back surface electrode pad 51 is formed by electroless plating a metal such as Ni, Pd, or Au.

そして、基板１をたとえばダイサーによって切断するこれにより、図１および図２に示した電子装置Ａ１が得られる。 Then, the substrate 1 is cut by, for example, a dicer, whereby the electronic device A1 shown in FIGS. 1 and 2 is obtained.

次に、電子装置Ａ１の作用について説明する。 Next, the operation of the electronic device A1 will be described.

本実施形態によれば、基板１には、素子配置用凹部１４から裏面１１２に貫通する貫通孔１７が形成されている。導電層３は、貫通孔内面１７１を介して素子配置用凹部１４から裏面１１２にわたって、形成されている。このような構成によると、素子配置用凹部１４側から裏面１１２側への電流経路を形成することができる。これにより、電子素子７１を動作させるために必要となる導通経路を、たとえば厚さ方向視において電子素子７１と重ならせる構成が実現される。したがって、電子装置Ａ１の厚さ方向視におけるサイズの小型化を図るのに適する。 According to this embodiment, the substrate 1 is provided with the through hole 17 penetrating from the element disposing recess 14 to the back surface 112. The conductive layer 3 is formed from the element disposing recess 14 to the back surface 112 via the through hole inner surface 171. With such a configuration, it is possible to form a current path from the element disposing recess 14 side to the back surface 112 side. This realizes a configuration in which the conduction path required for operating the electronic element 71 overlaps with the electronic element 71 when viewed in the thickness direction, for example. Therefore, it is suitable to reduce the size of the electronic device A1 when viewed in the thickness direction.

本実施形態においては、素子配置用凹部第１側面１４１は、厚さ方向Ｚに対し傾斜している。このような構成によると、素子配置用凹部第１側面１４１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。 In the present embodiment, the element arrangement recess first side surface 141 is inclined with respect to the thickness direction Z. With such a configuration, the element arrangement recess first side surface 141 can be formed relatively flat. Therefore, the advantage that the seed layer 31 (that is, the conductive layer 3) is easily formed can be enjoyed.

本実施形態においては、貫通孔内面１７１は、厚さ方向Ｚに対し傾斜している。このような構成によると、貫通孔内面１７１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。 In the present embodiment, the through hole inner surface 171 is inclined with respect to the thickness direction Z. With such a configuration, the inner surface 171 of the through hole can be formed relatively flat. Therefore, the advantage that the seed layer 31 (that is, the conductive layer 3) is easily formed can be enjoyed.

素子配置用凹部１４（素子配置用凹部底面１４２）と貫通孔１７との境界部分においては、補助貫通孔封鎖部３６と貫通孔内面導電部３５とが接している。この接触は、貫通孔１７の底部の面積に相当する面積においてなされる。したがって、補助貫通孔封鎖部３６と貫通孔内面導電部３５との導通、すなわち導電層３のうち裏面１１２側に形成された部分と、導電層３のうち素子配置用凹部１４側に形成された部分とをより確実に導通させることができる。 At the boundary between the element placement recess 14 (element placement recess bottom surface 142) and the through hole 17, the auxiliary through hole blocking portion 36 and the through hole inner surface conductive portion 35 are in contact with each other. This contact is made in an area corresponding to the area of the bottom of the through hole 17. Therefore, the conduction between the auxiliary through-hole blocking portion 36 and the through-hole inner surface conductive portion 35, that is, the portion of the conductive layer 3 formed on the back surface 112 side and the conductive layer 3 formed on the element disposing recess 14 side. The part and the part can be connected more reliably.

図１９〜図２４は、本発明の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。 19 to 24 show another embodiment of the present invention. In these figures, the same or similar elements as those in the above-described embodiment are designated by the same reference numerals as those in the above-described embodiment.

図１９〜図２１は、本発明の第２実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ２は、主に貫通孔１７における貫通孔内面導電部３５の構成が、上述した実施形態と異なっている。 19 to 21 show an electronic device according to the second embodiment of the present invention. The electronic device A2 of the present embodiment is different from the above-described embodiment mainly in the configuration of the through hole inner surface conductive portion 35 in the through hole 17.

図１９は、電子装置Ａ２の平面図である。図２０は、電子装置Ａ２の底面図である。図２１は、図１９のＸＸＩ−ＸＸＩ線に沿う断面図である。なお、図１９においては、理解の便宜上、封止樹脂部６を省略している。また、図２０においては、理科の便宜上、裏面側絶縁膜４１および裏面電極パッド５１を省略している。 FIG. 19 is a plan view of the electronic device A2. FIG. 20 is a bottom view of the electronic device A2. 21 is a cross-sectional view taken along line XXI-XXI of FIG. Note that in FIG. 19, the sealing resin portion 6 is omitted for convenience of understanding. Further, in FIG. 20, the back surface side insulating film 41 and the back surface electrode pad 51 are omitted for convenience of science.

図１９に示すように、素子配置用凹部１４の素子配置用凹部底面１４２には、６つの電子素子７１が搭載されている。各電子素子７１は、素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３を利用して搭載されている。また、素子配置用凹部中間面１４３には、電子素子７２が搭載されている。電子素子７２は、素子配置用凹部中間面１４３に形成された素子配置用凹部パッド３３を利用して搭載されている。導電層３は、素子配置用凹部底面１４２の素子配置用凹部パッド３３と素子配置用凹部中間面１４３の素子配置用凹部パッド３３とを適宜接続する帯状部分を含む。 As shown in FIG. 19, six electronic elements 71 are mounted on the element placement recess bottom surface 142 of the element placement recess 14. Each electronic element 71 is mounted using the element placement recess pad 33 formed on the element placement recess bottom surface 142. Further, the electronic element 72 is mounted on the intermediate surface 143 of the concave portion for element placement. The electronic element 72 is mounted by utilizing the element placement recess pad 33 formed on the element placement recess intermediate surface 143. The conductive layer 3 includes a band-shaped portion that appropriately connects the element placement recess pad 33 of the element placement bottom surface 142 and the element placement recess pad 33 of the element placement recess intermediate surface 143.

図１９に示すように、基板１には、２つの貫通孔１７が形成されている。貫通孔１７は、厚さ方向視において矩形状である。本実施形態の貫通孔１７は、厚さ方向において主面１１１側から裏面１１２側に向かうほど断面寸法が小となっている。貫通孔内面１７１は、厚さ方向に対して傾斜しており、４つの平坦面を有する。厚さ方向に対して直角である平面と貫通孔内面１７１とがなす角は、たとえば５５°である。このような貫通孔１７は、たとえば基板１を素子配置用凹部底面１４２側からたとえばＫＯＨを用いた異方性エッチングを行うことにより形成される。 As shown in FIG. 19, two through holes 17 are formed in the substrate 1. The through hole 17 has a rectangular shape when viewed in the thickness direction. The cross-sectional dimension of the through hole 17 of the present embodiment is smaller from the main surface 111 side toward the back surface 112 side in the thickness direction. The inner surface 171 of the through hole is inclined with respect to the thickness direction and has four flat surfaces. The angle formed by the plane perpendicular to the thickness direction and the inner surface 171 of the through hole is, for example, 55°. Such through holes 17 are formed, for example, by subjecting the substrate 1 to anisotropic etching using, for example, KOH from the element placement recess bottom surface 142 side.

図２０に示すように、裏面１１２には、複数の裏面側パッド３４が形成されている。裏面側パッド３４は、裏面電極パッド５１を形成する土台となる部位である。複数の裏面側パッド３４は、裏面１１２の端縁に沿って配置されている。 As shown in FIG. 20, a plurality of back surface side pads 34 are formed on the back surface 112. The back surface side pad 34 is a part that serves as a base for forming the back surface electrode pad 51. The plurality of backside pads 34 are arranged along the edge of the backside 112.

本実施形態においては、１つの貫通孔１７の貫通孔内面１７１に複数の貫通孔内面導電部３５が形成されている。各貫通孔内面導電部３５は、素子配置用凹部１４の素子配置用凹部底面１４２から裏面１１２に向けて貫通孔内面１７１を横切るように形成されている。本実施形態においては、１つの貫通孔内面１７１に６つの貫通孔内面導電部３５が形成されている。各貫通孔内面導電部３５は、素子配置用凹部１４に形成された素子配置用凹部パッド３３と裏面１１２に形成された裏面側パッド３４とに導通している。 In the present embodiment, a plurality of through hole inner surface conductive parts 35 are formed on the through hole inner surface 171 of one through hole 17. Each through hole inner surface conductive portion 35 is formed so as to cross the through hole inner surface 171 from the element placement recess bottom surface 142 of the element placement recess 14 toward the back surface 112. In the present embodiment, six through hole inner surface conductive parts 35 are formed on one through hole inner surface 171. Each through hole inner surface conductive portion 35 is electrically connected to the element placement recess pad 33 formed in the element placement recess 14 and the back surface side pad 34 formed in the back surface 112.

このような実施形態によっても、電子装置Ａ２の小型化を図ることができる。また、１つの貫通孔１７に、複数の貫通孔内面導電部３５が形成されている。これにより、導電層３のうち素子配置用凹部１４側に形成された部位のより多くの箇所と、導電層３のうち裏面１１２側に形成された部位のより多くの箇所とを、適切に導通させることができる。 Also according to such an embodiment, the electronic device A2 can be downsized. Further, a plurality of through hole inner surface conductive portions 35 are formed in one through hole 17. As a result, more portions of the conductive layer 3 formed on the element disposing recess 14 side and more portions of the conductive layer 3 formed on the back surface 112 side are appropriately electrically connected. Can be made.

図２２〜図２４は、本発明の第３実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ３は、主に貫通孔１７における貫通孔内面導電部３５の構成が、上述した実施形態と異なっている。 22 to 24 show an electronic device according to the third embodiment of the present invention. The electronic device A3 of the present embodiment is different from the above-described embodiment mainly in the configuration of the through hole inner surface conductive portion 35 in the through hole 17.

図２２は、電子装置Ａ３の平面図である。図２３は、電子装置Ａ３の底面図である。図２４は、図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面図である。なお、図２２においては、理解の便宜上、封止樹脂部６を省略している。また、図２３においては、理科の便宜上、裏面側絶縁膜４１および裏面電極パッド５１を省略している。 FIG. 22 is a plan view of the electronic device A3. FIG. 23 is a bottom view of the electronic device A3. 24 is a sectional view taken along line XXIV-XXIV in FIG. Note that, in FIG. 22, the sealing resin portion 6 is omitted for convenience of understanding. Further, in FIG. 23, the back surface side insulating film 41 and the back surface electrode pad 51 are omitted for convenience of science.

図２２に示すように、素子配置用凹部１４の素子配置用凹部底面１４２には、６つの電子素子７１が搭載されている。各電子素子７１は、素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３を利用して搭載されている。また、素子配置用凹部中間面１４３には、電子素子７２が搭載されている。電子素子７２は、素子配置用凹部中間面１４３に形成された素子配置用凹部パッド３３を利用して搭載されている。導電層３は、素子配置用凹部底面１４２の素子配置用凹部パッド３３と素子配置用凹部中間面１４３の素子配置用凹部パッド３３とを適宜接続する帯状部分を含む。 As shown in FIG. 22, six electronic elements 71 are mounted on the bottom surface 142 of the element placement recess of the element placement recess 14. Each electronic element 71 is mounted using the element placement recess pad 33 formed on the element placement recess bottom surface 142. Further, the electronic element 72 is mounted on the intermediate surface 143 of the concave portion for element placement. The electronic element 72 is mounted by utilizing the element placement recess pad 33 formed on the element placement recess intermediate surface 143. The conductive layer 3 includes a band-shaped portion that appropriately connects the element placement recess pad 33 of the element placement bottom surface 142 and the element placement recess pad 33 of the element placement recess intermediate surface 143.

図２２に示すように、基板１には、２つの貫通孔１７が形成されている。貫通孔１７は、厚さ方向視において矩形状である。本実施形態の貫通孔１７は、厚さ方向において主面１１１側から裏面１１２側に向かうほど断面寸法が大となっている。貫通孔内面１７１は、厚さ方向に対して傾斜しており、４つの平坦面を有する。厚さ方向に対して直角である平面と貫通孔内面１７１とがなす角は、たとえば５５°である。このような貫通孔１７は、たとえば基板１を裏面１１２側からたとえばＫＯＨを用いた異方性エッチングを行うことにより形成される。 As shown in FIG. 22, two through holes 17 are formed in the substrate 1. The through hole 17 has a rectangular shape when viewed in the thickness direction. The through-hole 17 of the present embodiment has a cross-sectional dimension that increases from the main surface 111 side to the back surface 112 side in the thickness direction. The inner surface 171 of the through hole is inclined with respect to the thickness direction and has four flat surfaces. An angle formed by a plane that is perpendicular to the thickness direction and the through hole inner surface 171 is, for example, 55°. Such through-holes 17 are formed by, for example, anisotropically etching the substrate 1 from the back surface 112 side using, for example, KOH.

図２３に示すように、裏面１１２には、複数の裏面側パッド３４が形成されている。裏面側パッド３４は、裏面電極パッド５１を形成する土台となる部位である。複数の裏面側パッド３４は、裏面１１２の端縁に沿って配置されている。 As shown in FIG. 23, a plurality of back surface side pads 34 are formed on the back surface 112. The back surface side pad 34 is a part that serves as a base for forming the back surface electrode pad 51. The plurality of backside pads 34 are arranged along the edge of the backside 112.

このような実施形態によっても、電子装置Ａ３の小型化を図ることができる。また、１つの貫通孔１７に、複数の貫通孔内面導電部３５が形成されている。これにより、導電層３のうち素子配置用凹部１４側に形成された部位のより多くの箇所と、導電層３のうち裏面１１２側に形成された部位のより多くの箇所とを、適切に導通させることができる。 Also with such an embodiment, the electronic device A3 can be downsized. Further, a plurality of through hole inner surface conductive portions 35 are formed in one through hole 17. As a result, more portions of the conductive layer 3 formed on the element disposing recess 14 side and more portions of the conductive layer 3 formed on the back surface 112 side are appropriately electrically connected. Can be made.

本発明に係る電子装置は、上述した実施形態に限定されるものではない。本発明に係る電子装置の各部の具体的な構成は、種々に設計変更自在である。 The electronic device according to the present invention is not limited to the above embodiment. The specific configuration of each part of the electronic device according to the present invention can be modified in various ways.

Ａ１〜Ａ３電子装置
１基板
１１１主面
１１２裏面
１４素子配置用凹部
１４２素子配置用凹部底面
１４１素子配置用凹部第１側面
１４３素子配置用凹部中間面
１４４素子配置用凹部第２側面
１７貫通孔
１７１貫通孔内面
３導電層
３１シード層
３２メッキ層
３３素子配置用凹部パッド
３４裏面側パッド
３５貫通孔内面導電部
３６補助貫通孔封鎖部
２絶縁層
２１凹部内面絶縁部
２１１補助貫通孔
２２貫通孔内面絶縁部
２３補助貫通孔内面絶縁部
２４裏面側絶縁部
４１裏面側絶縁膜
５１裏面電極パッド
６封止樹脂部
６１第１封止樹脂部
６２第２封止樹脂部
７１電子素子
７２電子素子 A1 to A3 Electronic device 1 Substrate 111 Main surface 112 Back surface 14 Element placement recess 142 Element placement recess bottom surface 141 Element placement recess first side surface 143 Element placement recess intermediate surface 144 Element placement recess second side surface 17 Through hole 171 Through hole inner surface 3 Conductive layer 31 Seed layer 32 Plating layer 33 Element placement recess pad 34 Back surface side pad 35 Through hole inner surface conductive portion 36 Auxiliary through hole blocking portion 2 Insulating layer 21 Recess inner surface insulating portion 211 Auxiliary through hole 22 Through hole inner surface Insulating part 23 Auxiliary through-hole inner surface insulating part 24 Backside insulating part 41 Backside insulating film 51 Backside electrode pad 6 Sealing resin part 61 First sealing resin part 62 Second sealing resin part 71 Electronic element 72 Electronic element

Claims

厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、
前記基板に配置された電子素子と、
前記電子素子に導通する導電層と、を備え、
前記基板には、前記主面から凹む素子配置用凹部と、当該素子配置用凹部から前記裏面に貫通する貫通孔が形成されており、
前記素子配置用凹部には、前記電子素子が配置されており、
前記貫通孔は、貫通孔内面を有し、
前記導電層は、前記貫通孔内面を介して前記素子配置用凹部から前記裏面にわたって、形成されており
前記素子配置用凹部は、前記厚さ方向のうちの一方である第１厚さ方向を向く素子配置用凹部底面を有し、
前記素子配置用凹部底面には、前記電子素子が配置されており、
前記素子配置用凹部底面は、前記厚さ方向に直交する面であり、
前記基板に形成された絶縁層を更に備え、前記絶縁層は、前記導電層と前記基板との間に介在しており、
前記絶縁層は、前記素子配置用凹部の内面に形成された凹部内面絶縁部を含み、
前記絶縁層は、前記貫通孔の内面に形成された貫通孔内面絶縁部を含み、
前記凹部内面絶縁部は、前記厚さ方向視において前記貫通孔の前記主面側端縁と一致する補助貫通孔を有し、
前記補助貫通孔は、前記厚さ方向において断面形状が一定であり、
前記絶縁層は、前記補助貫通孔の内面に形成され、且つ前記貫通孔内面絶縁部に繋がる補助貫通孔内面絶縁部を含む、電子装置。 A substrate having a main surface and a back surface facing opposite sides in the thickness direction, and made of a semiconductor material,
An electronic device disposed on the substrate,
A conductive layer conducting to the electronic element,
In the substrate, a recess for element placement recessed from the main surface, and a through hole penetrating the back surface from the recess for element placement is formed,
In the recess for element placement, the electronic element is placed,
The through hole has a through hole inner surface,
The conductive layer is formed from the element arranging recess to the back surface via the inner surface of the through hole, and the element arranging recess faces a first thickness direction that is one of the thickness directions. It has a concave bottom for element placement,
On the bottom surface of the recess for element placement, the electronic element is placed,
The element placement recess bottom surface is a surface orthogonal to the thickness direction,
Further comprising an insulating layer formed on the substrate, the insulating layer is interposed between the conductive layer and the substrate,
The insulating layer includes a recess inner surface insulating portion formed on the inner surface of the element placement recess,
The insulating layer includes a through hole inner surface insulating portion formed on the inner surface of the through hole,
The recess inner surface insulating portion has an auxiliary through hole that coincides with the main surface side edge of the through hole in the thickness direction view,
The auxiliary through hole has a constant cross-sectional shape in the thickness direction,
The said insulating layer is an electronic device which is formed in the inner surface of the said auxiliary through-hole, and contains the auxiliary through-hole inner surface insulating part connected with the said through-hole inner surface insulating part.

前記補助貫通孔は、前記素子配置用凹部底面よりも前記第１厚さ方向に位置する、請求項１に記載の電子装置。 The electronic device according to claim 1, wherein the auxiliary through hole is located in the first thickness direction with respect to a bottom surface of the element placement recess.

前記絶縁層は、ＳｉＯ₂あるいはＳｉＮよりなる、請求項１または２に記載の電子装置。 The electronic device according to claim 1, wherein the insulating layer is made of SiO ₂ or SiN.

前記貫通孔は、前記主面側から前記裏面側に向かうほど断面寸法が大である、請求項１ないし３のいずれかに記載の電子装置。 The electronic device according to claim 1, wherein the through hole has a cross-sectional dimension that increases from the main surface side toward the back surface side.

前記導電層は、前記素子配置用凹部において前記補助貫通孔を塞ぐ補助貫通孔封鎖部を含む、請求項１ないし４のいずれかに記載の電子装置。 The electronic device according to claim 1, wherein the conductive layer includes an auxiliary through hole blocking portion that closes the auxiliary through hole in the element placement recess.

前記導電層は、少なくとも一部が前記貫通孔内面絶縁部に形成されており、且つ前記補助貫通孔封鎖部と接する貫通孔内面導電部を含む、請求項５に記載の電子装置。 The electronic device according to claim 5, wherein at least a part of the conductive layer is formed in the through hole inner surface insulating portion and includes a through hole inner surface conductive portion that is in contact with the auxiliary through hole blocking portion.

前記導電層は、前記素子配置用凹部に形成された複数の素子配置用凹部パッドと、前記裏面側に形成された複数の裏面側パッドと、前記複数の素子配置用凹部パッドおよび前記複数の裏面側パッドとを各別に導通させ、且つ前記貫通孔を通じて前記素子配置用凹部および前記裏面にわたって形成された複数の貫通孔内面導電部を含む、請求項１ないし６のいずれかに記載の電子装置。 The conductive layer includes a plurality of element placement recess pads formed in the element placement recess, a plurality of back surface side pads formed on the back surface side, the plurality of element placement recess pads and the plurality of back surfaces. 7. The electronic device according to claim 1, further comprising a plurality of through hole inner surface conductive portions which are electrically connected to the side pads and which are formed through the through hole and over the element placement recess and the back surface.

前記絶縁層は、裏面側絶縁部を含み、前記裏面側絶縁部の少なくとも一部は、前記基板の前記裏面に形成されている、請求項１ないし７のいずれかに記載の電子装置。 The electronic device according to claim 1, wherein the insulating layer includes a back surface side insulating portion, and at least a part of the back surface side insulating portion is formed on the back surface of the substrate.

少なくとも一部が前記裏面に形成された裏面側絶縁膜を更に備え、
前記裏面側絶縁膜は、前記貫通孔内に形成された部位を有しており、
前記導電層は、前記裏面側絶縁膜と前記基板との間に介在している、請求項８に記載の電子装置。 At least a part further comprises a back surface side insulating film formed on the back surface,
The back side insulating film has a portion formed in the through hole,
The electronic device according to claim 8, wherein the conductive layer is interposed between the back surface side insulating film and the substrate.

前記裏面に形成された裏面電極パッドを更に備え、
前記裏面電極パッドは、前記導電層に接しており、且つ、前記電子素子に導通している、請求項９に記載の電子装置。 Further comprising a back surface electrode pad formed on the back surface,
The electronic device according to claim 9, wherein the back electrode pad is in contact with the conductive layer and is electrically connected to the electronic element.

前記導電層は、シード層と、メッキ層と、を含み、前記シード層は、前記基板と前記メッキ層との間に介在している、請求項１ないし１０のいずれかに記載の電子装置。 The electronic device according to claim 1, wherein the conductive layer includes a seed layer and a plating layer, and the seed layer is interposed between the substrate and the plating layer.

前記素子配置用凹部に充填され、前記電子素子を覆う封止樹脂部を更に備える、請求項１ないし１１のいずれかに記載の電子装置。 The electronic device according to claim 1, further comprising a sealing resin portion that fills the element placement recess and covers the electronic element.

前記貫通孔の個数は、複数である、請求項１ないし１２のいずれかに記載の電子装置。 The electronic device according to claim 1, wherein the number of the through holes is plural.

前記基板は、半導体材料の単結晶よりなる、請求項１ないし１３のいずれかに記載の電子装置。 The electronic device according to claim 1, wherein the substrate is made of a single crystal of a semiconductor material.

前記半導体材料は、Ｓｉである、請求項１４に記載の電子装置。 The electronic device according to claim 14, wherein the semiconductor material is Si.

前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である、請求項１５に記載の電子装置。 16. The electronic device according to claim 15, wherein the main surface and the back surface are orthogonal to the thickness direction of the substrate and are flat.

前記主面は、（１００）面である、請求項１６に記載の電子装置。 The electronic device according to claim 16, wherein the main surface is a (100) surface.